KR910020806A - 반도체기판의 제조방법 및 그 기판으로구성된 반도체장치의 제조방법 - Google Patents

반도체기판의 제조방법 및 그 기판으로구성된 반도체장치의 제조방법 Download PDF

Info

Publication number
KR910020806A
KR910020806A KR1019910008057A KR910008057A KR910020806A KR 910020806 A KR910020806 A KR 910020806A KR 1019910008057 A KR1019910008057 A KR 1019910008057A KR 910008057 A KR910008057 A KR 910008057A KR 910020806 A KR910020806 A KR 910020806A
Authority
KR
South Korea
Prior art keywords
disk
crystal mass
disks
manufacturing
circular
Prior art date
Application number
KR1019910008057A
Other languages
English (en)
Other versions
KR950003227B1 (ko
Inventor
사다히로 키시이
Original Assignee
세끼자와 다다시
후지쓰 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세끼자와 다다시, 후지쓰 가부시끼가이샤 filed Critical 세끼자와 다다시
Publication of KR910020806A publication Critical patent/KR910020806A/ko
Application granted granted Critical
Publication of KR950003227B1 publication Critical patent/KR950003227B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B28—WORKING CEMENT, CLAY, OR STONE
    • B28D—WORKING STONE OR STONE-LIKE MATERIALS
    • B28D5/00—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques

Abstract

내용 없음

Description

반도체기판의 제조방법 및 그 기판으로구성된 반도체장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 반도체 웨이퍼를 제조하는 종래의 방법을 설명하는 챠트, 제2도는 본 발명에 의한 반도체 웨이퍼를 제조하는 방법의 일실시예를 나타내는 챠트.

Claims (24)

  1. 반도체결정으로 구성되며 또한 원통형측면을 갖는 결정괴를 형성하는 단계, 상기 결정괴를 원형표면을 갖는 디스크로 자르는 단계, 적어도 하나의 원형표면을 평탄화하도록 상기 적어도 하나의 원형표면에 기계적힘을 가하는 단계, 상기 원형표면의 중심에 기부를 갖는 기준선에 대해 상기 디스크가 회전상 비대칭이 되도록 상기 평탄화된 원형표면을 갖는 상기 디스크의 주변의 일부에 절취부를 제공하는 단계를 포함하는 것이 특징인 반도체기판의 제조방법.
  2. 제1항에 있어서, 상기 적어도 하나의 원형표면은 회전연마수단으로 평탄화되는 것이 특징인 반도체기판의 제조방법.
  3. 제1항에 있어서, 상기 절취부는 상기 디스크의 원주상의 2점들을 연결하는 직선을 따라 상기 디스크를 절취 제거해서 제공되는 것이 특징인 반도체 기판의 제조방법.
  4. 제1항에 있어서, 상기 평탄화된 원형표면을 갖는 상기 디스크의 측면상에 남아 있는 상기 표식을 기준하여 상기 절취부를 제공하도록 상기 결정괴를 자르기전에 상기 측면상에 상기 결정괴의 회전상 대칭축과 평행하게 직선표식을 형성하는 단계를 더 포함하는 것이 특징인 반도체 기판의 제조방법.
  5. 제1항에 있어서, 상기 평탄화된 원형표면을 갖는 상기 디스크의 측면상에 남아 있는 상기 직선표식을 기준하여 상기 절취부를 제공하도록 상기 결정괴를 자르기전에 상기 측면상에 상기 결정괴의 회전상 대칭축과 평행하게 2개의 직선표식을 형성하는 단계를 더 포함하는 것이 특징인 반도체 기판의 제조방법.
  6. 제1항에 있어서, 상기 원형표면을 평탄화하는 단계이전에 상기 디스크의 측면을 사면처리하는 단계를 더 포함하는 것이 특징인 반도체기판의 제조방법.
  7. 제4 또는 5항에 있어서, 상기 표식은 상기 결정괴의 측면상에 주사되는 레이저비임을 사용하여 형성되는 것이 특징인 반도체기판의 제조방법.
  8. 제1항에 있어서, 상기 평탄화된 원형표면을 광택마감하는 단계를 더 포함하는 것이 특징인 반도체기판의 제조방법.
  9. 제8항에 있어서, 상시 광택마감은 화학-기계적 광택연마에 의해 행해지는 것이특징인 반도체 기판의 제조방법.
  10. 반도체 결정으로 구성되며 또한 원통형측면을 갖는 결정괴를 형성하는 단계, 상기 결정괴를 원형표면을 갖는 디스크로 자르는 단계, 상기 원형표면들중 적어도 하나를 평탄화하는 단계, 상기 적어도 하나의 평탄화된 원형표면을 광택마감하는 단계, 상기 디스크의 광택마감된 표면에 소정영역에 불순물을 주입하는 단계를 포함하는 것이 특징인 반도체기판의 제조방법.
  11. 반도체 결정으로 구성되며 또한 원통형 측면을 갖는 결정괴를 형성하는 단계, 상기 결정괴를 원형표면을 갖는 디스크로 자르는 단계, 상기 원형표면들중 적어도 하나를 평탄화하는 단계, 상기 디스크 2개 각각의 상기 적어도 하나의 평탄화된 원형표면을 광택마감하는 단계, 상기 2디스크들의 적어도 하나의 상기 광택마감된 표면상에 절연막을 형성하는 단계, 상기 절연막을 사이에 개재시켜 상기 2디스크들의 상기 광택마감된 표면들을 접속시키는 단계를 포함하는 것이 특징인 반도체 기판의 제조방법
  12. 제11항에 있어서, 상기 2디스크들은 소정의 결정방향을 기준하여 서로 정렬되는 것이 특징인 반도체 기판의 제조방법.
  13. 제12항에 있어서, 상기 결정괴를 자르기 전에 상기 결정괴의 측면상에 그의 회전대칭축과 평행하게 적어도 하나의 직선표시를 형성하는 단계, 상기 기판의 2디스크들을 상기 소정 결정방향을 갖도록 상기 디스크들의 측면상에 남아 있는 상기 표식들을 기준으로 정렬하는 단계를 더 포함하는 것이 특징인 반도체 기판의 제조방법.
  14. 제11항에 있어서, 상기 원형표면들중 적어도 하나를 평탄화하는 단계이전에 상기 디스크의 측면을 사면처리하는 단계를 더 포함하는 것이 특징인 반도체기판의 제조방법.
  15. 제11항에 있어서, 상기 2디스크들 각각의 상기 적어도 하나의 원형표면이 회전연마수단에 의해 평탄화되는 것이 특징인 반도체기판의 제조방법.
  16. 제11항에 있어서, 상기 광택마감은 화학-기계적 광택연마에 의해 수행되는 것이 특징인 반도체기판의 제조방법.
  17. 제11항에 있어서, 상기 광택마감된 표면을 접속시키는 단계후 상기 2디스크들 중 하나를 얇게하는 단계를 더 포함하는 것이 특징인 반도체 기판의 제조방법.
  18. 제17항에 있어서, 상기 디스크를 얇게 하는 단계는 회전연마수단에 의해 수행되는 것이 특징인 반도체기판의 제조방법.
  19. 제17항에 있어서, 상기 얇아진 디스크의 표면을 광택마감하는 단계를 더 포함하는 것이 특징인 반도체기판의 제조방법.
  20. 제19항에 있어서, 상기 얇아진 디스크의 표면을 광택마감하는 단계는 화학-기계적연마에 의해 수행되는 것이 특징인 반도체 기판의 제조방법.
  21. 제17항에 있어서, 상기 얇아진 디스크의 상대측 디스크의 원주상의 일부에 절취부를 제공하는 단계를 더 포함하는 것이 특징인 반도체기판의 제조방법.
  22. 제21항에 있어서, 상기 절취부는 상기 상대방 디스크의 원주상의 2점을 연결하는 직선을 따라 상기 상대방 디스크의 일부를 절취제거해서 제공되는 것이 특징인 반도체기판의 제조방법.
  23. 반도체 결정으로 구성되며 또한 원통형 측면을 갖는 결정괴를 형성하는 단계, 상기 결정괴를 원형표면들을갖는 디스크로 자르는 단계, 상기 원통표면들중 적어도 하나를 평탄화하는 단계 상기 디스크 2개를 각각 상기 적어도 하나의 평탄화된 원형표면을 광택마감처리하는 단계,산기 2디스크중 적어도 하나의 아기 광택마감처리된 표면상의 절연막을 형성하는 단계,상기 절연막을 사이에 개재시켜 상기 2디스크의 상기광택마감처리된 표면들을 접속하는 단계, 상기 광택마감처리된 표면들을 접속하는 단계후 상기 2디스크들중 하나를 얇게 하는 단계, 상기 얇아진 디스크 표면을 광택마감처리하는 단계, 상기 얇아진 디스크의 광택마감처리된 표면의 소정영역에 불순물을 주입하는 단계를 포함하는 것이 특징인 반도체 기판의 제조방법.
  24. 반도체 결정으로 구성되며 또한 원통형 측면을 갖는 결정괴를 형성하는 단계, 상기 결정괴를 원형표면들을 갖는 디스크로 자르는 단계, 상기 원형표면들중 적어도 하나를 평탄화하는 단계, 상기 디스크 2개 각각의 상기 적어도 하나의 상기 광택마감처리된 표면상에 절연막을 형성하는 단계, 상기 절연막을 사이에 개재시켜 상기 2디스크의 상기 광택마감처리된 표면들을 접속하는 단계, 상기 광택마감처리된 표면들을 접속하는 단계후 상기 2디스크들 중 하나를 얇게하는 단계, 상기 2디스크들 중 하나를 얇게하는 단계후 상기 2디스크를 각각의 원주의 일부에 공통절취부를 제공하는 단계, 상기 얇아진 디스크의 표면의 중심에 기부를 갖는 기준선에 대해 상기 2디스크들이 회전상 비대칭이 되도록 상기 2디스크들 중 하나를 얇게하는 단계후, 상기 2디스크를 각각의 원주의 일부에 공통절취부를 제공하는 단계, 상기 얇아진 디스크의 표면을 광택마감 처리하는 단계, 상기 절취부를 기준으로 정렬된 상기 얇아진 디스크의 광택마감처리된 표면의 소정영역에 불순물을 주입하는 단계를 포함하는 것이 특징인 반도체 기판의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910008057A 1990-05-18 1991-05-17 반도체기판의 제조방법 및 그 기판으로 구성된 반도체장치의 제조방법 KR950003227B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP12972590 1990-05-18
JP2-129725 1990-05-18
JP23777590 1990-09-07
JP2-237775 1990-09-07

Publications (2)

Publication Number Publication Date
KR910020806A true KR910020806A (ko) 1991-12-20
KR950003227B1 KR950003227B1 (ko) 1995-04-06

Family

ID=26465027

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910008057A KR950003227B1 (ko) 1990-05-18 1991-05-17 반도체기판의 제조방법 및 그 기판으로 구성된 반도체장치의 제조방법

Country Status (4)

Country Link
US (1) US5227339A (ko)
EP (1) EP0460437B1 (ko)
KR (1) KR950003227B1 (ko)
DE (1) DE69127582T2 (ko)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06112451A (ja) * 1992-09-29 1994-04-22 Nagano Denshi Kogyo Kk Ｓｏｉ基板の製造方法
US5427644A (en) * 1993-01-11 1995-06-27 Tokyo Seimitsu Co., Ltd. Method of manufacturing semiconductor wafer and system therefor
US5360509A (en) * 1993-03-08 1994-11-01 Gi Corporation Low cost method of fabricating epitaxial semiconductor devices
US5389579A (en) * 1993-04-05 1995-02-14 Motorola, Inc. Method for single sided polishing of a semiconductor wafer
EP0709878B1 (en) * 1994-10-24 1998-04-01 Naoetsu Electronics Company Method for the preparation of discrete substrate plates of semiconductor silicon wafer
JP2910507B2 (ja) * 1993-06-08 1999-06-23 信越半導体株式会社 半導体ウエーハの製造方法
US5733175A (en) 1994-04-25 1998-03-31 Leach; Michael A. Polishing a workpiece using equal velocity at all points overlapping a polisher
US5607341A (en) 1994-08-08 1997-03-04 Leach; Michael A. Method and structure for polishing a wafer during manufacture of integrated circuits
JPH08222798A (ja) * 1995-02-15 1996-08-30 Mitsubishi Electric Corp 半導体レーザの製造方法
US5937312A (en) * 1995-03-23 1999-08-10 Sibond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator wafers
US5635414A (en) * 1995-03-28 1997-06-03 Zakaluk; Gregory Low cost method of fabricating shallow junction, Schottky semiconductor devices
US5733814A (en) * 1995-04-03 1998-03-31 Aptek Industries, Inc. Flexible electronic card and method
US6268237B1 (en) 1995-04-03 2001-07-31 Aptek Industries, Inc. Stress-free silicon wafer and a die or chip made therefrom and method
US6054372A (en) * 1995-04-03 2000-04-25 Aptek Industries, Inc. Stress-free silicon wafer and a die or chip made therefrom
JP3213563B2 (ja) * 1997-03-11 2001-10-02 株式会社スーパーシリコン研究所 ノッチレスウェーハの製造方法
US6391744B1 (en) * 1997-03-19 2002-05-21 The United States Of America As Represented By The National Security Agency Method of fabricating a non-SOI device on an SOI starting wafer and thinning the same
CN1272222A (zh) * 1997-08-21 2000-11-01 Memc电子材料有限公司 处理半导体晶片的方法
TW425625B (en) * 1997-11-18 2001-03-11 Mitsui Chemicals Inc Method of producing semiconductor wafer
WO1999031723A1 (en) * 1997-12-12 1999-06-24 Memc Electronic Materials, Inc. Method of improving the flatness of polished semiconductor wafers
US6248651B1 (en) 1998-06-24 2001-06-19 General Semiconductor, Inc. Low cost method of fabricating transient voltage suppressor semiconductor devices or the like
JP3329288B2 (ja) * 1998-11-26 2002-09-30 信越半導体株式会社 半導体ウエーハおよびその製造方法
US6214704B1 (en) 1998-12-16 2001-04-10 Memc Electronic Materials, Inc. Method of processing semiconductor wafers to build in back surface damage
WO2001006564A1 (en) * 1999-07-15 2001-01-25 Shin-Etsu Handotai Co., Ltd. Method for producing bonded wafer and bonded wafer
FR2797714B1 (fr) 1999-08-20 2001-10-26 Soitec Silicon On Insulator Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede
US6383056B1 (en) 1999-12-02 2002-05-07 Yin Ming Wang Plane constructed shaft system used in precision polishing and polishing apparatuses
FR2819099B1 (fr) * 2000-12-28 2003-09-26 Commissariat Energie Atomique Procede de realisation d'une structure empilee
JP2002334927A (ja) * 2001-05-11 2002-11-22 Hitachi Ltd 半導体装置の製造方法
FR2835652B1 (fr) * 2002-02-04 2005-04-15 St Microelectronics Sa Procede de fabrication d'un circuit integre comportant des transistors bipolaires, en particulier a heterojonction si/sige, et des transistors a effet de champ a grilles isolees, et circuit integre correspondant
JP2004022899A (ja) * 2002-06-18 2004-01-22 Shinko Electric Ind Co Ltd 薄シリコンウエーハの加工方法
JP2004119943A (ja) * 2002-09-30 2004-04-15 Renesas Technology Corp 半導体ウェハおよびその製造方法
DE102005046726B4 (de) * 2005-09-29 2012-02-02 Siltronic Ag Nichtpolierte monokristalline Siliziumscheibe und Verfahren zu ihrer Herstellung
JP4533934B2 (ja) * 2008-01-15 2010-09-01 エプソントヨコム株式会社 振動片及び振動子の製造方法
WO2014006562A1 (en) * 2012-07-03 2014-01-09 Element Six Technologies Us Corporation Handle for semiconductor-on-diamond wafers and method of manufacture
FI129826B (en) * 2020-10-08 2022-09-15 Okmetic Oy Manufacturing method of high-resistive silicon wafer intended for hybrid substrate structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3583183D1 (de) * 1984-05-09 1991-07-18 Toshiba Kawasaki Kk Verfahren zur herstellung eines halbleitersubstrates.
JPS62154614A (ja) * 1985-12-27 1987-07-09 Toshiba Corp 接合型半導体基板の製造方法
JPS62181869A (ja) * 1986-01-31 1987-08-10 Sumitomo Electric Ind Ltd 半導体ウエハの研磨方法
JPH06103678B2 (ja) * 1987-11-28 1994-12-14 株式会社東芝 半導体基板の加工方法
EP0368584B1 (en) * 1988-11-09 1997-03-19 Sony Corporation Method of manufacturing a semiconductor wafer
JP2825322B2 (ja) * 1989-09-13 1998-11-18 株式会社東芝 誘電体分離構造を有する半導体基板の製造方法

Also Published As

Publication number Publication date
EP0460437A2 (en) 1991-12-11
DE69127582T2 (de) 1998-03-26
KR950003227B1 (ko) 1995-04-06
US5227339A (en) 1993-07-13
EP0460437A3 (ko) 1995-04-19
DE69127582D1 (de) 1997-10-16
EP0460437B1 (en) 1997-09-10

Similar Documents

Publication Publication Date Title
KR910020806A (ko) 반도체기판의 제조방법 및 그 기판으로구성된 반도체장치의 제조방법
US4084354A (en) Process for slicing boules of single crystal material
KR910000792B1 (ko) 반도체기판의 제조방법
KR890001692A (ko) 로커 아암의 슬리퍼면의 아알 가공방법과 그 장치
JPH081493A (ja) ウェーハ面取部の鏡面研磨方法および鏡面研磨装置
GB191515375A (en) Improvements in or relating to Grinding Glass and the like Materials.
JPS5958827A (ja) 半導体ウエ−ハ、半導体ウエ−ハの製造方法及び半導体ウエ−ハの製造装置
US4607496A (en) Method of holding and polishing a workpiece
WO2001028739A8 (fr) Dispositif de polissage pour bord peripherique exterieur de tranche de semi-conducteur
JP2658135B2 (ja) 半導体基板
US6068540A (en) Polishing device and polishing cloth for semiconductor substrates
US6004860A (en) SOI substrate and a method for fabricating the same
JPH05121384A (ja) 半導体装置の製造方法
JPH06198530A (ja) 複数枚の板状材の加工方法及び複数枚の板状材の重ね合 わせ方法
JPH044742B2 (ko)
JPS6325910B2 (ko)
JPS61192460A (ja) 光コネクタ中子の端面凸球面状研磨方法
JPH05226305A (ja) 張合せウェハの製造方法
KR960043006A (ko) 웨이퍼 외주부의 경면 연마방법 및 경면 연마장치
JPS645759A (en) Chamfering method for glass disc
JPS58100432A (ja) ウエハの面取り加工方法
US1643978A (en) Lens block
US6010392A (en) Die thinning apparatus
JP3898261B2 (ja) 半導体ウエーハの保持機構
JP3088251B2 (ja) ラップキャリアのキャリアホール内周面の溝加工装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20040323

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee