KR910001779B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR910001779B1
KR910001779B1 KR8709909A KR870009909A KR910001779B1 KR 910001779 B1 KR910001779 B1 KR 910001779B1 KR 8709909 A KR8709909 A KR 8709909A KR 870009909 A KR870009909 A KR 870009909A KR 910001779 B1 KR910001779 B1 KR 910001779B1
Authority
KR
South Korea
Prior art keywords
film
semiconductor device
silicon oxynitride
silicon
oxynitride film
Prior art date
Application number
KR8709909A
Other languages
English (en)
Other versions
KR880004558A (ko
Inventor
고우지 야마자끼
히데끼 고미
Original Assignee
세끼모또 다다이로
니뽄 덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세끼모또 다다이로, 니뽄 덴끼 가부시끼가이샤 filed Critical 세끼모또 다다이로
Publication of KR880004558A publication Critical patent/KR880004558A/ko
Application granted granted Critical
Publication of KR910001779B1 publication Critical patent/KR910001779B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3145—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers formed by deposition from a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

내용 없음.

Description

반도체 장치
제1도는 본 발명의 제1의 실시예에 사용한 시료의 단면도.
제2도는 본 발명의 제1의 실시예에 사용한 실리콘 산화질화막의 조성을 설명하기 위한 Si-N-O 3원소의 조성도.
제3도는 본 발명의 제2 실시예에 의한 반도체 장치의 단면도
제4도는 본 발명의 제2의 실시예에 의한 반도체 장치의 고온고습 분위기에 있어서 불량 발생율의 시험시간 의존성을 도시하는 그래프.
제5a도 내지 5d도는 본 발명의 제2의 실시예에 의한 반도체 장치의 제조방법을 설명하기 위한 공정 단면도.
제6도는 본 발명의 제3의 실시예에 의한 반도체 장치의 단면도.
제7a도 내지 7d도는 본 발명의 제3의 실시예에 의한 반도체 장치의 제조방법을 설명하기 위한 공정 단면도.
제8도는 본 발명의 제4의 실시예에 의한 다층 배선 구조를 갖는 반도체 장치의 단면도.
제9a도 내지 9d도는 본 발명의 제4의 실시예에 의한 다층 배선 구조를 갖는 반도체 장치의 제조방법을 설명하기 위한 공정 단면도.
제10도는 본 발명의 제5의 실시예에 의한 다층 배선 구조를 갖는 반도체 장치의 단면도.
제11a도 내지 제11f도는, 본 발명의 제5의 실시예에 의한 다층 배선 구조를 갖는 반도체 장치의 제조방법을 설명하기 위한 공정 단면도.
*도면의 주요부분에 대한 부호의 설명
101 : 실리콘 웨이퍼 102 : 열산화막
103 : PSG 막 104 : 알루미늄선
105 : 실리콘 산화질화막 311, 601, 811, 1001 : P형 Si기판
312, 602 : 소스 또는 드레인 313, 603 : 게이트 실리콘 산화막
314, 604 : 다결정실리콘 315, 605 : 소자분리용 실리콘 산화막
316, 606 : CVD 실리콘 산화막 317, 607 : 알루미늄 배선
318, 609 : 실리콘 산화질화막 608 : 인 유리
812, 1002, 1005 : 실리콘 산화막 813, 1003, 1007 : 실리콘 산화질화막
814, 1004 : 제1의 알루미늄 배선 815, 1006 : 제2의 알루미늄 배선
본 발명은 반도체 장치에 관한 것으로, 때로는 내습성이 뛰어난 실리콘 산화질화(silicon oxynitride)막의 피막을 갖는 반도체 장치에 관한 것이다.
반도체 장치에 있어서, 보호 절연막이나 다층 금속 배선용의 층간 절연막을 구성하는 절연막으로서 질화실리콘 막이 널리 사용이 된다.
그러나, Si 긴판위의 알루미늄 배선을 질화 실리콘 막으로 피복하여, 450℃ 이상의 열처리를 하면「Stress Induced Voids in Aluminum Interconnects during IC Processing」23rd annual proceedings Reliability Physics 1985 p 126 내지 137에 표시되어 있는 바와 같이, 질화 실리콘 막의 갖는 큰 막 응력에 기인하여, 알루미늄 배선에 보이드가 발생한다. 종래는 알루미늄 배선의 폭은 크게 보이드가 발생하여도 단선으로 까지는 이르지 아니하였으나, 최근의 LSI와 같이 배선 폭이 2㎛ 이하로 되면 알루미늄 배선이 이 보이드에 의해 단선하는 현상이 생겼다.
질화 실리콘 막의 큰 막 응력은 실리콘 산화질화막을 사용하므로서, 완화가 되는 일이 「Silicon Oxynitride Films from the NO-NH3-SiH4Reaction」Journal of Electrochemacal Soc., Vol. 120, NO. 3 p 446 내지 453 1973에 표시되어 있다. 여기에 표시되어 있는 실리콘 산화질화막의 조성은 SiO2와 Si3N4와의 조성 즉(SiO2)X(Si3N4)1-X(0＜X＜1)이다.
본 발명자들은 이 제안된 SiO2와 Si3N4와의 조성물로 되는 실리콘 산화질화만의 결점을 발견하였다. Si 기판위의 알루미늄 배선에 이 SiO2와 Si3N4와의 조성물을 보호막으로서 사용한 바, 막 응력에 기인하는 보이드는 감소하였으나, 막의 내습성은 Si3N4막 보다도 나빠져, 반도체 장치의 보호막이나 층간 절연막으로서는 사용할 수 없음을 알았다.
또한, 실리콘 산화질화막을 반도체 장치의 보호막으로서 사용하는 것이, 미국특허 No. 4,097,889에 표시 되어 있다. 그러나, 이 실리콘 산화질화막의 조성에 대해서는, 「질화막(36)은 화학량론극인 Si3N4는 아니고, SiWNXHYOZ(w, x, y, z는 영이 아닌 정수)라고 나타내어지는 화합물이다.」로 기재되어 있을 뿐이며, 알루미늄 배선에 보이드를 발생시키는 일이 없고, 또한 내습성의 뛰어난 실리콘 산화질화막의 조성에 대해서는 하등에 표시되어 있지 않다.
본 발명의 목적은 내습성에 뛰어나고, 또한 알루미늄 배선에 보이드를 발생시키는 일이 없는 실리콘 산화 질화막을 갖는 반도체 장치를 제공하는데에 있다.
본 발명의 반도체 장치는, 반도체 소자의 형성된 반도체 기판위에 형성된 배선과, 이 배선을 덮어 Si, N, O를 주된 성분으로 하여, 이들의 성분의 조성비를 SiXNYOZ(단, x+y+z=1.00)로 나타내었을 때, x, y, z의 범위가 Si, N, O 3원계 조성도에 있어서, 다음의 8개의 조성점(x=0.51, y=0,28, z=0.21), (x=0.47, y=0.28, z=0.25), (x=0.44, y=0.31, z=0.25), (x=0.41, y=0.36, z=0.23), (x=0.41, y=0.39, z=0.20), (z=0.44, y=0.38, z=0.18), (x=0.46, y=0.37, z=0.17), (x=0.51, y=0.32, z=0.17)를 연결하는 선상 및 이들의 8개의 조성점을 연결하는 선에 감싸이는 조성범위에 있는 실리콘 산화질화막을 갖고 있다.
이 실리콘 산화질화막은, 선폭 2㎛ 이하의 알루미늄 등의 금속 배선을 피복하였을 때에, 이 금속 배선에 보이드를 일으키는 일이 없으am로, 이와 같은 때 특히 뛰어난 효과를 갖는다.
이 실리콘 산화질화막은, SiH4, NH3, N2O를 원료가스로 하여, 프라즈마 화학기상 성장법에 의해 성장할 수 있다. 실리콘 산화질화막의 조성은 성장시의 SiH4, NH3, N2O의 분압을 변화시키므로서 변화시킬 수가 있다. 이와 같이하여 성장한 실리콘 산화질화막은 통상 수소(H)를 포함하고 있다. 이 H는 실리콘 산화질화물에 대해서 5 내지 18원자% 포함되는 것이 바람직하다.
다음에, 본 발명에 대해서 도면을 참조하여 설명을 한다.
먼저, 본 발명의 제1의 실시예에 대해서 설명을 한다. 제1도에 도시하는 바와 같이, 지름 4인치의 실리콘 웨이퍼 (101)를 열산화하여 두께 6000Å의 열산화막(102)을 형성하였다. 다음에 화학기상 성장법(CVD)에 의해 두께 1㎛의 PSG(phospho-silicate glass) 막(103)을 퇴적하였다. 이어서, 스패터법에 의해 두께1㎛의 알루미늄막을 퇴적하여, 리소그래피 기술을 사용해서, 폭 2㎛의 알루미늄선(104)을 형성하였다.
이와 같이하여 표면에 알루미늄선이 형성된 실리콘 웨이퍼와, 표면에 아무것도 형성되지 아니한 실리콘웨이퍼를 평행 평판형의 프라즈마 화학기상 성장장치에 도입하였다. 다음으로 원료가스로서 SiH4,NH3,N2O를 성장장치에 도입하여, 장치내의 전압을 0.3Torr로 설정한 후, 기판을 300℃로 유지한 상태에서, 방전전력 0.5w/㎠을 평행 평판 전극에 부가하여, 두께 1㎛의 실리콘 산화질화막을 이들의 실리콘 웨이퍼위에 퇴적하였다.
실리콘 산화막의 조성은 도입하는 원료가스의 유입비를 변화시키므로서 변화시켜, 30종류의 조성이 다른 실리콘 산화질화막을 형성하였다. 시료 No. 1 내지 No. 13을 형성하는 데에 홀린 원료가스의 유량을 표 1에 표시하였다.
[표 1]
가스유량(cc/mm)
Figure kpo00001
다음에, 이와 같이하여 형성한 실리콘 산화질화막의 조성을 측정하였다. 웨이퍼위에 직접 실리콘 산화질화막을 퇴적한 4인치의 실리콘 웨이퍼에서 1㎝ 각의 시료를 5개 끊어내어, 이 시료 각각에 대해서, 다음에 도시하는 방법에 의해 Si, N, O, H의 조성비를 구해 이 5개의 시료의 평균치를 따서 실리콘 산화질화물의 조성을 구했다.
실리콘 산화질화막의 각 원소 Si, N, C, H의 1㎤당의 원자수를 각각 a,b,c,d로 한다. 먼저 리더포드 후방 산란분광법(Rutherford Backscattering Spectroscopy : RBS)에 의해 Si와 O와의 원자수비
Figure kpo00002
, N와 O2의 원자수비
Figure kpo00003
를 구한다. 다음으로 이 반응 분석법 (Nuclear Reaction Analysis : NRS)에 의해 수소의 원자수비 d를 구한다. 또다시 실리콘 산화질화막의 밀도 D(q/㎤)를 구해서, 다음식에 의해 Si, N, O의 1㎤당의 원자수를 구한다.
[수학식 1]
Figure kpo00004
여기에서, MSi, MN, MO는 각각 Si, N, O의 원자량을 나타낸다.
이와 같이하여 구한 a, b, c의 값에 의해 실리콘 산화질화막을 SiXOYNZ로 나타내었을 때의 x, y, z(원자%)를 각각 다음 식에 의해 구한다.
[수학식 2]
Figure kpo00005
또다시 H의 SiXOYNZ에 대한 함유율 w(원자%)를
[수학식 3]
Figure kpo00006
인 식에 의해 구한다.
RBS법에서 K1, K2를 구하려며는, 시료에 2.275MeV의 He 이온을 조사하여, 산란각 165
Figure kpo00007
로 산란 이온을 에너지 분석하여, Si, N, O의 각 에지의 높이 hSi, hN, hO를 구해서, hSi와 hO와의 비 hSi/ hO에 의해 K1,을 hN와 hO와의 비 hN/hO에 의해 K2를 구했다.
NRA법에 의해 수소의 원자수비 d를 구하려면,15N2+이온을 시료에 조사하여, 핵반응1H +15N →2C +4He + γ선 × (4.43MeV)에 의해 얻어지는 γ선의 강도를 측정하여, H원자 밀도의 알려져있는 포리스티렌 막을 표준 시료로서 H의 원자 밀도를 구했다.15N2+이온의 에네르기는 6.38MeV에서 7.96MeV까지 0.08MeV씩으로 변화시켜, 실리콘 산화질화막의 깊이방향으로 20점 측정하여, 이들의 점의 값을 평균하여 수소원자의 1㎤당의 원자수 d를 구했다.
실리콘 산화질화막의 밀도는, Si 기판 위에 실리콘 산화질화막이 퇴적된 시료의 중량을 μ그램계에 의해 측정하여, 그후, 실리콘 산화질화막을 제거하여, Si 기판만의 중량을 측정하여, 이들의 중량의 차를 부피로 나누므로써 밀도를 구했다.
이와 같이하여 구한 시료 1 내지 30의 실리를 산화질화막의 조성을 표 2 및 제 2도에 도시하였다.
다음에 표면에 알루미늄선을 형성하여, 그 위에 실리콘 산화질화막을 형성한 실리콘 웨이퍼를 3㎜×3.5㎜의 복수의 칩으로 끌어내었다.
각 시료번호의 복수의 칩에서 100개를 선택하여 500℃에서 1시간 열처리한 후, 60℃의 인산액에 30분간 침지하였다. 이와 같은 처리를 한 각 칩을 광학 현미경에 의해 관찰하므로서 실리콘 산화질화막의 클럭을 조사하였다. 큰 클럭은 현미경에 의해 직접 관찰이 되고, 마이크로 클럭의 유무는
[표 2]
Figure kpo00008
마이크로 클럭을 거쳐서 침입한 인산액에 의해 알루미늄선이 침해되므로서 판별이 된다. 100개의 시료중, 전 시료에 클럭이 발견할 수 없는 것을 양품으로 한다. 이와 같이하여 시료번호 1 내지 30의 각 시료를 평가한 바, 어떠한 번호의 시료에 대해서도 클럭은 관찰할 수 없었다.
각 시료번호의 복수의 칩에서 100개를 골라 400℃, N250%-H250%의 분위기에서, 1시간 열처리를 한 후, 광학 현미경에 의해 알루미늄선으로의 보이드의 발생의 유무를 조사하였다. 시료번호 14, 15, 16의 시료에는 보이드가 볼 수 있었으나, 다른 시료번호의 시료에는 보이드는 관찰할 수 없었다.
각 시료번호의 복수의 칩에서 100개를 골라, 125℃, 2.3atm, 100% 상대 습도(RH)의 조건으로 프레샤쿡카 시험(PCT)을 2000시간 행하여, 전기적으로 알루미늄선의 단선의 유무를 조사하여, 단선이 없는 시료를 양품으로 하여 양품율을 구했다. 이 결과도 표 2에 표시했다.
다음으로 원료가스에 수소를 가하므로서, 표 2에 표시한 시료번호 1 내지 13의 시료에 대해서, Si, O, N의 비는 변하지 않고, 수소의 함유량을 변화시켜서 동일한 평가를 하였으나, 수소의 함유량이 5 내지 18원자%의 범위내에서는 보이드, 클럭의 발생은 볼 수 없고, 압력 쿠커 실험에서도 거의 100%의 양품율이 얻어진다.
이와 같이 Si, O, N가 제2도의 점 1, 3, 4, 8, 13, 12, 11, 9을 연결하는 선상 및 이들의 선에 감싸이는 영역내의 조성범위내에 조성하면, 보이드나, 클럭을 발생시키지 않고, 압력 쿠커 시험이라도 거의 100%의 양품율을 표시한다. 집적 회로에 적용한 경우 그 배선은 100% 가까운 양품율이 구해지기 때문에, 이 조성범위 밖의 실리콘 산하질화막은 실용적이 아니다.
다음으로, 본 발명을 반도체 장치의 보호막이나 층간 절연막에 적용한 실시예에 대해서 기술한다.
제3도는 본 발명의 제2의 실시예로서 최종 보호 절연막에 본 발명의 실리콘 산화질화막을 사용한 N채널 실리콘 게이트 MOSFET를 도시한 단면도이다.
제3도에 있어서, (311)은 면방위(100), 비저항 10Ω-㎝의 P형 Si 기판, (312)는 N형의 소스 또는 드레인, (313)은 막 두께가 400Å의 게이트 실리콘 산화막, (314)는 막 두께가 4000Å, 층저항이 20Ω/�의 결정 실리콘에 의한 게이트 전극, (315)는 막 두께가 4000Å 소자분리용 실리콘 산화막, (316)은 막 두께가 5000Å의 CVD 실리콘 산화막, (317)은 막 두께가 0.5㎛, 선폭 2㎛의 알루미늄 배선이며, (318)은 프라즈마 화학기상 성장법에 의해 형성된 막 두께가 0.5㎛의 실리콘 산화질화막으로, Si : N : O=44 : 31 : 25, H가 전체의 7원자% 포함되어 있는 조성을 한 것이다.
이와 같이 구성된 반도체 장치에 있어서는 저응력의 실리콘 산화질화막(318)이 형성되어 있기 때문에 클럭은 발생치 않고, 또한, 450°CN250%-H250% 분위기중에서 1시간 열처리를 한 후에 있어서도, 알루미늄 배선 (317)에는 보이드가 발생치 않고 신뢰성이 높은 것으로 된다.
또다시, 반도체 장치의 내습성에 대해서는, 이 반도체 장치를 수지 봉지한 후, 고온 고습 분위기중 (125℃, 2.3atm, 100% RH)에 두어 불량 발생율을 조사하였다. 상술하는 바와 같이 작성을 한 MOS 트랜지스터의 역치전압이 10% 이상 변동한 것을 불량으로 하였다. 그결과 제4도의 내습성 시험결과를 얻었다. 이 제4도에 도시되는 바와 같이 10000시간의 시험시간 범위내에서 실리콘 산화질화막(318)을 최종 보호로 사용한 반도체 장치의 불량율은 실리콘 질화막이나 SiO2와 SiN4와의 1대 1의 조성물인 Si2N2O2를 사용한 것에 비해서 낮다. 따라서, 이와 같은 반도체 장치는 실리콘 산화질화막(318)을 최종 보호막으로서 사용하므로서, 뛰어난 내습성을 갖고, 한층 신뢰성이 높은 것으로 된다.
다음에 본 발명의 제2의 실시예의 반도체 장치 제조방법에 대해서 설명을 한다.
제5a도 내지 5d도는 본 발명의 제2의 실시예에 의한 반도체 장치의 제조방법을 설명하기 위한 공정 단면도이다.
먼저 제5a도에 도시하는 바와 같이, 선택 산호법 등에 의해 소자분리용 산화막(315)이 P형 Si 기판(311)위에 형성된다.
다음으로 제5b도에 도시하는 바와 같이, 소자분리용 산화막(315) 이외의 활성 영역에 게이트 실리콘 산화막(313)을 400Å의 막 두께로 형성하여, 그위에, 게이트 전극으로서 다결정 실리콘(314)이 온도 600℃, 소스가스로서 SiH4를 사용한 열 CVD법에 의해 4000Å의 막 두께로 형성된다. 이 다결정 실리콘(314)중에 POCl3를 사용한, 920℃, 1시간의 열확산에 의해 P가 도브되어 20Ω/�의 저항치에 설정된 후, CF4가스를 사용한 리액티브 이온 에칭법에 의해 도안되어서 게이트 전극이 형성된다. 다음으로, 다결정 실리콘(314)마스크로 하는 자기 정합법에 의해 AS 이온을 에너지 70KeV 도즈량 5×1013㎝-2의 조건 아래에서 P형 Si기판(311)에 주입하여 소스 또는, 드레인(312)이 형성되어, 900℃ 1시간의 열처리를 가해서 소스 또는 드레인(312)의 시트 저항은 100Ω/�의 저항치로 설정된다.
다음으로, 제5c에 도시하는 바와 같이, 소스가스로서 SiH4,O2를 써서, 온도가 400℃의 열 CVD법에 의해 실리콘 산화막(316)이 소자분리용 실리콘 산화막(315), 다결정 실리콘(314) 등을 피복하도록 0.5㎛의 막 두께로 형성되어, 그후 CF4와 O2가스를 사용한 리액티브 이온 에칭법 등에 의해 콘택트홀이 CVD 실리콘 산화막(316)에 형성된다. 다음에, DC 스패터법에 의해 알루미늄을 0.5㎛의 막 두께로 형성하여, 도안하여, 선폭 2㎛의 알루미늄의 배선(17)이 형성된다.
다음에 제5d도에 도시하는 바와 같이, 방전 주파수 380KHZ를 갖는 평행 평판형 프라즈마 화학기상 성장 장치에 원료가스로서 모노실란 가스(SiH4)를 200㏄/분, 암모니아 가스(NH3)를 120㏄/분, 아산화질소 가스(N2O)를 400㏄/분 흘려, 전가스 압력을 0.3Torr에 설정 후, 방전 전력을 밀도 0.5w/㎠으로 부가하여, 기판 온도 300℃의 조건으로 실리콘 산화질화막(318)이 알루미늄 배선(317)을 직접 피복하도록 0.5㎛의 막 두께로 형성된다. 그후, 알루미늄 배선(317)위의 실리콘 산화질화막(318)의 일부가 리액티브 이온 에칭법 등에 의해 선택적으로 제거되어서 제3도에 도시하는 반도체 장치가 얻어진다.
제6도는 본 발명의 제3의 실시예로서, 최종 보호 절연막에 본 발명의 실리콘 산화질화막과 인 유리를 갖는 N채널 실리콘 게이트 MOSFET를 도시한 단면도이다. 제6도에 있어서 (601)은 면방위(100), 비저항 10Ω-㎝의 P형 Si 기판, (602)는 N형 소스 또는 드레인, (603)은 막 두께가 400Å 게이트 실리콘 산화막, (604)는 막 두께가 4000Å, 층저항이 20Ω/�의 다결정 실리콘에 의한 게이트 전극, (605)는 막 두께가 4000Å의 소자분리용 실리콘 산화막, (606)은 막 두께 가 50000Å의 CVD 실리콘 산화막, (607)은 막 두께가 5000Å 선폭이 2㎛의 알루미늄의 배선, (608)은 CVD법에 의해 형성된 막 두께 가 5000Å의 인 유리이며, (609)는 프라즈마 화학기상 성장법에 의해 형성된 실리콘 산화질화막으로, Si : N : O = 48 : 30 : 22, H 가 전체의 7원자% 포함되어 있다.
이와 같이 구성된 반도체 장치는 제2의 실시예의 반도체 장치와 비교하여, 실리콘 산화질화막(609)의 아래에 인 유리(608)를 형성하고 있으므로 최종 보호 절연막의 나트륨(Na) 이온에 대한 바리아성은 높아져 한층 신뢰성이 높은 것으로 된다. 또한, 인 유리(608)의 기본 특성으로서 막 응력은 낮으므로, 실리콘 산화 질화막(609)과 인 유리 (608)가 합해져서 최종 보호 절연막으로서 사용하여도, 클럭은 발생치 않고 또한, N250%-H2O 50% 분위기중에서 1시간 열처리를 한 후에 있어서도, 알루미늄 배선(607)에는 보이드는 발생하지 않는다. 또다시, 이와 같은 인 유리 (608)와 실리콘 산화질화막(609)을 보호 절연막으로서 갖는 반도체 장치의 내습성은 제2의 실시예의 반도체 장치와 동등이었다.
다음으로 본 발명의 제3의 실시예의 제조방법에 대해서 설명을 한다.
제7a도 내지 7d도는 본 발명의 제3의 실시예에 관한 반도체 장치의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 제7a도에 도시하는 바와 같이, 선택 산화법에 의해 소자분리용 실리콘 산화막(605)이 P형 Si 기판(601) 에 형성된다.
다음으로, 제7b도에 도시하는 바와 같이 소자분리용 실리콘 산화막(605) 이외의 활성 영역에 게이트 실리콘 산화막(603)이 400Å의 막 두께로 형성되어, 그 위에 게이트 전극으로서 다결정 실리콘(604)이 온도600℃, 소스유리로서 SiH4,를 사용한 열 CVD법에 의해 4000Å의 막 두께로 형성된다. 이 다결정 실리콘(604)중에 POCl3를 사용한 920℃ 1시간의 열확산에 의해 인(P)이 도우프되어 20Ω/�의 저항치에 설정된 후, CF4가스를 사용한 리액티브 이온 에칭방법에 의해 도안되어서 게이트 전극이 형성된다. 다음에, 게이트 전극을 마스크로서 사용하는 자기 정합법에 의해 AS 이온을 에너지 70KeV, 도즈량 5x1015㎝-2의 조건으로 P형 Si 기판(601)에 주입하여, 소스 또는 드레인(602)이 형성되어, 900℃ 1시간의 열처리를 가해서 소스 또는 드레인(602)의 시이트 저항은 100Ω/�의 저항치에 설정된다.
다음에 제7c도에 도시하는 바와 같이, 소스가스로서 SiH4,O2를 사용, 온도가 400℃의 열 CVD법에 의해 실리콘 산화막(605)이 소자분리용 실리콘 산화막(605), 다결정 실리콘(604) 등을 피복하도록 0.5㎛의 막 두께로 형성된다. 그후, CF4,O2를 사용한 리액티브 이온 에칭법에 의해 콘택트가 CVD 실리콘 산화막 (606)에 형성된다. 다음으로 DC 스패터법에 의해 알루미늄을 0.5㎛의 막 두께에 형성하여, 도안하여, 선 폭 2㎛의 알루미늄의 배선(607)이 형성된다.
제7d도에 도시하는 바와 같이, 알루미늄의 배선(607)을 직접 피복하도록 인 유리(608)가 소스유리로서 SiH4,O2를 사용, 온도가 400℃의 CVD법에 의해 0.5㎛의 막 두께로 형성된다. 그후, 방전 주파수 380K㎐를 갖는 평행 평판형 프라즈마 화학기상 성장장치에 원료가스로서 모노실란 가스(SiH,)를 200cc/분, 암모니아 가스(NH3)를 110㏄/분, 아산화질소 가스(N2O)를 300cc/분 흘려, 전가스 분압을 0.3Torr로 설정후, 방전 전류를 밀도 0.5w/㎠로 부가하여, 기판 온도 300℃의 조건으로 실리콘 산화질화막(609)이 인 유리 (608)위에 0.5㎛의 막 두께로 형성된다. 그후 알루미늄 배선(607)위의 실리콘 산화질화막(609) 및 인 유리(608)의 일부간 리액티브 이온 에칭법 등에 의해 제거되며 제6도에 도시하는 반도체 장치가 얻어진다.
다음으로 제8도를 사용해서 본 발명의 제4의 실시 예로서, 다층 금속배선을 갖는 반도체 장치를 설명한다. 면방위 (100), 비저항 10Ω-㎝의 P형 실리콘 기판(811) 표면의 막 두께 1㎛의 실리콘 산화막(812)위에는 제1의 알루미늄 배선(814)이 막 두께 5000Å, 선폭 2㎛으로 형성되어 있다. 다음으로, 이 알루미늄배선(214)을 직접 피복하도록, 프라즈마 화학기상 성장법에 의해 Si : N : O = 45 : 33 : 22, H가 전체의 11원자% 포함이 되어 있는 실리콘 산화질화막(813)이 막 두께 5000Å으로 형성되어 있다. 이 실리콘 산화질화막(813)위에 제2의 알루미늄 배선(815)이 막 두께 5000Å 선폭 2㎛로 형성되어 있다. 이 알루미늄 배선위에 실리콘 산화질화막(813)과 같은 세성을 갖는 실리콘 산화질화막(816)이 형성되어 있다.
이와 같이 구성된 다층 배선 구조를 갖는 반도체 장치에 있어서는, 450℃, N250%-H2, 50% 분위기중에서 1시간 열처리를 한 후에 있어서도, 제1의 알루미늄 배선(814)에는 보이드가 발생하지 않고 신뢰성이 높은 것이었다. 또한, 125℃, 2.3atm, 100% RH의 조건으로 압력 쿠커 시험을 6000시간 행하였으나, 알루미늄 배선(814), (815)에는 단선이 보이지 않았다.
다음에, 이와 같은 본 발명의 제4의 실시예에 의한 다층 배선 구조를 갖는 반도체 장치의 제조방법에 대해서, 각 공정의 단면도를 도시하는 제9a 내지 9d를 참조하여 설명을 한다.
먼저, 제9a도에 도시하는 바와 같이, 소스가스로서 SiH4,O2,를 사용한 온도가 400℃의 열화학기상 성장법에 의해 실리콘 산화막(812)을 실리콘 기판(811)위에 1㎛의 두께로 퇴적시킨 후, 제9b도에 도시하는 바와 같이 알루미늄 막을 DC 스패터법에 의해 실리콘 산화막(812)위에 0.5㎛의 두께로 형성 후, 도안하여 선폭 2㎛의 제1의 알루미늄 배선(814)을 형성한다. 다음으로 방전 주파수 380K㎐를 갖는 평행 평판형 프라즈마 화학기상 성장장치에 원료가스로서 모노실란 가스(SiH4)를 200㏄/분, 암모니아 가스(NH3)를 120cc/분, 아산화질소 가스(N2O)를 300cc/분을 흘려, 전가스 압력을 0.3Torr로 설정한 후, 방전 전력을 밀도 0.5w/㎠로 부가하여 기판 온도 300℃의 조건으로 제9c도에 도시하는 바와 같이 실리콘 산화질화막(813)을 제1의 알루미늄 배선(814)을 1㎛ 막 두께로 직접 피복하도록 형성한다. 그후, 이 실리콘 산화질화막 (213)에 CF4,O2가스를 사용한 리액티브 이온 에칭에 의해 스루우홀을 형성하여, 제9d도에 도시하는 바와 같이, 실리콘 산화질화막(813)위에 알루미늄 막을 DC 스패터법에 의해 0.5㎛의 막 두께로 형성하여 도안하여, 선폭 2㎛의 제2의 알루미늄 배선(815)을 형성하여, 또다시 실리콘 산화질화막(816)을 형성하므로서 제8도에 도시하는 다층 배선을 갖는 반도체 장치가 얻어진다.
제10도는 본 발명의 제5의 실시예에 의한 다층 금속 배선을 갖는 반도체 장치를 도시하는 단면도이다. 면방위(100), 비저항 10Ω-㎝의 P형 실리콘 기판(1001) 표면의 막 두께 1㎛의 실리콘 산화막(1002)위에는 제1의 알루미늄 배선(1004)이 막 두께 0.5㎛, 선폭 2㎛로 형성되어 있다. 다음으로, 알루미늄 배선 (304)을 직접 피복 하도록, 프라즈마 화학기상 성장법에 의해 Si : N : O = 45 : 33 : 22, H가 전체의 11원자%포함되어 있는 조성을 갖는 실리콘 산화질화막(1003)이 막 두께 0.5㎛로 형성되어 있다. 이 실리콘 산화질화막(1003)위에 도포방법에 의해 막 응력이 5×108dyn/㎠(압축) 이하의 실리콘 산화막(1005)이 형성되어, 그 위에, 실리콘 산화질화막(1003)과 동일 조성의 실리콘 산화질화막(1007)이 프라즈마 화학기상 성장법에 의해 막 두께 0.5㎛로 형성되어 있다. 이 실리콘 산화질화막(1007)위에 제2의 알루미늄 배선(1006)이 0.5㎛의 막 두께, 선폭 2㎛로 형성되어 있다. 그 위에 실리콘 산화질화막(1007)과 동일한 조성을 갖는, 실리콘 산화질화막(1008)이 형성되어 있다.
이와 같이 구성이된 다층 배선 구조를 갖는 반도체 장치는 제4의 실시예에서 상술한 구조를 갖는 반도체장치에 비교해서 단차부분을 실리콘 산화막(1005)에 의해 매우고 있기 때문에 층간막의 평탄성이 뛰어나며 제2의 알루미늄 배선(1007)의 단차부분에서의 단선 및 박막화가 방지되어 신뢰성이 향상한다는 이점을 갖는다. 실리콘 산화질화막(1003), (1007)과 실리콘 산화막(1005)으로 구성되는 층간막의 막 응력은 5×108dyn/㎤ 이하로 낮은 응력이며, 이 반도체 장치를 450 CN250%-H250% 분위기중에서 1시간 열처리를 한 후에 있어서도 제1의 알루미늄 배선(1004)에는 보이드가 발생하지 않는다. 또한, 125℃, 2.3atm, 100% RH의 조건으로 압력 쿠커 시험을 6000시간 하였으나 알루미늄 배선(1004), (1006)에는 단선이 볼 수 없었다.
다음으로, 본 발명의 제5의 실시예에 의한 다층 배선 구조를 갖는 반도체 장치의 재조방법에 대해서 각공정의 단면도를 도시하는 제11a도 내지 11f도를 참조하여 설명을 한다.
먼저, 제11a도에 도시하는 바와 같이 소스가스로서 SiH4,O2를 사용한 온도 4000℃의 열화학기상 성장법에 의해 실리콘 산화막(1002)을 실리콘 기판(1001)위에 1㎛의 두께로 퇴적시킨 후, 제11b도에 도시하는바와 같이 알루미늄 막을 DC 스패터법에 의해 실리콘 산화막(1002)위에 0.5㎛의 두께로 형성한 후 도안하여 선폭 2㎛의 제1의 알루미늄 배선(1004)을 형성한다. 다음으로 제11c도에 도시하는 바와 같이, 제4의 실시예에 있어서 기술한 동일한 조건 및 방법에 의해 실리콘 산화질화막(1003)을 0.5㎛의 막 두께로 퇴적하여, 그후, 도포법에 의해 유기 실리콘막을 형성하여 300℃, N2분위기 중에서 30분간 어니일링하여 유기 실리콘막중의 유기성분을 날려 제11d도에 도시하는 바와 같이 실리콘 산화막(1005)을 형성하여, 그 직후에 제11e도에 도시하는 바와 같이 상기한 바와 같은 실리콘 산화질화막(1007)을 0.5㎛의 막 두께로 퇴적한다. 그후 실리콘 산화질화막(1007)과 실리콘 산화막(1005)에 의해 구성이된 층간 막에 CF4,O2가스를 사용한 리액티브 이온 에칭에 의해 스루우홀을 형성하여, 제11f도에 도시하는 바와 같이 이 층간막위에 알루미늄 막을 (DC)스패터 법에 의해 0.5㎛의 막 두께로 형성하여 패터닝하여, 선폭 2㎛의 제2의 알루미늄 배선(1006)을 형성하므로서 제10도에 도시하는 다층 배선 구조를 갖는 반도체 장치가 얻어진다.
이상으로, 상세히 설명을 한 바와 같이, 본 발명의 조성범위내의 실리콘 산화질화막을 반도체 장치의 최종 보호 절연층이나 층간 절연막으로서 사용을 하므로서, 클럭이 발생하지 않고, 또한, 금속 배선에는 보이드가 발생하지 않고, 또다시 내습성의 불량이 적은, 즉 신뢰성이 높은 반도체 장치를 제조할 수 있는 효과가 있다.

Claims (5)

  1. 반도체 소자의 형성된 반도체 기판위를 덮는 절연막이, Si, N, O를 주성분으로 하여, 이 성분의 조성비를 SiXNYOZ(단, x + y +z = 1.00)로 나타내었을때, x, y, z의 범위가, Si, N, O의 3원계 조성도에 있어서, 다음의 3개 조성점(x=0.51, y=0.28, z=0.21), (x=0.47, y=0.28, z=0.25), (x=0.44, y=0.31, z=0.25), (x=0.41, y=0.36, z=0.23) (x=0,41, y=0.39, z=0.20), (x=0.44, y=0,38, z=0.18), (x=0.46, y=0.37, z=0.17), (x=0.51, y=0.32, z=0.17)을 연결하는 선상 및 상기 8개의 조성점을 맺는 선에 감싸이는 조성범위에 있는 실리콘 산화질화막을 최소한 그 일부에 갖고 있는 것을 특성으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 기판위에는 배선을 갖고, 이 배선위를 상기 실리콘 산화질화막이 덮혀져 있는 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서, 상기 배선은 알루미늄 배선인 것을 특징으로 하는 반도체 장치.
  4. 제 3항에 있어서, 상기한 알루미늄 배선의 선폭은 2㎛ 이하인 것을 특성으로 하는 반도체 장치.
  5. 제 1항, 제 2항, 제 3항 또는 제 4항에 있어서, 상기 실리콘 산화질화막은 H를 5 내지 18원자%를 포함하고 있는 것을 특징으로 하는 반도체 장치.
KR8709909A 1986-09-08 1987-09-08 반도체 장치 KR910001779B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP21235886 1986-09-08
JP212358 1986-09-08

Publications (2)

Publication Number Publication Date
KR880004558A KR880004558A (ko) 1988-06-04
KR910001779B1 true KR910001779B1 (ko) 1991-03-23

Family

ID=16621222

Family Applications (1)

Application Number Title Priority Date Filing Date
KR8709909A KR910001779B1 (ko) 1986-09-08 1987-09-08 반도체 장치

Country Status (5)

Country Link
US (1) US4907064A (ko)
EP (1) EP0259826B1 (ko)
JP (1) JPS63184340A (ko)
KR (1) KR910001779B1 (ko)
DE (1) DE3774808D1 (ko)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4717631A (en) * 1986-01-16 1988-01-05 Rca Corporation Silicon oxynitride passivated semiconductor body and method of making same
US5528058A (en) * 1986-03-21 1996-06-18 Advanced Power Technology, Inc. IGBT device with platinum lifetime control and reduced gaw
US5164339A (en) * 1988-09-30 1992-11-17 Siemens-Bendix Automotive Electronics L.P. Fabrication of oxynitride frontside microstructures
US5107323A (en) * 1988-12-22 1992-04-21 At&T Bell Laboratories Protective layer for high voltage devices
US5614756A (en) * 1990-04-12 1997-03-25 Actel Corporation Metal-to-metal antifuse with conductive
US5646439A (en) * 1992-05-13 1997-07-08 Matsushita Electric Industrial Co., Ltd. Electronic chip component with passivation film and organic protective film
US5365104A (en) * 1993-03-25 1994-11-15 Paradigm Technology, Inc. Oxynitride fuse protective/passivation film for integrated circuit having resistors
US5397720A (en) * 1994-01-07 1995-03-14 The Regents Of The University Of Texas System Method of making MOS transistor having improved oxynitride dielectric
US5478765A (en) * 1994-05-04 1995-12-26 Regents Of The University Of Texas System Method of making an ultra thin dielectric for electronic devices
US5789764A (en) * 1995-04-14 1998-08-04 Actel Corporation Antifuse with improved antifuse material
CA2213034C (en) * 1996-09-02 2002-12-17 Murata Manufacturing Co., Ltd. A semiconductor device with a passivation film
US5939763A (en) * 1996-09-05 1999-08-17 Advanced Micro Devices, Inc. Ultrathin oxynitride structure and process for VLSI applications
JPH10256539A (ja) * 1997-03-10 1998-09-25 Fujitsu Ltd 半導体装置及びその製造方法
US5972804A (en) * 1997-08-05 1999-10-26 Motorola, Inc. Process for forming a semiconductor device
US5969382A (en) 1997-11-03 1999-10-19 Delco Electronics Corporation EPROM in high density CMOS having added substrate diffusion
US6235650B1 (en) * 1997-12-29 2001-05-22 Vanguard International Semiconductor Corporation Method for improved semiconductor device reliability
US5872063A (en) * 1998-01-12 1999-02-16 Taiwan Semiconductor Manufacturing Company Ltd. Self-aligned contact structures using high selectivity etching
US6274292B1 (en) * 1998-02-25 2001-08-14 Micron Technology, Inc. Semiconductor processing methods
US7804115B2 (en) * 1998-02-25 2010-09-28 Micron Technology, Inc. Semiconductor constructions having antireflective portions
US6281100B1 (en) * 1998-09-03 2001-08-28 Micron Technology, Inc. Semiconductor processing methods
US6174743B1 (en) * 1998-12-08 2001-01-16 Advanced Micro Devices, Inc. Method of reducing incidence of stress-induced voiding in semiconductor interconnect lines
US6221794B1 (en) * 1998-12-08 2001-04-24 Advanced Micro Devices, Inc. Method of reducing incidence of stress-induced voiding in semiconductor interconnect lines
KR100300628B1 (ko) * 1999-02-08 2001-09-26 윤종용 실리콘 옥시나이트라이드 보호층을 갖는 반도체 장치 및 그 제조 방법
US6174820B1 (en) 1999-02-16 2001-01-16 Sandia Corporation Use of silicon oxynitride as a sacrificial material for microelectromechanical devices
JP2000243831A (ja) * 1999-02-18 2000-09-08 Sony Corp 半導体装置とその製造方法
US7067414B1 (en) * 1999-09-01 2006-06-27 Micron Technology, Inc. Low k interlevel dielectric layer fabrication methods
US6440860B1 (en) * 2000-01-18 2002-08-27 Micron Technology, Inc. Semiconductor processing methods of transferring patterns from patterned photoresists to materials, and structures comprising silicon nitride
US6670695B1 (en) * 2000-02-29 2003-12-30 United Microelectronics Corp. Method of manufacturing anti-reflection layer
US6562689B1 (en) * 2000-04-14 2003-05-13 Micron Technology, Inc. Non-ion-implanted resistive silicon oxynitride films as resistors
US6566186B1 (en) * 2000-05-17 2003-05-20 Lsi Logic Corporation Capacitor with stoichiometrically adjusted dielectric and method of fabricating same
US6548892B1 (en) * 2000-08-31 2003-04-15 Agere Systems Inc. Low k dielectric insulator and method of forming semiconductor circuit structures
JP2002100469A (ja) * 2000-09-25 2002-04-05 Pioneer Electronic Corp 有機エレクトロルミネッセンス表示パネル
US6509282B1 (en) * 2001-11-26 2003-01-21 Advanced Micro Devices, Inc. Silicon-starved PECVD method for metal gate electrode dielectric spacer
CN1577796A (zh) * 2003-07-10 2005-02-09 精工爱普生株式会社 电子器件的制造方法和半导体器件的制造方法
JP5201831B2 (ja) * 2006-12-25 2013-06-05 ルネサスエレクトロニクス株式会社 膜の評価方法
DE202007001431U1 (de) * 2007-01-31 2007-05-16 Infineon Technologies Austria Ag Halbleiteranordnung und Leistungshalbleiterbauelement

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1211354A (en) * 1966-12-01 1970-11-04 Gen Electric Improvements relating to passivated semiconductor devices
US3629088A (en) * 1968-07-11 1971-12-21 Sperry Rand Corp Sputtering method for deposition of silicon oxynitride
US4091406A (en) * 1976-11-01 1978-05-23 Rca Corporation Combination glass/low temperature deposited Siw Nx Hy O.sub.z
US4097889A (en) * 1976-11-01 1978-06-27 Rca Corporation Combination glass/low temperature deposited Siw Nx Hy O.sub.z
EP0072603B1 (en) * 1978-06-14 1986-10-01 Fujitsu Limited Process for producing a semiconductor device having an insulating layer of silicon dioxide covered by a film of silicon oxynitride
JPS5642377A (en) * 1979-09-14 1981-04-20 Fujitsu Ltd Ultraviolet ray erasable type rewritable read-only memory
JPS58206129A (ja) * 1982-05-27 1983-12-01 Seiko Epson Corp 半導体装置
JPS6195534A (ja) * 1984-10-17 1986-05-14 Hitachi Ltd 半導体記憶装置
JPS62172733A (ja) * 1986-01-16 1987-07-29 ア−ルシ−エ−　コ−ポレ−ション 半導体基体

Also Published As

Publication number Publication date
US4907064A (en) 1990-03-06
KR880004558A (ko) 1988-06-04
EP0259826A1 (en) 1988-03-16
JPS63184340A (ja) 1988-07-29
EP0259826B1 (en) 1991-11-27
DE3774808D1 (de) 1992-01-09

Similar Documents

Publication Publication Date Title
KR910001779B1 (ko) 반도체 장치
US7088003B2 (en) Structures and methods for integration of ultralow-k dielectrics with improved reliability
US6911405B2 (en) Semiconductor device and method of manufacturing the same
US6235648B1 (en) Semiconductor device including insulation film and fabrication method thereof
KR100273014B1 (ko) 반도체 장치용 패시베이션 층형성 방법
JP2003142477A (ja) 絶縁膜形成用材料、絶縁膜及びその形成方法並びに半導体装置
JP4242648B2 (ja) 金属イオン拡散バリア層
TW503514B (en) Film forming method, semiconductor device and semiconductor device manufacturing method
US8106385B2 (en) Organic siloxane film, semiconductor device using the same, flat panel display device, and raw material liquid
Rydberg et al. Long-term stability and electrical properties of compensation doped poly-Si IC-resistors
US8089138B2 (en) Surface-hydrophobicized film, material for formation of surface-hydrophobicized film, wiring layer, semiconductor device and process for producing semiconductor device
Haque et al. Characterization of high rate deposited PECVD silicon dioxide films for MCM applications
Draper et al. Stress and stress relaxation in integrated circuit metals and dielectrics
KR20140117437A (ko) 배선 구조체, 배선 구조체를 구비한 반도체 장치 및 그 반도체 장치의 제조 방법
US6690084B1 (en) Semiconductor device including insulation film and fabrication method thereof
Mutoh et al. Multilayer Metallization with Planar Interconnect Structure Utilizing CVD Al2 O 3 Film
KR100212009B1 (ko) 반도체 소자의 금속배선 보호막 형성방법
JP4935111B2 (ja) 絶縁膜形成用組成物、半導体装置用絶縁膜、その製造方法および半導体装置
RU2355065C1 (ru) СПОСОБ КОНТРОЛЯ КАЧЕСТВА ХИМИЧЕСКОЙ ОЧИСТКИ ПОВЕРХНОСТИ ПОЛУПРОВОДНИКОВЫХ КРЕМНИЕВЫХ ПЛАСТИН В РАСТВОРАХ С рН>7
JPH1032199A (ja) 半導体装置
JP2002164346A (ja) 成膜方法、半導体装置及びその製造方法
WO2009040670A2 (en) Semiconductor device and manufacturing method therefor
JPS59121855A (ja) 半導体装置
Dixit et al. Electronic Transport Properties of Cu/MnO x/SiO 2/p-Si MOS Devices
Kirchner Investigations of ultra thin aluminum as an adhesion promoter and electrically stable diffusion barrier for copper metallization on SiO (2)

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030311

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee