KR900011040A - Mos 트랜지스터 장치 및 이의 제조방법 - Google Patents
Mos 트랜지스터 장치 및 이의 제조방법 Download PDFInfo
- Publication number
- KR900011040A KR900011040A KR1019880017983A KR880017983A KR900011040A KR 900011040 A KR900011040 A KR 900011040A KR 1019880017983 A KR1019880017983 A KR 1019880017983A KR 880017983 A KR880017983 A KR 880017983A KR 900011040 A KR900011040 A KR 900011040A
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- active region
- source
- polycrystalline silicon
- nitride film
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 3
- 150000004767 nitrides Chemical class 0.000 claims 7
- 238000000034 method Methods 0.000 claims 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims 6
- 230000003647 oxidation Effects 0.000 claims 5
- 238000007254 oxidation reaction Methods 0.000 claims 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 4
- 238000005229 chemical vapour deposition Methods 0.000 claims 4
- 229910052710 silicon Inorganic materials 0.000 claims 4
- 239000010703 silicon Substances 0.000 claims 4
- 238000001039 wet etching Methods 0.000 claims 4
- 229910052785 arsenic Inorganic materials 0.000 claims 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims 3
- 229920002120 photoresistant polymer Polymers 0.000 claims 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims 2
- 238000001312 dry etching Methods 0.000 claims 2
- 238000005468 ion implantation Methods 0.000 claims 2
- 150000002500 ions Chemical class 0.000 claims 2
- 238000002955 isolation Methods 0.000 claims 2
- 229910052760 oxygen Inorganic materials 0.000 claims 2
- 239000001301 oxygen Substances 0.000 claims 2
- 239000000758 substrate Substances 0.000 claims 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 1
- 238000000137 annealing Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 claims 1
- 238000005530 etching Methods 0.000 claims 1
- 239000012535 impurity Substances 0.000 claims 1
- 230000000873 masking effect Effects 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 MOS 트랜지스터의 부분단면도, 제3도 (a) 내지 (g)는 본 발명에 의한 MOS 트랜지스터의 제조공정을 순서대로 도시적으로 도시한 도면.
Claims (4)
- P형 실리콘 기판위에 희생산화막을 열산화법으로 성장시키고, 희생산화막 위에 CVD방법으로 제1 질화막을 도포하며, 제1 질화막위에 CVD방법으로 실리콘 산화막을 도포하고, 이산화막 위에 감광성 내식막을 도포하고 마스크 작업을 하여 활성영역을 정하며, 활성영역의 감광성 내식막을 식각 마스크로 하여 산화막, 제1질화막, 희생산화막의 순서로 건식식각을 하고, 희생산화막 식각후에 다시 건식식각법으로 실리콘 기판을 식각하며, 희생산화막을 노출된 실리콘 표면에 열산화법으로 성장시키고, CVD방법에 의해 질화막을 도포한 다음 건식식각시키어 활성영역 측면에 제2질화막을 남게 하며, 격리지역의 문턱전압을 증가시키기 위해 이온 주입하고, 습식 열산화법으로 격리 산화막을 성장시키며, 습식식각법으로 제2질화막을 제거시키고, 습식식각법으로 측면의 희생산화막을 제거시키고, CVD방법으로 다결성성 실리콘을 도포하며, 비소를 이온 주입하고, 다결정성 실리콘 마스크를 사용하여 다결정성 실리콘을 식작하고 감광성내식막을 제거시키어 소스와 드레인 전극을 형성하며, 산화막을 습식식각법으로 제거시키고, 산소분위기에서 열산화법으로 산화막을 성장시키며, 제1 질화막, 희생산화막을 순서대로 습식식각으로 제거시키고, 열산화법으로 산소분위기에서 양질의 게이트산화막을 성장시키며, 다결정성 실리콘을 CVD방법으로 도포하고, 이온 주입법으로 비소를 이온주입하고 마스크작업을 하여 게이트 전극을 정하며, 게이트 전극의 비소를 활성화시키기 위해 어닐링하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조방법.
- 제1항에 있어서, 활성영역에 소스와 드레인을 자기정렬시키고, 활성영역에 다시 게이트 전극을 자기정렬시킬때, 마스크 정렬오차 때문에 생기는 활성 영역과 소스, 드레인 전극이 겹치는 부분에서 게이트 전극과의 격리를 이해 산화막 성장시의 부피팽창을 감수할 수 있는 공간을 제공할 때 CVD산화막을 사용하는 것을 특징으로 하는 MOS 트랜지스터 제조방법.
- 제1항의 방법에 의해 구성되어, 실리콘 표면과 다결정성 실리콘이 접촉된 부분에서 다결정성 실리콘내의 불순물을 열확산시켜 소스와 드레인 접합부를 만들때 활성영역의 측면에서 소스와 드레인을 형성시켜 활성영역에 자기 정렬시킨 것을 특징으로 하는 MOS 트랜지스터 장치.
- 제3항에 있어서, 소스, 드레인 접합부를 자기정렬시키고, 게이트 전극을 활성영역에 자기정합시킨 것을 특징으로 하는 MOS 트랜지스터 장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880017983A KR920004762B1 (ko) | 1988-12-30 | 1988-12-30 | Mos 트랜지스터장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880017983A KR920004762B1 (ko) | 1988-12-30 | 1988-12-30 | Mos 트랜지스터장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR900011040A true KR900011040A (ko) | 1990-07-11 |
| KR920004762B1 KR920004762B1 (ko) | 1992-06-15 |
Family
ID=19280984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019880017983A KR920004762B1 (ko) | 1988-12-30 | 1988-12-30 | Mos 트랜지스터장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR920004762B1 (ko) |
-
1988
- 1988-12-30 KR KR1019880017983A patent/KR920004762B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920004762B1 (ko) | 1992-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960002690A (ko) | 저저항 게이트전극을 갖는 반도체소자의 제조방법 | |
| US6906345B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR910007103A (ko) | 반도체 장치의 자기 정렬 콘택 제조방법 | |
| KR900011040A (ko) | Mos 트랜지스터 장치 및 이의 제조방법 | |
| JPH07245400A (ja) | 電界効果型トランジスタとその製造方法 | |
| JPS5575238A (en) | Method of fabricating semiconductor device | |
| KR960019768A (ko) | 트랜지스터 제조방법 | |
| KR0186019B1 (ko) | 트랜치 캐패시터 셀 공정방법 | |
| KR100506878B1 (ko) | 모스 전계효과 트랜지스터의 제조방법 | |
| JPS60134472A (ja) | 半導体装置製造方法 | |
| KR940002778B1 (ko) | Ldd 구조의 트랜지스터 제조방법 | |
| KR940001506B1 (ko) | 모오스 소자 격리 방법 | |
| KR0166793B1 (ko) | 메모리 소자의 엘디디 구조 형성방법 | |
| KR970053071A (ko) | 모스펫의 제조방법 | |
| KR930009479B1 (ko) | 절연게이트형 전계효과 트랜지스터 제조방법 | |
| KR940002758B1 (ko) | 반도체장치 및 그 제조방법 | |
| JPS6159870A (ja) | 半導体装置の製造方法 | |
| KR930009119A (ko) | Soi 구조의 반도체 장치 제조방법 | |
| KR920007181A (ko) | 앤-모스 ldd트랜지스터의 제조방법 | |
| KR970054268A (ko) | 반도체 에스 오 아이 소자의 제조방법 | |
| KR920015619A (ko) | 엘리베이티드 소스/드레인형 mos fet의 제조방법 | |
| KR920007231A (ko) | 반도체 장치의 제조방법 | |
| KR920007185A (ko) | Dmos트랜지스터의 제조방법 | |
| KR920007144A (ko) | 다결정 실리콘을 사용한 바이폴라 트랜지스터 제조방법 | |
| KR910007105A (ko) | 폴리 실리콘을 이용한 소자분리 산화막 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20020529 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |