KR920007231A - 반도체 장치의 제조방법 - Google Patents

Abstract

내용 없음

Description

반도체 장치의 제조방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명의 바이폴라 트랜지스터의 단면도,

제3도는 본 발명의 바이폴라 트랜지스터의 제조 공정도이다.

Claims (5)

1. P형기판(21)상에 N+매몰층(22)과 N-에피택셜층(23)이 형성되어 있는 반도체 장치의 제조방법에 있어서, P형 폴리실리콘 전극을 형성하기 위하여 폴리실리콘막(24)을 기판 전면에 도포하고, P형 이온주입하여 폴리실리콘막(24)을 높게 도우핑된 P형 폴리 실리콘막(25)으로 변환시키는 공정과, 높게 도우핑된 P+형 폴리실리콘막(25)상에 화학적 진공증착법으로 층간 절연막이 되는 1차 산화막(26)을 침적시키는 공정과, 감광성 물질(27)을 도포한 다음 1차 산화막(26)과 폴리실리콘막(25)을 식각하여 에미터 영역이 형성될 부위의 에피택셜층(23)을 노출시키고, 폴리실리콘 베이스 전극(25)을 형성하는 공정과 산화막(28)을 형성하고, 그 위에 질화막(29)과 2차 산화막(30)을 순차 형성하고, P+베이스 접촉영역(31)을 형성하는 공정과, 반응성 이온에칭법으로 2차 산화막(30), 질화막(29) 및 산화막(28)을 식각하여 에미터 영역이 형성될 부위의 에피택셜층(23)을 노출시키는 공정과, 선택적 에피택시 방법으로 N형 에피택셜층(32)을 형성하는 공정과, P형 불순물을 기판으로 이온주입한 다음 열처리공정을 진행하여 P형 베이스 영역(33)을 형성하는 공정과, 폴리 실리콘막(34)을 기판전면에 침적시킨 다음 에미터 영역을 형성하기 위하여 N형 불순물을 이온주입한 다음 확산시켜 에미터 영역(32)을 형성하는 공정과 폴리실리콘막(34)을 식각하여 폴리실리콘 에미터 전극(35)을 형성하고, 그 위에 층간 절연막(36)을 전면 형성하는 공정과, 층간 절연막(36)을 식각하여 접촉구를 형성한 다음 금속막을 도포하고 패터닝하여 에미터 금속전극(37)을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
2. 제1항에 있어서, 산화막(28)을 폴리실리콘 베이스전극(25)의 측벽 부분과 에피택셜층(23)을 산화시켜 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
3. 제1항에 있어서, 폴리실리콘 베이스 전극(25)이 P+베이스 접촉 영역의 확산소오스로 작용하는 것을 특징으로 하는 반도체 장치의 제조방법.
4. 제1항에 있어서, 상기 N형 에피택셜층은 질화막(29)과 산화막(28)을 마스크로 하여 선택적 에피택시 방법으로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
5. 제1항에 있어서, 에미터 영역이 실리콘 기판의 표면보다 돌출된 부분에 형성되어지는 것을 특징으로 하는 반도체 장치의 제조방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.