KR900008192B1 - 테스트 회로를 갖는 반도체 장치 - Google Patents

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KR900008192B1 KR1019870008452A KR870008452A KR900008192B1 KR 900008192 B1 KR900008192 B1 KR 900008192B1 KR 1019870008452 A KR1019870008452 A KR 1019870008452A KR 870008452 A KR870008452 A KR 870008452A KR 900008192 B1 KR900008192 B1 KR 900008192B1
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Abstract

내용 없음.

Description

테스트 회로를 갖는 반도체 장치
제1도는 본 발명에 따른 첫번째 실시예의 테스트 회로를 갖는 반도체 장치의 필요부분을 도시한 시스템회로도.
제2도는 본 발명에 적용된 반도체 장치에서 회로배치의 실시예를 도시한 평면도.
제3도는 본 발명에 따른 두번째 실시예의 테스트 회로를 갖는 반도체 장치의 필요 부분을 도시한 시스템회로도.
제4도는 제1도에서 도시한 시스템 회로에서 전압제어발진기(VCO)의 실시예를 도시한 회로도.
제5도는 제3도에서 도시한 시스템 회로에서 전압공급 회로의 실시예를 도시한 회로도.
제6(a) 내지 6(e)도는 테스트 신호 발생회로의 동작을 설명한 타이밍 흐름도 .
제7도는 테스트 신호 발생회로의 필요 부분을 수정한 회로도.
본 발명은 반도체 장치에 관한 것이며, 특히 테스트 회로를 갖는 반도체 장치에 관한 것이다.
대규모 집적회로(LSJ)의 제조 공정에서는 필연적으로 결합이 있기 마련이다. 이러한 이유로, 제조한 LSJ가 원래 설계했던 대로 되었는지 또는 되지 않았는지를 체크하도록 테스트를 수행해야할 필요가 있다.
LSJ에 대한 테스트 항목은 대충 D.D. 특성 테스트와 A.C. 특성 테스트로 나눌수 있다. D.C. 특성 테스트는 LSJ의 정적 특성을 테스트하고, LSJ 내의 로직회로와 외부회로 또는 장치사이의 인터페이스를 LSJ에 제공하는 인터페이스로서 작동하는 LSJ의 입.출력 버퍼들을 테스트하는데 사용된다. 예를 들면 D.C.특성 테스트는 입.출력 버퍼들을 통하여 전류가 흐르는지 또는 흐르지 않는지를, 그리고 입.출력 버퍼들 양단에 전압이 있는지 또는 없는지를 체크한다. 한편, AC. 특성 테스트는 동적특성을 테스트 하고, LSJ의 입.출력 버퍼들 및 로직회로를 포함하는 전체 LSJ 동작을 테스트하는데 사용된다. 예를 들면, A.C. 특성테스트는 로직회로의 기능을 테스트하는 즉 미리 정해진 동작을 로직회로에서 행하는지 또는 행하지 않는지를, 그리고 로직회로의 동작을 제크한다. 현재는 실제 제작한 LSJ에서 신호 발생회로, 테스트 신호와 외부입력신호를 선택적으로 하나만을 출력하는 첫번째 버퍼, 첫번째 버퍼의 출력신호를 공급받는 적어도 하나의 테스트 회로, 외부 출력단자, 로직회로, 테스트 회로 및 로직회로의 출력신호로 부터 테스트 신호 중의 하나를 외부 단자에 선택적으로 공급하는 두번째 버퍼, 첫번째 및 두번째 버퍼에 대한 스윗칭 신호들을 발생하는 스윗칭 신호 발생회로 등을 포함하는 반도체 장치를 제공하는 것이 본 발명의 또 다르고 특별한 목적이다. 본 발명의 반도체 장치에 의하면, D.C. 특성 테스트는 테스트 신호 발생회로에서 발생한 테스트 신호를 사용함으로써 수행될 수 있으며, 종래에 테스트 데이타를 만들었던 사용자에게 부담을 덜어준다. 부가적으로, 외부 출력단자로부터 얻은 테스트 신호를 체크 함으로써, 공정동안에 일어난 불일치에 의하여 발생된 반도체 장치의 내부회로의 결함을 검출할 수 있다. 또한, 로직회로 근처에 위치한 테스트 회로를 테스트함으로써, 로직회로의 결함을 간접적으로 검출할 수 있다. 더우기, 테스트는 로직회로의 회로 구조와는 상관없이 행할 수 있기 때문에, 각각의 다른 로직회로에 상관없이 각기 다른 반도체 장치를 무시하고 테스트를 기준화할 수 있다.
본 발명의 다른 목적들과 양상들은 도면을 참조하여 이후에 상세하게 서술되어질 설명으로 부터 명확해질 것이다.
제1도는 본 발명에 따른 첫번째 실시예의 테스트 회로를 갖는 반도체 장치의 필요부분을 도시한 것이다. 본 실시예에서 반도체 장치는 스윗칭 신호 발생회로 11, 테스트 신호 발생회로 12, 입력버퍼 13, 로직회로 14, 테스트회로 15 및, 출력버퍼 1 등을 포함하고 있는 LSJ이다. 테스트 회로 15는 로직회로 14근처에 있다. LSJ의 테스트 동작을 수행할때, 하이레벨(H) 신호가 테스트 외부단자 21에 인가되어지고, 스윗칭 발생회로 11에 공급되어 진다. 한편, 로우레벨(L)신호가 테스트 외부단자 21에 인가되어지고, LSJ가 정상동작을 행할때, 스위칭 신호 발생회로 11에 공급되어진다. 스윗칭 신호 발생회로 11은 인버터 22 및 23을 포함한다
테스트 신호 발생회로 12는 전달 게이트 TG1, 전압 제어발진기(VCO)24 및 25, 2- 입력 AND 회로 26등을 포함한다. VCO 24 및 25는 VCO 24의 출력펄스 신호 VP1이 제어전압 VDD에 대하여 VCO 25의 출력펄스 신호 VP2의 주기보다 더 긴 주기를 갖도록 입력제어전압대 출력 발진 주파수 특성이 서로 다른 특성을 갖는다.
입력 버퍼 13은 버퍼 증폭기 27, 버퍼 증폭기 27의 입력단에서 병렬로 놓여쳐 있는 한쌍의 전달 게이트 TG2및, TG3, 버퍼 증폭기의 출력단에서 병렬로 놓여져 있는 한쌍의 전달 게이토, TG4및 TG5등을 포함한다. 전달 게이트 TG3의 입력은 외부 입력단자 28에 연곁되어 있고, 전달 게이트 TG4의 출력은 테스트회로 15의 입력에 연결되어 있고, 전달 게이트 TG5의 출력은 로직회로 14의 입력에 연결되어 있다.
출력 버퍼 16은 버퍼 증폭기 29, 버퍼 증폭기의 입력단에 연결되어 있는 한쌍의 전달 게이트 TG6및 TG7등을 포함한다. 테스트 회로 15의 출력은 전달 게이트 TG6의 입력에 연결되어 있고, 로직회로 14의 출력은 전달 게이트 TG7의 입력에 연결되어 있다. 버퍼 증폭기 29의 출력은 외부 출력단자 30에 연결되어 있다.
전달 게이트 TG1내지 TG7은 스윗칭 신호 발생회로 11로 부터 발생되는 스윗칭 신호 SW 및
Figure kpo00002
에 따라 스윗칭되고 제어된다.
다음에 테스트 동작동안에 제1도에 도시된 LSJ의 동작을 서술해 나갈 것이다. 테스트 동작동안에 테스트 외부단자 21에 인가된 고 레벨 신호는 스윗칭 신호 발생회로 11의 인버터 22에서 저 레벨 스윗칭 신호
Figure kpo00003
로 전환되고, 스윗칭 신호 발생회로 11의 인버터 23에서 고 레벨 스윗칭 신호
Figure kpo00004
로 전환된다.
스윗칭 신호 SW 및
Figure kpo00005
는 테스트 신호 발생회로 12의 전달 게이트 TG1에 공급되어지고, 전달 게이트 TC1은 ON 상태가 된다. 부가적으로, 스윗칭 신호 SW 및
Figure kpo00006
는 또한 입력버퍼 13의 전달 게이트 TG2, TC3, TC4및 TG5로 공급되어진다. 그러므로 입력 버퍼 13의 전달 게이트 TG2및 TG4는 ON 상태로 되는 반면, 입력 버퍼 13의 전달 게이트 TG3및 TG5는 OFF 상태로 된다. 스윗칭 신호 SW 및
Figure kpo00007
는 출력 버퍼 16의 전달 게이트 TG6및 TG7에 더 공급되어 지며, 전달 게이트 TG6은 ON 상태로 되는 반면, 전달 게이트 TG7은 OFF 상태로 된다.
따라서, 제어전압 VDD는 전탈 게이트 TC1을 통하여 VCO 24 및 25로 공급되어 지고, 출력 펄스신호 VP1및 VP2의 반복 주파수(발진 주파수)를 다양하게 제어한다. VCO 24 및 25의 출력 펄스 신호 VP1및 VP2는 두 펄스신호 VP1및 VP2에 따라서 동작하는 AND 회로 26에 공급되어 진다.
AND 회로 26의 출력 신호는 테스트 신호 발생회로 12의 출력 테스트 신호로서 출력되고, 입력 버퍼 13의 ON 전달 게이트 TG2를 통과한다. 전달 게이트 TG2를 통과한 테스트 신호는 버퍼 증폭기 27에서 증폭되어 ON 전달 제이트 TG4를 통하여 테스트 회로 15에 공급되어 진다. 입력 버퍼 13의 다른 전달 게이트 TG3및 TG5는 전기 서술한 바와 같이 OFF 상태이며, 이것은 외부 입력단자 28로 인가되는 외부 신호가 버퍼 증폭기 27로 공급되는 것을 방지하여, 또한 버퍼 증폭기 27의 출력 테스트 신호가 로직회로 14에 공급되어지는 것을 방지한다.
테스트 회로 15는 트랜지스터 셀 또는 그와 비슷한 것을 포함하고, 로직회로 14의 근처에 위치되어진다. 그래서 로직회로 14를 직접 테스트 하지 아니하고서도 테스트 회로 15를 테스트함으로써 제조공정 동안에 발생한 로직회로 14에서 결함을 간접적으로 검출할 수 있다. 게이트 한계 전압, 알루미늄 전도체의 접촉 및 제조공정 동안에 발생된 유사한 것에서의 결함 웨이퍼의 부분상에 집중 되어지거나 전체 웨이퍼를 통하여 보통 존재한다. 로직회로 14의 근처에 위치한 테스트 회로 15를 테스트함으로써 로직회로 14의 상태가 어떤 범위내에 있다는 것을 추측할 수 있는 것이 바로 이러한 이유이다.
테스트 회로 15로 부터 얻어진 테스트 신호는 ON 전달 게이트 TG6및 출력 버퍼 16의 버퍼 증폭기 29를 통과하게 되고, 외부 출력단자 30에 공급되어진다. 외부 출력단자 30으로부터 얻어진 신호의 신호 패턴으로서 레지스터 되어지고, LSJ 테스터기(도시되어 있지 않음)상에서 테스트 되어진다. 테스트 동작 동안에 출력 버퍼 16의 전달 게이트 TG7은 전기 서술한 바와 같이 OFF 상태이다. 그래서 로직회로 14로 부터 얻은 신호는 출력버퍼 16의 버퍼 증폭기 29에 공급되지 못한다.
본 발명의 실시예에 따르면, 버퍼 증폭기 27 및 29상에서 테스트 신호를 사용하여 D.C. 특성을 테스트할 수가 있다. 부가적으로, 제조 공정 동안에 발생된 불일치에 의하여 일어난 결함이 VCO 24 및 25의 입력 제어전압대 출력 발진 주파수 특성에 직접 영향을 준다. 이러한 이유로, 제조 공정 동안에 일어난 불일치에 따라서 요구된 테스트 신호는 테스트 신호 발생회로 15로 부터 얻지 못할지도 모른다. 이러한 경우에 있어서, 요구된 신호는 또한 외부 신호단자 30으로 부터 얻어지지 않으며, 따라서 결함을 검출할 수 있으며, LSJ의 동작속도를 평가하는데 유용하다.
다음에는 로직회로 14가 선택되어 질때, LSJ의 정상동작에 대하여 서슬하여 나갈 것이다. 이 경우에서 로우레벨 신호가 테스트 외부단자 21에 인가되어 진다. 그리하여 하이레벨 스윗칭 신호
Figure kpo00008
및 로우레벨 스윗칭 신호 SW는 스윗칭 신호 발생회로 11로 부터 얻어진다. 결과적으로, 전달 게이트 TG3, TG5, 및 TG7은 OFF 상태로 되는 반면에 전달 게이트 TG1, TG2, TG4및 TG6은 ON 상태로 된다.
따라서 외부 입력단자 28로 부터의 외부 입력신호만이 ON 전달 게이트 TG3을 통하여 입력 버펴 13의 버퍼 증폭기 27에 공급되어 진다. 버퍼 증폭기 27로 부터 얻어진 외부 입력신호는 테스트 회로 15에 공급되지 아니하고, ON 전달 게이트 TG5를 통하여 로직회로 14에만 공급되어 진다.
로직회로 14로 부터 얻어진 신호는 전달 게이트 TG7및 출력버퍼 16의 버퍼 증폭기 29를 통과하게 되며 외부 출력단자 30에 공급되어 진다.
따라서 테스트를 행하지 않을때, LSJ의 정상 동작 동안에 입력 버퍼 13의 출력신호는 테스트 신호로 부터 로우레벨 신호를 테스트 외부단자 21에 가함으로써 외부 입력단자 28로 부터 외부 입력신호로 스윗칭되어 지며, 로직회로 14는 외부 입력신호에 의하여 동작된다. 부가적으로, 출력버퍼 16의 입력 신호는 테스트회로 15의 출력 신호로부터 로직회로 14의 출력신호로 스윗칭되어 지며, 로직회로 14의 출력신호는 ON 전달 게이트 TG7및 출력 버퍼 16의 버퍼 증폭기 29를 통하여 외부 출력단자로 부터 얻어진다.
로직 회로에서 행하여지는 종래의 AC 특성 테스트는 입력 셋팅하기가 복잡하고, 출력 분별이 복잡하고, 테스트 패턴이 각각의 LSJ 마다 다르다. 그러나 본 실시예에 따르면 테스트 회로 15를 테스트하는데 사용되는 미리 정해진 테스트 신호를 사용하여 각각 다른 LSJ에 대하여 기준화 할 수 있어서 간접적으로 로직회로 14의 상태를 체크할 수 있다.
제2도는 LSJ의 회로 배치도의 실시예를 도시한 평면도이다. 제2도에서 제1도와 관련있는 동일 부분은 제1도와 같은 동일 참조 번호를 부여하였고, 그에 대한 설명은 삭제되어질 것이다. 제2도에서 알 수 있는 바와 같이 다수의 회로 부분이 제1도에 도시된 부분과 관련되어 있으며, 테스트 회로 15는 테스트하여야 하는 로직회로 14의 근처에 있다. 본 실시예에서 테스트 신호 발생회로 12는 LSJ의 필요없는 구석 부분에 위치되어 있다.
다음에는 제3도를 참조하여 본 발명에 따른 테스트 회로를 갖는 두번째 실시예의 반도체 장치에 대하여 서술되어질 것이다. 제3도에서 제1도와 관련있는 동일 부분은 제1도와 같은 동일 참조 번호를 부여하였고, 그에 대한 설명을 하지 않을 것이다.
제어전압 VDD를 변화시킬때, VCO 24 및 25의 출력 발진 주파수는 같이 변한다. 그러나 VCO 24 및 25의 입력 제어전압대 출력 발진 주파수 특성은 전기 서술한 바와 같이 서로 다르기 때문에 VCO 24 및 25의 출력 발진 주파수의 변화율은 약간 차이가 있다. 따라서 AND 회로 26에서 발생된 테스트 신호의 주기 및 그와 유사한 것은 제어전압 VDD를 변화시켜 제어함으로써 변화된다. 본 실시예는 테스트 신호의 주파수가 가변이기 때문에 LSJ 내의 회로 동작속도가 테스트되어 지는 경우에 특히 적당하다.
제4도는 VCO 24의 실시예를 도시한 것이다. VCO 24의 회로 구성이 VCO 24의 회로 구성과 거의 같을지 모르기 때문에 VCO 25의 회로 구성에 대한 설명을 하지 않을 것이다. 제4도에서 VCO 24는 제어전압 VDD와 전압 VSS와의 사이에서 병렬로 연결되어 있는 P 채널 트랜지스터 TP1및 N 채널 트랜지스터 TN1, 제어전압 VDD와 전압 VSS와의 사이에서 병렬로 연결되어 있는 P-채널 트랜지스터 TP2및 N 채널 트랜지스터 TN2, 제어전압 VDD와 전압 VSS와의 사이에서 병렬로 연결되어 있는 P-채널 트랜지스터 TP3및 N-채널 트랜지스터 TN3등을 포함한다. 트랜지스터 TP1과 TN1과의 사이에 있는 결점은 트랜지스터 TP3및 TN3의 베이스에 연결되어 있다. VCO 24에 대한 입력 전압은 단자 32를 통하여 트랜지스터 TP1의 베이스에 공급되어 지고, VCO 24의 출력전압은 트랜지스터 TP3와 TN3와의 사이에 있는 결점으로 부터 얻어지는 단자 33을 통하여 출력되어 진다. 이 VCO 24의 출력전압은 트랜지스터 TN1의 베이스로 피이드 백 되어진다. 따라서 VCO 24의 입력전압이 변화되어 질때, ON 트랜지스터 TP1의 저항은 변하며, VCO 24의 출력 발진 주파수도 같이 변한다.
따라서 VCO 24 및 25가 각각 제6(a) 및 6(b)도에서 도시한 펄스신호 VP1및 VP2를 발생할때, 제6(c)도에서 도시한 펄스신호 VP3는 테스트 신호로서 AND 회로로부터 얻어진다. 이 테스트 신호 VP3의 튜티(duty)비는 펄스 신호 VP1및 VP2의 주기의 변화에 의하여 변화된다.
다시 제3도로 돌아와서 설명하면, 전압 공급회로 35는 전달 게이트 TG1에 공급된 제어전압 VDD를 가변한다. 제5도는 전압 공급회로 35의 실시예를 보인 것이다. 제5도에서 전압 공급회로 35는 P 채널 트랜지스터 TP11, TP12및 TP13, N 채널 트랜지스터 TN11, TN12및 TN13아날로그 스윗치 SW1내지 SW5등을 포함한다. 다음 방정식들로 서술될 수 있는 절점 V1내지 V5에서 트랜지스터 TP11, TP12및 TP13의 한계 전압은 각각 VP1, VP2및 VP3이고, 트랜지스터 TN11, TN12및 TN13의 한계 전압은 각각 VN1, VN2및 VN3이라고 가정하자.
V1= VDD- VP1
V2= V1-VP2
V3= V2-VP3
V4= V3-VN1
V5= V4-VN2
따라서 적절한 제어신호들을 제3도에서 도시한 단자 371a내지 375b로 적용함으로써 아날로그 스윗치 SW1내지 SW5의 ON 및 OFF 상태를 적절하게 제어하는 것이 가능하고, 유구전압을 갖는 제어전압 VDD를 얻는 것이 가능하다.
제7도는 테스트 신호 발생회로 12의 필요부분을 수정한 것이다. 테스트 신호 발생회로12의 수정은 제3도에 보인 소자에다 덧붙여서 직렬로 연결되어 있는 n 토글플립플롭 421내지 42n, 지연플립플롭을 포함한다. VCO 24 및 25의 출력 펄스신호 VP1및 VP2는 각각 단자 40 및 41에 가해진다. AND 회로 26의 출력펄스신호 VP3는 플립플롭 44의 클록단자 CK에 그리고 플립플롭 421의 데이터 단자에 공급되어 진다. 플립플롭 42n의 출력 펄스신호 VP4는 플립플롭 44의 클리어 단자 CL에 가해진다. 제어전압 VDD는 플립플롭 44의 데이터 단자로 D로 공급되어 지며, 테스트 신호 TEST는 단자 43을 통하여 얻어진다.
제6(a) 및 6(b)도에서 도시한 펄스신호 VP1및 VP2가 단자 40 및 41에 가해질때, 펄스신호 VP3는 AND회로 26으로 부터 출력된다. 그러므로 필스 신호 VP3'의 상승 가장자리에 따라 하이레벨 신호(VDD)는 플립플롭 44로 들어가고, 테스트 신호 TEST의 레벨은 제6(e)도에 도시된 바와 같이 하이가 된다. 다른 한편, 플립플롭 44는 펄스신호 VP3'의 n 펄스 및 테스트 신호 TEST가 로우가 된후에 제6(d)도에 도시한 펄스신호 VP4에 의하여 클리어 된다. W는 펄스신호의 n 펄스에 응하는 테스트 신호 TEST의 펄스폭이다. 따라서 본 수정에 의하면 미리 정해진 시간 간격동안에 테스트 신호 TEST의 레벨을 고정시킬 수 있다.
본 발명은 지금까지 서술한 실시예에 제한하지 아니하고, 두개 이상의 테스트 회로를 로직회로 근처에 놓을 수 있다. 이러한 경우에 있어서 LSJ의 로직회로에서의 결함을 더욱더 정확하게 검출할 수 있다.
부가적으로, 테스트 신호 발생회로 12의 회로구성은 본 실시예의 구성에 제한하지 아니하고, 테스트 항목에 따라 테스트 신호의 주파수를 고정시킬 수 있다.
또한 본 발명은 이들 실시예에 제한하지 아니하고, 본 발명의 범위내에서 다양한 변화와 수정을 행할 수있다.

Claims (7)

  1. 반도체 장치에 있어서 외부 입력신호가 입력되는 외부 입력단자, 임의의 주파수를 갖는 테스트 신호를 발생하는 테스트 신호 발행회로, 스윗칭 신호들을 발생하는 스윗칭 신호 발생회로, 상기 스윗칭 신호들의 첫번째 모드에 있어서 상기 테스트 신호 발생회로로 부터 상기 테스트 신호를, 그리고 두번째 모드에서 상기 외부 입력단자로부터 상기 외부 입력신호를 선택적으로 출력하는 첫번째 버퍼, 상기 첫번째 모드에서 상기 첫번째 버퍼의 출력신호를 공급받는 적어도 하나의 테스트 회로, 외부 출력단자, 상기 두번째 모드에 있어서, 상기 첫번째 버퍼의 출력신호를 공급받는 로직회로, 상기 스윗칭 신호들에 따라 첫번째 모드에 있어서 상기 테스트 회로를, 그리고 두번째 모드에 있어서 상기 로직회로의 출력 신호를 통하여 수신된 테스트신호를 상기 외부단자에 선택적으로 공급하는 두번째 버퍼등을 포함하는 반도체 장치.
  2. 청구 범위 제1항에 있어서, 상기 테스트 회로가 상기 로직회로 근처에 위치되어 있는 반도체 장치.
  3. 청구 범위 제1항에 있어서, 상기 첫번째 버퍼가 버퍼 증폭기, 상기 스윗칭 신호들에 따라, 상기 첫번째 모드에 있어서 상기 테스트 신호 발생회로로 부터 상기 테스트 신호들, 그리고 상기 두번째 모드에 있어서 상기 외부 입력단자로부터 상기 외부 입력신호를 선택적으로 상기 버퍼 증폭기에 공급하는 상기 버퍼 증폭기의 입력단자에 제공된 첫번째 게이트 수단을, 상기 첫번째 모드에 있어서 상기 테스트 회로에, 그리고 상기 두번째 모드에 있어서 상기 로직회로에 선택적으로 상기 버퍼 증폭기의 출력신호를 공급하는 상기 버퍼 증폭기의 출력단에 제공된 두번째 게이트 수단들 등을 포함하는 반도체 장치.
  4. 청구범위 제1항에 있어서, 상기 두번째 버퍼가 버퍼 증폭기, 상기 첫번째 모드에 있어서 상기 테스트회로를, 그리고 상기 두번째 모드에 있어서 상기 로직회로의 출력신호를 통하여 수신된 테스트 신호 선택적으로 상기 외부 출력 단자에 공급하는 상기 버퍼 증폭기의 입력단에 제공된 제이트 수단들을 포함하는 반도체 장치.
  5. 청구범위 제1항에 있어서, 상기 테스트 신호 발생회로가 제어전압을 공급받는 첫번째 및 두번째 전압제어 발진기들, 상기 테스트 신호를 발생하기 위하여 상기 첫번째 및 두번째 전압 제어 발진기의 출력신호를 공급받는 AND 회로, 서로 다른 입력 제어 전압대 출력 발진 주파수 특성을 갖는 상기 첫번째 및 두번째 전압 제어 발진기들을 포함하는 반도체 장치.
  6. 청구범위 제5항에 있어서, 상기 제어전압을 상기 첫번째 및 두번째 전압 제어 발진기에 공급하는 전압 공급회로를 더 포함하는 반도체 장치.
  7. 청구범위 제6항에 있어서, 상기 전압 공급회로가 상기 테스트 회로의 주파수를 가변적으로 제어하기 위하여 가변 제어전압을 공급하는 반도체 장치.
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