KR880001592B1 - 반도체집적회로장치 - Google Patents

반도체집적회로장치 Download PDF

Info

Publication number
KR880001592B1
KR880001592B1 KR1019810002800A KR810002800A KR880001592B1 KR 880001592 B1 KR880001592 B1 KR 880001592B1 KR 1019810002800 A KR1019810002800 A KR 1019810002800A KR 810002800 A KR810002800 A KR 810002800A KR 880001592 B1 KR880001592 B1 KR 880001592B1
Authority
KR
South Korea
Prior art keywords
output
misfet
gate
semiconductor substrate
voltage
Prior art date
Application number
KR1019810002800A
Other languages
English (en)
Other versions
KR830006822A (ko
Inventor
요시부미 안도오
다까시 사까모도
간지 요오
히사히로 모리우찌
스미아끼 다께이
Original Assignee
가부시기가이샤 히다찌세이사구쇼
미다 가쓰시게
히다찌마이크로 콤퓨터엔지니어링 가부시기가이샤
가모시다 겐이찌
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시기가이샤 히다찌세이사구쇼, 미다 가쓰시게, 히다찌마이크로 콤퓨터엔지니어링 가부시기가이샤, 가모시다 겐이찌 filed Critical 가부시기가이샤 히다찌세이사구쇼
Publication of KR830006822A publication Critical patent/KR830006822A/ko
Application granted granted Critical
Publication of KR880001592B1 publication Critical patent/KR880001592B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/647—Resistive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Protection Of Static Devices (AREA)
  • Amplifiers (AREA)

Abstract

내용 없음.

Description

반도체집적회로장치
제 1 도는 본원 발명이 일실시예를 나타낸 회로도.
제 2 도는 그 등가회로도.
제 3 도는 정진파괴현상을 설명하는 전압파형도.
제 4 도는 저항 Rin의 저항치와 MISFET의 채널폭 W와의 상관관계를 나타낸 특성도.
제 5 도 및 제 6 도는 각기 본원 발명의 다른 일실시예를 나타낸 회로도.
제 7 도는 출력버퍼회로를 구성하는 MISFET의 평면도.
제 8 도 및 제 9 도는 각기 제 7 도의 A-A' 선 및 B-B' 선에 의한 단면도.
본원 발명의 반도체 집적회로장치, 특히 절연게이트형 전계효과 트랜지스터(이하 MISFET라고 한다)에 의해서 구성된 반도체 직접회로장치(이하 MISIC라고 한다)에 관한 것이다.
MISC의 외부단자에는 운반 또는 취급중에 있어서 때때로 마찰정전기에 의한 이상고전압이 가해진다. MISFET의 게이트 절연막은 통상 비교적 낮은 파괴내압을 가지고 있으며, 게이트 전극에 상기한 바와 같은 이상고전압이 가해짐으로써 파괴되어 버린다.
그래서, 상기와 같은 파괴를 방지하기 위해, 통상 MISIC내에는 그 외부신호입력용 MISFET에 대응해서 게이트 보호소자 또는 게이트보호회로가 설치되어 있다.
그러나, 상기와 같은 이상고전압은 신호입력용 MISFET는 물론 MISIC내의 신호출력용 MISFET의 게이트 절연막도 파괴시킨다는 것이 본원 발명자의 조사에 의하여 밝혀졌다. 그 결과, 상기와 같은 게이트 보호 수단이 신호입력용 외부단자에 설치됨으로써 외부신호입력용 MISFET가 상기와 같은 이상전압에 대하여 보호되지만, 신호출력용 MISFET가 파괴될 때 MISIC는 실질적으로 동작불능으로 되어버린다.
따라서, 본원 발명의 목적은 신호출력용 MISFET가 이상고전압에 대해서 보호되는 반도체 집적회로장치를 제공하는데 있다.
본원 발명의 다른 목적은 고집적화할 수 있으며, 또 신뢰성을 향상시킬 수 있는 반돛레, 집적회로장치를 제공하는데 있다.
본원 발명의 또 다른 목적은 다음의 설명 및 도면에서 명백할 것이다.
본원 발명에 의한 반도체 집적회로장치에 있어서, 출력전극으로서의 드레인전극 또는 소오스전극이 신호 출력용 외부단자에 접속되는 신호출력용 MISFET는 그 게이트전극이 저항수단을 통해서 구동수단에 접속된다.
상기 신호출력용 외부단자에 이상고전압이 가해졌을 경우에도 상기 신호출력용 MISFET의 게이트 절연막은 상기 저항수단에 의해서 보호된다.
상기한 바와 같은 이상고전압은 의도하지 않은 임의의 외부단자에 바람직스럽지 못하게 가해져 버린다. 따라서, 반도체 집적회로장치가 복수의 신호출력용 외부단자를 가지고 있을 경우, 상기 저항수단은 각각 신호출력용 외부단자에 신호를 공급하기 위한 각각의 신호출력용 MISFET에 대응해서 설치된다.
상기 신호출력용 MISFET는 인버어터회로형식, 노어(NOR) 회로형식 및 낸드(NAND) 회로형식 등의 여러가지 형식이 출력버퍼회로를 구성할 수 있다.
상기한 바와 같은 이상고전압에 의한 게이트 절연막의 파괴는 특히 자기정합기술에 의해서 제조된 실리콘게이트 MISFET와 같이 게이트 전극과 출력전극과의 사이의 기생용량(寄生容量)이 감소되어 있는 신호출력용 MISFET에 있어서 생기기 쉽다. 따라서 본원 발명은 자기정합기술에 의해서 제조된 신호출력용 MISFET를 포함하는 반도체 집적회로장치에 적용함으로써 뛰어난 효과를 발휘한다.
다음에 본원 발명을 실시예에 의거하여 상세하게 설명한다.
제 1 도는 본원 발명이 일실시예의 반도체 집적회로에 있어서 구성되는 출력버퍼회로 DB 및 그 구동회로 DA의 회로도이다.
출력버퍼회로 DB는 N채널 MISFET Q3와 P채널 MISFETQ4로 구성되어 있다. 상기 N채널 MISFETQ3는 그 소오스 및 기체 게이트가 반도체 집적회로장치 IC의 전원수급용의 외부단자 T1에 접속되고 있고, 마찬가지로 상기 P채널 MISFET Q4는 그 소오스 및 기체게게이트가 회로의 기준 전위로 되는 외부단자 T3에 접속되어 있다.
상기 MISFET Q3와 Q4의 드레인은 서로 공통 접속되어서 출력버퍼회로 DB의 출력단자로 되어 있다. 이 출력단자는 도시한 바와 같이 저항 Rout을 통해서, 신호출력용의 외부단자 T2에 접속되어 있다.
상기 MISFET Q3와 Q4의 게이트는 서로 공통 접속되어서 출력버퍼회로 DB의 입력단자로 되어 있다.
구동회로 DA는 N채널 MISFET Q1과 P채널 MISFET Q2로 구성되어 있다.
상기 MISFET Q1및 Q2는 상기 MISFET Q3및 Q4와 마찬가지로 단자 T1및 T3사이에 직렬 접속되어 있다.
상기 구동회로 DA의 출력단자와 출력버퍼회로 DB의 입력단자는 도시한 바와 같이 저항 Rin을 통해서 서로 접속되어 있다.
상기 저항 Rin은 회로의 전언배선등과의 사이에 큰 부유용량(浮遊容量)을 갖지 않도록 그 구성이 고려된다. 이에 반하여, 상기 저항 Rout는 회로의 전원배선등과의 사이에 비교적 큰 부유용량을 갖도록 그 구성에 고려된다.
제 7 도는 상기 제 1 도의 출력버퍼회로 DB를 구성하는 반도체 집적회로장치의 평면도를 나타내고 있다.
제 8도 및 제 9 도는 각기 제 7 도의 A-A' 선 및 B-B'선에 의한 단면도를 나타내고 있다.
제 7 도에는 통상출력용 버퍼회로 DB가 반도체기판(1)에 인접한 측선 SL의 부분에 배설되어 있다.
특히 이것에 한정되지는 않지만 반도체기판(1)은 N형 단결정실리콘으로 구성되어 있으며 N형 단결정실리콘은 두께 약 200μm 및 저항 10Ω으로 하며 표면(100)에 평행으로 배설되어 있는 주표면을 가지고 있다.
반도체기판(1)의 주표면에는 제 7 도에 있어서, 2점쇄선으로 표시한 바와 같은 패턴으로 P형웰영역(3)이 형성되어 있으며, 그 두께는 약 8μm이다. 상기 P형웰영역(3)중, 제 7 도의 2점쇄선으로 표신된 부분(41)은 N형 MISFET형성영역으로서 작용하는데 사용된다.
마찬가지로, 제 7 도에 있어서 2점쇄선으로 표시된 부분(42) 및 (43)은 각기 반도체 저항형성영역 및 P채널 MISFET형성역역으로서 작용하는데 사용된다.
상기 P형웰영역(3) 및 반도체기판(1)의 상기 소자형성영역(41), (42) 및 (43)을 제외한 표면은 예를들면 제 8 도에서 명백한 바와 같이 비교적 큰 두께로 된 산화실리콘으로 이루어진 계면절연막(2') 또는 (2)에 의해서 덮여 있다. 계면절연막(2)은 공지의 가열산화기술로 만들어지며 그 두께는 약 1.2μm이나 이에 한하지는 않는다.
상기 소자형성기역(41)으로 하는 P형웰영역(3)의 표면에는 제 8 도와 같이 N채널출력 MISFET의 소오스 영역으로 하기 위한 N형반도체영역(41a)과 (41c) 및 드레인영역으로 하기 위한 N형 반도체영역(41b)이 형성되어 있으며 상기 영역(41a), (41b) 및 (41c)는 그 두께가 약 1μm이다.
상기 N형 반도체영역(41a), (41b) 및 (41c)의 사이에 상기 p형웰영역(3)의 표면에는 비교적 얇은 두께 약 7000-800Å의 산화실리콘으로 이루어진 게인트 절연막(8)을 통해서 두께 약 3500Å의 N형 다결정실리콘으로 이루어지는 게이트 전극(41d)이 형성되어 있다.
상기 게이트전극(41d)은 제 7 도에서 파선으로 표시되어 있는 바와 같이 소자형성영역(41)의 주위의 두꺼운 계면절연막(2) 상에까지 연장되어 있다.
반도체기판(1)의 표면에는 제 8 도와 같이 산화실리콘으로 이루어진 비교적 두꺼운 약 0.9μm 두께의 절연막(5)이 형성되어 있다. 이와 같이 상기 절연막(5)이 형성되어 있다. 이와 같이 상기 절연막(5)은 다층 배선을 위한 중간층 절연체로서 사용된다. 상기 절연막(5)은 제 7 도에 X표로 표시된 위치에서 반도체영역과 다결정실리콘층이 외부로 노출되도록 개구가 형성되어 있다.
절연막(5)에 형성된 개구를 통해 노출되는 상기 N형 반도체영역(41a) 및 (41c)에는 예를들면 두께 약 1μm의 증발 알루미늄층으로 이루어지는 소오스전극(41e)이 접속되어 있다. 상기 소오스전극(41e)은 제 7 도와 같이 소오스전극(41e)과 동시에 형성되며 두꺼운 계면절연막(2)상에 연장된 전원배선층(63)과 연속으로 되어 있다.
그리고 상기 소오스전극(41e)은 개구 부분(C1)에서 P형웰영역(3)에 접속되어 있다. 그 결과 N채널 MISFET의 기층게이트로서 작용하는 P형웰영역(3)은 전원배선(63)에 유지된다.
상기 N형 반도체영역(41b)에는 마찬가지로 알루미늄층으로 이루어진 드레인전극(41f)이 접속되어 있다. 상기 드레인전극(41f)은 계면절연막(2)상으로 연장되는 출력배선층(64)과 연속으로 되어 있다.
소자형성영역(43)을 형성하는 반도체기판(1)상에는 P채널 추력 MISFET의 소오스영역 및 드레인영역으로 하는 P형 반도체영역(43a)-(43e)이 형성되어 있다. P형 반도체영역(43a)-(43e)중 반도체기판(1)의 표면에는, 두께 약 700-800Å의 비교적 얇은 게이트 산화막을 통해서 두께 약 3500Å의 P형 다결정실리콘으로 되어 있는 게이트 전극(43f)이 형성되어 있다. 게이트 전극(43f)의 패턴은 제 7 도의 파선으로 나타낸 바와 같다. 게이트 전극(43f)은 상기 두꺼운 계면산화막(2)에 연장되어 있다.
P형 반도체영역(43b) 및 (43d), 예를들면 드레인영역은 증발 알루미늄층으로 되어 있는 드레인전극(43g)과 접속된다. 상기 드레인 전극(43g)은 절연막(5)을 통해서 상기 계면산화막(2)에 연장되며 출력배선층(64)과 연속으로 된다.
소오스전극(43h)은 P형 반도체영역(43a), (43c) 및 (43e)예를들면 소오스영역에 접속된다. 이와 같이 접속된 소오스전극(43h)은 절연막(5)을 통해서 계면산화막(2)에 연장되며 증발알루미늄층으로되어 있는 전원 배선층(65)과 연속으로 된다. 소오스전극(43h)은 절연막(5)과 그 하부의 계면산화막(2)에 형성된 개구부분(c2)를 통해 반도체기판(1)에 접속되어 있다. 그 결과 P채널 MISFET의 기판 게이트로서 작용하는 반도체기판(1)은 전위배선층(65)에 유지된다.
N형 다결정실리콘으로 이루어진 상기 게이트 전극(41d)과, P형 다결정실리콘으로 이루어진 상기 게이트 전극(43f)과는 제 7 도 및 제 9 도와 같이 배선층(62)을 통해서 서로 접속되어 있다.
계면산화막(2)은 절연막(5)을 통해서 증발알루미늄층으로 되어 있는 배선층(61)으로 형성된다. 상기 배선층(61)은 구동회로(DA)(제 1 참조)의 출력선으로 사용된다. 제 7 도에 나타낸 실시예에 있어서 배선층(61) 및 (62)는 서로 가깝게 배치되어 있지만 서로 집적 접속되어 있지는 않다.
다음에 기술하는 실시예에 있어서는 배선층(61) 및 (62)를 접속하기 위하여 저항층(44)는 계면산화막(2)에 형성된다. 저항층(44)은 그 한쪽 단자에 배선층(61)이 있으며, 다른쪽 단자에는 배선층(62)이 있다.
IC제조단계의 공정수가 증가되지 않도록 저항층(44)과 게이트 전극(41D)은 동일한 N형 다결정실리콘층으로 이루어지지만 이에 한하지는 않는다.
저하층(44)은 비교적 고저항이 요구된다는 것은 다음의 설명에서 명백하다. 이 조건을 충족시키기 위하여 저항층(44)은 제 7 도와 같이 겹침패턴으로서 유효길이를 증가시키도록 되어 있다.
예를들면 N형 다결정실리콘층을 약 600Ω/?의 시이트저항으로 한 경우 저항층(44)은 폭이 약 4μm의 유효길이로 하여 약 300μm으로 된다. 이 경우 저항층(44)은 약 4.5kΩ이 된다. 상기 저항중(44)은 겹침패턴을 요하지는 않는다. 이 경우 저항재로 사용되는 다결정실리콘층의 부분은 비교적 낮은 농도의 전도결정형 순도를 가지며, 출력배선층(61)의 단자부분은 배선층과 충분히 격리되어 형성할 수 있다.
저항층(44)과 반도체기판(1) 사이에 형성되는 기생용량은 작은 값을 요한다. 그러므로 저항층(44)은 상기에 기술한 바와 같이 반도체기판(1)상에 두꺼운 계면산화막(2)을 통해서 형성된다.
제 7 도에서 출력버퍼회로의 출력배선층(64)은 반도체기판(1)과 PN접합을 형성하는 P형 실리콘영역으로 이루어지는 반도체 저항영역(42a)의 하나의 단자에 접속된다. 반도체 저항영역(42a)은 예를들면 약 200Ω의 비교적 낮은 저항으로 이루어진다. 반도체 저항영역(42a)의 다른쪽 단자에는 본딩패드(66)에 연속하는 증발 알루미늄층으로 되어 있는 배선층이 접속된다.
상기 반도체구조는 공지의 제조기술에 의하여 얻을 수 있다.
N채널 출력 MISFET를 구성하는 반도체영역(41a)-(41c)은 불순물을 도입하기 위한 마스크로서 게이트 전극(41d)을 사용하는 공지의 자기정합기술에 의하여 형성된다. 보다 상세하게는 P형웰영역(3), 계면산화막(2) 및 게이트산화막(8)이 공지의 방법에 의하여 형성된 후에 예를들면 다결정실리콘층이 CVD(즉, 화학중착)방벙과 같은 방법에 의하여 반도체기판(1)의 주변에 형성된다. 그 다음에, 다결정실리콘층은 층(41d),(43f) 및 (44)등이 그대로 남아 있도록 선택적으로 식각된다. 실리콘산화막은 CVD 방법에 의하여 반도체기판(1)의 주면에 형성된다. 실리콘산화막은 선택적 식각방법에 의하여 영역(41)을 형성하는 소자 및 다결정실리콘층(41d) 및 (44)으로부터 제거된다.
다결정실리콘층(41d)에 의하여 피목되지 않은 영역(41)을 형성하는 소자의 부분은 외측으로 노출된다. 그 다음에, 다결정실리콘층(41d) 및 (44)와 영역(41)을 형성하는 소자는 불순물 확산방법과 같은 방법에 의하여 N형 불순물로 도우핑된다. 그 결과 N형 반도체영역(41a)-(41c)은 영역(41)을 형성하는 소자에 형성된다.
N형 반도체영역(41a)-(41c)과 게이트 전극(41d) 사이의 오우버랩이 자기정합기술에 의하여 감소되기 때문에 단지 비교적 낮은 기생용량이 N형 반도체영역(41a)-(41c)과 게이트 전극(41d) 사이에 확립된다.
마찬가지로, P채널 출력 MISFET를 구성하는 반도체영역(43e)-(43e)은 게이트 전극(43f)과 정합된다. 예를들면 다결정실리콘층(41d) 및 (44)와 영역(41)을 형성하는 소자가 실리콘산화막으로 피복되는 상태하에서, 다결정실리콘층(43f)과 영역(43)을 형성하는 소자는 붕소와 같은 P형 불순물로 도우핑된다. 이와 동시에, 영역(42)을 형성하는 소자는 P형 불순물로 도우핑된다. 그러므로, 단지 유사하게 낮은 기생용량 P채널 MISFET의 반도체영역(43a)-(43e)과 게이트 전극(43f) 사이에 확립된다.
특히, 이에 한정되어지는 않지만, 반도체기판은 리이드프레임의 태브부분(도시되지 않음)에 부착되며, 본딩드 및 리이드프레임의 리이드 부분은 공지의 배선본딩기술에 의해서 서로 접속된다. 그리고 반도체 기판 및 리이드프레임은 수지 등으로 밀폐하여 소망하는 장치가 완성된다.
본원 시예의 회로 및 구조에 의하여 게이트 절연막이 파괴되는 것을 방지할 수 있는 이유는 본원 발명자에 의하여 행하여진 출력 MISFET의 파괴현상의 조사에 관한 하기 설명으로부터 이해할 수 있을 것이다.
절연파괴는 P 및 N채널 출력 MISFET양쪽 모두에 있어서 일어날 수 있는 것이다. 그러나, 이해를 용이하게 하기 위해서 다음에 출력 MISFET의 하나만을 설명한다. 제 2 도에 있어서는 주로 P채널 출력 MISFET의 절연파괴현상을 설명하기 위한 등가회로를 나타내고 있다. 그리고 다음에 있어서 설명을 생락하는 회로부분은 제 2 도내의 점선에 의해 표시되어 있다.
제 2 도에 있어서, 콘덴서 C1는 본딩패드(66)등 외부단자 T와 접지전위의 단자 T3사이에 존재하는 기생용량으로 이루어진다. 콘덴서 Cout는 MISFET Q3및 Q4의 공동 연속된 드레인과 저항 Rout를 접속하는 출력선에 개재하는 배선용량으로 이루어진다.
콘덴서 Cds는 MISFET Q4의 드레인 및 소오스 사이에 개재하는 기생용량으로 이루어지며 주로 MISFET Q3및 Q4의 드레인과 반도체기판과의 사이의 PN접합용량에 의해 구성되어 있다. 콘덴서 Cgd는 MISFET Q4의 게이트와 드레인 사이의 기생용량, 바꾸어 말하면 게이트와 드레인 사이의 오우버랩 용량으로 이루어 진다. 콘덴서 Cgs는 기생용량, 즉 MISFET Q4의 게이트와 소오스 사이의 오우버랩 용량에 의해 구성되어 있다. 그리고, 콘덴서 Cin은 구동회로 DA출력용량이며, 주로 MISFET Q1및 Q2의 드레인과 기판과의 사이의 접합용량에 의해서 구성되어 있다. 그리고, 다이우드 D는 드레인과 기판 사이에 있어서의 PN접합에 의해서 구성되는 다이오우드이다.
이 등가회로에 있어서, 콘덴서 Cout및 Cds는 서로 별렬로 접속되어 있다. 또한 직렬접속된 콘덴서 Cgd및 Cgs는 상기 병렬콘덴서 Cout및 Cds에 병렬로 접속되어 있다.
상기 저항 Rout상기 콘덴서 Cout및 Cds와 함께 집적회로를 구성하고 있다.
상기 출력 MISFET Q4의 드레인 및 게이트 사이의 용량 Cgd과 게이트 및 소오스 사이의 용량 Cgs는 상기 출력 MISFET Q4의 드레인에 가해지는 전압을 압력전압으로서 입력하는 전압에 대해서 용량 분압회로를 구성하고 있다.
특히 이에 한정되지는 않지만 출력 MISFET Q4는 그 게이트 절연막이 예를들면 약 700-800Å 두께로 되어 있음으로써 약 80V의 게이트파괴내압을 갖는 구성으로 된다.
자기정합기술에 의해서 만들어진 출력 MISFET의 오우버랩 MIS용량으로서의 콘덴서 Cgd및 Cgd의 용량치는 매우 작다. 예를들면 그 용량은 채널길이가 6μm, 채널폭이 50μm정도의 MISFET에서는 약 0.01pF 정도이다.
이와 같은 IC에 있어서, 실질적으로 구성되는 콘덴서 Cds의 용량은 예를들면 1-2pF정도이며, 콘덴서 Cout및 Ct의용량은 0.2pF 정도이다.
상기 출력 MISFET의 콘덴서 Cgd및 Cgs의 용량에 비해서 콘덴서 Cin은 통상 구동회로 DA를 구성하는 MISFET가 상기 출력 MISFET에 비해서 현저하게 소형화되는도 불구하고, PN 접합용량으로 주로 구성되기 때문에 콘덴서 Cin의 용량은 0.5-1pF만큼 현저하게 커져 버린다.
마찰전기 등의 이상고전압을 발생하는 전압원은 스위치 SW를 통해서 직류전원 E에서 충전되는 콘덴서 Ce에 의해서 모의적으로 결정할 수 있다. 특히 이에 한정되지는 않지만, 상기 콘덴서 Ce의 용량치는 수십내지 수백 pF, 예를들면 200pF로 되며, 상기 직류전원 E의 출력전압은 수백 V, 예를들면 250V로 된다.
외부단자 T2에 이상고전압이 가해지기 이전의 초기상태에서는 상기 MISFET Q4의 게이트, 드레인 및 소오스 예를들면 상호간에 등전위로 되어 있다.
외부단자 T2에 이상고전압이 가해짐으로써 상기 출력 MISFET Q4의 드레인이 고전압으로 되면, 상기 용량분압에 의해 상기 출력 MISFET Q4의 드레인 및 게이트 사이에 전압이 나타난다.
이 실시예에서 저항 Rin을 제거했을 경우, 콘덴서 Cin과 Cgs가 실질적으로 서로 병렬 접속되게 된다. 상기한 바와 같이, 콘덴서 Cin이 큰 용량치를 갖고 있으므로 콘덴서Cin과 Cgs와의 합성용량은 콘덴서 Cgd보다도 훨씬 크다. 그 결과 저항 Rin을 제거했을 경우, MISFET Q4의 게이트 및 드레인 사이에는 상기 드레인전압과 거의 같은 전압이 가해지게 된다. 그 결과 드레인에 가해지는 이상전압으로 인하여 MISFET Q4의 게이트절연막이 파괴되어 버리게 된다.
이와 반대로 본원 실시예의 회로에 나타낸 바와 같이, 저항 Rin을 설치했을 경우에는 이상고전압이 가해지고 있는 동안 콘덴서 Cgs와 콘덴서Cin을 실질적으로 분리시킬 수 있기 때문에 용량분압률이 증가 될 수 있다.
그 결과 MISFET Q4가 이상전압 VD에 의하여 공급된 드레인을 가질 때에는, 그 게이트전압은 콘덴서 Cin의 존재에도 불구하고 콘덴서 Cgs의 용량비와 전압 VD에 의하여 결정되는 값까지 상승될 수 있다. 콘덴서 Cgd및 Cgd는 거의 서로 동등한 용량을 취한다. 그 결과 MISFET Q4의 게이트 및 드레인 사이에 가해지는 전압은 전압 VD의 거의 1/2의 값까지 저하될 수 있다. 그러므로, MISFET Q4의 파괴내압은 저항 Rin이 설치되지 않을 경우의 2배의 값까지 상승될 수 있다. 즉, 게이트 절연막은 드레인전압 Vd가 게이트 및 드레인 사이의 내압의 2배의 값을 초과하기 전에는 파괴되지 않는다.
특히 이에 한정되지는 저항 Rin및 콘덴서 Cin에 의하여 결정되는 시정수(時定數)는 저항 Rout, 콘덴서 Cds및 Cout등에 의하여 결정되는 MISFET Q4의 드레인전압의 상승 시정수에 비하여, 비교적 높은 값으로 설정된다.
제 3 도는 이상전압이 단자 T2에 가해질 때에 드레인전압 VD및 게이트 전압 VG의 과도응답특성의 일례를 나타낸다. 제 3 도로부터 분면한 바와 같이, 드레인전압 VD는 저항 Rout, 콘덴서 Cds및 Cout등에 의하여 결정되는 시정수에 의하여 상승되며 한편 게이트 전압 VG는 1/2구배로 상승된다.
그리고, MISFET Q4의 드레인과 기판사이의 PN접합으로 형성되는 다이오두드 D의 파괴에 의해 드레인 접압 VD는 제 3 도에서 점선의 곡선으로 표시하는 바와 같이 저하되는 것이다. 다이오두으 D는 기판으로 구성되는 일련의 저항(도시되지 않음)을 포함한다. 그 결과 다이오우드 D는 약 50V의 파괴전압 VZ를 갖지만 드레인전압 VD는 파과전압 VZ를 초과해서 올라간다.
저항 Rin을 설치하지 않을 경우에는 게이트전압 VG는 대략 0V에 유지된 채이므로, MISFET Q4는 오프한 채이며, 아이오두드 D의 파괴만에 의해서 드레인전압 VD는 저하되지만, 이 실시예의 회로와 같이 저항 Rin을 설치했을 경우에는 게이트전압 VG를 대략 드레인전압 VD의 1/2로 할 수 있기 때문에 MISFET Q4를 온시켜서 드레인전압 VD의 방전을 빠르게 할 수 있다.
따라서 드레인전압 VD의 상승을 억제할 수 있기 때문에 더 한층의 내압의 향상을 도모할 수 있다.
제 4 도는 MISFET의 크기와 시뮬레이션으로 구한 저항 Rin사이의 관계를 나타내는 곡선의 특성도이다.
제 4 도에 있어서 가로축은 출력 MISFET의 채널폭 W를 나타내며 단위는 μm이고, 세로축은 250V의 정전파괴강도를 얻기 위한 저항 Rin의 저항치를 나타내며, 단위는 KΩ이다.
출력 MISFET는 80V의 게이트파괴강도를 갖도록 하며 소정의 채널 길이는 6μm이다. 출력 MISFET에 사용되는 콘덴서 Cgd및 Cgs의 용량은 채널폭 W에 비례하며 예를들면 콘덴서 Cgd및 Cgs의 용량은 채널폭 50μm에 대하여 약 0.013pF이다.
제 4 도에서 이해 할 수 있는 바와 같이 채널폭 W의 증대와 동시에 콘덴서 Cgd및 Cgs의 용량지가 증대하며, 콘덴서 Cin에 대한 상대적인 용량치가 증대하기 때문에, 저항 Rin에 대한 상대적인 용량치가 증대하기 때문에, 저항 Rin의 저항치가 작아도 된다.
그리고, 이 시뮬레이션에 있어서, 저항 Rout의 저항치는 200Ω로 했을 경우이며, 다른 콘덴서는 상술한 바와 같다. 또, 이상의 설명은 정(正)의 전압에 의해 정전파괴가 생기는 N채널 MISFET Q3에 대해서도 마찬가지이다.
이 실시예 회로에 있어서는 정전파괴방지를 위해서 출력 MISFET의 게이트에 저항을 설치하는 것이므로, 출력전류용량을 희생하는 일이 없으므로 집적도를 저하시키는 일도 없다.
그리고, 상기 저항 Rin은 그 저항치를 2-6KΩ 정도로 하는 것이므로, 상기한 바와 같이 도전성 폴리실리콘층으로 구성한다. 저항 Rin은 이상전압에 대하여 게이트전압 VG를 적절하게 상승시키므로 상기에서 명백한 바와 같이 반도체기판에 가능한 한 기생용량을 작게 한다. 그러므로 저항 Rin은 제 7 도와 같이 계면산화막 위에 형성된다.
한편, 게이트 절연막이 파괴되지 않도록 방지하는 보조저긴 보호수단으로서 저항 Rout은 반드시 필요한 것은 아니지만 상당한 효과가 있다. 저항 Rout은 기생용량과 함께 자체의 저항을 갖는 집적회로로 구성되며 이것은 그 자체와 반도체기판 사이에 형성되므로 출력 MISFET의 드레인 가해지는 이상고전압의 급격한 피크를 만족할 만큼 저하시킨다. 저항 Rin은 저항 Rout에 의한 효과를 보호하는데 충분히 작용하도록 배설된다. 이 경우에는 다음과 같은 문제가 발생한다. 특히 이 경우에는 저항 Rout은 수백 Ω-수천Ω의 비교적 높은 저항치를 요한다. 이러한 높은 저항치를 갖는 저항 Rout은 출력버퍼회로의 출력전류를 과도하게 제한다. 출력버퍼회로를 구성하는 출력 MISFET의 크기가 현저하게 커지면, 저항 Rout의 저항치는 따라서 낮아지므로 원하는 출력전류를 얻을 수 있다. 그러나 이 경우에 출력 버퍼회로의 크기는 비정상적으로 크게된다.
이 문제는 저항 Rin을 게이트 절연막을 보호하게끔 사용하도록 구성함으로써 해결할 수 있다.
상기한 바와 같이 저항 Rout은 한편으로 비교적 낮은 저항치가 요구되고 다른 한편으로는 비교적 높은 기생용량이 요구되며 집적작용을 충분히 할 수 있다.
그러므로 저항 Rout은 제 7 도와 같이 그 잣와 반도체기판 사이에 PN접합을 형성하는 반도체저항층으로 구성된다.
본원 발명은 상기 실시예에 한정되지 않으며, 출력버퍼회로의 회로형식으로서는 제 5 도에 나타낸 바와 같이 데플레션(depletion)형 MISFET Q5로 구성된 부하수단과, 인핸스멘트(enhancement)형 MISFET Q6로 구성된 출력 MISFET에 의한 인버어터회로라도 좋다. 그리고 부하수단으로서는 데플레션형 MISFET를 인핸스멘트형 MISFET를 바꾸어 놓은 것, 도는 모놀리식(monolithic) IC내의 부하수단을 생략한 구성의 오우픈 드레인 출력회로라도 좋다.
또한 제 6 도에 나타낸 바와 같이 인버어터회로 IN을 설치한 인버어티드 푸쉬-풀(pust-pull)출력회로에 있어서는 출력 MISFET Q7의 소오스와 출력 MISFET Q8의 드레인이 서롤 공통접속되어서 외부단자 T에 접속되는 것이다. 이 실시예에서는 MISFET Q7및 Q8의 게이트에 각기 저항 Rin' 및 Rin을 설치 하는 것.
그리고 출력버퍼회로는 인버어터에 한정되지 않으며, 노어(NOR), 낸드(NAND)등 모든 게이트회로 또는 오우픈 드레인형식의 MISFET의 하나에 의해서 구성되어도 좋다.

Claims (1)

  1. 반도체기판(1)과, 상기 반도체기판의 외부로 출력신호를 송출하기 위해 상기 반도체기판에 형성된 외부단자(T2)와, 입력되는 구동신호를 받아서 상기 출력신호를 상기 외부단자에 송출하기 위한 소오스전극(41e), 상기 외부단자에 결합된 드레인 전극(41f), 게이트 전극, 상기 반도체기판과 상기 게이트 전극 사이에 형성된 게이트 절연막을 가진 상기 반도체기판에 형성된 절연게이트 전계효과트랜지스터(41)로 이루어지는 출력회로(DB)와, 상기 반도체기판에 형성되어, 상기 출력회로의 절연게이트 전계효과트랜지스터의 게이트 전극에 구동신호를 공급하는 구동회로 (DA)와, 상기 출력회로의 절연게이트 전계효과트랜지스터의 게이트절연막의 파괴를 방지하면서, PN접합이 형성되지 않도록 상기 반도체기판의 절연막상에 형성되어, 상기 구동회로의 출력단자에 그 한쪽의 끝부분이 결합된 저항수단(44)과, 상기 저항수단의 단른쪽 끝부분을 상기 출력회로의 절연게이트 전계효과트랜지스터의 게이트전극에 연결하여 주며, PN접합이 형성되지 않도록 상기 반도체기판의 절연막상에 형성된 배선수단(62)을 포함하는 반도체 집적회로장치.
KR1019810002800A 1980-08-20 1981-08-01 반도체집적회로장치 KR880001592B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP80-113,518 1980-08-20
JP11351880A JPS5737876A (en) 1980-08-20 1980-08-20 Semiconductor integrated circuit apparatus
JP80-113518 1980-08-20

Publications (2)

Publication Number Publication Date
KR830006822A KR830006822A (ko) 1983-10-06
KR880001592B1 true KR880001592B1 (ko) 1988-08-24

Family

ID=14614368

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019810002800A KR880001592B1 (ko) 1980-08-20 1981-08-01 반도체집적회로장치

Country Status (8)

Country Link
US (1) US4514646A (ko)
JP (1) JPS5737876A (ko)
KR (1) KR880001592B1 (ko)
DE (1) DE3131322A1 (ko)
GB (1) GB2089611B (ko)
HK (1) HK54486A (ko)
IN (1) IN154168B (ko)
MY (1) MY8600736A (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6027145A (ja) * 1983-07-25 1985-02-12 Hitachi Ltd 半導体集積回路装置
NL8302963A (nl) * 1983-08-24 1985-03-18 Cordis Europ Inrichting voor het selectief meten van ionen in een vloeistof.
DE3480430D1 (en) * 1983-08-24 1989-12-14 Cordis Europ Apparatus for selectively measuring ions in a liquid
JPS6066049U (ja) * 1983-10-12 1985-05-10 日本電気株式会社 Ｃ−ｍｏｓ型電界効果トランジスタ
JPS6115198A (ja) * 1984-06-30 1986-01-23 ヤマハ株式会社 情報入力装置
US4692781B2 (en) * 1984-06-06 1998-01-20 Texas Instruments Inc Semiconductor device with electrostatic discharge protection
US4760292A (en) * 1986-10-29 1988-07-26 Eta Systems, Inc. Temperature compensated output buffer
DE3703838A1 (de) * 1987-02-07 1988-08-25 Hanning Elektro Werke Ansteuerverfahren zum schutz von mos-leistungstransistoren an induktiven lasten
FR2636481B1 (fr) * 1988-09-14 1990-11-30 Sgs Thomson Microelectronics Diode active integrable
US4990802A (en) * 1988-11-22 1991-02-05 At&T Bell Laboratories ESD protection for output buffers
US5041741A (en) * 1990-09-14 1991-08-20 Ncr Corporation Transient immune input buffer
JP2517177B2 (ja) * 1991-02-13 1996-07-24 松下電器産業株式会社 音響発生装置
GB9414261D0 (en) * 1994-07-14 1994-08-31 Motorola Gmbh MOS N-channel transistor protection
US5833824A (en) * 1996-11-15 1998-11-10 Rosemount Analytical Inc. Dorsal substrate guarded ISFET sensor
JPH11136111A (ja) * 1997-10-30 1999-05-21 Sony Corp 高周波回路
US6765774B2 (en) * 2001-12-28 2004-07-20 Iwatt, Inc. High impedance insertion system for blocking EMI

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1170705A (en) * 1967-02-27 1969-11-12 Hitachi Ltd An Insulated Gate Type Field Effect Semiconductor Device having a Breakdown Preventing Circuit Device and a method of manufacturing the same
US3673428A (en) * 1970-09-18 1972-06-27 Rca Corp Input transient protection for complementary insulated gate field effect transistor integrated circuit device
US3746946A (en) * 1972-10-02 1973-07-17 Motorola Inc Insulated gate field-effect transistor input protection circuit
DE2348432C3 (de) * 1973-09-26 1980-01-24 Siemens Ag, 1000 Berlin Und 8000 Muenchen Elektronischer MOS-FET-Baustein mit mehreren Signalempfangsanschlüssen
JPS5422862B2 (ko) * 1974-11-22 1979-08-09
JPS5189392A (ko) * 1975-02-03 1976-08-05
US4160923A (en) * 1975-02-05 1979-07-10 Sharp Kabushiki Kaisha Touch sensitive electronic switching circuit for electronic wristwatches
JPS51111042A (en) * 1975-03-26 1976-10-01 Hitachi Ltd Gate circuit
US4209713A (en) * 1975-07-18 1980-06-24 Tokyo Shibaura Electric Co., Ltd. Semiconductor integrated circuit device in which difficulties caused by parasitic transistors are eliminated
GB1558502A (en) * 1975-07-18 1980-01-03 Tokyo Shibaura Electric Co Semiconductor integrated circuit device
DE2539890B2 (de) * 1975-09-08 1978-06-01 Siemens Ag, 1000 Berlin Und 8000 Muenchen Schaltungsanordnung zum Schutz von Eingängen integrierter MOS-Schaltkreise
JPS5299786A (en) * 1976-02-18 1977-08-22 Agency Of Ind Science & Technol Mos integrated circuit
NL176322C (nl) * 1976-02-24 1985-03-18 Philips Nv Halfgeleiderinrichting met beveiligingsschakeling.
US4066918A (en) * 1976-09-30 1978-01-03 Rca Corporation Protection circuitry for insulated-gate field-effect transistor (IGFET) circuits
JPS5369589A (en) * 1976-12-03 1978-06-21 Mitsubishi Electric Corp Insulating gate type field effect transistor with protective device
JPS5376679A (en) * 1976-12-17 1978-07-07 Nec Corp Semiconductor device
JPS5910587B2 (ja) * 1977-08-10 1984-03-09 株式会社日立製作所 半導体装置の保護装置
JPS5529108A (en) * 1978-08-23 1980-03-01 Hitachi Ltd Semiconductor resistance element

Also Published As

Publication number Publication date
IN154168B (ko) 1984-09-29
US4514646A (en) 1985-04-30
GB2089611A (en) 1982-06-23
JPS641067B2 (ko) 1989-01-10
MY8600736A (en) 1986-12-31
HK54486A (en) 1986-08-01
KR830006822A (ko) 1983-10-06
JPS5737876A (en) 1982-03-02
GB2089611B (en) 1984-08-01
DE3131322A1 (de) 1982-04-22

Similar Documents

Publication Publication Date Title
KR880001592B1 (ko) 반도체집적회로장치
US5682047A (en) Input-output (I/O) structure with capacitively triggered thyristor for electrostatic discharge (ESD) protection
JPH0558583B2 (ko)
US4609931A (en) Input protection MOS semiconductor device with zener breakdown mechanism
KR100311578B1 (ko) 반도체장치
US5087955A (en) Input-output circuit of reduced device area for semicustom semiconductor integrated circuit
JPH0685182A (ja) 半導体集積回路装置
KR910003834B1 (ko) Mos트랜지스터회로
US6784497B2 (en) Semiconductor device
US4819046A (en) Integrated circuit with improved protective device
JPH0897362A (ja) 半導体集積回路の電源保護回路
US4969020A (en) Semiconductor device
EP0892436B1 (en) Electrostatic protection structure for MOS circuits
KR900004726B1 (ko) 대규모 집적회로용 보호회로
KR100259796B1 (ko) 반도체 집적 회로장치
KR100325497B1 (ko) 유전체분리형반도체장치
US4845536A (en) Transistor structure
US5698886A (en) Protection circuit against electrostatic discharges
EP0202646B1 (en) Input protection device
KR100309883B1 (ko) 반도체장치,정전방전보호소자및절연파괴방지방법
EP0353414A2 (en) Semiconductor device comprising conductive layers
EP0104754A1 (en) Metal insulator semiconductor device with source region connected to a reference voltage
JP2650276B2 (ja) 半導体集積回路装置
KR100283972B1 (ko) 반도체 집적 회로
JPH10294383A (ja) 入力保護ダイオード