KR870008416A - Vlsi의 인터레벨 접속방법 및 그 구조체 - Google Patents

Vlsi의 인터레벨 접속방법 및 그 구조체 Download PDF

Info

Publication number
KR870008416A
KR870008416A KR870001698A KR870001698A KR870008416A KR 870008416 A KR870008416 A KR 870008416A KR 870001698 A KR870001698 A KR 870001698A KR 870001698 A KR870001698 A KR 870001698A KR 870008416 A KR870008416 A KR 870008416A
Authority
KR
South Korea
Prior art keywords
opening
insulating layer
conductive layer
intermediate metal
metal
Prior art date
Application number
KR870001698A
Other languages
English (en)
Inventor
마리어스 브라운 데일
고로위츠 버나드
조셉 사이머 리처드
Original Assignee
아더 엠. 킹
제너럴 일렉트릭 컴패니
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아더 엠. 킹, 제너럴 일렉트릭 컴패니 filed Critical 아더 엠. 킹
Publication of KR870008416A publication Critical patent/KR870008416A/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01RELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R43/00Apparatus or processes specially adapted for manufacturing, assembling, maintaining, or repairing of line connectors or current collectors or for joining electric conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684Smoothing; Planarisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material

Abstract

내용 없음

Description

VLSI의 인터레벨 접속방법 및 그 구조체
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 전도 재료의 아래에 놓인 부분을 노출시키기 위하여 절연층내에 개구를 형성한 결과를 예시한 횡단 측면도.
제 2 도는 본 발명의 한 실시예에 따른 중간 금속의 부착 공정을 예시한 횡단 측면도.
제 3 도는 부착된 중간 금속층 위에 평면화 레지스트 재료를 인가하는 공정을 예시한 횡단 측면도.

Claims (20)

  1. 집적회로 기판상의 절연층 (15) 아래에 놓인 전도층(10)에 대한 전기 접속부를 형성하는 방법에 있어서,
    상기 전도층(10)의 아래에 놓인 부분을 개구(20)를 통해 노출시키도록 상기 절연층(15) 내에 개구(20)를 형성하는 단계와,
    중간금속(25)이 상기 개구(20)를 채우고 상기 절연층(15)의 적어도 일부위로 연장되도록 중간금속(25)을 부착하는 단계와,
    상기 기판위에 평면화. 레지스트(30)를 인가하여 흐르게하는 단계와,
    상기 개구(20)에 상기 아래에 놓인 전도층(10)과 전기적 접촉되는 금속플러그(25a,b,c)가 제공되게끔 상기 레지스트(30) 및 상기 중간금속(25)을 상기 절연층(15) 아래까지 평면화 식각하는 단계로 이루어진 것을 특징으로 하는 전기 접속부 형성방법.
  2. 제 1 항에 있어서,
    상기 개구(20)위에 전도층(10)을 중간금속(25)과 접촉되게 하는 단계를 아울러 포함하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    상기 중간금속(25)이 몰리브덴 및 텅스텐으로 구성된 그룹으로부터 선택된 재료로 이루어지는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서,
    상기 중간금속(25)이 스퍼터링에 의해 부착되는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서,
    상기 중간금속(25)에 증발에 의해 부착되는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서,
    상기 중간금속(25)이 화학적 증착에 의해 부착되는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서,
    상기 화학적 증착이 선택적인 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서,
    상기 부착된 중간금속(25)이 상기 개구(20)의 근처에 있는 상기 절연층(15)의 일부 너머로만 연장하는 것을 특징으로 하는 방법.
  9. 제 6 항에 있어서,
    상기 화학적 증착이 비 선택적인 것을 특징으로 하는 방법.
  10. 제 1 항에 있어서,
    상기 레지스트(30)가 아조키노네노블락 형태의 포토 레지스트, 폴리메틸메타크릴레이트 및 폴리이미드로 구성된 그룹으로부터 선택된 재료로 이루어진 것을 특징으로 하는 방법.
  11. 제 1 항에 있어서,
    상기 레지스트(30) 및 상기 중간금속(25)이 동일한 비율로 식각되는 것을 특징으로 하는 방법.
  12. 제 1 항에 있어서,
    상기 식각이 플라즈마 식각인 것을 특징으로 하는 방법.
  13. 제 1 항에 있어서,
    상기 식각이 이온 반응 식각인 것을 특징으로 하는 방법.
  14. 집적회로 기판상의 절연층(15) 아래에 놓인 전도층(10)에 대한 전기 접속부를 형성하는 방법에 있어서,
    상기 전도층(10)의 아래에 놓인 부분을 노출시키기 위하여 상기 절연층(15)내에 개구 (20)를 형성하는 단계와,
    중간금속(25)이 상기 개구(20)를 채우고 상기 개구(20)너머에 있는 상기 절연층(15)의 적어도 일부위로 연장되도록 중간금속(25)을 비선택적인 화학적 증착에 의해 부착하는 단계와,
    상기 개구(20)에 상기 아래에 놓인 전도층(10)과 전기적 접촉되는 금속플러그(25a,b,c)가 제공되게끔 상기 중간금속(25)을 상기 절연층(10) 아래까지 평면화 식각하는 단계로 이루어진 것을 특징으로 하는 전기 접속부 형성 방법.
  15. 집적회로 기판상의 절연층(15) 아래에 놓인 전도층(10)에 대한 전기 접속부를 형성하는 방법에 있어서,
    개구(20)를 통해 상기 절연층(20)의 아래에 놓인 부분을 노출시키기 위하여 상기 절연층(15)내에 개구(20)를 형성하는 단계와,
    상기 개구(20) 너머로 연장되지 않고 상기 개구(20)를 채우기 위하여 중간 레벨금속(25)이 상기 개구(20)를 채우게끔 중간금속(25)를 선택적인 화학적 증착에 의해 부착하는 단계로 이루어진 것을 특징으로 하는 전기 접속부 형성 방법.
  16. 집적회로의 인터레벨 접속용 접촉 구조체에 있어서,
    제 1 전도층과,
    상기 제 1 전도층(10) 너머로 연장되며 상기 제 1 전도층(10)을 노출시키기 위한 개구(20)를 가진 절연층(15)과,
    상기 개구(20)내에 놓인 금속 플러그(25a,b,c)와, 상기 절연층(15)위에 놓여 상기 금속 플러그(25a,b,c)와 접촉되는 제 2 전도층(35)으로 이루는 것을 특징으로 하는 접촉구조체.
  17. 제 16 항에 있어서,
    평면 방위된 적어도 하나의 상기 개수(20)의 칫수가 약 2 미크론 이하인 것을 특징으로 하는 구조체.
  18. 제 17 항에 있어서,
    상기 개구(20)의 벽이 수직인 것을 특징으로 하는 구조체.
  19. 제 16 항에 있어서,
    상기 금속 플러그(25a,b,c)가 몰리브덴 및 텅스텐으로 구성된 그룹으로부터 선택된 재료로 이루어진 것을 특징으로 하는 구조체.
  20. 제 16 항에 있어서,
    상기 제 2 전도층(35)가 알루미늄 및 알루미늄 합금으로 구성된 그룹으로부터 선택된 재료로 이루어진 것을 특징으로 하는 구조체.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR870001698A 1986-02-28 1987-02-27 Vlsi의 인터레벨 접속방법 및 그 구조체 KR870008416A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US83502586A 1986-02-28 1986-02-28
US835,025 1986-02-28

Publications (1)

Publication Number Publication Date
KR870008416A true KR870008416A (ko) 1987-09-26

Family

ID=25268388

Family Applications (1)

Application Number Title Priority Date Filing Date
KR870001698A KR870008416A (ko) 1986-02-28 1987-02-27 Vlsi의 인터레벨 접속방법 및 그 구조체

Country Status (3)

Country Link
EP (1) EP0234407A1 (ko)
JP (1) JPS62229959A (ko)
KR (1) KR870008416A (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3788485T2 (de) * 1986-09-30 1994-06-09 Philips Nv Verfahren zur Herstellung einer Planarleiterbahn durch isotropes Abscheiden von leitendem Werkstoff.
JPH01108746A (ja) * 1987-10-21 1989-04-26 Toshiba Corp 半導体装置の製造方法
GB2212979A (en) * 1987-12-02 1989-08-02 Philips Nv Fabricating electrical connections,particularly in integrated circuit manufacture
US4980018A (en) * 1989-11-14 1990-12-25 Intel Corporation Plasma etching process for refractory metal vias
US6355553B1 (en) 1992-07-21 2002-03-12 Sony Corporation Method of forming a metal plug in a contact hole
JPH07130852A (ja) * 1993-11-02 1995-05-19 Sony Corp 金属配線材料の形成方法
KR100221656B1 (ko) * 1996-10-23 1999-09-15 구본준 배선 형성 방법
KR100226742B1 (ko) * 1996-12-24 1999-10-15 구본준 반도체 소자의 금속배선 형성 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57157545A (en) * 1981-03-25 1982-09-29 Toshiba Corp Manufacture of semiconductor device
JPS5982746A (ja) * 1982-11-04 1984-05-12 Toshiba Corp 半導体装置の電極配線方法
JPS59227118A (ja) * 1983-06-08 1984-12-20 Matsushita Electronics Corp 半導体装置の製造方法
JPS60138940A (ja) * 1983-12-27 1985-07-23 Toshiba Corp 半導体装置の製造方法
JPS6197826A (ja) * 1984-10-18 1986-05-16 Matsushita Electronics Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JPS62229959A (ja) 1987-10-08
EP0234407A1 (en) 1987-09-02

Similar Documents

Publication Publication Date Title
US6144095A (en) Metallization layer
KR920015465A (ko) 집적 회로용 국부 상호접속부
KR950030242A (ko) 반도체장치와 그 제조방법
KR920018921A (ko) 접점 포위부 폭이 0인 집적회로 금속피복과 그 제조방법
KR850008044A (ko) 반도체 디바이스 제조공정
KR910002010A (ko) 반도체 디바이스 제조 방법
KR960029803A (ko) 프로브시트 및 그 제조방법
KR880013239A (ko) 반도체소자의 접속구멍형성 방법
KR930003260A (ko) 반도체 장치 및 그 제조 방법
KR860003673A (ko) 반도체장치 제조방법
KR870008416A (ko) Vlsi의 인터레벨 접속방법 및 그 구조체
KR940010197A (ko) 반도체 장치의 제조방법
KR970064329A (ko) 회로 기판 및 그 형성 방법
US6753254B2 (en) Method for forming a metallization layer
EP0239833A2 (en) Integrated circuit device with an improved interconnection line
KR910001947A (ko) 반도체 디바이스 제조 방법
KR870004519A (ko) 집적 반도체 회로
CA1216964A (en) Method for manufacturing an integrated semiconductor circuit having multi-layer aluminum or aluminum alloy wiring
US6034435A (en) Metal contact structure in semiconductor device
KR970017961A (ko) 반도체 집적회로장치 및 그의 제조방법
KR960015794A (ko) 반도체소자 제조방법
JPH04188753A (ja) 多層配線半導体装置
KR870011687A (ko) 반도체 집적회로의 제조공정에서 절연층 내부로 에칭된 콘택호올을 텅스텐으로 메꾸는 방법
KR970072081A (ko) 반도체 장치의 배선구조 및 형성방법
JPH0391243A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid