KR830008239A - Rom을 사용하여 10진 승재연산을 수행하는 데이터 프로세서 - Google Patents

Rom을 사용하여 10진 승재연산을 수행하는 데이터 프로세서 Download PDF

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Abstract

내용 없음

Description

ROM을 사용하여 10진 승산을 수행하는 데이터 프로세서
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 전 데이터 처리 시스템의 블록 다이어그램.
제5도는 본 발명을 기술하기 위해 사용되는 승제 예의 요소(element)를 도시한 도면.

Claims (16)

  1. 승수의 연속적인 10진 디짓과 피승수를 곱하기 위한 10진 승재시스템에 있어서, 피승수의 10진 디짓을 기억하기 위한 제1레지스터장치와, 연속적인 승수 10진 디짓의 각각을 기억하기 위해 제2레지스터장치에 결합된 승재 레지스터장치와, 연속적인 승수 10진 디짓의 각각이 승제 레지스터장치에 기억된 후에 피승수 10진 디짓을 기억하기 위해 제1레지스터장치에 결합되어 승수 10진 디짓을 기억하기 위한 제2레지스터장치와, 승제 레지스터장치와 제2레지스터장치에 결합되어 각각의 피승수 10진 디짓을 위해 연산의 제1사이클상에서 유닛 적 10진 디짓과 연산의 제2사이클상에서 10자리 적 10진 디짓을 발생하기 위한 각각의 피승수 10진 디짓과 선택된 승수 10진 디짓에 반응하는 ROM장치와, 부분적 10진 디짓을 위한 제3레지스터장치와, ROM장치와 제3레지스터장치에 결합되고 제3레지스터장치에서 제1대응부분적 디짓을 교체하기 위한 제1합계 10진 디짓을 발생키 위해 연산의 각 제1사이클동안 대응되는 제1부분적 10진 디짓과 유닛적 10진 디짓의 각각에 반응하는 가산장치 등으로 구성되며, 제3레지스터 장치에서 제2대응부분적 디짓을 교체하기 위한 제2합계 10진 디짓을 발생하기 위해 각각의 제2사이클 동안에 제2대응부분적 10진 디짓과 10자리 유닛적 10진 디짓의 각각에 반응하는 것을 특징으로 하는 ROM을 사용하는 10진 승제 연산을 수행하는 데이터 프로세서.
  2. 제1항에서 제1레지스터장치가 승수와 피승수의 승제의 적을 나타내는 부분적 10진 디짓을 기억하기 위해 제3레지스터장치에 결합되는 시스템.
  3. 제2항에서 제1레지스터장치가 피승수 10진 디짓과 부분적 1진 디짓을 기억하기 위한 스크래치패드 메모리장치와, 피승수 10진 디짓을 어드레스하기 위한 제1어드레싱장치와, 부분적 10진 디짓을 어드레스하기 위한 제2어드레싱 장치와 피승수 210진 디짓과 부분적 10진 디짓의 어드레스 위치를 선택하기 위해 제1, 제2어드레싱 장치를 스크래치패드 메모리장치에 결합하기 위한 제1멀티플렉서 장치 등으로 구성되는 시스템.
  4. 제3항에서 제2레지스터장치가, 승수 10진 디짓을 기억하기 위한 제1레지스터와, 피승수 10진 디짓을 기억하기 위한 제1레지스터장치에 제1레지스터를 결합하고 승제 레지스터 장치에 덜 중요한 10진 디짓을 먼저 이송하기 위해 연속적인 승수 10진 디짓의 각각을 선택하기 위한 제1선택기 장치로 구성되는 시스템.
  5. 제4항에 있어서 승제 레지스터 장치가 선택된 승수 10진 디짓을 기억하기 위한 레지스터와 선택된 승수 10진 디짓이 10진 0과 같다는 것을 나타내기 위한 0검출장치로 구성되는 시스템.
  6. 제5항에서 ROM장치가, 피승수 10진 디짓을 나타내는 신호와 피승수 10진 디짓을 나타내는 신호의 각각의 10진 결합을 위해 유닛과 10자리 적 10진 디짓을 기억하기 위한 ROM과, 연산신호의 사이클을 발생하기 위한 사이클 선택장치와, 유닛적 10진 디짓을 발생키 위해 제1상태에서 승수 10진 디짓 신호와 피승수 10진 디짓신호와 연산신호의 사이클을 수신하고 가산장치로 이송하기 위해 10자리적 10진 다짓을 발생키 위한 제2상태에서 연산신호의 사이클을 수신하기 위한 다수의 어드레스 단자를 갖는 ROM 으로 구성되는 시스템.
  7. 제6항에서 제3레지스터가, 부분적 10진 디짓을 기억하기 위한 제2레지스터와, 승수 10진 디짓의 가장 덜 중요한 승제 레지스터장치에 기억될때 가산장치로 이송하기 위해 부분적 10진 디짓의 가장 덜 중요한 10진 디짓을 선택하기 위한 제2선택기 장치로 구성되며, 승수 레지스터 장치에 기억된 각각의 높은 차수 승수 10진 디짓을 위해 부분적 10진 디짓의 다음으로 높은 차수 10진 디짓을 선택하여 그로 인해 부분적 10진 디짓의 각 세트가 각각의 높은 차수 승수 10진 디짓을 위해 하나의 10진 디짓 포지숀을 왼쪽으로 쉬프트하는 시스템.
  8. 제7항에서 가산장치가 제1, 제2단자를 포함하며 연산의 제1사이클동안 제1합계 10진 디짓을 발생하기 위해 유닛적 10진 디짓이 제1단자에 인가되고 제1부분적 10진 디짓이 제2단자에 인가되며, 연산의 제2사이클동안 제2합계 10진 디짓을 발생하기 위해 10자리적 10진 디짓이 제1단자에 인가되고 제2부분적 10진 디짓이 제2단자에 인가되는 산술 논리장치(ALU)와, 연산의 제1사이클동안 제2레지스터에서 제1부분적 10진 디짓을 교체하기 위해 제1합계 10진 디짓을 수신하고 연산의 제2사이클동안 제2레지스터에서 제2부분적 10진 디짓을 교체하기 위해 제2합계 10진 디짓을 수신하기 위한 제2멀티플렉서장치로 구성된 시스템.
  9. 승수의 각 10진 디짓을 위한 연속적인 피승수 10진 디짓을 유닛적 10진 디짓과 102자리적 10진 디짓을 기억하는 ROM에 인가하므로써 동작하는 데이터처리 시스템을 위한 승수 장치에 있어서, 승수와 피승수 10진 디짓을 기억하기 위한 제1기억장치와, 승수와 피승수 10진 디짓을 수신하기 위해 제1기억장치에 결합된 승제장치와, 부분적 10진 디짓을 위한 제2기억장치와 제2기억장치안의 기억을 위해 마지막적 10진 디짓을 발생하기 위한 각각의 부분적 10진 디짓에 다수의 유닛적 10진 디짓과 다수의 10자리적 10진 디짓을 가산하기 위한 제2기억장치와 승제 장치에 결합되는 가산기 장치로 구성되며, 승제장치가 승수 10진 디짓의 각각을 기억하기 위한 승제 레지스터장치와, 피승수 10진 디짓의 각각을 위해 유닛적 10진 디짓과 10자리적 10진 디짓을 발생하기 위한 각 승수 10진 디짓과 각 피승수 10진 디짓의 하나에 반응하며 승제레지스터 장치에 결합디고 승제 레지스터 장치에 기억된 승수 10진 디짓의 각각이 ROM에 인가될때 피승수 10진 디짓의 각각을 위해 다수의 유닛적 10진 디짓과 다수의 10자리적 10진 디짓을 발생하는 ROM을 포함하는 승수 장치.
  10. 제9항에서 제1기억장치가 마지막 10진 디짓을 기억하기 위해 제2메모리 장치에 결합되는 장치.
  11. 제10항ㅇ서 제2기억장치가, 피승수 10진 디짓과 부분적 10진 디지을 기억하기 위한 스크래치패드 메모리 장치와, 승수 10진 디짓을 기억하기 위한 제1레지스터와, 승수 10진 디짓을 기억하는 제1레지스터에 결합되는 제2레지스터와 승제 레지스터 장치로 이송하기 위해 승수 10진 디짓의 하나를 선택하기 위한 제2레지스터에 결합되는 제1선택기 장치와, 승수 10진 디짓의 하나가 피승수 10진 디짓을 기억하기 위한 승제 레지스터 장치로 이송된 후에 스크래치패드 메모리 장치에 결합되는 제2레지스터로 구성되는 장치.
  12. 제11항에서 승제장치가, 승수 10진 디짓의 하나를 기억하기 위한 하나의 10진 디짓 레지스터와, 피승수 10진 디짓을 나타내는 신호의 각 10진 결합을 위해 유닛과 10자르적 10진 디짓을 기억하기 위한 ROM과, 연산신호의 사이클을 발생하기 위한 사이클선택기 장치와, 피승수 10진 디짓의 각각을 위해 유닛적 10진 디짓을 발생하기 위한 제1상태에서 승수 10진 디짓 신호의 한 신호와 피승수 10진 디짓 신호의각각과 연산신호의 사이클을 수신하고 피승수 10진 디짓의 각각을 위한 10자리적 10진 디짓을 발생하기 위한 제2상태에서 연산의 사이클을 수신하기 이해 다수의 어드레스단자를 갖는 ROM 등을 포함하는 승제 레지스터 장치로 구성되는 장치.
  13. 제12항에서 제2기억장치가, 부분적 10진 디짓을 기억하기 위한 제3레지스터와 가산장치로 이송하기 위해 각각의 부분적 10진 디짓을 선택하고 가장 덜 중요한 승수 10진 디짓이 하나의 10진 디짓 레지스터에 기억될때 각각의 부분적 10진 디짓, 즉 제3레지스터 첫번째의 가장 덜 중요한 10진 디짓 포지숀을 선택하고 하나의 10진 디짓 레지스터에 기억된 각각의 연속적인 높은 차수 승수 10진 디짓을 위해 제3레지스터 첫번째의 연속적인 높은 차수승수 포지숀을 선택하기 위한 선택기 장치 등으로 구성되는 장치.
  14. 제13항에서 가산기 장치가, 제1, 제2단자와 ALU의 제1단자에 인가된 다수의 유닛적 10진 디짓중 제1디짓과 제3레지스터 안의 제1부분적 10진 디짓을 교체하기 위해 다음 제1부분적 10진 디짓을 발생하기 위한 제1상태안에 연산신호의 사이클에 있게 될때 ALU의 제2단자에 인가되는 각 부분적 10진 디짓중 제1디짓을 포함하는 산술 논리장치(ALU)로 구서되는 장치.
  15. 제14항에서 제3레지스터 안의 각 부분적 10진 디짓중 제2디짓을 교체하기 위해 각 부부적 10진 디짓중 다음 제2디짓을 발생하기 위한 제2상태로 연산신호의 사이클이 있게 될 때 다수의 10자리적 10진 디짓의 제1디짓이 ALU의 제1단자가 인가되고 각 부분적 10진 디짓의 제2디짓이 ALU의 제2단자에 인가되는 장치.
  16. 제15항에서 제3레지스터에서 각 부분적 10진 디짓을 교체하기 위해 각 부분적 10진 디짓의 다음 제2디짓을 발생하기 위한 제1상태로 연산신호의 사이클이 있게 될 때 닷의 유닛적 10진 디짓의 제2디짓이 ALU의 제1단자에 인가되고 각 부분적 10진 디짓의 다음 제2디짓이 ALU의 제2단자에 인가되는 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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