KR20240047352A - 저 거칠기 euv 리소그래피 - Google Patents

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KR20240047352A
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리처드 와이즈
나더 샴마
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램 리써치 코포레이션
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Abstract

EUV (extreme ultraviolet) 리소그래피를 사용하여 패터닝된 피처들의 에지들을 평활화하기 (smooth) 위한 방법들 및 관련된 장치가 본 명세서에 제공된다. 일부 실시예들에서, 돌출부들을 노출된 상태로 둔 피처의 틈들에 우선적으로 모이는 패시베이션 층을 증착하고 그리고 노출된 돌출부들을 제거하도록 피처를 에칭하여, 피처를 평활화하는 적어도 일 사이클이 수행된다. 패시베이션 재료는 돌출부들 내보다 틈들 내에서 보다 높은 볼륨에 대한 표면의 비에 기인하여 틈들 내에 우선적으로 모일 수도 있다. 일부 실시예들에서, LCDU (local critical dimension uniformity), 콘택트 홀들 내의 거칠기의 측정치가 감소된다. 일부 실시예들에서, 포토레지스트 내에 형성된, 상이한 CD들을 가진 복수의 홀들 내에 박층을 증착하는 적어도 일 사이클이 수행되고, 박층은 보다 큰 CD 홀들 내에 우선적으로 증착되고, 홀들의 하단부들에서 박층을 제거하도록 박층을 이방성으로 제거한다.

Description

저 거칠기 EUV 리소그래피{LOW ROUGHNESS EUV LITHOGRAPHY}
패터닝 방법들은 반도체 프로세싱에서 대단히 중요하다. 특히, EUV (extreme ultraviolet) 리소그래피는 리소그래피 기술의 광학 한계들을 넘어 리소그래피 기술을 확장하도록 그리고 작은 CD (critical dimension) 피처들을 패터닝하기 위해 현재의 포토리소그래피 방법들을 대체하도록 탐구되어 왔다. 현재의 EUV 리소그래피 방법들은 결국 기판을 쓸모없게 만들 수도 있는 약한 패턴들 및 불량한 에지 거칠기를 발생시킨다.
본 개시의 양태들은 EUV 리소그래피를 사용하여 패터닝된 피처들의 에지들을 평활화하기 위한 방법들 및 관련된 장치들에 관한 것이다. 일부 실시예들에서, 돌출부들이 노출된 채로 피처의 틈들 내에 우선적으로 모이는 패시베이션 층을 증착하고, 그리고 노출된 돌출부들을 제거하도록 피처를 에칭하여, 피처를 평활화하는 적어도 일 사이클이 수행된다. 패시베이션 재료는 돌출부들 내보다 틈들 내에서 보다 높은 체적에 대한 표면적의 비에 기인하여 틈들 내에 우선적으로 모일 수도 있다. 일부 실시예들에서, LCDU (local critical dimension uniformity), 콘택트 홀들 내의 거칠기의 측정치가 감소된다. 일부 실시예들에서, 포토레지스트 내에 형성된, 상이한 CD들을 가진 복수의 홀들 내에 박층을 증착하고, 박층은 보다 큰 CD 홀들 내에 우선적으로 증착되고, 그리고 홀들의 하단부들에서 박층을 제거하도록 박층을 이방성으로 제거하기 위한 적어도 일 사이클이 수행된다.
일부 실시예들에서, 방법은 기판 상의 하나 이상의 층들 내에 패터닝된 측벽들 및 하단부들을 포함한 복수의 홀들을 포함한 기판을 수용하는 단계로서, 홀들은 공칭 CD (critical dimension) 로 패터닝되고 제 1 LCDU (local critical dimension uniformity) (3 시그마) 를 갖는, 기판을 수용하는 단계; 및 하나 이상의 층들 내에서 멀티-사이클 증착-에칭 동작을 수행하는 단계로서, 사이클 각각은 (a) 홀들 내에 제 1 재료를 증착하는 동작 및 (b) 홀들의 하단부들로부터 제 1 재료를 제거하는 동작을 포함하고, 기판이 배치되는 챔버의 챔버 압력은 동작 (a) 보다 동작 (b) 동안 보다 높고, 홀들은 멀티-사이클 증착 후에 제 2 LCDU (3 시그마) 를 갖고, 제 2 LCDU (3 시그마) 는 제 1 LCDU (3 시그마) 미만인, 멀티-사이클 증착-에칭 동작을 수행하는 단계를 수반한다.
일부 실시예들에서, 홀들은 약 40 mJ/㎠ 미만의 EUV (extreme ultraviolet) 도즈로 패터닝된다. 일부 실시예들에서, 제 2 LCDU (3 시그마) 는 3 ㎚ 미만이다. 일부 이러한 실시예들에서, 제 1 LCDU (3 시그마) 는 5 ㎚ 초과이다. 일부 실시예들에서, 제 1 LCDU (3 시그마) 와 제 2 LCDU (3 시그마) 사이의 차이는 적어도 1 ㎚이다.
일부 실시예들에서, 멀티-사이클 증착-에칭 동작은 플라즈마-보조된 동작이다. 일부 실시예들에서, 멀티-사이클 증착-에칭 동작은 단일의 챔버 내에서 수행되고 그리고 증착과 에칭 사이의 전환은 챔버 압력을 변화시키는 것을 포함한다. 일부 실시예들에서, 하나 이상의 층들은 폴리머성 또는 비폴리머성 레지스트이고 그리고 단계 (a) 는 메탄 (CH4) 에 홀들의 패턴을 노출시키는 단계를 포함한다. 일부 실시예들에서, 단계 (b) 는 질소 (N2) 가스로부터 생성된 플라즈마에 홀들의 패턴을 노출시키는 단계를 포함한다.
일부 실시예들에서, 단계 (a) 동안, 제 1 재료는 복수의 홀들 중 보다 큰 홀들 내에 우선적으로 증착된다. 일부 실시예들에서, 홀들은 멀티-사이클 증착 후에 제 2 CD를 갖고, 제 2 CD는 제 1 CD 미만이다. 일부 실시예들에서, 홀들은 멀티-사이클 증착 후에 제 2 CD를 갖고, 제 2 CD는 제 1 CD 초과이다.
본 개시의 또 다른 양태는 기판 상의 하나 이상의 층들 내에 EUV에 의해 패터닝된 라인 또는 홀로부터 선택된 피처를 포함한 기판을 수용하는 단계로서, 피처는 틈들 및 돌출부들을 가진 측벽들을 포함하는, 기판을 수용하는 단계; 패시베이션 층이 돌출부들을 노출한 채로 틈들 내에 우선적으로 증착하도록 피처 측벽들 상에 패시베이션 층을 증착하는 단계; 및 노출된 돌출부들을 제거하도록 피처를 에칭하는 단계를 포함하는 방법들을 수반한다.
일부 실시예들에서, 하나 이상의 층들은 비정질 탄소 막을 포함하고 그리고 패시베이션 층을 증착하는 단계는 황 산화물로부터 생성된 플라즈마에 피처를 노출시키는 단계를 포함한다. 일부 실시예들에서, 하나 이상의 층들은 비정질 실리콘 막을 포함하고 그리고 패시베이션 층을 증착하는 단계는 플루오르화탄소로부터 생성된 플라즈마에 피처를 노출시키는 단계를 포함한다. 일부 실시예들에서, 하나 이상의 층들은 레지스트 폴리머를 포함하고 그리고 패시베이션 층을 증착하는 단계는 메탄으로부터 생성된 플라즈마에 피처를 노출시키는 단계를 포함한다. 일부 실시예들에서, 돌출부들을 제거하는 단계는 ALE (atomic layer etching) 프로세스를 포함한다.
본 개시의 또 다른 양태는 40 mJ/㎠ 이하의 도즈의 EUV에 의해 패터닝된 콘택트 홀 어레이를 제공하는 단계로서, 홀들은 공칭 CD로 패터닝되고 제 1 LCDU (3 시그마) 를 갖는, 콘택트 홀 어레이를 제공하는 단계; 및 LCDU (3 시그마) 를 적어도 2 ㎚만큼 감소시키도록 하나 이상의 평활화 (smoothening) 동작들을 수행하는 단계를 포함하는 방법에 관한 것이다.
본 개시의 이들 및 다른 양태들은 도면들을 참조하여 이하에 기술된다.
도 1은 반도체 기판 상의 다층 스택의 예의 개략적인 예시이다.
도 2는 EUV 도즈와 LCDU 사이의 관계를 개략적으로 예시하는 그래프이다.
도 3은 에칭될 돌출부들 및 패시베이션 재료를 포함한 틈들을 개략적으로 예시한 피처의 예이다.
도 4a는 거칠기를 감소시키도록 라인 상에서 수행된 축소 프로세스 및 성장 프로세스의 개략적인 예를 도시한다.
도 4b는 거칠기 및 임계 치수를 감소시키도록 홀 상에서 수행된 축소 프로세스 및 성장 프로세스의 개략적인 예를 도시한다.
도 5는 거친 콘택트 홀의 우선적인 패시베이션의 개략적인 예를 도시한다.
도 6은 톤 반전 (tone inversion) 패터닝 프로세스 동안 평활화의 개략적인 예를 도시한다.
도 7은 다양한 실시예들에 따른 플라즈마 에칭 챔버의 예의 개략적인 도시이다.
도 8은 레지스트 내의 콘택트 홀 패턴 상의 CD를 감소시키도록 수행된 멀티 사이클 증착-제거 프로세스에 대한 ESC (electrostatic chuck) 온도의 효과를 도시한다.
도 9는 레지스트 내의 콘택트 홀 패턴 상의 CD를 감소시키도록 수행된 멀티 사이클 증착-제거 프로세스에 대해 증착 시간 및 제거 시간의 함수로서 2개의 상이한 압력들에 대한 LCDU를 도시한다.
다음의 기술에서, 수많은 구체적인 상세들이 제공된 실시예들의 완전한 이해를 제공하도록 제시된다. 개시된 실시예들은 이들 구체적인 상세들의 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 잘 알려진 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 개시된 실시예들은 구체적인 실시예들과 함께 기술될 것이지만, 개시된 실시예들을 제한하도록 의도되지 않음이 이해될 것이다.
반도체 프로세싱에서 박막들의 패터닝은 보통 반도체들의 제작 및 제조에서 중요한 단계이다. 리소그래피를 위한 종래의 스택들은 보통 스핀-온 (spin-on) 방법들에 의해 하드마스크 상에 통상적으로 증착되는, 하층의 상단 상의 포토레지스트 층을 포함한다. 하드마스크는 보통 일 조성물로 이루어지고, 그리고 하드마스크 자체는 타겟 층 상에 증착된다. 종래의 패터닝은 193 ㎚ 리소그래피와 같은 포토리소그래피를 수반한다. 포토리소그래피에서, 패턴들은 마스크 상에 광자 소스로부터 광자들을 방출하고 그리고 감광성의 포토레지스트 상에 패턴을 프린팅함으로써 프린팅되어, 패턴을 형성하도록 포토레지스트의 특정한 부분들을 제거하는 포토레지스트의 화학 반응을 유발한다. 종래의 리소그래피에서, 포토레지스트와 부딪칠 수도 있는 광자들의 수는 가변할 수도 있다. 많은 실례들에서, 많은 수의 광자들이 포토레지스트와 부딪치고, 광자 각각은 저 에너지를 운반한다. 많은 수의 광자들이 사용될 수도 있기 때문에, 일부 빗나간 광자들에 기인한 에러는 발생한 규정된 패턴에 실질적으로 영향을 주지 않는다.
디바이스들이 축소됨에 따라, 보다 작은 피처들을 프린팅하기 위한 필요가 증가한다. 복수의 패터닝 기법들이 종래의 포토리소그래피의 사용을 위해 개발되지만, 복수의 패터닝은 복수의 층들의 증착 프로세스 및 에칭 프로세스를 사용한다. 진보된 반도체 IC들 (integrated circuits) 및 다른 디바이스들의 피처들의 스케일링 (scaling) 은 항상 보다 작은 이미징 소스 파장들로 이동함으로써 해상도를 개선하도록 리소그래피를 구동한다.
EUV 리소그래피는 스캐너들로서 또한 지칭되는 리딩-에지 리소그래피 툴들 내에서 대략 13.5 ㎚ 파장으로 EUV 광 소스들을 사용하여 포토레지스트 상에 보다 작은 패턴들을 프린팅하도록 개발된다. EUV 방사선은 석영 및 물을 포함한, 넓은 범위의 재료들에 강하게 흡수되고, 그래서 진공에서 동작한다.
EUV 리소그래피에서, 보다 적은 광자들이 소스로부터 방출되고 그리고 광자들은 패턴을 형성하도록 포토레지스트와 부딪친다. 광자들 각각은 종래의 리소그래피에서 사용된 광자들보다 고 에너지를 운반한다. 게다가, EUV 리소그래피에서, 보다 적은 보다 고 에너지의 광자들이 포토레지스트와 부딪치고 그래서 감광성 위치들을 빗나간 어느 정도의 빗나간 광자들은 규정된 패턴 내에 보다 큰 에러를 유발할 수도 있다. 보다 많은 보다 저 에너지의 광자들이 사용되고 어느 정도의 빗나간 광자들이 패턴에 실질적으로 영향을 주지 않을 수도 있는 종래의 리소그래피와 비교하여, EUV 리소그래피에서 감광제 샷 노이즈 (shot noise) 및 이 광자에 기인한 확률적 영향은 특히 우려된다.
EUV 기법들을 사용하여 패터닝된 피처들의 에지들을 평활화하기 위한 기법들이 본 명세서에 제공된다. 단일의 스택 또는 다층 스택이 사용되는 스킴 (scheme) 을 포함한 임의의 EUV 패터닝 스킴을 가진 기법들이 적용될 수도 있다. 예를 들어, 일부 실시예들에서, 다층 스택이 집적 회로들 내에 라인들 또는 공간들 또는 콘택트들 및 홀들을 형성하도록 사용될 수도 있고 그리고 International Technology Roadmap for Semiconductors에 의해 규정된 바와 같이, 진보된 기술 노드들을 위한 피처들을 형성할 수도 있다. 이들 진보된 기술 노드들의 예들은 22 ㎚ 노드들, 16 ㎚ 노드들, 10 ㎚ 노드들 및 그 이상의 노드들을 포함한다. 16 ㎚ 노드에서, 다마신 (Damascene) 구조체 내의 통상적인 비아 또는 라인의 폭은 약 30 ㎚보다 크기 않다. 이하의 기술이 주로 EUV를 기술하지만, 본 명세서에 제공된 기법들은 피처 에지들을 평활화하고 그리고 피처들의 임계 치수들을 튜닝하도록 (tune) 다른 현재 그리고 다음의 생성 패터닝 기법들에서 효과적으로 사용될 수도 있다.
상기에 언급된 바와 같이, 본 명세서에 개시된 기법들은 단일의 스택 또는 다층 패터닝 스킴들을 사용하여 사용될 수도 있다. 도 1은 반도체 기판 상의 다층 스택의 예의 개략적인 예시이다. 웨이퍼 (100) 는 타겟 층 (110), 다층 스택 (120), 선택 가능한 하층 (130), 및 포토레지스트 (140) 를 포함한다. 타겟 층 (110) 은 금속, 산화물, 유전체 재료, 또는 ULK (ultra-low-k) 기판과 같은 임의의 타겟 층 또는 기판일 수도 있다. 많은 실시예들에서, 타겟 층 (110) 은 실리콘 기판이다.
다층 스택 (120) 은 층 (120a), 및 하층들 (120b 및 120c) 을 포함한다. 다양한 실시예들에 따르면, 다층 스택 (120) 은 단지 2개의 하층들 (다층 스택 (120) 내에 도시된 바와 같음), 또는 2개보다 많은 하층들, 또는 3개 이상의 하층들, 또는 4개 이상의 하층들, 또는 5개 이상의 하층들을 포함한다. 일부 실시예들에서, 선택 가능한 하층 (130) 이 다층 스택 (120) 의 일부로서 포함된다. 선택 가능한 하층 (130) 은 스핀-온 층 또는 PECVD (plasma-enhanced chemical vapor deposition) 에 의해 증착된 층일 수도 있다. 예로서, 도 1은 2개의 하층들 (120b 및 120c), 뿐만 아니라 층 (120a) 을 도시한다. 일부 실시예들에서, 층 (120a) 은 원자적으로 평활한 층일 수도 있다. 원자적으로 평활한 층들을 포함한 다층 스택들은 본 명세서에 참조로서 인용되는, 2014년 2월 20일 출원되고 발명의 명칭이 "PECVD FILMS FOR EUV LITHOGRAPHY"인 미국 특허 출원 제 14/185,757 호에 기술된다.
다양한 실시예들에서, 타겟 층 (110) 에 인접한 하층 (즉, 도 1의 예의 하층 (120c)) 은 층의 응력 및 모듈러스를 특징으로 하는 견고성을 가진, 강성인 하드마스크 층이다. 예를 들어, 강성인 하드마스크 층들은 적어도 100 ㎫의 모듈러스 및 약 500 ㎫ 미만의 응력을 가질 수도 있다. 많은 실시예들에서, 하층 (120c), 또는 타겟 층 (110) 에 인접한 다른 하층은 비정질 탄소 층이다. 일부 실시예들에서, 비정질 탄소의 하층 (120c) 의 모듈러스 대 응력 비는 적어도 약 1:1이다. 하층 (110) 에 대해 사용된 강성인 하드마스크 층들의 예들은 또한 DLC (diamond-like carbon), 도핑된 비정질 탄소, 및 SoC (spin-on carbon) 를 포함할 수도 있다.
다양한 실시예들에서, 하층들 (120b 및 120c) 은 다음의 층에 패턴을 전사한 후 제거 가능할 수도 있다. 예를 들어, 하층 (120b) 은 패턴이 하층 (120c) 에 전사된 후 제거될 수도 있다. 일부 실시예들에서, 하층들 (120b 및 120c) 은 웨이퍼의 평탄함을 측정하도록 기판 상에 방출된 레벨링 빔 (leveling beam) 을 반사, 또는 굴절, 또는 흡수할 수도 있다.
하층들 (120b 및 120c) 의 조성물은 많은 조성물들의 부류들, 예를 들어, 산화물들, 금속들 (예를 들어, 하프늄, 코발트, 텅스텐, 티타늄) 또는 전도성 막들 (예를 들어, 티타늄 질화물, 티타늄 규화물, 코발트 규화물), 유전체 재료들 (예를 들어, 실리콘 산화물, 실리콘 질화물, SOG (spin-on-glass)), 하드마스크 재료들 (예를 들어, 비정질 탄소, 비정질 실리콘), 또는 다른 것들, 예를 들어, 실리콘 산화질화물 (SiON), NFARL (nitrogen-free anti-reflective layer), 또는 SiARC (silicon anti-reflective coating) 중 하나로부터 선택될 수도 있다. 일 예에서, 하층 (120b) 은 비정질 실리콘 층이고 그리고 하층 (120c) 은 비정질 탄소 층이다. 많은 실시예들에서, 하층 (120b) 및 하층 (120c) 은 각각 약 100 Å 내지 약 900 Å 두께일 수도 있다.
하층들 (120b 및 120c) 은 인접한 층들에 대한 하층들 (120b 및 120c) 의 에칭 콘트라스트 (contrast) 에 기초하여 선택된다. 많은 실시예들에서, 하층 (120b) 은 하층 (120c) 에 대해 고 에칭 콘트라스트를 갖고 또한 120a에 대해 고 에칭 콘트라스트를 갖는다. 다양한 실시예들에서, 하층 (120c) 은 하층 (120b) 및 타겟 층 (110) 양자에 대해 고 에칭 콘트라스트를 갖는다. 예를 들어, 하층 (120c) 이 비정질 탄소 층이라면, 하층 (120b) 은 원자적으로 평활한 층 (120a) 및 비정질 탄소 하층 (120c) 양자에 대해 고 에칭 콘트라스트를 가질 수도 있다.
하층들 (120b 및 120c) 은 또한 물리적 속성들, 화학적 속성들, 및 광학적 속성들과 같은 다른 최적화할 수 있는 속성들에 기초하여 선택될 수도 있다. 이러한 속성들의 예들은 표면 에너지, 본딩 구조, 소수성, 굴절률, 및 흡광 계수를 포함할 수도 있다.
층 (120a) 은 포토레지스트 (140) 아래의 제 1 층 또는 제 2 층과 같은, 다층 스택의 상단 근방의 층 내에 증착된 박층일 수도 있다. 층 (120a) 은 매우 낮은 거칠기를 특징으로 하는 원자적으로 평활한 층일 수도 있다. "원자적으로 평활한"은 1 미만의 모노레이어의 거칠기, 또는 평균선으로부터 약 1/2 모노레이어의 편차를 갖는 것으로서 규정된다. "국부적" 거칠기는 웨이퍼의 표면적의 1 ㎛2의 거칠기로서 규정된다. 층의 거칠기는 관측에 의해 그리고 AFM (atomic force microscopy) 에 의해 수치가 구해질 수도 있다. 거칠기는 평균선으로부터 거칠기 프로파일의 수직 편차들의 평균에 의해 측정될 수도 있다. 일 예에서, 원자적으로 평활한 층 (120a) 은 약 2 Å 미만의 평균 거칠기를 가질 수도 있다. 거칠기는 또한 평균선으로부터 거칠기 프로파일의 수직 편차들의 RMS (root mean square) 에 의해 측정될 수도 있다.
일부 실시예들에서, 층 (120a) 의 두께는 약 30 Å 내지 약 60 Å일 수도 있다. 층 (120a) 은 인접한 층들에 대해 고 에칭 콘트라스트를 가질 수도 있고 그리고 또한 다음의 층으로 패턴을 전사한 후에 제거 가능할 수도 있다. 다양한 실시예들에서, 층 (120a) 은 산화물 층이다. 일부 예들에서, 층 (120a) 은 실리콘 산화물의 박층이다.
도 1에 도시된 바와 같은 다층 스택은 축소 효과를 사용함으로써 EUV 리소그래피에서 사용될 수도 있다. 보다 큰 피처가 EUV 리소그래피를 사용하여 포토레지스트 상에 프린팅되고 층 각각이 다층 스택 하측으로 에칭될 때 피처가 축소되어서, 상기에 기술된 감광제 샷 노이즈 및 광자에 의해 유발된 거칠기를 감소시킨다. 많은 실시예들에서, 포토레지스트 상에 프린팅된 피처는, 타겟 층 내의 패터닝된 피처들이 포토레지스트 내의 패턴의 임계 치수의 폭 또는 사이즈의 약 70 % 이하의 임계 치수를 갖도록 축소된다. 축소의 퍼센티지는 다양한 에칭 프로세스들에 의해 최적화될 수도 있다. 축소의 퍼센티지는 또한 피치 (pitch) 에 의해 제한될 수도 있다.
보다 얇은 포토레지스트 막들이 다층 스택들과 함께 사용될 수도 있어서, 포토레지스트를 패터닝하도록 사용된 노출 도즈를 감소시킨다. 예를 들어, 포토레지스트 두께를 대략 1000 Å으로부터 대략 300 Å으로 감소시키는 것은, 포토레지스트를 노출시키는데 필요한 도즈를 상당히 감소시키고, 이는 이에 따라 스캐너 쓰루풋을 개선한다. 포토레지스트는 또한 타겟 층 상으로 마스크 패턴을 전사하도록 하부 막들의 RIE (reactive ion etching) 동안 마스크로서 기능할 수도 있다. 포토레지스트가 이 목적을 위해 마스크로서 기능하는 경우에, 포토레지스트 두께에 대한 보다 낮은 제한이 마스크로서 사용을 가능하게 하도록 포토레지스트의 최소 두께에 의해 결정될 수도 있다.
상기에 기술된 축소 효과에 더하여, EUV 패터닝된 피처들을 평활화하기 위한 다양한 기법들이 본 명세서에 제공된다. 이들 기법들이 상대적으로 얇은 포토레지스트 층들을 가진 다층 스택들에 사용될 수도 있지만, 이들 기법들은 또한 두꺼운 포토레지스트 층들을 포함한 스택들 및 단일의 층들에 유리하게 사용될 수도 있다. 또한, 상기에 언급된 바와 같이, 기법들은 13.5 ㎚의 EUV에 제한되지 않지만, 거칠기가 이슈인 경우에 다른 파장들의 EUV 및 다른 차세대 패터닝 기법들을 사용하여 사용될 수도 있다.
본 명세서에 제공된 기법들은 저 거칠기를 발생시킨다. 예를 들어, EUV를 사용하여 패터닝된 피처들은 본 명세서에 개시된 기법들을 사용하여 저 LER (line edge roughness) 을 가질 수도 있다. LER은 평활한, 이상적인 형상으로부터 피처 에지 (위에서 아래로 볼 때) 의 편차로서 규정될 수도 있다 - 즉, 피처를 프린팅하도록 사용된 이미징 툴의 해상도 제한보다 작은 치수 스케일에서 발생하는 피처의 에지 편차들. LER의 크기는 노출 방사선의 광자 샷 노이즈, 현상기 내의 포토레지스트의 용해의 확률적 특성, SEM (scanning electron microscope) 에 의해 도입된 계측 노이즈, 및 포토레지스트와 하부 막 사이의 화학적 상호반응들을 포함한, 다수의 요인들에 의해 영향을 받을 수도 있다. 패터닝된 포토레지스트 상의 측벽 거칠기는 매우 이방성일 수도 있고 그리고 거칠기는 포토레지스트-기판 계면으로부터 포토레지스트 패턴 측벽 위로 전파될 수도 있다. 약 100 ㎚ 이하의 두께일 수도 있는 초박 포토레지스트 막들에서, 거칠기는 복수의 상이한 포토레지스트 재료 플랫폼들에 대해 포토레지스트-기판 계면으로부터 포토레지스트-공기 계면으로 상관될 수도 있다. EUV 리소그래피에서, 특히 고 체적 제작에 대해, 포토레지스트 LER은 약 1 ㎚ (3σ) 미만이도록 목표된다. 층 각각이 다층 스택 내에서 하측으로 에칭되기 때문에, 피처의 벽들은 평활화되고 LER은 1 ㎚ 미만과 가깝도록 최적화될 수도 있다. 패터닝된 피처들은 또한 LCDU (local critical dimension (CD) uniformity) 를 특징으로 할 수도 있다. LCDU는 CD 분포의 3 시그마 값으로서 규정된, 국부적 스케일 상의 홀-대-홀 CD 변동이다. 다양한 실시예들에 따르면, 2.5 ㎚ 이하 (3σ) 의 LCDU를 가진 피처들이 제공될 수도 있다. 일부 실시예들에서, LCDU는 시야 내의 모든 콘택트 홀들 (또는 다른 피처들) 의 3 시그마인, 시야 LCDU (3σ) 이다. LCDU는 콘택트 홀들 내의 거칠기의 공약수이고 그리고 샷 노이즈, 마스크, 및 계측 컴포넌트들 (components) 의 결과일 수 있다.
일부 실시예들에서, 본 명세서에 제공된 기법들은 저 도즈 EUV를 사용하여 패터닝된 피처들을 평활화한다. 도 2는 EUV 도즈와 LCDU 사이의 관계를 개략적으로 예시하는 그래프이다. 점들은 다양한 대표적인 레지스트들에 대한 도즈/LCDU를 도시한다. 도 2로부터 알 수 있는 바와 같이, 매우 고 도즈들 (예를 들어, 60 mJ/㎠ 초과) 이 약 3 ㎚의 LCDU를 획득하도록 사용된다. 도즈가 감소함에 따라, 거칠기는 증가하고, 5 ㎚ 초과의 LCDU가 30 mJ/㎠ 이하의 도즈들로부터 생성된다. 약 40 mJ/㎠ 이하의 EUV 도즈 및 약 3 ㎚ 이하의 LCDU를 가진 예시적인 도즈/LCDU 타겟 존 (201) 이 도 2에 나타난다. 현재까지, 레지스트들은 타겟 존 내에 패터닝될 수 없었다.
본 명세서에 개시된 평활화 기법들이 임의의 레지스트 및 EUV 도즈를 사용하여 사용될 수도 있지만, 일부 실시예들에서, 저 EUV 도즈가 본 명세서에 개시된 기법들에 의해 평활화되는 거친 피처들을 의도적으로 생성하도록 사용된다. 이 방식으로, 타겟 존 내의 도즈/LCDU가 획득될 수도 있다. 도 2에 도시된 예에서, 약 2.5 ㎚의 LCDU (205) 가 상대적으로 거친 피처들 (203) 을 획득하기 위한 15 mJ/㎠의 저 도즈 패터닝에 의해 획득될 수도 있고, 본 명세서에 기술된 바와 같은 하나 이상의 평활화 기법들이 이어진다. 다양한 실시예들에 따라, 본 명세서에 개시된 방법들은 40 mJ/㎠ 이하, 30 mJ/㎠ 이하, 또는 5 mJ/㎠ 이하의 도즈들 또는 훨씬 보다 낮은 도즈들로 EUV에 의해 패터닝된 피처들을 수용하는 것을 포함할 수도 있다. 예시적인 LCDU는 이들 도즈들에서 약 5 ㎚ 또는 6 ㎚일 수도 있다. 방법들은 거칠기를 감소시키는 것을 더 포함한다. 거칠기를 감소시키고 피처들을 평활화하기 위한 기법들의 예들이 이하에 기술된다.
이하에 기술된 다양한 기법들은 타겟 층으로 노출된 EUV 레지스트 내의 패턴을 전사할시 임의의 적절한 단계에서 적용될 수도 있다. 이것은 레지스트 층 또는 하나 이상의 중간의 층들 내의 피처들을 평활화하는 것을 포함한다. 일부 실시예들에서, 하나 이상의 기법들은 복수의 패턴 전사 단계들에서 수행될 수도 있다. 일부 실시예들에서, 비정질 하드 마스크 층 (도 1의 하층 (120c) 과 같음) 은 스택의 가장 두꺼운 부분이고 그리고 평활화하기에 최고의 기회를 제공할 수도 있다.
이하에 더 논의되는 바와 같이, 다양한 기법들은 에칭 레이트를 감소시키는 패시베이션 층의 증착을 수반한다. 패시베이션 화학물질이 에칭 동작 동안 도포될 수도 있거나 에천트와 함께 교번하는 시퀀스로 도포될 수도 있다. 에칭 동작 동안 도포된다면, 패시베이션 화학물질은 주요한 에천트와 동일하거나 상이한 화합물 내에 공급될 수도 있다. 예를 들어, 유전체들의 플루오르화탄소 플라즈마 에칭에서, CxFy 폴리머 패시베이션 층이 증착될 수도 있다. 또 다른 예에서, 황 및 탄소는 탄소질 층의 SO2/O2 에칭 동안 패시베이션 층을 형성할 수도 있다. 패시베이팅 화학물질들은 에칭 화학물질 뿐만 아니라 패시베이팅될 재료에 의존할 수도 있다. 비정질 탄소 (a-C) 막들을 패시베이팅하기 위한 황 이산화물 (SO2) 화합물들과 같은 황-함유 화합물들, 비정질 실리콘 (a-Si) 및 산화물 막들을 패시베이팅하기 위한 C4F6 및 C4F8과 같은 플루오르화탄소들, 및 레지스트 폴리머들 또는 비폴리머 레지스트들을 패시베이팅하기 위한 메탄 (CH4) 을 포함한 예들을 가진 임의의 적절한 패시베이션 화학물질이 사용될 수도 있다. 수소 브롬화물 (HBr) 이 또한 탄소-함유 막들 및 실리콘-함유 막들을 패시베이팅하도록 사용될 수도 있다.
돌출부들의 우선적인 제거
라인 또는 홀과 같은 피처의 거칠기는 피처의 다른 에지 또는 측면을 따른 돌출부들 및 틈들을 특징으로 할 수도 있다. 일부 실시예들에서, 1) 돌출부들을 노출한 채로 틈들 내에 우선적으로 모이는 얇은 패시베이션 층을 피처 상에 도포하고, 2) 노출된 돌출부들을 제거하도록 피처를 에칭하여, 피처를 평활화하는 하나 이상의 사이클들이 수행된다. 패시베이션 층은 적어도 가장 큰 돌출부들보다 얇다. 패시베이션 재료는 돌출부들 내보다 틈들 내에서 보다 높은 체적에 대한 표면의 비에 기인하여 틈들 내에 우선적으로 모일 수도 있다. 패시베이션이 우선적이고, 틈들이 돌출부들보다 큰 정도로 패시베이팅되기 때문에, 차후의 에칭은 돌출부들을 우선적으로 제거한다. 이 방식으로 돌출부들이 깎이고 (shaved down), 거칠기를 감소시킨다. 도 3은 에칭될 돌출부들 및 패시베이션 재료를 포함한 틈들을 개략적으로 예시한 피처의 예를 도시한다. 기법이 필라들과 같은 양 피처들 및 홀들과 같은 음 피처들에 적용될 수도 있고, 돌출부 감소가 이에 따라 CD를 감소시키거나 증가시킨다는 것이 주의되어야 한다.
일부 실시예들에서, ALE 프로세스가 돌출부들을 에칭하도록 사용될 수도 있다. ALE 프로세스들은 ALE를 기술하는 목적을 위해 본 명세서에 참조로서 인용되는, Kanarik 등의, "Overview of Atomic Layer Etching in the Semiconductor Industry", J. Vac. Sci. Technol. A 33(2), Mar/Apr 2015에 기술된다. ALE 프로세스에서, 피처의 표면은 얇은 반응성 표면 층을 형성하도록 표면 개질 화학물질에 노출될 수도 있다. 표면 개질 화학물질들의 예들은 실리콘 및 산화물들의 에칭을 위한 Cl2와 같은 염화 화학물질들, 유전체들의 에칭을 위한 플루오르화탄소들, 및 O2와 같은 산화 화학물질들을 포함한다. 표면 개질 후에, 제거 동작은 하부 재료를 제거하지 않고 반응성 표면 층을 제거한다. 저 에너지 이온 충격이 사용될 수도 있다. 도 3의 예에서, ALE의 하나 이상의 사이클들에서 우선적으로 에칭되도록 돌출부들을 노출한 채로 틈들이 우선적으로 패시베이팅된다. 얇은 패시베이션 층은 표면 개질 화학물질로부터 또는 표면 개질 전의 개별적인 동작에서 증착될 수도 있다. 다른 에칭 프로세스들이 연속적인 에칭 프로세스들을 포함하여 ALE 대신에 사용될 수도 있다.
프로세스 시퀀스들의 예들은: 패시베이션 층의 증착 → 하나 이상의 에칭 사이클들; 패시베이션 층의 증착 → 하나 이상의 에칭 사이클들 → 패시베이션 층의 증착 → 하나 이상의 에칭 사이클들을 포함할 수도 있다.
일 예에서, 패터닝된 EUV 레지스트는 패터닝된 피처들의 틈들을 우선적으로 패시베이팅하도록 CH4/H2로부터 생성된 ICP (inductively coupled plasma) 에 노출될 수도 있다. 이것에 O2 (개질) / Ar (제거) ALE 프로세스가 이어질 수도 있다.
일부 실시예들에서, 표면 개질 층이 돌출부들 상에 우선적으로 증착되는 ALE 프로세스가 사용된다. 제거 동작이 표면 개질된 층만을 제거하기 때문에, 돌출부들이 우선적으로 제거된다.
축소 더하기 성장 평활화
일부 실시예들에서, 축소 및 성장 프로세스들이 피처 상에서 수행되고, 거칠기는 각각의 축소 동작 및 각각의 성장 동작에 의해 감소된다. 이것은 라인에 대해 도 4a에 나타난다. 도 4b는 목표된 CD를 가진 평활한 콘택트 홀을 획득하도록 축소 + 트리밍 + 축소 + 트리밍 시퀀스의 탑-다운 뷰들의 대강 개략적인 예를 도시한다. 먼저, 에칭된 홀이 (A) 에서 제공된다. 홀은 예를 들어 레지스트 내 또는 하나 이상의 중간의 층들 내에 형성될 수도 있다. 홀은 (B) 에 도달하도록 축소되고, 프로세스는 거칠기를 감소시킨다. 홀을 축소시키는 것 및 거칠기를 감소시키는 것은 틈들 내에 패시베이션 층을 우선적으로 증착하도록 ALE 또는 연속적인 프로세스에서 적절한 패시베이션 화학반응을 사용하는 것을 수반할 수도 있다. 다음에, 홀을 둘러싸는 레지스트 또는 다른 재료는 CD를 증가시키고 거칠기를 감소시키도록 트리밍된다. (C) 참조. 상기와 같이, 트리밍은 ALE 또는 연속적인 에칭에서 적절한 패시베이션 화학반응을 수반할 수도 있다. 이어서 홀은 (D) 에서 타겟 CD로 돌아가고 거칠기를 감소시키도록 다시 축소될 수도 있다. 축소 + 성장 사이클은 거칠기를 감소시키도록 (step down) 복수 회 반복될 수도 있다. 피처의 축소 및 성장 사이를 왔다갔다 순환함으로써, 거칠기는 피처에 대해 기판의 보다 많은 공간을 요구하지 않고 감소될 수 있다. 예를 들어, 40 ㎚ 피처는 40 ㎚로 프린팅될 수도 있고 36 ㎚와 41 ㎚ 사이의 축소 및 성장에 의해 평활화될 수도 있다. 이것은 치밀한 피처들에 기인하여 기판 상에 프린팅할 보다 많은 공간이 없다면 유용할 수 있다.
피처 반경에 의한 가속화된 평활화
일부 실시예들에서, 임계 피처들의 곡률의 가장 작은 반경보다 두꺼운 패시베이션 층이 증착된다. 이것은 높은 체적에 대한 표면 비들을 가진 코너들 내의 핀치 오프 (pinching off) 에 의해 우선적으로 라운딩한 거친 새로운 피처들을 발생시킨다. 도 5는 거친 콘택트 홀의 우선적인 패시베이션의 개략적인 예를 도시한다. 505에서, 원형 홀에 대한 거친 레지스트 이미지가 도시된다. 이미지로부터 알 수 있는 바와 같이, 명목상 원형 피처는 에지들이 깎아져 있다 (squared-off). 에칭 프로세스 동안, 패시베이션 층 (502) 은 코너들에서 우선적으로 증착된다. 홀 (501) 은 상기에 기술된 바와 같이 레지스트 또는 하층일 수도 있는 재료 (503) 내에 에칭된다. 패시베이션 재료가 높은 체적에 대한 표면적 비 영역들 내에 우선적으로 증착되기 때문에, 프로세스는 피처들의 가장 거친 영역들을 우선적으로 평활화할 수 있다. 피처는 에칭이 진행됨에 따라 점진적으로 보다 평활화된다. 예로서, C4F8 또는 C4F6 플루오르화탄소는 유전체의 에칭에서 코너들 내에 패시베이션 층을 우선적으로 증착하도록 사용될 수도 있다. 또 다른 예에서, 황-함유 화합물은 탄소 하드 마스크의 에칭에서 코너들 내에 패시베이션 층을 우선적으로 증착하도록 사용될 수도 있다.
EUV 레지스트 평활화에 기초한 톤 반전 (tone inversion)
일부 실시예들에서, 톤 반전이 거칠기 감소를 증가시키도록 사용된다. 도 6에 도시된 바와 같이, 톤 반전 (602) 을 사용함으로써 2번의 평활화 기회들이 제공된다. 톤 반전 (601) 없이, 하나의 평활화 기회가 제공된다. 602에서, 피처들은 예를 들어 제 1 평활화 기회 동안 상기에 기술된 바와 같이 하나 이상의 기법들을 사용하여 선택 가능하게 평활화될 수도 있다. 돌출부들이 감소되지만, 리세스부 (recessed) 거칠기는 유지될 (protected) 수도 있다. 이 기법의 유효성은 총 제거를 제한하는 타겟 CD에 기인하여 제한될 수도 있다. 그러나, 제 1 평활화 동작에서의 돌출부들 감소 후에, 평탄화 증착이 수행되고 초기의 맨드렐 (mandrel) 이 제거된다. 이것은 이전에 오목한 피처들이 반전된 톤 이미지들의 돌출부들이 되게 하고 그리고 피처의 CD를 반전한다. 새로 형성된 돌출부들은 상기와 같이 감소될 수도 있다.
톤 반전을 구현하는 프로세스들의 예들은 본 명세서에 참조로서 인용되는, 발명의 명칭이 "IMAGE REVERSAL WITH AHM GAP FILL FOR MULTIPLE PATTERNING"이고 2013년 12월 10일 출원된 미국 특허 출원 제 14/101,901 호에 기술된다. 본 명세서에 기술된 평활화 기법들은 본 명세서에 기술된 이미지 반전 프로세스들의 임의의 적절한 단계들에서 적용될 수도 있다.
톤 반전 또는 이미지 반전 프로세스에서, 양 레지스트와 음 레지스트의 조합이 사용될 수도 있다. 도 6의 예에서, 마스킹된 음 포토레지스트 층이 패터닝될 층을 포함한 기판 위에 배치될 수도 있다. 마스킹된 음 포토레지스트 층은 EUV에 노출되고 패턴을 위한 개구를 생성하도록 현상된다. 본 명세서에 기술된 기법들 중 하나 이상에 의한 평활화는 음 포토레지스트 층의 현상 동안 또는 현상 후에 수행될 수도 있다. 이어서 양 포토레지스트는 홀들을 패터닝하도록 EUV에 노출될 수도 있다. 상기에 기술된 기법들 중 하나 이상에 의한 평활화는 음 포토레지스트 층의 현상 동안 또는 현상 후에 수행될 수도 있다.
패턴 전사 층들의 개질
도 1에 대해 상기에 기술된 바와 같이, 일부 실시예들에서, 레지스트와 타겟 층 사이에 하나 이상의 층들이 있을 수도 있다. 일부 실시예들에서, 이들 층들은 에칭 프로세스 동안 평활화를 향상시키도록 구성된다. 개질은 층의 부착 계수 및/또는 에칭 레이트를 조정하도록 행해질 수도 있다. 층들은 증착될 때 또는 도펀트들을 주입함으로써 개질될 수도 있다. 예로서, n-도펀트는 에칭 선택도를 개질하도록 실리콘 층 내에 포함될 수도 있다. 도펀트들의 부가적인 예들은 Co, W, Ti, Ta, Hf, Sn, As, B, Ge, 및 P를 포함한다.
홀들의 어레이 내의 LCDU 감소
일부 실시예들에서, LCDU는 리소그래피 후 및 하부 재료의 에칭 전에 포토레지스트 내에 형성된 다른 피처들 또는 홀들의 어레이 내에서 감소될 수도 있다. LCDU는 영역 중 상대적으로 작은 영역, 예를 들어, 200 ㎚ × 200 ㎚ 부분에 걸친 홀 사이즈 (예를 들어, 직경) 의 변동을 특징으로 할 수도 있다. 일부 실시예들에서, 1) 포토레지스트 내에 형성된, 상이한 CD들을 가진 복수의 홀들 내에 박층을 증착하고, 박층은 보다 큰 CD 홀들 내에 우선적으로 증착되고, 2) 홀들의 하단부들에서 박층을 제거하도록 박층을 이방성으로 제거하는 하나 이상의 사이클들이 수행된다.
층은 홀들의 하단부들 상에 그리고 측벽들 상에 증착될 것이지만, 홀들의 하단부들에서 제거될 것이다. 층이 보다 큰 홀들 내에 우선적으로 증착되기 때문에, 측벽 두께는 보다 작은 홀들에 대해 보다 큰 홀에서 우선적으로 성장할 것이고, CD를 보다 균일하게 만든다.
증착 화학물질들은 에칭 화학물질뿐만 아니라 상부에 막이 증착되는 재료에 의존할 수도 있다. 비정질 탄소 (a-C) 막들 상에 증착될 황 이산화물 (SO2) 화합물들과 같은 황-함유 화합물들, 비정질 실리콘 (a-Si) 및 산화물 막들 상에 증착될 C4F6 및 C4F8과 같은 플루오르화탄소들, 및 레지스트 폴리머들 상에 증착될 메탄 (CH4) 또는 다른 알칸들을 포함한 예들을 가진 임의의 적절한 화학물질이 사용될 수도 있다. 수소 브롬화물 (HBr) 이 또한 탄소-함유 및 실리콘-함유 막들을 패시베이팅하도록 사용될 수도 있다. 제거 화학물질은 또한 증착 화학물질뿐만 아니라 상부에 막이 증착되는 재료에 의존할 수도 있다. 일 예에서, CH4/N2 증착 화학물질이 N2 제거 화학물질을 따른다.
상기 동작들은 LCDU를 개선하도록 사용될 수도 있지만 리소그래피-규정된 홀들의 CD를 낮춘다는 것이 주의되어야 한다. 일부 실시예들에서, 기판 온도는 LCDU 및 CD를 독립적으로 튜닝하도록 제어될 수도 있다. 레지스트 내의 콘택트 홀 패턴에 대한 CD를 감소시키도록 수행된 멀티 사이클 증착-제거 프로세스에 대한 ESC (electrostatic chuck) 온도의 효과를 도시한, 도 8을 참조하라. ESC 온도는 기판 온도와 상관있다. 도 8로부터 알 수 있는 바와 같이, LCDU는 ESC 온도에 상대적으로 둔감하지만, CD는 ESC 온도에 민감하다. 이것은 LCDU 및 CD의 독립적인 튜닝을 허용한다.
일부 실시예들에서, 증착 및 제거 동작들이 상이한 압력들에서 수행되고, 상기 압력은 제거 동안 보다 높다. 도 9는 증착 시간 및 제거 시간의 함수로서 2개의 상이한 압력들에 대한 LCDU를 도시한다. 보다 저압들에서, 보다 긴 증착이 LCDU를 개선한다. 보다 고압들에서, 제거 시간은 LCDU에 대해 최소 영향을 준다. 증착은 저압들에서 유리하지만 제거는 고압들에서 유리하다.
예들
평활화 기법들이 적용될 수도 있는 다층 스택의 예는 다음과 같다: 타겟 층이 약 1500 Å 두께의 TEOS 층과 같은 실리콘 산화물계 층일 수도 있다. 타겟 층의 상단 상에 애시가능한 하드마스크일 수도 있는 비정질 탄소의 제 1 하층이 있을 수도 있다. 비정질 탄소 층은 강성일 수도 있고 그리고 특히 차후의 단계들에서 비정질 탄소 층이 패터닝될 때 미세한 패턴을 유지하도록 고 모듈러스를 가질 수도 있다. 비정질 탄소 층의 예시적인 두께들은 약 400 Å 또는 약 900 Å일 수도 있다. 비정질 층의 상단 상에 비정질 탄소에 대해 고 에칭 콘트라스트를 가진 비정질 실리콘의 제 2 하층이 있을 수도 있다. 일부 실시예들에서 비정질 실리콘은 도핑된다. 일부 실시예들에서, 비정질 실리콘은 도핑되지 않는다. 이 층은 약 100 Å 두께일 수도 있다. 비정질 실리콘 층의 상단 상에 원자적으로 평활한 층이 있을 수도 있다. 비정질 실리콘 층은 원자적으로 평활한 층에 대해 고 에칭 콘트라스트를 가질 수도 있다. 원자적으로 평활한 층은 약 30 Å 내지 약 60 Å 두께의 실리콘 산화물 층일 수도 있고, 그리고 막의 거칠기가 모노레이어 미만이도록 증착될 수도 있다. 예를 들어, 원자적으로 평활한 층의 평균 거칠기는 약 2 Å일 수도 있다. 원자적으로 평활한 층의 상단 상에 포토레지스트 층이 있을 수도 있다.
상기에 기술된 바와 같이 다층 스택을 사용하여 실리콘 산화물 층 내로의 콘택트 홀의 평활화 패턴 전사의 예는 다음과 같다:
산화물/a-Si 에칭: 600 W TCP /120 Vb (200 ㎐, 50 % DC)/ SF6/CH2F2/N2/He
a-C 하드마스크 개방: 440 W TCP/ 150 Vb/SO2/O2
바이어스 펄싱된 TCP (transformer coupled plasma) 는 도 5에 대해 상기에 기술된 바와 같이 에칭 동안 콘택트 홀들의 코너들 내에 우선적으로 증착하는 패시베이션 층을 제공하는 CH2F2를 사용하여, 산화물 및 a-Si 층들을 에칭하도록 사용될 수도 있다. a-C 하드 마스크 개방 동안, 황은 콘택트 홀들의 코너들 내에 패시베이션 층을 우선적으로 형성할 수도 있다.
상기에 기술된 바와 같이 다층 스택을 사용하여 실리콘 산화물 층 내로의 격자 (grating) 패턴의 패턴 전사 동안의 평활화의 예는 다음과 같다:
레지스트 성장/축소: x 시간들 [산화 (O2 50 W TCP/ 0 바이어스 전압 (Vb), 1 초) + 아르곤 제거 (Ar 300 W TCP/20 Vb/2 초) + 폴리머 패시베이션 층 (CH4/H2 700 W TCP /4 초]
상기의 예는 도 4a 및 도 4b에 대해 상기에 기술된 바와 같은 축소/성장 평활화의 예이다. 산화 및 아르곤 동작들 동안, 콘택트 홀은 (트리밍된 레지스트를 사용하여) 성장되고 그리고 패시베이션 동안, 콘택트 홀은 축소된다. 일 예에서, 폴리머 패시베이션 층은 O2/Ar 에칭이 패시베이팅된 재료를 보다 덜 빠르게 제거하도록 피처의 리세스들 내에 우선적으로 형성될 수도 있다.
산화물 에칭/a-Si 에칭 및 a-C 하드마스크 개방은 상기에 기술된 바와 같이 수행될 수도 있다.
홀들의 어레이 내에서 LCDU를 개선하는 예들이 기술된다. 상기에 기술된 바와 같이 멀티-사이클 증착/제거 프로세스의 증착 (3 초) 및 에칭 (5 초) 의 10개의 사이클들이 레지스트 내의 LCDU를 개선하도록 수행되었다. 챔버 압력은 120 mT이었다. 펄싱된 TCP 플라즈마는 200 W/50 W 펄싱으로 채용되었다. 22 ㎚의 공칭 CD가 사용되었다. 증착 화학물질은 CH4/N2이었고 제거 화학물질은 N2이었다. LCDU 및 CD는 온도의 함수로서 측정되었고, 결과들은 도 8에 도시되었다.
상기에 기술된 바와 같이 멀티-사이클 증착/제거 프로세스의 10 초 증착 및 3 초 에칭의 복수의 사이클들이 레지스트 내의 LCDU를 개선하도록 수행되었다. 챔버 압력은 가변되었다. 온도는 30 ℃이었다. 펄싱된 TCP 플라즈마는 200 W/50 W 펄싱으로 채용되었다. 22 ㎚의 공칭 CD가 사용되었다. 증착 화학물질은 CH4/N2이었고 제거 화학물질은 N2이었다. LCDU는 증착 및 에칭에 대한 압력의 함수로서 측정되었고, 결과들은 도 9에 도시되었다.
장치
개시된 실시예들은 플라즈마 에칭 챔버와 같은 프로세스 챔버 내에서 수행될 수도 있다. 예를 들어, 상기에 기술된 방법들은 ICP (inductively coupled plasma) 또는 CCP (capacitively coupled plasma) 챔버, 또는 다운스트림 플라즈마 챔버 내에서 수행될 수도 있다.
도 7은 다양한 실시예들에 따른 플라즈마 에칭 챔버의 예의 개략적인 도시이다. 플라즈마 에칭 챔버 (700) 는 그 사이에 플라즈마가 생성될 수도 있는 상부 전극 (702) 및 하부 전극 (704) 을 포함한다.
상기에 기술된 바와 같이 상부에 EUV 패터닝을 가진 기판 (799) 은 하부 전극 (704) 상에 위치될 수도 있고 그리고 ESC에 의해 제자리에 홀딩될 수도 있다. 다른 클램핑 메커니즘들이 또한 채용될 수도 있다. 플라즈마 에칭 챔버 (700) 는 플라즈마를 기판 위에 유지하고 그리고 챔버 벽들로부터 떨어진 플라즈마 한정 링들 (706) 을 포함한다. 예를 들어 내벽의 역할을 하는 슈라우드 (shroud) 또는 돔과 같은, 다른 플라즈마 한정 구조체들이 채용될 수도 있다. 일부 실시예들에서, 플라즈마 에칭 챔버 (700) 는 임의의 이러한 플라즈마 한정 구조체들을 포함하지 않을 수도 있다.
도 7의 예에서, 플라즈마 에칭 챔버 (700) 는 상부 전극 (702) 에 연결된 RF (radio frequency) 소스 (710) 및 하부 전극 (704) 에 연결된 RF 소스 (712) 를 가진 2개의 RF 소스들을 포함한다. RF 소스들 (710 및 712) 각각은 2 ㎒, 13.56 ㎒, 27 ㎒, 및 60 ㎒를 포함하는 임의의 적절한 주파수의 하나 이상의 소스들을 포함할 수도 있다. 가스는 하나 이상의 가스 소스들 (714, 716, 및 718) 로부터 챔버 (700) 에 도입될 수도 있다. 예를 들어, 가스 소스 (714) 는 불활성 가스를 포함할 수도 있고, 가스 소스 (716) 는 에천트를 포함할 수도 있고, 그리고 가스 소스 (718) 는 패시베이팅 가스를 포함할 수도 있다. 가스들은 배기 펌프 (722) 를 통해 배기된 과잉 가스 및 반응 부산물들을 사용하여 유입부 (720) 를 통해 챔버에 도입될 수도 있다. 채용될 수도 있는 플라즈마 에칭 챔버의 일 예는 캘리포니아 프리몬트 소재의 Lam Research Corp.으로부터 입수 가능한 2300® Flex™ 반응성 이온 에칭 툴이다. 플라즈마 에칭 챔버들의 추가의 기술은 전체가 참조로서 본 명세서에 인용되는, 미국 특허 제 6,841,943 호 및 제 8,552,334 호에서 발견될 수도 있다.
도 7로 돌아가서, 제어기 (730) 는 RF 소스들 (710 및 712) 뿐만 아니라 가스 소스들 (714, 716, 및 718) 과 연관된 밸브들, 그리고 배기 펌프 (722) 에 연결된다. 일부 실시예들에서, 제어기 (730) 는 플라즈마 에칭 챔버 (700) 의 모든 액티비티들을 제어한다. 제어기 (730) 는 대용량 저장 디바이스 (740) 에 저장되고, 메모리 디바이스 (742) 내로 로딩되고, 그리고 프로세서 (744) 상에서 실행되는 제어 소프트웨어 (738) 를 실행할 수도 있다. 대안적으로, 제어 로직은 제어기 (730) 내에서 하드 코딩될 수도 있다. ASIC들 (Applications Specific Integrated Circuits), PLD들 (Progra㎜able Logic Devices) (예를 들어, FPGA들 (field-progra㎜able gate arrays)) 등은 이들 목적들을 위해 사용될 수도 있다. 다음의 논의에서, "소프트웨어" 또는 "코드"가 사용되는 경우에, 기능적으로 비교 가능한 하드 코딩된 로직이 그 위치에서 사용될 수도 있다. 제어 소프트웨어 (738) 는 타이밍, 가스들의 혼합물, 가스 플로우 레이트들, 챔버 압력, 챔버 온도, 웨이퍼 또는 페데스탈 온도, RF 주파수, RF 전력 레벨들, 기판 페데스탈, 척 및/또는 서셉터 위치, 및 플라즈마 에칭 챔버 (700) 에 의해 수행된 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들을 포함할 수도 있다. 제어 소프트웨어 (738) 는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 객체들은 다양한 프로세스 툴 프로세스들을 실시하도록 사용된 프로세스 툴 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 제어 소프트웨어 (738) 는 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다.
일부 실시예들에서, 제어 소프트웨어 (738) 는 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (input/output control) 시퀀싱 인스트럭션들을 포함할 수도 있다. 제어기 (730) 와 연관된 대용량 저장 디바이스 (740) 및/또는 메모리 디바이스 (742) 에 저장된 다른 컴퓨터 소프트웨어 및/또는 프로그램들이 일부 실시예들에서 채용될 수도 있다. 이러한 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 프로세스 가스 제어 프로그램, 압력 제어 프로그램, 및 RF 소스 제어 프로그램들을 포함한다.
프로세스 가스 제어 프로그램은 가스 조성 (예를 들어, 본 명세서에 기술된 바와 같은 플루오르화 가스들, 유동성 실리콘 소스들, 산화제들) 및 플로우 레이트들을 제어하고 선택 가능하게 챔버 내의 압력을 안정화하도록 에칭 전에 챔버 내로 가스를 흘리기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램은 예를 들어, 챔버의 배기 시스템 내의 쓰로틀 밸브, 챔버 내로의 가스 플로우, 등을 조절함으로써 챔버 내의 압력을 제어하기 위한 코드를 포함할 수도 있다. RF 소스 제어 프로그램은 본 명세서의 실시예들에 따라 전극들에 인가된 RF 전력 레벨들을 설정하기 위한 코드를 포함할 수도 있다.
일부 실시예들에서, 제어기 (730) 와 연관된 사용자 인터페이스가 있을 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽적인 소프트웨어 디스플레이들, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
일부 실시예들에서, 제어기 (730) 에 의해 조정된 파라미터들은 프로세스 조건들과 관련될 수도 있다. 비제한적인 예들은 프로세스 가스 조성 및 플로우 레이트들, 페데스탈 온도, 고체 실리콘 소스 온도, 압력, (RF 바이어스 전력 레벨들, 멀티-존 코일의 존들 내의 전류와 같은) 플라즈마 조건들, 등을 포함한다. 이들 파라미터들은 사용자 인터페이스를 활용하여 입력될 수도 있는, 레시피의 형태로 사용자에게 제공될 수도 있다.
프로세스를 모니터링하기 위한 신호들은 다양한 프로세스 툴 센서들로부터 시스템 제어기 (730) 의 아날로그 입력 접속부 및/또는 디지털 입력 접속부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 플라즈마 에칭 챔버 (700) 의 아날로그 출력 접속부 및 디지털 출력 접속부 상에 출력될 수도 있다. 모니터링될 수도 있는 센서들의 비제한적인 예들은 질량 유량 제어기들, (압력계들 (manometers) 과 같은) 압력 센서들, 열전대들 (thermocouple), 등을 포함한다. 적절하게 프로그램된 피드백 및 제어 알고리즘들이 프로세스 조건들을 유지하기 위해 이들 센서들로부터의 데이터와 함께 사용될 수도 있다.
제어기 (730) 는 상기 기술된 선택적인 에칭 프로세스들을 구현하기 위한 프로그램 인스트럭션들을 제공할 수도 있다. 프로그램 인스트럭션들은 RF 바이어스 전력 레벨, 멀티-존 코일의 존들 내의 전류, 압력, 페데스탈 온도, 고체 실리콘 소스 온도, 가스 플로우 레이트, 등과 같은 다양한 프로세스 파라미터들을 제어할 수도 있다. 인스트럭션들은 본 명세서에 기술된 다양한 실시예들에 따라 실리콘 질화물 막들을 선택적으로 에칭하도록 파라미터들을 제어할 수도 있다.
제어기 (730) 는 통상적으로 본 장치가 개시된 실시예들에 따른 방법을 수행하기 위해 인스트럭션들을 실행하도록 구성된 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 개시된 실시예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신-판독가능 매체는 예를 들어, 상기에 기술된 바와 같이, 제어기 (730) 와 커플링될 수도 있다.
일부 구현예들에서, 제어기 (730) 는 상술된 예들의 일부일 수도 있는 시스템의 일부인 시스템 제어기의 일부일 수도 있거나 시스템 제어기의 일부를 형성할 수도 있다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이러한 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 시스템 제어기는, 시스템의 프로세싱 조건들 및/또는 타입에 따라서, 예를 들어 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, RF 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 전달 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스를 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 시스템 제어기는 인스트럭션들을 수신하고 인스트럭션들을 발행하고 동작을 제어하고 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 시스템 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 이산화 실리콘, 표면들, 회로들, 및/또는 기판의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어에 의해서 규정된 레시피의 일부일 수도 있다.
시스템 제어기는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 되는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 시스템 제어기는 기판 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 가능하게 하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 시스템 제어기는 하나 이상의 동작들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 시스템 제어기가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 시스템 제어기는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer depositon) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 스트립 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 시스템 제어기는, 반도체 제조 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
결론
상술한 실시예들이 이해의 명료성의 목적들을 위해 일부 상세히 기술되지만, 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 본 실시예들의 프로세스들, 시스템들, 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 따라서, 본 실시예들은 예시적인 것이지 제한적인 것으로 고려되지 않고, 본 실시예들은 본 명세서에 제공된 상세사항들에 제한되지 않는다.

Claims (1)

  1. 기판 상의 하나 이상의 층들 내에 패터닝된 측벽들 및 하단부들을 포함한 복수의 홀들을 포함한 상기 기판을 수용하는 단계로서, 상기 홀들은 공칭 CD (critical dimension) 로 패터닝되고 제 1 LCDU (local critical dimension uniformity) (3 시그마) 를 갖고, 상기 복수의 홀들은 상이한 사이즈들의 홀들을 포함하고 그리고 LCDU (3 시그마) 는 상기 복수의 홀들의 홀 사이즈의 변동을 특징으로 하는, 상기 기판을 수용하는 단계; 및
    상기 하나 이상의 층들 내에서 멀티-사이클 증착-에칭 동작을 수행하는 단계로서, 상기 사이클 각각은 (a) 상기 홀들의 상기 측벽들 및 하단부들 상을 포함하여, 상기 홀들 내에 제 1 재료를 증착하는 동작 및 (b) 상기 홀들의 상기 하단부들로부터 상기 제 1 재료를 제거하기 위해 상기 홀들로부터 상기 제 1 재료를 이방성으로 제거하는 동작을 포함하고, 상기 기판이 배치되는 챔버의 챔버 압력은 상기 동작 (a) 보다 상기 동작 (b) 동안 보다 높고, 상기 홀들은 상기 멀티-사이클 증착-에칭 후에 제 2 LCDU (3 시그마) 를 갖고, 상기 제 2 LCDU (3 시그마) 는 상기 제 1 LCDU (3 시그마) 미만이고, 상기 동작 (a) 는 상기 복수의 홀들 중 보다 큰 홀들에서 상기 제 1 재료를 우선적으로 증착하는 것을 포함하는, 상기 멀티-사이클 증착-에칭 동작을 수행하는 단계를 포함하는, 방법.
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