KR20240029787A - 내화성 금속들 및 다른 고 표면 결합 에너지 재료들의 원자 층 에칭 및 평활화 (smoothing) - Google Patents

내화성 금속들 및 다른 고 표면 결합 에너지 재료들의 원자 층 에칭 및 평활화 (smoothing) Download PDF

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Abstract

기판 상의 내화성 금속 또는 다른 고 표면 결합 에너지 재료를 에칭하는 것은 내화성 금속/고 EO 표면의 평활도 (smoothness) 를 유지하거나 상승시킬 수 있고, 일부 경우들에서 극도의 평활화를 생성한다. 노출된 내화성 금속/고 EO 표면을 갖는 기판이 제공된다. 내화성 금속/고 EO 표면은 표면을 개질하고 개질된 내화성 금속/고 EO 표면을 형성하도록 개질 가스에 노출된다. 개질된 내화성 금속/고 EO 표면은 개질된 내화성 금속/고 EO 표면을 제거한 후 노출된 내화성 금속/고 EO 표면이 개질 가스에 기판 표면을 노출하기 전 기판 표면만큼 평활하거나 (smooth) 기판 표면보다 평활하도록, 아래에 있는 개질되지 않은 내화성 금속/고 EO 표면에 대해 개질된 내화성 금속/고 EO 표면을 우선적으로 제거하도록 에너제틱 입자에 노출된다.

Description

내화성 금속들 및 다른 고 표면 결합 에너지 재료들의 원자 층 에칭 및 평활화 (smoothing){ATOMIC LAYER ETCHING AND SMOOTHING OF REFRACTORY METALS AND OTHER HIGH SURFACE BINDING ENERGY MATERIALS}
관련 출원들에 대한 교차 참조
본 출원은 2018년 3월 30일에 출원된, 명칭이 ATOMIC LAYER ETCHING AND SMOOTHING OF REFRACTORY METALS AND OTHER HIGH SURFACE BINDING ENERGY MATERIALS인 미국 특허 가출원 번호 제 62/650,469 호의 우선권을 주장하고, 이는 모든 목적들을 위해 전체가 참조로서 본 명세서에 인용된다.
본 출원은 또한 다음의 미국 특허 출원들: 2016년 8월 31일에 출원되고, 명칭이 “ALE SMOOTHNESS: IN AND OUTSIDE SEMICONDUCTOR INDUSTRY”인 미국 특허 출원 번호 제 15/253,481 호 및 2017년 12월 13일에 출원되고, 명칭이 “DESIGNER ATOMIC LAYER ETCHING”인 미국 특허 출원 번호 제 15/841,205 호를, 내화성 금속들의 원자 층 에칭에 관한 이들의 개시들에 대해 참조로서 인용한다.
반도체 제조 프로세스들은 다양한 재료들의 에칭을 포함한다. 피처 사이즈들이 축소됨에 따라, 원자 층 에칭 (Atomic Layer Etch; ALE) 과 같은 원자 스케일 프로세싱에 대해 성장하는 수요가 있다.
내화성 금속들 및 다른 높은 표면 결합 에너지 재료들에 대해 평활한, 적어도 일부 경우들에서 매우 평활한 에칭 프론트 및 라인 에지, 그리고 일부 경우들에서 주위 재료들에 대해 개선된 선택도를 산출하는 에칭 프로세스들이 개시된다. 특정한 ALE (Atomic Layer Etch) 프로세스들이 Mo, Ta 및 Ru와 같은 내화성 금속들에 대해 입증되었고, 입자들로 구성된 다양한 재료들을 프로세싱하기 위해 사용될 수 있다. ALE는 평활한 금속 라인들을 생성하기 위해 방향성 패턴 전사 (transfer) 에 사용될 수 있지만, 다른 목적들을 위해 또한 적용될 수 있다. 예를 들어, 신뢰성 및 디바이스 전기적 성능 모두를 위해 연속적인, 평활한, 그리고 원자적으로 박형인 (atomically thin) 컨포멀한 (conformal) 라이너들 (예를 들어, 확산 배리어 (barrier) 또는 접착 촉진 층) 을 제공하는 것이 목표된다. 예를 들어, 증착된 라이너가 증착된 것만큼 목표된 것보다 두껍고 그리고/또는 보다 거칠면, ALE 에칭백 (etchback) 은 동시에 라이너를 적절하게 박형이고 평활하게 하도록 활용될 수도 있다.
다양한 실시예들에 따라, 기판 상의 내화성 금속 또는 다른 고 표면 결합 에너지 (고 EO) 재료를 에칭하는 방법이 제공된다. 방법은 노출된 내화성 금속/고 EO 표면을 포함하는 기판을 제공하고, 표면을 개질하고 개질된 내화성 금속/고 EO 표면을 형성하도록 개질 가스에 내화성 금속/고 EO 표면을 노출하고, 그리고 아래에 있는 개질되지 않은 내화성 금속/고 EO 표면에 대해 개질된 내화성 금속/고 EO 표면을 우선적으로 제거하도록 에너제틱 (energetic) 입자에 개질된 내화성 금속/고 EO 표면을 노출하는 단계를 포함할 수 있다. 개질된 내화성 금속/고 EO 표면을 제거한 후 노출된 내화성 금속/고 EO 표면은 개질 가스에 기판 표면을 노출하기 전 기판 표면만큼 평활하거나 기판 표면보다 평활하다.
내화성 금속/고 EO 표면의 평활도 (smoothness) 는 예를 들어, 10 ％ RMS보다 크게, 20 ％보다 크게, 30 ％보다 크게, 40 ％보다 크게, 50 ％보다 크게, 60 ％보다 크게, 70 ％보다 크게, 75 ％ 이상, 80 ％보다 크게, 또는 90 ％ RMS보다 크게 평활도의 상승의 대략 10 배만큼 상승되는 방법에 의해 유지되거나 상승될 수도 있다.
내화성 금속/고 EO 표면은 Nb, Mo, Ta, W, Re, Ru, Rh, Os, Ir, Ti, V, Cr, Zr 및 Hf의 그룹으로부터 선택된 내화성 금속일 수도 있다. 예를 들어, 내화성 금속은 Mo, Ta 및 Ru의 그룹으로부터 선택될 수도 있다.
개질 가스는 O2 또는 또 다른 산소 함유 가스를 포함할 수도 있다.
개질 가스는 Cl2 또는 또 다른 염소 함유 가스를 포함할 수도 있다.
개질 가스는 O2 또는 또 다른 산소 함유 가스, 및 Cl2 또는 또 다른 염소 함유 가스의 혼합물을 포함할 수도 있다.
에너제틱 입자는 Ar 플라즈마와 같은 불활성 이온 플라즈마일 수도 있다.
내화성 금속에 선택적인 개질 가스 혼합물이 사용될 수도 있다.
내화성 금속/고 EO 표면은 Al2O3, In2O3, MgO, SnO, Ta2O5, TiO2 및 ZrO2와 같은 옥사이드들; BC, SiC 및 WC와 같은 카바이드들; BN, TaN, TiN과 같은 나이트라이드들; ZnS 및 MoS2와 같은 설파이드들; 및 YBCO와 같은 초전도체들의 그룹으로부터 선택된 재료일 수도 있다.
기판 표면은 반도체 또는 비반도체 프로세싱 적용예들을 위해 평활화될 수도 있다.
기판을 프로세싱하기 위해 구성된 장치가 또한 제공된다. 장치는 샤워헤드 및 재료를 갖는 기판을 홀딩하기 위한 기판 지지부를 포함하는 프로세스 챔버, 플라즈마 생성기, 및 적어도 하나의 프로세서 및 메모리를 갖는 제어기를 포함할 수도 있다. 적어도 하나의 프로세서 및 메모리는 서로 통신 가능하게 연결될 수도 있고, 적어도 하나의 프로세서는 적어도 플로우-제어 하드웨어와 동작 가능하게 연결될 수도 있고, 그리고 메모리는 기판 상에서 내화성 금속/고 EO를 에칭하기 위한 머신-판독 가능한 (machine-readable) 인스트럭션들을 저장할 수도 있고, 인스트럭션들은: 노출된 내화성 금속/고 EO 표면을 포함하는 기판을 제공하는 단계; 표면을 개질하고 개질된 내화성 금속/고 EO 표면을 형성하도록 개질 가스에 내화성 금속/고 EO 표면을 노출하는 단계; 및 아래에 있는 개질되지 않은 내화성 금속/고 EO 표면에 대해 개질된 내화성 금속/고 EO 표면을 우선적으로 제거하도록 에너지 입자에 개질된 내화성 금속 표면을 노출하는 단계를 포함한다. 개질된 내화성 금속/고 EO 표면을 제거한 후 노출된 내화성 금속/고 EO 표면은 개질 가스에 기판 표면을 노출하기 전 기판 표면만큼 평활하거나 기판 표면보다 평활하다.
본 개시의 이들 및 다른 양태들은 도면들을 참조하는 것을 포함하여 이하의 상세한 기술에서 추가로 기술된다.
도 1은 본 개시의 실시예들에 따른 ALE 사이클의 2 개의 예시적인 개략적인 예시들을 도시한다.
도 2는 본 개시의 일 실시예에 따라, 좌측에 가시적인 손상, 거칠기, 또는 입자 경계들을 갖는 유입 기판 표면, 우측에 ALE에 의해 모두 감소된 유입 기판 표면의 SEM 이미지들을 도시한다.
도 3a 및 도 3b는 다른 에칭 프로세스들 및 화학물질들과 비교하여 본 개시의 일 실시예에 따른 Ru 평활화에 대해 획득된 ALE 결과들의 비교를 도시하는 데이터를 제시한다.
도 4는 O2/Cl2 개질 화학물질을 활용하는 Mo를 사용하여 입증된 본 개시의 일 실시예에 따른 ALE 프로세스의 고 선택도를 보여주는 SEM 이미지들을 도시한다.
도 5는 본 개시의 실시예들에 따른 Cl2 및 O2 개질 혼합물 화학물질들이 Cl2 단독 또는 O2 단독 개질 화학물질들에 비해 Mo 블랭킷 막들의 10 내지 20 배 보다 빠른 에칭 레이트를 나타낸다는 것을 입증하는 데이터의 플롯을 도시한다.
도 6은 본 개시의 실시예들에 따른 기판 상의 내화성 금속 또는 다른 높은 EO 재료를 에칭하는 방법의 플로우 차트를 도시한다.
도 7은 본 명세서의 특정한 실시예들을 구현하기에 적절한 유도성으로 커플링된 플라즈마 에칭 장치의 단면도를 개략적으로 도시한다.
도 8은 본 명세서의 특정한 실시예들을 구현하기에 적절한 다양한 모듈들을 갖는 반도체 프로세스 클러스터 아키텍처 (cluster architecture) 를 도시한다.
이하의 기술 (description) 에서, 제시된 실시예들의 완전한 이해를 제공하기 위해 수많은 구체적 상세들이 제시된다. 개시된 실시예들은 이들 구체적 상세들의 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 기술되지 않았다. 개시된 실시예들이 구체적 실시예들과 함께 기술될 것이지만, 이는 개시된 실시예들을 제한하도록 의도되지 않았다는 것이 이해될 것이다.
에칭 프로세스들은 종종 재료를 제거하기 위해 에칭될 재료를 에칭 가스 조합에 노출시키는 것을 수반한다. 그러나, 이러한 제거는 일부 경우들에서 목표된 것보다 많이 에칭할 수도 있고, 또는 바람직하지 않은 피처 프로파일을 발생시킨다. 피처 사이즈들이 축소됨에 따라, 원자 스케일 프로세싱에 대한 증가하는 수요가 있다.
일부 반응성 이온 에칭 (Reactive Ion Etch; RIE) 레짐들 (regimes) 은 측벽들의 라인 폭 거칠기 (Line Width Roughness; LWR) 를 개선하는 것으로 공지되었지만, 거의 2 nm 미만이다. 또한, RIE의 에칭 프론트에서, 셀비지 (selvage) 층을 형성하는 확률적인 거동은 5 nm와 유사한 스케일로 표면을 거칠게 하는 경향이 있다. 확률적 효과들, 이온-산란 (ion-scattering), 및 마이크로-마스킹 (micro-masking) 을 포함하는 RIE가 표면을 거칠게 하는 이유에 대한 많은 제안된 메커니즘들이 있다. 이들 메커니즘들은 낮은 표면 장력으로 인해 열역학적으로 유리할 수 있는 표면의 평탄화 (flattening) 를 동역학적으로 방해한다.
발전된 반도체 제작을 위한 전기적 요건들을 충족하는데 도움이 되도록 평활한 에칭 라인들이 점점 바람직하다. 피처 사이즈가 계속해서 축소됨에 따라, 금속 라인들의 임계 치수는 10 nm 이하 레짐에 도달한다. 그러나 금속들은 결정 입자 구조체를 갖는다. 반응성 이온 에칭은 통상적으로 결정 입자들 자체보다 입자 경계들에서 보다 빠른 반응을 갖는다. 금속 입자 경계들에서의 이 우선적인 에칭은 금속 콘택트 라인들의 저항을 증가시키고 변화를 유발하는 라인 에지 거칠기를 생성한다.
내화성 금속들 및 다른 고 표면 결합 에너지 재료들에 대해 평활한, 적어도 일부 경우들에서 매우 평활한 (예를 들어, 에칭 전 표면 거칠기보다 최대 50 ％ 이상, 60 ％ 이상, 70 ％ 이상, 75 ％ 이상, 80 ％ 이상, 또는 90 ％ 이상 RMS (Root Mean Square)) 에칭 프론트 및 라인 에지, 및 일부 경우들에서 주변 재료들에 대한 개선된 선택도를 산출하는 에칭 프로세스들이 개시된다. Mo, Ta 및 Ru와 같은 내화성 금속들에서 특정한 ALE 프로세스들이 입증되었고, 입자들로 구성된 다양한 재료들을 프로세싱하기 위해 사용될 수 있다. 평활한 금속 라인들을 생성하도록 방향성 패턴 전사에 ALE가 사용될 수 있지만, 다른 목적들을 위해 또한 적용될 수 있다. 이와 관련하여, 신뢰성 및 디바이스 전기적 성능 모두를 위해 연속적인, 평활한, 그리고 원자적으로 박형인 컨포멀한 라이너들 (예를 들어, 확산 배리어 또는 접착 촉진 층) 을 제공하는 것이 목표된다. 예를 들어, 증착된 라이너가 증착될 때 목표된 것보다 두껍고 그리고/또는 보다 거칠면, ALE 에칭백은 동시에 라이너를 적절하게 박형이고 평활하게 하도록 활용할 수도 있고, 이에 따라 목표된 결과를 제공한다.
ALE는 원자 스케일 심층 (in-depth) 분해능 (resolution) 및 제어로 초 박층들의 블랭킷 제거 또는 패턴 규정 에칭을 위해 발전된 반도체 제작 (예를 들어, 10 nm 미만의 기술 노드) 에 사용된 다단계 프로세스이다. ALE는 순차적인 자기-제한 (self-limiting) 반응들을 사용하는 재료의 박층들을 제거하는 기법이다. 원자 층 에칭 기법들의 예들은 미국 특허 번호 제 8,883,028 호 및 미국 특허 번호 제 8,808,561 호에 기술되고, 이들은 예시적인 원자 층 에칭 및 에칭 기법들을 기술하는 목적들을 위해 참조로서 본 명세서에 인용된다.
“ALE 사이클”의 개념은 본 명세서의 다양한 실시예들의 논의에 관한 것이다. 일반적으로 ALE 사이클은 단층을 에칭하는 것과 같은 에칭 프로세스를 한 번 수행하기 위해 사용된 최소 세트의 동작들이다. 일 사이클의 결과는 기판 표면 상의 막 층의 적어도 일부가 에칭되는 것이다. 통상적으로, ALE 사이클은 개질된 층을 형성하기 위한 개질 동작을 포함하고, 이 개질된 층만을 제거하거나 에칭하기 위한 제거 동작으로 이어진다. 사이클은 반응물질들 또는 부산물들 중 하나를 스위핑 (sweeping) 또는 퍼징하는 (purging) 것과 같은 특정한 보조 동작들을 포함할 수도 있다. 일반적으로, 일 사이클은 동작들의 고유의 시퀀스의 일 예를 포함한다. 예로서, ALE 사이클은 이하의 동작들: (i) 개질 가스의 전달, (ii) 챔버로부터 반응물질 가스의 퍼징, (iii) 제거 가스 및 선택 가능한 플라즈마의 전달, 및 (iv) 챔버의 퍼징을 포함할 수도 있다. 일부 실시예들에서, 에칭은 결과적인 표면이 시작 표면보다 훨씬 더 평활한 것을 포함하여 보다 평활할 수도 있도록 하는 것을 포함하여 비컨포멀하게 (nonconformally) 수행될 수도 있다.
도 1은 ALE 사이클의 2 개의 개략적인 예시들을 도시한다. 도면들 (171a 내지 171e) 은 일반적인 ALE 사이클을 도시한다. (171a) 에서, 기판이 제공된다. (171b) 에서, 기판의 표면이 개질된다. (171c) 에서, 다음 단계가 준비된다. (171d) 에서, 개질된 층이 에칭된다. (171e) 에서, 개질된 층은 제거된다. 유사하게, 도면들 (172a 내지 172e) 은 내화성 금속 막을 에칭하기 위한 ALE 사이클의 일 예를 도시한다. (172a) 에서, 많은 Ru 금속 원자들을 포함하는, 기판 상의 노출된 Ru 막 표면이 제공된다. (172b) 에서, 기판에 도입된, 예를 들어 산소 가스를 포함하는 개질 가스는 기판의 Ru 금속 표면을 개질한다. (172b) 의 개략도는 일부 개질 가스가 예로서 기판의 표면 상에 흡착된다는 것을 도시한다. 산소가 도 1에 도시되었지만, 금속 원자를 갖는 휘발성 종을 형성하는 적합한 산소 함유 화합물이 사용될 수도 있다. 다른 실시예들에서, 이하에 더 기술된 바와 같이, 금속 원자를 갖는 휘발성 종을 형성하는 염소 또는 적합한 염소 함유 가스가 사용될 수도 있고, 또는 산소 및 염소 가스들, 또는 적합한 산소 함유 가스들 및 염소 함유 가스들의 조합이 특정한 내화성 금속들에 유리하게 사용될 수도 있다. (172c) 에서, 개질 가스는 챔버로부터 퍼지된다. (172d) 에서, 질소, 아르곤, 네온, 헬륨, 또는 이들의 조합들을 포함하는 불활성 가스와 같은 제거 가스, 예를 들어 아르곤이 플라즈마로 도입되어, Ar+ 플라즈마 종 및 화살표들에 의해 나타낸 바와 같이 아르곤 이온들 (에너제틱 입자들) 을 형성하고, 기판의 개질된 내화성 금속 표면을 제거하기 위해 이방성 이온 충격이 수행된다. 이 동작 동안, 바이어스가 기판을 향해 이온들을 끌어당기도록 기판에 인가된다. (172e) 에서, 챔버는 퍼지되고, 부산물들이 제거된다.
사이클이 약 0.1 nm 내지 약 50 nm의 재료, 또는 약 0.1 nm 내지 약 20 nm의 재료, 또는 약 0.1 nm 내지 약 2 nm의 재료, 또는 약 0.1 nm 내지 약 5 nm의 재료, 또는 약 0.2 nm 내지 약 50 nm의 재료, 또는 약 0.2 nm 내지 약 5 nm의 재료만 부분적으로 에칭할 수도 있다. 일 사이클에서 에칭된 재료의 양은 자기-제한 방식에서 에칭의 목적에 종속될 수도 있다. 일부 실시예들에서, ALE의 사이클이 재료의 단층보다 적게 제거할 수도 있다.
챔버 압력, 기판 온도, 플라즈마 전력, 주파수, 유형, 및 바이어스 전력과 같은 ALE 프로세스 조건들은 에칭될 재료, 에칭될 재료를 개질하기 위해 사용된 가스들의 조성, 에칭될 재료 아래에 있는 재료, 및 개질된 재료를 제거하기 위해 사용된 가스들의 조성에 종속된다.
ALE는 2 개 (이상) 의 개별적인 동작들: 개질 (동작 A) 및 제거 (동작 B) 로 에칭 프로세스를 분할하는 것을 수반한다. 예를 들어, 개질 동작은 표면 층이 제거 동작 동안 쉽게 제거될 수 있도록 표면 층을 개질한다. 박층의 재료가 사이클마다 제거되고, 일 사이클은 개질 및 제거를 포함하고, 그리고 사이클은 목표된 깊이에 도달될 때까지 반복될 수 있다. 시너지 (synergy) 는 동작 A 및 동작 B의 상호작용으로 인해 양호한 에칭이 발생한다는 것을 의미한다. ALE에서, 동작 A 및 동작 B는 공간 또는 시간으로 분리된다.
양호한 원자 층 에칭은 동작 A 및 동작 B의 상호작용으로 인해 발생하고, 이하의 “ALE 시너지” 메트릭은 상승 (synergistic) 상호작용의 강도와 영향을 정량화하기 위해 사용된다. ALE 시너지는:
(방정식 1) 로 계산되고,
EPC (“Etch Per Cycle”) 는 통상적으로 많은 사이클들에 걸쳐 평균이 되는 일 ALE 사이클에서 제거된 기판 재료의 두께이고, A 및 B는 독립적으로 이들 동작들을 수행함으로써 기준점들로서 독립된 개질 동작 및 제거 동작으로부터 각각 측정된 EPC에 대한 기여이다.
시너지는 ALE 거동의 많은 양태들을 캡처하는 테스트이고, 상이한 ALE 조건들 및 시스템들을 비교하는데 잘 맞는다 (well-suited). 동작 A로부터 반응물질들이 소비된 후 동작 B의 에칭이 중단되는 이유에 대한 기본 메커니즘이다. 따라서 종횡비 독립성, 균일성, 평활도, 및 선택도와 같은 ALE 이점들에서 자기-제한 거동에 대한 책임이 있다.
개시된 실시예들은 고 시너지를 갖는 ALE 프로세스를 달성하도록 구조화된다―100 ％ 시너지를 갖는 ALE 프로세스가 이상적이다. 이 이상은 액세스 가능한 프로세스 조건들, 웨이퍼 쓰루풋 (throughput) 요건들, 등과 같은 미리 결정된 실질적 고려사항들의 모든 경우들에서 달성되는 것이 불가능할 수도 있다. 그러나, 100 ％의 이상보다 작은 시너지에 대한 허용 오차는 적용예 및 기술 노드에 종속될 것이고, 아마도 연속적인 기술 생성 각각은 보다 높은 레벨들의 이상 (ideality) 을 요구할 것이다.
고 시너지를 갖는 ALE 프로세스를 설계하기 위한 개시된 실시예들은 전체 ALE 프로세스를 특징짓는 에너지들과 100 ％에 가까운 시너지로 에칭을 달성하기 위해 극복되는 에너지 배리어들 사이의 계층적 관계를 달성하는 것에 기반한다.
이 관계는 이하와 같다:
Emod < Edes < EO
EO, Emod, 및 Edes는 에칭될 재료의 특성들 및 반응물질에 의해 결정된다.
EO는 개질되지 않은 재료의 표면 결합 에너지이고, 표면으로부터 제거되는 것으로부터 원자들을 유지하는 응집력이다.
Emod (때때로 Eads) 는 표면을 개질하기 위한 흡착 배리어이고, 반응물질들을 해리하거나 표면 원자들을 재조직하려는 필요성으로부터 발생한다.
Edes는 탈착 배리어이고, 에너지는 개질된 표면으로부터 부산물을 제거하기 위해 사용된다.
개시된 실시예들은 Nb, Mo, Ta, W, Re, Ru, Rh, Os, Ir, Ti, V, Cr, Zr 및 Hf, 특히 Mo, Ta 및 Ru를 포함하는 내화성 금속들의 ALE를 수행하기에 적합하다. W가 반도체 프로세싱 맥락들에서 오래 통합되고 연구되었지만, 최근 텅스텐 ALE 제거 및 평활화 작업을 포함하여, 다른 내화성 금속들의 ALE는 임의의 상당한 범위로 지금까지 해결되지 않았다. 특히, 극도의 평활화를 포함하는, 유리한 평활화를 제공하기 위해 이방성, 또는 방향성 ALE가 본 명세서에 도시되고, 이전에 연구되지 않은 내화성 금속을 상당한 범위로 발생시킨다. 다른 고 표면 결합 에너지 재료들은 또한 기술된 바와 같이 ALE 프로세싱으로부터 또한 이익을 얻을 수도 있다.
내화성 금속들은 고 EO를 갖기 때문에 ALE에 좋은 후보들이다. Keren J. Kanarik 및 Richard A. Gottscho의, “Atomic Layer Etching: Rethinking the Art of Etch”, Journal of Physical Chemistry Letters, 9 (16), pp. 4814-4821, 2018에 추가로 설명된 바와 같이, 본 개시에 따른 양태들 및 실시예들에 관한 고 EO 재료들의 설명을 위해 본 명세서에 참조로서 인용된다. 설명된 바와 같이, 고 EO 재료들은 고 시너지 및 자기-제한 ALE의 면에서 잘 기능할 것으로 예측된다. EO > 6 eV를 갖는 우수한 후보 ALE 원소 재료들은 예를 들어, 예컨대 W, Ta, Mo, Re, 및 Ru와 같은 내화성 금속들과 함께 C를 포함한다. 다른 고 표면 결합 에너지 (고 EO) 재료들은 Al2O3, In2O3, MgO, SnO, Ta2O5, TiO2 및 ZrO2와 같은 옥사이드들; BC, SiC 및 WC와 같은 카바이드들; BN, TaN, TiN과 같은 나이트라이드들; ZnS 및 MoS2와 같은 설파이드들; 및 YBCO와 같은 초전도체들을 포함한다. 고 EO를 갖는 재료들이 열, 마모, 및 에칭에 대해 저항성으로 공지되었지만, 분석은 이러한 재료들이 ALE로 에칭될 때 보다 잘 제어 가능하다는 것 (즉, 보다 높은 시너지로 인해 보다 이상적임) 을 나타낸다.
실시예들은 반도체 프로세싱 또는 다른 적용예들에 대한 단독 또는 클러스터링된 (clustered) 하드웨어뿐만 아니라 새로운 또는 개선된 유닛 또는 통합된 프로세스들을 개발하기 위해 사용될 수 있다. 방법론은 오프라인 사용을 위해 적절한 컴퓨터 소프트웨어로 구현되거나 레시피 개발, 프로세스 증명 (qualification), 또는 프로세스 제어를 위한 프로세스 툴에 임베딩될 (embedded) 수 있다. 이하의 논의에서, ALE가 몰리브덴 (Mo), 루테늄 (Ru) 및 탄탈룸의 평활화, 일부 경우들에서 예측되지 않은 극도의 평활화, 예를 들어 초기 막 표면 거칠기로부터, 10 ％ RMS보다 크게, 20 ％보다 크게, 30 ％보다 크게, 40 ％보다 크게, 또는 50 ％보다 크게, 60 ％보다 크게, 70 ％보다 크게, 75 ％ 이상, 80 ％보다 크게, 또는 90 ％ RMS보다 크게 평활도의 상승 (거칠기의 감소) 에 대략 10 배 만큼 상승을 발생시키는 비한정적인 예들이 제공된다.
일 ALE 사이클에서 표면 상의 반응 레이트는 입자들을 입자 경계들과 구분하지 않고, 균등화된 것으로 밝혀졌다. 이는 기술적 이점들로 이어지고:
1) 금속 표면이 증착될 때 아주 깨끗한 (pristine) 표면의 거칠기를 유지하거나 심지어 감소시키는 동안 리세스될 (recessed) 수 있다.
2) 라이너/충진 유전체 재료들을 마스킹하기 위한 금속 에칭의 고 선택도는 개질 가스 화학물질의 조작에 의해 달성될 수 있다. 화학물질은 주위 재료들을 개질하지 않으면서 금속 라인과 반응하도록 선택될 수 있다. 선택도는 상이한 금속들 사이에서, 그리고 상이한 금속들과 반도체 또는 유전체 재료들 사이에서 달성될 수 있다.
결과들은 ALE가 에칭이 시작된 표면보다 훨씬 보다 평활한 표면을 생성할 수 있다는 것을 보여준다. 예기치 않게, 효과는 50 ％ RMS보다 크게, 60 ％보다 크게, 70 ％보다 크게, 75 ％보다 크게, 80 ％보다 크게, 또는 90 ％ RMS보다 크게; 예컨대, 도 2에서 알 수 있는 바와 같이 제거를 위해 Ar 플라즈마 및 개질 가스로서 O2를 사용하여 Ru ALE의 100 사이클들 후 75 ％ 평활화를 위해 (0.2 nm로 0.8 nm RMS) 극도의 평활화를 생성하여, 특히 극적일 수 있다. 도 2는 본 개시의 실시예에 따라, 좌측에 가시적인 손상, 거칠기, 또는 입자 경계들을 갖는 유입 기판 표면, 우측에 ALE에 의해 모두 감소된 SEM (Scanning Electron Microscope) 이미지들을 도시한다.
적합한 개질 가스 화학물질은 휘발성 화합물을 형성하기 위해 반응할 수 있다. 열 탈착 온도 측정들은 유용하게 참조될 수 있다. 적합한 개질 가스들은 O2, Cl2, BCl3, H2 및 CF4를 포함할 수 있다. 예를 들어, O2는 C를 에칭하고 평활화하기에 효과적이고, Ru의 극도의 평활화를 제공하는 것으로 도시되었고; Cl2는 Ta 및 W의 에칭 및 평활화에 효과적인 것으로 도시되었고; 그리고 Cl2와 O2의 혼합물들은 Mo의 에칭 및 평활화에 효과적인 것으로 도시되었다. 그리고 BCl3, H2 및 CF4는 옥사이드들과 함께 효과적이다.
많은 예들에서, 예를 들어 80 ％보다 크고, 또는 90 ％ 이상인 고 시너지는 평활화를 향상시킨다.
적합한 조건들은:
동작 A (개질) 에 대해:
압력: 약 50 내지 100 mT, 예를 들어, 50, 60, 70, 80, 90, 또는 100 mT;
전력: 바이어스 없음; 약 100 내지 1000 W, 예를 들어, 100, 200, 300, 400, 500, 600, 700, 800, 900 또는 1000 W의 소스 전력;
온도: 재료 특정적, 자발적 에칭을 방지하기 위해 예를 들어, 약 -70 내지 150 ℃, 예를 들어, -70, -60, -50, -40, -30, -20, -10, 0, 10, 20, 30, 40, 50, 60, 70, 80, 90, 100, 110, 120, 130, 140 또는 150 ℃로 설정됨;
시간: 약 0.1 내지 5 초, 예를 들어, 0.1, 0.2, 0.5, 1, 2, 3, 4 또는 5 초.
동작 B (제거):
압력: 약 0.5 내지 20 mT, 예를 들어, 0.5, 1, 2, 5, 10, 15, 20 mT.
전력: 약 10 내지 150 V의 바이어스, 예를 들어, 10, 20, 30, 40, 50, 60, 70, 80, 90, 100, 11, 120, 130, 140, 또는 150 V 바이어스; 100 내지 1000 W, 예를 들어, 100, 200, 300, 400, 500, 600, 700, 800, 900 또는 1000 W의 소스 전력;
온도: 재료 특정적, 자발적 에칭을 방지하기 위해 예를 들어, 약 -70 내지 150 ℃, 예를 들어, -70, -60, -50, -40, -30, -20, -10, 0, 10, 20, 30, 40, 50, 60, 70, 80, 90, 100, 110, 120, 130, 140 또는 150 ℃;
시간: 예를 들어, 50 eV에서 약 2 x 1016/cm2*S의 이온 플럭스에 대해 약 0.1 내지 10 초, 0.1, 0.2, 0.5, 1, 2, 3, 4, 5, 6, 7, 8, 9 또는 10 초 범위 내일 수 있다.
부가적인 데이터가 도 3a 및 도 3b에 제시되고, 다른 에칭 프로세스들 및 화학물질들과 비교된 본 개시의 실시예들에 따른 Ru 평활화에 대해 획득된 ALE 결과들의 비교를 도시한다. 도 3a는 다른 에칭 프로세스들 및 화학물질들과 비교된, 본 명세서에 기술된 O2/Ar ALE에 대한 Ru 기판을 위한 Ar 바이어스의 함수로서 EPC의 플롯을 도시한다. 도 3b는 대응하는 기판 표면들, 인입, O2 RIE 단독, Ar 스퍼터링 (sputtering) 단독, 및 O2/Ar ALE의 SEM 플롯을 도시한다. O2 RIE 단독 및 Ar 스퍼터링 단독 모두가 보다 거친 표면들을 발생시키지만, O2/Ar ALE는 훨씬 보다 평활한 표면을 발생시킨다.
본 개시가 동작의 임의의 특정한 이론에 의해 제한되지 않지만, 이 평활화 현상은 고 시너지 자기-제한 ALE 프로세스들로 인한 것일 수도 있으며, 평활화가 이렇게 극단적인 복수의 이유들이 있을 것으로 여겨진다. ALE 개질 동작에서, 작은 반경의 곡률은 우선적으로 날카로운 모서리들을 에칭할 수 있는 보다 높은 반응성을 갖고; 모서리는 평평하거나 오목한 표면들 상에서 0 내지 1 대신 2 내지 3 개의 개질 가스 원자들에 결합할 수 있다. 또한, ALE 제거 동작에서 반응물질들의 부재 하에 불활성 이온들은 표면 원자들의 확산을 촉진하는 표면의 상단 ~1 nm의 비정질화 (amorphization) 에 의해 표면들을 평활하게 할 수 있다. 대조적으로, RIE에서, 확산은 에칭될 재료의 결정 구조에 부착된 에칭 종 (예를 들어, Cl) 의 강한 결합들에 의해 방지된다.
발생하는 매우-평활한 (ultra-smooth) 나노 규모 (nanoscopic) 금속 막들은 표면에서 보다 적은 전자 산란으로 인한 감소된 전기 저항성을 가질 것으로 예상되고, 여전히 매우 작은 3D 피처에서 보다 작은 볼륨을 차지하는 보다 우수한 배리어 금속이 되도록 계속해서 유지하는 동안 매우 박형으로 에칭될 수도 있다. 명백한 반도체 프로세싱 적용예들에 더하여, 또한 반도체 산업 이외의 적용예들이 있을 수도 있다.
또 다른 예는 표면 거칠기의 약 33 ％ 감소가 달성된 (0.7 nm RMS로 1.04) Ta ALE이다.
또 다른 예는 또한 고 선택도를 달성할 수 있는 ALE 프로세스를 통한 평활화에 관한 것이다. 이러한 프로세스는 도 4 및 도 5에 기술되고 도시된 바와 같이, O2/Cl2 개질 화학물질을 활용하여 Mo로 입증되었다. 도 4는 Cl2/Ar ALE 프로세스가 ALE 전 초기 Mo 표면 거칠기를 유지한다는 것을 도시한다. 도 5는 Cl2 및 O2 개질 혼합물 화학물질들이 Cl2 단독 또는 O2 단독 개질 화학물질들과 비교하여 Mo 블랭킷 막들의 10 내지 20 배 보다 빠른 에칭 레이트를 나타낸다는 것을 도시한다. 또한 10 ％ O2/90 ％ Cl2 개질 화학물질은 SiO2 유전체에 대해 (100 ％ Cl2 개질 화학물질에 대해 단지 10:1인 것과 비교하여) 높은 정도 (>400:1) 의 에칭 선택도를 제공했다.
이러한 프로세스들은 특정한 금속 및 프로세스 조건들에 따라, 마스크 재료 (예를 들어, 애싱 가능한 (ashable) 비정질 탄소 하드 마스크) 에 대해 고 에칭 레이트 및/또는 고 선택도로 매우-평활함을 제공하기 위해, 다른 내화성 금속들 또는 다른 고 표면 결합 에너지 (고 EO) 재료들로 확장될 수도 있다. 화학물질은 산화/염소화 (chlorinating) 종의 적합하게 선택된 혼합물 (admixture) 일 수 있다. 예를 들어, 매우 고 O2/Cl2 비 또는 심지어 100 ％ O2가 Ru에 사용될 수 있고; 매우 저 O2:Cl2 비가 Mo (예를 들어, 10 ％ O2/90 ％ Cl2) 에 사용될 수 있다.
도 6은 본 개시에 따른 기판 상의 내화성 금속 또는 다른 고 EO 재료를 에칭하는 방법의 플로우 차트를 도시한다. (601) 에서 노출된 내화성 금속/고 EO 재료 표면을 갖는 기판이 제공된다. (603) 에서 내화성 금속/고 EO 표면은 표면을 개질하고 개질된 내화성 금속 표면을 형성하도록 개질 가스에 노출된다. (607) 에서 개질된 내화성 금속/고 EO 표면을 제거한 후 노출된 내화성 금속/고 EO 표면이 개질 가스에 기판 표면을 노출하기 전 기판 표면만큼 평활하거나 기판 표면보다 평활하도록, 아래에 있는 개질되지 않은 내화성 금속/고 EO 표면에 대해 개질된 내화성 금속/고 EO 표면을 우선적으로 제거하도록 개질된 내화성 금속/고 EO 표면이 에너지 입자에 노출된다. 개질 동작 및 제거 동작은 프로세스 챔버를 퍼징하는 것 (605, 609) 으로 이어질 수도 있고, 일반적으로 목표된 레벨의 에칭 및/또는 평활도가 달성될 때까지 반복된다.
장치
특정한 실시예들에서, ALE 동작들에 적합할 수도 있는 ICP (Inductively Coupled Plasma) 반응기들이 이제 기술된다. 이러한 ICP 반응기들은 또한 2013년 10월 12일에 출원되고, 명칭이 “IMAGE REVERSAL WITH AHM GAP FILL FOR MULTIPLE PATTERNING”인 미국 특허 출원 공개 번호 제 2014/0170853 호에 기술되고, 모든 목적들을 위해 전체가 참조로서 본 명세서에 인용된다. ICP 반응기들이 본 명세서에 기술되지만, 일부 실시예들에서, CCP (Capacitively Coupled Plasma) 반응기들이 또한 사용될 수도 있다는 것이 이해되어야 한다.
도 7은 본 명세서의 특정한 실시예들을 구현하기에 적절한 유도성으로 커플링된 플라즈마 에칭 장치 (700) 의 단면도를 도시하고, 이의 일 예는 CA, Fremont의 Lam Research Corp. 에 의해 생산된 Kiyo™반응기이다. 유도성으로 커플링된 플라즈마 장치 (700) 는 챔버 벽들 (701) 및 윈도우 (711) 에 의해 구조적으로 규정된 전체 프로세스 챔버 (701) 를 포함한다. 챔버 벽들 (701) 은 스테인리스 스틸 또는 알루미늄으로 제조될 수도 있다. 윈도우 (711) 는 석영 또는 다른 유전체 재료로 제조될 수도 있다. 선택 가능한 내부 플라즈마 그리드 (750) 가 상부 서브-챔버 (702) 및 하부 서브-챔버 (703) 로 전체 프로세싱 챔버 (701) 를 분할한다. 대부분의 실시예들에서, 플라즈마 그리드 (750) 는 제거될 수도 있고, 이에 따라 서브-챔버들 (702 및 703) 로 이루어진 챔버 공간을 활용한다. 척 (717) 이 하단 내측 표면 근방의 하부 서브-챔버 (703) 내에 위치된다. 척 (717) 은 에칭 및 증착 프로세스들이 수행될 때 반도체 웨이퍼 (719) 를 수용하고 홀딩하도록 구성된다. 척 (717) 은 존재한다면 웨이퍼 (719) 를 지지하기 위한 정전 척일 수 있다. 일부 실시예들에서, 에지 링 (미도시) 이 척 (717) 을 둘러싸고, 척 (717) 위에 존재한다면, 웨이퍼 (719) 의 상단 표면과 대략 평면인 상부 표면을 갖는다. 척 (717) 은 또한 웨이퍼를 척킹 (chucking) 및 디척킹 (dechucking) 하기 위한 정전 전극들을 포함한다. 필터 및 DC 클램프 전력 공급부 (미도시) 가 이 목적을 위해 제공될 수도 있다. 척 (717) 으로부터 웨이퍼 (719) 를 리프팅하기 위한 다른 제어 시스템들이 또한 제공될 수 있다. 척 (717) 은 RF 전력 공급부 (723) 를 사용하여 전기적으로 대전될 수 있다. RF 전력 공급부 (723) 는 연결부 (727) 를 통해 매칭 회로 (721) 에 연결된다. 매칭 회로 (721) 는 연결부 (725) 를 통해 척 (717) 에 연결된다. 이 방식에서, RF 전력 공급부 (723) 는 척 (717) 에 연결된다.
코일 (733) 을 포함하는 플라즈마 생성을 위한 엘리먼트들은 윈도우 (711) 위에 위치된다. 일부 실시예들에서, 코일은 개시된 실시예들에서 사용되지 않는다. 코일 (733) 은 전기적으로 전도성 재료로 제조되고, 적어도 하나의 완전한 턴을 포함한다. 도 7에 도시된 코일 (733) 의 예는 3 턴을 포함한다. 코일 (733) 의 단면들은 상징들로 도시되고, “X”를 갖는 코일들은 페이지 내로 회전하여 연장하는 반면, “●”를 갖는 코일들은 페이지 밖으로 회전하여 연장한다. 플라즈마 생성을 위한 엘리먼트들은 또한 코일 (733) 에 RF 전력을 공급하도록 구성된 RF 전력 공급부 (741) 를 포함한다. 일반적으로, RF 전력 공급부 (741) 는 연결부 (745) 를 통해 매칭 회로 (739) 에 연결된다. 매칭 회로 (739) 는 연결부 (743) 를 통해 코일 (733) 에 연결된다. 이 방식에서, RF 전력 공급부 (741) 는 코일 (733) 에 연결된다. 선택 가능한 패러데이 실드 (Faraday shield) (749) 가 코일 (733) 과 윈도우 (711) 사이에 위치된다. 패러데이 실드 (749) 는 코일 (733) 에 대해 이격된 관계로 유지된다. 패러데이 실드 (749) 는 윈도우 (711) 바로 위에 배치된다. 코일 (733), 패러데이 실드 (749), 및 윈도우 (711) 각각은 서로 실질적으로 평행하도록 구성된다. 패러데이 실드는 금속 또는 다른 종으로 하여금 플라즈마 챔버 (701) 의 유전체 윈도우 상의 증착으로부터 방지할 수도 있다.
프로세스 가스들 (예를 들어, 염소, 아르곤, 산소, 등) 은 상부 챔버 (702) 에 위치된 하나 이상의 주 가스 플로우 유입구들 (760) 을 통해 그리고/또는 하나 이상의 측면 가스 플로우 유입구들 (770) 을 통해 프로세싱 챔버 (701) 내로 흐를 수도 있다. 마찬가지로, 명백하게 도시되지 않았지만, 유사한 가스 플로우 유입구들은 용량성으로 커플링된 플라즈마 프로세싱 챔버에 프로세스 가스들을 공급하기 위해 사용될 수도 있다. 진공 펌프, 예를 들어, 1 단 또는 2 단 기계식 건식 펌프 및/또는 터보분자 (turbomolecular) 펌프 (740) 가 프로세스 챔버 (701) 로부터 프로세스 가스들을 인출하고 프로세스 챔버 (701) 내의 압력을 유지하기 위해 사용될 수도 있다. 예를 들어, 펌프는 ALE의 퍼지 동작 동안 챔버 (701) 를 배기하기 위해 사용될 수도 있다. 밸브-제어된 도관이 진공 펌프에 의해 제공된 진공 분위기의 적용을 선택적으로 제어하도록 프로세싱 챔버 (701) 에 진공 펌프를 유체적으로 연결하기 위해 사용될 수도 있다. 이는 동작 가능한 플라즈마 프로세싱 동안 쓰로틀 (throttle) 밸브 (미도시) 또는 펜듈럼 (pendulum) 밸브 (미도시) 와 같은 폐-루프-제어된 플로우 제한 디바이스를 채용하여 수행될 수도 있다. 마찬가지로, 용량성으로 커플링된 플라즈마 프로세싱 챔버에 대한 진공 펌프 및 밸브 제어된 유체 연결부가 또한 채용될 수도 있다.
장치의 동작 동안, 하나 이상의 프로세스 가스들이 가스 플로우 유입구들 (760 및/또는 770) 을 통해 공급될 수도 있다. 특정한 실시예들에서, 프로세스 가스는 주 가스 플로우 유입구 (760) 를 통해서만, 또는 측면 가스 플로우 유입구 (770) 를 통해서만 공급될 수도 있다. 일부 경우들에서, 도면에 도시된 가스 플로우 유입구들은 예를 들어, 보다 복잡한 가스 플로우 유입구들, 하나 이상의 샤워헤드들로 대체될 수도 있다. 패러데이 실드 (749) 및/또는 선택 가능한 그리드 (750) 는 챔버 (701) 로의 프로세스 가스들의 전달을 허용하는 내부 채널들 및 홀들을 포함할 수도 있다. 패러데이 실드 (749) 및 선택 가능한 그리드 (750) 중 하나 또는 모두는 프로세스 가스들의 전달을 위한 샤워헤드로 작용할 수도 있다. 일부 실시예들에서, 액체 반응물질 또는 전구체가 기화되면, 기화된 반응물질 또는 전구체가 가스 플로우 유입구 (760 및/또는 770) 를 통해 챔버 (701) 내로 도입되도록, 액체 기화 및 전달 시스템이 챔버 (701) 의 업스트림 (upstream) 에 위치될 수도 있다. 예시적인 액체 전구체들은 SiCl4 및 실리콘 아미드들을 포함한다.
RF 전류로 하여금 코일 (733) 을 통해 흐르게 하도록 무선 주파수 전력이 RF 전력 공급부 (741) 로부터 코일 (733) 로 공급된다. 코일 (733) 을 통해 흐르는 RF 전류는 코일 (733) 주위에 전자기장을 생성한다. 전자기장은 상부 서브-챔버 (702) 내에 유도 전류를 생성한다. 다양한 생성된 이온들 및 라디칼들과 웨이퍼 (719) 의 물리적 상호작용 및 화학적 상호작용은 웨이퍼의 피처들을 선택적으로 에칭하고 웨이퍼 상에 층들을 증착한다.
상부 서브-챔버 (702) 및 하부 서브-챔버 (703) 모두가 있도록 플라즈마 그리드가 사용되면, 유도 전류는 상부 서브-챔버 (702) 내에 전자-이온 (electron-ion) 플라즈마를 생성하기 위해 상부 서브-챔버 (702) 에 존재하는 가스에 작용한다. 선택 가능한 내부 플라즈마 그리드 (750) 는 하부 서브-챔버 (703) 내의 핫 (hot) 전자들의 양을 제한한다. 일부 예들에서, 장치는 하부 서브-챔버 (703) 내에 존재하는 플라즈마가 이온-이온 (ion-ion) 플라즈마이도록 설계되고 동작된다.
상부 전자-이온 (electron-ion) 플라즈마 및 하부 이온-이온 플라즈마 모두는 양이온 및 음이온을 포함할 수도 있지만, 이온-이온 플라즈마는 양이온에 대한 음이온의 보다 큰 비를 가질 것이다. 휘발성 에칭 및/또는 증착 부산물들은 포트 (722) 를 통해 하부 서브-챔버 (703) 로부터 제거될 수도 있다. 본 명세서에 개시된 척 (717) 은 탄탈룸을 에칭하도록 기판을 프로세싱하기 위해 약 -200 ℃ 내지 약 600 ℃ 또는 약 -20 ℃ 내지 약 250 ℃ 범위의 온도들에서 동작할 수도 있고, 척 (717) 은 약 0 ℃ 미만의 온도로 설정될 수도 있다. 온도는 프로세스 동작 및 특정한 레시피 및 사용된 툴에 종속될 것이다.
챔버 (701)는 클린 룸 또는 제조 설비에 설치될 때 설비들 (미도시) 에 커플링될 수도 있다. 설비들은 프로세싱 가스들, 진공, 온도 제어, 및 분위기 입자 제어를 제공하는 배관을 포함한다. 이들 설비들은 타겟 제조 설비에 설치될 때 챔버 (701) 에 커플링된다. 부가적으로, 챔버 (701) 는 로봇들로 하여금 통상적인 자동화를 사용하여 챔버 (701) 내외로 반도체 웨이퍼들을 이송하게 하는 이송 챔버에 커플링될 수도 있다.
일부 실시예들에서, 시스템 제어기 (730) (하나 이상의 물리적 제어기들 또는 논리적 제어기들) 는 프로세싱 챔버의 동작들의 일부 또는 전부를 제어한다. 시스템 제어기 (730) 는 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세스들을 포함할 것이다. 일부 실시예들에서, 장치는 개시된 실시예들이 수행될 때의 플로우 레이트들 및 지속기간들을 제어하기 위한 스위칭 시스템을 포함한다. 일부 실시예들에서, 장치는 최대 약 500 ms, 또는 최대 약 750 ms의 스위칭 시간을 가질 수도 있다. 스위칭 시간은 화학물질 플로우, 선택된 레시피, 반응기 아키텍처, 및 다른 인자들에 종속될 수도 있다.
일부 구현예들에서, 제어기 (730) 는, 상기 기술된 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 전에, 프로세싱 동안에, 그리고 프로세싱 후에 그들의 동작을 제어하기 위해 전자장치들과 통합될 수도 있다. 전자장치들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부분들을 제어할 수도 있는 “제어기”로서 지칭될 수도 있다. 제어기 (730) 는, 프로세싱 파라미터들 및/또는 시스템의 유형에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, RF 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 제어기 (730) 는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드 포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSPs), ASIC들 (Application Specific Integrated Circuits) 로서 규정되는 칩들, 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 수행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달된 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해 규정된 레시피의 일부일 수도 있다.
제어기 (730) 는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 “클라우드” 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기 (730) 는 하나 이상의 동작들 동안에 수행될 프로세싱 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성되는 툴의 유형 및 수행될 프로세스의 유형에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서 상기 기술된 바와 같이, 제어기 (730) 는 예컨대 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공동의 목적을 향해 함께 네트워킹되고 작동하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산된 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, 원격으로 위치한 (예컨대 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (Physical Vapor Deposition) 챔버 또는 모듈, CVD (Chemical Vapor Deposition) 챔버 또는 모듈, ALD (Atomic Layer Deposition) 챔버 또는 모듈, ALE (Atomic Layer Etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터 그리고 툴 위치들 및/또는 로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
도 8은 진공 이송 모듈 (Vacuum Transfer Module; VTM) (838) 과 인터페이싱하는 다양한 모듈들을 갖는 반도체 프로세스 클러스터 아키텍처를 도시한다. 복수의 저장 설비들 및 프로세싱 모듈들 사이에서 웨이퍼들을 “이송 (transfer)”하기 위한 이송 모듈들의 배치는 “클러스터 툴 아키텍처” 시스템으로 지칭될 수도 있다. 로드록 (loadlock) 또는 이송 모듈로 또한 공지된 에어록 (airlock) (830) 은, 다양한 제조 프로세스들을 수행하기 위해 개별적으로 최적화될 수도 있는 4 개의 프로세싱 모듈들 (820a 내지 820d) 을 갖는 VTM (838) 에 도시된다. 예로서, 프로세싱 모듈들 (820a 내지 820d) 은 기판 에칭, 증착, 이온 주입, 웨이퍼 세정, 스퍼터링, 및/또는 다른 반도체 프로세스들을 수행하도록 구현될 수도 있다. 본 명세서에 개시된 바와 같이, 하나 이상의 기판 에칭 프로세싱 모듈들 (임의의 820a 내지 820d) 은 즉, 개질 가스를 도입하기 위해, 제거 가스를 도입하기 위해, 그리고 개시된 실시예들에 따른 다른 적합한 기능들을 위해 구현될 수도 있다. 에어록 (830) 및 프로세스 모듈 (820) 은 “스테이션들”로 지칭될 수도 있다. 스테이션 각각은 VTM (838) 에 스테이션을 인터페이싱하는 패싯 (facet) (836) 을 갖는다. 패싯 각각의 내부에서, 센서들 (1 내지 18) 은 각각의 스테이션들 사이에서 이동될 때 웨이퍼 (826) 의 통과를 검출하기 위해 사용된다.
로봇 (822) 은 스테이션들 사이에 웨이퍼 (826) 를 이송한다. 일 실시예에서, 로봇 (822) 은 1 개의 암을 갖고, 그리고 또 다른 실시예에서, 로봇 (822) 은 2 개의 암들을 갖고, 암 각각은 이송을 위해 웨이퍼 (826) 와 같은 웨이퍼들을 픽킹하도록 엔드 이펙터 (end effector) (824) 를 갖는다. ATM (Atmospheric Transfer Module) (840) 의, 프론트-엔드 로봇 (832) 은 LPM (Load Port Module) (842) 내의 카세트 또는 FOUP (Front Opening Unified Pod) (834) 로부터 에어록 (830) 으로 웨이퍼들 (826) 을 이송하기 위해 사용된다. 프로세스 모듈 (820) 내부의 모듈 센터 (828) 는 웨이퍼 (826) 를 배치하기 위한 일 위치이다. ATM (840) 내의 얼라이너 (aligner) (844) 가 웨이퍼들을 정렬하기 위해 사용된다.
일 예시적인 프로세싱 방법에서, 웨이퍼가 LPM (842) 내의 FOUP들 (834) 중 하나 내에 배치된다. 프론트-엔드 로봇 (832) 은 웨이퍼 (826) 로 하여금 웨이퍼가 에칭되거나 프로세싱되기 전 적절하게 센터링되도록 하는, FOUP (834) 로부터 얼라이너 (844) 로 웨이퍼를 이송한다. 정렬된 후, 웨이퍼 (826) 는 프론트-엔드 로봇 (832) 에 의해 에어록 (830) 내로 이동된다. 에어록 모듈들이 ATM과 VTM 사이의 분위기를 매칭하는 능력을 갖기 때문에, 웨이퍼 (826) 는 손상을 입지 않고 2 개의 압력 분위기들 사이로 이동할 수 있다. 에어록 모듈 (830) 로부터, 웨이퍼 (826) 는 로봇 (822) 에 의해 VTM (838) 을 통해 그리고 프로세스 모듈들 (820a 내지 820d) 중 하나 내로 이동된다. 이 웨이퍼 이동을 달성하기 위해, 로봇 (822) 은 로봇 암들 각각 상에 엔드 이펙터들 (824) 을 사용한다. 일단 웨이퍼 (826) 가 프로세싱되면, 로봇 (822) 에 의해 프로세스 모듈들 (820a 내지 820d) 로부터 에어록 모듈 (830) 로 이동된다. 여기에서, 웨이퍼 (826) 는 프론트-엔드 로봇 (832) 에 의해 FOUP들 (834) 중 하나 또는 얼라이너 (844) 로 이동될 수도 있다.
웨이퍼 이동을 제어하는 컴퓨터가 클러스터 아키텍처에 국부적일 수 있고, 또는 제조 현장의 클러스터 아키텍처 외부에 위치될 수 있고, 또는 원격 위치에 있고 네트워크를 통해 클러스터 아키텍처에 연결될 수 있다는 것에 주의해야 한다. 도 7에 대해 상기 기술된 바와 같은 제어기가 도 8에서 툴로 구현될 수도 있다.
결론
전술한 실시예들이 이해의 명확성을 위해 다소 상세하게 기술되었지만, 본 개시 및 첨부된 청구항들의 범위 내에서 특정한 변경들 및 수정들이 실시될 수도 있는 것이 명백할 것이다. 본 실시예들의 프로세스들, 시스템들 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것에 주의해야 한다. 따라서, 본 실시예들은 예시적이고, 제한적이지 않은 것으로 간주될 것이며, 실시예들은 본 명세서에 주어진 세부사항들로 한정되지 않는다.

Claims (1)

  1. 기판 상의 내화성 금속 또는 다른 고 표면 결합 에너지 (고 EO) 재료를 에칭하는 방법에 있어서,
    노출된 내화성 금속/고 EO 표면을 포함하는 기판을 제공하는 단계;
    상기 표면을 개질하고 개질된 내화성 금속/고 EO 표면을 형성하도록 개질 가스에 상기 내화성 금속/고 EO 표면을 노출하는 단계; 및
    아래에 있는 개질되지 않은 내화성 금속/고 EO 표면에 대해 상기 개질된 내화성 금속/고 EO 표면을 우선적으로 제거하도록 에너제틱 (energetic) 입자에 상기 개질된 내화성 금속/고 EO 표면을 노출하는 단계를 포함하고,
    상기 개질된 내화성 금속/고 EO 표면을 제거한 후 상기 노출된 내화성 금속/고 EO 표면은 상기 개질 가스에 상기 기판 표면을 노출하기 전 상기 기판 표면만큼 평활하거나 (smooth) 상기 기판 표면보다 평활하고,
    상기 내화성 금속/고 EO 표면은 Nb, Mo, Ta, W, Re, Ru, Rh, Os, Ir, Ti, V, Cr, Zr 및 Hf로 구성된 그룹으로부터 선택된 내화성 금속인, 내화성 금속 또는 다른 고 표면 결합 에너지 재료를 에칭하는 방법.
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