KR20230175354A - 촬상 장치, 모듈, 전자 기기, 및 촬상 장치의 동작 방법 - Google Patents
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Abstract
간단한 구조로 다이내믹 레인지를 넓힐 수 있는 촬상 장치를 제공한다. 촬상 장치의 회로 구성 및 동작 방법에서, 화소에 제공된 전하 검출부가 전자로 포화되어 있는지 여부를 판정하고, 상기 판정 결과에 기초하여 동작 모드가 변화된다. 먼저 제 1 촬상 데이터가 취득되고, 전하 검출부가 전자로 포화되어 있지 않는 경우에 판독된다. 전하 검출부가 전자로 포화되어 있는 경우, 전하 검출부의 포화를 없애고, 제 2 촬상 데이터를 취득 및 판독한다.
Description
본 발명의 일 형태는 촬상 장치 및 촬상 장치의 동작 방법에 관한 것이다.
또한 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 일 형태의 기술분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또한 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 구체적으로는, 본 명세서에 개시된 본 발명의 일 형태의 기술분야의 예에는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 전력 저장 장치, 기억 장치, 촬상 장치, 이들 중 어느 것의 동작 방법, 및 이들 중 어느 것의 제작 방법이 포함된다.
본 명세서 등에서 반도체 장치는 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 뜻한다. 트랜지스터 및 반도체 회로는 반도체 장치의 일 형태이다. 기억 장치, 표시 장치, 촬상 장치, 또는 전자 기기는 반도체 장치를 포함하는 경우가 있다.
트랜지스터에 적용 가능한 반도체 재료로서, 산화물 반도체가 주목을 받고 있다. 예를 들어, 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물 반도체를 사용하여 트랜지스터를 형성하는 기술이 개시되어 있다(특허문헌 1 및 2 참조).
산화물 반도체를 포함하는 트랜지스터가 화소 회로의 일부에 사용되는 촬상 장치가 특허문헌 3에 개시되어 있다.
CMOS 화상 센서는 다양한 기기에 조합되어 있으므로 CMOS 화상 센서의 촬상 성능의 향상이 기대되고 있다. CMOS 화상 센서의 다이내믹 레인지는 대략 3 내지 4자리(digit)(60dB 내지 80dB)이지만, 은염 필름 또는 사람의 눈의 다이내믹 레인지에 대응하는 5 내지 6자리(100dB 내지 120dB)로 향상시키는 것이 요구되고 있다.
예를 들어 전하 축적부를 전환하여 화상을 찍는 방법 또는 화소 내에서 아날로그 데이터 처리를 실행하는 방법이, 다이내믹 레인지를 향상시키기 위하여 제안되고 있다. 그러나, 전자(前者)의 방법에서는 외부로부터의 제어가 필요하고, 조도 등을 검출하는 유닛이 추가로 필요하다. 후자(後者)의 방법에서는, 화소 내의 트랜지스터의 수가 증가되므로 상기 트랜지스터의 누설 전류 또는 노이즈 등으로 인한 화상의 열화가 문제가 된다.
상술한 관점에서, 본 발명의 일 형태의 과제는 간단한 구조로 다이내믹 레인지를 넓힐 수 있는 촬상 장치를 제공하는 것이다. 다른 과제는 화소의 감도를 첫 번째 촬상 후에 변경한 다음 두 번째 촬상을 수행하는 촬상 장치를 제공하는 것이다. 다른 과제는 낮은 소비전력의 촬상 장치를 제공하는 것이다. 다른 과제는 노광 기간에 전(前) 프레임의 데이터가 판독되는 촬상 장치를 제공하는 것이다. 다른 과제는 적은 노이즈로 촬상할 수 있는 촬상 장치를 제공하는 것이다. 다른 과제는 고속 동작에 적합한 촬상 장치를 제공하는 것이다. 다른 과제는 높은 해상도의 촬상 장치를 제공하는 것이다. 다른 과제는 고집적화된 촬상 장치를 제공하는 것이다. 다른 과제는 저조도 조건하에서 촬상할 수 있는 촬상 장치를 제공하는 것이다. 다른 과제는 넓은 온도 범위에서 사용할 수 있는 촬상 장치를 제공하는 것이다. 다른 과제는 개구율이 높은 촬상 장치를 제공하는 것이다. 다른 과제는 신뢰성이 높은 촬상 장치를 제공하는 것이다. 다른 과제는 신규 촬상 장치 등을 제공하는 것이다. 다른 과제는 상기 촬상 장치 중 어느 것의 동작 방법을 제공하는 것이다. 다른 과제는 신규 반도체 장치 등을 제공하는 것이다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서 상기 모든 과제를 달성할 필요는 없다. 다른 과제는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 추출할 수 있다.
본 발명의 일 형태는 화소의 감도를 자동적으로 변경하여 촬상할 수 있는 촬상 장치에 관한 것이다.
본 발명의 일 형태는 제 1 트랜지스터; 제 2 트랜지스터; 제 3 트랜지스터; 제 4 트랜지스터; 제 5 트랜지스터; 제 6 트랜지스터; 광전 변환 소자; 제 1 용량 소자; 및 제 2 용량 소자를 포함하는 촬상 장치이다. 광전 변환 소자의 한쪽 전극은 제 1 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 5 트랜지스터의 게이트 전극에 전기적으로 접속된다. 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 용량 소자의 한쪽 전극에 전기적으로 접속된다. 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 용량 소자의 한쪽 전극에 전기적으로 접속된다. 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 제 6 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 및 제 4 트랜지스터는 각각 채널이 형성되는 영역에 산화물 반도체를 포함한다.
산화물 반도체는 In, Zn, 및 M(M은 Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd 또는 Hf)을 함유하는 것이 바람직하다. 제 5 트랜지스터 및 제 6 트랜지스터는 각각 채널이 형성되는 영역에 산화물 반도체를 포함하여도 좋다.
광전 변환 소자에서, 셀레늄 또는 셀레늄을 함유하는 화합물을 광전 변환층에 사용할 수 있다. 예를 들어 셀레늄으로서, 비정질 셀레늄 또는 결정 셀레늄을 사용할 수 있다.
본 발명의 다른 일 형태는 화소; 제 1 회로; 제 2 회로; 제 3 회로; 제 4 회로; 및 제 5 회로를 포함하는 촬상 장치이다. 화소는 제 1 회로에 전기적으로 접속된다. 제 1 회로는 제 2 회로에 전기적으로 접속된다. 제 2 회로는 제 3 회로에 전기적으로 접속된다. 제 2 회로는 제 4 회로에 전기적으로 접속된다. 제 3 회로는 제 5 회로에 전기적으로 접속된다. 제 5 회로는 화소에 전기적으로 접속된다. 화소는 제 1 촬상 데이터 또는 제 2 촬상 데이터를 취득한다. 화소는 전하 축적부에 제 1 촬상 데이터 또는 제 2 촬상 데이터를 축적한다. 화소는 전하 축적부에 축적한 제 1 촬상 데이터 또는 제 2 촬상 데이터를 전하 검출부로 전송한다. 제 1 회로는 제 2 촬상 데이터에 대응하는 전위와 전하 검출부의 리셋 전위에 대응하는 전위와의 차이의 절대값을 기준 전위에 대하여 가산 또는 기준 전위에서 감산함으로써 얻은 신호를 출력한다. 제 2 회로는 제 1 촬상 데이터를 사용하여 전하 검출부가 전자로 포화되어 있는지 여부를 판정한다. 제 3 회로는, 전하 검출부가 전자로 포화되어 있지 않다고 판정하였을 때에, 제 2 촬상 데이터를 취득하지 않는 신호를 제 5 회로를 통하여 화소에 출력한다. 제 3 회로는, 전하 검출부가 전자로 포화되어 있다고 판정하였을 때에, 전하 축적부의 포화를 없애고 제 2 촬상 데이터를 취득하는 신호를 제 5 회로를 통하여 화소에 출력한다. 제 2 회로 및 제 4 회로는, 제 1 회로로부터 출력된 신호를 디지털 데이터로 변환한다.
본 발명의 다른 일 형태는 제 n(n은 1 이상의 자연수임) 프레임 기간에서, 전하 축적부의 전위를 리셋하는 제 1 단계; 전하 축적부에서 전하를 축적하는 제 2 단계; 전하 검출부의 전위를 리셋하는 제 3 단계; 전하 검출부에 전하 축적부의 전위를 전송하는 제 4 단계; 및 전하 검출부의 전위에 대응하는 신호를 판독하고, 상기 신호에 기초하여 전하 검출부가 전자로 포화되어 있는지 여부를 판정하는 제 5 단계를 포함하는 촬상 장치의 동작 방법이다. 제 1 단계, 제 2 단계, 제 3 단계, 제 4 단계, 및 제 5 단계는 순차적으로 수행된다. 제 5 단계에서, 전하 검출부가 전자로 포화되어 있다고 판정된 경우는, 제 6 단계, 제 7 단계, 제 8 단계, 및 제 9 단계가 순차적으로 수행된다. 전하 축적부의 전위는 제 6 단계에서 리셋된다. 전하는 제 7 단계에서 전하 축적부에 축적된다. 제 8 단계에서는, 전하 검출부의 용량을 일시적으로 증가시켜 전하 검출부의 포화를 없앤다. 전하 축적부의 전위는 제 9 단계에서 전하 검출부로 전송된다. 제 n 프레임 기간에서의 제 9 단계의 전하 검출부의 전위에 대응하는 신호의 판독을 제 (n+1) 프레임 기간에서의 제 1 단계 및 제 2 단계와 병행하여 수행한다. 제 5 단계에서 전하 검출부가 전자로 포화되어 있지 않다고 판정된 경우, 제 n 프레임 기간에서의 제 4 단계의 전하 검출부의 전위에 대응하는 신호의 판독을 제 (n+1) 프레임 기간에서의 제 1 단계 및 제 2 단계와 병행하여 수행한다.
본 발명의 다른 일 형태는 제 1 트랜지스터; 제 2 트랜지스터; 제 3 트랜지스터; 제 4 트랜지스터; 제 5 트랜지스터; 제 6 트랜지스터; 제 7 트랜지스터; 광전 변환 소자; 제 1 용량 소자; 제 2 용량 소자, 및 제 3 용량 소자를 포함하는 촬상 장치이다. 광전 변환 소자의 한쪽 전극은 제 1 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 5 트랜지스터의 게이트 전극에 전기적으로 접속된다. 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 용량 소자의 한쪽 전극에 전기적으로 접속된다. 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 용량 소자의 한쪽 전극에 전기적으로 접속된다. 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 제 6 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 제 7 트랜지스터의 소스 및 드레인 중 한쪽은 제 4 트랜지스터의 게이트에 전기적으로 접속된다. 제 3 용량 소자의 한쪽의 전극은 제 4 트랜지스터의 게이트에 전기적으로 접속된다. 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 및 제 7 트랜지스터는 각각 채널이 형성되는 영역에 산화물 반도체를 포함한다.
산화물 반도체는 In, Zn, 및 M(M은 Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd 또는 Hf)을 함유하는 것이 바람직하다. 제 5 트랜지스터 및 제 6 트랜지스터는 각각 채널이 형성되는 영역에 산화물 반도체를 포함하여도 좋다.
광전 변환 소자에서, 셀레늄 또는 셀레늄을 함유하는 화합물을 광전 변환층에 사용할 수 있다. 예를 들어 셀레늄으로서, 비정질 셀레늄 또는 결정 셀레늄을 사용할 수 있다.
본 발명의 다른 일 형태는 화소; 제 1 회로; 제 2 회로; 제 3 회로; 및 제 4 회로를 포함하는 촬상 장치이다. 화소는 전하 축적부 및 전하 검출부를 포함한다. 전하 검출부는 제 1 용량 소자 및 제 2 용량 소자에 전기적으로 접속된다. 화소는 제 1 회로에 전기적으로 접속된다. 제 1 회로는 제 2 회로에 전기적으로 접속된다. 제 2 회로는 제 3 회로에 전기적으로 접속된다. 제 2 회로는 제 4 회로에 전기적으로 접속된다. 제 3 회로는 화소에 전기적으로 접속된다. 화소는 제 1 촬상 데이터 또는 제 2 촬상 데이터를 취득한다. 화소는 전하 축적부에 제 1 촬상 데이터 또는 제 2 촬상 데이터를 축적한다. 화소는 전하 축적부에 축적한 제 1 촬상 데이터 또는 제 2 촬상 데이터를 전하 검출부로 전송한다. 제 1 회로는 제 2 촬상 데이터에 대응하는 전위와 전하 축적부의 리셋 전위에 대응하는 전위와의 차이의 절대값을 기준 전위에 대하여 가산 또는 감산함으로써 얻은 신호를 출력한다. 제 2 회로는 제 1 촬상 데이터를 사용하여 전하 검출부가 전자로 포화되어 있는지 여부를 판정한다. 제 3 회로는, 전하 검출부가 전자로 포화되어 있지 않다고 판정되었을 때에 전하 검출부와 제 2 용량 소자의 한쪽 전극을 전기적으로 접속시키지 않는 신호를 화소에 출력한다. 제 3 회로는, 전하 검출부가 전자로 포화되어 있다고 판정되었을 때에 전하 검출부와 제 2 용량 소자의 한쪽 전극을 전기적으로 접속시키는 신호를 화소에 출력한다. 화소는 판정 후에 전하 축적부로부터 제 2 촬상 데이터를 전하 검출부로 전송한다. 제 2 회로 및 제 4 회로는, 제 1 회로로부터 출력된 신호를 디지털 데이터로 변환한다.
본 발명의 다른 일 형태는 제 n(n은 1 이상의 자연수임) 프레임 기간에서, 전하 축적부의 전위를 리셋하는 제 1 단계; 전하 축적부에서 전하를 축적하는 제 2 단계; 전하 검출부의 전위를 리셋하는 제 3 단계; 전하 검출부에 전하 축적부의 전위를 전송하는 제 4 단계; 및 전하 검출부의 전위에 대응하는 신호를 판독하고, 상기 신호에 기초하여 전하 검출부가 전자로 포화되어 있는지 여부를 판정하는 제 5 단계를 포함하는 촬상 장치의 동작 방법이다. 제 1 단계, 제 2 단계, 제 3 단계, 제 4 단계, 및 제 5 단계는 순차적으로 수행된다. 제 5 단계에서, 전하 검출부가 전자로 포화되어 있다고 판정된 경우는, 제 6 단계 및 제 7 단계가 순차적으로 수행된다. 전하 검출부의 용량은 제 6 단계에서 증가된다. 전하 검출부의 전위는 제 7 단계에서 리셋된다. 제 5 단계에서, 전하 검출부가 전자로 포화되어 있지 않다고 판정된 경우는, 제 7 단계가 수행되고, 제 5 단계, 제 6 단계, 및 제 7 단계와 병행하여 제 8 단계 및 제 9 단계가 순차적으로 수행된다. 전하 축적부의 전위는 제 8 단계에서 리셋된다. 전하는 제 9 단계에서 전하 축적부에 축적된다. 제 10 단계는, 제 5 단계에서 전하 검출부가 전자로 포화되어 있다고 판정된 경우, 제 7 단계 후에 수행되거나, 제 5 단계에서 전하 검출부가 전자로 포화되어 있지 않다고 판정된 경우, 제 9 단계 후에 수행된다. 전하 축적부의 전위는 제 10 단계에서 전하 검출부로 전송된다. 제 n 프레임 기간에서의 제 10 단계의 전하 검출부의 전위에 대응하는 신호의 판독을 제 (n+1) 프레임 기간에서의 제 1 단계 및 제 2 단계와 병행하여 수행한다.
본 발명의 일 형태에 따라, 간단한 구조로 다이내믹 레인지를 넓힐 수 있는 촬상 장치를 제공할 수 있다. 본 발명의 일 형태에 따라, 화소의 감도를 첫 번째 촬상 후에 변경한 다음 두 번째 촬상을 수행하는 촬상 장치를 제공할 수 있다. 본 발명의 일 형태에 따라, 낮은 소비전력의 촬상 장치를 제공할 수 있다. 본 발명의 일 형태에 따라, 노광 기간에 전(前) 프레임의 데이터가 판독되는 촬상 장치를 제공할 수 있다. 본 발명의 일 형태에 따라, 적은 노이즈로 촬상할 수 있는 촬상 장치를 제공할 수 있다. 본 발명의 일 형태에 따라, 고속 동작에 적합한 촬상 장치를 제공할 수 있다. 본 발명의 일 형태에 따라, 높은 해상도의 촬상 장치를 제공할 수 있다. 본 발명의 일 형태에 따라, 고집적화된 촬상 장치를 제공할 수 있다. 본 발명의 일 형태에 따라, 저조도 조건하에서 촬상할 수 있는 촬상 장치를 제공할 수 있다. 본 발명의 일 형태에 따라, 넓은 온도 범위에서 사용할 수 있는 촬상 장치를 제공할 수 있다. 본 발명의 일 형태에 따라, 개구율이 높은 촬상 장치를 제공할 수 있다. 본 발명의 일 형태에 따라, 신뢰성이 높은 촬상 장치를 제공할 수 있다. 본 발명의 일 형태에 따라, 신규 촬상 장치 등을 제공할 수 있다. 본 발명의 일 형태에 따라, 상기 촬상 장치 중 어느 것의 동작 방법을 제공할 수 있다. 본 발명의 일 형태에 따라, 신규 반도체 장치 등을 제공할 수 있다.
또한 본 발명의 일 형태는 이들 효과에 한정되지 않는다. 예를 들어, 상황 또는 조건에 따라, 본 발명의 일 형태는 다른 효과를 나타내어도 좋다. 또한, 상황 또는 조건에 따라, 본 발명의 일 형태는 상술한 효과를 나타내지 않아도 된다.
도 1은 화소를 나타낸 회로도.
도 2의 (A) 및 (B)는 촬상 장치를 나타낸 상면도, 및 CDS 회로의 회로도와 A/D 컨버터 회로의 블록도.
도 3의 (A) 및 (B)는 판정 출력 회로 및 화소 제어 회로의 회로도.
도 4는 판정 출력 회로 및 화소 제어 회로의 동작을 나타낸 타이밍 차트.
도 5는 촬상 장치의 동작을 나타낸 흐름도.
도 6은 촬상 장치의 동작을 나타낸 타이밍 차트.
도 7의 (A) 및 (B)는 CDS 회로 및 비교 회로의 동작을 나타낸 타이밍 차트.
도 8은 촬상 장치의 동작을 나타낸 타이밍 차트.
도 9는 화소 회로를 나타낸 것.
도 10의 (A) 및 (B)는 각각 화소 회로를 나타낸 것.
도 11은 촬상 장치의 동작을 나타낸 타이밍 차트.
도 12는 촬상 장치의 동작을 나타낸 타이밍 차트.
도 13의 (A) 및 (B)는 각각 화소 회로를 나타낸 것.
도 14는 화소 회로를 나타낸 것.
도 15의 (A) 내지 (C)는 촬상 장치의 구조를 나타낸 상면도 및 정면도.
도 16의 (A) 내지 (C)는 촬상 장치의 구조를 나타낸 단면도.
도 17의 (A) 내지 (C)는 각각 촬상 장치의 동작을 나타낸 것.
도 18의 (A) 내지 (C)는 광전 변환 소자의 구조를 각각 나타낸 단면도.
도 19의 (A) 내지 (D)는 광전 변환 소자의 접속을 각각 나타낸 단면도.
도 20의 (A) 및 (B)는 광전 변환 소자의 접속을 각각 나타낸 단면도.
도 21은 촬상 장치를 나타낸 단면도.
도 22의 (A) 내지 (C)는 광전 변환 소자의 접속을 각각 나타낸 단면도.
도 23은 촬상 장치를 나타낸 단면도.
도 24의 (A) 및 (B)는 촬상 장치를 나타낸 단면도.
도 25의 (A) 내지 (C)는 촬상 장치를 나타낸 단면도 및 회로도.
도 26은 촬상 장치를 나타낸 단면도.
도 27은 촬상 장치를 나타낸 단면도.
도 28은 촬상 장치를 나타낸 단면도.
도 29의 (A) 내지 (D)는 촬상 장치의 구조를 각각 나타낸 단면도.
도 30은 촬상 장치의 구조를 나타낸 단면도.
도 31은 촬상 장치의 구조를 나타낸 단면도.
도 32의 (A1), (A2), (A3), (B1), (B2), 및 (B3)은 만곡된 촬상 장치를 나타낸 것.
도 33은 화소를 나타낸 회로도.
도 34의 (A) 및 (B)는 촬상 장치를 나타낸 상면도 및 CDS 회로의 회로도와 A/D 컨버터 회로의 블록도.
도 35는 판정 출력 회로의 회로도.
도 36은 판정 출력 회로의 동작을 나타낸 타이밍 차트.
도 37은 촬상 장치의 동작을 나타낸 흐름도.
도 38은 촬상 장치의 동작을 나타낸 타이밍 차트.
도 39의 (A) 및 (B)는 CDS 회로 및 비교 회로의 동작을 나타낸 타이밍 차트.
도 40은 화소 회로를 나타낸 것.
도 41의 (A) 및 (B)는 각각 화소 회로를 나타낸 것.
도 42는 촬상 장치의 동작을 나타낸 타이밍 차트.
도 43의 (A) 및 (B)는 각각 화소 회로를 나타낸 것.
도 44는 화소 회로를 나타낸 것.
도 45의 (A) 내지 (F)는 트랜지스터를 나타낸 상면도 및 단면도.
도 46의 (A) 내지 (F)는 트랜지스터를 나타낸 상면도 및 단면도.
도 47의 (A) 내지 (D)는 각각 채널 폭 방향에서의 트랜지스터의 단면을 나타낸 것.
도 48의 (A) 내지 (F)는 각각 채널 길이 방향에서의 트랜지스터의 단면을 나타낸 것.
도 49의 (A) 내지 (E)는 반도체층을 나타낸 상면도 및 단면도.
도 50의 (A) 내지 (F)는 트랜지스터를 나타낸 상면도 및 단면도.
도 51의 (A) 내지 (F)는 트랜지스터를 나타낸 상면도 및 단면도.
도 52의 (A) 내지 (D)는 각각 채널 폭 방향에서의 트랜지스터의 단면을 나타낸 것.
도 53의 (A) 내지 (F)는 각각 채널 길이 방향에서의 트랜지스터의 단면을 나타낸 것.
도 54의 (A) 및 (B)는 트랜지스터를 나타낸 상면도 및 단면도.
도 55의 (A) 내지 (C)는 트랜지스터를 각각 나타낸 상면도.
도 56의 (A) 내지 (E)는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 분석, 및 CAAC-OS의 제한 시야 전자 회절 패턴을 나타낸 것.
도 57의 (A) 내지 (E)는 CAAC-OS의 단면 TEM 화상 및 평면 TEM 화상, 및 그 분석을 통하여 얻은 화상을 나타낸 것.
도 58의 (A) 내지 (D)는 nc-OS의 전자 회절 패턴 및 단면 TEM 화상을 나타낸 것.
도 59의 (A) 및 (B)는 a-like OS의 단면 TEM 화상.
도 60은 전자 조사에 의한 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 것.
도 61의 (A) 내지 (D)는 촬상 장치를 포함하는 패키지의 사시도 및 단면도.
도 62의 (A) 내지 (D)는 촬상 장치를 포함하는 패키지의 사시도 및 단면도.
도 63의 (A) 내지 (F)는 전자 기기를 나타낸 것.
도 2의 (A) 및 (B)는 촬상 장치를 나타낸 상면도, 및 CDS 회로의 회로도와 A/D 컨버터 회로의 블록도.
도 3의 (A) 및 (B)는 판정 출력 회로 및 화소 제어 회로의 회로도.
도 4는 판정 출력 회로 및 화소 제어 회로의 동작을 나타낸 타이밍 차트.
도 5는 촬상 장치의 동작을 나타낸 흐름도.
도 6은 촬상 장치의 동작을 나타낸 타이밍 차트.
도 7의 (A) 및 (B)는 CDS 회로 및 비교 회로의 동작을 나타낸 타이밍 차트.
도 8은 촬상 장치의 동작을 나타낸 타이밍 차트.
도 9는 화소 회로를 나타낸 것.
도 10의 (A) 및 (B)는 각각 화소 회로를 나타낸 것.
도 11은 촬상 장치의 동작을 나타낸 타이밍 차트.
도 12는 촬상 장치의 동작을 나타낸 타이밍 차트.
도 13의 (A) 및 (B)는 각각 화소 회로를 나타낸 것.
도 14는 화소 회로를 나타낸 것.
도 15의 (A) 내지 (C)는 촬상 장치의 구조를 나타낸 상면도 및 정면도.
도 16의 (A) 내지 (C)는 촬상 장치의 구조를 나타낸 단면도.
도 17의 (A) 내지 (C)는 각각 촬상 장치의 동작을 나타낸 것.
도 18의 (A) 내지 (C)는 광전 변환 소자의 구조를 각각 나타낸 단면도.
도 19의 (A) 내지 (D)는 광전 변환 소자의 접속을 각각 나타낸 단면도.
도 20의 (A) 및 (B)는 광전 변환 소자의 접속을 각각 나타낸 단면도.
도 21은 촬상 장치를 나타낸 단면도.
도 22의 (A) 내지 (C)는 광전 변환 소자의 접속을 각각 나타낸 단면도.
도 23은 촬상 장치를 나타낸 단면도.
도 24의 (A) 및 (B)는 촬상 장치를 나타낸 단면도.
도 25의 (A) 내지 (C)는 촬상 장치를 나타낸 단면도 및 회로도.
도 26은 촬상 장치를 나타낸 단면도.
도 27은 촬상 장치를 나타낸 단면도.
도 28은 촬상 장치를 나타낸 단면도.
도 29의 (A) 내지 (D)는 촬상 장치의 구조를 각각 나타낸 단면도.
도 30은 촬상 장치의 구조를 나타낸 단면도.
도 31은 촬상 장치의 구조를 나타낸 단면도.
도 32의 (A1), (A2), (A3), (B1), (B2), 및 (B3)은 만곡된 촬상 장치를 나타낸 것.
도 33은 화소를 나타낸 회로도.
도 34의 (A) 및 (B)는 촬상 장치를 나타낸 상면도 및 CDS 회로의 회로도와 A/D 컨버터 회로의 블록도.
도 35는 판정 출력 회로의 회로도.
도 36은 판정 출력 회로의 동작을 나타낸 타이밍 차트.
도 37은 촬상 장치의 동작을 나타낸 흐름도.
도 38은 촬상 장치의 동작을 나타낸 타이밍 차트.
도 39의 (A) 및 (B)는 CDS 회로 및 비교 회로의 동작을 나타낸 타이밍 차트.
도 40은 화소 회로를 나타낸 것.
도 41의 (A) 및 (B)는 각각 화소 회로를 나타낸 것.
도 42는 촬상 장치의 동작을 나타낸 타이밍 차트.
도 43의 (A) 및 (B)는 각각 화소 회로를 나타낸 것.
도 44는 화소 회로를 나타낸 것.
도 45의 (A) 내지 (F)는 트랜지스터를 나타낸 상면도 및 단면도.
도 46의 (A) 내지 (F)는 트랜지스터를 나타낸 상면도 및 단면도.
도 47의 (A) 내지 (D)는 각각 채널 폭 방향에서의 트랜지스터의 단면을 나타낸 것.
도 48의 (A) 내지 (F)는 각각 채널 길이 방향에서의 트랜지스터의 단면을 나타낸 것.
도 49의 (A) 내지 (E)는 반도체층을 나타낸 상면도 및 단면도.
도 50의 (A) 내지 (F)는 트랜지스터를 나타낸 상면도 및 단면도.
도 51의 (A) 내지 (F)는 트랜지스터를 나타낸 상면도 및 단면도.
도 52의 (A) 내지 (D)는 각각 채널 폭 방향에서의 트랜지스터의 단면을 나타낸 것.
도 53의 (A) 내지 (F)는 각각 채널 길이 방향에서의 트랜지스터의 단면을 나타낸 것.
도 54의 (A) 및 (B)는 트랜지스터를 나타낸 상면도 및 단면도.
도 55의 (A) 내지 (C)는 트랜지스터를 각각 나타낸 상면도.
도 56의 (A) 내지 (E)는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 분석, 및 CAAC-OS의 제한 시야 전자 회절 패턴을 나타낸 것.
도 57의 (A) 내지 (E)는 CAAC-OS의 단면 TEM 화상 및 평면 TEM 화상, 및 그 분석을 통하여 얻은 화상을 나타낸 것.
도 58의 (A) 내지 (D)는 nc-OS의 전자 회절 패턴 및 단면 TEM 화상을 나타낸 것.
도 59의 (A) 및 (B)는 a-like OS의 단면 TEM 화상.
도 60은 전자 조사에 의한 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 것.
도 61의 (A) 내지 (D)는 촬상 장치를 포함하는 패키지의 사시도 및 단면도.
도 62의 (A) 내지 (D)는 촬상 장치를 포함하는 패키지의 사시도 및 단면도.
도 63의 (A) 내지 (F)는 전자 기기를 나타낸 것.
실시형태에 대하여 도면을 참조하여 자세히 설명한다. 또한 본 발명은 이하의 기재에 한정되지 않고, 본 발명의 취지 및 범위로부터 벗어나지 않고 다양한 방법으로 형태 및 자세한 것을 변형할 수 있는 것은 통상의 기술자에 의하여 쉽게 이해될 것이다. 그러므로, 본 발명은 이하의 실시형태의 기재에 한정되어 해석되지 말아야 한다. 또한, 이하에 기재되는 발명의 구조에서, 동일 부분 또는 비슷한 기능을 가지는 부분은 다른 도면에서 동일한 부호로 나타내고, 그 설명은 반복하지 않는 경우가 있다. 같은 구성 요소는 상이한 도면에서 상이한 해칭 패턴에 의하여 나타내어지거나 또는 해칭 패턴이 생략되는 경우가 있다.
또한, 본 명세서 등에서 "제 1" 및 "제 2" 등의 서수는 편의상 사용되며, 공정 순서 또는 층의 적층 순서를 나타내지 않는다. 따라서, 예를 들어 "제 1"이라는 용어를 "제 2" 또는 "제 3" 등의 용어로 적절히 바꿀 수 있다. 또한, 본 명세서 등에서 서수는 본 발명의 일 형태를 특정하는 서수와 대응하지 않는 경우가 있다.
예를 들어, 본 명세서 등에서 "X와 Y가 접속된다"라는 명시적인 기재는 X와 Y가 전기적으로 접속되는 것, X와 Y가 기능적으로 접속되는 것, 그리고 X와 Y가 직접 접속되는 것을 의미한다. 따라서, 소정의 접속 관계, 예를 들어 도면 또는 문장으로 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 또 다른 접속 관계가 포함된다.
여기서, X 및 Y는 각각 물체(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층)를 나타낸다.
X와 Y가 직접 접속되는 경우의 예에는, X와 Y 사이의 전기적 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 레지스터, 다이오드, 표시 소자, 발광 소자, 또는 부하)가 X와 Y 사이에 접속되지 않는 경우, 그리고 X와 Y 사이의 전기적 접속을 가능하게 하는 상기 소자를 개재(介在)하지 않고 X와 Y가 접속되는 경우가 포함된다.
예를 들어, X와 Y가 전기적으로 접속되는 경우, X와 Y 사이의 전기적 접속을 가능하게 하는 하나 이상의 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 레지스터, 다이오드, 표시 소자, 발광 소자, 또는 부하)를 X와 Y 사이에 접속시킬 수 있다. 또한 스위치는 온 또는 오프가 되도록 제어된다. 즉, 스위치는 도통 또는 비도통(온 또는 오프)이 되어, 전류를 흘릴지 여부를 결정한다. 또는, 스위치는 전류 경로를 선택하고 바꾸는 기능을 가진다. 또한 X와 Y가 전기적으로 접속되는 경우에는, X와 Y가 직접 접속되는 경우가 포함된다.
예를 들어 X와 Y가 기능적으로 접속되는 경우, X와 Y 사이의 기능적인 접속을 가능하게 하는 하나 이상의 회로(예를 들어 인버터, NAND 회로, 또는 NOR 회로 등의 논리 회로; D/A 변환 회로, A/D 컨버터 회로, 또는 감마 보정 회로 등의 신호 변환 회로; 전원 회로(예를 들어 스텝업 회로 또는 스텝 다운 회로) 또는 신호의 전위 레벨을 바꾸기 위한 레벨 시프터 회로 등의 전위 레벨 변환 회로; 전압원; 전류원; 스위칭 회로; 신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 또는 버퍼 회로 등의 증폭 회로; 신호 생성 회로; 메모리 회로; 및/또는 제어 회로)가 X와 Y 사이에 접속될 수 있다. 예를 들어 X와 Y 사이에 다른 회로가 배치되더라도, X로부터 출력된 신호가 Y로 전송되는 경우에는, X와 Y는 기능적으로 접속된다. 또한 X와 Y가 기능적으로 접속되는 경우에는, X와 Y가 직접 접속되는 경우 및 X와 Y가 전기적으로 접속되는 경우가 포함된다.
또한, 본 명세서 등에서, "X와 Y가 전기적으로 접속된다"라는 명시적인 기재는, X와 Y가 전기적으로 접속되는 것(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하여 접속되는 경우), X와 Y가 기능적으로 접속되는 것(즉, X와 Y가 다른 회로를 개재하여 기능적으로 접속되는 경우), 및 X와 Y가 직접 접속되는 것(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하지 않고 접속되는 경우)을 의미한다. 즉, 본 명세서 등에서, "X와 Y가 전기적으로 접속된다"라는 명시적인 기재는, "X와 Y가 접속된다"라는 기재와 동일하다.
예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X에 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y에 전기적으로 접속되는 경우, 또는 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부에 직접 접속되고 Z1의 또 다른 부분이 X에 직접 접속되며, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부에 직접 접속되고 Z2의 또 다른 부분이 Y에 직접 접속되는 경우에는 이하의 표현 중 어느 것을 사용할 수 있다.
상기 표현의 예에는 "X, Y, 트랜지스터의 소스(또는 제 1 단자 등), 및 트랜지스터의 드레인(또는 제 2 단자 등)이 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 서로 전기적으로 접속된다", "트랜지스터의 소스(또는 제 1 단자 등)가 X에 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Y에 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 서로 전기적으로 접속된다", 및 "X가 트랜지스터의 소스(또는 제 1 단자 등) 및 드레인(또는 제 2 단자 등)을 통하여 Y에 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 접속되도록 제공된다"가 포함된다. 회로 구조에서의 접속 순서가 상술한 예와 비슷한 표현에 의하여 규정될 때, 트랜지스터의 소스(또는 제 1 단자 등) 및 드레인(또는 제 2 단자 등)은 서로 구별되어 기술적 범위를 특정할 수 있다.
상기 표현의 다른 예에는 "트랜지스터의 소스(또는 제 1 단자 등)가 적어도 제 1 접속 경로를 통하여 X에 전기적으로 접속되고, 제 1 접속 경로는 제 2 접속 경로를 포함하지 않고, 제 2 접속 경로는 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, Z1이 제 1 접속 경로 상에 있고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y에 전기적으로 접속되고, 제 3 접속 경로는 제 2 접속 경로를 포함하지 않고, Z2가 제 3 접속 경로 상에 있다"가 포함된다. 상기 표현의 다른 예에는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로에 의하여 Z1을 통하여 X에 전기적으로 접속되고, 제 1 접속 경로는 제 2 접속 경로를 포함하지 않고, 제 2 접속 경로는 트랜지스터가 제공된 접속 경로를 포함하고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로에 의하여 Z2를 통하여 Y에 전기적으로 접속되고, 제 3 접속 경로는 제 2 접속 경로를 포함하지 않는다"가 있다. 상기 표현의 다른 예에는 "트랜지스터의 소스(또는 제 1 단자 등)는 제 1 전기적 경로에 적어도 Z1을 통하여 X와 전기적으로 접속되고, 제 1 전기적 경로는 제 2 전기적 경로를 포함하지 않고, 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)까지의 전기적 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 제 3 전기적 경로에 적어도 Z2를 통하여 Y와 전기적으로 접속되고, 제 3 전기적 경로는 제 4 전기적 경로를 포함하지 않고, 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)까지의 전기적 경로이다"가 있다. 회로 구조에서의 접속 경로가 상술한 예와 비슷한 표현에 의하여 규정될 때, 트랜지스터의 소스(또는 제 1 단자 등) 및 드레인(또는 제 2 단자 등)은 서로 구별되어 기술적 범위를 특정할 수 있다.
또한 이들 표현은 예이고, 이 표현에 제한은 없다. 여기서 X, Y, Z1, 및 Z2는 각각 물체(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 및 층)를 나타낸다.
회로도에서 독립적인 구성 요소가 서로 전기적으로 접속되더라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 가지는 경우가 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우, 하나의 도전막은 배선 및 전극으로서 기능한다. 따라서, 본 명세서에서 "전기적 접속"은 하나의 도전막이 복수의 구성 요소의 기능을 가지는 경우를 그 범주에 포함한다.
또한 "막" 및 "층"이라는 용어는 경우 또는 상황에 따라 서로 바뀔 수 있다. 예를 들어 "도전층"이라는 용어는 "도전막"이라는 용어로 변경될 수 있는 경우가 있다. 또한, "절연막"이라는 용어는 "절연층"이라는 용어로 변경될 수 있는 경우가 있다.
또한 일반적으로 전위(전압)는 상대적인 것이며, 어떤 전위에 대한 상대적인 양에 따라 정해진다. 따라서 "접지" 또는 "GND" 등의 표현이 사용되는 경우에도, 전위는 반드시 0V일 필요는 없다. 예를 들어 회로에서 가장 낮은 전위를 기준으로 하여 "접지 전위" 또는 "GND"가 정의되어도 좋다. 또는 회로에서 중간 전위를 기준으로 하여 "접지 전위" 또는 "GND"가 정의되어도 좋다. 이러한 경우에는, 그 전위를 기준으로 하여 양의 전위 및 음의 전위가 설정된다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태인 촬상 장치에 대하여 도면을 참조하여 설명한다.
본 발명의 일 형태는, 화소에 제공된 전하 검출부가 전자로 포화되어 있는지 여부를 판정하고, 판정 결과에 따라 동작 모드가 변화되는 촬상 장치의 회로 구성 및 동작 방법이다. 먼저 제 1 촬상 데이터를 취득하고, 전하 검출부가 전자로 포화되어 있지 않는 경우에 판독한다. 전하 검출부가 전자로 포화되어 있는 경우, 전하 검출부의 포화를 없애고, 제 2 촬상 데이터를 취득 및 판독한다. 제 1 촬상 데이터는 저조도하에서 얻어진 촬상 데이터에 대응하고, 제 2 촬상 데이터는 고조도하에서 얻어진 촬상 데이터에 대응한다.
상술한 동작에 의하여, 저조도 환경에서의 촬상의 경우이어도, 계조가 유지될 수 있기 때문에 노이즈가 적고 다이내믹 레인지가 넓은 화상을 얻을 수 있다. 또한 고조도 환경에서의 촬상이어도, 밝은 부분의 계조가 유지될 수 있기 때문에 다이내믹 레인지가 넓은 화상을 얻을 수 있다.
도 1은 본 발명의 일 형태의 촬상 장치에 포함되는 화소(10)의 회로도이다. 또한 도 1 등에는 트랜지스터가 n채널 트랜지스터인 예를 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않고, 일부의 트랜지스터를 p채널 트랜지스터와 치환하여도 좋다.
화소(10)에서 광전 변환 소자(PD)의 한쪽 전극은 트랜지스터(41)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(41)의 소스 및 드레인 중 한쪽은 트랜지스터(42)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(41)의 소스 및 드레인 중 다른 쪽은 트랜지스터(43)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(41)의 소스 및 드레인 중 다른 쪽은 트랜지스터(44)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(41)의 소스 및 드레인 중 다른 쪽은 트랜지스터(45)의 게이트에 전기적으로 접속된다. 트랜지스터(41)의 소스 및 드레인 중 다른 쪽은 용량 소자(C1)의 한쪽 전극에 전기적으로 접속된다. 트랜지스터(44)의 소스 및 드레인 중 다른 쪽은 용량 소자(C2)의 한쪽 전극에 전기적으로 접속된다. 트랜지스터(45)의 소스 및 드레인 중 한쪽은 트랜지스터(46)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다.
여기서, 광전 변환 소자(PD)의 한쪽 전극, 트랜지스터(41)의 소스 및 드레인 중 한쪽, 및 트랜지스터(42)의 소스 및 드레인 중 한쪽이 서로 접속되는 노드(AN)는 전하 축적부이다. 트랜지스터(41)의 소스 및 드레인 중 다른 쪽, 트랜지스터(43)의 소스 및 드레인 중 한쪽, 트랜지스터(44)의 소스 및 드레인 중 한쪽, 트랜지스터(45)의 게이트, 및 용량 소자(C1)의 한쪽 전극이 서로 접속되는 노드(FD)는 전하 검출부이다.
광전 변환 소자(PD)의 다른 쪽 전극은 배선(71)(VPD)에 전기적으로 접속된다. 트랜지스터(42)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(43)의 소스 및 드레인 중 다른 쪽은 배선(72)(VRS)에 전기적으로 접속된다. 용량 소자(C1)의 다른 쪽 전극 및 용량 소자(C2)의 다른 쪽 전극은 배선(73)(VSS)에 전기적으로 접속된다. 트랜지스터(45)의 소스 및 드레인 중 다른 쪽은 배선(74)(VPI)에 전기적으로 접속된다. 트랜지스터(46)의 소스 및 드레인 중 다른 쪽은 배선(91)(OUT1)에 전기적으로 접속된다.
상술한 구성 요소 사이의 접속에 있어서는, 복수의 트랜지스터 또는 복수의 용량 소자가 배선에 전기적으로 접속되어 이를 공유하지만, 이들은 상이한 배선에 전기적으로 접속되어도 좋다.
배선(71)(VPD), 배선(72)(VRS), 배선(73)(VSS), 및 배선(74)(VPI)은 전원선으로서 기능할 수 있다. 예를 들어, 배선(71)(VPD) 및 배선(73)(VSS)은 저전위 전원선으로서 기능할 수 있다. 배선(72)(VRS) 및 배선(74)(VPI)은 고전위 전원선으로서 기능할 수 있다.
트랜지스터(41)의 게이트는 배선(61)(TX)에 전기적으로 접속된다. 트랜지스터(42)의 게이트는 배선(62)(GWRS)에 전기적으로 접속된다. 트랜지스터(43)의 게이트는 배선(63)(RS)에 전기적으로 접속된다. 트랜지스터(44)의 게이트는 배선(64)(CN)에 전기적으로 접속된다. 트랜지스터(46)의 게이트는 배선(65)(SE)에 전기적으로 접속된다.
배선(61)(TX), 배선(62)(GWRS), 배선(63)(RS), 배선(64)(CN), 및 배선(65)(SE)은, 각각의 배선이 접속된 트랜지스터의 도통 상태를 제어하는 신호선으로서 기능할 수 있다. 또한 배선(63)(RS) 및 배선(65)(SE)은 행마다 트랜지스터를 제어할 수 있다.
트랜지스터(41)는 노드(AN)의 전위를 노드(FD)로 전송하는 트랜지스터로서 기능할 수 있다. 트랜지스터(42)는 노드(AN)의 전위를 리셋하는 트랜지스터로서 기능할 수 있다. 트랜지스터(43)는 노드(FD)의 전위를 리셋하는 트랜지스터로서 기능할 수 있다. 트랜지스터(44)는 노드(FD)와 용량 소자(C2) 사이의 전기적 접속을 제어하고, 노드(FD)에 축적된 전자를 분할하는 트랜지스터로서 기능할 수 있다. 트랜지스터(45)는 노드(FD)의 전위에 대응하는 신호를 출력하는 트랜지스터로서 기능할 수 있다. 트랜지스터(46)는 화소(10)를 선택하는 트랜지스터로서 기능할 수 있다.
또한 화소(10)의 상술한 구조는 일례에 불과하며, 일부의 회로, 일부의 트랜지스터, 일부의 용량 소자, 또는 일부의 배선 등이 포함되지 않는 경우가 있다. 또는 상술한 구조에 포함되지 않는 회로, 트랜지스터, 용량 소자, 또는 배선 등을 포함하여도 좋다. 또는 일부의 배선 사이의 접속은 상술한 접속과 상이할 수 있다.
도 2의 (A)는 본 발명의 일 형태의 촬상 장치를 나타낸 것이다. 촬상 장치는 매트릭스로 배열된 화소(10)를 포함하는 화소 어레이(11), 화소(10)를 구동하는 기능을 가지는 회로(12)(행 드라이버), 화소(10)의 출력 신호에 상관 이중 샘플링(CDS: correlated double sampling)을 수행하는 회로(13)(CDS회로), 노드(FD)가 전자로 포화되어 있는지 여부를 판정하는 기능 및 회로(13)로부터 출력된 아날로그 데이터를 디지털 데이터로 변환하는 기능을 가지는 회로(14)(A/D 컨버터 회로 등), 회로(14)에 의하여 변환된 데이터를 선택하고 판독하는 기능을 가지는 회로(15)(열 드라이버), 및 노드(FD)가 전자로 포화되어 있는지 여부에 따라 화소의 동작 모드를 변경하는 회로(16)(화소 출력 회로)를 포함한다. 또한 회로(13)를 제공하지 않는 구성을 채용할 수도 있다.
도 2의 (B)는 회로(13)의 회로도 및 회로(14)의 블록도를 나타낸 것이며, 회로(13) 및 회로(14)는 화소 어레이(11)의 하나의 열에 접속된다. 회로(13)는 트랜지스터(51), 트랜지스터(52), 트랜지스터(53), 용량 소자(C3), 및 용량 소자(C4)를 포함할 수 있다. 회로(14)는 비교 회로(17), 판정 출력 회로(18), 및 카운터 회로(19)를 포함할 수 있다.
트랜지스터(54)는 전류원 회로로서 기능한다. 트랜지스터(54)의 소스 및 드레인 중 한쪽은 배선(91)(OUT1)에 전기적으로 접속되고, 트랜지스터(54)의 소스 및 드레인 중 다른 쪽은 전원선에 접속된다. 예를 들어 전원선은 저전위 전원선으로서 기능할 수 있다. 트랜지스터(54)의 게이트에는 바이어스 전압이 항상 인가된다.
회로(13)에서, 트랜지스터(51)의 소스 및 드레인 중 한쪽은 트랜지스터(52)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(51)의 소스 및 드레인 중 한쪽은 용량 소자(C3)의 한쪽 전극에 전기적으로 접속된다. 트랜지스터(52)의 소스 및 드레인 중 다른 쪽은 트랜지스터(53)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(52)의 소스 및 드레인 중 다른 쪽은 용량 소자(C4)의 한쪽 전극에 전기적으로 접속된다. 트랜지스터(52)의 소스 및 드레인 중 다른 쪽은 배선(92)(OUT2)에 전기적으로 접속된다. 트랜지스터(53)의 소스 및 드레인 중 다른 쪽과 용량 소자(C3)의 다른 쪽 전극은 배선(91)(OUT1)에 전기적으로 접속된다. 트랜지스터(51)의 소스 및 드레인 중 다른 쪽은 예를 들어 기준 전위가 공급되는 고전위 전원선(CDSVDD)에 전기적으로 접속된다. 용량 소자(C4)의 다른 쪽 전극은 예를 들어 저전위 전원선(CDSVSS)에 전기적으로 접속된다.
도 1에 나타낸 화소(10)에 접속된 회로(13)의 동작예에 대하여 설명한다. 먼저, 트랜지스터(51) 및 트랜지스터(52)를 온으로 한다. 다음에, 화소(10)로부터 배선(91)(OUT1)에 촬상 데이터의 전위를 출력하고, 배선(92)(OUT2)에서 기준 전위(CDSVDD)를 유지한다. 그리고, 트랜지스터(51)를 오프로 하고, 리셋 전위(여기서는 촬상 데이터의 전위보다 높은 전위; 예를 들어 전위(VDD))를 화소(10)로부터 배선(91)(OUT1)에 출력한다. 이때, 배선(92)(OUT2)의 전위는 기준 전위(CDSVDD)에 촬상 데이터의 전위와 리셋 전위와의 차이의 절대값을 가함으로써 얻어진 값이다. 따라서 기준 전위(CDSVDD)에 실질적인 촬상 데이터의 전위를 가함으로써 얻어진, 노이즈가 적은 전위 신호를 회로(14)에 공급할 수 있다.
리셋 전위가 촬상 데이터의 전위보다 낮은 경우(예를 들어 리셋 전위가 전위(GND) 등인 경우), 배선(92)(OUT2)의 전위는 기준 전위(CDSVDD)로부터 촬상 데이터의 전위와 리셋 전위와의 차이의 절대값을 뺌으로써 얻어진 값이다.
트랜지스터(53)가 온인 경우, 바이패스가 형성되므로 배선(91)(OUT1)의 신호를 배선(92)(OUT2)에 직접 출력할 수 있다.
회로(14)에서는, 회로(13)로부터 입력되는 신호 전위 및 기준 전위(REF)가 비교 회로(17)에서 비교된다. 비교 회로(17)에는, 제 1 촬상 데이터 또는 제 2 촬상 데이터에 대응하는 신호 전위가 배선(92)(OUT2)을 통하여 입력된다. 여기서 제 1 촬상 데이터는 첫 번째 노광 데이터이며, 화소(10)의 노드(FD)가 전자로 포화되어 있는지 여부를 판정할 수 있다. 제 2 촬상 데이터는 두 번째 노광 데이터이며, 상기 판정에 따라 취득된다.
먼저, 제 1 촬상 데이터가 비교 회로(17)에 입력되고, 다음에 판정 결과가 비교 회로(17)로부터 판정 출력 회로(18)에 출력된다. 판정 출력 회로(18)는 출력 타이밍을 조정함으로써 비교 회로(17)로부터 출력된 노이즈를 제거하는 기능을 가진다.
비교 회로(17)에서는, 화소(10)의 노드(FD)가 전자로 포화되어 있는지 여부에 대하여 제 1 촬상 데이터를 사용하여 판정한다. 이때, 비교 회로(17)에 입력되는 기준 전위(REF)는, 노드(FD)가 전자로 포화된 정전위이며, 노드(FD)가 전자로 포화되어 있는지 여부에 대해서는 기준 전위(REF)와, 제 1 촬상 데이터에 대응하는 신호 전위의 비교에 의하여 판정된다. 본 실시형태에서는, 제 1 촬상 데이터에 대응하는 신호 전위가 회로(13)를 우회하여 비교 회로(17)에 입력되지만, 회로(13)를 우회하지 않고 비교 회로(17)에 입력되어도 좋다.
노드(FD)가 전자로 포화되어 있지 않다고 판정된 경우, 판정 출력 회로(18)는 회로(16)에 제 2 촬상 데이터를 취득하지 않는 신호를 출력한다. 따라서 제 1 촬상 데이터에 대응하는 신호 전위는 회로(13)를 통하여 비교 회로(17)에 입력된다. 비교 회로(17)에 입력된 기준 전위는 램프파(ramp wave)를 가지고, 기준 전위와, 제 1 촬상 데이터에 대응하는 신호 전위를 비교한 결과가 카운터 회로(19)에 출력된다. 그리고 카운터 회로(19)는 제 1 촬상 데이터에 대응하는 디지털 데이터를 배선(94)(OUT4)에 출력한다.
노드(FD)가 전자로 포화되어 있다고 판정된 경우, 판정 출력 회로(18)는 회로(16)에 제 2 촬상 데이터를 취득하는 신호를 출력한다. 회로(16)는 화소(10)에 제 2 촬상 데이터를 취득하는 신호를 출력한다. 제 2 촬상 데이터에 대응하는 신호 전위는 회로(13)를 통하여 비교 회로(17)에 입력된다. 비교 회로(17)에 입력된 기준 전위는 램프파를 가지고, 기준 전위와, 제 2 촬상 데이터에 대응하는 신호 전위를 비교한 결과가 카운터 회로(19)에 출력된다. 그리고 카운터 회로(19)는 제 2 촬상 데이터에 대응하는 디지털 데이터를 배선(94)(OUT4)에 출력한다.
판정 출력 회로(18)로서는, 예를 들어 도 3의 (A)에 나타낸 회로를 사용할 수 있다. 상기 회로의 입력 단자(IN)에는 비교 회로(17)의 출력 단자가 전기적으로 접속된다. 상기 회로의 출력 단자(OUT)에는 배선(93)(OUT3)이 전기적으로 접속된다. 판정 출력 회로(18)의 전위는 선택된 행마다 JRES 신호에 응답하여 리셋된 다음 비교 회로(17)의 판정 결과를 회로(16)에 출력한다.
회로(16)로서는, 예를 들어 도 3의 (B)에 나타낸 회로를 사용할 수 있다. 상기 회로의 입력 단자(IN)에는 배선(93)(OUT3)이 전기적으로 접속된다. 상기 회로의 출력 단자(OUT)의 수가 2개이며, 하나는 배선(61)(TX)에 전기적으로 접속되고 다른 하나는 배선(64)(CN)에 전기적으로 접속된다. 단자(TX1) 및 단자(TX2) 중 한쪽에 입력된 신호는 상기 회로로부터 배선(61)(TX)에 출력된다. 단자(CN1) 및 단자(CN2) 중 한쪽에 입력된 신호는 상기 회로로부터 배선(64)(CN)에 출력된다. 또한 제어 신호를 입력하여 배선(61)(TX) 및 배선(64)(CN)으로부터 출력되는 신호를 고정할 수도 있다. 회로(16)가 래치 기능을 가지기 때문에, 회로(16)에 노드(FD)가 전자로 포화되어 있다고 판정된 경우, 판정 출력 회로(18)로부터 출력된 신호는, 유지된다. 따라서 마지막 행까지 판정을 반복한 경우에도 상기 신호가 유지된다.
상술한 회로는 도 4의 타이밍 차트에 나타낸 바와 같이 구동시킬 수 있다. 도 4에서 RCK1/2 및 RCKB1/2는 각각 회로(12)(행 드라이버)에 입력되는 클록 신호 및 반전 클록 신호를 나타내고, JRES는 도 3의 (A)에 나타낸 회로에 입력되는 신호를 나타내고, GRES 및 JENB는 도 3의 (B)에 나타낸 회로에 입력되는 신호를 나타내고, EN_CDS는 회로(13)의 트랜지스터(53)의 게이트에 입력되는 신호를 나타내고, SE[1]는 첫 번째 행의 화소(10)의 배선(65)에 입력되는 신호를 나타내고, SE[N]는 마지막 행의 화소(10)의 배선(65)에 입력되는 신호를 나타낸다.
frame[n]으로 나타내어진 기간은 제 n(n은 2 이상의 자연수임) 프레임의 기간에 대응한다. 제 n 프레임에서, 기간(401)은 제 (n-1) 프레임의 데이터가 판독되는 기간에 대응하고, 기간(402)은 제 1 촬상 데이터가 판독되고 판정이 수행되는 기간에 대응하고, 기간(400)은 행 드라이버가 동작하지 않는 기간에 대응한다. 제 (n+1) 프레임에서의 기간(403)은 제 n 프레임의 데이터가 판독되는 기간에 대응한다.
다음에, 도 1의 화소(10)의 동작에 대하여 도 5에 나타낸 흐름도 및 도 6에 나타낸 타이밍 차트를 참조하여 설명한다. 본 발명의 일 형태의 촬상 장치는 글로벌 셔터 방식에 의하여 동작한다. 하나의 프레임의 동작은 제 1 촬상 데이터의 취득, 제 1 촬상 데이터를 사용한 판정, 제 2 촬상 데이터의 취득, 및 전(前) 프레임의 촬상 데이터의 판독으로 대략 나누어진다. 또한 제 1 촬상 데이터의 취득 및 상기 전 프레임의 촬상 데이터의 판독은 동시에 수행된다.
도 5 및 도 6에서는, 임의의 프레임인 제 n 프레임을 기준으로 하여 설명한다. 배선(71)(VPD) 및 배선(73)(VSS)을 저전위("L")로 설정하고, 배선(72)(VRS) 및 배선(74)(VPI)을 고전위("H")로 설정한다.
도 6에서 GWRS는 배선(62)(GWRS)의 전위를 나타내고, RS[1]는 첫 번째 행의 특정의 화소(10)에서의 배선(63)(RS)의 전위를 나타내고, RS[N]는 마지막 행의 특정의 화소(10)에서의 배선(63)(RS)의 전위를 나타내고, CN은 배선(64)(CN)의 전위를 나타내고, TX는 배선(61)(TX)의 전위를 나타내고, AN[1]은 첫 번째 행의 특정의 화소(10)에서의 노드(AN)의 전위를 나타내고, AN[N]은 마지막 행의 특정의 화소(10)에서의 노드(AN)의 전위를 나타내고, FD[1]는 첫 번째 행의 특정의 화소(10)에서의 노드(FD)의 전위를 나타내고, FD[N]는 마지막 행의 특정의 화소(10)에서의 노드(FD)의 전위를 나타낸다.
먼저, 제 1 촬상 데이터의 취득 및 전(前) 프레임에서 취득된 촬상 데이터의 판독에 대하여 설명한다.
제 1 촬상 데이터를 취득하는 모드에서의 노광 시간의 길이는 비교적 길고, 저조도 환경에서 넓은 다이내믹 레인지의 화상이 얻어진다. 그러나, 노광 시간이 상대적으로 길기 때문에 노드(FD)는 고조도 환경에서 전자로 포화된다. 도 6의 타이밍 차트의 예에서, 노드(FD)는 전자로 포화되어 있으며, 이는 제 1 촬상 데이터를 사용하여 판정된다.
사각(T1)에서 GWRS를 "H"로 설정하면, AN[1:N]은 "H"(배선(72)(VRS)의 전위)로 리셋된다(S1).
시각(T2)에서 GWRS를 "L"로 설정하면, 조도에 따라 AN[1:N]이 감소를 시작한다(첫 번째 노광, S2).
시각(T3)에서 RS[1:N]를 "H"로 설정하고 CN을 "H"로 설정하면, FD[1:N]가 "H"(배선(72)(VRS)의 전위)로 리셋된다(S3). 이때 용량 소자(C2)는 트랜지스터(44)를 통하여 노드(FD)에 전기적으로 접속된다.
시각(T4)에서 RS[1:N]를 "L"로 설정하고 CN을 "L"로 설정하고 TX를 "H"로 설정하면 노드(FD)와 용량 소자(C2) 사이의 전기적 접속이 절단되고, 노드(FD)의 리셋 전위가 용량 소자(C2)에 유지된다. 노드(AN)의 전위가 노드(FD)로 전송됨으로써 노드(FD)의 전위가 감소를 시작한다(S4).
시각(T5)에서 TX를 "L"로 설정하면 FD[1:N]가 유지된다. 여기까지의 단계가 제 1 촬상 데이터를 취득하는 동작에 대응한다.
여기서 시각(T1) 내지 시각(T3)까지의 기간에는, SE[1] 내지 SE[N]가 순차적으로 "H"로 일정 기간 설정되고, 제 (n-1) 프레임에서 판정된 촬상 데이터가 판독된다(S10'). 바꿔 말하면, 제 n 프레임의 제 1 촬상 데이터를 취득하는 동작 및 제 (n-1) 프레임에서 판정된 촬상 데이터를 판독하는 동작은 동시에 수행된다. 이와 같이, 다음 프레임에서 촬상 데이터를 판독함으로써, 글로벌 셔터 방식에서도 노광을 위한 시간을 길게 할 수 있다. 그러므로 저조도하에서도 넓은 다이내믹 레인지 및 적은 노이즈의 화상을 얻을 수 있다.
도 7의 (A)는 첫 번째 행의 촬상 데이터를 판독하는 동작을 나타낸 타이밍 차트이다. 또한 SH는 회로(13)에서의 트랜지스터(52)의 게이트에 공급된 전위를 나타내고, CL은 회로(13)에서의 트랜지스터(51)의 게이트에 공급된 전위를 나타내고, REF(RAMP)는 비교 회로(17)에 공급된 기준 전위를 나타내고, OUT2는 배선(92)(OUT2)의 전위를 나타내고, COMP_OUT는 비교 회로(17)의 출력 단자의 전위를 나타낸다.
도 6에서 RS[1] 내지 RS[N]는 시각(T3) 전에 순차적으로 "H"로 일정 기간 설정되어 노드(FD)의 전위가 리셋되는데, 이 동작은 도 7의 (A)에 나타낸 회로(13)의 동작에 따른 것이다.
다음에 제 1 촬상 데이터를 사용한 판정 및 이 판정 결과에 따른 동작에 대하여 설명한다.
시각(T6)내지 시각(T8)까지의 기간 동안, SE[1] 내지 SE[N]는 순차적으로 "H"로 일정 기간 설정되어 제 1 촬상 데이터가 행마다 판독되고, 유효하게 사용할 수 있는 화소의 각각에서 노드(FD)가 전자로 포화되어 있는지 여부에 대하여 판정된다(S5).
도 7의 (B)는 시각(T6) 내지 시각(T8)까지의 기간에서 제 1 촬상 데이터를 판독하는 동작을 나타낸 타이밍 차트이다. 제 1 촬상 데이터가 판독되는 기간에서 EN_CDS를 "H"로 설정하고 CL을 "H"로 설정하면, 화소(10)로부터 출력된 신호는 회로(13)를 우회하여 비교 회로(17)에 입력된다. 또한 일정한 REF(CONST)는, 노드(FD)가 전자로 포화되었을 때에 배선(91)(OUT1)에 출력되는 전위보다 약간 높다. 이와 같은 동작에 의하여, 비교 회로(17)로부터의 출력에 따라 노드(FD)가 전자로 포화되어 있는지 여부를 판정할 수 있다. 도 7의 (B)의 예에서, 선택된 특정의 화소(10)에서의 노드(FD)는 전자로 포화되고, "L"은 비교 회로(17)의 출력 단자로부터 출력된다. 또한 EN_CDS를 "L"로 설정함으로써, 화소(10)로부터 출력된 신호가 회로(13)를 우회하지 않고 제 1 촬상 데이터를 판독하여도 좋다. 이 경우, "H"는 비교 회로(17)의 출력 단자로부터 출력된다.
이때, 제 1 촬상 데이터는 노드(FD)가 전자로 포화되어 있는지 여부를 판정하는 데 사용되고, 외부에 출력되지 않는다. 그러므로, 외부 출력을 위하여 필요한 회로(15)(열 드라이버) 등의 출력 회로의 동작을 정지하여도 좋다.
제 1 촬상 데이터를 사용한 판정 결과는 판정 출력 회로(18)를 통하여 회로(16)에 출력된다. 여기서, 각 열에서의 판정 출력 회로(18)의 출력 단자는 배선(93)(OUT3)에 접속되므로, 모든 화소(10) 중 적어도 하나의 노드(FD)가 전자로 포화되어 있다고 판정된 경우, 회로(16)의 CN 및 TX는 특정의 시간에 "H"로 설정되어 제 2 촬상 데이터를 취득하는 동작이 시작된다. 여기까지의 단계가 제 1 촬상 데이터를 사용한 판정 동작 및 이 판정 결과에 따른 동작에 대응한다.
다음에 제 2 촬상 데이터의 취득에 대하여 설명한다. 또한 제 2 촬상 데이터를 취득하는 모드에서의 노광 시간은 비교적 짧고, 고저도 환경에서 넓은 다이내믹 레인지의 화상을 얻을 수 있다.
제 2 촬상 데이터를 취득하는 노광은 제 1 촬상 데이터를 사용한 판정 결과에 상관없이, 또는 모든 판정 결과가 얻어지기 전에 수행되어도 좋다. 예를 들어 도 6에 나타낸 바와 같이, 시각(T7)에서 GWRS를 "H"로 설정하고, AN[1:N]을 리셋한다(S6). 그리고 GWRS를 시각(T8)에서 "L"로 설정하고, 두 번째 노광을 시각(T10) 전에 수행한다(S7). 노드(FD)가 전자로 포화되는 것으로부터 방지하기 위하여 두 번째 노광 시간의 길이를 첫 번째 노광 시간보다 짧게 한다.
두 번째 노광이 종료되기 전의 시각(T9)에서 회로(16)의 동작에 의하여 CN을 "H"로 설정함으로써, 트랜지스터(44)가 온이 되어 노드(FD) 및 용량 소자(C2)가 서로 다시 전기적으로 접속된다.
시각(T9) 직전에 노드(FD)는 전자로 포화되어 있고, 즉 전압이 0V이지만, 시각(T9)에서 노드(FD)의 리셋 전위를 유지하는 용량 소자(C2)는, 노드(FD)에 전기적으로 접속되므로 축적된 전자가 분할되어 노드(FD)의 전위가 증가된다(S8).
시각(T10)에서 회로(16)의 동작에 의하여 CN을 "L"로 설정하고, TX를 "H"로 설정하면, 노드(AN)의 전위가 노드(FD)(S9)로 전송된다.
시각(T11)에서 TX를 "L"로 설정함으로써 FD[1:N]가 유지된다. 여기까지의 단계가 제 2 촬상 데이터를 취득하는 동작에 대응한다. 또한 제 2 촬상 데이터는 제 (n+1) 프레임에서 제 n 프레임 촬상 데이터로서 판독된다(S10).
도 8은, 노드(FD)가 전자로 포화되어 있는지를 제 1 촬상 데이터를 사용하여 판정한 경우를 나타낸 타이밍 차트이다. 화소(10)의 각각에서 노드(FD)가 전자로 포화되어 있지 않는 경우, 회로(16)는 CN 및 TX를 "H"로 설정하는 동작을 수행하지 않는다. 즉, 제 2 촬상 데이터를 취득하는 동작이 시작되지 않는다. 따라서 제 1 촬상 데이터로서 취득된 데이터는 그대로 판독된다. 노드(FD)가 전자로 포화되어 있지 않다고 판정된 경우, 두 번째 노광이 수행되지 않도록, 시각(T7) 내지 시각(T8)까지의 기간 동안 GWRS를 "H"로 설정하는 동작을 무효로 하여도 좋다.
상술한 바와 같이, 본 발명의 일 형태의 촬상 장치는 글로벌 셔터 방식에 의하여 동작한다. 그러므로 모든 화소(10) 중 적어도 하나의 노드(FD)가 전자로 포화되어 있다고 판정된 경우, 제 2 촬상 데이터를 취득하는 동작이 시작되어 모든 화소(10)에서 제 2 촬상 데이터가 취득된다.
상술한 동작에 의하여 제 2 촬상 데이터가 필요에 따라 자동적으로 취득될 수 있고, 명암이 혼재된 시야의 촬상의 경우에서도 밝은 부분의 계조를 유지할 수 있다. 즉, 넓은 다이내믹 레인지의 화상을 얻을 수 있다. 또한 계조를 유지할 수 있기 때문에 저조도하에서도 노이즈가 적고 다이내믹 레인지가 넓은 화상을 얻을 수 있다.
화소(10)는 도 9에 나타낸 구성을 가져도 좋다. 도 9에 나타낸 화소(10)는, 광전 변환 소자(PD)의 접속 방향이 도 1에 나타낸 것과 상이하다. 도 9에 나타낸 화소(10)는 도 11(제 2 촬상 데이터를 취득하는 동작이 있음) 또는 도 12(제 2 촬상 데이터를 취득하는 동작이 없음)의 타이밍 차트에 따라 동작할 수 있다. 이 경우, 배선(71)(VPD) 및 배선(74)(VPI)은 각각 고전위("H")로 설정되고, 배선(72)(VRS) 및 배선(73)(VSS)은 각각 저전위("L")로 설정된다.
이 경우 노드(AN) 및 노드(FD)는, 전위가 리셋될 때에 전자로 포화되고, 고저도하에서 전자가 부족하다. 따라서 노드(AN) 및 노드(FD)의 전위는 도 1에 나타낸 화소(10)의 상술한 동작과 반전되도록 변화한다.
또는 화소(10)는 도 10의 (A) 또는 (B)에 나타낸 구성을 가져도 좋다. 도 10의 (A)의 구성에서는, 트랜지스터(42)는 제공되지 않는다. 이 구성에서 배선(71)(VPD)이 고전위로 설정됨으로써 노드(AN)의 전위를 리셋할 수 있다. 도 10의 (B)의 구성에서 트랜지스터(45)의 소스 및 드레인 중 한쪽은 배선(91)(OUT)에 접속된다.
화소(10)에서의 트랜지스터(41 내지 46)는 각각 도 13의 (A) 및 (B)에 나타낸 바와 같이 백 게이트를 가져도 좋다. 도 13의 (A)는 백 게이트에 정전위를 인가하는 구성을 나타낸 것이며 문턱 전압을 제어할 수 있다. 도 13의 (A)의 예에서 백 게이트는, 저전위가 공급되는 배선(71)(VPD), 배선(73)(VSS), 및 배선(75)(VSS2)에 접속되지만, 이들 중 하나에 접속되어도 좋다. 도 13의 (B)는 프런트 게이트 및 백 게이트에 같은 전위가 인가되는 구성을 나타낸 것이며 온 전류를 증가시킬 수 있고 또한 오프 전류를 감소시킬 수 있다. 도 13의 (A) 및 (B) 등의 구성을, 원하는 트랜지스터가 적절한 전기 특성을 가질 수 있도록 조합하여도 좋다. 또한 백 게이트가 없는 트랜지스터를 제공하여도 좋다. 또한 도 9, 도 10의 (A), (B), 도 13의 (A), 및 (B)의 구성 중 어느 것을 필요에 따라 조합할 수 있다.
또한 화소(10)는 도 14에 나타낸 바와 같이, 트랜지스터(43 내지 46)가 복수의 화소에서 공유되는 구성을 가져도 좋다. 도 14는 트랜지스터(43 내지 46)가 수직 방향의 복수의 화소에서 공유되는 구성을 나타낸 것이지만, 트랜지스터(43 내지 46)는 수평 방향 또는 수평 및 수직 방향의 복수의 화소에서 공유되어도 좋다. 이와 같은 구성으로 함으로써 하나의 화소에 포함되는 트랜지스터의 수를 저감시킬 수 있다.
도 14에 트랜지스터(43 내지 46)가 4개의 화소에서 공유되는 구성을 나타내었지만, 트랜지스터(43 내지 46)는 2개의 화소, 3개의 화소, 또는 5개 이상의 화소에서 공유되어도 좋다. 또한 이 구성은 도 9, 도 10의 (A), (B), 도 13의 (A), 및 (B)에서의 구성 중 어느 것과 임의적으로 조합할 수 있다.
본 발명의 일 형태의 촬상 장치에서는, 화소 어레이(11)와, 회로(12 내지 16)가 제공되는 기판(35)과의 적층 구조를 채용할 수 있다. 예를 들어 도 15의 (C)의 정면도에 나타낸 바와 같은 화소 어레이(11)와, 기판(35)의 적층 구조를 채용할 수 있으며, 화소 어레이(11)를 도 15의 (A)의 상면도로 하고 기판(35)을 도 15의 (B)의 상면도로 한다. 이러한 구조에 의하여, 각 소자에 적합한 트랜지스터를 사용할 수 있으며 촬상 장치의 면적을 작게 할 수 있다. 또한 도 15의 (B)에서의 회로의 레이아웃은 일례이며, 다른 레이아웃을 사용하여도 좋다.
회로(12 내지 16)는 고속 동작 및 CMOS 회로 구조의 양쪽을 실현하기 위하여, 실리콘을 포함하는 트랜지스터(이하, Si 트랜지스터라고 함)를 사용하여 형성되는 것이 바람직하다. 예를 들어 기판(35)으로서 실리콘 기판을 사용하고, 그 위에 상술한 회로가 형성된다. 화소 어레이(11)는 산화물 반도체를 포함하는 트랜지스터(이하, OS 트랜지스터라고 함)를 사용하여 형성되는 것이 바람직하다. 또한 회로(12 내지 16)에 포함되는 트랜지스터의 일부는 화소 어레이(11)와 같은 면 위에 제공되어도 좋다.
다음에 본 발명의 일 형태의 촬상 장치의 구체적인 예에 대하여 도면을 참조하여 아래에서 설명한다. 도 16의 (A)의 단면도는 도 1의 화소(10)에 포함되는 광전 변환 소자(PD), 트랜지스터(41 및 43), 및 용량 소자(C1) 사이의 구체적인 접속에 대한 예를 나타낸 것이다. 또한 트랜지스터(42, 44, 45, 및 46) 및 용량 소자(C2)는 도 16의 (A)에 나타내지 않았다. 트랜지스터(41 내지 46) 및 용량 소자(C1 및 C2)는 층(1100)에 제공될 수 있고, 광전 변환 소자(PD)는 층(1200)에 제공될 수 있다.
본 실시형태의 단면도에서는 배선, 전극, 및 콘택트 플러그(도전체(81))를 개별의 구성 요소로서 나타내었지만, 이들이 서로 전기적으로 접속될 때 이들의 일부가 하나의 구성 요소로서 제공되는 경우가 있다. 또한 배선이 도전체(81)를 통하여 전극에 접속되는 구조는 일례에 불과하고, 배선은 전극에 직접 접속하여도 좋다.
보호막, 층간 절연막, 또는 평탄화막으로서 기능하는 절연층(82 및 83) 등은 구성 요소 위에 제공된다. 예를 들어 산화 실리콘막 또는 산화 질화 실리콘막 등의 무기 절연막은 절연층(82 및 83) 등으로서 각각 사용할 수 있다. 또는 아크릴 수지막 또는 폴리이미드 수지막 등의 유기 절연막을 사용하여도 좋다. 절연층(82 및 83) 등의 상면은 필요에 따라 CMP(chemical mechanical polishing) 등에 의하여 평탄화되는 것이 바람직하다.
도면에 나타낸 배선 등 중 하나 이상이 제공되지 않거나 도면에 나타내지 않은 배선 또는 트랜지스터 등이 각 층에 포함되는 경우가 있다. 또한 도면에 나타내지 않은 층이 포함되는 경우도 있다. 또한 도면에 나타낸 층 중 하나 이상이 포함되지 않는 경우가 있다.
화소(10)의 구성 요소인 트랜지스터(41 내지 46)에는 낮은 오프 전류의 OS 트랜지스터를 사용하는 것이 바람직하다. OS 트랜지스터의 매우 낮은 오프 전류 특성에 의하여 촬상의 다이내믹 레인지를 넓힐 수 있다. 도 1에 나타낸 화소(10)의 회로 구성에서는 광전 변활 소자(PD)에 들어가는 광의 강도의 증가에 의하여 노드(AN 및 FD)의 전위가 감소된다. OS 트랜지스터가 매우 낮은 오프 전류를 가지기 때문에 게이트 전위가 매우 낮은 경우에서도, 게이트 전위에 기초한 전류를 정확하게 출력할 수 있다. 따라서, 조도의 검출 범위, 즉 다이내믹 레인지를 넓힐 수 있다.
트랜지스터(41 내지 44)의 낮은 오프 전류 특성에 의하여 노드(AN 및 FD)에 전하를 유지할 수 있는 기간을 매우 길게 할 수 있다. 따라서, 복잡한 회로 구조 및 동작 방법 없이, 모든 화소에서 축적 동작을 동시에 수행하는 글로벌 셔터 방식을 사용할 수 있다. 또한 본 발명의 일 형태의 촬상 장치는 롤링 셔터 방식에 의해서도 동작할 수 있다.
촬상 장치의 동작 방법에 대하여 도 17의 (A) 내지 (C)를 참조하여 설명한다. 또한 도 17의 (A) 내지 (C)에서 "E"는 노광 동작이 수행되는 기간을 나타내고, "R"은 판독 동작이 수행되는 기간을 나타낸다. 또한 n은 제 n(n은 2 이상의 자연수임) 프레임을 나타낸다. 또한 n-1은 제 n 프레임의 전(前) 프레임을 나타내고, n+1은 제 n 프레임의 다음 프레임을 나타낸다. Line[1]은 화소 어레이(11)의 첫 번째 행을 나타내고, Line[M]은 화소 어레이(11)의 제 M 행(M은 도 17의 (A) 내지 (C)에서 4 이상의 자연수임)을 나타낸다.
도 17의 (A)는 롤링 셔터 방식의 동작 방법을 나타낸 개략도이다. 롤링 셔터 방식에서, 노광 및 데이터의 판독은 행마다 수행된다. 모든 화소에서 촬상을 동시에 수행할 수 없기 때문에, 움직이는 피사체를 촬상할 때는 화상에 왜곡이 생긴다.
도 17의 (B)는 통상의 글로벌 셔터 방식의 동작 방법을 나타낸 개략도이다. 글로벌 셔터 방식에서 노광은 모든 화소에 대하여 동시에 수행된 다음, 데이터의 판독은 행마다 수행된다. 따라서 움직이는 피사체를 촬상할 때도 왜곡이 없는 화상을 얻을 수 있다.
도 17의 (C)는 본 발명의 일 형태의 촬상 장치에 적용되는 동작 방법을 나타낸 개략도이다. 이 동작 방법에서 노광은 제 n 프레임에서 모든 화소에 대하여 동시에 수행되고, 제 n 프레임에서 얻어지는 데이터는 제 (n+1) 프레임에서 판독된다. 따라서 하나의 프레임 기간에서 하나의 프레임의 노광 및 데이터의 판독을 수행하지 않기 때문에 종래의 글로벌 셔터 방식과는 달리, 데이터의 판독 시간의 증가에 의하여 노광 시간이 감소되지 않는다. 즉 노광 시간을 길게 할 수 있다.
OS 트랜지스터는, 활성 영역 또는 활성층에 실리콘을 포함하는 트랜지스터보다 전기 특성의 변동의 온도 의존성이 낮기 때문에, 매우 넓은 온도 범위에서 사용할 수 있다. 따라서 OS 트랜지스터를 포함한 촬상 장치 및 반도체 장치는 자동차, 항공기, 및 우주선에 사용하는 데 적합하다.
또한 OS 트랜지스터는 Si 트랜지스터보다 드레인 항복(breakdown) 전압이 높다. 광전 변환층에 셀레늄계 재료를 포함하는 광전 변환 소자는, 애벌란시 증배를 이용하기 위하여 비교적 높은 전압(예를 들어 10V 이상)을 인가하여 동작되는 것이 바람직하다. 따라서 OS 트랜지스터와, 광전 변환층에 셀레늄계 재료를 포함하는 광전 변환 소자의 조합에 의하여 신뢰성이 높은 촬상 장치를 얻을 수 있다.
또한 도 16의 (A)에서 각 트랜지스터는 백 게이트를 포함하지만, 도 16의 (B)에 나타낸 바와 같이, 각 트랜지스터는 백 게이트를 반드시 포함할 필요는 없다. 또는 도 16의 (C)에 나타낸 바와 같이, 하나 이상의 트랜지스터, 예를 들어 트랜지스터(41)만이 백 게이트를 포함하여도 좋다. 백 게이트는, 백 게이트에 대향하여 제공된 트랜지스터의 프런트 게이트에 전기적으로 접속되어도 좋다. 또는 상이한 고정 전위가 백 게이트 및 프런트 게이트에 공급되어도 좋다. 또한 백 게이트의 유무에 대해서는 본 실시형태에 기재된 다른 화소에도 적용될 수 있다.
다양한 소자는, 층(1200)에 제공되는 광전 변환 소자(PD)로서 사용될 수 있다. 도 16의 (A)는 광전 변환층(561)에 셀레늄계 재료를 포함한 광전 변환 소자(PD)를 나타낸 것이다. 셀레늄계 재료를 포함한 광전 변환 소자(PD)는 가시광에 대한 외부 양자 효율이 높다. 또한, 셀레늄계 재료는 광 흡수 계수가 높으므로, 광전 변환층(561)이 쉽게 얇아진다. 셀레늄계 재료를 포함하는 광전 변환 소자(PD)는 애벌런시 증배에 의하여 전자의 증폭량이 큰 고감도 센서로 할 수 있다. 바꿔 말하면, 광전 변환층(561)에 셀레늄계 재료를 사용함으로써, 화소 면적이 축소되더라도 충분한 양의 광전류를 얻을 수 있다. 따라서 셀레늄계 재료를 포함하는 광전 변환 소자(PD)는 저조도 환경에서의 촬상에도 적합하다.
셀레늄계 재료로서 비정질 셀레늄 또는 결정 셀레늄을 사용할 수 있다. 결정 셀레늄은 예를 들어, 비정질 셀레늄을 성막한 다음 가열 처리를 수행함으로써 얻을 수 있다. 결정 셀레늄의 결정 입경을 화소 피치보다 작게 함으로써 화소들 사이의 특성의 편차를 저감시킬 수 있다. 또한 결정 셀레늄은 비정질 셀레늄보다 가시광에 대한 분광 감도 및 흡수 계수가 높다.
광전 변환층(561)은, 도 16의 (A)에서 단층으로서 나타내었지만, 도 18의 (A)에 나타낸 바와 같이 정공 주입을 블로킹(blocking)하는 층(568)으로서 산화 갈륨, 산화 세륨, 또는 In-Ga-Zn 산화물 등을 수광 측에 제공하여도 좋다. 또는 도 18의 (B)에 나타낸 바와 같이, 전자 주입을 블로킹하는 층(569)으로서 산화 니켈 또는 황화 안티모니 등을 전극(566) 측에 제공하여도 좋다. 또는 도 18의 (C)에 나타낸 바와 같이, 정공 주입을 블로킹하는 층(568) 및 전자 주입을 블로킹하는 층(569)을 제공하여도 좋다. 도 1 및 도 9에 나타낸 구성은, 광전 병환 소자(PD)의 접속 방향이 서로 다르고; 양쪽 구성은 화소(10)에 채용될 수 있다. 따라서 도 18의 (A) 내지 (C)에서는 정공 주입을 블로킹하는 층(568) 및 전자 주입을 블로킹하는 층(569)을 서로 치환하여도 좋다.
광전 변환층(561)은 구리, 인듐, 및 셀레늄의 화합물(CIS)을 포함하는 층이어도 좋다. 또는 구리, 인듐, 갈륨, 및 셀레늄의 화합물(CIGS)을 포함하는 층을 사용하여도 좋다. CIS층 또는 CIGS층을 포함한 광전 변환 소자도 셀레늄의 단층을 포함한 광전 변환 소자와 같이 애벌란시 증배를 이용할 수 있다.
셀레늄계 재료를 사용한 광전 변환 소자(PD)에서는 예를 들어 금속 재료 등을 사용하여 형성된 투광성 도전층(562)과 전극(566) 사이에 광전 변환층(561)을 제공할 수 있다. 또한 CIS 및 CIGS는 p형 반도체이고, 접합(junction)을 형성하기 위하여 황화 카드뮴 또는 황화 아연 등의 n형 반도체가 p형 반도체와 접하여 제공되어도 좋다.
도 16의 (A)에서 투광성 도전층(562)은 배선(71)과 직접 접하지만, 도 19의 (A)에 나타낸 바와 같이, 투광성 도전층(562)은 배선(88)을 통하여 배선(71)에 접하여도 좋다. 도 16의 (A)에서 광전 변환층(561) 및 투광성 도전층(562)이 화소 회로 사이에서 분리되지 않지만, 도 19의 (B)에 나타낸 바와 같이, 이들은 회로 사이에서 분리되어도 좋다. 전극(566)이 제공되지 않은 화소들 사이의 영역에는 절연체로 형성된 격벽(567)을 제공하여 광전 변환층(561) 및 투광성 도전층(562)에서의 크랙의 발생을 방지하는 것이 바람직하다. 그러나 도 19의 (C) 및 (D)에 나타낸 바와 같이 격벽(567)을 반드시 제공할 필요는 없다.
전극(566) 및 배선(71) 등은 각각 다층이어도 좋다. 예를 들어 도 20의 (A)에 나타낸 바와 같이, 전극(566)은 2개의 도전층(566a 및 566b)을 포함할 수 있고, 배선(71)은 2개의 도전층(71a 및 71b)을 포함할 수 있다. 도 20의 (A)의 구조에서는 예를 들어 도전층(566a 및 71a)은 저저항 금속 등으로 만들어질 수 있고, 도전층(566b 및 71b)은 광전 변환층(561)과의 우수한 콘택트 특성을 나타내는 금속 등으로 만들어질 수 있다. 이러한 구조에 의하여 광전 변환 소자(PD)의 전기 특성이 향상된다. 또한 금속의 한 종류 투광성 도전층(562)과 접촉될 때 발생되는 전식(electrolytic corrosion)을 일으키는 금속을 도전층(71a)이 함유하더라도, 도전층(71a)과 투광성 도전층(562) 사이에 도전층(71b)이 있기 때문에 전식을 방지할 수 있다.
도전층(566b 및 71b)은 예를 들어 몰리브데넘 또는 텅스텐 등을 사용하여 형성될 수 있다. 도전층(566a 및 71a)은 예를 들어 알루미늄, 타이타늄, 또는 타이타늄, 알루미늄, 및 타이타늄이 이 순서대로 적층된 적층을 사용하여 형성될 수 있다.
도 20의 (B)에 나타낸 바와 같이, 투광성 도전층(562)은 도전체(81) 및 배선(88)을 통하여 배선(71)에 접속하여도 좋다. 절연층(82) 등은 각각 다층이어도 좋다. 예를 들어, 도 20의 (B)에 나타낸 바와 같이, 도전체(81)는 절연층(82)이 상이한 에칭 레이트를 가지는 절연층(82a 및 82b)을 포함하는 경우에 단차를 가진다. 층간 절연막 또는 평탄화막으로서 사용되는 다른 절연층이 다층인 경우, 도전체(81)도 단차를 가진다. 여기서, 절연층(82)이 2층을 사용하여 형성되지만, 절연층(82) 및 다른 절연층은 각각 3층 이상을 사용하여 형성되어도 좋다.
격벽(567)은 무기 절연체 또는 절연 유기 수지 등을 사용하여 형성할 수 있다. 격벽(567)은 트랜지스터 등을 빛으로부터 보호하기 위하여 및/또는 화소당 수광부의 면적을 결정하기 위하여 흑색 등으로 착색되어도 좋다.
또는 비정질 실리콘막 또는 미결정 실리콘막 등을 사용하여 형성된 PIN 다이오드 소자를 광전 변환 소자(PD)로서 사용하여도 좋다.
도 21은 광전 변환 소자(PD)로서 박막 PIN 포토다이오드를 사용한 예를 나타낸 것이다. 포토다이오드에서는 n형 반도체층(565), i형 반도체층(564), 및 p형 반도체층(563)이 이 순서대로 적층된다. i형 반도체층(564)은 비정질 실리콘을 사용하여 형성하는 것이 바람직하다. p형 반도체층(563) 및 n형 반도체층(565)은 각각 대응하는 도전형을 부여하는 도펀트를 포함하는 비정질 실리콘 또는 미결정 실리콘 등을 사용하여 형성할 수 있다. 비정질 실리콘을 사용하여 광전 변환층을 형성한 포토다이오드는 가시광 파장 영역에서의 감도가 높으므로 미약한 가시광을 쉽게 검지할 수 있다.
도 21의 (A)에 나타낸 광전 변환 소자(PD)에서, 캐소드로서 기능하는 n형 반도체층(565)은 트랜지스터(41)에 전기적으로 접속되는 전극(566)에 접한다. 또한 애느도로서 기능하는 p형 반도체층(563)은 배선(88)을 통하여 배선(71)에 전기적으로 접속된다.
또한 광전 변환 소자(PD)의 애노드 및 캐소드가 도 1에서의 전극층 및 배선과 반대로 접속되면, 도 9의 회로도에 대응하는 구성을 채용할 수 있다.
어쨌든, p형 반도체층(563)이 수광면으로서 기능하도록 광전 변환 소자(PD)를 형성하는 것이 바람직하다. p형 반도체층(563)이 수광면으로서 기능하면, 광전 변환 소자(PD)의 출력 전류를 증가시킬 수 있다.
도 22의 (A) 내지 (C)는 PIN 박막 포토다이오드의 형태를 가지는 광전 변환 소자(PD)의 구조, 및 광전 변환 소자(PD)와 배선의 접속의 다른 예를 나타낸 것이다. 또한 광전 변환 소자(PD)의 구조와, 광전 변환 소자(PD)와 배선 사이의 접속은 이에 한정되지 않고, 다른 구성을 적용하여도 좋다.
도 22의 (A)는 p형 반도체층(563)과 접한 투광성 도전층(562)을 포함한 광전 변환 소자(PD)의 구조를 나타낸 것이다. 투광성 도전층(562)은 전극으로서 기능하고, 광전 변환 소자(PD)의 출력 전류를 증가시킬 수 있다.
투광성 도전층(562)에는 다음에 기재하는 것을 사용할 수 있다: 인듐 주석 산화물; 실리콘을 함유한 인듐 주석 산화물; 아연을 함유한 산화 인듐; 산화 아연; 갈륨을 함유한 산화 아연; 알루미늄을 함유한 산화 아연; 산화 주석; 플루오린을 함유한 산화 주석; 안티모니를 함유한 산화 주석; 그래핀; 또는 산화 그래핀 등. 투광성 도전층(562)은 단층에 한정되지 않고, 상이한 막의 적층이어도 좋다.
도 22의 (B)의 구조에서는, 투광성 도전층(562) 및 배선(71)은 도전체(81) 및 배선(88)을 통하여 서로 접속된다. 또한 광전 변환 소자(PD)의 p형 반도체층(563) 및 배선(71)은 도전체(81) 및 배선(88)을 통하여 서로 접속되어도 좋다. 도 22의 (B)의 구조에서는 투광성 도전층(562)을 반드시 제공할 필요는 없다.
도 22의 (C)는 p형 반도체층(563)을 노출시키는 개구가 광전 변환 소자(PD)를 덮는 절연층에 제공되고, 이 개구를 덮는 투광성 도전층(562)이 배선(71)에 전기적으로 접속되는 구조를 나타낸 것이다.
또는 도 23에 나타낸 바와 같이, 광전 변환 소자(PD)는 광전 변환층으로서 실리콘 기판(600)을 포함한 포토다이오드이어도 좋다.
상술한 셀레늄계 재료 또는 비정질 실리콘 등을 포함하는 광전 변환 소자(PD)는 성막 공정, 리소그래피 공정, 및 에칭 공정 등 일반적인 반도체 제작 공정을 거쳐 형성될 수 있다. 또한 셀레늄계 재료의 저항은 높기 때문에, 도 16의 (A)에 나타낸 바와 같이 광전 변환층(561)을 회로들 사이에서 분리할 필요가 없다. 그러므로, 본 발명의 일 형태에 따른 촬상 장치는 높은 수율 및 저렴한 비용으로 제작할 수 있다. 한편 광전 변환층으로서 실리콘 기판(600)을 포함한 포토다이오드는 연마 공정 및 접합 공정 등의 어려운 공정을 필요로 한다.
또한 본 발명의 일 형태의 촬상 장치에서는, 회로가 형성된 실리콘 기판(600)을 포함하는 적층을 사용하여도 좋다. 예를 들어 도 24의 (A)에 나타낸 바와 같이, 화소 회로는 실리콘 기판(600)에 활성 영역이 형성되는 트랜지스터(610 및 620)를 포함하는 층(1400)과 중첩되어도 좋다. 도 24의 (B)는 채널 폭 방향에서의 트랜지스터를 나타낸 단면도이다.
도 24의 (A) 및 (B)에서는 핀(FIN)형 Si 트랜지스터를 나타내었지만, 도 25의 (A)에 나타낸 바와 같이 플레이너(planar)형 트랜지스터이어도 좋다. 또는 도 25의 (B)에 나타낸 바와 같이 인듐을 실리콘 박막을 사용하여 형성된 활성층(650)을 각각 포함하는 트랜지스터이어도 좋다. 활성층(650)은 다결정 실리콘 또는 SOI(silicon-on-insulator) 구조의 단결정 실리콘을 사용하여 형성될 수 있다.
실리콘 기판(600)에 형성된 회로는 화소 회로로부터 출력된 신호를 판독할 수 있고 상기 신호를 변환할 수 있다; 예를 들어 회로는 도 25의 (C)의 회로도에 나타낸 CMOS 인버터를 포함하여도 좋다. 트랜지스터(610)(n채널 트랜지스터)의 게이트는 트랜지스터(620)(p채널 트랜지스터)의 게이트와 전기적으로 접속된다. 트랜지스터(610 및 620) 중 한쪽의 소스 및 드레인 중 한쪽은, 상기 트랜지스터 중 다른 쪽의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다. 한쪽 트랜지스터의 소스 및 드레인 중 다른 쪽은 배선과 전기적으로 접속되고, 다른 쪽 트랜지스터의 소스 및 드레인 중 다른 쪽은 다른 배선과 전기적으로 접속된다.
실리콘 기판(600)에 형성된 회로는 예를 들어 도 2의 (A) 및 도 15의 (B)에 나타낸 회로(12), 회로(13), 회로(14), 회로(15), 및 회로(16) 등에 각각 대응한다.
실리콘 기판(600)은 벌크 실리콘 기판에 한정되지 않고, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인화 인듐, 질화 갈륨, 또는 유기 반도체로 만들어진 기판일 수 있다.
여기서, 도 23, 도 24의 (A) 및 (B)에 나타낸 바와 같이, 산화물 반도체 트랜지스터를 포함하는 영역과 Si 디바이스(Si 트랜지스터 또는 Si 포토다이오드)를 포함하는 영역 사이에 절연층(80)이 제공된다.
트랜지스터(610 및 620)의 활성 영역 근방에 제공된 절연층의 수소로 실리콘의 댕글링 본드가 종단된다. 따라서, 수소는 트랜지스터(610 및 620)의 신뢰성을 향상시키는 효과를 가진다. 한편, 트랜지스터(41) 등의 활성층인 산화물 반도체층 근방에 제공된 절연층의 수소는 산화물 반도체층 내의 캐리어 생성의 원인이 되어, 트랜지스터(41) 등의 신뢰성을 저하시킬 수 있다. 따라서, 실리콘계 반도체 재료를 사용한 트랜지스터를 포함한 하나의 층과, 그 위에 적층된, 산화물 반도체를 사용한 트랜지스터를 포함한 다른 층 사이에, 수소의 확산을 방지하는 기능을 가지는 절연층(80)이 제공되는 것이 바람직하다. 절연층(80)에 의하여 수소를 하나의 층에 가둠으로써, 트랜지스터(610 및 620)의 신뢰성을 향상시킬 수 있다. 또한 하나의 층으로부터 다른 층으로의 수소의 확산을 억제함으로써 트랜지스터(41) 등의 신뢰성도 향상시킬 수 있다.
절연층(80)은 예를 들어 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄, 또는 이트리아 안정화 지르코니아(YSZ)를 사용하여 형성될 수 있다.
도 24의 (A) 및 (B)에 나타낸 바와 같이, 실리콘 기판(600)에 형성된 회로(예를 들어 드라이버 회로) 또는 트랜지스터(41) 등과 광전 변환 소자(PD)는 서로 중첩할 수 있으므로 화소의 집적도가 높아질 수 있다. 바꿔 말하면 촬상 장치의 해상도를 높일 수 있다. 이러한 구조는 예를 들어, 4K2K, 8K4K, 또는 16K8K의 화소를 가지는 촬상 장치에 적합하다. 또한 트랜지스터(41), 트랜지스터(42), 트랜지스터(43), 트랜지스터(44), 및 광전 변환 소자(PD) 등과 중첩되도록 화소(10)에 포함되는 트랜지스터(45 및 46)로서 Si 트랜지스터가 형성되는 구조를 채용하여도 좋다.
본 발명의 일 형태의 촬상 장치는 도 26의 구조를 가질 수도 있다. 도 26의 촬상 장치는 도 24의 (A)의 촬상 장치의 변형예이다. CMOS 인버터는 OS 트랜지스터 및 Si 트랜지스터를 사용하여 형성된다.
여기서, 트랜지스터(620)는 층(1400)에 제공된 p채널 Si 트랜지스터이고, 트랜지스터(610)는 층(1100)에 제공된 n채널 OS 트랜지스터이다. p채널 트랜지스터만이 실리콘 기판(600)에 제공되는 경우, 웰 또는 n형 불순물층 등을 형성하는 단계를 생략할 수 있다.
도 26의 촬상 장치의 광전 변환 소자(PD)에 셀레늄 등이 사용되었지만, 도 21과 같이 PIN 박막 포토다이오드가 사용되어도 좋다.
도 26의 촬상 장치에서, 트랜지스터(610)는 층(1100)에 형성된 트랜지스터(41 및 43)와 같은 공정을 거쳐 형성될 수 있다. 따라서, 촬상 장치의 제작 공정을 간략화할 수 있다.
도 27에 나타낸 바와 같이 본 발명의 일 형태의 촬상 장치는 실리콘 기판(660)에 형성된 광전 변환 소자(PD) 및 광전 변환 소자(PD) 위에 형성된 OS 트랜지스터를 포함하는 화소와, 회로가 형성된 실리콘 기판(600)이 서로 부착된 구조를 가져도 좋다. 이러한 구조는 실리콘 기판(660)에 형성된 광전 변환 소자(PD)의 실효적인 면적을 증가시키는 데 적합하다. 또한 실리콘 기판(600)에 형성된 회로의 집적도는 미세화된 Si 트랜지스터를 사용하여 향상시킬 수 있어 높은 성능의 반도체 장치를 제공할 수 있다.
도 28은 도 27의 변형예를 나타낸 것이며, 회로는 OS 트랜지스터 및 Si 트랜지스터를 포함한다. 이러한 구조는 실리콘 기판(660)에 형성된 광전 변환 소자(PD)의 실효적인 면적을 증가시키는 데 적합하다. 또한 실리콘 기판(600)에 형성된 회로의 집적도는 미세화된 Si 트랜지스터를 사용하여 향상시킬 수 있어 높은 성능의 반도체 장치를 제공할 수 있다.
도 28에 나타낸 구조의 경우, 실리콘 기판(600) 위의 Si 트랜지스터 및 그 위의 OS 트랜지스터를 사용하여 CMOS 회로를 형성할 수 있다. OS 트랜지스터의 오프 전류가 매우 낮기 때문에 CMOS 회로의 정적인 누설 전류를 매우 낮게 할 수 있다.
또한 본 실시형태에 기재된 촬상 장치 각각에 포함된 트랜지스터 및 광전 변환 소자의 구조는 일례에 불과하다. 따라서, 예를 들어 트랜지스터(41 내지 46) 중 하나 이상은 활성 영역 또는 활성층에 실리콘 등을 포함하여도 좋다. 또한 트랜지스터(610 및 620)의 한쪽 또는 양쪽은 활성층으로서 산화물 반도체층을 포함하여도 좋다.
도 29의 (A)는 촬상 장치에 컬러 필터 등이 추가된 형태의 예의 단면도이다. 단면도는 3화소분의 화소 회로를 포함하는 영역의 일부를 나타낸 것이다. 광전 변환 소자(PD)가 형성된 층(1200) 위에 절연층(2500)이 형성된다. 절연층(2500)으로서 예를 들어 가시광 투과성이 높은 산화 실리콘막을 사용할 수 있다. 또한 패시베이션막으로서 질화 실리콘막이 적층되어도 좋다. 또한 반사 방지막으로서 산화 하프늄 등의 유전체막을 적층하여도 좋다.
절연층(2500) 위에 차광층(2510)이 형성되어도 좋다. 차광층(2510)은 컬러 필터를 통과한 광의 혼색을 방지하는 기능을 가진다. 차광층(2510)은 알루미늄 또는 텅스텐 등의 금속층, 또는 상기 금속층과 반사 방지막으로서 기능하는 유전체막을 포함하는 적층으로 형성될 수 있다.
절연층(2500) 및 차광층(2510) 위에는 평탄화막으로서 유기 수지층(2520)을 형성할 수 있다. 컬러 필터(2530)(컬러 필터(2530a), 컬러 필터(2530b), 또는 컬러 필터(2530c))는 각 화소에 형성된다. 예를 들어, 컬러 필터(2530a), 컬러 필터(2530b), 컬러 필터(2530c)는 각각 적색(R), 녹색(G), 청색(B), 황색(Y), 시안(C), 또는 마젠타(M) 등의 색을 가지기 때문에 컬러 화상을 얻을 수 있다.
투광성 절연층(2560) 등을 컬러 필터(2530) 위에 제공할 수 있다.
도 29의 (B)에 나타낸 바와 같이, 컬러 필터(2530) 대신에 광학 변환층(2550)을 사용하여도 좋다. 이러한 구조로 함으로써 촬상 장치는 다양한 파장 영역에서 촬상할 수 있게 된다.
예를 들어, 광학 변환층(2550)으로서 가시광의 파장 이하의 파장을 가지는 빛을 차단하는 필터를 사용하면, 적외선 촬상 장치를 얻을 수 있다. 광학 변환층(2550)으로서 근적외선 파장 이하의 파장을 가지는 빛을 차단하는 필터를 사용하면, 원적외선 촬상 장치를 얻을 수 있다. 광학 변환층(2550)으로서 가시광의 파장 이상의 파장을 가지는 빛을 차단하는 필터를 사용하면, 자외선 촬상 장치를 얻을 수 있다.
또한, 광학 변환층(2550)으로서 신틸레이터를 사용하면, 방사선의 강도를 가시화시킨 화상을 찍고 X선 촬상 장치 등에 사용되는 촬상 장치를 얻을 수 있다. X선 등의 방사선은 피사체를 통과하여 신틸레이터에 들어간 후, 포토루미네선스로 알려진 현상에 의하여 가시광 또는 자외광 등의 빛(형광)으로 변환된다. 그리고, 광전 변환 소자(PD)가 이 빛을 검출하여 화상 데이터를 얻는다. 또한, 이 구조를 가지는 촬상 장치는 방사선 검출기 등에 사용되어도 좋다.
신틸레이터는 X선 또는 감마선 등의 방사선이 조사되면 방사선의 에너지를 흡수하여 가시광 또는 자외광을 발하는 물질을 포함한다. 예를 들어 Gd2O2S:Tb, Gd2O2S:Pr, Gd2O2S:Eu, BaFCl:Eu, NaI, CsI, CaF2, BaF2, CeF3, LiF, LiI, 및 ZnO 중 임의의 것이 분산된 수지 또는 세라믹을 사용할 수 있다.
셀레늄계 재료를 사용한 광전 변환 소자(PD)에서는, X선 등의 방사선을 직접 전하로 변환할 수 있다; 따라서, 신틸레이터를 반드시 사용할 필요는 없다.
또는 도 29의 (C)에 나타낸 바와 같이, 컬러 필터(2530a, 2530b, 및 2530c) 위에 마이크로렌즈 어레이(2540)를 제공하여도 좋다. 마이크로렌즈 어레이(2540)에 포함되는 렌즈를 관통한 빛이 그 아래에 위치하는 컬러 필터를 통과하여 광전 변환 소자(PD)에 도달한다. 또는 도 29의 (D)에 나타낸 바와 같이 광학 변환층(2550) 위에 마이크로렌즈 어레이(2540)를 제공하여도 좋다. 또한 도 29의 (A) 내지 (D)의 층(1200) 외의 영역은 층(1600)이라고 한다.
도 30은 본 발명의 일 형태의 화소(10) 및 도 29의 (C)에 나타낸 마이크로렌즈 어레이(2540) 등을 포함하는 적층 구조의 구체적인 예를 나타낸 것이다. 도 30에 나타낸 예에는, 도 24의 (A)에 나타낸 화소의 구조가 사용된다. 도 31에 나타낸 예에는 도 28에 나타낸 화소의 구조가 사용된다.
이러한 식으로 광전 변환 소자(PD), 화소(10)의 회로, 및 드라이버 회로는 서로 중첩하도록 위치될 수 있어 촬상 장치의 크기가 작아진다.
도 30 및 도 31에 나타낸 바와 같이, 회절 격자(1500)는 마이크로렌즈 어레이(2540) 상방에 제공되어도 좋다. 회절 격자(1500)를 통과한 물체의 화상(즉, 회절 패턴)은 화소에 스캔할 수 있고, 입력 화상(물체 화상)은 화소에서의 촬상 화상으로부터 연산 처리에 의하여 형성할 수 있다. 또한 회절 격자(1500)를 렌즈 대신에 사용하면 촬상 장치의 비용을 저감시킬 수 있다.
회절 격자(1500)는 투광성 재료를 사용하여 형성할 수 있다. 예를 들어, 산화 실리콘막 또는 산화 질화 실리콘막 등의 무기 절연막을 사용할 수 있다. 또는 아크릴 수지막 또는 폴리이미드 수지막 등의 유기 절연막을 사용하여도 좋다. 또는 무기 절연막과 유기 절연막의 적층을 사용하여도 좋다.
또한 회절 격자(1500)는 감광성 수지 등을 사용하여 리소그래피 공정으로 형성할 수 있다. 또는 회절 격자(1500)는 리소그래피 공정 및 에칭 공정으로 형성할 수 있다. 또는 회절 격자(1500)는 나노임프린트 리소그래피, 레이저 스크라이빙 등에 의하여 형성할 수 있다.
또한 회절 격자(1500)와 마이크로렌즈 어레이(2540) 사이에 간격 X가 제공되어도 좋다. 간격 X는 1mm 이하, 바람직하게는 100μm 이하로 할 수 있다. 간격은 공간이어도 좋고, 투광성 재료를 사용하여 형성된 밀봉층 또는 접착층이어도 좋다. 예를 들어 질소 또는 희가스 등의 불활성 가스를 간격에 밀봉할 수 있다. 또는 아크릴 수지, 에폭시 수지, 또는 폴리이미드 수지 등을 간격에 제공하여도 좋다. 또는 실리콘(silicone) 오일 등의 액체를 제공하여도 좋다. 마이크로렌즈 어레이(2540)가 제공되지 않는 경우이더라도 간격 X는 컬러 필터(2530)와 회절 격자(1500) 사이에 제공되어도 좋다.
도 32의 (A1) 및 (B1)에 나타낸 바와 같이, 촬상 장치는 만곡되어도 좋다. 도 32의 (A1)은 촬상 장치가 이점쇄선 X1-X2의 방향으로 만곡된 상태를 나타낸 것이다. 도 32의 (A2)는 도 32의 (A1)의 이점쇄선 X1-X2로 가리킨 부분을 나타낸 단면도이다. 도 32의 (A3)은 도 32의 (A1)의 이점쇄선 Y1-Y2로 가리킨 부분을 나타낸 단면도이다.
도 32의 (B1)은 촬상 장치가 이점쇄선 X3-X4 방향 및 이점쇄선 Y3-Y4 방향으로 만곡된 상태를 나타낸 것이다. 도 32의 (B2)는 도 32의 (B1)의 이점쇄선 X3-X4로 가리킨 부분을 나타낸 단면도이다. 도 32의 (B3)은 도 32의 (B1)의 이점쇄선 Y3-Y4로 가리킨 부분을 나타낸 단면도이다.
촬상 장치를 만곡함으로써, 시야 곡률 및 비점 수차를 저감할 수 있다. 따라서, 촬상 장치와 조합하여 사용하는 렌즈 등의 광학 설계를 용이하게 할 수 있다. 예를 들어, 수차 보정에 사용되는 렌즈의 개수를 저감할 수 있다; 따라서, 촬상 장치를 포함한 반도체 장치의 크기 또는 중량을 쉽게 저감할 수 있다. 또한 취득되는 화상의 질을 향상시킬 수 있다.
실시형태 1에서는 본 발명의 일 형태에 대하여 설명하였다. 본 발명의 다른 형태에 대해서는 실시형태 2 내지 실시형태 7에서 설명한다. 또한 본 발명의 일 형태는 이에 한정되지 않는다. 바꿔 말하면, 본 실시형태 및 다른 실시형태에는, 발명의 다양한 형태가 기재되어 있으므로, 본 발명의 일 형태는 특정의 형태에 한정되지 않는다. 본 발명의 일 형태가 촬상 장치에 적용된 예가 기재되었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 상황 또는 경우에 따라서, 본 발명의 일 형태는 반드시 촬상 장치에 적용될 필요는 없다. 예를 들어 본 발명의 일 형태는 다른 기능을 가지는 반도체 장치에 적용되어도 좋다. 본 발명의 일 형태로서, 트랜지스터의 채널 형성 영역, 소스 영역, 또는 드레인 영역 등이 산화물 반도체를 포함하는 예를 설명하지만, 본 발명의 일 형태는 이에 한정되지 않는다. 상황 또는 조건에 따라, 본 발명의 일 형태에서, 다양한 트랜지스터 또는 트랜지스터의 채널 형성 영역, 소스 영역, 또는 드레인 영역 등은 다양한 반도체를 포함하여도 좋다. 상황 또는 조건에 따라서는, 본 발명의 일 형태에서, 다양한 트랜지스터 또는 트랜지스터의 채널 형성 영역, 소스 영역, 또는 드레인 영역 등은 예를 들어, 실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인화 인듐, 질화 갈륨, 및 유기 반도체 중 적어도 하나를 포함하여도 좋다. 또는 예를 들어, 상황 또는 조건에 따라, 본 발명의 일 형태에서, 다양한 트랜지스터 또는 트랜지스터의 채널 형성 영역, 소스 영역, 또는 드레인 영역 등은 반드시 산화물 반도체를 포함할 필요는 없다.
본 실시형태는 다른 실시형태에 기재된 구조 중 어느 것과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1과 상이한 촬상 장치에 대하여 도면을 참조하여 설명한다. 또한 실시형태 1에서 설명한 부분과 비슷한 부분의 상세한 설명은 생략한다.
본 발명의 일 형태는 화소에 제공된 전하 검출부가 전자로 포화되어 있는지 여부를 판정하고, 판정 결과에 따라 동작 모드가 변화되는 촬상 장치의 회로 구성 및 동작 방법이다. 제 1 촬상 데이터가 먼저 취득되고, 전하 검출부가 전하로 포화되어 있지 않는 경우는 전하 검출부의 용량 값이 변화하지 않도록 제어된다. 전하 검출부가 전자로 포화되어 있는 경우는 전하 검출부의 용량 값이 증가되도록 제어된다. 이러한 제어를 모든 화소에서 개별적으로 수행한 다음에, 제 2 촬상 데이터가 취득 및 판독된다. 전하 검출부의 용량 값의 변동 없이 취득된 제 2 촬상 데이터는 저조도하에서 얻어지는 데이터에 대응한다. 전하 검출부의 용량 값의 증가 후에 취득된 제 2 촬상 데이터는 고저도하에서 얻어지는 데이터에 대응한다.
상술한 동작에 의하여, 저조도 환경에서의 촬상의 경우이어도, 계조가 유지되기 때문에 노이즈가 적고 다이내믹 레인지가 넓은 화상을 얻을 수 있다. 또한 고조도 환경에서의 촬상이어도, 밝은 부분의 계조가 유지될 수 있기 때문에 넓은 다이내믹 레인지의 화상을 얻을 수 있다.
도 33은 본 발명의 일 형태의 촬상 장치에 포함되는 화소(20)의 회로도이다. 또한 도 33 등에는 트랜지스터가 n채널 트랜지스터인 예를 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않고, 일부의 트랜지스터를 p채널 트랜지스터와 치환하여도 좋다.
화소(20)에서 광전 변환 소자(PD)의 한쪽 전극은 트랜지스터(741)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(741)의 소스 및 드레인 중 한쪽은 트랜지스터(742)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(741)의 소스 및 드레인 중 다른 쪽은 트랜지스터(743)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(741)의 소스 및 드레인 중 다른 쪽은 트랜지스터(744)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(741)의 소스 및 드레인 중 다른 쪽은 트랜지스터(745)의 게이트에 전기적으로 접속된다. 트랜지스터(741)의 소스 및 드레인 중 다른 쪽은 용량 소자(C71)의 한쪽 전극에 전기적으로 접속된다. 트랜지스터(744)의 소스 및 드레인 중 다른 쪽은 용량 소자(C72)의 한쪽 전극에 전기적으로 접속된다. 트랜지스터(745)의 소스 및 드레인 한쪽은 트랜지스터(746)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(744)의 게이트는 트랜지스터(747)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(744)의 게이트는 용량 소자(C73)의 한쪽 전극에 전기적으로 접속된다.
여기서, 광전 변환 소자(PD)의 한쪽 전극, 트랜지스터(741)의 소스 및 드레인 중 한쪽, 및 트랜지스터(742)의 소스 및 드레인 중 한쪽이 서로 접속되는 노드(AN)는 전하 축적부이다. 트랜지스터(741)의 소스 및 드레인 중 다른 쪽, 트랜지스터(743)의 소스 및 드레인 중 한쪽, 트랜지스터(744)의 소스 및 드레인 중 한쪽, 트랜지스터(745)의 게이트, 및 용량 소자(C71)의 한쪽 전극이 서로 접속되는 노드(FD)는 전하 검출부이다. 트랜지스터(744)의 게이트, 트랜지스터(747)의 소스 및 드레인 중 한쪽, 및 용량 소자(C73)의 한쪽 전극이 서로 접속되는 노드(CN)는 노드(CN)는 신호 유지부(signal holding portion)이다.
광전 변환 소자(PD)의 다른 쪽 전극은 배선(771)(VPD)에 전기적으로 접속된다. 트랜지스터(742)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(743)의 소스 및 드레인 중 다른 쪽은 배선(772)(VRS)에 전기적으로 접속된다. 용량 소자(C1)의 다른 쪽 전극, 용량 소자(C72)의 다른 쪽 전극, 및 용량 소자(C73)의 다른 쪽 전극은 배선(773)(VSS)에 전기적으로 접속된다. 트랜지스터(745)의 소스 및 드레인 중 다른 쪽은 배선(774)(VPI)에 전기적으로 접속된다. 트랜지스터(746)의 소스 및 드레인 중 다른 쪽은 배선(791)(OUT1)에 전기적으로 접속된다.
상술한 구성 요소 사이의 접속에 있어서는, 복수의 트랜지스터 또는 복수의 용량 소자가 배선에 전기적으로 접속되어 이를 공유하지만, 이들은 상이한 배선에 전기적으로 접속되어도 좋다.
배선(771)(VPD), 배선(772)(VRS), 배선(773)(VSS), 및 배선(774)(VPI)은 전원선으로서 기능할 수 있다. 예를 들어 배선(771)(VPD) 및 배선(773)(VSS)은 저전위 전원선으로서 기능할 수 있다. 배선(772)(VRS) 및 배선(774)(VPI)은 고전위 전원선으로서 기능할 수 있다.
트랜지스터(741)의 게이트는 배선(761)(TX)에 전기적으로 접속된다. 트랜지스터(742)의 게이트는 배선(762)(GWRS)에 전기적으로 접속된다. 트랜지스터(743)의 게이트는 배선(763)(RS)에 전기적으로 접속된다. 트랜지스터(746)의 게이트는 배선(764)(SE)에 전기적으로 접속된다. 트랜지스터(747)의 게이트는 배선(765)(SE2)에 전기적으로 접속된다. 트랜지스터(747)의 소스 및 드레인 중 다른 쪽은 배선(793)(OUT3)에 전기적으로 접속된다.
배선(761)(TX), 배선(762)(GWRS), 배선(763)(RS), 배선(764)(SE), 및 배선(765)(SE2)은, 각각의 배선이 접속된 트랜지스터의 도통 상태를 제어하는 신호선으로서 기능할 수 있다. 또한 배선(763)(RS), 배선(764)(SE), 및 배선(765)(SE2)은 행마다 트랜지스터를 제어할 수 있다.
트랜지스터(741)는 노드(AN)의 전위를 노드(FD)로 전송하는 트랜지스터로서 기능할 수 있다. 트랜지스터(742)는 노드(AN)의 전위를 리셋하는 트랜지스터로서 기능할 수 있다. 트랜지스터(743)는 노드(FD)의 전위를 리셋하는 트랜지스터로서 기능할 수 있다. 트랜지스터(744)는 노드(FD)와 용량 소자(C72) 사이의 전기적 접속을 제어하는 트랜지스터로서 기능할 수 있다. 트랜지스터(745)는 노드(FD)의 전위에 대응하는 신호를 출력하는 트랜지스터로서 기능할 수 있다. 트랜지스터(746)는 화소(20)를 선택하는 트랜지스터로서 기능할 수 있다. 트랜지스터(747)는 노드(CN)의 전위를 유지하는 트랜지스터로서 기능할 수 있다.
또한 상술한 화소(20)의 구조는 일례에 불과하며, 일부의 회로, 일부의 트랜지스터, 일부의 용량 소자, 또는 일부의 배선 등이 포함되지 않는 경우가 있다. 또는 상술한 구조에 포함되지 않는 회로, 트랜지스터, 용량 소자, 또는 배선 등을 포함하는 경우도 있다. 또는 일부의 배선 사이의 접속은 상술한 접속과 상이한 경우도 있다.
도 34의 (A)는 본 발명의 일 형태의 촬상 장치를 나타낸 것이다. 촬상 장치는 매트릭스로 배열된 화소(20)를 포함하는 화소 어레이(21), 화소(20)를 구동하는 기능을 가지는 회로(22)(행 드라이버), 화소(20)의 출력 신호에 상관 이중 샘플링(CDS)을 수행하는 회로(23)(CDS회로), 노드(FD)가 전자로 포화되어 있는지 여부를 판정하는 기능을 가지는 회로(24)(A/D컨버터 회로 등), 상기 판정 결과에 따라 화소(20)의 동작 모드를 제어하는 기능, 회로(23)로부터 출력된 아날로그 데이터를 디지털 데이터로 변환하는 기능, 및 회로(24)에 의하여 전환된 데이터를 선택 및 판독하는 기능을 가지는 회로(25)(열 드라이버)를 포함한다. 또한 회로(23)를 제공하지 않는 구성을 채용할 수도 있다.
도 34의 (B)는 회로(23)의 회로도 및 회로(24)의 블록도를 나타낸 것이며, 회로(23) 및 회로(24)는 화소 어레이(21)의 열 중 하나에 접속된다. 회로(23)는 트랜지스터(751), 트랜지스터(752), 트랜지스터(753), 용량 소자(C74), 및 용량 소자(C75)를 포함할 수 있다. 회로(24)는 비교 회로(27), 판정 출력 회로(28), 및 카운터 회로(29)를 포함할 수 있다.
트랜지스터(754)는 전류원 회로로서 기능한다. 트랜지스터(754)의 소스 및 드레인 중 한쪽은 배선(791)(OUT1)에 전기적으로 접속되고, 트랜지스터(754)의 소스 및 드레인 중 다른 쪽은 전원선에 접속된다. 예를 들어 전원선은 저전위 전원선으로서 기능할 수 있다. 트랜지스터(754)의 게이트에는 바이어스 전압이 항상 인가된다.
회로(23)에서 트랜지스터(751)의 소스 및 드레인 중 한쪽은 트랜지스터(752)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(751)의 소스 및 드레인 중 한쪽은 용량 소자(C74)의 한쪽 전극에 전기적으로 접속된다. 트랜지스터(752)의 소스 및 드레인 중 다른 쪽은 트랜지스터(753)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(752)의 소스 및 드레인 중 다른 쪽은 용량 소자(C75)의 한쪽 전극에 전기적으로 접속된다. 트랜지스터(752)의 소스 및 드레인 중 다른 쪽은 배선(792)(OUT2)에 전기적으로 접속된다. 트랜지스터(753)의 소스 및 드레인 중 다른 쪽 및 용량 소자(C74)의 다른 쪽 전극은 배선(791)(OUT1)에 전기적으로 접속된다. 트랜지스터(751)의 소스 및 드레인 중 다른 쪽은 예를 들어 기준 전위가 공급되는 고전위 전원선(CDSVDD)에 전기적으로 접속된다. 용량 소자(C75)의 다른 쪽 전극은 예를 들어 저전위 전원선(CDSVSS)에 전기적으로 접속된다.
도 33에 나타낸 화소(20)에 접속된 회로(23)의 동작예에 대하여 설명한다. 먼저, 트랜지스터(751) 및 트랜지스터(752)를 온으로 한다. 다음에, 화소(20)로부터 배선(791)(OUT1)에 촬상 데이터의 전위를 출력하고, 배선(792)(OUT2)에서 기준 전위(CDSVDD)를 유지한다. 그리고, 트랜지스터(751)를 오프로 하고, 리셋 전위(여기서는 촬상 데이터의 전위보다 높은 전위; 예를 들어 전위(VDD))를 화소(20)로부터 배선(791)(OUT1)에 출력한다. 이때, 배선(792)(OUT2)의 전위는 기준 전위(CDSVDD)에 촬상 데이터의 전위와 리셋 전위와의 차이의 절대값을 가함으로써 얻어진 값이다. 따라서 기준 전위(CDSVDD)에 실질적인 촬상 데이터의 전위를 가함으로써 얻어진, 노이즈가 적은 전위 신호를 회로(24)에 공급할 수 있다.
리셋 전위가 촬상 데이터의 전위보다 낮은 경우(예를 들어 리셋 전위가 전위(GND) 등인 경우), 배선(792)(OUT2)의 전위는 기준 전위(CDSVDD)로부터 촬상 데이터의 전위와 리셋 전위와의 차이의 절대값을 뺌으로써 얻어진 값이다.
트랜지스터(753)가 온인 경우, 바이패스가 형성되므로 배선(791)(OUT1)의 신호를 배선(792)(OUT2)에 직접 출력할 수 있다.
회로(24)에서는, 회로(23)로부터 입력되는 신호 전위 및 기준 전위(REF)를 비교 회로(27)에서 비교한다. 비교 회로(27)에는 배선(792)(OUT2)을 통하여 제 1 촬상 데이터 또는 제 2 촬상 데이터에 대응하는 신호 전위가 입력된다. 여기서 제 1 촬상 데이터는 첫 번째 노광 데이터이고, 화소(20)의 노드(FD)가 전자로 포화되어 있는지 여부를 판정할 수 있다. 제 2 촬상 데이터는 두 번째 노광 데이터이고, 상기 판정에 따라 취득된다.
먼저, 제 1 촬상 데이터가 비교 회로(27)에 입력되고, 다음에 판정 결과가 비교 회로(27)로부터 판정 출력 회로(28)에 출력된다. 판정 출력 회로(28)는, 출력 타이밍을 조정함으로써 비교 회로(27)로부터 출력된 노이즈를 제거하는 기능을 가진다.
비교 회로(27)에서는, 화소(20)의 노드(FD)가 전자로 포화되어 있는지 여부에 대하여 제 1 촬상 데이터를 사용하여 판정한다. 이때, 비교 회로(27)에 입력되는 기준 전위(REF)는, 노드(FD)가 전자로 포화된 정전위이며, 노드(FD)가 전자로 포화되었는지 여부에 대해서는 기준 전위(REF)와, 제 1 촬상 데이터에 대응하는 신호 전위의 비교에 의하여 판정된다. 본 실시형태에서는, 제 1 촬상 데이터에 대응하는 신호 전위가 회로(23)를 우회하여 비교 회로(27)에 입력되지만, 회로(23)를 우회하지 않고 비교 회로(27)에 입력되어도 좋다.
노드(FD)가 전자로 포화되어 있지 않다고 판정된 경우, 판정 출력 회로(28)는 노드(FD)의 용량 값을 변화시키지 않는 신호를 화소에 출력한다. 구체적으로는, 트랜지스터(744)를 온으로 하지 않는 전위를 배선(793)(OUT3)에 출력하여 화소(20)의 노드(CN)에 유지한다.
노드(FD)가 전자로 포화되어 있다고 판정된 경우, 판정 출력 회로(28)는 노드(FD)의 용량 값을 증가시키는 신호를 화소에 출력한다. 구체적으로는, 트랜지스터(744)를 온으로 하는 전위를 배선(793)(OUT3)에 출력하여 화소(20)의 노드(CN)에 유지한다. 이때 용량 소자(C72)는 노드(FD)에 전기적으로 접속됨으로써 노드(FD)의 용량 값이 증가된다.
이러한 동작은 유효하게 사용될 수 있는 모든 화소에 대하여 수행된다. 다음에 노드(FD)의 전위를 리셋하고 제 2 촬상 데이터를 취득한다. 제 2 촬상 데이터에 대응하는 신호 전위는 회로(23)를 통하여 비교 회로(27)에 입력된다. 이때 비교 회로(27)에 입력된 기준 전위(REF)는 램프파를 가지고, 기준 전위와, 제 2 촬상 데이터에 대응하는 신호 전위를 비교한 결과가 카운터 회로(29)에 출력된다. 그리고 카운터 회로(29)는 제 2 촬상 데이터에 대응하는 디지털 데이터를 배선(794)(OUT4)에 출력한다.
판정 출력 회로(28)로서는, 예를 들어 도 35에 나타낸 회로를 사용할 수 있다. 상기 회로의 입력 단자(IN)에는 비교 회로(27)의 출력 단자가 전기적으로 접속된다. 상기 회로의 출력 단자(OUT)에는 배선(793)(OUT3)이 전기적으로 접속된다. 판정 출력 회로(28)의 전위는 JRES 신호에 응답하여 선택된 행마다 리셋된 다음, 비교 회로(27)의 판정 결과가 배선(793)(OUT3)에 출력된다. 또한 배선(793)(OUT3)에 출력되는 신호를 고정하기 위하여 단자(GCN)에 제어 신호를 입력할 수도 있다.
도 35에 나타낸 회로는 도 36의 타이밍 차트에 나타낸 바와 같이 구동될 수 있다. 도 36에서 RCK1/2 및 RCKB1/2는 각각 회로(22)(행 드라이버)에 입력되는 클록 신호 및 반전 클록 신호를 나타내고; JRES 및 JENB는 도 35에 나타낸 회로에 입력되는 신호를 나타내고; EN_CDS는 회로(23)에서의 트랜지스터(753)의 게이트에 입력되는 신호를 나타내고; SE[1]는 첫 번째 행에서의 화소(20)의 배선(764)에 입력되는 신호를 나타내고; SE[N]는 마지막 행에서의 화소(20)의 배선(764)에 입력되는 신호를 나타내고; SE2[1]는 첫 번째 행에서의 화소(20)의 배선(765)에 입력되는 신호를 나타내고; SE2[N]는 마지막 행에서의 화소(20)의 배선(765)에 입력되는 신호를 나타낸다.
frame[n]으로 나타내어진 기간은 제 n(n은 2 이상의 자연수임) 프레임의 기간에 대응한다. 제 n 프레임에서, 기간(401)은 제 (n-1) 프레임의 데이터가 판독되는 기간에 대응하고, 기간(402)은 제 1 촬상 데이터가 판독되고 판정이 수행되는 기간에 대응하고, 기간(400)은 행 드라이버가 동작하지 않는 기간에 대응한다. 제 (n+1) 프레임의 기간(403)은 제 n 프레임의 데이터가 판독되는 기간에 대응한다.
다음에, 도 33의 화소(20)의 동작에 대하여 도 37에 나타낸 흐름도 및 도 38에 나타낸 타이밍 차트를 참조하여 설명한다. 본 발명의 일 형태의 촬상 장치는 글로벌 셔터 방식에 의하여 동작한다. 하나의 프레임의 동작은 제 1 촬상 데이터의 취득, 제 1 촬상 데이터를 사용한 판정, 제 2 촬상 데이터의 취득, 및 전(前) 프레임의 촬상 데이터의 판독으로 대략 나누어진다. 또한 제 1 촬상 데이터의 취득 및 상기 전 프레임의 촬상 데이터의 판독은 동시에 수행된다.
도 37 및 도 38에서는, 임의의 프레임인 제 n 프레임을 기준으로 하여 설명한다. 배선(771)(VPD) 및 배선(773)(VSS)을 저전위("L")로 설정하고, 배선(772)(VRS) 및 배선(774)(VPI)을 고전위("H")로 설정한다.
도 38에서 GWRS는 배선(762)(GWRS)의 전위를 나타내고, RS[1]는 첫 번째 행의 특정의 화소(20)에서의 배선(763)(RS)의 전위를 나타내고, RS[N]는 마지막 행의 특정의 화소(20)에서의 배선(763)(RS)의 전위를 나타내고, CN[1]은 첫 번째 행의 특정의 화소(20)에서의 노드(CN)의 전위를 나타내고, CN[N]은 마지막 행의 특정의 화소(20)에서의 노드(CN)의 전위를 나타내고, TX는 배선(761)(TX)의 전위를 나타내고, AN[1]은 첫 번째 행의 특정의 화소(20)에서의 노드(AN)의 전위를 나타내고, AN[N]은 마지막 행의 특정의 화소(20)에서의 노드(AN)의 전위를 나타내고, FD[1]는 첫 번째 행의 특정의 화소(20)에서의 노드(FD)의 전위를 나타내고, FD[N]는 마지막 행의 특정의 화소(20)에서의 노드(FD)의 전위를 나타낸다.
먼저, 제 1 촬상 데이터의 취득 및 전(前) 프레임에서 취득된 촬상 데이터의 판독에 대하여 설명한다.
제 1 촬상 데이터는 촬상하는 대상의 조도(저조도 또는 고조도)를 판정하는 데이터이다. 제 1 촬상 데이터를 취득하는 모드에서, 낮은 용량 값으로 촬상이 수행되기 때문에(구체적으로는 용량 소자(C71)만이 노드(FD)에 접속됨), 노드(FD)는 고저도 환경에서 전자로 포화된다. 따라서 노드(FD)가 전자로 포화되어 있는지 여부의 판정에 의하여 촬상하는 대상의 조도를 판정할 수 있다. 도 38의 타이밍 차트에서 첫 번째 행에서의 화소의 전위는, 노드(FD)가 전자로 포화되어 있지 않는 경우의 동작에 대응하고, 제 N 행(마지막 행)에서의 화소의 전위는 노드(FD)가 전자로 포화되어 있는 경우의 동작에 대응한다.
시각(T1)에서 GWRS를 "H"로 설정하면, AN[1:N]은 "H"(배선(772)(VRS)의 전위)로 리셋된다(S1).
시각(T2)에서 GWRS를 "L"로 설정함으로써 조도에 따라 AN[1:N]의 감소가 시작한다(첫 번째 노광, (S2)).
시각(T3)에서 RS[1:N]를 "H"로 설정하고 CN[1:N]을 "H"로 설정함으로써 FD[1:N]가 "H"(배선(772)(VRS)의 전위)로 리셋된다(S3). 이때 용량 소자(C72)는 트랜지스터(744)를 통하여 노드(FD)에 전기적으로 접속된다. 또한 CN[1:N]을 "H"로 설정하기 위하여, 배선(765)(SE2)[1:N]을 "H"로 설정하여 트랜지스터(747)를 온으로 하고, 판정 출력 회로(28)의 단자(GCN)의 입력 신호를 "H"로 설정한다.
시각(T4)에서 SE2[1:N]을 "H"로 설정하고 CN[1:N]을 "L"로 설정함으로써 트랜지스터(744)가 오프되어 노드(FD)와 용량 소자(C72) 사이의 전기적 접속이 절단된다. 또한 CN[1:N]을 "L"로 설정하기 위하여, 판정 출력 회로(28)를 리셋 상태로 하고 GCN을 "L"로 설정한다. 시각(T4) 후, SE2[1:N]를 "L"로 설정하여 트랜지스터(747)를 오프로 하면, CN[1:N]은 용량 소자(C73) 등에 의하여 유지된다.
또한 시각(T4)에서 RS[1:N]를 "L"로 설정하고 TX를 "H"로 설정함으로써 노드(AN)의 전위가 노드(FD)로 전송되고, 노드(FD)의 전위가 감소를 시작한다(S4).
시각(T5)에서 TX를 "L"로 설정함으로써 FD[1:N]가 유지된다. 여기까지의 단계가 제 1 촬상 데이터를 취득하는 동작에 대응한다.
여기서 시각(T1) 내지 시각(T3)까지의 기간에, SE[1] 내지 SE[N]가 순차적으로 "H"로 일정 기간 설정되고, 제 (n-1) 프레임에서 판정된 촬상 데이터가 판독된다(S10'). 바꿔 말하면, 제 n 프레임의 제 1 촬상 데이터를 취득하는 동작 및 제 (n-1) 프레임에서 판정된 촬상 데이터를 판독하는 동작은 동시에 수행된다. 이와 같이, 다음 프레임에서 촬상 데이터를 판독함으로써, 글로벌 셔터 방식에서도 노광을 위한 시간을 길게 할 수 있다. 그러므로 저조도하에서도 넓은 다이내믹 레인지 및 적은 노이즈의 화상을 얻을 수 있다.
도 39의 (A)는 첫 번째 행의 촬상 데이터를 판독하는 동작을 나타낸 타이밍 차트이다. 또한 SH는 회로(23)에서의 트랜지스터(752)의 게이트에 공급된 전위를 나타내고, CL은 회로(23)에서의 트랜지스터(751)의 게이트에 공급된 전위를 나타내고, REF(RAMP)는 비교 회로(27)에 공급된 기준 전위를 나타내고, OUT2는 배선(792)(OUT2)의 전위를 나타내고, COMP_OUT는 비교 회로(27)의 출력 단자의 전위를 나타낸다.
도 38에서 RS[1] 내지 RS[N]는 시각(T3) 전에 순차적으로 "H"로 일정 기간 설정되어 노드(FD)의 전위가 리셋되는데, 이 동작은 도 39의 (A)에 나타낸 회로(23)의 동작에 따른 것이다.
다음에 제 1 촬상 데이터를 사용한 판정 및 이 판정 결과에 기초한 동작에 대하여 설명한다.
시각(T6)내지 시각(T8)까지의 기간 동안, SE[1] 내지 SE[N]는 순차적으로 "H"로 일정 기간 설정되어 제 1 촬상 데이터는 행마다 판독되고, 유효하게 사용할 수 있는 화소(20)의 각각에서 노드(FD)가 전자로 포화되어 있는지 여부에 대하여 판정된다(S5).
도 39의 (B)는 시각(T6) 내지 시각(T8)까지의 기간에서 제 1 촬상 데이터를 판독하는 동작을 나타낸 타이밍 차트이다. 제 1 촬상 데이터가 판독되는 기간에서 EN_CDS를 "H"로 설정하고 CL을 "H"로 설정하면, 화소(20)로부터 출력된 신호는 회로(23)를 우회하여 비교 회로(27)에 입력된다. 또한 일정하게 만들어지는 REF(CONST)는, 노드(FD)가 전자로 포화되었을 때에 배선(791)(OUT1)에 출력되는 전위보다 약간 높다. 이와 같은 동작에 의하여, 비교 회로(27)로부터의 출력에 따라 노드(FD)가 전자로 포화되어 있는지 여부를 판정할 수 있다. 도 39의 (B)의 예에서, 선택된 특정의 화소(20)에서의 노드(FD)는 전자로 포화되고, "L"은 비교 회로(27)의 출력 단자로부터 출력된다. 또한 EN_CDS를 "L"로 설정함으로써, 화소(20)로부터 출력된 신호가 회로(23)를 우회하지 않고 제 1 촬상 데이터를 판독하여도 좋다. 이 경우, "H"는 비교 회로(27)의 출력 단자로부터 출력된다.
이때, 제 1 촬상 데이터는 노드(FD)가 전자로 포화되어 있는지 여부를 판정하는 데 사용되고, 외부에 출력되지 않는다. 그러므로, 외부 출력을 위하여 필요한 회로(25)(열 드라이버) 등의 출력 회로의 동작을 정지하여도 좋다.
제 1 촬상 데이터를 사용한 판정 결과는, 판정 출력 회로(28)를 통하여 제 1 촬상 데이터가 판독된 화소(20)에 출력된다. 여기서 소정의 행의 화소(20)에서의 노드(CN)에 판정 결과를 입력하기 위하여, 판정 결과가 출력되는 타이밍에, 소정의 행의 배선(765)(SE2)을 일정한 기간 "H"로 설정한다.
노드(FD)가 전자로 포화되어 있지 않다고 판정된 화소(20)에서는, "L"가 노드(CN)에 입력되기 때문에 트랜지스터(744)는 온되지 않는다. 따라서 용량 소자(C71)만이 노드(FD)에 전기적으로 접속되기 때문에, 노드(FD)의 용량 값은 변화하지 않는다. 즉, 상술한 화소(20)는 저조도하에서의 촬상에 적합한 촬상 모드로 설정된다.
노드(FD)가 전자로 포화되어 있지 않다고 판정된 화소(20)에서는, "H"가 노드(CN)에 입력되기 때문에 트랜지스터(744)는 온된다. 따라서 용량 소자(C71) 및 용량 소자(C72)는 노드(FD)에 전기적으로 접속되기 때문에, 노드(FD)의 용량 값이 증가된다(S6). 즉, 상술한 화소(20)는 고조도에서의 촬상에 적합한 촬상 모드로 설정된다. 여기까지의 단계가 제 1 촬상 데이터를 사용한 촬상 및 이 판정 결과에 기초한 동작에 대응한다.
다음에, 제 2 촬상 데이터의 취득에 대하여 설명한다.
제 2 촬상 데이터를 취득하는 노광은, 모든 판정 결과를 얻기 전에 수행되어도 좋다. 예를 들어 도 38에 나타낸 바와 같이, 시각(T7)에서 GWRS를 "H"로 설정하고 AN[1:N]을 리셋한다(S7). 다음에 시각(T8)에서 GWRS를 "L"로 설정하고 시각(T10) 전에 두 번째 노광을 수행한다(S8). 또한 두 번째 노광 시간의 길이를 첫 번째 노광 시간의 길이와 같게 하거나 첫 번째 노광 시간의 길이보다 짧게 하여도 좋다.
두 번째 노광이 완료되기 전의 시각(T9)에서 RS[1:N]를 "H"로 설정함으로써 FD[1:N]가 "H"(배선(772)의 전위(VRS))로 리셋된다(S9).
시각(T10)에서 배선(761)(TX)을 "H"로 설정함으로써 노드(AN)의 전위가 노드(FD)로 전송된다(S10).
시각(T11)에서 배선(761)(TX)을 "L"로 설정함으로써 FD[1:N]가 유지된다. 여기까지의 단계가 제 2 촬상 데이터를 취득하는 동작에 대응한다. 또한 제 2 촬상 데이터는 제 (n+1) 프레임에서 제 n 프레임 촬상 데이터로서 판독된다(S11).
상술한 동작에 의하여 제 2 촬상 데이터의 촬상 모드를 화소(20)마다 설정할 수 있고, 명암이 혼재된 시야의 촬상의 경우에서도 계조가 유지될 수 있기 때문에 넓은 다이내믹 레인지의 화상을 얻을 수 있다.
화소(20)는 도 40에 나타낸 구성을 가져도 좋다. 도 40에 나타낸 화소(20)는 광전 변환 소자(PD)의 접속 방향이 도 33에 나타낸 것과 상이하다. 도 40에 나타낸 화소(20)는 도 42의 타이밍 차트에 따라 동작할 수 있다. 이 경우, 배선(771)(VPD) 및 배선(774)(VPI)을 각각 고전위("H")로 설정하고, 배선(772)(VRS) 및 배선(773)(VSS)을 각각 저전위("L")로 설정한다.
이 경우, 노드(AN) 및 노드(FD)는 전위가 리셋될 때에 전자로 포화되고, 고저도하에서는 전자가 부족하다. 따라서 노드(AN) 및 노드(FD)의 전위는 도 33에 나타낸 화소(20)의 상술한 동작과 반전되도록 변화한다.
또는 화소(20)는 도 41의 (A) 또는 (B)에 나타낸 구성을 가져도 좋다. 도 41의 (A)의 구성에서는 트랜지스터(742)를 제공하지 않는다. 이 구성에서 배선(771)(VPD)은 고전위로 설정됨으로써 노드(AN)의 전위를 리셋할 수 있다. 도 41의 (B)의 구성에서 트랜지스터(745)의 소스 및 드레인 중 한쪽은 배선(791)(OUT)에 접속된다.
화소(20)에서의 트랜지스터(741 내지 747)는 각각 도 43의 (A) 및 (B)에 나타낸 바와 같이 백 게이트를 가져도 좋다. 도 43의 (A)는 백 게이트에 정전위를 인가하는 구성을 나타낸 것이며 문턱 전압을 제어할 수 있다. 도 43의 (A)의 일례에서 백 게이트는, 저전위가 공급되는 배선(771)(VPD), 배선(773)(VSS), 및 배선(775)(VSS2)에 접속되지만, 이들 중 하나에 접속되어도 좋다. 도 43의 (B)는 프런트 게이트 및 백 게이트에 같은 전위가 인가되는 구성을 나타낸 것이며 온 전류를 증가시킬 수 있고 또한 오프 전류를 감소시킬 수 있다. 원하는 트랜지스터가 적절한 전기 특성을 가질 수 있도록 도 43의 (A) 및 (B) 등의 구성을 조합하여도 좋다. 또한 백 게이트가 없는 트랜지스터를 제공하여도 좋다. 또한 도 40, 도 41의 (A), (B), 도 43의 (A), 및 (B)의 구성 중 어느 것을 필요에 따라 조합할 수 있다.
또한 화소(20)는 도 44에 나타낸 바와 같이, 트랜지스터(743 내지 747)가 복수의 화소에서 공유되는 구성을 가져도 좋다. 도 44는 트랜지스터(743 내지 747)가 수직 방향의 복수의 화소에서 공유되는 구성을 나타낸 것이지만, 트랜지스터(743 내지 747)는 수평 방향 또는 수평 및 수직 방향의 복수의 화소에서 공유되어도 좋다. 이와 같은 구성으로 함으로써 하나의 화소에 포함되는 트랜지스터의 수를 저감시킬 수 있다.
도 44에 트랜지스터(743 내지 747)가 4개의 화소에서 공유되는 구성을 나타내었지만, 트랜지스터(743 내지 747)는 2개의 화소, 3개의 화소, 또는 5개 이상의 화소에서 공유되어도 좋다. 또한 이 구성은 도 40, 도 41의 (A), (B), 도 43의 (A), 및 (B)에서의 구성 중 어느 것과 임의적으로 조합할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구조 중 어느 것과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태에 사용할 수 있는 산화물 반도체를 포함하는 트랜지스터에 대하여 도면을 참조하여 설명한다. 본 실시형태의 도면에서는 쉽게 이해하기 위하여 일부의 구성 요소를 확대, 축소, 또는 생략하였다.
도 45의 (A) 및 도 45의 (B)는 본 발명의 일 형태의 트랜지스터(101)를 나타낸 상면도 및 단면도이다. 도 45의 (A)는 상면도이고, 도 45의 (B)는 도 45의 (A)의 일점쇄선 B1-B2를 따르는 단면을 나타낸 것이다. 도 45의 (A)의 일점쇄선 B3-B4 방향에서의 단면을 도 47의 (A)에 나타내었다. 일점쇄선 B1-B2 방향을 채널 길이 방향이라고 하고, 일점쇄선 B3-B4 방향을 채널 폭 방향이라고 한다.
트랜지스터(101)는 기판(115)과 접촉된 절연층(120); 절연층(120)과 접촉된 산화물 반도체층(130); 산화물 반도체층(130)에 전기적으로 접속된 도전층(140 및 150); 산화물 반도체층(130) 및 도전층(140 및 150)과 접촉된 절연층(160); 절연층(160)과 접촉된 도전층(170); 도전층(140 및 150), 절연층(160), 및 도전층(170)과 접촉된 절연층(175); 및 절연층(175)과 접촉된 절연층(180)을 포함한다. 절연층(180)이 필요에 따라 평탄화막으로서 기능하여도 좋다.
여기서 도전층(140), 도전층(150), 절연층(160), 및 도전층(170)은 각각 소스 전극층, 드레인 전극층, 게이트 절연막, 및 게이트 전극층으로서 기능할 수 있다.
도 45의 (B)의 영역(231), 영역(232), 및 영역(233)은 각각 소스 영역, 드레인 영역, 및 채널 형성 영역으로서 기능할 수 있다. 영역(231) 및 영역(232)은 각각 도전층(140) 및 도전층(150)과 접촉된다. 산소에 결합되기 쉬운 도전성 재료를 도전층(140 및 150)에 사용하면 영역(231 및 232)의 저항을 저감할 수 있다.
구체적으로는 산화물 반도체층(130)은 도전층(140 및 150)과 접촉되므로 산화물 반도체층(130) 내에 산소 빈자리가 발생되고, 이 산소 빈자리와, 산화물 반도체층(130) 내에 잔류 또는 외부로부터 산화물 반도체층(130) 내로 확산되는 수소와의 상호 작용으로 영역(231 및 232)은 저저항의 n형 영역으로 변한다.
또한, 트랜지스터의 "소스" 및 "드레인"의 기능은 예를 들어 반대의 도전형의 트랜지스터를 사용할 때 또는 회로 동작에서 전류가 흐르는 방향이 변할 때 서로 바뀌는 경우가 있다. 따라서, 본 명세서에서는 "소스" 및 "드레인"이라는 용어는 서로 바뀔 수 있다. 또한 "전극층"이라는 용어는 "배선"이라는 용어와 치환할 수 있다.
도면에서 도전층(170)은 도전층(171) 및 도전층(172)의 2층을 포함하지만, 단층 또는 3층 이상의 적층이어도 좋다. 본 실시형태에 기재된 다른 트랜지스터에 대해서도 마찬가지이다.
도면에서 도전층(140 및 150)은 각각 단층이지만, 2층 이상의 적층이어도 좋다. 본 실시형태에 기재된 다른 트랜지스터에 대해서도 마찬가지이다.
본 발명의 일 형태의 트랜지스터는 도 45의 (C) 및 (D)에 나타낸 구조를 가져도 좋다. 도 45의 (C)는 트랜지스터(102)의 상면도이다. 도 45의 (C)의 일점쇄선 C1-C2 방향에서의 단면을 도 45의 (D)에 나타내었다. 도 45의 (C)의 일점쇄선 C3-C4 방향에서의 단면을 도 47의 (B)에 나타내었다. 일점쇄선 C1-C2 방향은 채널 길이 방향이라고 불리고, 일점쇄선 C3-C4 방향은 채널 폭 방향이라고 불린다.
트랜지스터(102)는 게이트 절연막으로서 기능하는 절연층(160)의 단부가 게이트 전극층으로서 기능하는 도전층(170)의 단부와 일치되지 않는 점을 제외하고 트랜지스터(101)와 같은 구조를 가진다. 트랜지스터(102)에서 도전층(140 및 150)의 넓은 영역이 절연층(160)으로 덮이기 때문에 도전층(170)과 도전층(140 및 150) 사이의 저항이 높아 트랜지스터(102)는 게이트 누설 전류가 낮다는 특징을 가진다.
트랜지스터(101 및 102)는 각각 도전층(170)과 도전층(140 및 150)이 중첩되는 영역을 포함하는 톱 게이트 구조를 가진다. 기생 용량을 저감하기 위하여 채널 길이 방향에서의 상기 영역의 폭은 3nm 이상 300nm 미만인 것이 바람직하다. 이 구조에서는 산화물 반도체층(130)에 오프셋 영역이 형성되지 않기 때문에, 온 전류가 높은 트랜지스터를 쉽게 형성할 수 있다.
본 발명의 일 형태에 따른 트랜지스터는 도 45의 (E) 및 (F)에 나타낸 구조를 가져도 좋다. 도 45의 (E)는 트랜지스터(103)의 상면도이다. 도 45의 (E)의 일점쇄선 D1-D2 방향의 단면을 도 45의 (F)에 나타내었다. 도 45의 (E)의 일점쇄선 D3-D4 방향의 단면을 도 47의 (A)에 나타내었다. 일점쇄선 D1-D2 방향은 채널 길이 방향이라고 불리고, 일점쇄선 D3-D4 방향은 채널 폭 방향이라고 불린다.
트랜지스터(103)는 기판(115)과 접촉된 절연층(120); 절연층(120)과 접촉된 산화물 반도체층(130); 산화물 반도체층(130)과 접촉된 절연층(160); 절연층(160)과 접촉된 도전층(170); 산화물 반도체층(130), 절연층(160), 및 도전층(170)을 덮는 절연층(175); 절연층(175)과 접촉된 절연층(180); 및 절연층(175 및 180)에 제공된 개구를 통하여 산화물 반도체층(130)에 전기적으로 접속된 도전층(140 및 150)을 포함한다. 트랜지스터(103)는 필요에 따라 예를 들어 절연층(180) 및 도전층(140 및 150)과 접촉된 절연층(평탄화막)을 더 포함하여도 좋다.
여기서 도전층(140), 도전층(150), 절연층(160), 및 도전층(170)은 각각 소스 전극층, 드레인 전극층, 게이트 절연막, 및 게이트 전극층으로서 기능할 수 있다.
도 45의 (F)의 영역(231), 영역(232), 및 영역(233)은 각각 소스 영역, 드레인 영역, 및 채널 형성 영역으로서 기능할 수 있다. 영역(231 및 232)은 절연층(175)과 접촉된다. 예를 들어 수소를 함유한 절연 재료를 절연층(175)에 사용하면, 영역(231 및 232)의 저항을 저감시킬 수 있다.
구체적으로는, 절연층(175)을 형성할 때까지의 공정에 의하여 영역(231 및 232)에 발생되는 산소 빈자리와, 절연층(175)으로부터 영역(231 및 232)으로 확산되는 수소와의 상호 작용으로 영역(231 및 232)은 저저항의 n형 영역으로 변한다. 수소를 함유한 절연 재료로서는 예를 들어 질화 실리콘 또는 질화 알루미늄 등을 사용할 수 있다.
본 발명의 일 형태의 트랜지스터는 도 46의 (A) 및 (B)에 나타낸 구조를 가져도 좋다. 도 46의 (A)는 트랜지스터(104)의 상면도이다. 도 46의 (A)의 일점쇄선 E1-E2 방향의 단면을 도 46의 (B)에 나타내었다. 도 46의 (A)의 일점쇄선 E3-E4 방향의 단면을 도 47의 (A)에 나타내었다. 일점쇄선 E1-E2 방향은 채널 길이 방향이라고 불리고, 일점쇄선 E3-E4 방향은 채널 폭 방향이라고 불린다.
트랜지스터(104)는 산화물 반도체층(130)과 접촉된 도전층(140 및 150)이 산화물 반도체층(130)의 단부를 덮는 점을 제외하고 트랜지스터(103)와 같은 구조를 가진다.
도 46의 (B)에서 영역(331 및 334)은 소스 영역으로서 기능할 수 있고, 영역(332 및 335)은 드레인 영역으로서 기능할 수 있고, 영역(333)은 채널 형성 영역으로서 기능할 수 있다.
영역(331 및 332)의 저항은 트랜지스터(101)의 영역(231 및 232)의 저항과 마찬가지의 방법으로 저감시킬 수 있다.
영역(334 및 335)의 저항은 트랜지스터(103)의 영역(231 및 232)의 저항과 마찬가지의 방법으로 저감시킬 수 있다. 채널 길이 방향에서의 영역(334 및 335)의 길이가 100nm 이하, 바람직하게는 50nm 이하인 경우에는, 게이트 전계에 의하여 온 전류의 현저한 저하가 방지된다. 따라서, 경우에 따라서는, 영역(334 및 335)의 저항을 저감시키지 않는다.
트랜지스터(103 및 104)는 각각 도전층(170)이 도전층(140 및 150)과 중첩된 영역을 포함하지 않는 자기 정렬 구조를 가진다. 게이트 전극층과 소스 및 드레인 전극층 사이의 기생 용량이 매우 낮은 자기 정렬 구조의 트랜지스터는 고속 동작이 요구되는 용도에 적합하다.
본 발명의 일 형태의 트랜지스터는 도 46의 (C) 및 (D)에 나타낸 구조를 가져도 좋다. 도 46의 (C)는 트랜지스터(105)의 상면도이다. 도 46의 (C)의 일점쇄선 F1-F2 방향의 단면을 도 46의 (D)에 나타내었다. 도 46의 (C)의 일점쇄선 F3-F4 방향의 단면을 도 47의 (A)에 나타내었다. 일점쇄선 F1-F2 방향은 채널 길이 방향이라고 불리고, 일점쇄선 F3-F4 방향은 채널 폭 방향이라고 불린다.
트랜지스터(105)는 기판(115)과 접촉된 절연층(120); 절연층(120)과 접촉된 산화물 반도체층(130); 산화물 반도체층(130)에 전기적으로 접속된 도전층(141 및 151); 산화물 반도체층(130) 및 도전층(141 및 151)과 접촉된 절연층(160); 절연층(160)과 접촉된 도전층(170); 산화물 반도체층(130), 도전층(141 및 151), 절연층(160), 및 도전층(170)과 접촉된 절연층(175); 절연층(175)과 접촉된 절연층(180); 및 절연층(175 및 180)에 제공된 개구를 통하여 도전층(141 및 151)에 각각 전기적으로 접속된 도전층(142 및 152)을 포함한다. 트랜지스터(105)는 필요에 따라 예를 들어 절연층(180) 및 도전층(142 및 152)과 접촉된 절연층을 더 포함하여도 좋다.
여기서 도전층(141 및 151)은 산화물 반도체층(130)의 상면과 접촉되고 산화물 반도체층(130)의 측면과는 접촉되지 않는다.
트랜지스터(105)는 도전층(141 및 151)이 제공된 점, 절연층(175 및 180)에 개구가 제공된 점, 및 상기 개구를 통하여 도전층(141 및 151)과 각각 전기적으로 접속된 도전층(142 및 152)이 제공된 점을 제외하고 트랜지스터(101)와 같은 구조를 가진다. 도전층(140)(도전층(141 및 142))은 소스 전극층으로서 기능할 수 있고, 도전층(150)(도전층(151 및 152))은 드레인 전극층으로서 기능할 수 있다.
본 발명의 일 형태의 트랜지스터는 도 46의 (E) 및 (F)에 나타낸 구성을 가져도 좋다. 도 46의 (E)는 트랜지스터(106)의 상면도이다. 도 46의 (E)의 일점쇄선 G1-G2 방향의 단면을 도 46의 (F)에 나타내었다. 도 46의 (A)의 일점쇄선 G3-G4 방향의 단면을 도 47의 (A)에 나타내었다. 일점쇄선 G1-G2 방향은 채널 길이 방향이라고 불리고, 일점쇄선 G3-G4 방향은 채널 폭 방향이라고 불린다.
트랜지스터(106)는 기판(115)과 접촉된 절연층(120); 절연층(120)과 접촉된 산화물 반도체층(130); 산화물 반도체층(130)에 전기적으로 접속된 도전층(141 및 151); 산화물 반도체층(130)과 접촉된 절연층(160); 절연층(160)과 접촉된 도전층(170); 절연층(120), 산화물 반도체층(130), 도전층(141 및 151), 절연층(160), 및 도전층(170)과 접촉된 절연층(175); 절연층(175)과 접촉된 절연층(180); 및 절연층(175 및 180)에 제공된 개구를 통하여 도전층(141 및 151)에 각각 전기적으로 접속된 도전층(142 및 152)을 포함한다. 트랜지스터(106)는 필요에 따라 예를 들어 절연층(180) 및 도전층(142 및 152)과 접촉된 절연층(평탄화막)을 더 포함하여도 좋다.
여기서 도전층(141 및 151)은 산화물 반도체층(130)의 상면과 접촉되고 산화물 반도체층(130)의 측면과는 접촉되지 않는다.
트랜지스터(106)는 도전층(141 및 151)이 제공된 점을 제외하고 트랜지스터(103)와 같은 구조를 가진다. 도전층(140)(도전층(141 및 142))은 소스 전극층으로서 기능할 수 있고, 도전층(150)(도전층(151 및 152))은 드레인 전극층으로서 기능할 수 있다.
트랜지스터(105 및 106)의 구조에서는 도전층(140 및 150)이 절연층(120)과 접촉되지 않는다. 이 구조에 의하여, 절연층(120)은 도전층(140 및 150)에 의하여 산소가 빼앗기기 어렵게 되어, 절연층(120)으로부터 산화물 반도체층(130)으로의 산소 공급이 용이하게 된다.
트랜지스터(103)의 영역(231 및 232), 및 트랜지스터(104 및 106)의 영역(334 및 335)에는 산소 빈자리를 형성하여 도전율을 높이기 위한 불순물을 첨가하여도 좋다. 산화물 반도체층에 산소 빈자리를 형성하기 위한 불순물로서는 예를 들어 다음 중 하나 이상을 사용할 수 있다: 인, 비소, 안티모니, 붕소, 알루미늄, 실리콘, 질소, 헬륨, 네온, 아르곤, 크립톤, 제논, 인듐, 플루오린, 염소, 타이타늄, 아연, 및 탄소. 상기 불순물을 첨가하는 방법으로서는, 플라스마 처리, 이온 주입, 이온 도핑, 또는 플라스마 잠입 이온 주입 등을 사용할 수 있다.
불순물 원소로서 상기 원소가 산화물 반도체층에 첨가될 때, 산화물 반도체층 내의 금속 원소와 산소 사이의 결합이 절단되어 산소 빈자리가 형성된다. 산화물 반도체층의 산소 빈자리와, 산화물 반도체층 내에 잔존 또는 나중에 산화물 반도체층 내에 첨가되는 수소와의 상호 작용으로 산화물 반도체층의 도전율을 증가시킬 수 있다.
불순물 원소의 첨가에 의하여 산소 빈자리가 형성된 산화물 반도체에 수소를 첨가하면, 산소 빈자리 사이트에 수소가 들어가고 전도대 근방에 도너 준위가 형성된다. 그 결과, 산화물 도전체를 형성할 수 있다. 여기서는, 도전체화된 산화물 반도체를 산화물 도전체라고 부른다. 또한, 산화물 도전체는 산화물 반도체와 같이 투광성을 가진다.
산화물 도전체는 축퇴 반도체(degenerated semiconductor)이며, 전도대단(conduction band edge)과 페르미 준위가 일치 또는 실질적으로 일치한다고 추정된다. 그런 이유로 산화물 도전층과, 소스 전극층 및 드레인 전극층으로서 기능하는 도전층 사이에서 옴 접촉(ohmic contact)이 이루어지기 때문에, 산화물 도전층과, 소스 전극층 및 드레인 전극층으로서 기능하는 도전층 사이의 접촉 저항을 저감시킬 수 있다.
본 발명의 일 형태의 트랜지스터는 도 48의 (A) 내지 (F)의 채널 길이 방향의 단면도 및 도 47의 (C) 및 (D)의 채널 폭 방향의 단면도에 나타낸 바와 같이, 산화물 반도체층(130)과 기판(115) 사이에 도전층(173)을 포함하여도 좋다. 도전층(173)을 제 2 게이트 전극층(백 게이트)으로서 사용하면 온 전류를 증가시키거나 문턱 전압을 제어할 수 있다. 도 48의 (A) 내지 (F)의 단면도에서 도전층(173)의 폭은 산화물 반도체층(130)의 폭보다 짧아도 좋다. 또한, 도전층(173)의 폭은 도전층(170)의 폭보다 짧아도 좋다.
온 전류를 증가시키기 위해서는 예를 들어 도전층(170 및 173)을 같은 전위로 하고 트랜지스터를 더블 게이트 트랜지스터로서 구동시킨다. 또한, 문턱 전압을 제어하기 위해서는 도전층(170)의 전위와 다른 고정 전위를 도전층(173)에 인가한다. 도전층(170 및 173)을 같은 전위로 설정하기 위해서는 예를 들어 도 47의 (D)에 나타낸 바와 같이, 도전층(170 및 173)을, 콘택트 홀을 통하여 서로 전기적으로 접속시킬 수 있다.
도 45의 (A) 내지 (F) 및 도 46의 (A) 내지 (F)의 트랜지스터(101 내지 106)는 산화물 반도체층(130)이 단층인 예이지만, 산화물 반도체층(130)은 적층이어도 좋다. 트랜지스터(101 내지 106)의 산화물 반도체층(130)은 도 49의 (B) 및 (C) 또는 도 49의 (D) 및 (E)의 산화물 반도체층(130)과 치환할 수 있다.
도 49의 (A)는 산화물 반도체층(130)의 상면도이고, 도 49의 (B) 및 (C)는 2층 구조의 산화물 반도체층(130)의 단면도이다. 도 49의 (D) 및 (E)는 3층 구조의 산화물 반도체층(130)의 단면도이다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)으로서는, 예를 들어 다른 조성을 가지는 산화물 반도체층이 사용될 수 있다.
본 발명의 일 형태의 트랜지스터는 도 50의 (A) 및 (B)에 나타낸 구조를 가져도 좋다. 도 50의 (A)는 트랜지스터(107)의 상면도이다. 도 50의 (A)의 일점쇄선 H1-H2 방향의 단면을 도 50의 (B)에 나타내었다. 도 50의 (A)의 일점쇄선 H3-H4 방향의 단면을 도 52의 (A)에 나타내었다. 일점쇄선 H1-H2 방향은 채널 길이 방향이라고 불리고, 일점쇄선 H3-H4 방향은 채널 폭 방향이라고 불린다.
트랜지스터(107)는 기판(115)과 접촉된 절연층(120); 절연층(120)과 접촉된 산화물 반도체층(130a 및 130b)의 적층; 이 적층에 전기적으로 접속된 도전층(140 및 150); 상기 적층 및 도전층(140 및 150)과 접촉된 산화물 반도체층(130c); 산화물 반도체층(130c)과 접촉된 절연층(160); 절연층(160)과 접촉된 도전층(170); 도전층(140 및 150), 산화물 반도체층(130c), 절연층(160), 및 도전층(170)과 접촉된 절연층(175); 및 절연층(175)과 접촉된 절연층(180)을 포함한다. 필요에 따라, 절연층(180)은 평탄화막으로서 기능하여도 좋다.
트랜지스터(107)는 영역(231 및 232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a 및 130b))을 포함하는 점, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a 내지 130c))을 포함하는 점, 및 산화물 반도체층의 일부(산화물 반도체층(130c))가 절연층(160)과 도전층(140 및 150) 사이에 존재하는 점을 제외하고 트랜지스터(101)와 같은 구조를 가진다.
본 발명의 일 형태의 트랜지스터는 도 50의 (C) 및 (D)에 나타낸 구조를 가져도 좋다. 도 50의 (C)는 트랜지스터(108)의 상면도이다. 도 50의 (C)의 일점쇄선 I1-I2 방향의 단면을 도 50의 (D)에 나타내었다. 도 50의 (C)의 일점쇄선 I3-I4 방향의 단면을 도 52의 (B)에 나타내었다. 일점쇄선 I1-I2 방향은 채널 길이 방향이라고 불리고, 일점쇄선 I3-I4 방향은 채널 폭 방향이라고 불린다.
트랜지스터(108)는 절연층(160) 및 산화물 반도체층(130c)의 단부가 도전층(170)의 단부와 일치되지 않는 점에서 트랜지스터(107)와 다르다.
본 발명의 일 형태의 트랜지스터는 도 50의 (E) 및 (F)에 나타낸 구조를 가져도 좋다. 도 50의 (E)는 트랜지스터(109)의 상면도이다. 도 50의 (E)의 일점쇄선 J1-J2 방향의 단면을 도 50의 (F)에 나타내었다. 도 50의 (E)의 일점쇄선 J3-J4 방향의 단면을 도 52의 (A)에 나타내었다. 일점쇄선 J1-J2 방향은 채널 길이 방향이라고 불리고, 일점쇄선 J3-J4 방향은 채널 폭 방향이라고 불린다.
트랜지스터(109)는 기판(115)과 접촉된 절연층(120); 절연층(120)과 접촉된 산화물 반도체층(130a 및 130b)의 적층; 이 적층과 접촉된 산화물 반도체층(130c); 산화물 반도체층(130c)과 접촉된 절연층(160); 절연층(160)과 접촉된 도전층(170); 상기 적층, 산화물 반도체층(130c), 절연층(160), 및 도전층(170)을 덮는 절연층(175); 절연층(175)과 접촉된 절연층(180); 및 절연층(175 및 180)에 제공된 개구를 통하여 상기 적층에 전기적으로 접속된 도전층(140 및 150)을 포함한다. 트랜지스터(109)는 필요에 따라 예를 들어 절연층(180) 및 도전층(140 및 150)과 접촉된 절연층(평탄화막)을 더 포함하여도 좋다.
트랜지스터(109)는 영역(231 및 232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a 및 130b))을 포함하는 점 및 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a 내지 130c))을 포함하는 점을 제외하고 트랜지스터(103)와 같은 구조를 가진다.
본 발명의 일 형태의 트랜지스터는 도 51의 (A) 및 (B)에 나타낸 구조를 가져도 좋다. 도 51의 (A)는 트랜지스터(110)의 상면도이다. 도 51의 (A)의 일점쇄선 K1-K2 방향의 단면을 도 51의 (B)에 나타내었다. 도 51의 (A)의 일점쇄선 K3-K4 방향의 단면을 도 52의 (A)에 나타내었다. 일점쇄선 K1-K2 방향은 채널 길이 방향이라고 불리고, 일점쇄선 K3-K4 방향은 채널 폭 방향이라고 불린다.
트랜지스터(110)는 영역(331 및 332)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a 및 130b))을 포함하는 점 및 영역(333)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a 내지 130c))을 포함하는 점을 제외하고 트랜지스터(104)와 같은 구조를 가진다.
본 발명의 일 형태의 트랜지스터는 도 51의 (C) 및 (D)에 나타낸 구조를 가져도 좋다. 도 51의 (C)는 트랜지스터(111)의 상면도이다. 도 51의 (C)의 일점쇄선 L1-L2 방향의 단면을 도 51의 (D)에 나타내었다. 도 51의 (C)의 일점쇄선 L3-L4 방향의 단면을 도 52의 (A)에 나타내었다. 일점쇄선 L1-L2 방향은 채널 길이 방향이라고 불리고, 일점쇄선 L3-L4 방향은 채널 폭 방향이라고 불린다.
트랜지스터(111)는 기판(115)과 접촉된 절연층(120); 절연층(120)과 접촉된 산화물 반도체층(130a 및 130b)의 적층; 이 적층에 전기적으로 접속된 도전층(141 및 151); 상기 적층 및 도전층(141 및 151)과 접촉된 산화물 반도체층(130c); 산화물 반도체층(130c)과 접촉된 절연층(160); 절연층(160)과 접촉된 도전층(170); 상기 적층, 도전층(141 및 151), 산화물 반도체층(130c), 절연층(160), 및 도전층(170)과 접촉된 절연층(175); 절연층(175)과 접촉된 절연층(180); 및 절연층(175 및 180)에 제공된 개구를 통하여 도전층(141 및 151)에 각각 전기적으로 접속된 도전층(142 및 152)을 포함한다. 트랜지스터(111)는 필요에 따라 예를 들어 절연층(180) 및 도전층(142 및 152)과 접촉된 절연층(평탄화막)을 더 포함하여도 좋다.
트랜지스터(111)는 영역(231 및 232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a 및 130b))을 포함하는 점, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a 내지 130c))을 포함하는 점, 및 산화물 반도체층의 일부(산화물 반도체층(130c))가 절연층(160)과 도전층(141 및 151) 사이에 존재하는 점을 제외하고 트랜지스터(105)와 같은 구조를 가진다.
본 발명의 일 형태의 트랜지스터는 도 51의 (E) 및 (F)에 나타낸 구조를 가져도 좋다. 도 51의 (E)는 트랜지스터(112)의 상면도이다. 도 51의 (E)의 일점쇄선 M1-M2 방향의 단면을 도 51의 (F)에 나타내었다. 도 51의 (E)의 일점쇄선 M3-M4 방향의 단면을 도 52의 (A)에 나타내었다. 일점쇄선 M1-M2 방향은 채널 길이 방향이라고 불리고, 일점쇄선 M3-M4 방향은 채널 폭 방향이라고 불린다.
트랜지스터(112)는 영역(331, 332, 334, 및 335)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a 및 130b))을 포함하는 점 및 영역(333)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a 내지 130c))을 포함하는 점을 제외하고 트랜지스터(106)와 같은 구조를 가진다.
본 발명의 일 형태의 트랜지스터는 도 53의 (A) 내지 (F)의 채널 길이 방향의 단면도 및 도 52의 (C) 및 (D)의 채널 폭 방향의 단면도에 나타낸 바와 같이, 산화물 반도체층(130)과 기판(115) 사이에 도전층(173)을 포함하여도 좋다. 이 도전층을 제 2 게이트 전극층(백 게이트)으로서 사용함으로써 온 전류를 더 증가시키거나 문턱 전압을 제어할 수 있다. 도 53의 (A) 내지 (F)의 단면도에서 도전층(173)의 폭은 산화물 반도체층(130)의 폭보다 짧아도 좋다. 또한, 도전층(173)의 폭은 도전층(170)의 폭보다 짧아도 좋다.
본 발명의 일 형태의 트랜지스터는 도 54의 (A) 및 (B)에 나타낸 구조를 가져도 좋다. 도 54의 (A)는 상면도이고, 도 54의 (B)는 도 54의 (A)의 일점쇄선 N1-N2 및 일점쇄선 N3-N4를 따르는 단면도이다. 또한 도면의 명료화를 위하여, 도 54의 (A)의 상면도에는 일부의 구성 요소를 나타내지 않았다.
도 54의 (A) 및 (B)에 나타낸 트랜지스터(113)는 기판(115), 기판(115) 위의 절연층(120), 절연층(120) 위의 산화물 반도체층(130)(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)), 산화물 반도체층(130)과 접촉되고 서로 이격된 도전층(140 및 150), 산화물 반도체층(130c)과 접촉된 절연층(160), 및 절연층(160)과 접촉된 도전층(170)을 포함한다. 또한 트랜지스터(113) 위의 절연층(190)에 제공되어 있고 산화물 반도체층(130a 및 130b) 및 절연층(120)에 도달하는 개구에 산화물 반도체층(130c), 절연층(160), 및 도전층(170)이 제공된다.
트랜지스터(113)는, 상술한 다른 트랜지스터보다, 소스 전극 또는 드레인 전극으로서 기능하는 도전체가 게이트 전극으로서 기능하는 도전체와 중첩되는 영역이 작기 때문에 트랜지스터(113)의 기생 용량 값을 감소시킬 수 있다. 따라서 트랜지스터(113)는 고속 동작이 필요한 회로의 구성 요소로서 바람직하다. 도 54의 (B)에 나타낸 바와 같이, 트랜지스터(113) 상면은 CMP(chemical mechanical polishing)법 등에 의하여 평탄화시키는 것이 바람직하지만, 반드시 평탄화될 필요는 없다.
도 55의 (A) 및 (B)의 상면도(산화물 반도체층(130), 도전층(140), 및 도전층(150)만 나타내었음)에 나타낸 바와 같이, 본 발명의 일 형태의 트랜지스터의 도전층(140)(소스 전극층) 및 도전층(150)(드레인 전극층)의 폭(W SD)은 산화물 반도체층(130)의 폭(W OS)보다 길어도 좋고 짧아도 좋다. W OS≥W SD(W SD는 W OS 이하임)를 만족할 때, 게이트 전계가 산화물 반도체층(130) 전체에 가해지기 쉬워져 트랜지스터의 전기 특성을 향상시킬 수 있다. 도 55의 (C)에 나타낸 바와 같이, 도전층(140 및 150)은 산화물 반도체층(130)과 중첩하는 영역에만 형성되어도 좋다.
본 발명의 일 형태의 트랜지스터(트랜지스터(101 내지 113) 중 어느 것)에서는 게이트 전극층으로서 기능하는 도전층(170)은 게이트 절연막으로서 기능하는 절연층(160)을 개재하여 채널 폭 방향으로 산화물 반도체층(130)을 전기적으로 둘러싼다. 이 구조에 의하여 온 전류가 증가된다. 이러한 트랜지스터 구조를 surrounded channel(s-channel) 구조라고 부른다.
산화물 반도체층(130a 및 130b)을 포함한 트랜지스터 및 산화물 반도체층(130a 내지 130c)을 포함한 트랜지스터에서는 산화물 반도체층(130)을 형성하는 2층 또는 3층의 적절한 재료를 선택함으로써 산화물 반도체층(130b)에 전류를 흘릴 수 있다. 산화물 반도체층(130b)에 전류가 흐르기 때문에, 전류는 계면 산란의 영향을 받기 어려워, 높은 온 전류가 얻어진다. 따라서 산화물 반도체층(130b)의 두께를 증가시키면, 온 전류가 향상되는 경우가 있다.
상술한 구조에 의하여 트랜지스터의 전기 특성을 향상시킬 수 있다.
본 실시형태에 기재된 구조는 다른 실시형태에 기재된 구조 중 임의의 구조와 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 2에 기재된 트랜지스터의 구성 요소에 대하여 자세히 설명한다.
기판(115)으로서는 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판, 또는 절연 표면을 가지는 금속 기판 등을 사용할 수 있다. 또는, 트랜지스터 또는 포토다이오드 등이 제공된 실리콘 기판을 사용할 수 있고, 이 실리콘 기판 위에 절연층, 배선, 및 콘택트 플러그로서 기능하는 도전체 등이 제공되어도 좋다. 또한, 실리콘 기판을 사용하여 p채널 트랜지스터를 형성할 때, n-형 도전형의 실리콘 기판을 사용하는 것이 바람직하다. 또는, n-형 또는 i형 실리콘층을 포함한 SOI 기판을 사용하여도 좋다. 실리콘 기판에 p채널 트랜지스터가 형성되는 경우, 트랜지스터가 형성되는 면이 (110)면 방위인 실리콘 기판을 사용하는 것이 바람직하다. (110)면을 가지는 p채널 트랜지스터를 형성함으로써 이동도를 증가시킬 수 있다.
절연층(120)은 기판(115)에 포함된 구성 요소로부터의 불순물의 확산을 방지하는 기능에 더하여 산화물 반도체층(130)에 산소를 공급하는 기능을 가질 수 있다. 이 이유로, 절연층(120)은 산소를 함유하는 절연막인 것이 바람직하며, 절연층(120)은 산소 함유량이 화학량론적 조성에서의 산소 함유량보다 높은 산소를 함유하는 절연막인 것이 더 바람직하다. 절연층(120)은 산소 원자로 환산되었을 때의 산소의 방출량이 TDS 분석에서 1.0×1019atoms/cm3 이상인 막인 것이 바람직하다. TDS 분석에서는, 막 표면의 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하이다. 기판(115)에 다른 장치가 제공된 경우에는, 절연층(120)은 층간 절연막으로서의 기능도 가진다. 이 경우에는, 평탄한 표면을 가지도록 화학적 기계적 연마(CMP) 처리와 같은 평탄화 처리를 실시하는 것이 바람직하다.
예를 들어 절연층(120)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등을 포함한 산화 절연막; 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 또는 질화 산화 알루미늄 등을 포함한 질화 절연막; 또는 이들 중 어느 것의 혼합 재료를 사용하여 형성될 수 있다. 절연층(120)은 상술한 재료 중 어느 것의 적층이어도 좋다.
본 실시형태에서는 주로 트랜지스터의 산화물 반도체층(130)이, 절연층(120) 측으로부터 산화물 반도체층(130a 내지 130c)이 순차적으로 적층된 3층 구조를 가지는 경우에 대하여 자세히 설명한다.
또한, 산화물 반도체층(130)이 단층인 경우에는, 본 실시형태에 기재된 산화물 반도체층(130b)에 대응하는 층이 사용된다.
산화물 반도체층(130)이 2층 구조를 가지는 경우에는, 본 실시형태에 기재된 산화물 반도체층(130a) 및 산화물 반도체층(130b)에 대응하는 층이 절연층(120) 측으로부터 순차적으로 적층된 적층이 사용된다. 이러한 경우, 산화물 반도체층(130a 및 130b)은 서로 바뀔 수 있다.
산화물 반도체층(130)이 4층 이상의 적층 구조를 가지는 경우에는, 예를 들어 본 실시형태에 기재된 산화물 반도체층(130)의 3층 적층에 다른 산화물 반도체층이 추가된 구조를 채용할 수 있다.
산화물 반도체층(130b)에는 예를 들어 전자 친화력(진공 준위와 전도대 하단 사이의 에너지 차이)이 산화물 반도체층(130a 및 130c)의 전자 친화력보다 높은 산화물 반도체가 사용된다. 전자 친화력은 진공 준위와 가전자대 상단 사이의 에너지 차이(이온화 퍼텐셜)로부터, 전도대 하단과 가전자대 상단 사이의 에너지 차이(에너지 갭)를 뺌으로써 얻을 수 있다.
산화물 반도체층(130a 및 130c)은 각각 산화물 반도체층(130b)에 함유된 금속 원소 중 1종류 이상을 함유한다. 예를 들어 산화물 반도체층(130a 및 130c)은 전도대 하단이 산화물 반도체층(130b)의 전도대 하단보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상 및 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하 진공 준위에 더 가까운 산화물 반도체를 사용하여 형성되는 것이 바람직하다.
이러한 구조에서 도전층(170)에 전계가 인가되면, 산화물 반도체층(130)에서 전도대 하단이 가장 낮은 산화물 반도체층(130b)에 채널이 형성된다. 따라서 산화물 반도체층(130b)은 반도체로서 기능하는 영역을 가진다고 간주할 수 있는 반면, 산화물 반도체층(130a) 및 산화물 반도체층(130c)은 절연체 또는 반절연체로서 기능하는 영역을 가진다고 간주할 수 있다.
또한 산화물 반도체층(130a)은 산화물 반도체층(130b)에 함유된 금속 원소 중 1종류 이상을 함유하기 때문에, 산화물 반도체층(130b)이 절연층(120)과 접촉되어 있다는 가정하에 산화물 반도체층(130b)과 절연층(120) 사이의 계면과 비교하여 산화물 반도체층(130a 및 130b) 사이의 계면에 계면 준위가 형성되기 어렵다. 계면 준위는 채널을 형성하는 경우가 있기 때문에, 트랜지스터의 문턱 전압이 변동되는 경우가 있다. 따라서, 산화물 반도체층(130a)에 의하여, 문턱 전압 등 트랜지스터의 전기 특성의 편차를 저감할 수 있다. 또한, 상기 트랜지스터의 신뢰성을 향상시킬 수 있다.
산화물 반도체층(130c)은 산화물 반도체층(130b)에 함유된 금속 원소 중 1종류 이상을 함유하기 때문에, 산화물 반도체층(130b)이 게이트 절연막과 접촉되어 있다는 가정하에 산화물 반도체층(130b)과 게이트 절연막(절연층(160)) 사이의 계면과 비교하여 산화물 반도체층(130b 및 130c) 사이의 계면에는 캐리어의 산란이 일어나기 어렵다. 따라서, 산화물 반도체층(130c)에 의하여, 트랜지스터의 전계 효과 이동도를 증가시킬 수 있다.
산화물 반도체층(130a 및 130c)에는 예를 들어 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf를 산화물 반도체층(130b)에 사용되는 재료보다 높은 원자수비로 함유하는 재료가 사용될 수 있다. 구체적으로는, 산화물 반도체층(130a 및 130c)의 상술한 금속 원소 중 어느 것의 원자수비는 산화물 반도체층(130b)의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상이다. 상술한 금속 원소 중 어느 것은 산소와 강하게 결합되기 때문에, 산화물 반도체층(130a 및 130c)에서의 산소 빈자리의 발생을 억제하는 기능을 가진다. 즉, 산소 빈자리는 산화물 반도체층(130b)에서보다 산화물 반도체층(130a 및 130c)에서 발생되기 어렵다.
각 산화물 반도체층(130a 내지 130c)에 사용할 수 있는 산화물 반도체는 적어도 In 또는 Zn을 함유하는 것이 바람직하다. In과 Zn의 양쪽 모두가 함유되는 것이 바람직하다. 이 산화물 반도체를 포함한 트랜지스터의 전기 특성의 편차를 저감하기 위하여, 산화물 반도체는 In 및 Zn에 더하여 스태빌라이저를 함유하는 것이 바람직하다.
스태빌라이저의 예에는 Ga, Sn, Hf, Al, 및 Zr가 포함된다. 스태빌라이저의 다른 예에는 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu 등의 란타노이드가 포함된다.
산화물 반도체로서는 예를 들어 다음 중 어느 것을 사용할 수 있다: 산화 인듐, 산화 주석, 산화 갈륨, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, 및 In-Hf-Al-Zn 산화물.
예를 들어 In-Ga-Zn 산화물이란 In, Ga, 및 Zn을 주성분으로 함유하는 산화물을 뜻한다. In-Ga-Zn 산화물은 In, Ga, 및 Zn에 더하여 다른 금속 원소를 함유하여도 좋다. 본 명세서에서는 In-Ga-Zn 산화물을 함유한 막을 IGZO막이라고도 부른다.
InMO3(ZnO) m (m>0, m은 정수(integer)가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Y, Zr, La, Ce, 및 Nd 중에서 선택된 하나 이상의 금속 원소를 나타낸다. 또는, In2SnO5(ZnO) n (n>0, n은 정수임)으로 표기되는 재료를 사용하여도 좋다.
산화물 반도체층(130b)의 인듐 함유량은 산화물 반도체층(130a 및 130c)의 인듐 함유량보다 높은 것이 바람직하다. 산화물 반도체에서는 중금속의 s궤도가 주로 캐리어 이송에 기여하고, 산화물 반도체의 In의 비율이 증가되면, s궤도의 중첩이 증가되기 쉽다. 그러므로, In의 비율이 M의 비율보다 높은 산화물은 In의 비율이 M의 비율과 동등하거나 또는 M의 비율보다 낮은 산화물보다 높은 이동도를 가진다. 그러므로, 산화물 반도체층(130b)에 인듐의 함유량이 높은 산화물을 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 얻을 수 있다.
산화물 반도체층(130a)의 두께는 3nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 25nm 이하이다. 산화물 반도체층(130b)의 두께는 3nm 이상 200nm 이하, 바람직하게는 5nm 이상 150nm 이하, 더 바람직하게는 10nm 이상 100nm 이하이다. 산화물 반도체층(130c)의 두께는 1nm 이상 50nm 이하, 바람직하게는 2nm 이상 30nm 이하, 더 바람직하게는 3nm 이상 15nm 이하이다. 또한, 산화물 반도체층(130b)은 산화물 반도체층(130c)보다 두꺼운 것이 바람직하다.
산화물 반도체층에 채널이 형성된 트랜지스터가 안정된 전기 특성을 가지기 위해서는 산화물 반도체층의 불순물 농도를 저감함으로써 산화물 반도체층을 진성(i형) 또는 실질적으로 진성으로 하는 것이 효과적이다. "실질적으로 진성"이라는 용어는 산화물 반도체층이 1×1019/cm3 미만, 1×1015/cm3 미만, 1×1013/cm3 미만, 또는 1×108/cm3 미만이며 1×10-9/cm3 이상인 캐리어 밀도를 가지는 상태를 뜻한다.
산화물 반도체층에서 수소, 질소, 탄소, 실리콘, 및 산화물 반도체층의 주성분 이외의 금속 원소는 불순물이다. 예를 들어 수소 및 질소는 도너 준위를 형성하여 캐리어 밀도를 증가시키고, 산화물 반도체층에서 실리콘은 불순물 준위를 형성한다. 이 불순물 준위는 트랩으로서 기능하고 트랜지스터의 전기 특성의 열화를 일으킬 가능성이 있다. 따라서, 산화물 반도체층(130a 내지 130c) 및 산화물 반도체층들 사이의 계면에서 불순물 농도를 저감하는 것이 바람직하다.
산화물 반도체층을 진성 또는 실질적으로 진성으로 하기 위해서는, SIMS(secondary ion mass spectrometry)에 의하여 어림잡아지는 수소 농도가 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하이며 1×1017atoms/cm3 이상인 영역을 가지도록 산화물 반도체층을 제어한다. 또한 질소의 농도가 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하이며 5×1016atoms/cm3 이상인 영역을 가지도록 산화물 반도체층을 제어한다.
고농도의 실리콘 또는 탄소에 의하여, 산화물 반도체층의 결정성이 저하될 가능성이 있다. 반도체층의 결정성을 저하시키지 않기 위해서는 실리콘의 농도가 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만이며 1×1018atoms/cm3 이상인 영역을 가지도록 산화물 반도체층을 제어한다. 또한 탄소의 농도가 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만이며 6×1017atoms/cm3 이상의 영역을 가지도록 산화물 반도체층을 제어한다.
상술한 바와 같이, 고순도화된 산화물 반도체층이 채널 형성 영역에 사용된 트랜지스터는 매우 낮은 오프 전류를 나타낸다. 예를 들어 소스와 드레인 사이의 전압을 0.1V, 5V, 또는 10V 정도로 설정한 경우, 트랜지스터의 채널 폭당 오프 전류를 수욕토암페어 퍼 마이크로미터(yA/μm) 내지 수젭토암페어 퍼 마이크로미터(zA/μm)까지 낮게 할 수 있다.
트랜지스터의 게이트 절연막으로서는 실리콘을 함유한 절연막이 사용되는 경우가 많기 때문에, 상술한 이유로 채널로서 기능하는 산화물 반도체층의 영역이 본 발명의 일 형태의 트랜지스터에서와 같이 게이트 절연막과 접촉하지 않는 것이 바람직하다. 게이트 절연막과 산화물 반도체층 사이의 계면에 채널이 형성되는 경우, 이 계면에서 캐리어의 산란이 일어나, 트랜지스터의 전계 효과 이동도가 저감되는 경우가 있다. 상술한 관점에서 봐도 채널로서 기능하는 산화물 반도체층의 영역은 게이트 절연막으로부터 떨어져 있는 것이 바람직하다.
따라서, 산화물 반도체층(130a 내지 130c)을 포함한 적층 구조를 가지는 산화물 반도체층(130)에 의하여 산화물 반도체층(130b)에 채널을 형성할 수 있어, 트랜지스터는 높은 전계 효과 이동도 및 안정된 전기 특성을 가질 수 있다.
밴드 구조에서 산화물 반도체층(130a 내지 130c)의 전도대 하단은 연속적이다. 이는 산화물 반도체층(130a 내지 130c)의 조성이 서로 가깝고 산소가 산화물 반도체층(130a 내지 130c) 사이에서 확산되기 쉽다는 점에서도 이해할 수 있다. 따라서, 산화물 반도체층(130a 내지 130c)은 다른 조성을 가지고 적층을 형성하지만, 연속적인 물성을 가진다. 도면에서는, 상기 적층의 산화물 반도체층들 사이의 계면은 점선으로 나타내었다.
같은 주성분을 함유한 층이 적층된 산화물 반도체층(130)은 층의 단순한 적층 구조뿐만 아니라, 연속적인 에너지 밴드(여기서는, 특히, 전도대 하단이 연속적인 U자형을 가지는 우물 구조(U-shape well))를 가지도록 형성된다. 바꿔 말하면, 각 계면에서 트랩 중심 또는 재결합 중심 등의 결함 준위를 형성하는 불순물이 존재하지 않도록 적층 구조가 형성된다. 만약에 적층된 산화물 반도체층들 사이에 불순물이 존재하면, 에너지 밴드의 연속성이 사라지고 계면에서 캐리어가 트랩 또는 재결합에 의하여 소멸된다.
예를 들어 산화물 반도체층(130a 및 130c)에는 Ga 및 Zn에 대한 In의 원자수비가 1:3:2, 1:3:3, 1:3:4, 1:3:6, 1:4:5, 1:6:4, 1:9:6, 또는 1:10:1 또는 상술한 원자수비의 근방인 In-Ga-Zn 산화물, 또는 Ga 대 Zn의 원자수비가 10:1 또는 상술한 원자수비의 근방인 Ga-Zn 산화물을 사용할 수 있다. 또한 예를 들어 산화물 반도체층(130b)에는 Ga 및 Zn에 대한 In의 원자수비가 1:1:1, 2:1:3, 5:5:6, 3:1:2, 4:2:3, 4:2:4.1 또는 상술한 원자수비의 근방인 In-Ga-Zn 산화물을 사용할 수 있다. 스퍼터링 타깃으로서 상기 산화물을 사용하여 각 산화물 반도체층(130a 내지 130c)이 형성된 경우, 얻어지는 산화물 반도체층(130a 내지 130c)은 반드시 같은 원자수비를 가질 필요는 없다.
산화물 반도체층(130)의 산화물 반도체층(130b)은 우물로서 기능하기 때문에, 산화물 반도체층(130b)에 채널이 형성된다. 전도대 하단이 연속적이기 때문에, 산화물 반도체층(130)은 U자형 우물이라고 할 수도 있다. 또한, 이러한 구조를 가지도록 형성된 채널을 매립 채널(buried channel)이라고 할 수도 있다.
또한, 산화물 반도체층(130a 및 130c) 각각과, 산화 실리콘막 등의 절연층 사이의 계면 근방에는 불순물 또는 결함으로 인한 트랩 준위가 형성될 가능성이 있다. 산화물 반도체층(130a 및 130c)이 존재함으로써, 산화물 반도체층(130b)은 상기 트랩 준위로부터 떨어져 있을 수 있다.
그러나, 산화물 반도체층(130b)의 전도대 하단과, 산화물 반도체층(130a 및 130c) 각각의 전도대 하단 사이의 에너지 차이가 작은 경우, 산화물 반도체층(130b)의 전자가 이 에너지 차이를 통과하여 트랩 준위에 도달할 가능성이 있다. 전자가 트랩 준위에 트랩될 때, 절연층 계면에서 음의 전하가 발생됨으로써 트랜지스터의 문턱 전압이 양의 방향으로 변동된다.
산화물 반도체층(130a 내지 130c)은 결정부를 포함하는 것이 바람직하다. 특히, c축 배향을 가지는 결정을 사용하면, 트랜지스터가 안정된 전기 특성을 가질 수 있다. 또한, c축 배향을 가지는 결정은 변형에 강하기 때문에, 이러한 결정을 사용하면, 가요성 기판을 사용한 반도체 장치의 신뢰성을 향상시킬 수 있다.
소스 전극층으로서 기능하는 도전층(140) 및 드레인 전극층으로서 기능하는 도전층(150)으로서는 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W, Ni, Mn, Nd, 및 Sc, 및 이들 금속 재료 중 어느 것의 합금 중에서 선택된 재료를 사용하여 형성된 단층 또는 적층을 사용할 수 있다. 대표적으로는 특히 산소와 결합되기 쉬운 Ti, 또는 융점이 높아 이후의 공정을 비교적 높은 온도에서 실시할 수 있게 하는 W를 사용하는 것이 바람직하다. 상술한 재료 중 어느 것과, 저저항의 Cu 또는 Cu-Mn 등의 합금의 적층을 사용할 수도 있다. 트랜지스터(105, 106, 111 및 112)에서는 예를 들어 도전층(141 및 151)에 W를 사용하고, 도전층(142 및 152)에 Ti와 Al의 적층을 사용할 수 있다.
상술한 재료는 산화물 반도체층으로부터 산소를 뽑을 수 있다. 그러므로, 상술한 재료 중 어느 것과 접촉된 산화물 반도체층의 어느 영역에서는 산화물 반도체층으로부터 산소가 방출되고 산소 빈자리가 형성된다. 층에 약간 함유된 수소와 상기 산소 빈자리가 서로 결합됨으로써, 상기 영역은 n형 영역으로 현저히 변한다. 따라서, n형 영역은 트랜지스터의 소스 또는 드레인으로서 기능할 수 있다.
도전층(140 및 150)에 W를 사용하는 경우에는 도전층(140 및 150)에 질소를 도핑하여도 좋다. 질소를 도핑함으로써 산소를 뽑는 능력을 적절히 낮출 수 있고, n형 영역이 채널 영역으로 확대되는 것을 방지할 수 있다. 도전층(140 및 150)으로서 W와 n형 반도체층의 적층을 사용하고 n형 반도체층과 산화물 반도체층을 접촉시킴으로써도 n형 영역이 채널 영역으로 확대되는 것을 방지할 수 있다. n형 반도체층으로서는 질소가 첨가된 In-Ga-Zn 산화물, 산화 아연, 산화 인듐, 산화 주석, 또는 산화 인듐 주석 등을 사용할 수 있다.
게이트 절연막으로서 기능하는 절연층(160)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 하나 이상을 함유한 절연막을 사용하여 형성될 수 있다. 절연층(160)은 상술한 재료 중 어느 것을 포함한 적층이어도 좋다. 절연층(160)은 불순물로서 La, N, 또는 Zr 등을 함유하여도 좋다.
절연층(160)의 적층 구조의 예에 대하여 설명한다. 절연층(160)은 예를 들어 산소, 질소, 실리콘, 또는 하프늄을 포함한다. 구체적으로 절연층(160)은 산화 하프늄 및 산화 실리콘 또는 산화 질화 실리콘을 포함하는 것이 바람직하다.
산화 하프늄 및 산화 알루미늄은 산화 실리콘 및 산화 질화 실리콘보다 높은 비유전율을 가진다. 따라서, 산화 하프늄 또는 산화 알루미늄을 사용한 절연층(160)은 산화 실리콘을 사용한 절연층(160)보다 두꺼운 두께를 가질 수 있기 때문에, 터널 전류로 인한 누설 전류를 저감할 수 있다. 즉, 오프 전류가 낮은 트랜지스터를 제공할 수 있다. 또한, 결정 구조를 가지는 산화 하프늄은 비정질 구조를 가지는 산화 하프늄보다 높은 비유전율을 가진다. 따라서, 오프 전류가 낮은 트랜지스터를 제공하기 위해서는 결정 구조를 가지는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예에는 단사정 구조 및 입방정 구조가 포함된다. 또한, 본 발명의 일 형태는 이들 예에 한정되지 않는다.
산화물 반도체층(130)에 접촉된 절연층(120 및 160)에는 더 적은 질소 산화물을 방출하는 막을 사용하는 것이 바람직하다. 질소 산화물의 방출량이 많은 절연층과 산화물 반도체가 접촉되는 경우, 질소 산화물에 기인하는 준위 밀도가 상승되는 경우가 있다. 절연층(120 및 160)에는 예를 들어 더 적은 질소 산화물을 방출하는 산화 질화 실리콘막 또는 산화 질화 알루미늄막 등의 산화물 절연층을 사용할 수 있다.
더 적은 질소 산화물을 방출하는 산화 질화 실리콘막은 TDS에서 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이고; 대표적으로는 암모니아의 방출량이 1×1018/cm-3 이상 5×1019/cm-3 이하이다. 또한, 방출된 암모니아의 양은 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하가 되는 가열 처리에 의하여 방출된 암모니아의 양이다.
절연층(120 및 160)에 상술한 산화물 절연층을 사용함으로써 트랜지스터의 문턱 전압의 변동을 저감할 수 있어, 트랜지스터의 전기 특성의 변동의 저감으로 이어진다.
게이트 전극층으로서 기능하는 도전층(170)에는 예를 들어 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Mn, Nd, Sc, Ta, 또는 W를 사용하여 형성된 도전막을 사용할 수 있다. 또는, 이들 재료 중 어느 것의 합금 또는 도전성 질화물을 사용하여도 좋다. 또는, 이들 재료, 이들 재료의 합금, 및 이들 재료의 도전성 질화물 중에서 선택된 복수의 재료의 적층을 사용하여도 좋다. 대표적으로는 텅스텐, 텅스텐과 질화 타이타늄의 적층, 또는 텅스텐과 질화 탄탈럼의 적층 등을 사용할 수 있다. 또는, 저저항의 Cu 또는 Cu-Mn 등의 합금 또는 상술한 재료 중 어느 것과 Cu 또는 Cu-Mn 등의 합금의 적층을 사용하여도 좋다. 본 실시형태에서는 질화 탄탈럼을 도전층(171)에 사용하고, 텅스텐을 도전층(172)에 사용함으로써 도전층(170)을 형성한다.
절연층(175)으로서는 수소를 함유한 질화 실리콘막 또는 질화 알루미늄막 등을 사용할 수 있다. 실시형태 2에 기재된 트랜지스터(103, 104, 106, 109, 110 및 112)에서는 절연층(175)으로서 수소를 함유한 절연막을 사용함으로써 산화물 반도체층의 일부가 n형 도전형을 가질 수 있다. 또한, 질화 절연막은 수분 등에 대한 블로킹막으로서 기능하고 트랜지스터의 신뢰성을 향상시킬 수 있다.
절연층(175)으로서는 산화 알루미늄막을 사용할 수도 있다. 특히 실시형태 2에 기재된 트랜지스터(101, 102, 105, 107, 108, 및 111)의 절연층(175)으로서 산화 알루미늄막을 사용하는 것이 바람직하다. 산화 알루미늄막은 수소 및 수분 등의 불순물과 산소의 양쪽 모두를 블로킹하는 현저한 효과를 가진다. 따라서, 산화 알루미늄막은 트랜지스터의 제작 공정의 도중 및 제작 공정 후에, 수소 및 수분 등의 불순물이 산화물 반도체층(130)에 들어가는 것을 방지하고, 산소가 산화물 반도체층으로부터 방출되는 것을 방지하고, 산소가 절연층(120)으로부터 불필요하게 방출되는 것을 방지하는 효과를 가지는 보호막으로서 적합하게 기능할 수 있다. 또한, 산화 알루미늄막에 함유된 산소를 산화물 반도체층 내로 확산시킬 수 있다.
또한 절연층(175) 위에는 절연층(180)이 형성되는 것이 바람직하다. 절연층(180)은 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 하나 이상을 함유한 절연막을 사용하여 형성될 수 있다. 절연층(180)은 상술한 재료 중 어느 것의 적층이어도 좋다.
여기서 절연층(180)은 절연층(120)과 같이, 화학량론적 조성에서의 산소보다 많은 산소를 함유하는 것이 바람직하다. 절연층(180)으로부터 방출된 산소를 절연층(160)을 거쳐 산화물 반도체층(130)의 채널 형성 영역으로 확산시킬 수 있기 때문에, 채널 형성 영역에 형성된 산소 빈자리를 산소로 채울 수 있다. 이런 식으로, 트랜지스터의 안정적인 전기 특성을 달성할 수 있다.
반도체 장치의 고집적화에는 트랜지스터의 미세화가 요구된다. 그러나, 트랜지스터의 미세화가 트랜지스터의 전기 특성의 열화를 일으키는 것이 알려져 있다. 특히, 채널 폭의 축소가 온 전류의 저하를 일으킨다.
본 발명의 일 형태의 트랜지스터(107 내지 112)에서 채널이 형성되는 산화물 반도체층(130b)을 덮도록 산화물 반도체층(130c)이 형성되므로, 채널 형성층은 게이트 절연막과 접촉되지 않는다. 따라서, 채널 형성층과 게이트 절연막 사이의 계면에서의 캐리어의 산란을 저감할 수 있고, 트랜지스터의 온 전류를 증가시킬 수 있다.
상술한 바와 같이, 본 발명의 일 형태의 트랜지스터에서는 산화물 반도체층(130)을 채널 폭 방향으로 전기적으로 둘러싸도록 게이트 전극층(도전층(170))이 형성되기 때문에, 산화물 반도체층(130)에는 상면에 수직인 방향에 더하여 측면에 수직인 방향으로 게이트 전계가 인가된다. 바꿔 말하면, 채널 형성층 전체에 게이트 전계가 인가되고 실효적인 채널 폭이 증가되기 때문에, 온 전류를 더 증가시키는 것으로 이어진다.
또한, 산화물 반도체층(130)이 2층 구조 또는 3층 구조를 가지는 본 발명의 일 형태의 트랜지스터에서는 채널이 형성되는 산화물 반도체층(130b)이 산화물 반도체층(130a) 위에 제공되기 때문에 계면 준위가 형성되기 어렵다. 산화물 반도체층(130)이 3층 구조를 가지는 본 발명의 일 형태의 트랜지스터에서는 산화물 반도체층(130b)이 3층 구조의 중간에 위치함으로써 산화물 반도체층(130b)의 위층 및 아래층으로부터 들어가는 불순물의 영향을 제거할 수도 있다. 그러므로, 트랜지스터의 온 전류의 증가뿐만 아니라 문턱 전압의 안정화 및 S값(서브스레시홀드 값)의 저감을 달성할 수 있다. 따라서, 게이트 전압 VG가 0V일 때의 전류를 저감시킬 수 있고 소비전력을 저감시킬 수 있다. 또한, 트랜지스터의 문턱 전압이 안정화되기 때문에, 반도체 장치의 장기 신뢰성을 향상시킬 수 있다. 또한, 본 발명의 일 형태의 트랜지스터는 미세화로 인한 전기 특성의 열화가 저감되기 때문에, 집적도가 높은 반도체 장치에 적합하다.
본 실시형태에서 설명한 금속막, 반도체막, 및 무기 절연막 등의 다양한 막은 대표적으로는 스퍼터링 또는 플라스마 CVD에 의하여 형성될 수 있지만, 이러한 막은 열 CVD 등의 다른 방법에 의하여 형성될 수 있다. 열 CVD의 예에는 MOCVD(Metal Organic Chemical Vapor Deposition) 및 ALD(Atomic Layer Deposition)가 포함된다.
열 CVD는 성막에 플라스마를 사용하지 않으므로, 플라스마 대미지로 인한 결함이 발생되지 않는 이점을 가진다.
열 CVD에 의한 성막은 원료 가스 및 산화제를 동시에 체임버 내에 공급하고, 체임버의 압력을 대기압 또는 감압으로 설정하고, 기판 근방 또는 기판 위에서 반응을 일으킴으로써 실시하여도 좋다.
ALD에 의한 성막은 체임버의 압력을 대기압 또는 감압으로 설정하고, 반응을 위한 원료 가스를 체임버에 도입하고 반응시키고, 그리고 이 가스 도입 절차를 반복함으로써 실시한다. 원료 가스와 함께 불활성 가스(예를 들어 아르곤 또는 질소)를 캐리어 가스로서 도입하여도 좋다. 예를 들어 2종류 이상의 원료 가스를 순차적으로 체임버에 공급하여도 좋다. 이 경우, 원료 가스들이 혼합되지 않도록 제 1 원료 가스의 반응 후에 불활성 가스를 도입하고, 그리고 제 2 원료 가스를 도입한다. 또는, 불활성 가스의 도입 대신에 진공 배기에 의하여 제 1 원료 가스를 배기한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착되고 반응함으로써 제 1 층이 형성되고, 그리고 도입된 제 2 원료 가스가 흡착되고 반응한다. 이 결과, 제 1 층 위에 제 2 층이 적층되어, 박막이 형성된다. 이 가스 도입 절차를 제어하고 원하는 두께가 얻어질 때까지 몇 번 반복함으로써, 단차 피복성이 뛰어난 박막을 형성할 수 있다. 박막의 두께는 가스 도입 절차의 반복 횟수에 의하여 조절할 수 있다; 따라서, ALD는 두께를 정확히 조절할 수 있으므로 미세한 FET를 제작하기에 적합하다.
상술한 실시형태에 개시된 금속막, 반도체막, 및 무기 절연막 등의 다양한 막은 MOCVD 또는 ALD 등의 열 CVD에 의하여 형성될 수 있다. 예를 들어 In-Ga-Zn-O막을 형성하는 경우에는, 트라이메틸인듐(In(CH3)3), 트라이메틸갈륨(Ga(CH3)3), 및 다이메틸아연(Zn(CH3)2)을 사용할 수 있다. 상술한 조합에 한정되지 않으며, 트라이메틸갈륨 대신에 트라이에틸갈륨(Ga(C2H5)3)을 사용할 수 있고, 다이메틸아연 대신 다이에틸아연(Zn(C2H5)2)을 사용할 수 있다.
예를 들어 ALD를 사용하는 성막 장치에 의하여 산화 하프늄막을 형성하는 경우에는, 용매와 하프늄 전구체가 함유된 액체(하프늄알콕사이드 및 테트라키스(다이메틸아마이드)하프늄(TDMAH, Hf[N(CH3)2]4) 및 테트라키스(에틸메틸아마이드)하프늄 등의 하프늄아마이드)를 기화시켜 얻은 원료 가스와, 산화제로서 오존(O3)의 2종의 가스를 사용한다.
예를 들어 ALD를 사용하는 성막 장치에 의하여 산화 알루미늄막을 형성하는 경우에는, 용매와 알루미늄 전구체(예를 들어 트라이메틸알루미늄(TMA, Al(CH3)3))가 함유된 액체를 기화시켜 얻은 원료 가스와, 산화제로서 H2O의 2종류의 가스를 사용한다. 다른 재료의 예에는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 및 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트)가 포함된다.
예를 들어 ALD를 사용하는 성막 장치에 의하여 산화 실리콘막을 형성하는 경우에는, 헥사클로로다이실레인을 막이 형성되는 면에 흡착시키고, 산화성 가스(예를 들어 O2 또는 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어 ALD를 사용하는 성막 장치에 의하여 텅스텐막을 형성하는 경우에는, WF6 가스와 B2H6 가스를 순차적으로 도입하여 초기 텅스텐막을 형성한 후에, WF6 가스와 H2 가스를 순차적으로 도입하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어 ALD를 사용하는 성막 장치에 의하여 산화물 반도체층, 예를 들어 In-Ga-Zn-O층을 형성하는 경우에는, In(CH3)3 가스와 O3 가스를 순차적으로 도입하여 In-O층을 형성하고, Ga(CH3)3 가스와 O3 가스를 순차적으로 도입하여 Ga-O층을 형성하고, 그 다음에, Zn(CH3)2 가스와 O3 가스를 순차적으로 도입하여 Zn-O층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 이들 가스를 사용하여 In-Ga-O층, In-Zn-O층, 또는 Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만, H를 함유하지 않는 O3 가스를 사용하는 것이 바람직하다.
산화물 반도체층의 성막에는 대향 타깃식의 스퍼터링 장치를 사용할 수 있다. 대향 타깃식의 스퍼터링 장치를 사용한 성막을 VDSP(vapor deposition sputtering)라고 할 수도 있다.
대향 타깃식의 스퍼터링 장치를 사용하여 산화물 반도체층을 성막하면, 성막 시의 산화물 반도체층에 대한 플라스마 대미지를 저감할 수 있다. 따라서 막 중의 산소 빈자리를 저감할 수 있다. 또한 대향 타깃식의 스퍼터링 장치를 사용함으로써 저압에서의 성막이 가능해진다. 따라서, 성막되는 산화물 반도체층의 불순물(예를 들어, 수소, 희가스(예를 들어 아르곤), 및 물) 농도를 낮게 할 수 있다.
본 실시형태에 기재된 구조는 다른 실시형태에 기재된 구조 중 임의의 구조와 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 발명의 일 형태에 사용할 수 있는 산화물 반도체층의 구조에 대하여 아래에서 설명한다.
본 명세서에서 "평행"이라는 용어는 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하인 것을 가리키기 때문에, 그 각도가 -5° 이상 5° 이하인 경우도 포함한다. 또한 "수직"이라는 용어는 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하인 것을 가리키기 때문에, 그 각도가 85° 이상 95° 이하인 경우도 포함한다.
본 명세서에서, 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
<산화물 반도체의 구조>
산화물 반도체의 구조에 대하여 아래에서 설명한다.
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와 결정성 산화물 반도체로 분류된다. 결정성 산화물 반도체의 예에는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS가 포함된다.
비정질 구조는 일반적으로, 등방적이고 불균질 구조를 가지지 않거나, 준안정 상태에 있고 원자의 배치가 고정되어 있지 않거나, 결합 각도가 유연하거나, 단거리 질서를 가지면서 장거리 질서를 가지지 않는 등으로 생각되고 있다.
바꿔 말하면 안정된 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체로 간주할 수는 없다. 또한 등방적이지 않은 산화물 반도체(예를 들어 미소한 영역에서 주기 구조를 가지는 산화물 반도체)를 완전한 비정질 산화물 반도체로 간주할 수는 없다. 한편으로 등방적이지 않은 a-like OS는 공동(void)을 함유하는 불안정한 구조를 가진다. 불안정하다는 점에서 a-like OS는 물성적으로 비정질 산화물 반도체에 가깝다.
<CAAC-OS>
먼저 CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 가지는 산화물 반도체 중 하나이다.
X선 회절(XRD)에 의한 CAAC-OS의 분석에 대하여 설명한다. 예를 들어 공간군 R-3m으로 분류되는 InGaZnO4 결정을 포함하는 CAAC-OS의 구조를 out-of-plane법에 의하여 분석하면 도 56의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래하고, 이것은 CAAC-OS의 결정이 c축 배향을 가지고, c축이 CAAC-OS막이 형성되는 면(형성면이라고도 함) 또는 CAAC-OS막 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 시사한다. 또한 2θ가 31° 근방일 때의 피크에 더하여 2θ가 36° 근방일 때 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때의 피크는 공간군 Fd-3m으로 분류되는 결정 구조에서 유래하기 때문에, CAAC-OS는 상기 피크를 나타내지 않는 것이 바람직하다.
한편으로 형성면에 평행한 방향으로 CAAC-OS에 X선을 입사시키는 in-plane법에 의한 CAAC-OS의 구조 분석에서는 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는, InGaZnO4 결정의 (110)면에서 유래한다. 2θ를 56° 근방에 고정하고 시료면에 대한 법선 벡터를 축(축)으로서 사용하여 시료를 회전시켜 분석( 스캔)을 실시하면 도 56의 (B)에 나타낸 바와 같이 피크가 명확히 관찰되지 않는다. 한편으로 2θ를 56° 근방에 고정하고 단결정 InGaZnO4에 스캔을 실시한 경우, 도 56의 (C)에 나타낸 바와 같이, (110)면과 등가인 결정면에서 유래하는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 분석으로부터, CAAC-OS에서 a축 및 b축의 방향이 불규칙한 것을 나타낸다.
다음으로 전자 회절에 의하여 분석한 CAAC-OS에 대하여 설명한다. 예를 들어 InGaZnO4 결정을 포함한 CAAC-OS에, 프로브 직경이 300nm인 전자 빔을 CAAC-OS의 형성면에 평행한 방향으로 입사시키면, 도 56의 (D)에 나타낸 회절 패턴(제한 시야 전자 회절 패턴이라고도 함)을 얻을 수 있다. 이 회절 패턴에는 InGaZnO4 결정의 (009)면에서 유래하는 스폿이 포함된다. 따라서 전자 회절에 의해서도 CAAC-OS에 포함되는 펠릿이 c축 배향을 가지고, c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것이 시사된다. 한편으로 도 56의 (E)는 같은 시료에 대하여 프로브 직경이 300nm인 전자 빔을 시료 표면에 수직인 방향으로 입사함으로써 얻은 회절 패턴을 나타낸 것이다. 도 56의 (E)에 나타낸 바와 같이, 링(ring) 형상의 회절 패턴이 관찰된다. 따라서 프로브 직경이 300nm인 전자 빔을 사용한 전자 회절에 의해서도 CAAC-OS에 포함되는 펠릿의 a축 및 b축은 규칙적인 배향성을 가지지 않는 것이 시사된다. 도 56의 (E)에서의 제 1 링은 InGaZnO4 결정의 (010)면 및 (100)면 등에서 유래하는 것으로 생각된다. 도 56의 (E)에서의 제 2 링은 (110)면 등에서 유래하는 것으로 생각된다.
투과형 전자 현미경(TEM)을 사용하여 얻은, CAAC-OS의 명시야 화상과 회절 패턴의 복합 분석 화상(고분해능 TEM 화상이라고도 함)에서는 복수의 펠릿을 관찰할 수 있다. 그러나, 고분해능 TEM 화상에서 펠릿들의 경계, 즉 결정립계(grain boundary)는 명확히 관찰되지 않는 경우가 있다. 따라서 CAAC-OS에서는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다.
도 57의 (A)는 시료면에 실질적으로 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM 화상을 나타낸 것이다. 고분해능 TEM 화상은 구면 수차 보정(spherical aberration corrector) 기능을 사용하여 얻어진다. 구면 수차 보정 기능을 사용하여 얻은 고분해능 TEM 화상을 특히 Cs 보정 고분해능 TEM 화상이라고 한다. Cs 보정 고분해능 TEM 화상은 예를 들어 원자 분해능 분석 전자 현미경 JEM-ARM200F(JEOL Ltd. 제조)에 의하여 관찰할 수 있다.
도 57의 (A)는 금속 원자가 층상으로 배열되어 있는 펠릿을 나타낸 것이다. 도 57의 (A)는 펠릿의 크기가 1nm 이상 또는 3nm 이상인 것을 증명하고 있다. 따라서 펠릿을 나노 결정(nc)이라고 할 수도 있다. 또한 CAAC-OS를 CANC(c-axis aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다. 펠릿은 CAAC-OS의 형성면 또는 상면의 요철을 반영하고 있으며, CAAC-OS의 형성면 또는 상면에 평행하다.
도 57의 (B) 및 (C)는 시료면에 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 화상을 나타낸 것이다. 도 57의 (D) 및 (E)는 도 57의 (B) 및 (C)를 화상 처리하여 얻은 화상이다. 화상 처리의 방법은 다음과 같다. 도 57의 (B)의 화상을 고속 푸리에 변환(FFT)함으로써 FFT 이미지 얻는다. 그리고 얻어진 FFT 이미지에서 원점으로부터 2.8nm-1 내지 5.0nm-1의 범위가 남도록 마스크 처리를 실시한다. 마스크 처리 후, FFT 이미지를 역고속 푸리에 변환(IFFT)에 의하여 처리하여 화상 처리된 화상을 얻는다. 이와 같이 얻어진 화상을 FFT 필터링 이미지라고 한다. FFT 필터링 이미지는 Cs 보정 고분해능 TEM 화상에서 주기 성분을 추출한 것이며, 격자 배열을 나타낸다.
도 57의 (D)에서는 격자 배열이 흐트러진 부분을 파선으로 나타내었다. 파선으로 둘러싸인 영역이 하나의 펠릿이다. 파선으로 나타낸 부분이 펠릿들의 연결부이다. 파선은 육각형을 이루고 있고, 이것은 펠릿이 육각형을 가지는 것을 뜻한다. 또한 펠릿의 형상은 반드시 정육각형인 것은 아니고, 비정육각형인 경우가 많다.
도 57의 (E)에서는, 격자 배열이 잘 배향된 영역과 격자 배열이 잘 배향된 또 다른 영역 사이의 부분을 점선으로 나타내었다. 점선 근방에서도 명확한 결정립계를 관찰할 수 없다. 점선 근방의 격자점을 중심으로 하여 주위의 격자점을 연결하면 예를 들어 변형된(distorted) 육각형, 오각형, 및/또는 칠각형이 형성될 수 있다. 즉 격자 배열이 변형됨으로써 결정립계의 형성이 억제된다. 이것은 a-b면 방향에서 원자 배열의 밀도가 낮은 것, 및 금속 원소의 치환에 의하여 원자간 결합 거리가 변화되는 것 등의 이유로 CAAC-OS가 변형을 허용할 수 있기 때문이라고 생각된다.
상술한 바와 같이 CAAC-OS는 c축 배향을 가지고, 그 펠릿(나노 결정)은 a-b면 방향에서 연결되어 있고, 결정 구조는 변형을 가진다. 이러한 이유로 CAAC-OS를 CAA(c-axis-aligned a-b-plane-anchored) crystal을 포함하는 산화물 반도체라고 할 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 불순물의 침입 또는 결함의 형성 등은 산화물 반도체의 결정성을 저하시킬 수 있다. 이것은 CAAC-OS는 불순물 및 결함(예를 들어 산소 빈자리)의 양이 적다는 것을 뜻한다.
또한 불순물이란 수소, 탄소, 실리콘, 또는 전이 금속(transition metal) 원소 등 산화물 반도체의 주성분 외의 원소를 뜻한다. 예를 들어 산화물 반도체에 포함되는 금속 원소보다 산소에 대한 결합력이 높은 원소(구체적으로는 실리콘 등)는 산화물 반도체로부터 산소를 추출하고, 이에 따라 산화물 반도체의 원자 배열이 흐트러지고 결정성이 저하된다. 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체의 원자 배열을 흐트러지게 하고 결정성을 저하시킨다.
불순물 또는 결함을 가지는 산화물 반도체의 특성은 빛 또는 열 등에 의하여 변화될 수 있다. 예를 들어 산화물 반도체에 함유되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 작용할 수 있다. 예를 들어 산화물 반도체의 산소 빈자리는 캐리어 트랩으로서 작용하거나 또는 수소를 포획한 경우에 캐리어 발생원으로서 작용할 수 있다.
불순물 및 산소 빈자리의 양이 적은 CAAC-OS는 캐리어 밀도가 낮은(구체적으로 8×1011cm-3 미만, 바람직하게는 1×1011cm-3 미만, 더 바람직하게는 1×1010cm-3 미만이며 1×10-9cm-3 이상) 산화물 반도체이다. 이러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 한다. CAAC-OS는 불순물 농도가 낮고 결함 상태의 밀도가 낮다. 따라서 CAAC-OS는 안정적인 특성을 가지는 산화물 반도체라고 할 수 있다.
<nc-OS>
다음으로 nc-OS에 대하여 설명한다.
XRD에 의한 nc-OS의 분석에 대하여 설명한다. nc-OS의 구조를 out-of-plane법에 의하여 분석하면 배향성을 나타내는 피크가 나타나지 않는다. 즉 nc-OS의 결정은 배향성을 가지지 않는다.
예를 들어 InGaZnO4 결정을 포함하는 박편화된 nc-OS의 두께가 34nm인 영역에 프로브 직경이 50nm인 전자 빔을 형성면에 평행한 방향으로 입사시키면, 도 58의 (A)에 나타낸 링 형상의 회절 패턴(나노빔 전자 회절 패턴)이 관찰된다. 도 58의 (B)는 같은 시료에 프로브 직경이 1nm인 전자 빔을 입사시켜 얻은 회절 패턴을 나타낸 것이다. 도 58의 (B)에 나타낸 바와 같이, 링 형상의 영역 내에 복수의 스폿이 관찰된다. 바꿔 말하면 nc-OS의 질서성은 프로브 직경이 50nm인 전자 빔을 사용하여도 관찰되지 않지만, 프로브 직경이 1nm인 전자 빔을 사용하면 관찰된다.
또한 두께가 10nm 미만인 영역에 프로브 직경이 1nm인 전자 빔을 입사시키면, 도 58의 (C)에 나타낸 바와 같이, 스폿이 대략 정육각형으로 배치된 전자 회절 패턴이 관측되는 경우가 있다. 이것은 두께가 10nm 미만인 범위에서 nc-OS가 질서성이 높은 영역, 즉 결정을 가지는 것을 뜻한다. 또한 결정이 다양한 방향을 향하고 있기 때문에 일부의 영역에서는 규칙성을 가지는 전자 회절 패턴이 관측되지 않는다.
도 58의 (D)는 형성면에 실질적으로 평행한 방향으로부터 관찰한 nc-OS의 단면의 Cs 보정 고분해능 TEM 화상을 나타낸 것이다. 고분해능 TEM 화상에서 nc-OS는 도 58의 (D)에서 보조선으로 나타낸 부분과 같이, 결정부가 관찰되는 영역과, 결정부가 명확히 관찰되지 않는 영역을 가진다. 대부분의 경우 nc-OS에 포함되는 결정부의 크기는 1nm 이상 10nm 이하 또는 특히 1nm 이상 3nm 이하이다. 또한 크기가 10nm보다 크고 100nm 이하인 결정부를 포함하는 산화물 반도체를 미결정 산화물 반도체(microcrystalline oxide semiconductor)라고 하는 경우가 있다. nc-OS의 고분해능 TEM 화상에서는 예를 들어 결정립계가 명확히 관찰되지 않는 경우가 있다. 또한 나노 결정의 기원은 CAAC-OS의 펠릿과 같을 가능성이 있다. 그러므로 아래의 설명에서는 nc-OS의 결정부를 펠릿이라고 할 수도 있다.
상술한 바와 같이 nc-OS에서 미소한 영역(예를 들어 크기가 1nm 이상 10nm 이하인 영역, 특히 크기가 1nm 이상 3nm 이하인 영역)은 주기적인 원자 배열을 가진다. nc-OS에서 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 따라서, 막 전체의 배향에 질서성이 없다. 따라서 분석 방법에 따라서는 nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없다.
상술한 바와 같이, 펠릿들(나노 결정들) 간에 결정 배향의 규칙성이 없기 때문에, nc-OS를 RANC(random aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(non-aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
nc-OS는 비정질 산화물 반도체에 비하여 규칙성이 높은 산화물 반도체이다. 따라서 nc-OS는 a-like OS 및 비정질 산화물 반도체보다 결함 상태의 밀도가 낮다. 또한 nc-OS에서 상이한 펠릿들 간에 결정 배향의 규칙성은 없다. 따라서 nc-OS는 CAAC-OS보다 결함 상태의 밀도가 높다.
<a-like OS>
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가진다.
도 59의 (A) 및 (B)는 a-like OS의 고분해능 단면 TEM 화상이다. 도 59의 (A)는 전자 조사 개시 시의 a-like OS의 고분해능 단면 TEM 화상이다. 도 59의 (B)는 4.3×108e-/nm2의 전자(e-) 조사 후의 a-like OS의 고분해능 단면 TEM 화상이다. 도 59의 (A) 및 (B)에는, 전자 조사 개시 시부터 a-like OS에서 수직 방향으로 연장되는 스트라이프 형상의 명(明) 영역이 관찰되는 것을 나타내었다. 명 영역의 형상은 전자 조사 후에 변화되는 것도 알 수 있다. 또한 명 영역은 공동 또는 밀도가 낮은 영역인 것으로 추측된다.
a-like OS는 공동을 함유하기 때문에 불안정한 구조를 가진다. a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조를 가진다는 것을 증명하기 위하여 전자 조사로 인한 구조의 변화에 대하여 아래에서 설명한다.
시료로서 a-like OS, nc-OS, 및 CAAC-OS를 준비한다. 각 시료는 In-Ga-Zn 산화물이다.
먼저 각 시료의 고분해능 단면 TEM 화상을 얻는다. 고분해능 단면 TEM 화상은 모든 시료가 결정부를 가지는 것을 나타낸다.
InGaZnO4 결정의 단위 격자는 3개의 In-O층과 6개의 Ga-Zn-O층을 포함하는 9개의 층이 c축 방향으로 적층된 구조를 가지는 것이 알려져 있다. 인접한 층들 사이의 거리는 (009)면의 격자간 거리(d값이라고도 함)와 동등하다. 그 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 따라서 아래의 설명에서는 격자 줄무늬(lattice fringe) 사이의 거리가 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주한다. 각 격자 줄무늬는 InGaZnO4 결정의 a-b면에 대응한다.
도 60은 각 시료의 결정부(22지점 내지 30지점)의 평균 크기의 변화를 나타낸 것이다. 또한 결정부 크기는 격자 줄무늬의 길이에 대응한다. 도 60은 a-like OS에서의 결정부의 크기가 예를 들어 TEM 화상 취득 시의 누적 전자 조사량의 증가에 따라 커지는 것을 가리킨다. 도 60에 나타낸 바와 같이, TEM 관찰 시작 시에 있어서 약 1.2nm인 결정부(초기 핵이라고도 함)는, 누적 전자(e-) 조사량이 4.2×108e-/nm2이 될 때에는 약 1.9nm의 크기로 성장한다. 한편, nc-OS 및 CAAC-OS의 결정부의 크기는 전자 조사의 시작부터 누적 전자 조사량이 4.2×108e-/nm2가 될 때까지 보이는 변화가 적다. 도 60에 나타낸 바와 같이 nc-OS 및 CAAC-OS의 결정부의 크기는 누적 전자 조사량에 상관없이 각각 약 1.3nm 및 약 1.8nm이다. 전자 빔 조사 및 TEM 관찰에는 Hitachi H-9000NAR 투과 전자 현미경을 사용하였다. 전자 빔 조사의 조건은 다음과 같다: 가속 전압 300kV; 전류 밀도 6.7×105e-/(nm2·s); 조사 영역의 직경 230nm.
이와 같이, a-like OS에서의 결정부의 성장은 전자 조사에 의하여 유발되는 경우가 있다. 한편으로 nc-OS 및 CAAC-OS에서는 전자 조사에 의하여 결정부의 성장이 거의 유발되지 않는다. 그러므로 a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조를 가진다.
a-like OS는 공동을 함유하기 때문에 nc-OS 및 CAAC-OS보다 밀도가 낮다. 구체적으로는 a-like OS의 밀도는 동일한 조성을 가지는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. nc-OS 및 CAAC-OS 각각의 밀도는 같은 조성을 가지는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 또한, 단결정 산화물 반도체의 밀도의 78% 미만의 밀도를 가지는 산화물 반도체는 성막하기 어렵다.
예를 들어, 원자수비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, 능면체정 구조를 가지는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서 원자수비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 예를 들어, 원자수비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, nc-OS 및 CAAC-OS 각각의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 특정의 조성을 가지는 산화물 반도체가 단결정 구조로 존재하지 않는 경우에는, 조성이 상이한 단결정 산화물 반도체들을 적절한 비로 조합함으로써, 원하는 조성을 가지는 단결정 산화물 반도체의 밀도와 동등한 밀도를 추산할 수 있다. 원하는 조성을 가지는 단결정 산화물 반도체의 밀도는, 조성이 상이한 단결정 산화물 반도체들의 조합비에 따라 가중 평균을 사용하여 계산할 수 있다. 또한, 밀도를 계산하기 위해서는 가능한 한 적은 종류의 단결정 산화물 반도체를 사용하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조와 다양한 특성을 가진다. 또한, 산화물 반도체는 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상의 막을 포함하는 적층이어도 좋다.
본 실시형태에 기재된 구조는 다른 실시형태에 기재된 구조 중 임의의 구조와 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는 이미지 센서 칩을 각각 포함하는 패키지 및 카메라 모듈의 예에 대하여 설명한다. 이미지 센서 칩에는, 본 발명의 일 형태의 촬상 장치의 구조를 사용할 수 있다.
도 61의 (A)는 이미지 센서 칩을 포함하는 패키지의 상면 측을 나타낸 외관 사시도이다. 패키지는 이미지 센서 칩(850)을 고정하는 패키지 기판(810), 커버 유리(820), 및 패키지 기판(810)과 커버 유리(820)를 서로 접합시키는 접착제(830) 등을 포함한다.
도 61의 (B)는 패키지의 저면 측을 나타낸 외관 사시도이다. 패키지의 저면에는, 범프(bump)(840)로서 솔더 볼을 포함하는 BGA(ball grid array)가 형성된다. 여기서는 BGA를 채용하였지만, 그 대신에 LGA(land grid array) 또는 PGA(pin grid array) 등을 채용하여도 좋다.
도 61의 (C)는 커버 유리(820) 및 접착제(830)를 부분적으로 나타낸 패키지의 사시도이다. 도 61의 (D)는 패키지의 단면도이다. 전극 패드(860)는 패키지 기판(810) 위에 형성되고, 스루 홀(through hole)(880) 및 랜드(land)(885)를 통하여 범프(840)에 전기적으로 접속된다. 전극 패드(860)는 와이어(870)를 통하여 이미지 센서 칩(850)의 전극에 전기적으로 접속된다.
도 62의 (A)는, 이미지 센서 칩이 렌즈 일체형의 패키지에 탭재된 카메라 모듈의 상면 측을 나타낸 외관 사시도이다. 카메라 모듈은, 이미지 센서 칩(851)을 고정하는 패키지 기판(811), 렌즈 커버(821), 및 렌즈(835) 등을 포함한다. 또한, 패키지 기판(811)과 이미지 센서 칩(851) 사이에는, 촬상 장치의 구동 회로 및 신호 변환 회로 등의 기능을 가지는 IC 칩(890)이 제공되어 있다. 그러므로 카메라 모듈은 SiP(system in package)로서 조합된다.
도 62의 (B)는 카메라 모듈의 저면 측을 나타낸 외관 사시도이다. 패키지 기판(811)의 저면 및 4개의 측면에 실장용 랜드(841)가 제공되고, 이 구조를 QFN(quad flat no-lead package)라고 부를 수 있다. 여기서는 QFN을 채용하였지만, 그 대신에 QFP(Quad Flat Package) 또는 상술한 BGA 등을 채용하여도 좋다.
도 62의 (C)는, 렌즈 커버(821) 및 렌즈(835)를 부분적으로 나타낸 모듈의 사시도이다. 도 62의 (D)는 카메라 모듈의 단면도이다. 랜드(841)의 일부는 전극 패드(861)로서 사용된다. 전극 패드(861)는 와이어(871)를 통하여 이미지 센서 칩(851) 및 IC 칩(890)의 전극에 전기적으로 접속된다.
이미지 센서 칩은, 상술한 구조를 가지는 패키지에 제공됨으로써 인쇄 회로 기판 등에 실장하기 쉬워지고, 다양한 반도체 장치 또는 다양한 전자 기기에 내장할 수 있다.
본 실시형태에 기재된 구조는 다른 실시형태에 기재된 구조 중 임의의 구조와 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 발명의 일 형태의 촬상 장치 또는 이 촬상 장치를 포함하는 반도체 장치를 사용할 수 있는 전자 기기의 예로서는, 표시 장치, 퍼스널 컴퓨터, 기억 매체가 제공된 화상 기억 장치 또는 화상 재생 장치, 휴대 전화, 게임 기기(휴대형 게임 기기를 포함함), 휴대 정보 단말, 전자 서적 리더, 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운티드 디스플레이), 내비게이션 시스템, 음향 재생 장치(예를 들어, 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 및 자동 판매기가 포함된다. 도 63의 (A) 내지 (F)는 이들 전자 기기의 구체적인 예를 나타낸 것이다.
도 63의 (A)는 하우징(951), 렌즈(952), 및 지지부(953) 등을 포함하는 감시 카메라를 나타낸 것이다. 본 발명의 일 형태의 촬상 장치는 감시 카메라의 화상을 얻기 위한 부품으로서 포함될 수 있다. 또한 "감시 카메라"는 일반명이며, 용도를 한정하는 것이 아니다. 예를 들어 감시 카메라의 기능을 가지는 장치를 카메라 또는 비디오 카메라라고 부를 수도 있다.
도 63의 (B)는 제 1 하우징(971), 제 2 하우징(972), 표시부(973), 조작 키(974), 렌즈(975), 및 연결부(976) 등을 포함하는 비디오 카메라를 나타낸 것이다. 조작 키(974) 및 렌즈(975)는 제 1 하우징(971)에 제공되고, 표시부(973)는 제 2 하우징(972)에 제공된다. 본 발명의 일 형태의 촬상 장치는 비디오 카메라의 화상을 얻기 위한 부품으로서 포함될 수 있다.
도 63의 (C)는 하우징(961), 셔터 버튼(962), 마이크로폰(963), 발광부(967), 및 렌즈(965) 등을 포함한 디지털 카메라를 나타낸 것이다. 본 발명의 일 형태의 촬상 장치는 디지털 카메라의 화상을 얻기 위한 부품으로서 포함될 수 있다.
도 63의 (D)는 하우징(931), 표시부(932), 리스트 밴드(933), 조작 버튼(935), 용두(936), 및 카메라(939) 등을 포함하는 손목시계형의 정보 단말을 나타낸 것이다. 표시부(932)는 터치 패널이어도 좋다. 본 발명의 일 형태의 촬상 장치는 정보 단말의 화상을 얻기 위한 부품으로서 포함될 수 있다.
도 63의 (E)는 하우징(901 및 902), 표시부(903 및 904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908), 및 카메라(909) 등을 포함한 휴대형 게임기를 나타낸 것이다. 도 63의 (E)의 휴대형 게임 기기는 2개의 표시부(903 및 904)를 가지지만, 휴대형 게임 기기에 포함되는 표시부의 개수는 2개에 한정되지 않는다. 본 발명의 일 형태의 촬상 장치는 휴대형 게임 기기의 화상을 얻기 위한 부품의 하나로서 포함될 수 있다.
도 63의 (F)는 하우징(911), 표시부(912), 및 카메라(919) 등을 포함하는 휴대 정보 단말을 나타낸 것이다. 표시부(912)의 터치 패널 기능은 정보의 입력 및 출력을 가능하게 한다. 본 발명의 일 형태의 촬상 장치는 휴대 정보 단말의 화상을 얻기 위한 부품의 하나로서 포함될 수 있다.
본 실시형태는 본 명세서에서의 다른 임의의 실시형태와 적절히 조합할 수 있다.
10: 화소, 11: 화소 어레이, 12: 회로, 13: 회로, 14: 회로, 15: 회로, 16: 회로, 17: 비교 회로, 18: 판정 출력 회로, 19: 카운터 회로, 20: 화소, 21: 화소 어레이, 22: 회로, 23: 회로, 24: 회로, 25: 회로, 27: 비교 회로, 28: 판정 출력 회로, 29: 카운터 회로, 35: 기판, 41: 트랜지스터, 42: 트랜지스터, 43: 트랜지스터, 44: 트랜지스터, 45: 트랜지스터, 46: 트랜지스터, 51: 트랜지스터, 52: 트랜지스터, 53: 트랜지스터, 54: 트랜지스터, 61: 배선, 62: 배선, 63: 배선, 64: 배선, 65: 배선, 71: 배선, 71a: 도전층, 71b: 도전층, 72: 배선, 73: 배선, 74: 배선, 75: 배선, 80: 절연층, 81: 도전체, 82: 절연층, 82a: 절연층, 82b: 절연층, 83: 절연층, 88: 배선, 91: 배선, 92: 배선, 93: 배선, 94: 배선, 101: 트랜지스터, 102: 트랜지스터, 103: 트랜지스터, 104: 트랜지스터, 105: 트랜지스터, 106: 트랜지스터, 107: 트랜지스터, 108: 트랜지스터, 109: 트랜지스터, 110: 트랜지스터, 111: 트랜지스터, 112: 트랜지스터, 113: 트랜지스터, 115: 기판, 120: 절연층, 130: 산화물 반도체층, 130a: 산화물 반도체층, 130b: 산화물 반도체층, 130c: 산화물 반도체층, 140: 도전층, 141: 도전층, 142: 도전층, 150: 도전층, 151: 도전층, 152: 도전층, 160: 절연층, 170: 도전층, 171: 도전층, 172: 도전층, 173: 도전층, 175: 절연층, 180: 절연층, 190: 절연층, 231: 영역, 232: 영역, 233: 영역, 331: 영역, 332: 영역, 333: 영역, 334: 영역, 335: 영역, 400: 기간, 401: 기간, 402: 기간, 403: 기간, 561: 광전 변환층, 562: 투광성 도전층, 563: 반도체층, 564: 반도체층, 565: 반도체층, 566: 전극, 566a: 도전층, 566b: 도전층, 567: 격벽, 568: 정공 주입을 블로킹하는 층, 569: 전자 주입을 블로킹하는 층, 600: 실리콘 기판, 610: 트랜지스터, 620: 트랜지스터, 650: 활성층, 660: 실리콘 기판, 741: 트랜지스터, 742: 트랜지스터, 743: 트랜지스터, 744: 트랜지스터, 745: 트랜지스터, 746: 트랜지스터, 747: 트랜지스터, 751: 트랜지스터, 752: 트랜지스터, 753: 트랜지스터, 754: 트랜지스터, 761: 배선, 762: 배선, 763: 배선, 764: 배선, 765: 배선, 771: 배선, 772: 배선, 773: 배선, 774: 배선, 775: 배선, 791: 배선, 792: 배선, 793: 배선, 794: 배선, 810: 패키지 기판, 811: 패키지 기판, 820: 커버 유리, 821: 렌즈 커버, 830: 접착제, 835: 렌즈, 840: 범프(bump), 841: 랜드, 850: 이미지 센서 칩, 851: 이미지 센서 칩, 860: 전극 패드, 861: 전극 패드, 870: 와이어, 871: 와이어, 880: 스루 홀(through hole), 885: 랜드, 890: IC 칩, 901: 하우징, 902: 하우징, 903: 표시부, 904: 표시부, 905: 마이크로폰, 906: 스피커, 907: 조작 키, 908: 스타일러스, 909: 카메라, 911: 하우징, 912: 표시부, 919: 카메라, 931: 하우징, 932: 표시부, 933: 리스트 밴드, 935: 버튼, 936: 용두, 939: 카메라, 951: 하우징, 952: 렌즈, 953: 지지부, 961: 하우징, 962: 셔터 버튼, 963: 마이크로폰, 965: 렌즈, 967: 발광부, 971: 하우징, 972: 하우징, 973: 표시부, 974: 조작 키, 975: 렌즈, 976: 연결부, 1100: 층, 1200: 층, 1400: 층, 1500: 회절 격자, 1600: 층, 2500: 절연층, 2510: 차광층, 2520: 유기 수지층, 2530: 컬러 필터, 2530a: 컬러 필터, 2530b: 컬러 필터, 2530c: 컬러 필터, 2540: 마이크로렌즈 어레이, 2550: 광학 변환층, 및 2560: 절연층
본 출원은 2015년 9월 10일에 일본 특허청에 출원된 일련 번호 2015-178407 및 2015년 9월 10일에 일본 특허청에 출원된 일련 번호 2015-178420의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
본 출원은 2015년 9월 10일에 일본 특허청에 출원된 일련 번호 2015-178407 및 2015년 9월 10일에 일본 특허청에 출원된 일련 번호 2015-178420의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
Claims (1)
- 촬상 장치로서,
광전 변환 소자, 용량 소자, 제 1 트랜지스터, 제 2 트랜지스터, 산화 하프늄층, 및 차광층을 가지고,
상기 광전 변환 소자는 실리콘 기판에 형성되고,
상기 광전 변환 소자의 캐소드는 상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 광전 변환 소자의 애노드는 수광면측에 배치되고,
상기 차광층은 상기 광전 변환 소자의 수광면측에 배치되고,
상기 산화 하프늄층은 상기 차광층과 상기 광전 변환 소자 사이에 배치된 영역을 가지고,
상기 용량 소자, 상기 제 1 트랜지스터, 및 상기 제 2 트랜지스터는 상기 광전 변환 소자의 수광면과는 반대쪽에 배치되고,
상기 제 1 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 1 도전층과 전기적으로 접속되고,
상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 도전층과 전기적으로 접속되고,
상기 용량 소자는 상기 제 1 도전층, 제 2 도전층, 및 상기 제 1 도전층과 상기 제 2 도전층 사이의 절연층을 가지고,
상기 제 2 도전층은 상기 제 1 트랜지스터의 게이트 배선과 같은 층, 또한, 상기 제 2 트랜지스터의 게이트 배선과 같은 층에 배치되고,
상기 애노드는 제 3 도전층을 통하여 제 4 도전층과 전기적으로 접속되고,
상기 제 4 도전층은 상기 애노드에 전위를 입력하는 배선으로서 기능하고,
상기 제 3 도전층은 상기 제 1 도전층과 같은 층에 배치되고,
상기 애노드 중 상기 차광층과 중첩되지 않는 영역은 상기 제 1 트랜지스터의 채널 형성 영역과 중첩되며, 또한, 상기 제 2 트랜지스터의 채널 형성 영역과 중첩되는, 촬상 장치.
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