CN115208354A - 感测装置 - Google Patents

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CN115208354A CN202110381121.5A CN202110381121A CN115208354A CN 115208354 A CN115208354 A CN 115208354A CN 202110381121 A CN202110381121 A CN 202110381121A CN 115208354 A CN115208354 A CN 115208354A
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film transistor
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electrically connected
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李淂裕
杨蕙菁
黄旸瑞
蔡亚历
戴亚翔
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Abstract

一种感测装置，包括感测电路、导线与取样电路。导线电性连接该感测电路。取样电路电性连接导线。取样电路包括电容、第一薄膜晶体管以及第二薄膜晶体管。第一薄膜晶体管的第一端电性连接电容的第一端。第二薄膜晶体管的第一端电性连接电容的第二端。第一薄膜晶体管的第二端电性连接导线。第二薄膜晶体管的第二端电性连接接地端。

Description

感测装置
技术领域
本公开实施例关于一种感测装置，特别是关于一种可以改善感测效果的感测装置。
背景技术
已知的感测装置借由晶体管能够放大信号的特性，将感测的信号放大后再输出，能够得到较大的输出范围。然而，在制程上，晶体管经常会因为环境因素产生特性参数上的变化，其中晶体管的临界电压的漂移会使输出的电压产生误差，造成在相同的信号强度下输出电压不同，使得读取到的信号产生预期之外的差异。因此，需要一种新的电路结构设计，其可以改善前述的问题。
发明内容
本公开实施例提供一种感测装置，包括感测电路、导线与取样电路。导线电性连接该感测电路。取样电路电性连接导线。取样电路包括电容、第一薄膜晶体管以及第二薄膜晶体管。第一薄膜晶体管的第一端电性连接电容的第一端。第二薄膜晶体管的第一端电性连接电容的第二端。第一薄膜晶体管的第二端电性连接导线。第二薄膜晶体管的第二端电性连接接地端。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1A为依据本公开的一实施例的感测装置的示意图。
图1B为依据本公开的另一实施例的感测装置的示意图。
图2为依据本公开的一实施例的重置信号、选择信号、第一控制信号与第二控制信号的操作时序图的结构俯视图。
图3A为依据本公开的另一实施例的感测装置的方块图。
图3B为图3A的感测装置的电路示意图。
图4A为依据本公开的另一实施例的感测装置的方块图。图4B为图4A的感测装置的电路示意图。
100,300,400:感测装置
110,110_11～110_MN:感测电路
111:感测元件
120,120_1～120_N:导线
130,420_1～420_N:取样电路
310,410:感测电路阵列
320,430:多工器
330,440:读出电路
340,451:电流源
450_1～450_N:电流源电路
C1,C2,C3,C4_1～C4_N,C5,C6_1～C6_N,CL:电容
R1,R2_1～R2_N,R3:电阻
T1:第一薄膜晶体管
T2:第二薄膜晶体管
T3:第三薄膜晶体管
T4:第四薄膜晶体管
T5:第五薄膜晶体管
T6:第六薄膜晶体管
T7_1～T7_N:第七薄膜晶体管
T8_1～T8_N:第八薄膜晶体管
V1:第一电压
V2:第二电压
V3:第三电压
V4:第四电压
SEL,SEL_11～SEL_MN:选择信号
RST,RST_11～RST_MN:重置信号
CS1,CS1_1～CS1_N:第一控制信号
CS2,CS2_1～CS2_N:第二控制信号
CS3:第三控制信号
CS4_1～CS4_N:第四控制信号
CS5_1～CS5_N:第五控制信号
A,B,P1,P2:节点
TS1:光信号取样时间
TS2:重置信号取样时间
IAMP:放大电流
具体实施方式
为让本公开的目的、特征或优点能更明显易懂，下文特举出实施例，并配合所附附图，做详细的说明。为了使读者能容易了解及附图的简洁，本公开中的多张附图可能只绘出整个装置的一部分，且附图中的特定元件并非依照实际比例绘图。
本公开说明书提供不同的实施例来说明本公开不同实施方式的技术特征。其中，实施例中的各元件的配置、数量及尺寸是用于说明，并非用以限制本公开。另外，若实施例与附图中元件标号出现重复，是为了简化说明，并非意指不同实施例之间的关联性。
本公开通篇说明书与所附的权利要求中会使用某些词汇来指称特定元件。本领域技术人员应理解，电子设备制造商可能会以不同的名称来指称相同的元件。本文并不意在区分那些功能相同但名称不同的元件。
在下文说明书与权利要求书中，“包括”等词为开放式词语，因此其应被解释为“包括但不限定为…”的意思。
本文中所提到的方向用语，例如：“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向。因此，使用的方向用语是用来说明，而并非用来限制本公开。在附图中，各附图示出的是特定实施例中所使用的方法、结构及/或材料的通常性特征。然而，这些附图不应被解释为界定或限制由这些实施例所涵盖的范围或性质。举例来说，为了清楚起见，各膜层、区域及/或结构的相对尺寸、厚度及位置可能缩小或放大。
应了解到，当元件或膜层被称为在另一个元件或膜层“上”，它可以直接在此另一元件或膜层上，或者两者之间存在有插入的元件或膜层(非直接情况)。相反地，当元件被称为“直接”在另一个元件或膜层“上”，两者之间不存在有插入的元件或膜层。电连接可以是直接电性连接或透过其它元件间接电连接。关于接合、连接的用语亦可包含两个结构都可移动，或者两个结构都固定的情况。
术语“等于”通常代表落在给定数值或范围的20％范围内，或代表落在给定数值或范围的10％、5％、3％、2％、1％或0.5％范围内。
再者，说明书与权利要求书中所使用的序数例如“第一”、“第二”等的用词，以修饰权利要求书的元件，其本身并不意含及代表该请求组件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，这些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
在本公开中，各实施例间特征只要不违背发明精神或相冲突，均可任意混合搭配使用。
图1A为依据本公开的一实施例的感测装置的示意图。图1B为依据本公开的另一实施例的感测装置的示意图。在本实施例中，感测装置100可以包括具有感测的电子装置或显示装置，但本公开不限于此。在一实施例中，电子装置可以包含液晶(liquid crystal,LC)、有机发光二极管(organic light emitting diode,OLED)、无机发光二极管(lightemitting diode,LED)、量子点(quantum dot,QD)、荧光材料、磷光材料、其他适合的材料或上述材料的组合，但本公开不限于此。无机发光二极管可例如包括次毫米发光二极管(minilight emitting diode,mini LED)、微发光二极管(micro light emitting diode,microLED)或量子点发光二极管(quantum dot light emitting diode,QLED/QDLED)，但本公开不限于此。
在一些实施例中，电子装置可以是触控装置(touch device)、曲面装置(curveddevice)或非矩形装置(free shape device)，也可以是可弯折或可挠式拼接电子装置，但不以此为限。
需注意的是，电子装置100可为前述的任意排列组合，但不以此为限。此外，电子装置100的外型可为矩形、圆形、多边形、具有弯曲边缘的形状或其他适合的形状。电子装置100可以具有驱动系统、控制系统、光源系统、层架系统等周边系统以支援感测装置。
在一实施例中，感测装置100可以是指纹辨识装置，但本公开不限于此。请参考图1A或图1B，感测装置100可以包括感测电路110、导线120与取样电路130。
感测电路110可以感测光信号或者感测电路110可以感测电容变化，以产生感测信号，但本公开不限于此。导线120可以电性连接感测电路110，可以传递感测电路110所产生的感测信号，但本公开不限于此。
取样电路130可以包括电容C1、第一薄膜晶体管(thin film transistor)T1与第二薄膜晶体管T2。在其它实施例，取样电路130可以包括电容C1与第二薄膜晶体管T2。也就是说，电容C1的第一端可直接电性连接导线120，但不以此为限。本公开所指取样电路130可例如为二次取样电路(corrected double sampling(CD S)circuit)，后续将详细说明。
第一薄膜晶体管T1可以具有栅极(gate)端、第一端与第二端。第一薄膜晶体管T1的栅极端接收第一控制信号CS1。第一薄膜晶体管T1的第一端电性连接电容C1的第一端。第一薄膜晶体管T1的第二端电性连接导线120。在本实施例中，第一薄膜晶体管T1可以是N型薄膜晶体管，第一薄膜晶体管T1的第一端例如为源极(source)端，第一薄膜晶体管T1的第二端例如为漏极(drain)端，但本公开不限于此。在一些实施例中，第一薄膜晶体管T1也可以是P型薄膜晶体管，但本公开不限于此。
第二薄膜晶体管T2可以具有栅极端、第一端与第二端。第二薄膜晶体管T2的栅极端接收第二控制信号CS2。第二薄膜晶体管T2的第一端电性连接电容C1的第二端。第二薄膜晶体管的T2第二端电性连接接地(ground)端。在本实施例中，第二薄膜晶体管T2可以是N型薄膜晶体管，第二薄膜晶体管T2的第一端例如为漏极端，第二薄膜晶体管T2的第二端例如为源极端，但本公开不限于此。在一些实施例中，第二薄膜晶体管T2也可以是P型薄膜晶体管，但本公开不限于此。
在本实施例中，感测电路110可以包括第三薄膜晶体管T3、感测元件111、第四薄膜晶体管T4与第五薄膜晶体管T5。本公开所指薄膜晶体管可包含开关晶体管(switchingtransistor)、驱动晶体管、重置晶体管(reset transistor)、晶体管放大器(transistoramplifier)或其它合适的薄膜晶体管而形成感测电路。具体而言，根据一些实施例，第三薄膜晶体管T3可为重置晶体管，第四薄膜晶体管T4可为晶体管放大器，第五薄膜晶体管T5可为开关晶体管，但不限于此。
详细而言，感测电路110可以包含信号线耦接于薄膜晶体管，例如可包含电流信号线、电压信号线、高频信号线、低频信号线，且信号线可传递元件工作电压(VDD)、公共接地端电压(VSS)、或是驱动元件端电压，本公开不以此为限。
第三薄膜晶体管T3可以具有栅极端、第一端与第二端。第三薄膜晶体管T3的栅极端接收重置信号RST。第三薄膜晶体管T3的第一端接收第一电压V1。在本实施例中，第三薄膜晶体管T3可以是N型薄膜晶体管，第三薄膜晶体管T3的第一端例如为漏极端，第三薄膜晶体管T3的第二端例如为源极端，但本公开不限于此。在一些实施例中，第三薄膜晶体管T3也可以是P型薄膜晶体管，但本公开不限于此。另外，在本实施例中，第一电压V1例如为系统电压，但本公开不限于此。
感测元件111具有第一端与第二端。感测元件111的第一端电性连接第三薄膜晶体管T3的第二端，以形成例如节点A。感测元件111的第二端接收第二电压V2。在本实施例中，感测元件111例如为光电二极管(photodiode)，但本公开不限于此。在一些实施例中，感测元件111的第一端例如为阴极端(cathode)，感测元件111的第二端例如为阳极端(anode)，如图1A所示。在一些实施例中，感测元件111的第一端例如为阳极端，感测元件111的第二端例如为阴极端，如图1B所示。另外，第二电压V2例如为接地电压，但本公开不限于此。
第四薄膜晶体管T4可以具有栅极端、第一端与第二端。第四薄膜晶体管T4的栅极端电性连接第三薄膜晶体管T3的第二端。第四薄膜晶体管T4的第一端接收第三电压V3。在本实施例中，第四薄膜晶体管T4可以是N型薄膜晶体管，第四薄膜晶体管T4的第一端例如为漏极端，第四薄膜晶体管T4的第二端例如为源极端，但本公开不限于此。在一些实施例中，第四薄膜晶体管T4也可以是P型薄膜晶体管，但本公开不限于此。根据一些实施例，第四薄膜晶体管T4用来对节点A的电压进行信号放大，以产生放大电流IAMP。另外，在本实施例中，第三电压V3例如为系统电压，但本公开不限于此。此外，第四薄膜晶体管T4可以作为源极跟随器(source follower)，但本公开不限于此。
第五薄膜晶体管T5可以具有栅极端、第一端与第二端。第五薄膜晶体管T5的栅极端接收选择信号SEL。第五薄膜晶体管T5的第一端电性连接第四薄膜晶体管T4的第二端。第五薄膜晶体管T5的第二端电性连接导线120。在本实施例中，第五薄膜晶体管T5可以是N型薄膜晶体管，第五薄膜晶体管T5的第一端例如为漏极端，第五薄膜晶体管T5的第二端例如为源极端，但本公开不限于此。在一些实施例中，第五薄膜晶体管T5也可以是P型薄膜晶体管，但本公开不限于此。当第五薄膜晶体管T5的第一端连接导线120时，可输出放大电流IAMP到导线120；当第五薄膜晶体管T5的第一端与导线120断开时，则不输出放大电流IAMP到导线120。
图2为依据本公开的一实施例的重置信号、选择信号、第一控制信号与第二控制信号的操作时序图的结构俯视图。在图2中，标号“SEL”表示选择信号，标号“RST”表示重置信号，标号“CS1”表示第一控制信号，标号“CS2”表示第二控制信号，标号“TS1”表示光信号取样时间(例如为一次取样时间)，标号“TS2”表示重置信号取样时间(例如为取样时间)。
请合并参考图1A(或图1B)与图2。在光信号取样时间TS1，选择信号SEL例如为高逻辑电位，重置信号RST例如为低逻辑电位，第一控制信号CS1例如为高逻辑电位，第二控制信号CS2例如为高逻辑电位，使得第三薄膜晶体管T3不导通，第一薄膜晶体管T1、第二薄膜晶体管T2、第五薄膜晶体管T5导通。此时，节点A的电压VA可以如式(1)所示：
VA＝V1–ΔVphoto， (1)
其中，VA为节点A的电压，V1为第一电压，ΔVphoto为感测元件111的第一端与第二端之间的电压差(例如感测元件111所产生的感测信号的电压)。
节点B的电压VB可以如式(2)所示：
VB＝VA–Vth＝V1–ΔVphoto–Vth＝VP1， (2)
其中，VB为节点B的电压，VP1为节点P1的电压(例如电容C1的第一端的电压)。
电容C1的电荷量Q1可以由式(3)计算而得，而式(3)如下所示：
Q1＝Ccds*V＝Ccds*(VP1-VP2)， (3)
其中，Q1为光信号取样时间TS1的电容C1的电荷量，Ccds为电容C1的电容值，V为电容C1的第一端与第二端之间的电压差，VP2为节点P2的电压(例如电容C1的第二端的电压)。
由于第二薄膜晶体管T2导通，使得节点P2电性连接接地端，因此节点P2的电压VP2为接地电压VG。接着，可以将式(2)及VP2＝VG代入式(3)，以将式(3)改写成式(4)，如下所示：
Q1＝Ccds*((V1–ΔVphoto–Vth)–VG)， (4)
其中，VG为接地电压(例如0V)。
接着，在重置信号取样时间TS2，选择信号SEL例如为高逻辑电位，重置信号RST例如为高逻辑电位，第一控制信号CS1例如为高逻辑电位，第二控制信号CS2例如为低逻辑电位，使得第二薄膜晶体管T2导通，第一薄膜晶体管T1、第三薄膜晶体管T3、第五薄膜晶体管T5导通。此时，由于第三薄膜晶体管T3导通，使得节点A电性连接第一电压V1，因此节点A的电压VA可以如式(5)所示：
VA＝V1， (5)
节点B的电压VB可以如式(6)所示：
VB＝VA–Vth＝V1–Vth＝VP1， (6)
电容C1的电荷量Q2可以由式(7)计算而得，而式(7)如下所示：
Q2＝Ccds*V＝Ccds*(VP1-VP2)， (7)
其中，Q2为重置信取样时间TS2的电容C1的电荷量。
由于第二薄膜晶体管T2不导通，因此节点P2的电压VP2可以表示为一未知电压VX。接着，可以将式(6)及VP2＝VX代入式(7)，以将式(7)改写成式(8)
Q2＝Ccds*(V1–Vth–VX)， (8)
其中，VX为重置信取样时间TS2的节点P2的电压。
由于电荷守恒，使得Q1＝Q2，因此可以透过式(4)与式(8)，以计算出式(9)，如下所示：
VX＝ΔVphoto， (9)
由式(9)可以看出，取样电路130所产生的取样信号(即VX)为感测元件111(即感测电路110)所产生的感测信号。详细而言，透过电荷守恒的关系，透过取样电路130中电容C1累积的电荷，得到临界电压(Threshold voltage)Vth的信息，如此一来，感测装置100可以有效地避免受感测电路110的制程上的不均匀性的影响，例如避免受感测电路110的第四薄膜晶体管T4的临界电压Vth产生漂移的影响。也就是说，透过取样电路130的设置，除了先扣除外在环境造成的噪声，例如先扣除外来光线产生的信号，接着再扣除临界电压产生漂移的影响，因此透过取样电路130可以有效地消除感测电路110的第四薄膜晶体管T4的临界电压Vth，以改善感测装置100的感测效果。依据本公开的另一实施例，例如透过取样电路130可以有效地消除耦接于同一条导线的相邻感测电路的临界电压Vth的信息，进而避免感测装置100因薄膜晶体管临界电压飘移而影响感测效果或是影响感测灵敏度，但不以此为限。本公开所指导线120可传递信号，例如可以传递感测信号，并将感测信号传递至取样电路130，但不以此为限。导线可包含适合的金属材料。在一些实施例中，导线可例如为感测装置或电子装置中的数据线(data line)或者与数据线同层或不同层的金属导线，但不以此为限。
图3A为依据本公开的另一实施例的感测装置的方块图。图3B为图3A的感测装置的电路示意图。请参考图3A与图3B。感测装置300包括感测电路阵列310、多工器(multiplexer,MUX)320、取样电路130与读出电路330。
在本实施例中，感测电路阵列310可以是有源式像素传感器(active pixelsensor,APS)类型或无源式像素传感器(passive pixel sensor,PPS)类型包含感测电路，但本公开不限于此。感测电路阵列310可以包括电压源311_1～311_N、感测电路110_11～110_MN与导线120_1～120_N，其中M与N为大于0的正整数。在一些实施例中，M与N可以相同或不同。
电压源311_1～311_N各自可以提供第一电压V1。另外，电压源311_1～311_N各自包括第六薄膜晶体管T6、电容C2与电阻R1。第六薄膜晶体管T6可以具有栅极端、第一端、第二端。第六薄膜晶体管T6的栅极端接收第三控制信号CS3。第六薄膜晶体管T6的第一端接收第四电压V4。在本实施例中，第六薄膜晶体管T6可以是N型薄膜晶体管，第六薄膜晶体管T6的第一端例如为源极端，第六薄膜晶体管T6的第二端例如为漏极端，但本公开不限于此。在一些实施例中，第六薄膜晶体管T6也可以是P型薄膜晶体管，但本公开不限于此。另外，在本实施例中，第四电压V4例如为系统电压，但本公开不限于此。
电容C2的第一端电性连接第六晶体管T6的第二端，电容C2的第二端电性连接接地端。电阻R1的第一端电性连接第六晶体管T6的第二端，电阻R1的第二端产生第一电压V1。
感测电路110_11～110_MN各自可以包括第三薄膜晶体管T3、感测元件111、第四薄膜晶体管T4与第五薄膜晶体管T5。在本实施例中，感测电路110_11～110_MN的第三薄膜晶体管T3的栅极端分别接收重置信号RST_11～RST_MN。举例来说，感测电路110_11的第三薄膜晶体管T3的栅极端接收重置信号RST_11。感测电路110_12的第三薄膜晶体管T3的栅极端接收重置信号RST_12。感测电路110_MN的第三薄膜晶体管T3的栅极端接收重置信号RST_MN。
感测电路110_11～110_MN的第五薄膜晶体管T5的栅极端分别接收选择信号SEL_11～SEL_MN。举例来说，感测电路110_11的第五薄膜晶体管T5的栅极端接收选择信号SEL_11。感测电路110_12的第五薄膜晶体管T5的栅极端接收选择信号SEL_12。感测电路110_MN的第五薄膜晶体管T5的栅极端接收选择信号SEL_MN。
此外，图4B的感测电路110_11～110_MN的第三薄膜晶体管T3、感测元件111、第四薄膜晶体管T4和第五薄膜晶体管T5的连接方式与图1A的感测电路110的第三薄膜晶体管T3、感测元件111、第四薄膜晶体管T4和第五薄膜晶体管T5的连接方式相同或相似，可参考图1A的实施例的说明，故在此不再赘述。在其他实施例中，图4B的感测电路110_11～110_MN的第三薄膜晶体管T3、感测元件111、第四薄膜晶体管T4和第五薄膜晶体管T5的连接方式也可以与图1B的感测电路110的第三薄膜晶体管T3、感测元件111、第四薄膜晶体管T4和第五薄膜晶体管T5的连接方式相同或相似。
另外，感测电路110_11～110_MN各自还包括电容C3。感测电路110_11～110_MN的电容C3与感测元件111并联电性连接。也就是说，电容C3的第一端电性连接感测元件111的第一端。电容C3的第二端电性连接感测元件的第二端。
导线120_1～120_N各自对应电性连接感测电路110_11～110_MN。举例来说，导线120_1电性连接感测电路110_11、感测电路110_21、…、感测电路110_M1。导线120_2电性连接感测电路110_12、感测电路110_22、…、感测电路110_M2。…。导线120_N电性连接感测电路110_1N、感测电路110_2N、…、感测电路110_MN。
多工器320电性连接导线120_1～120_N，且多工器320可以电性连接于感测电路阵列310与取样电路130之间，则多工器320可切换导线120_1～120_N与取取样电路130之间的连接。
另外，多工器320可以包括电阻R2_1～R2_N、电容C4_1～C4_N与第七薄膜晶体管T7_1～T7_N。电阻R2_1～R2_N的第一端分别电性连接导线120_1～120_N。举例来说，电阻R2_1的第一端电性连接导线120_1。电阻R2_2的第一端电性连接导线120_2。…。电阻R2_N的第一端电性连接导线120_N。
电容C4_1～C4_N的第一端分别电性连接电阻R2_1～R2_N的第二端。举例来说，电容C4_1的第一端电性连接电阻R2_1的第二端。电容C4_2的第一端电性连接电阻R2_2的第二端。…。电容C4_N的第一端电性连接电阻R2_N的第二端。电容C4_1～C4_N的第二端分别电性连接接地端。
第七薄膜晶体管T7_1～T7_N分别具有栅极端、第一端与第二端。第七薄膜晶体管T7_1～T7_N的栅极端分别接收第四控制信号CS4_1～CS4_N。举例来说，第七薄膜晶体管T7_1的栅极端接收第四控制信号CS4_1。第七薄膜晶体管T7_2的栅极端接收第四控制信号CS4_2。…。第七薄膜晶体管T7_N的栅极端接收第四控制信号CS4_N。
第七薄膜晶体管T7_1～T7_N的第一端分别电性连接电阻R2_1～R2_N的第二端。举例来说，第七薄膜晶体管T7_1的第一端电性连接电阻R2_1的第二端。第七薄膜晶体管T7_2的第一端电性连接电阻R2_2的第二端。…。第七薄膜晶体管T7_N的第一端电性连接电阻R2_N的第二端。第七薄膜晶体管T7_1～T7_N的第二端电性连接取样电路130。在本实施例中，第七薄膜晶体管T7_1～T7_N可以分别是N型薄膜晶体管，第七薄膜晶体管T7_1～T7_N的第一端例如为漏极端，第七薄膜晶体管T7_1～T7_N的第二端例如为源极端，但本公开不限于此。在一些实施例中，第七薄膜晶体管T7_1～T7_N也可以分别是P型薄膜晶体管，但本公开不限于此。
取样电路130可以包括电容C1、第一薄膜晶体管T1与第二薄膜晶体管T2。在本实施例中，图3B的电容C1、第一薄膜晶体管T1和第二薄膜晶体管T2与图1A(或图1B)的电容C1、第一薄膜晶体管T1和第二薄膜晶体管T2相同或相似，可参考图1A(或图1B)的实施例的说明，故在此不再赘述。
读出电路330可以包括电容CL与运算放大器331。电容CL的第一端电性连接取样电路130。电容CL的第二端电性连接接地端。运算放大器331的输入端电性连接电容CL的第一端。运算放大器331的输出端产生读出信号。另外，读出信号可以传送至后端电路，以进行后续的处理。
另外，感测装置300还包括电流源340。电流源340的第一端电性连接多工器320与取样电路130。电流源340的第二端电性连接接地端。
在一些实施例中，多工器320可以依序切换导线120_1～120_N与取样电路130之间的连接。举例来说，在一些实施例中，当多工器320切换导线120_1与取样电路130连接时，取样电路130例如可以对感测电路110_11进行取样，以产生对应于感测电路110_11的取样信号。接着，当多工器320切换导线120_2与取样电路130连接时，取样电路130例如可以对感测电路110_12进行取样，以产生对应于感测电路110_12的取样信号。…。当多工器320切换导线120_N与取样电路130连接时，取样电路130例如可以对感测电路110_1N进行取样，以产生对应于感测电路110_12的取样信号。
当多工器320切换导线120_1与取样电路130连接时，取样电路130例如可以对感测电路110_21进行取样，以产生对应于感测电路110_21的取样信号。接着，当多工器320切换导线120_2与取样电路130连接时，取样电路130例如可以对感测电路110_22进行取样，以产生对应于感测电路110_22的取样信号。…。当多工器320切换导线120_N与取样电路130连接时，取样电路130例如可以对感测电路110_2N进行取样，以产生对应于感测电路110_22的取样信号。取样电路130对其余感测电路110_31～110_MN取样方式则类推。
在一些实施例中，当多工器320切换导线120_1与取样电路130连接时，取样电路130例如可以对感测电路110_11进行取样，以产生对应于感测电路110_11的取样信号。接着，取样电路130例如可以对感测电路110_21进行取样，以产生对应于感测电路110_21的取样信号。…。接着，取样电路130例如可以对感测电路110_M1进行取样，以产生对应于感测电路110_M1的取样信号。
接着，当多工器320切换导线120_2与取样电路130连接时，取样电路130例如可以对感测电路110_12进行取样，以产生对应于感测电路110_12的取样信号。接着，取样电路130例如可以对感测电路110_22进行取样，以产生对应于感测电路110_22的取样信号。…。接着，取样电路130例如可以对感测电路110_M2进行取样，以产生对应于感测电路110_M2的取样信号。取样电路130对其余感测电路110_31～110_MN取样方式则类推。
在一些实施例中，多工器320可以不依序切换导线120_1～120_N与取样电路130之间的连接。举例来说，多工器320切换导线120_1与取样电路130连接。接着，多工器320切换导线120_3与取样电路130连接。之后，多工器320切换导线120_5与取样电路130连接。其余切换方式则类推。
另外，图3A与图3B的感测电路110_11～110_MN与取样电路130的操作，可参考图1A(或图1B)及图2的实施例的说明，故在此不再赘述。
在本实施例中，透过式(9)可以看出，取样电路130所产生的取样信号(即VX)可分别为感测元件111(即感测电路110_11～110_MN)所产生的感测信号。如此一来，感测装置300可以有效地避免受感测电路110_11～110_MN的制程上的不均匀性的影响，例如避免受感测电路110_11～110_MN的第四薄膜晶体管T4的临界电压Vth产生漂移的影响。也就是说，透过取样电路130可以有效地消除感测电路110_11～110_MN的第四薄膜晶体管T4的临界电压Vth，使得感测电路110_11～110_MN接收到相同光强度时，能够输出相同电压值，以改善感测装置300的感测效果。
图4A为依据本公开的另一实施例的感测装置的方块图。图4B为图4A的感测装置的电路示意图。感测装置400包括感测电路阵列410、取样电路420_1～420_N、多工器430与读出电路440。
在本实施例中，感测电路阵列410可以是有源式像素传感器(APS)类型或无源式像素传感器(PPS)类型，但本公开不限于此。感测电路阵列410可以包括感测电路110_11～110_MN与导线120_1～120_N，其中M与N为大于0的正整数。在一些实施例中，M与N可以相同或不同。在本实施例中，图4A与图4B的感测电路110_11～110_MN和导线120_1～120_N与图3A与图3B的感测电路110_11～110_MN和导线120_1～120_N相同或相似，可参考图3A与图3B的实施例的说明，故在此不再赘述。
取样电路420_1～420_N分别电性连接于感测电路阵列410与多工器430之间。并且，取样电路420_1～420_N分别电性连接导线120_1～120_N。举例来说，取样电路420_1电性连接导线120_1。取样电路420_2电性连接导线120_2。…。取样电路420_N电性连接导线120_N。
取样电路420_1～420_N各自可以包括电容C1、第一薄膜晶体管T1与第二薄膜晶体管T2。在本实施例中，取样电路420_1～420_N的第一薄膜晶体管T1的栅极端分别接收第一控制信号CS1_1～CS1_N。举例来说，取样电路420_1的第一薄膜晶体管T1的栅极端分别接收第一控制信号CS1_1。取样电路420_2的第一薄膜晶体管T1的栅极端分别接收第一控制信号CS1_2。…。取样电路420_N的第一薄膜晶体管T1的栅极端分别接收第一控制信号CS1_N。
取样电路420_1～420_N的第二薄膜晶体管T2的栅极端分别接收第二控制信号CS2_1～CS2_N。举例来说，取样电路420_1的第二薄膜晶体管T2的栅极端接收第二控制信号CS2_1。取样电路420_2的第二薄膜晶体管T2的栅极端接收第二控制信号CS2_2。…。取样电路420_N的第二薄膜晶体管T2的栅极端接收第二控制信号CS2_N。
此外，图4B的电容C1、第一薄膜晶体管T1和第二薄膜晶体管T2的连接方式与图1A(或图1B)的电容C1、第一薄膜晶体管T1和第二薄膜晶体管T2的连接方式相同或相似，可参考图1A(或图1B)的实施例的说明，故在此不再赘述。
多工器430电性连接于取样电路420_1～420_N与读出电路440之间，则多工器430可切换取样电路420_1～420_N与读出电路440之间的连接。
另外，多工器430可以包括第八薄膜晶体管T8_1～T8_N。第八薄膜晶体管T8_1～T8_N分别具有栅极端、第一端与第二端。第八薄膜晶体管T8_1～T8_N的栅极端分别接收第五控制信号CS5_1～CS5_N。举例来说，第八薄膜晶体管T8_1的栅极端接收第五控制信号CS5_1。第八薄膜晶体管T8_2的栅极端接收第四控制信号CS5_2。…。第八薄膜晶体管T8_N的栅极端接收第四控制信号CS5_N。
第八薄膜晶体管T8_1～T8_N的第一端分别电性连接取样电路420_1～420_N。举例来说，第八薄膜晶体管T8_1的第一端电性连接取样电路420_1。第八薄膜晶体管T8_2的第一端电性连接取样电路420_2。…。第八薄膜晶体管T8_N的第一端电性连接取样电路420_N。
第八薄膜晶体管T8_1～T8_N的第二端电性连接读出电路440。在本实施例中，第八薄膜晶体管T8_1～T8_N可以分别是N型薄膜晶体管，第八薄膜晶体管T8_1～T8_N的第一端例如为漏极端，第八薄膜晶体管T8_1～T8_N的第二端例如为源极端，但本公开不限于此。在一些实施例中，第八薄膜晶体管T8_1～T8_N也可以分别是P型薄膜晶体管，但本公开不限于此。
读出电路440可以包括电容CL与运算放大器331。电容CL的第一端电性连接多工器430。电容CL的第二端电性连接接地端。运算放大器331的输入端电性连接电容CL的第一端。运算放大器331的输出端产生读出信号。另外，读出信号可以传送至后端电路，以进行后续的处理。
感测装置400还包括电流源电路450_1～450_N、电容C6_1～C6_N。电流源电路450_1～450_N分别电性连接于导线120_1～120_N与取样电路420_1～420_N之间。举例来说，电流源电路450_1电性连接于导线120_1与取样电路420_1之间。电流源电路450_2电性连接于导线120_2与取样电路420_2之间。…。电流源电路450_N电性连接于导线120_N与取样电路420_1之间。
电流源电路450_1～450_N各自包括电阻R3、电容C5与电流源451。电流源电路450_1～450_N的电阻R3的第一端电性连接导线120_1～120_N。举例来说，电流源电路450_1的电阻R3的第一端电性连接导线120_1。电流源电路450_2的电阻R3的第一端电性连接导线120_2。…。电流源电路450_N的电阻R3的第一端电性连接导线120_N。电流源电路450_1～450_N的电阻R3的第二端电性连接取样电路420_1～420_N。举例来说，电流源电路450_1的电阻R3的第二端电性连接取样电路420__1。电流源电路450_2的电阻R3的第二端电性连接取样电路420_2。…。电流源电路450_N的电阻R3的第二端电性连接取样电路420_N。
电流源电路450_1～450_N的电容C5的第一端分别电性连接电流源电路450_1～450_N的电阻R3的第二端。举例来说，电流源电路450_1的电容C5的第一端电性连接电流源电路450_1的电阻R3的第二端。电流源电路450_2的电容C5的第一端电性连接电流源电路450_2的电阻R3的第二端。…。电流源电路450_N的电容C5的第一端电性连接电流源电路450_N的电阻R3的第二端。电流源电路450_1～450_N的电容C5的第二端分别电性连接接地端。
电流源电路450_1～450_N的电流源451的第一端分别电性连接电流源电路450_1～450_N的电阻R3的第二端。举例来说，电流源电路450_1的电流源451的第一端电性连接电流源电路450_1的电阻R3的第二端。电流源电路450_2的电流源451的第一端电性连接电流源电路450_2的电阻R3的第二端。…。电流源电路450_N的电流源451的第一端电性连接电流源电路450_N的电阻R3的第二端。电流源电路450_1～450_N的电流源451的第二端分别电性连接接地端。
电容C6_1～C6_N的第一端分别电性连接取样电路420_1～420_N。举例来说，电容C6_1的第一端电性连接取样电路420_1。电容C6_2的第一端电性连接取样电路420_2。…。电容C6_N的第一端电性连接取样电路420_N。电容C6_1～C6_N的第二端分别电性连接接地端。
在一些实施例中，多工器430可以依序切换取样电路420_1～420_N与读出电路440之间的连接。举例来说，在一些实施例中，当多工器430切换取样电路420_1与读出电路440连接时，取样电路420_1例如可以对感测电路110_11进行取样，以产生对应于感测电路110_11的取样信号至读出电路440。接着，当多工器430切换取样电路420_2与读出电路440连接时，取样电路420_2例如可以对感测电路110_12进行取样，以产生对应于感测电路110_12的取样信号至读出电路440。…。当多工器430切换取样电路420_N与读出电路440连接时，取样电路420_N例如可以对感测电路110_1N进行取样，以产生对应于感测电路110_12的取样信号至读出电路440。
当多工器430切换取样电路420_1与读出电路440连接时，取样电路420_1例如可以对感测电路110_21进行取样，以产生对应于感测电路110_21的取样信号至读出电路440。接着，当多工器430切换取样电路420_2与读出电路440连接时，取样电路420_2例如可以对感测电路110_22进行取样，以产生对应于感测电路110_22的取样信号至读出电路440。…。当多工器430切换取样电路420_N与读出电路440连接时，取样电路420_N例如可以对感测电路110_2N进行取样，以产生对应于感测电路110_22的取样信号至读出电路440。取样电路420_1～420_N对其余感测电路110_31～110_MN取样方式则类推。
在一些实施例中，当多工器430切换取样电路420_1与读出电路440连接时，取样电路420_1例如可以对感测电路110_11进行取样，以产生对应于感测电路110_11的取样信号至读出电路440。接着，取样电路420_1例如可以对感测电路110_21进行取样，以产生对应于感测电路110_21的取样信号至读出电路440。…。接着，取样电路420_1例如可以对感测电路110_M1进行取样，以产生对应于感测电路110_M1的取样信号至读出电路440。
接着，当多工器430切换取样电路420_2与读出电路440连接时，取样电路420_2例如可以对感测电路110_12进行取样，以产生对应于感测电路110_12的取样信号至读出电路440。接着，取样电路420_2例如可以对感测电路110_22进行取样，以产生对应于感测电路110_22的取样信号至读出电路440。…。接着，取样电路420_2例如可以对感测电路110_M2进行取样，以产生对应于感测电路110_M2的取样信号至读出电路440。取样电路430_3～430_N对其余感测电路110_31～110_MN取样方式则类推。
在一些实施例中，多工器430可以不依序切换取样电路420_1～420_N与读出电路440之间的连接。举例来说，多工器430切换取样电路420_1与读出电路440连接。接着，多工器430切换导线取样电路420_3与读出电路440连接。之后，多工器430切换取样电路420_5与读出电路440连接。其余切换方式则类推。
另外，图4A与图4B的感测电路110_11～110_MN与取样电路420_1～420_N的操作，可参考图1A(或图1B)及图2的实施例的说明，故在此不再赘述。
在本实施例中，透过式(9)可以看出，取样电路430_1～430_N所产生的取样信号(即VX)可分别为感测元件111(即感测电路110_11～110_MN)所产生的感测信号。如此一来，感测装置400可以有效地避免受感测电路110_11～110_MN的制程上的不均匀性的影响，例如避免受感测电路110_11～110_MN的第四薄膜晶体管T4的临界电压Vth产生漂移的影响。也就是说，透过取样电路430_1～430_N可以分别有效地消除感测电路110_11～110_MN的第四薄膜晶体管T4的临界电压Vth，使得感测电路110_11～110_MN接收到相同光强度时，能够输出相同电压值，以改善感测装置400的感测效果。
综上所述，本公开实施例的感测装置，透过导线电性连接感测电路与取样电路，且该取样电路包括电容、第一薄膜晶体管以及第二薄膜晶体管，其中第一薄膜晶体管的第一端电性连接电容的第一端，第二薄膜晶体管的第一端电性连接电容的第二端，第一薄膜晶体管的第二端电性连接导线，第二薄膜晶体管的第二端电性连接接地端。如此一来，可实现将取样电路与感测电路制做于同一基板(可例如为软质基板或硬质基板，软质基板可例如为聚酰亚胺(PI，Polyimide Film)基板，硬质基板可例如为玻璃，但不以此为限。)上的设计，或可以改善感测装置的感测效果、或减少感测装置受感测电路的制程上的不均匀性的影响。
另外，本公开还可以包括多个感测电路的感测电路阵列、取样电路与多工器，其中多工器电性连接于感测电路阵列与取样电路之间，可以减少感测装置受感测电路阵列的感测电路的制程上的不均匀性的影响，或可以降低取样电路制作于玻璃基板上的数量进而达到节省空间的目的。此外，本公开还可以包括多个感测电路的感测电路阵列、多个取样电路与多工器，且上述取样电路电性连接于感测电路与多工器之间，可以减少感测装置受感测电路阵列的感测电路的制程上的不均匀性的影响。
本公开虽以实施例公开如上，然而这并非用以限定本公开的范围，任何本领域技术人员，在不脱离本公开的精神和范围内，当可做些许的组合、更动与润饰，因此本公开的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种感测装置，其特征在于，包括：
一感测电路；
一导线，电性连接该感测电路；以及
一取样电路，电性连接该导线，该取样电路包括一电容、一第一薄膜晶体管、以及一第二薄膜晶体管，该第一薄膜晶体管的一第一端电性连接该电容的一第一端，该第二薄膜晶体管的一第一端电性连接该电容的一第二端，该第一薄膜晶体管的一第二端电性连接该导线，该第二薄膜晶体管的一第二端电性连接一接地端。
2.如权利要求1所述的感测装置，其特征在于，还包括一多工器，电性连接于该感测电路与该取样电路之间。
3.如权利要求1所述的感测装置，其特征在于，还包括一多工器，该取样电路电性连接于该感测电路与该多工器之间。
4.如权利要求1所述的感测装置，其特征在于，该感测装置为一指纹辨识装置。
5.如权利要求1所述的感测装置，其特征在于，该感测电路包括：
一第三薄膜晶体管，该第三薄膜晶体管的一第一端接收一第一电压；
一感测元件，该感测元件的一第一端电性连接该第三薄膜晶体管的一第二端，该感测元件的一第二端接收一第二电压；
一第四薄膜晶体管，该第四薄膜晶体管的一栅极端电性连接该第三薄膜晶体管的该第二端，该第四薄膜晶体管的一第一端接收一第三电压；以及
一第五薄膜晶体管，该第五薄膜晶体管的一第一端电性连接该第四薄膜晶体管的一第二端，该第五薄膜晶体管的一第二端电性连接该导线。
6.如权利要求5所述的感测装置，其特征在于，该电容的该第一端的电压为V1–ΔVphoto–Vth，其中V1为该第一电压，ΔVphoto为该感测元件的该第一端与该第二端之间的一电压差，Vth为该第五薄膜晶体管的一临界电压。
7.如权利要求5所述的感测装置，其特征在于，该电容的该第一端的电压为V1–Vth，其中V1为该第一电压，Vth为该第五薄膜晶体管的一临界电压。
8.如权利要求5所述的感测装置，其特征在于，该电容的该第二端的电压为该感测元件所产生的一感测信号的电压。
9.如权利要求5所述的感测装置，其特征在于，该第三薄膜晶体管的一栅极端接收一重置信号，该第五薄膜晶体管的一栅极端接收一选择信号。
10.如权利要求1所述的感测装置，其特征在于，该第一薄膜晶体管的一栅极端接收一第一控制信号，该第二薄膜晶体管的一栅极端接收一第二控制信号。
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