KR20230129069A - 디스플레이 기판, 그 제조 방법 및 디스플레이 디바이스 - Google Patents

디스플레이 기판, 그 제조 방법 및 디스플레이 디바이스 Download PDF

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KR20230129069A
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청 쉬
천 쉬
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보에 테크놀로지 그룹 컴퍼니 리미티드
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Abstract

디스플레이 기판, 그 제조 방법, 및 디스플레이 디바이스가 개시된다. 디스플레이 기판(100)에서, 각각의 서브픽셀(300)은: 도전성 차광 구조(122); 베이스 기판(110)으로부터 멀리 있는 도전성 차광 구조(122)의 면 상에 위치되는 버퍼 층(130); 도전성 차광 구조(122)로부터 멀리 있는 버퍼 층(130)의 면 상에 위치되는 반도체 층(140); 버퍼 층(130)으로부터 멀리 있는 반도체 층(140)의 면 상에 위치되는 층간 절연층(170); 및 반도체 층(140)으로부터 멀리 있는 층간 절연층(170)의 면 상에 위치되고, 도전성 구조(181)를 포함하는 도전층(180)을 포함한다. 도전성 차광 구조(122)는 제1 본체 부분(1220) 및 제1 오목형 부분(1224)을 포함하고, 베이스 기판(110)에 직교하는 방향에서의 제1 오목형 부분(1224)의 평균 두께는 베이스 기판(110)에 직교하는 방향에서의 제1 본체 부분(1220)의 평균 두께보다 작다. 디스플레이 기판(100)은 제1 콘택트 홀(251)을 더 포함하고, 제1 콘택트 홀(251)은 층간 절연층(170) 및 버퍼 층(130) 양자 모두를 관통하며, 도전성 구조(181)는 제1 콘택트 홀(251)을 통해 제1 오목형 부분(1224)과 전기적으로 연결된다. 따라서, 디스플레이 기판은 도전성 구조와 도전성 차광 구조 사이의 전기 연결 효과를 개선시킬 수 있다.

Description

디스플레이 기판, 그 제조 방법 및 디스플레이 디바이스
본 개시내용은 2021년 1월 13일자로 CNIPA에 출원된 중국 특허 출원 제202110039159.4호의 우선권을 주장하며, 모든 목적들을 위해 그 개시내용은 본 개시내용의 일부로서 그 전체가 본 명세서에 참조로 원용된다.
본 개시내용의 실시예들은 디스플레이 기판, 디스플레이 기판의 제조 방법 및 디스플레이 디바이스에 관한 것이다.
디스플레이 기술의 지속적인 개발로 인해, 능동 매트릭스 유기 발광 다이오드 디스플레이 디바이스(active matrix organic light emitting diode display device)(AMOLED)는 넓은 컬러 영역, 높은 콘트라스트, 광 및 얇은 설계, 자체-발광, 및 넓은 시야각의 이점들로 인해 현재의 연구 핫스팟 및 주요 제조업자들의 기술 개발 방향이 되었다.
현재, 능동 매트릭스 유기 발광 다이오드 디스플레이 디바이스(AMOLED)는 스마트 팔찌, 스마트 시계, 스마트폰 및 태블릿 컴퓨터와 같은 소형 전자 제품들로부터 노트북 컴퓨터, 데스크톱 컴퓨터 및 텔레비전과 같은 대형 전자 제품들까지 다양한 전자 제품들에서 널리 사용되어 왔다. 따라서, 능동 매트릭스 유기 발광 다이오드 디스플레이 디바이스에 대한 시장의 요구도 또한 증가하였다.
본 개시내용의 실시예들은 디스플레이 기판, 그 제조 방법, 및 디스플레이 디바이스를 제공한다. 디스플레이 기판은 베이스 기판 및 베이스 기판 상에 위치된 복수의 서브픽셀들을 포함하고, 복수의 서브픽셀 각각은: 베이스 기판 상에 위치되는 도전성 차광 구조; 베이스 기판으로부터 멀리 있는 도전성 차광 구조의 면 상에 위치되는 버퍼 층; 도전성 차광 구조로부터 멀리 있는 버퍼 층의 면 상에 위치되는 반도체 층; 버퍼 층으로부터 멀리 있는 반도체 층의 면 상에 위치되는 층간 절연층; 및 반도체 층으로부터 멀리 있는 층간 절연층의 면 상에 위치되는 도전층을 포함하고, 도전층은 도전성 구조를 포함하며, 도전성 차광 구조는 제1 본체 부분 및 제1 오목형 부분을 포함하고, 베이스 기판에 직교하는 방향에서의 제1 오목형 부분의 평균 두께는 베이스 기판에 직교하는 방향에서의 제1 본체 부분의 평균 두께보다 작으며, 디스플레이 기판은 제1 콘택트 홀을 더 포함하고, 제1 콘택트 홀은 층간 절연층 및 버퍼 층을 관통하며, 도전성 구조는 제1 콘택트 홀을 통해 제1 오목형 부분과 전기적으로 연결되고, 도전층에 가까운 제1 오목형 부분의 표면의 면적은 베이스 기판 상의 제1 오목형 부분의 정사 투영의 면적보다 크다. 이러한 방식으로, 디스플레이 기판에는 도전성 차광 구조에 제1 오목형 부분이 제공되고, 따라서, 제1 드레인 전극과 도전성 차광 구조 사이의 접촉 면적이 증가되며, 접촉이 더 충분하여, 접촉 저항이 감소되고, 제1 드레인 전극과 도전성 차광 구조 사이의 전기 연결 효과가 개선된다.
본 개시내용의 적어도 하나의 실시예는 베이스 기판 및 베이스 기판 상에 위치되는 복수의 서브픽셀들을 포함하는 디스플레이 기판을 제공하고, 복수의 서브픽셀들 각각은: 베이스 기판 상에 위치되는 도전성 차광 구조; 베이스 기판으로부터 멀리 있는 도전성 차광 구조의 면 상에 위치되는 버퍼 층; 도전성 차광 구조로부터 멀리 있는 버퍼 층의 면 상에 위치되는 반도체 층; 버퍼 층으로부터 멀리 있는 반도체 층의 면 상에 위치되는 층간 절연층; 및 반도체 층으로부터 멀리 있는 층간 절연층의 면 상에 위치되고, 도전성 구조를 포함하는 도전층을 포함하며, 도전성 차광 구조는 제1 본체 부분 및 제1 오목형 부분을 포함하고, 디스플레이 기판은 제1 콘택트 홀을 더 포함하고, 제1 콘택트 홀은 층간 절연층 및 버퍼 층 양자 모두를 관통하며, 도전성 구조는 제1 콘택트 홀을 통해 제1 오목형 부분과 전기적으로 연결되고, 도전층에 가까운 제1 오목형 부분의 표면의 면적은 베이스 기판 상의 제1 오목형 부분의 정사 투영의 면적보다 크며, 베이스 기판에 직교하는 방향에서의 제1 오목형 부분의 평균 두께는 베이스 기판에 직교하는 방향에서의 제1 본체 부분의 평균 두께보다 작다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 버퍼 층은: 제1 버퍼 부분 - 베이스 기판으로부터 멀리 있는 제1 버퍼 부분의 면은 도전층과 접촉하여 배열되고, 베이스 기판에 가까운 제1 버퍼 부분의 면은 도전성 차광 구조와 접촉하여 배열됨 -; 및 제2 버퍼 부분 - 베이스 기판으로부터 멀리 있는 제2 버퍼 부분의 면은 층간 절연층과 접촉하여 배열되며, 베이스 기판에 가까운 제2 버퍼 부분의 면은 도전성 차광 구조와 접촉하여 배열됨 - 을 포함한다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 제1 콘택트 홀은 측벽을 포함하고, 측벽은 적어도: 층간 절연층에 위치되는 제1 서브 측벽; 및 버퍼 층에 위치되는 제2 서브 측벽을 포함하고, 제1 서브 측벽과 베이스 기판 사이의 끼인각은 제1 경사각을 구성하고, 제2 서브 측벽과 베이스 기판 사이의 끼인각은 제2 경사각을 구성하며, 제1 경사각은 제2 경사각보다 작고; 제2 서브 측벽 및 제1 버퍼 부분의 접촉 부분은 제1 버퍼 부분과 제2 버퍼 부분 사이에 위치된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 제1 콘택트 홀의 측벽은: 제1 버퍼 부분에 위치되는 제3 서브 측벽을 더 포함하고, 제3 서브 측벽과 베이스 기판 사이의 끼인각은 제3 경사각을 구성하고, 제1 경사각, 제2 경사각, 및 제3 경사각은 서로 상이하다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 제1 콘택트 홀의 반경 방향을 따라, 제1 버퍼 부분의 길이 대 제1 버퍼 부분의 평균 두께의 비율은 베이스 기판 상의 제1 서브 측벽의 돌출 길이 대 층간 절연층의 평균 두께의 비율보다 크다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 제1 콘택트 홀의 반경 방향을 따라, 베이스 기판 상의 제1 서브 측벽의 돌출 길이 대 층간 절연층의 평균 두께의 비율은 베이스 기판 상의 제2 서브 측벽의 돌출 길이 대 버퍼 층의 평균 두께의 비율보다 크다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 제2 경사각은 제3 경사각보다 크고, 제1 경사각은 제3 경사각보다 크다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 베이스 기판에 평행한 방향에서의 베이스 기판 상의 제1 오목형 부분의 정사 투영의 치수 L은 다음의 수학식을 만족시킨다:
2(Acotβ+Bcotγ+Ccotθ)＜L＜D
여기서 A는 제1 버퍼 부분의 최대 두께이고, B는 제2 버퍼 부분의 최대 두께이며, C는 층간 절연층의 최대 두께이고, β는 제1 경사각이며, γ는 제2 경사각이고, θ는 제3 경사각이고, D는 베이스 기판에 평행한 방향에서 베이스 기판 상의 제1 콘택트 홀의 정사 투영의 최대 치수이다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 제1 오목형 부분은 제1 에지 부분을 포함하고, 제1 오목형 부분의 에지로부터 제1 오목형 부분의 중심으로의 방향에서, 베이스 기판에 직교하는 방향에서의 제1 에지 부분의 두께는 점진적으로 감소한다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 제1 오목형 부분은 제1 에지 부분을 포함하고, 베이스 기판에 직교하는 방향에서, 도전층에 가까운 제1 에지 부분의 표면의 제4 경사각은 연속적으로 변경된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 도전성 구조에 가까운 제1 오목형 부분의 표면은 연속적인 아크 표면이거나, 또는 연속적인 아크 표면의 적어도 하나의 세그먼트 및 평면의 적어도 하나의 세그먼트로 구성되는 조합된 표면이다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 제1 오목형 부분은 제1 에지 부분을 포함하고, 도전층에 가까운 제1 에지 부분의 표면의 제4 경사각(α)은 다음 수학식을 만족시킨다:
0＜α＜k*H/Lmax
여기서, Lmax는 베이스 기판 상의 제1 오목형 부분의 정사 투영의 최대 애퍼처이고, H는 제1 본체 부분의 평균 두께이며, k는 1보다 크고 2 이하인 상수이다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, k=2이고, 제4 경사각의 범위는 1 내지 π/18이다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 제1 오목형 부분은 제1 에지 부분을 포함하고, 도전층에 가까운 제1 에지 부분의 표면의 제4 경사각(α)은 제3 서브 측벽의 제3 경사각보다 작고, 다음 수학식이 만족된다:
(Acotβ+Bcotγ+Ccotθ+L/2tanα)≤ D/2
여기서 A는 제1 버퍼 부분의 최대 두께이고, B는 제2 버퍼 부분의 최대 두께이며, C는 층간 절연층의 최대 두께이고, β는 제1 경사각이며, γ는 제2 경사각이고, θ는 제3 경사각이고, D는 베이스 기판에 평행한 방향에서 베이스 기판 상의 제1 콘택트 홀의 정사 투영의 최대 치수이다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판은: 평탄화 층 - 평탄화 층은 반도체 층으로부터 멀리 있는 도전층의 면 상에 위치되고, 평탄화 층은 애노드 홀을 포함함 -; 및 애노드를 더 포함하고, 애노드는 반도체 층으로부터 멀리 있는 평탄화 층의 면 상에 위치되며, 발광 부분, 구동 부분, 및 발광 부분과 구동 부분을 연결하는 연장 부분을 포함하고, 구동 부분의 적어도 일부는 애노드 홀 내에 위치되며, 서브픽셀들 중 적어도 하나에서, 베이스 기판 상의 제1 콘택트 홀의 정사 투영은 베이스 기판 상의 구동 부분의 정사 투영과 적어도 부분적으로 중첩되고, 디스플레이 기판은: 도전층에 위치되는 전력 라인; 및 도전층에 위치되는 감지 라인을 더 포함하며; 전력 라인 및 감지 라인은 제1 방향으로 배열되고, 전력 라인 및 감지 라인 양자 모두는 제1 방향과 교차하는 제2 방향으로 연장되고; 복수의 서브픽셀들은 제1 서브픽셀 쌍 및 제2 서브픽셀 쌍을 포함하며, 제1 서브픽셀 쌍은 전력 라인의 2개의 측면 상에 각각 위치되는 서브픽셀들 중 2개를 포함하며, 제2 서브픽셀 쌍은 감지 라인의 2개의 측면 상에 각각 위치되는 서브픽셀들 중 2개를 포함하고; 제1 서브픽셀 쌍 및 제2 서브픽셀 쌍은 제1 방향으로 교대로 배열되고, 제2 서브픽셀 쌍의 2개의 서브픽셀들에서, 제1 중첩 영역이 베이스 기판 상의 애노드 홀의 정사 투영과 베이스 기판 상의 제1 오목형 부분의 정사 투영 사이에 제공되며, 제1 중첩 영역의 면적은 베이스 기판 상의 제1 콘택트 홀의 정사 투영의 면적보다 작다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 애노드는 애노드 홀의 에지 위치에서 오목한 구조를 더 포함하고, 오목한 구조의 오목한 방향은 도전성 차광 구조를 향한다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 베이스 기판에 평행한 방향에서의 베이스 기판 상의 제1 오목형 부분의 정사 투영의 크기 범위는 5 마이크로미터 내지 10 마이크로미터이다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 베이스 기판 상의 제1 콘택트 홀의 정사 투영은 베이스 기판 상의 제1 오목형 부분의 정사 투영과 적어도 부분적으로 중첩된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 서브픽셀들 각각은 픽셀 구동 회로를 포함하고, 픽셀 구동 회로는 제1 박막 트랜지스터를 포함하며, 도전성 구조는 제1 박막 트랜지스터의 제1 드레인 전극이다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 제1 박막 트랜지스터는: 제1 활성 층 - 제1 활성 층은 반도체 층에 위치되고, 제1 채널 영역, 및 제1 채널 영역의 2개의 측면 상에 각각 위치되는 제1 소스 전극 영역과 제1 드레인 전극 영역을 포함함 -; 및 도전층에 위치되는 제1 소스 전극을 더 포함하고, 디스플레이 기판은 제1 비아 홀 및 제2 비아 홀을 더 포함하며, 제1 비아 홀 및 제2 비아 홀은 층간 절연층 내에 위치되고, 제1 소스 전극은 제1 비아 홀을 통해 제1 소스 전극 영역과 연결되며, 제1 드레인 전극은 제2 비아 홀을 통해 제1 드레인 전극 영역과 연결된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 도전성 차광 구조는: 제1 절연 부분을 더 포함하고, 베이스 기판 상의 제1 절연 부분의 정사 투영은 베이스 기판 상의 제1 비아 홀의 정사 투영과 적어도 부분적으로 중첩되며, 베이스 기판 상의 제1 절연 부분의 정사 투영은 베이스 기판 상의 제1 소스 전극 영역의 정사 투영과 적어도 부분적으로 중첩된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 제1 절연 부분은 제1 중공 부분을 포함하고, 제1 중공 부분은 버퍼 층의 재료로 채워진다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 제1 중공 부분은 제1 중공 링을 포함하고, 제1 중공 링의 내부 부분의 재료 및 제1 중공 링의 외측면의 재료 양자 모두는 도전성 차광 구조의 재료이다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 제1 절연 부분은 산화 부분이다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판은: 반도체 층과 층간 절연층 사이에 위치되는 게이트 절연층; 게이트 절연층과 층간 절연층 사이에 위치되는 게이트 전극층; 베이스 기판으로부터 멀리 있는 도전층의 면 상에 위치되는 패시베이션 층; 컬러 필터층 - 컬러 필터층은 도전층으로부터 멀리 있는 패시베이션 층의 면 상에 위치되고, 상이한 컬러들을 갖는 적어도 3개의 컬러 필터를 포함함 -; 및 애노드 층을 더 포함하며, 평탄화 층은 패시베이션 층으로부터 멀리 있는 컬러 필터층의 면 상에 위치되고, 애노드 층은 컬러 필터층으로부터 멀리 있는 평탄화 층의 면 상에 위치되며, 애노드는 애노드 층에 위치된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판은 도전성 차광 구조와 동일한 층 상에 배열되는 전력 연결 라인을 더 포함하고, 전력 연결 라인은 제2 본체 부분 및 복수의 전력 오목형 부분들을 포함하며, 베이스 기판에 직교하는 방향에서의 전력 오목형 부분들의 평균 두께는 베이스 기판에 직교하는 방향에서의 제2 본체 부분의 평균 두께보다 작으며, 도전층에 가까운 전력 오목형 부분들 중 하나의 표면의 면적은 베이스 기판 상의 전력 오목형 부분들 중 하나의 정사 투영의 면적보다 크다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 베이스 기판 상의 복수의 전력 오목형 부분들 중 적어도 하나의 정사 투영은 베이스 기판 상의 컬러 필터층 내의 컬러 필터들의 정사 투영들과 적어도 부분적으로 중첩된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 전력 오목형 부분들 각각은 제2 에지 부분을 포함하고, 전력 오목형 부분들 중 하나의 에지로부터 전력 오목형 부분들 중 하나의 중심으로의 방향에서, 베이스 기판에 직교하는 방향에서의 제2 에지 부분의 두께는 연속적으로 그리고 점진적으로 감소한다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 전력 오목형 부분들 각각은 제2 에지 부분을 포함하고, 베이스 기판에 직교하는 방향에서, 도전층에 가까운 제2 에지 부분의 표면의 제5 경사각이 연속적으로 변경된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 디스플레이 기판은 전력 콘택트 홀을 더 포함하고, 전력 콘택트 홀은 층간 절연층 및 버퍼 층에 위치되며, 베이스 기판 상의 전력 콘택트 홀의 정사 투영은 베이스 기판 상의 전력 콘택트 홀에 대응하는 전력 오목형 부분들 중 하나의 정사 투영과 적어도 부분적으로 중첩된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 버퍼 층은: 제3 버퍼 부분 - 제3 버퍼 부분은 전력 콘택트 홀에 위치되고, 베이스 기판으로부터 멀리 있는 제3 버퍼 부분의 면은 전력 연결 라인과 접촉하여 배열되며, 베이스 기판에 가까운 제3 버퍼 부분의 면은 도전성 차광 구조와 접촉하여 배열됨 -; 및 제4 버퍼 부분을 포함하고, 제4 버퍼 부분은 전력 오목형 부분들 중 하나의 중심으로부터 멀리 있는 제3 버퍼 부분의 면 상에 위치되며, 전력 콘택트 홀의 측벽은: 층간 절연층에 위치되는 제4 서브 측벽; 및 제4 버퍼 부분에 위치되는 제5 서브 측벽을 포함하며, 제4 서브 측벽과 베이스 기판 사이의 끼인각은 제6 경사각을 구성하고, 제5 서브 측벽과 베이스 기판 사이의 끼인각은 제7 경사각을 구성하며, 제6 경사각은 제7 경사각보다 작고; 제5 서브 측벽 및 제3 버퍼 부분의 접촉 부분은 제3 버퍼 부분과 제4 버퍼 부분 사이에 위치된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 전력 콘택트 홀의 측벽은: 제3 버퍼 부분에 위치되는 제6 서브 측벽을 더 포함하고, 제6 서브 측벽과 베이스 기판 사이의 끼인각은 제8 경사각을 구성하며, 제6 경사각, 제7 경사각, 및 제8 경사각은 서로 상이하다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 제7 경사각은 제2 경사각보다 작다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 제8 경사각은 제3 경사각보다 크다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판은: 도전성 차광 구조와 동일한 층 상에 배열되는 감지 연결 라인을 더 포함하고, 감지 연결 라인은 제3 본체 부분 및 복수의 감지 오목형 부분들을 포함하며, 베이스 기판에 직교하는 방향에서의 감지 오목형 부분들의 평균 두께는 베이스 기판에 직교하는 방향에서의 제3 본체 부분의 평균 두께보다 작고, 도전층에 가까운 감지 오목형 부분들 중 하나의 표면의 면적은 베이스 기판 상의 감지 오목형 부분들 중 하나의 정사 투영의 면적보다 크다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 베이스 기판 상의 복수의 감지 오목형 부분들 중 적어도 하나의 정사 투영은 베이스 기판 상의 컬러 필터층 내의 컬러 필터들의 정사 투영들과 적어도 부분적으로 중첩된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 감지 오목형 부분들 각각은 제3 에지 부분을 포함하고, 감지 오목형 부분들 중 하나의 에지로부터 감지 오목형 부분들 중 하나의 중심으로의 방향에서, 베이스 기판에 직교하는 방향에서의 제3 에지 부분의 두께는 연속적으로 그리고 점진적으로 감소한다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 감지 오목형 부분들 각각은 제3 에지 부분을 포함하고, 베이스 기판에 직교하는 방향에서, 도전층에 가까운 제3 에지 부분의 표면의 제9 경사각이 연속적으로 변경된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 디스플레이 기판은 감지 콘택트 홀을 더 포함하고, 감지 콘택트 홀은 층간 절연층 및 버퍼 층에 위치되며, 베이스 기판 상의 감지 콘택트 홀의 정사 투영은 베이스 기판 상의 감지 콘택트 홀에 대응하는 감지 오목형 부분들 중 하나의 정사 투영과 적어도 부분적으로 중첩된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 버퍼 층은: 감지 콘택트 홀에 위치되는 제5 버퍼 부분 - 베이스 기판으로부터 멀리 있는 제5 버퍼 부분의 면은 감지 연결 라인과 접촉하여 배열되고, 베이스 기판에 가까운 제5 버퍼 부분의 면은 도전성 차광 구조와 접촉하여 배열됨 -; 및 감지 콘택트 홀에 대응하는 감지 오목형 부분들 중 하나의 중심으로부터 멀리 있는 제5 버퍼 부분의 면 상에 위치되는 제6 버퍼 부분을 포함하고, 감지 콘택트 홀의 측벽은: 층간 절연층에 위치되는 제7 서브 측벽; 및 제6 버퍼 부분에 위치되는 제8 서브 측벽을 포함하며; 제7 서브 측벽과 베이스 기판 사이의 끼인각은 제10 경사각을 구성하고, 제8 서브 측벽과 베이스 기판 사이의 끼인각은 제11 경사각을 구성하며, 제10 경사각은 제11 경사각보다 작고; 제8 서브 측벽 및 제5 버퍼 부분의 접촉 부분은 제5 버퍼 부분과 제6 버퍼 부분 사이에 위치된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 버퍼 층은: 제5 버퍼 부분에 위치되는 제9 서브 측벽을 더 포함하고, 제9 서브 측벽과 베이스 기판 사이의 끼인각은 제12 경사각을 구성하고, 제10 경사각, 제11 경사각, 및 제12 경사각은 서로 상이하다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 제11 경사각은 제2 경사각보다 작다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 제12 경사각은 제3 경사각보다 크다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 서브픽셀들 각각은 구동 영역 및 발광 영역을 포함하고, 도전성 차광 구조는 구동 영역에 위치되며, 애노드의 구동 부분은 구동 영역에 위치되고, 애노드의 발광 부분은 발광 영역에 위치된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판은, 제1 게이트 라인 - 제1 게이트 라인은 게이트 전극층에 위치되고, 제1 방향을 따라 연장됨 -; 제2 게이트 라인 - 제2 게이트 라인은 게이트 전극층에 위치되고, 제1 방향을 따라 연장됨 -; 및 데이터 라인 - 데이터 라인은 도전층에 위치되고, 제2 방향을 따라 연장됨 - 을 더 포함하고, 전력 라인은 제2 방향을 따라 연장되며, 감지 라인은 제2 방향을 따라 연장되고, 복수의 서브픽셀들은 제1 방향 및 제2 방향을 따라 어레이로 배열되어 제2 방향으로 배열된 복수의 서브픽셀 행들 및 제1 방향으로 배열된 복수의 서브픽셀 열들을 형성하고, 서브픽셀 행들 각각에서, 제1 게이트 라인은 구동 영역과 발광 영역 사이에 위치되며, 제2 게이트 라인은 서브픽셀 행들 중 인접한 2개 사이에 위치되고, 전력 라인은 서브픽셀 열들 중 인접한 2개 사이에 위치되며, 감지 라인은 서브픽셀 열들 중 인접한 2개 사이에 위치되고, 데이터 라인은 서브픽셀 열들 중 인접한 2개 사이에 위치된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 서브픽셀들 각각은 픽셀 구동 회로를 포함하고, 픽셀 구동 회로는 제1 박막 트랜지스터를 포함하며, 제1 박막 트랜지스터는 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함하고, 도전성 구조는 제1 박막 트랜지스터의 제1 드레인 전극이고, 픽셀 구동 회로는 제2 박막 트랜지스터 및 제3 박막 트랜지스터를 더 포함하고, 제2 박막 트랜지스터는 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함하고, 제3 박막 트랜지스터는 제3 게이트 전극, 제3 소스 전극, 및 제3 드레인 전극을 포함하며, 반도체 층은 도전성 블록을 더 포함하고, 제1 박막 트랜지스터의 제1 소스 전극은 전력 라인과 연결되며, 제2 박막 트랜지스터의 제2 소스 전극은 데이터 라인과 연결되고, 제2 박막 트랜지스터의 제2 게이트 전극은 제1 게이트 라인과 연결되며, 제2 박막 트랜지스터의 제2 드레인 전극은 제1 박막 트랜지스터의 제1 게이트 전극 및 도전성 블록과 각각 연결되고, 제3 박막 트랜지스터의 제3 게이트 전극은 제2 게이트 라인과 연결되며, 제3 박막 트랜지스터의 제3 소스 전극은 감지 라인과 연결되고, 제3 박막 트랜지스터의 제3 드레인 전극은 제1 박막 트랜지스터의 제1 드레인 전극과 연결되며, 도전성 차광 구조, 도전성 차광 구조와 연결된 제1 드레인 전극, 및 도전성 차광 구조와 제1 드레인 전극 사이에 위치된 도전성 블록은 저장 커패시터를 형성한다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 제1 박막 트랜지스터의 제1 소스 전극은 제1 연결 부분을 통해 전력 라인과 연결되고, 제2 박막 트랜지스터의 제2 소스 전극은 제2 연결 부분을 통해 데이터 라인과 연결되며, 제1 연결 부분은 전력 라인과 동일한 층 상에 배열되고, 제2 연결 부분은 데이터 라인과 동일한 층 상에 배열된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 제1 소스 전극으로부터 제1 드레인 전극으로의 방향은 제1 연결 부분의 연장 방향과 교차하고, 제2 소스 전극으로부터 제2 드레인 전극으로의 방향은 제2 연결 부분의 연장 방향과 교차한다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 복수의 서브픽셀들은 적어도 제1 컬러 서브픽셀, 제2 컬러 서브픽셀, 제3 컬러 서브픽셀, 및 제4 컬러 서브픽셀을 포함하고, 서브픽셀 행들 각각에서, 제1 컬러 서브픽셀, 제2 컬러 서브픽셀, 제3 컬러 서브픽셀, 및 제4 컬러 서브픽셀은 제1 방향을 따라 순차적으로 배열되어 서브픽셀 그룹을 형성하며, 전력 라인은 서브픽셀 그룹에서 제2 컬러 서브픽셀과 제3 컬러 서브픽셀 사이에 위치된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 디스플레이 기판은 전력 연결 라인을 더 포함하고, 전력 연결 라인은 도전성 차광 구조와 동일한 층에 배열된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 디스플레이 기판은 제2 콘택트 홀, 제3 콘택트 홀 및 제4 콘택트 홀을 더 포함하고, 제2 콘택트 홀, 제3 콘택트 홀 및 제4 콘택트 홀은 층간 절연층 및 버퍼 층 양자 모두에 위치되며, 서브픽셀 그룹에서, 전력 라인은 제2 콘택트 홀을 통해 전력 연결 라인과 연결되고, 제2 컬러 서브픽셀의 제1 소스 전극은 동일한 층의 전력 라인과 연결되며, 제3 컬러 서브픽셀의 제1 소스 전극은 동일한 층의 전력 라인과 연결되고, 제1 컬러 서브픽셀의 제1 소스 전극은 제3 콘택트 홀을 통해 전력 연결 라인과 연결되며, 제4 컬러 서브픽셀의 제1 소스 전극은 제4 콘택트 홀을 통해 전력 연결 라인과 연결된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 전력 연결 라인은 제2 본체 부분, 제2 오목형 부분, 제3 오목형 부분, 및 제4 오목형 부분을 포함하고, 베이스 기판 상의 제2 오목형 부분의 정사 투영은 베이스 기판 상의 제2 콘택트 홀의 정사 투영과 적어도 부분적으로 중첩되며, 베이스 기판 상의 제3 오목형 부분의 정사 투영은 베이스 기판 상의 제3 콘택트 홀의 정사 투영과 적어도 부분적으로 중첩되고, 베이스 기판 상의 제4 오목형 부분의 정사 투영은 베이스 기판 상의 제4 콘택트 홀의 정사 투영과 적어도 부분적으로 중첩되고, 베이스 기판에 직교하는 방향에서 제2 오목형 부분의 두께, 제3 오목형 부분의 두께, 및 제4 오목형 부분의 두께는 베이스 기판에 직교하는 방향에서의 제2 본체 부분의 두께보다 각각 작으며, 전력 라인에 가까운 제2 오목형 부분의 표면의 면적은 베이스 기판 상의 제2 오목형 부분의 정사 투영의 면적보다 크고, 베이스 기판으로부터 멀리 있는 제3 오목형 부분의 표면의 면적은 베이스 기판 상의 제3 오목형 부분의 정사 투영의 면적보다 크며, 베이스 기판으로부터 멀리 있는 제4 오목형 부분의 표면의 면적은 베이스 기판 상의 제4 오목형 부분의 정사 투영의 면적보다 크다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 베이스 기판 상의 제2 오목형 부분, 제3 오목형 부분, 및 제4 오목형 부분 중 적어도 하나의 정사 투영은 베이스 기판 상의 컬러 필터층 내의 컬러 필터들의 정사 투영들과 적어도 부분적으로 중첩된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 제2 컬러 서브픽셀은 제1 컬러 필터를 포함하고, 제3 컬러 서브픽셀은 제2 컬러 필터를 포함하며, 제4 컬러 서브픽셀은 제3 컬러 필터를 포함하고, 서브픽셀 그룹에서, 베이스 기판 상의 제1 컬러 필터 및 제2 컬러 필터 중 적어도 하나의 정사 투영은 베이스 기판 상의 제2 오목형 부분의 정사 투영과 적어도 부분적으로 중첩되고, 베이스 기판 상의 제3 컬러 필터의 정사 투영은 베이스 기판 상의 제4 오목형 부분의 정사 투영과 적어도 부분적으로 중첩된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 감지 라인은 제1 방향에서 서브픽셀 그룹들 중 인접한 2개 사이에 위치되고, 제1 방향에서의 서브픽셀 그룹들 중 인접한 2개는 제1 서브픽셀 그룹 및 제2 서브픽셀 그룹을 포함하며, 디스플레이 기판은 감지 연결 라인, 제5 콘택트 홀, 제6 콘택트 홀, 제7 콘택트 홀, 제8 콘택트 홀 및 제9 콘택트 홀을 더 포함하고, 감지 연결 라인과 도전성 차광 구조는 동일한 층에 배열되며, 제5 콘택트 홀, 제6 콘택트 홀, 제7 콘택트 홀, 제8 콘택트 홀, 및 제9 콘택트 홀은 층간 절연층과 버퍼 층 양자 모두에 위치되며, 서브픽셀 그룹들 중 인접한 2개에서, 감지 라인은 제5 콘택트 홀을 통해 감지 연결 라인과 연결되고, 제1 서브픽셀 그룹의 제3 컬러 서브픽셀의 제3 소스 전극은 제6 콘택트 홀을 통해 감지 연결 라인과 연결되며, 제1 서브픽셀 그룹의 제4 컬러 서브픽셀의 제3 소스 전극은 제7 콘택트 홀을 통해 감지 연결 라인과 연결되고, 제1 서브픽셀 그룹의 제1 컬러 서브픽셀의 제3 소스 전극은 제8 콘택트 홀을 통해 감지 연결 라인과 연결되며, 제2 서브픽셀 그룹의 제2 컬러 서브픽셀의 제3 소스 전극은 제9 콘택트 홀을 통해 감지 연결 라인과 연결된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 감지 연결 라인은 제3 본체 부분, 제5 오목형 부분, 제6 오목형 부분, 제7 오목형 부분, 제8 오목형 부분 및 제9 오목형 부분을 포함하고, 베이스 기판 상의 제5 오목형 부분의 정사 투영은 베이스 기판 상의 제5 콘택트 홀의 정사 투영과 적어도 부분적으로 중첩되고, 베이스 기판 상의 제6 오목형 부분의 정사 투영은 베이스 기판 상의 제6 콘택트 홀의 정사 투영과 적어도 부분적으로 중첩되며, 베이스 기판 상의 제7 오목형 부분의 정사 투영은 베이스 기판 상의 제7 콘택트 홀의 정사 투영과 적어도 부분적으로 중첩되고, 베이스 기판 상의 제8 오목형 부분의 정사 투영은 베이스 기판 상의 제8 콘택트 홀의 정사 투영과 적어도 부분적으로 중첩되며, 베이스 기판 상의 제9 오목형 부분의 정사 투영은 베이스 기판 상의 제9 콘택트 홀의 정사 투영과 적어도 부분적으로 중첩되고, 베이스 기판에 직교하는 방향에서의 제5 오목형 부분의 두께, 제6 오목형 부분의 두께, 제7 오목형 부분의 두께, 제8 오목형 부분의 두께, 및 제9 오목형 부분의 두께는 베이스 기판에 직교하는 방향에서의 제3 본체 부분의 두께보다 각각 작으며, 감지 라인에 가까운 제5 오목형 부분의 표면의 면적은 베이스 기판 상의 제5 오목형 부분의 정사 투영의 면적보다 크고, 베이스 기판으로부터 멀리 있는 제6 오목형 부분의 표면의 면적은 베이스 기판 상의 제6 오목형 부분의 정사 투영의 면적보다 크며, 베이스 기판으로부터 멀리 있는 제7 오목형 부분의 표면의 면적은 베이스 기판 상의 제7 오목형 부분의 정사 투영의 면적보다 크고, 베이스 기판으로부터 멀리 있는 제8 오목형 부분의 표면의 면적은 베이스 기판 상의 제8 오목형 부분의 정사 투영의 면적보다 크며, 베이스 기판으로부터 멀리 있는 제9 오목형 부분의 표면의 면적은 베이스 기판 상의 제9 오목형 부분의 정사 투영의 면적보다 크다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 베이스 기판 상의 제5 오목형 부분, 제6 오목형 부분, 제7 오목형 부분, 제8 오목형 부분, 및 제9 오목형 부분 중 적어도 하나의 정사 투영은 베이스 기판 상의 컬러 필터층 내의 컬러 필터들의 정사 투영들과 적어도 부분적으로 중첩된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 제2 방향에서, 감지 연결 라인은 제1 게이트 라인으로부터 멀리 있는 제2 게이트 라인의 면 상에 위치되고, 베이스 기판 상의 제1 서브픽셀 그룹의 제2 컬러 필터의 정사 투영은 베이스 기판 상의 제2 방향으로 인접한 제1 서브픽셀 그룹의 제6 오목형 부분의 정사 투영과 적어도 부분적으로 중첩되며, 베이스 기판 상의 제1 서브픽셀 그룹의 제3 컬러 필터의 정사 투영은 베이스 기판 상의 제2 방향으로 인접한 제7 오목형 부분의 정사 투영과 적어도 부분적으로 중첩되고, 베이스 기판 상의 제2 서브픽셀 그룹의 제1 컬러 필터의 정사 투영은 베이스 기판 상의 제2 방향으로 인접한 제9 오목형 부분의 정사 투영과 적어도 부분적으로 중첩된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 서브픽셀 그룹에서, 베이스 기판 상의 제1 컬러 필터의 정사 투영은 베이스 기판 상의 전력 연결 라인의 정사 투영과 적어도 부분적으로 중첩되고, 베이스 기판 상의 제2 컬러 필터의 정사 투영은 베이스 기판 상의 전력 연결 라인의 정사 투영 및 베이스 기판 상의 제1 게이트 라인의 정사 투영과 각각 적어도 부분적으로 중첩되며, 베이스 기판 상의 제3 컬러 필터의 정사 투영은 베이스 기판 상의 전력 연결 라인의 정사 투영과 적어도 부분적으로 중첩된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 서브픽셀 그룹에서, 베이스 기판 상의 제1 컬러 필터의 정사 투영은 베이스 기판 상의 감지 연결 라인의 정사 투영과 적어도 부분적으로 중첩되고, 베이스 기판 상의 제2 컬러 필터의 정사 투영은 베이스 기판 상의 감지 연결 라인의 정사 투영과 각각 적어도 부분적으로 중첩되고, 베이스 기판 상의 제3 컬러 필터의 정사 투영은 베이스 기판 상의 감지 연결 라인의 정사 투영과 적어도 부분적으로 중첩된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 제1 박막 트랜지스터는: 제1 활성 층을 더 포함하고, 제1 활성 층은 반도체 층에 위치되며, 제1 채널 영역 및 제1 채널 영역의 2개의 측면 상에 위치되는 제1 소스 전극 영역과 제1 드레인 전극 영역을 포함하고; 제1 게이트 전극은 게이트 전극층에 위치되며, 베이스 기판 상의 제1 게이트 전극의 정사 투영은 베이스 기판 상의 제1 채널 영역의 정사 투영과 적어도 부분적으로 중첩되고; 제1 소스 전극 및 제1 드레인 전극은 양자 모두 도전층에 위치되며, 디스플레이 기판은 제1 비아 홀 및 제2 비아 홀을 더 포함하고, 제1 비아 홀 및 제2 비아 홀은 층간 절연층 내에 위치되고, 제1 소스 전극은 제1 비아 홀을 통해 제1 소스 전극 영역과 연결되며, 제1 드레인 전극은 제2 비아 홀을 통해 제1 드레인 전극 영역과 연결된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 베이스 기판 상의 제1 채널 영역의 정사 투영은 베이스 기판 상의 제1 본체 부분의 정사 투영에 속한다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 디스플레이 기판은: 층간 절연층에 위치되는 제4 비아 홀을 더 포함하고, 제2 드레인 전극은 제4 비아 홀을 통해 도전성 블록과 연결되며, 도전성 차광 구조는: 제2 절연 부분을 더 포함하고, 베이스 기판 상의 제2 절연 부분의 정사 투영은 베이스 기판 상의 제4 비아 홀의 정사 투영과 적어도 부분적으로 중첩된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 제2 절연 부분은 제2 중공 부분을 포함하고, 제2 중공 부분은 버퍼 층의 재료로 채워진다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 제2 중공 부분은 제2 중공 링을 포함하고, 제2 중공 링의 내부 부분의 재료 및 제2 중공 링의 외측면의 재료 양자 모두는 도전성 차광 구조의 재료이다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 제2 절연 부분은 산화 부분이다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 베이스 기판 상의 제1 비아 홀 및 제4 비아 홀의 정사 투영들의 형상들은 양자 모두 이방성 패턴들이고, 양자 모두는 긴 변을 포함한다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 서브픽셀 그룹에서, 제2 컬러 서브픽셀의 제1 비아 홀의 긴 변과 제3 컬러 서브픽셀의 제1 비아 홀의 긴 변 양자 모두는 제1 방향을 따라 연장되고, 제1 컬러 서브픽셀의 제1 비아 홀의 긴 변과 제4 컬러 서브픽셀의 제1 비아 홀의 긴 변 양자 모두는 제2 방향을 따라 연장된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 서브픽셀 그룹에서, 제2 컬러 서브픽셀의 제4 비아 홀의 긴 변과 제3 컬러 서브픽셀의 제4 비아 홀의 긴 변 양자 모두는 제2 방향을 따라 연장되고, 제1 컬러 서브픽셀의 제4 비아 홀의 긴 변과 제4 컬러 서브픽셀의 제4 비아 홀의 긴 변 양자 모두는 제1 방향을 따라 연장된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 서브픽셀 그룹에서, 제1 컬러 서브픽셀의 제4 비아 홀의 중심, 제2 컬러 서브픽셀의 제4 비아 홀의 중심, 제3 컬러 서브픽셀의 제4 비아 홀의 중심 및 제4 컬러 서브픽셀의 제4 비아 홀의 중심은 제2 방향으로 오정렬되고, 제1 컬러 서브픽셀의 제4 비아 홀의 중심 및 제4 컬러 서브픽셀의 제4 비아 홀의 중심은 제1 가상 직선 상에 위치되며, 제2 컬러 서브픽셀의 제4 비아 홀의 중심 및 제3 컬러 서브픽셀의 제4 비아 홀의 중심은 제1 가상 직선과 평행한 제2 가상 직선 상에 위치된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 도전성 차광 구조의 재료는 몰리브덴 및 티타늄으로 이루어지는 그룹으로부터 선택된 적어도 하나이고, 도전층의 재료는 구리, 몰리브덴 및 티타늄으로 이루어지는 그룹으로부터 선택된 적어도 하나이다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 도전층은 베이스 기판에 직교하는 방향으로 적층된 제1 서브 금속 층 및 제2 서브 금속 층을 포함하고, 제1 서브 금속 층의 재료는 구리이며, 제2 서브 금속 층의 재료는 몰리브덴-티타늄 합금이다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 게이트 전극층의 재료는 구리, 몰리브덴 및 티타늄으로 이루어지는 그룹으로부터 선택된 적어도 하나이다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 베이스 기판에 직교하는 방향에서의 도전성 차광 구조의 두께는 90 나노미터 내지 120 나노미터의 범위이고, 베이스 기판에 직교하는 방향에서의 도전층의 두께는 200 나노미터 내지 600 나노미터의 범위이다.
본 개시내용의 적어도 하나의 실시예는 위에서 설명한 디스플레이 기판 중 어느 하나를 포함하는 디스플레이 디바이스를 추가로 제공한다.
본 개시내용의 적어도 하나의 실시예는 디스플레이 기판의 제조 방법을 추가로 제공하며, 이 방법은: 베이스 기판 상에 도전성 차광 재료층을 형성하는 단계; 도전성 차광 재료층을 패터닝하여 도전성 차광 구조를 형성하는 단계; 베이스 기판으로부터 멀리 있는 도전성 차광 구조의 면 상에 버퍼 층을 형성하는 단계; 도전성 차광 구조로부터 멀리 있는 버퍼 층의 면 상에 반도체 층을 형성하는 단계; 버퍼 층으로부터 멀리 있는 반도체 층의 면 상에 층간 절연층을 형성하는 단계; 층간 절연층 및 버퍼 층에 제1 콘택트 홀을 형성하는 단계; 및 반도체 층으로부터 멀리 있는 층간 절연층의 면 상에 도전층을 형성하는 단계를 포함하고; 도전층은 도전성 구조를 포함하며, 도전성 차광 구조는 제1 본체 부분 및 제1 오목형 부분을 포함하고, 베이스 기판에 직교하는 방향에서의 제1 오목형 부분의 평균 두께는 베이스 기판에 직교하는 방향에서의 제1 본체 부분의 평균 두께보다 작고, 제1 콘택트 홀은 층간 절연층 및 버퍼 층을 관통하며, 도전성 구조는 제1 콘택트 홀을 통해 제1 오목형 부분과 연결되고, 도전층에 가까운 제1 오목형 부분의 표면의 면적은 베이스 기판 상의 제1 오목형 부분의 정사 투영의 면적보다 크다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 제조 방법에서, 층간 절연층 및 버퍼 층에 제1 콘택트 홀을 형성하는 단계는: 버퍼 층에 제1 버퍼 부분 및 제2 버퍼 부분을 형성하는 단계를 포함하고, 베이스 기판으로부터 멀리 있는 제1 버퍼 부분의 면은 도전층과 접촉하여 배열되며, 베이스 기판에 가까운 제1 버퍼 부분의 면은 도전성 차광 구조와 접촉하여 배열되고, 베이스 기판으로부터 멀리 있는 제2 버퍼 부분의 면은 층간 절연층과 접촉하여 배열되며, 베이스 기판에 가까운 제2 버퍼 부분의 면은 도전성 차광 구조와 접촉하여 배열된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 제조 방법에서, 제1 콘택트 홀은 측벽을 포함하고, 측벽은 적어도: 층간 절연층에 위치되는 제1 서브 측벽; 및 버퍼 층에 위치되는 제2 측벽을 포함하고, 제1 서브 측벽과 베이스 기판 사이의 끼인각은 제1 경사각을 구성하고, 제2 서브 측벽과 베이스 기판 사이의 끼인각은 제2 경사각을 구성하며, 제1 경사각은 제2 경사각보다 작고; 제2 서브 측벽 및 제1 버퍼 부분의 접촉 부분은 제1 버퍼 부분과 제2 버퍼 부분 사이에 위치된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 제조 방법에서, 제1 콘택트 홀의 측벽은: 제1 버퍼 부분에 위치되는 제3 서브 측벽을 더 포함하고, 제3 서브 측벽과 베이스 기판 사이의 끼인각은 제3 경사각을 구성하고, 제1 경사각, 제2 경사각, 및 제3 경사각은 서로 상이하다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 제조 방법은: 층간 절연층으로부터 멀리 있는 도전층의 면 상에 평탄화 층을 형성하는 단계 - 평탄화 층은 애노드 홀을 포함함 -; 및 도전층으로부터 멀리 있는 평탄화 층의 면 상에 애노드 층을 형성하여 베이스 기판 상에 복수의 서브픽셀들을 형성하는 단계를 더 포함하고, 서브픽셀들 각각은 애노드를 포함하며, 애노드는 발광 부분, 구동 부분, 및 발광 부분과 구동 부분을 연결하는 연장 부분을 포함하고, 구동 부분은 적어도 부분적으로 애노드 홀 내에 위치되며, 서브픽셀들 중 적어도 하나에서, 베이스 기판 상의 제1 콘택트 홀의 정사 투영은 베이스 기판 상의 구동 부분의 정사 투영과 적어도 부분적으로 중첩되고, 디스플레이 기판은: 도전층에 위치되는 전력 라인; 및 도전층에 위치되는 감지 라인을 더 포함하며; 전력 라인 및 감지 라인은 제1 방향으로 배열되고, 전력 라인 및 감지 라인 양자 모두는 제1 방향과 교차하는 제2 방향으로 연장되고; 복수의 서브픽셀들은 제1 서브픽셀 쌍 및 제2 서브픽셀 쌍을 포함하며, 제1 서브픽셀 쌍은 전력 라인의 2개의 측면 상에 각각 위치되는 서브픽셀들 중 2개를 포함하며, 제2 서브픽셀 쌍은 감지 라인의 2개의 측면 상에 각각 위치되는 서브픽셀들 중 2개를 포함하고; 제1 서브픽셀 쌍 및 제2 서브픽셀 쌍은 제1 방향으로 교대로 배열되고, 제2 서브픽셀 쌍의 2개의 서브픽셀들에서, 제1 중첩 영역이 베이스 기판 상의 애노드 홀의 정사 투영과 베이스 기판 상의 제1 오목형 부분의 정사 투영 사이에 제공되며, 제1 중첩 영역의 면적은 베이스 기판 상의 제1 콘택트 홀의 정사 투영의 면적보다 작다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 제조 방법에서, 도전층은 제1 소스 전극 및 제1 드레인 전극을 더 포함하고, 도전성 구조는 제1 드레인 전극이다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 제조 방법에서, 반도체 층은 제1 활성 층을 포함하고, 제1 활성 층은 제1 채널 영역 및 제1 채널 영역의 2개의 측면 상에 위치되는 제1 소스 전극 영역과 제1 드레인 전극 영역을 포함하고, 제조 방법은: 층간 절연층 및 버퍼 층에 제1 콘택트 홀을 형성하는 동시에, 층간 절연층에 제1 비아 홀 및 제2 비아 홀을 형성하는 단계를 더 포함하고, 제1 소스 전극은 제1 비아 홀을 통해 제1 소스 전극 영역과 연결되며, 제1 드레인 전극은 제2 비아 홀을 통해 제1 드레인 전극 영역과 연결된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 제조 방법에서, 동일한 에칭 프로세스가 층간 절연층 및 버퍼 층을 동시에 패터닝하여 제1 비아 홀 및 제1 콘택트 홀을 형성하기 위해 사용된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 제조 방법에서, 하프톤 마스크 프로세스가 사용되어 층간 절연층 및 버퍼 층을 패터닝하여 제1 비아 홀 및 제1 콘택트 홀을 형성한다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 제조 방법에서, 하프톤 마스크 프로세스를 사용하여 층간 절연층 및 버퍼 층을 패터닝하여 제1 비아 홀 및 제1 콘택트 홀을 형성하는 단계는: 베이스 기판으로부터 멀리 있는 층간 절연층의 면 상에 제1 포토레지스트를 형성하는 단계; 제1 하프톤 마스크를 사용함으로써 제1 포토레지스트를 노광 및 현상하여, 제1 포토레지스트가 완전히 제거된 부분, 제1 포토레지스트가 부분적으로 제거된 부분, 및 제1 포토레지스트가 남아 있는 부분을 포함하는 제1 포토레지스트 패턴을 형성하는 단계; 제1 포토레지스트 패턴을 마스크로서 사용함으로써 층간 절연층을 에칭하여, 제1 포토레지스트가 완전히 제거된 부분에 대응하는 층간 절연층을 제거하는 단계; 제1 포토레지스트 패턴을 애싱(ashing)하고, 제1 포토레지스트가 부분적으로 제거된 부분을 제거하며 제1 포토레지스트가 남아 있는 부분을 얇게 하여 제2 포토레지스트 패턴을 형성하는 단계; 및 제2 포토레지스트 패턴을 마스크로서 사용함으로써 버퍼 층을 에칭하는 단계를 포함하고, 베이스 기판 상의 제1 콘택트 홀의 정사 투영은 베이스 기판 상의 제1 포토레지스트가 완전히 제거된 부분의 정사 투영과 중첩되며, 베이스 기판 상의 제1 비아 홀의 정사 투영은 베이스 기판 상의 제1 포토레지스트가 부분적으로 제거된 부분의 정사 투영과 중첩된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 제조 방법에서, 도전성 차광 구조는 제1 절연 부분을 더 포함하고, 베이스 기판 상의 제1 절연 부분의 정사 투영은 베이스 기판 상의 제1 비아 홀의 정사 투영과 적어도 부분적으로 중첩되며, 베이스 기판 상의 제1 절연 부분의 정사 투영은 베이스 기판 상의 제1 소스 전극 영역의 정사 투영과 적어도 부분적으로 중첩된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 제조 방법에서, 제1 절연 부분은 제1 중공 부분을 포함하고, 제1 중공 부분은 버퍼 층의 재료로 채워지고, 도전성 차광 재료층을 패터닝하여 도전성 차광 구조를 형성하는 단계는: 동일한 패터닝 프로세스를 사용함으로써 도전성 차광 재료층을 패터닝하여 제1 본체 부분, 제1 오목형 부분, 및 제1 중공 부분을 형성하는 단계를 포함한다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 제조 방법에서, 도전성 차광 재료층을 패터닝하여 도전성 차광 구조를 형성하는 단계는: 베이스 기판으로부터 멀리 있는 도전성 차광 구조의 면 상에 포토레지스트를 형성하는 단계; 제2 하프톤 마스크를 사용함으로써 포토레지스트를 노광 및 현상하여, 제2 포토레지스트가 완전히 제거된 부분, 제2 포토레지스트가 부분적으로 제거된 부분, 및 제2 포토레지스트가 남아 있는 부분을 포함하는 제3 포토레지스트 패턴을 형성하는 단계; 제3 포토레지스트 패턴을 마스크로서 사용함으로써 도전성 차광 재료층을 에칭하여, 제2 포토레지스트의 완전히 제거된 부분에 대응하는 도전성 차광 재료층을 제거하는 단계; 제3 포토레지스트 패턴을 애싱하고, 제2 포토레지스트가 부분적으로 제거된 부분을 제거하며 제2 포토레지스트가 남아 있는 부분을 얇게 하여 제4 포토레지스트 패턴을 형성하는 단계; 및 제4 포토레지스트 패턴을 마스크로서 사용함으로써 도전성 차광 재료층을 에칭하는 단계를 포함하고, 베이스 기판 상의 제1 본체 부분의 정사 투영은 베이스 기판 상의 제2 포토레지스트가 남아 있는 부분의 정사 투영과 중첩되고, 베이스 기판 상의 제1 오목형 부분의 정사 투영은 베이스 기판 상의 제2 포토레지스트가 부분적으로 제거된 부분의 정사 투영과 중첩된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 제조 방법에서, 제1 오목형 부분은 제1 에지 부분을 포함하고, 제1 오목형 부분의 에지로부터 제1 오목형 부분의 중심으로의 방향에서, 베이스 기판에 직교하는 방향에서의 제1 에지 부분의 두께는 점진적으로 감소한다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 제조 방법에서, 제1 오목형 부분은 제1 에지 부분을 포함하고, 베이스 기판에 직교하는 방향에서, 도전층에 가까운 제1 에지 부분의 표면의 제4 경사각은 연속적으로 변경된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 제조 방법에서, 도전성 구조에 가까운 제1 오목형 부분의 표면은 연속적인 아크 표면이거나, 또는 연속적인 아크 표면의 적어도 하나의 세그먼트 및 평면의 적어도 하나의 세그먼트로 구성되는 조합된 표면이다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 제조 방법에서, 제1 오목형 부분은 제1 에지 부분을 포함하고, 도전층에 가까운 제1 에지 부분의 표면의 제4 경사각(α)은 다음 수학식을 만족시킨다:
0＜α＜k*H/Lmax,
여기서, Lmax는 베이스 기판 상의 제1 오목형 부분의 정사 투영의 최대 애퍼처이고, H는 제1 본체 부분의 평균 두께이며, k는 1보다 크고 2 이하인 상수이다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 제조 방법에서, k=2이고, 제4 경사각의 범위는 1 내지 π/18이다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 제조 방법에서, 베이스 기판에 평행한 방향에서의 베이스 기판 상의 제1 오목형 부분의 정사 투영의 크기 범위는 5 마이크로미터 내지 10 마이크로미터이다.
본 개시내용의 실시예들의 기술적 해결책을 명확하게 예시하기 위해, 실시예들의 도면들이 간략하게 설명될 것이다. 설명된 도면들은 본 개시내용의 일부 실시예들에만 관련되고, 따라서 본 개시내용을 제한하지 않는다는 것이 명백하다.
본 개시내용의 실시예들의 기술적 해결책을 명확하게 예시하기 위해, 실시예들의 도면들이 간략하게 설명될 것이다. 설명된 도면들은 본 개시내용의 일부 실시예들에만 관련되고, 따라서 본 개시내용을 제한하지 않는다는 것이 명백하다.
도 1은 상단 게이트 유형의 산화물 박막 트랜지스터를 사용하는 디스플레이 기판의 단면 개략도이고;
도 2a는 다른 디스플레이 기판의 단면 개략도이며;
도 2b는 디스플레이 기판 내의 콘택트 홀의 단면 개략도이고;
도 3은 디스플레이 기판 내의 비아 홀의 단면 개략도이며;
도 4는 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 평면 개략도이고;
도 5a는 본 개시내용의 실시예에 의해 제공되는 도 4의 라인 AA'를 따른 디스플레이 기판의 단면 개략도이며;
도 5b는 본 개시내용의 실시예에 의해 제공되는 도 4의 라인 BB'를 따른 디스플레이 기판의 단면 개략도이고;
도 5c는 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서의 오목형 부분의 광 수렴 효과의 개략도이며;
도 5d는 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판 내의 애노드 홀의 개략도이고;
도 6a는 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판 내의 제1 오목형 부분의 단면 개략도이며;
도 6b는 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판 내의 제1 오목형 부분의 단면 개략도이고;
도 7a는 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판 내의 픽셀 구동 회로의 평면 개략도이며;
도 7b는 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판 내의 픽셀 구동 회로의 평면 개략도이고;
도 8은 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판 내의 픽셀 구동 회로의 등가 회로도이며;
도 9는 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판 내의 픽셀 구동 회로 내의 각각의 신호 라인들 상의 신호들의 타이밍도이고;
도 10a는 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판 내의 도전성 차광 구조의 평면 개략도이며;
도 10b는 본 개시내용의 실시예에 의해 제공되는 또 다른 디스플레이 기판 내의 도전성 차광 구조의 평면 개략도이고;
도 10c는 본 개시내용의 실시예에 의해 제공되는 또 다른 디스플레이 기판 내의 도전성 차광 구조의 평면 개략도이며;
도 11a는 본 개시내용의 실시예에 의해 제공되는 다른 디스플레이 기판의 평면 개략도이고;
도 11b는 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판 내의 전력 오목형 부분 또는 감지 오목형 부분의 광 수렴 효과의 개략도이며;
도 11c는 본 개시내용의 실시예에 의해 제공되는 베이스 기판에 직교하는 방향에서의 디스플레이 기판 내의 전력 오목형 부분의 단면 개략도이고;
도 11d는 본 개시내용의 실시예에 의해 제공되는 베이스 기판에 직교하는 방향에서의 디스플레이 기판 내의 감지 오목형 부분의 단면 개략도이며;
도 12는 본 개시내용의 실시예에 의해 제공되는 다른 디스플레이 기판의 평면 개략도이고;
도 13은 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판 내의 제1 드레인 전극의 단면 개략도이며;
도 14는 본 개시내용의 실시예에 의해 제공되는 디스플레이 디바이스의 개략도이고;
도 15는 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 제조 방법의 흐름도이다.
본 개시내용의 실시예들의 목적들, 기술적 상세들 및 이점들을 분명히 하기 위해, 실시예들의 기술적 해결책들이 관련 도면들과 관련하여 분명하고 완전히 이해 가능한 방식으로 설명될 것이다. 설명된 실시예들은 본 개시내용의 실시예들의 전부가 아니라 일부일 뿐임이 명백하다. 본 명세서에 설명된 실시예들에 기초하여, 본 기술분야의 숙련자는, 임의의 창의적 작업 없이, 본 개시내용의 범위 내에 있어야 하는 다른 실시예(들)를 획득할 수 있다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 기술적 및 과학적 용어들은 본 개시내용이 속하는 기술분야의 숙련자에 의해 일반적으로 이해되는 것과 동일한 의미들을 갖는다. 본 개시내용의 설명 및 청구항들에서 사용되는 용어들 "제1", "제2" 등은 임의의 시퀀스, 양 또는 중요도를 나타내도록 의도되지 않고, 다양한 구성요소들을 구별하도록 의도된다. 용어들 "구비한다", "구비하는", "포함한다", "포함하는" 등은 이 용어들 이전에 언급된 요소들 또는 객체들이 이 용어들 이후에 열거된 요소들 또는 객체들 뿐만 아니라, 그 등가물들을 망라하지만, 다른 요소들 또는 객체들을 배제하지 않는다는 것을 특정하도록 의도된다.
통상의 액정 디스플레이 패널들 내의 박막 트랜지스터들(thin film transistor)(TFT)은 그들의 활성 층들로서 비정질 실리콘 재료를 사용하지만, 그러한 박막 트랜지스터들은 고 이동도 전류 구동을 필요로 하는 자체-발광 디스플레이 디바이스들의 구동 요건들을 만족시키기 어렵다. 따라서, 능동 매트릭스 유기 발광 다이오드 디스플레이 디바이스들(AMOLED)은 일반적으로 높은 캐리어 이동도를 갖는 박막 트랜지스터들을 채택할 필요가 있다. 일반적으로, 소형 능동 매트릭스 유기 발광 다이오드 디스플레이 디바이스들은 저온 폴리실리콘(low-temperature polysilicon)(LTPS)을 갖는 박막 트랜지스터들을 그 활성 층으로서 사용할 수 있고, 대형 능동 매트릭스 유기 발광 다이오드 디스플레이 디바이스들은 그 활성 층으로서 산화하는 박막 트랜지스터들을 사용할 수 있다.
연구 동안, 본 개시내용의 발명자(들)는 다음을 발견하였다: 하단 게이트 유형의 박막 트랜지스터와 비교하여, 상단 게이트 유형의 박막 트랜지스터는 단채널의 특성들을 갖고, 그 온 상태 전류(Ion)가 효과적으로 증가될 수 있어, 상단 게이트 유형의 박막 트랜지스터의 디스플레이 효과가 상당히 개선될 수 있고 상단 게이트 유형의 박막 트랜지스터의 전력 소비가 감소될 수 있다. 또한, 상단 게이트 유형의 박막 트랜지스터의 게이트 전극과 소스 드레인 전극 사이의 중첩 영역은 작고, 따라서, 생성된 기생 커패시턴스도 작으며; 따라서, 상단 게이트 박막 트랜지스터는 게이트 전극 및 소스 드레인 전극의 단락과 같은 결함들을 가질 가능성이 적다.
도 1은 상단 게이트 유형의 산화물 박막 트랜지스터를 사용하는 디스플레이 기판의 단면 개략도이다. 도 1에 도시된 바와 같이, 디스플레이 기판(10)은 베이스 기판(11), 차광 층(12), 버퍼 층(13), 활성 층(14), 게이트 절연층(15), 게이트 전극(16), 층간 절연층(17) 및 도전층(18)을 포함한다. 디스플레이 기판(10)의 제조 프로세스는 다음을 포함할 수 있다: 베이스 기판(11) 상에 차광 층(12)을 형성하는 단계; 베이스 기판(11)으로부터 멀리 있는 차광 층(12)의 면 상에 버퍼 층(13)을 형성하는 단계; 베이스 기판(11)으로부터 멀리 있는 버퍼 층(13)의 면 상에 산화물 반도체 층을 형성하는 단계; 산화물 반도체 층을 패터닝하여 활성 층(14)을 형성하고, 비채널 영역에서 도전성 도핑 프로세스를 완료하는 단계; 베이스 기판(11)으로부터 멀리 있는 활성 층(14)의 면 상에 게이트 절연층(15)을 형성하는 단계; 활성 층(14)으로부터 멀리 있는 게이트 절연층(15)의 면 상에 게이트 전극(16)을 형성하는 단계; 예를 들어, 게이트 절연층(15) 및 게이트 전극(16)은 자체 정렬 프로세스를 사용함으로써 마스크 프로세스를 통해 제조될 수 있다. 층간 절연층(17)은 베이스 기판(11)으로부터 멀리 있는 게이트 전극(16)의 면 상에 형성되고; 층간 절연층(17)이 형성된 디스플레이 기판을 에칭하여 층간 절연층(17)에 비아 홀(H1) 및 비아 홀(H2)을 동시에 형성하고; H1 및 H2와의 동시 에칭에 의해 층간 절연층(17) 및 버퍼 층(13) 내에 콘택트 홀(CNT)이 한 번에 형성되고; 버퍼 층(13) 및 층간 절연층(17)은 어레이 기판의 제조 프로세스에서 순차적으로 에칭될 수 있으며, 층간 절연층(17) 및 버퍼 층(13) 내에 슬리브형 콘택트 홀(CNT)이 형성되고; 베이스 기판(11)으로부터 멀리 있는 층간 절연층(17)의 면 상에 도전층(18)이 형성되며, 도전층(18)은 소스 전극(S) 및 드레인 전극 D를 포함하고, 소스 전극(S)은 제1 비아 홀(H1)을 통해 활성 층(14)의 소스 전극 영역과 연결되며, 드레인 전극(D)은 제2 비아 홀(H2)을 통해 활성 층(14)의 드레인 전극 영역과 연결되고, 드레인 전극(D)은 또한 콘택트 홀(CNT)을 통해 차광 층(12)에 연결된다.
도 1에 도시된 바와 같이, 드레인 전극(D)은 제2 비아 홀(H2)을 통해 활성 층(14)의 드레인 전극 영역과 연결되므로, 드레인 전극(D)은 또한 콘택트 홀(CNT)을 통해 차광 층(12)과 연결되고, 차광 층(12)과 드레인 전극(D)은 동일한 전위를 가질 수 있고; 게다가, 드레인 전극(D)은 또한 애노드(25)와 전기적으로 연결된다. 도 2a는 다른 디스플레이 기판의 단면 개략도이다. 도 2a에 도시된 바와 같이, 애노드(25), 드레인 전극(D), 및 차광 층(12)은 동일한 전위를 가지며, 따라서 애노드(25), 드레인 전극(D) 및 차광 층(12)은 도전층(18) 내의 전극(전극은 반드시 위에서 설명한 드레인 전극(D)은 아니고, 픽셀 구동 회로 내의 다른 박막 트랜지스터의 드레인 전극일 수 있음) 및 활성 층의 도전성 블록(19)과 샌드위치 커패시터를 형성할 수 있다.
위의 제조 프로세스에서, 일부 비아 홀들, 예를 들어 비아 홀(H1) 및 비아 홀(H2)은 층간 절연층을 에칭하기만 하면 되고, 다른 비아 홀들, 예를 들어 콘택트 홀(CNT)은 적어도 2개의 절연층, 예를 들어 위에서 설명한 층간 절연층 및 버퍼 층을 에칭하는 것이 필요하며, 이러한 2가지 유형의 홀들은 상이한 깊이로 에칭되는 것이 필요하고, 에칭될 재료들도 상이하며, 따라서, 이들 2가지 유형의 홀들을 동시에 형성하는 실제 프로세스는 제어하기가 매우 어렵다. 도 2b는 디스플레이 기판 내의 콘택트 홀의 단면 개략도이고; 도 2b에 도시된 바와 같이, 콘택트 홀은 상이한 층들에서 상이한 경사각들을 가지며, 그 결과, 드레인 전극과 차광 층 사이의 접촉 면적은 더 작아진다. 도 2b에 도시된 경우에, 드레인 전극 및 차광 층은 큰 접촉 저항 및 열악한 접촉과 같은 현상에 취약하여, 전기 연결 효과가 크게 영향을 받는다. 다른 한편으로, 도 3은 디스플레이 기판 내의 비아 홀의 단면 개략도이고, 도 3에 도시된 바와 같이, 일부 실시예들에서, 활성 층 자체는 더 얇도록 설계되며, 활성 층의 일부 부분들은 쉽게 결손되거나 에칭될 수 있어, 비아 홀은 활성 층 및 버퍼 층을 직접 관통하고 차광 층과 접촉한다. 이때, 박막 트랜지스터의 소스 전극과 드레인 전극은 차광 층을 통해 전기적으로 연결되어, 소스 전극이 전압을 공급하는 경우에 디스플레이 기판의 명점(bright spot)에 결함이 있다.
이와 관련하여, 본 개시내용의 실시예들은 디스플레이 기판, 그 제조 방법, 및 디스플레이 디바이스를 제공한다. 디스플레이 기판은 베이스 기판 및 베이스 기판 상에 위치된 복수의 서브픽셀들을 포함하고, 복수의 서브픽셀 각각은: 베이스 기판 상에 위치되는 도전성 차광 구조; 베이스 기판으로부터 멀리 있는 도전성 차광 구조의 면 상에 위치되는 버퍼 층; 도전성 차광 구조로부터 멀리 있는 버퍼 층의 면 상에 위치되는 반도체 층; 버퍼 층으로부터 멀리 있는 반도체 층의 면 상에 위치되는 층간 절연층; 및 반도체 층으로부터 멀리 있는 층간 절연층의 면 상에 위치되는 도전층을 포함하고, 도전층은 도전성 구조를 포함하며, 도전성 차광 구조는 제1 본체 부분 및 제1 오목형 부분을 포함하고, 베이스 기판에 직교하는 방향에서의 제1 오목형 부분의 평균 두께는 베이스 기판에 직교하는 방향에서의 제1 본체 부분의 평균 두께보다 작으며, 디스플레이 기판은 제1 콘택트 홀을 더 포함하고, 제1 콘택트 홀은 층간 절연층 및 버퍼 층을 관통하며, 도전성 구조는 제1 콘택트 홀을 통해 제1 오목형 부분과 전기적으로 연결되고, 도전층에 가까운 제1 오목형 부분의 표면의 면적은 베이스 기판 상의 제1 오목형 부분의 정사 투영의 면적보다 크다. 이러한 방식으로, 디스플레이 기판에는 도전성 차광 구조에 제1 오목형 부분이 제공되고, 따라서, 제1 드레인 전극과 도전성 차광 구조 사이의 접촉 면적이 증가되며, 접촉이 더 충분하여, 접촉 저항이 감소되고, 제1 드레인 전극과 도전성 차광 구조 사이의 전기 연결 효과가 개선된다.
다음에서, 본 개시내용의 실시예들에 의해 제공되는 디스플레이 기판, 그 제조 방법, 및 디스플레이 디바이스는 첨부 도면들을 참조하여 상세히 설명될 것이다.
본 개시내용의 적어도 하나의 실시예는 디스플레이 기판을 제공한다. 도 4는 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 평면 개략도이고; 도 5a는 본 개시내용의 실시예에 의해 제공되는 도 4의 라인 AA'를 따른 디스플레이 기판의 단면 개략도이며; 도 5b는 본 개시내용의 실시예에 의해 제공되는 도 4의 라인 BB'를 따른 디스플레이 기판의 단면 개략도이고; 도 5c는 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서의 오목형 부분의 광 수렴 효과의 개략도이며; 도 5d는 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판 내의 애노드 홀의 개략도이다. 도 4는 디스플레이 기판의 애노드 층으로부터 디스플레이 기판의 베이스 기판까지의 평면도라는 점에 유의해야 한다.
도 4 및 도 5a에 도시된 바와 같이, 디스플레이 기판(100)은 베이스 기판(110) 및 베이스 기판(110) 상에 위치되는 복수의 서브픽셀들(300)을 포함하고; 복수의 서브픽셀(300) 각각은 도전성 차광 구조(122), 버퍼 층(130), 반도체 층(140), 층간 절연층(170), 및 도전층(180)을 포함한다. 도전성 차광 구조(122)는 베이스 기판(110) 상에 위치되고; 버퍼 층(130)은 베이스 기판(110)으로부터 멀리 있는 도전성 차광 구조(122)의 면 상에 위치되며; 반도체 층(140)은 도전성 차광 구조(122)로부터 멀리 있는 버퍼 층(130)의 면 상에 위치되고; 층간 절연층(170)은 버퍼 층(130)으로부터 멀리 있는 반도체 층(140)의 면 상에 위치되며; 도전층(180)은 반도체 층(140)으로부터 멀리 있는 층간 절연층(170)의 면 상에 위치되고, 도전층(180)은 도전성 구조(181)를 포함하고, 예를 들어, 도전성 구조(181)는 제1 드레인 전극(1841)일 수 있다. 예를 들어, 버퍼 층(130)은 도전성 차광 구조(122)를 반도체 층(140)으로부터 절연시키는 효과를 갖고; 다른 한편으로, 버퍼 층(130)은 또한 베이스 기판(110) 상의 결함들 또는 버들(burrs)을 커버할 수 있어, 버퍼 층(130) 상에 형성되는 반도체 층(120)의 품질이 개선된다.
도 4 및 도 5a에 도시된 바와 같이, 도전성 차광 구조(122)는 제1 본체 부분(1220) 및 제1 오목형 부분(1224)을 포함하고, 베이스 기판(110)에 직교하는 방향에서의 제1 오목형 부분(1224)의 평균 두께는 베이스 기판(110)에 직교하는 방향에서의 제1 본체 부분(1220)의 평균 두께보다 작다. 디스플레이 기판(100)은 제1 콘택트 홀(251)을 더 포함하고, 제1 콘택트 홀(251)은 층간 절연층(170) 및 버퍼 층(130)을 관통하고, 도전성 구조(181)는 제1 콘택트 홀(251)을 통해 제1 오목형 부분(1224)과 연결되며, 도전층(180)에 가까운 제1 오목형 부분(1224)의 표면의 면적은 베이스 기판(110) 상의 제1 오목형 부분(1224)의 정사 투영의 면적보다 크다.
본 개시내용의 실시예에 의해 제공되는 디스플레이 기판에서, 도전성 차광 구조는 제1 본체 부분 및 제1 오목형 부분을 포함하고, 도전성 구조는 제1 콘택트 홀을 통해 제1 오목형 부분과 연결된다. 제1 오목형 부분은 도전성 차광 구조 내로 오목하게 되기 때문에, 제1 드레인에 가까운 제1 오목형 부분의 표면의 면적은 베이스 기판 상의 제1 오목형 부분의 정사 투영의 면적보다 크다. 따라서, 디스플레이 기판은 제1 드레인 전극과 도전성 차광 구조 사이의 접촉 면적을 증가시킬 수 있고, 제1 드레인 전극과 도전성 차광 구조 사이의 접촉이 더 충분하여, 접촉 저항이 감소되고, 제1 드레인 전극과 도전성 차광 구조 사이의 전기 연결 효과가 개선되며, 도전성 구조에 의해 형성된 커패시터의 충전 및 방전 효율이 효과적으로 개선될 수 있다.
일부 예들에서, 도 4 및 도 5a에 도시된 바와 같이, 서브픽셀들(300) 각각은: 반도체 층(140)으로부터 멀리 있는 도전층(180)의 면 상에 위치되는 평탄화 층(210) - 평탄화 층(210)은 애노드 홀(263)을 포함함 -; 및 반도체 층(140)으로부터 멀리 있는 평탄화 층(210)의 면 상에 위치되는 애노드(225)를 더 포함하고, 애노드(225)는 발광 부분(225A), 구동 부분(225B), 및 발광 부분(225A)과 구동 부분(225B)을 연결하는 연장 부분(225C)을 포함하고, 구동 부분(225B)의 적어도 일부는 애노드 홀(263) 내에 위치된다. 서브픽셀들(300) 각각에서, 베이스 기판(110) 상의 제1 콘택트 홀(251)의 정사 투영은 베이스 기판(110) 상의 구동 부분(225B)의 정사 투영과 적어도 부분적으로 중첩된다. 따라서, 애노드(225)의 구동 부분(225B)을 제1 콘택트 홀(251) 위에 배열함으로써, 구동 부분(225B)은 제1 오목형 부분(1224) 위에 위치되어, 제1 오목형 부분(1224)의 얇아짐으로 인해 제1 오목형 부분의 차광 성능이 감소되는 경우, 애노드(225)의 구동 부분(225B)은 제1 오목형 부분(1224)을 통과하는 광을 차단할 수 있다. 또한, 애노드(225)의 구동 부분(225B)을 배열함으로써 애노드(225)의 면적이 증가될 수 있어, 애노드에 의해 형성된 샌드위치 커패시터의 커패시턴스 값이 증가된다.
일부 예들에서, 도 4 및 도 5a에 도시된 바와 같이, 디스플레이 기판(100)은: 도전층(180) 상에 위치되는 전력 라인(186); 도전층(180)에 위치되는 감지 라인(187)을 더 포함하고; 복수의 서브픽셀들(300)은 제1 서브픽셀 쌍(360A) 및 제2 서브픽셀 쌍(360B)을 포함하며, 제1 서브픽셀 쌍(360A)은 전력 라인(186)의 2개의 측면 상에 각각 위치되는 2개의 서브픽셀들(300)을 포함하고, 제2 서브픽셀 쌍(360B)은 감지 라인(187)의 2개의 측면 상에 각각 위치되는 2개의 서브픽셀들(300)을 포함하며; 제1 서브픽셀 쌍(360A) 및 제2 서브픽셀 쌍(360B)은 교대로 배열되고, 제2 서브픽셀 쌍(360B)의 2개의 서브픽셀들(300)에서, 애노드 홀(263)과 베이스 기판(110) 상의 제1 오목형 부분(1224)의 정사 투영은 제1 중첩 영역(410)을 가지며, 제1 중첩 영역(410)의 면적은 베이스 기판(110) 상의 제1 콘택트 홀(251)의 정사 투영의 면적보다 작다. 전력 라인(186) 및 감지 라인(187)은 제1 방향을 따라 배열되고, 전력 라인(186) 및 감지 라인(187) 양자 모두는 제1 방향과 교차하는 제2 방향으로 연장된다. 이러한 방식으로, 제2 서브픽셀 쌍(360B)의 2개의 서브픽셀들(300)에서, 제1 중첩 영역(410)은 애노드 홀(263)과 제1 오목형 부분(1224) 사이에 제공되고, 따라서, 제1 오목형 부분의 차광 성능이 제1 오목형 부분(1224)의 얇아짐으로 인해 감소되는 경우, 애노드 홀(263)의 위치에서의 애노드(225)는 만곡된 계면을 가져서, 광이 포커싱될 수 있고, 이에 따라, 제1 오목형 부분(1224)을 통과하는 광이 정상 디스플레이에 영향을 미치는 것이 방지된다.
일부 예들에서, 도 5d에 도시된 바와 같이, 애노드(225)는 애노드 홀(263)의 에지 위치에 오목한 구조(2258)를 더 포함하고, 오목한 구조(2258)의 오목한 방향은 도전성 차광 구조(122)를 향한다. 따라서, 제1 오목형 부분의 차광 성능이 제1 오목형 부분(1224)의 얇아짐으로 인해 감소되는 경우에, 오목한 구조에 적어도 2개의 경사진 표면이 제공되어, 제1 오목형 부분을 통과하는 광이 반사될 수 있다. 또한, 오목한 구조 자체는 미세 구조이므로, 오목한 구조는 또한 제1 오목형 부분을 통과하는 광을 산란시킬 수 있으며, 이는 제1 오목형 부분(1224)을 통과하는 광이 정상 디스플레이에 영향을 미치는 것을 추가로 방지한다. 애노드 홀의 위에서 설명한 에지 위치는 애노드 홀과 반도체 층으로부터 멀리 있는 평탄화 층의 표면 사이의 경계를 지칭한다는 점에 유의하여야 한다.
예를 들어, 위에서 설명한 도전성 구조(181)는 도전층(180)의 제1 드레인 전극(1841)일 수 있고, 제1 드레인 전극(1841)은 하나의 서브픽셀(300)의 픽셀 구동 회로 내의 제1 박막 트랜지스터의 드레인 전극일 수 있다.
일부 예들에서, 도전성 차광 구조(122)의 재료는 몰리브덴 및 티타늄으로 이루어지는 그룹으로부터 선택된 적어도 하나일 수 있고; 도전층(180)의 재료는 구리, 몰리브덴, 및 티타늄으로 이루어지는 그룹으로부터 선택된 적어도 하나일 수 있다. 예를 들어, 도전층(180)은 상단에 구리층을 갖고 하단에 몰리브덴-티타늄 혼합물을 갖는 다층 구조일 수 있으며, 이때 하부층에 몰리브덴-티타늄 혼합물은 상부층에서 구리 재료의 확산을 방지할 수 있고, 신호 라인의 전기 연결 특성에 대한 영향이 회피될 수 있다. 물론, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않으며, 도전성 차광 구조 및 제1 드레인 전극은 또한 다른 재료로 제조될 수 있다.
일부 예들에서, 베이스 기판에 직교하는 방향에서의 도전성 차광 구조의 두께는 90 나노미터 내지 120 나노미터의 범위이고, 베이스 기판에 직교하는 방향에서의 도전층의 두께는 200 나노미터 내지 600 나노미터의 범위이다.
일부 예들에서, 반도체 층의 재료는 인듐 갈륨 아연 산화물(indium gallium zinc oxide)(IGZO)과 같은 산화물 반도체일 수 있다. 이러한 방식으로, 어레이 기판의 픽셀 구동 회로 내의 박막 트랜지스터는 높은 캐리어 이동도를 갖는다.
일부 예들에서, 층간 절연층은 하나의 재료 또는 2개의 상이한 재료들로 제조될 수 있고, 재료는 상이한 온도들에서의 프로세스들에 의해 퇴적된다. 예를 들어, 층간 절연층의 재료는 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물로 이루어지는 그룹으로부터 선택된 적어도 하나일 수 있다.
일부 예들에서, 버퍼 층의 재료는 또한 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물로 이루어지는 그룹으로부터 선택된 적어도 하나일 수 있다. 버퍼 층 내의 원소들의 조성 및 층간 절연층 내의 원소들의 조성이 동일하더라도, 버퍼 층 및 층간 절연층은 일반적으로 상이한 재료들을 사용하고, 이들 원소들의 비율이 또한 상이하다는 점에 유의하여야 한다.
예를 들어, 층간 절연층의 총 두께는 350 나노미터 내지 600 나노미터의 범위이다. 예를 들어, 층간 절연층의 총 두께는 400 나노미터이다.
일부 예들에서, 도 4 및 도 5a에 도시된 바와 같이, 제1 오목형 부분(1224)은 제1 에지 부분(12240)을 포함하고, 제1 오목형 부분(1224)의 에지로부터 제1 오목형 부분(1224)의 중심으로의 방향에서, 베이스 기판(110)에 직교하는 방향에서의 제1 에지 부분(12240)의 두께는 연속적으로 그리고 점진적으로 감소한다. 베이스 기판에 직교하는 방향에서의 제1 오목형 부분(1224)의 평균 두께가 베이스 기판에 직교하는 방향에서의 제1 본체 부분의 평균 두께보다 작기 때문에, 제1 오목형 부분의 차광 성능이 영향을 받을 수 있다. 그러나, 본 예에 제공되는 디스플레이 기판에서, 베이스 기판에 직교하는 방향에서의 제1 에지 부분 또는 제1 오목형 부분 전체의 두께가 연속적으로 그리고 점진적으로 감소하기 때문에, 베이스 기판으로부터 멀리 있는 제1 오목형 부분의 위치에서의 도전성 구조의 표면은 볼록한 표면이고, 볼록한 표면은 광을 수렴시키는 기능을 갖고; 광이 제1 오목형 부분을 관통하는 경우, 볼록한 표면이 광을 수렴시킬 수 있어, 기판 내부의 주변 광의 일부는 제어되지 않은 반사가 방지되며, 주변 광이 디스플레이 기판의 정상 디스플레이에 영향을 주는 현상이 회피된다. 위에서 설명한 "제1 오목형 부분의 중심"은 베이스 기판 상의 제1 오목형 부분의 정사 투영의 평면 형상의 중심이라는 점에 유의하여야 하고; 베이스 기판 상의 제1 오목형 부분의 정사 투영이 규칙적인 형상인 경우, 중심은 평면 형상의 기하학적 중심일 수 있고, 베이스 기판 상의 제1 오목형 부분의 정사 투영이 불규칙적인 형상인 경우, 중심은 또한 평면 형상 상의 2개의 지점들 사이의 최대 직선의 중심일 수 있으며; 또한, 위에서 설명한 "제1 오목형 부분의 에지"는 베이스 기판 상의 제1 오목형 부분의 정사 투영의 에지일 수 있다.
예를 들어, 도 5c에 도시된 바와 같이, 베이스 기판(110)으로부터 멀리 있는 제1 오목형 부분(1224)의 위치에서의 도전성 구조(181)의 표면은 볼록한 표면이다. 볼록한 표면은 광을 수렴하는 기능을 갖고; 광이 제1 오목형 부분을 관통하는 경우, 볼록한 표면이 광을 수렴시킬 수 있어, 기판 내부의 주변 광의 일부는 제어되지 않은 반사가 방지되며, 주변 광이 디스플레이 기판의 정상 디스플레이에 영향을 주는 현상이 회피된다.
일부 예들에서, 도 4 및 도 5a에 도시된 바와 같이, 베이스 기판(110)에 직교하는 방향에서, 에지에 가까운 제1 오목형 부분(1224)의 적어도 일부는 연속적으로 변경되고, 예를 들어, 도전층(180)에 가까운 제1 에지 부분(12240)의 표면의 제4 경사각이 연속적으로 변경된다. 이러한 방식으로, 광이 제1 오목형 부분을 관통할 수 있더라도, 제1 오목형 부분은 베이스 기판으로부터 멀리 있는 제1 오목형 부분의 위치에 위치되는 도전성 구조의 볼록한 표면이 광 수렴의 역할을 하게 할 수 있어, 전체 디스플레이 기판을 관통하여 발광 영역의 디스플레이 효과에 영향을 주는 광이 방지된다.
일부 예들에서, 도 4 및 5a에 도시된 바와 같이, 제1 오목형 부분(1224)은 도전성 구조에 가깝고, 예를 들어, 제1 드레인 전극(1841)의 표면은 연속적인 아크 표면이거나, 또는 연속적인 아크 표면의 적어도 하나의 세그먼트 및 평면의 적어도 하나의 세그먼트로 구성된 조합된 표면이다. 연속적인 아크 표면, 또는 연속적인 아크 표면의 적어도 하나의 세그먼트 및 평면의 적어도 하나의 세그먼트로 구성된 조합된 표면은 광을 수렴하는 역할을 할 수 있고, 이러한 방식으로, 광이 제1 오목형 부분을 관통할 수 있더라도, 제1 오목형 부분은 또한 광이 전체 디스플레이 기판을 관통하여 사용자에 의해 관측되는 것을 방지할 수 있다. 물론, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않으며, 제1 드레인 전극에 가까운 제1 오목형 부분의 표면은 또한 벤딩된 표면일 수 있다.
일부 예들에서, 도 4 및 도 5a에 도시된 바와 같이, 베이스 기판(110) 상의 제1 콘택트 홀(251)의 정사 투영은 베이스 기판(110) 상의 제1 오목형 부분(1224)의 정사 투영과 적어도 부분적으로 중첩된다. 이러한 방식으로, 도전층(180)에서의 도전성 구조(181), 예를 들어, 제1 드레인 전극(1841)은 제1 콘택트 홀(251)을 통해 제1 오목형 부분(1224)과 연결될 수 있다.
일부 예들에서, 도 4에 도시된 바와 같이, 베이스 기판(110) 상의 전체 제1 오목형 부분(1224)의 돌출부의 형상은 원과 같은 등방성일 수 있고; 또한 정사각형, 직사각형, 타원, 및 레이스트랙과 같은 이방성일 수 있으며, 이들은 본 개시내용의 실시예들에서 제한되지 않는다.
도 6a는 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판 내의 제1 오목형 부분의 단면 개략도이며; 도 6b는 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판 내의 제1 오목형 부분의 단면 개략도이다. 도 6a 및 도 6b에 도시된 바와 같이, 제1 오목형 부분(1224)은 제1 에지 부분(1224)을 포함하고, 도전층(180)에 가까운 제1 에지 부분(12240)의 표면의 제4 경사각(α)은 다음의 수학식을 만족시킨다:
0＜α＜k*H/Lmax,
여기서, Lmax는 베이스 기판 상의 제1 오목형 부분의 정사 투영의 최대 애퍼처이고, H는 제1 본체 부분의 평균 두께이며, k는 1보다 크고 2 이하인 상수이다.
일부 예들에서, 제1 드레인 전극(1841)에 가까운 제1 오목형 부분(1224)의 표면의 각각의 위치의 경사각(α)은 1도 내지 π/18의 범위이다. 예를 들어, 제1 드레인 전극(1841)에 가까운 제1 오목형 부분(1224)의 표면의 각각의 위치의 경사각(α)은 1도 내지 π/36의 범위이다.
일부 예들에서, 도 6a 및 도 6b에 도시된 바와 같이, 베이스 기판(110)에 평행한 방향에서 베이스 기판(110) 상의 제1 오목형 부분(1224)의 정사 투영의 크기 범위는 5 마이크로미터 내지 10 마이크로미터이다. 달리 말하면, 제1 오목형 부분(1224)의 폭의 크기 범위는 5 마이크로미터 내지 10 마이크로미터이다.
예를 들어, 도 6a 및 도 6b에 도시된 바와 같이, 베이스 기판(110)에 평행한 방향에서 베이스 기판(110) 상의 제1 오목형 부분(1224)의 정사 투영의 크기는 7.8 마이크로미터이다.
일부 예들에서, 도 6a 및 도 6b에 도시된 바와 같이, 버퍼 층(130)은: 베이스 기판(110)으로부터 멀리 있는 제1 버퍼 부분(131)의 면이 도전층(180)과 접촉하여 배열되고, 베이스 기판(110)에 가까운 제1 버퍼 부분(131)의 면은 도전성 차광 구조(122)와 접촉하여 배열되는 제1 버퍼 부분(131); 및 베이스 기판(110)으로부터 멀리 있는 제2 버퍼 부분(132)의 면이 층간 절연층(170)과 접촉하여 배열되고, 베이스 기판(110)에 가까운 제2 버퍼 부분(132)의 면은 도전성 차광 구조(122)와 접촉하여 배열되는 제2 버퍼 부분(132)을 포함한다. 이러한 방식으로, 위에서 설명한 도전성 구조(181)가 제1 콘택트 홀(251)에 퇴적되는 경우, 제1 버퍼 부분(131)은 도전성 구조의 일부를 지지하는 역할을 할 수 있고, 도전성 구조는 너무 큰 강하 또는 너무 큰 경사각에 의해 야기되는 분리가 방지된다. 따라서, 디스플레이 기판은 더 높은 수율을 갖는다.
예를 들어, 제1 버퍼 부분(131)은 제1 콘택트 홀(251) 내에 위치되고, 도전성 차광 구조(122)와 접촉하여 배열되며; 제2 버퍼 부분(132)은 제1 오목형 부분(1224)의 중심으로부터 멀리 있는 제1 버퍼 부분(131)의 면 상에 위치된다.
일부 예들에서, 도 6a 및 도 6b에 도시된 바와 같이, 제1 콘택트 홀(251)의 측벽은 적어도: 층간 절연층(170)에 위치된 제1 서브 측벽(2512); 및 버퍼 층(130)에 위치되는 제2 서브 측벽(2514)을 포함하고, 제1 서브 측벽(2512)과 베이스 기판(110) 사이의 끼인각은 제1 경사각(β)을 구성하며, 제2 서브 측벽(2514)과 베이스 기판(110) 사이의 끼인각은 제2 경사각(γ)을 구성하고, 제1 경사각(β)은 제2 경사각(γ)보다 작으며; 제2 서브 측벽(2514)과 제1 버퍼 부분(131) 사이의 접촉 부분은 제1 버퍼 부분(131)과 제2 버퍼 부분(132) 사이에 위치된다. 이러한 디스플레이 기판에서, 버퍼 층의 재료는 층간 절연층의 재료와 상이하기 때문에, 버퍼 층 및 층간 절연층에 대한 에칭제들의 에칭 효율들이 또한 상이하여, 제1 서브 측벽의 형성된 경사각은 제2 서브 측벽의 형성된 경사각과 상이하다. 위에서 설명한 서브 측벽들은 프로세스 조건들 및 다른 이유들로 인해 실제로 완만한 평면들이 아닐 수 있고, 따라서 서브 측벽들 및 베이스 기판들 각각에 의해 형성되는 위에서 설명한 경사각들은 서브 측벽들 및 베이스 기판들 각각의 단면 상에서 동일한 간격들로 배열되는 몇몇 지점들의 연결 라인들 사이의 각도들일 수 있다는 점에 유의하여야 한다.
일부 예들에서, 도 6a 및 도 6b에 도시된 바와 같이, 제1 콘택트 홀(251)의 측벽은: 제1 버퍼 부분(131)에 위치되는 제3 서브 측벽(2516)을 더 포함하고, 제3 서브 측벽(2516)과 베이스 기판(110) 사이의 각도는 제3 경사각(θ)을 구성하고, 제1 경사각(β), 제2 경사각(γ), 및 제3 경사각(θ)은 서로 상이하다.
예를 들어, 제2 경사각(γ)은 제3 경사각(θ)보다 크고, 제1 경사각(β)은 제3 경사각(θ)보다 크다.
일부 예들에서, 도 6a 및 도 6b에 도시된 바와 같이, 제1 콘택트 홀(251)의 반경 방향을 따라, 제1 버퍼 부분(131)의 길이 대 제1 버퍼 부분(131)의 평균 두께의 비율은 베이스 기판(110) 상의 제1 서브 측벽(2512)의 돌출 길이 대 층간 절연층(170)의 평균 두께의 비율보다 크다.
일부 예들에서, 도 6a 및 도 6b에 도시된 바와 같이, 제1 콘택트 홀(251)의 반경 방향을 따라, 베이스 기판(110) 상의 제1 서브 측벽(2512)의 돌출 길이 대 층간 절연층(170)의 평균 두께의 비율은 베이스 기판(110) 상의 제2 서브 측벽(2514)의 돌출 길이 대 버퍼 층(130)의 평균 두께의 비율보다 크다.
예를 들어, 도 6a 및 도 6b에 도시된 바와 같이, 제1 콘택트 홀(251)의 측벽은 층간 절연층(170)에 위치된 제1 서브 측벽(2512), 제1 버퍼 부분(131)에 위치된 제2 서브 측벽(2514), 및 제2 버퍼 부분(132)에 위치된 제3 서브 측벽(2516)을 포함하고; 제1 서브 측벽(2512)은 제2 서브 측벽(2514)과 연결되고, 제1 서브 측벽(2512)의 제1 경사각(β), 제2 서브 측벽(2514)의 제2 경사각(γ), 및 제3 서브 측벽(2516)의 제3 경사각(θ)은 서로 상이하다. 이 디스플레이 기판에서, 버퍼 층의 재료는 층간 절연층의 재료와 상이하기 때문에, 버퍼 층 및 층간 절연층에 대한 에칭제들의 에칭 효율들이 또한 상이하여, 제1 서브 측벽의 형성된 경사각은 제2 서브 측벽의 경사각과 상이하다.
예를 들어, 위에서 설명한 버퍼 층은 상이한 온도들을 갖는 프로세스들에 의해 퇴적될 수 있어, 버퍼 층의 내부는 상이한 밀도들을 갖고, 위에서 설명한 제1 버퍼 부분 및 제2 버퍼 부분이 형성될 수 있다. 물론, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않고, 위에서 설명한 제1 버퍼 부분 및 제2 버퍼 부분은 다른 적절한 방법들에 의해 제조될 수 있다.
일부 예들에서, 도 6a 및 도 6b에 도시된 바와 같이, 제1 서브 측벽(2512)의 제1 경사각(β)은 제2 서브 측벽(2514)의 제2 경사각(γ)보다 작고, 제2 서브 측벽(2514)의 제2 경사각(γ)은 제3 서브 측벽(2516)의 제3 경사각(θ)보다 크고, 제1 서브 측벽(2512)의 제1 경사각(β)은 제3 서브 측벽(2516)의 제3 경사각(θ)보다 크다. 즉, 제2 경사각(γ)은 제1 경사각(β)보다 크고, 제1 경사각(β)은 제3 경사각(θ)보다 크다.
예를 들어, 제4 경사각(α)은 제3 서브 측벽의 제3 경사각(θ)보다 작다.
예를 들어, 도 6a 및 도 6b에 도시된 바와 같이, 제1 서브 측벽(2512)의 제1 경사각(β)의 범위는 45도 내지 75도이고; 제2 서브 측벽(2514)의 제2 경사각(γ)의 범위는 75도 내지 90도이며; 제3 서브 측벽(2516)의 제3 경사각(θ)의 범위는 3도 내지 15도이다.
예를 들어, 도 6a 및 도 6b에 도시된 바와 같이, 베이스 기판(110)에 평행한 방향에서 베이스 기판(110) 상의 제3 서브 측벽(2516)의 정사 투영의 치수 범위는 0.2 마이크로미터 내지 1 마이크로미터이다.
예를 들어, 베이스 기판(110)에 평행한 방향으로 베이스 기판(110) 상의 제3 서브 측벽(2516)의 정사 투영의 치수는 0.5 마이크로미터이다.
일부 예들에서, 도 6a 및 도 6b에 도시된 바와 같이, 베이스 기판(110)에 평행한 방향에서 베이스 기판(110) 상의 제1 오목형 부분(1224)의 정사 투영의 치수 L은 다음의 수학식을 만족시킨다:
2(Acotβ+Bcotγ+Ccotθ)＜L＜D
여기서, A는 제1 버퍼 부분의 최대 두께이고, B는 제2 버퍼 부분의 최대 두께이며, C는 층간 절연층의 최대 두께이고, β는 제1 경사각이며, γ는 제2 경사각이고, θ는 제3 경사각(θ)이며, D는 베이스 기판에 평행한 방향에서 베이스 기판 상의 제1 콘택트 홀의 정사 투영의 최대 치수이다.
예를 들어, 베이스 기판(110)에 평행한 방향에서 베이스 기판(110) 상의 제1 오목형 부분(1224)의 정사 투영의 치수 L은 다음의 수학식을 만족시킨다: 8(Acotβ+Bcotγ+Ccotθ)＜L＜D.
일부 예들에서, 도 6a 및 6b에 도시된 바와 같이, 제1 오목형 부분(1224)은 제1 에지 부분(12240)을 포함하고, 도전층(180)에 가까운 제1 에지 부분(12240)의 표면의 제4 경사각(α)은 제3 서브 측벽(2516)의 제3 경사각보다 작고, 수학식 (Acotβ+Bcotγ+Ccotθ+L/2tanα)≤D/2가 만족되며, A는 제1 버퍼 부분의 최대 두께이며, B는 제2 버퍼 부분의 최대 두께이고, C는 층간 절연층의 최대 두께이며, β는 제1 경사각이며, γ는 제2 경사각이고, θ는 제3 경사각이고, D는 베이스 기판에 평행한 방향에서 베이스 기판 상의 제1 콘택트 홀의 정사 투영의 최대 치수이다.
일부 예들에서, 도 4 및 도 5a에 도시된 바와 같이, 디스플레이 기판(100)은 게이트 절연층(150) 및 게이트 전극층(160)을 더 포함하고; 게이트 절연층(150)은 베이스 기판(110)으로부터 멀리 있는 반도체 층(140)의 면 상에 위치되고; 게이트 전극층(160)은 게이트 절연층(150)과 층간 절연층(170) 사이에 위치된다. 이러한 방식으로, 디스플레이 기판(100)의 픽셀 구동 회로는 상단 게이트 박막 트랜지스터들을 사용하므로, 픽셀 구동 회로는 단채널의 특성을 갖고, 그 온 상태 전류(Ion)는 효과적으로 증가될 수 있으며, 따라서, 디스플레이 효과가 상당히 개선될 수 있고 전력 소비가 감소될 수 있다.
일부 예들에서, 도 4 및 도 5a에 도시된 바와 같이, 디스플레이 기판(100)은 패시베이션 층(190), 컬러 필터층(200), 평탄화 층(210) 및 애노드 층(220)을 더 포함하고; 패시베이션 층(190)은 베이스 기판(110)으로부터 멀리 있는 도전층(180)의 면 상에 위치되며; 컬러 필터층(200)은 도전층(180)으로부터 멀리 있는 패시베이션 층(190)의 면 상에 위치되고, 컬러 필터층(200)은 상이한 컬러들을 갖는 적어도 3개의 컬러 필터들(350)을 포함하며; 평탄화 층(210)은 패시베이션 층(190)으로부터 멀리 있는 컬러 필터층(200)의 면 상에 위치되고; 애노드 층(220)은 컬러 필터층(200)으로부터 멀리 있는 평탄화 층(210)의 면 상에 위치된다.
도 7a는 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판 내의 픽셀 구동 회로의 평면 개략도이며; 도 7b는 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판 내의 픽셀 구동 회로의 평면 개략도이다. 도 4, 도 5a, 도 5b, 도 7a 및 도 7b에 도시된 바와 같이, 각각의 서브픽셀들(300)은 픽셀 구동 회로(320)를 포함하고, 픽셀 구동 회로(320)는 제1 박막 트랜지스터(T1)를 포함하며, 제1 박막 트랜지스터(T1)는 제1 활성 층(141), 제1 게이트 전극(161), 제1 소스 전극(1821), 및 위에서 설명한 제1 드레인 전극(1841)을 더 포함하고; 제1 활성 층(141)은 반도체 층(140)에 위치되고, 제1 채널 영역(141C) 및 제1 채널 영역(141C)의 2개의 측면 상에 각각 위치되는 제1 소스 전극 영역(141S) 및 제1 드레인 전극 영역(141D)을 포함하고; 제1 게이트 전극(161)은 게이트 전극층(160)에 위치되며, 베이스 기판(110) 상의 제1 게이트 전극(161)의 정사 투영은 베이스 기판(110) 상의 제1 채널 영역(141C)의 정사 투영과 적어도 부분적으로 중첩되고, 제1 소스 전극(1821) 및 제1 드레인 전극(1841) 양자 모두는 도전층(180)에 위치된다.
일부 예들에서, 게이트 전극층(160)의 재료는, 구리, 몰리브덴, 및 티타늄으로 이루어지는 그룹으로부터 선택된 적어도 하나일 수 있다. 예를 들어, 게이트 전극층(160)은 또한 상단에 구리층을 갖고 하단에 몰리브덴-티타늄 혼합물을 갖는 다층 구조일 수 있으며, 이때 하부층에 몰리브덴-티타늄 혼합물은 상부층에서 구리 재료의 확산을 방지할 수 있고, 신호 라인의 전기 연결 특성에 대한 영향이 회피될 수 있다. 물론, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않으며, 제1 게이트 전극 및 제2 게이트 전극은 또한 다른 재료들로 제조될 수 있다.
예를 들어, 게이트 전극층은 단층 구조 또는 다층 구조이고, 본 개시내용의 실시예들은 본 명세서에서 제한되지 않는다.
일부 예들에서, 도 5a, 도 7a, 및 도 7b에 도시된 바와 같이, 디스플레이 기판(100)은 제1 비아 홀(261) 및 제2 비아 홀(262)을 더 포함하고; 제1 비아 홀(261) 및 제2 비아 홀(262)은 층간 절연층(170)에 위치되고, 제1 소스 전극(1821)은 제1 비아 홀(261)을 통해 제1 소스 전극 영역(141S)과 연결되며, 제1 드레인 전극(1841)은 제2 비아 홀(262)을 통해 제1 드레인 전극 영역(141D)과 연결된다. 이러한 방식으로, 위에서 설명한 제1 게이트 전극, 제1 활성 층, 제1 소스 전극, 및 제1 드레인 전극은 위에서 설명한 제1 박막 트랜지스터를 구성할 수 있다. 제1 박막 트랜지스터는 단채널의 특성을 갖는 상단 게이트 유형의 박막 트랜지스터일 수 있고, 그 온 상태 전류(Ion)는 효과적으로 증가될 수 있어, 따라서, 디스플레이 효과가 상당히 개선될 수 있고, 전력 소비가 감소될 수 있다.
일부 예들에서, 도 5b, 도 7a, 및 도 7b에 도시된 바와 같이, 제2 박막 트랜지스터(T2)는 제2 활성 층(142), 제2 게이트 전극(162), 제2 소스 전극(1822), 및 제2 드레인 전극(1842)을 더 포함하고; 제2 활성 층(142)은 반도체 층(140)에 위치되고, 제2 채널 영역(142C), 및 제2 채널 영역(142C)의 2개의 측면 상에 위치되는 제2 소스 전극 영역(142S) 및 제2 드레인 전극 영역(142D)을 포함하며; 제2 게이트 전극(162)은 게이트 전극층(160)에 위치되고, 베이스 기판(110) 상의 제2 게이트 전극(162)의 정사 투영은 베이스 기판(110) 상의 제2 채널 영역(142C)의 정사 투영과 적어도 부분적으로 중첩되며, 제2 소스 전극(1822) 및 제2 드레인 전극(1842)은 양자 모두 도전층(180)에 위치된다. 제2 소스 전극(1822)은 층간 절연층(170)의 비아 홀(H3)을 통해 제2 소스 전극 영역(142S)과 연결되고, 제2 드레인 전극(1842)은 층간 절연층(170)의 비아 홀(H4)을 통해 제2 드레인 전극 영역(142D)과 연결된다. 따라서, 위에서 설명한 제2 게이트 전극, 제2 활성 층, 제2 소스 전극, 및 제2 드레인 전극은 위에서 설명한 제2 박막 트랜지스터를 구성할 수 있다. 제2 박막 트랜지스터는 단채널의 특성을 갖는 상단 게이트 유형의 박막 트랜지스터일 수 있고, 그 온 상태 전류(Ion)는 효과적으로 증가될 수 있어, 따라서, 디스플레이 효과가 상당히 개선될 수 있고, 전력 소비가 감소될 수 있다.
일부 예들에서, 도 5b, 도 7a, 및 도 7b에 도시된 바와 같이, 제3 박막 트랜지스터(T3)는 제3 활성 층(143), 제3 게이트 전극(163), 제3 소스 전극(1823), 및 제3 드레인 전극(1843)을 더 포함하고; 제3 활성 층(143)은 반도체 층(140)에 위치되며, 제3 채널 영역(143C), 및 제3 채널 영역(143C)의 2개의 측면 상에 위치되는 제3 소스 전극 영역(143S) 및 제3 드레인 전극 영역(143D)을 포함하고; 제3 게이트 전극(163)은 게이트 전극층(160)에 위치되며, 베이스 기판(110) 상의 제3 게이트 전극(163)의 정사 투영은 베이스 기판(110) 상의 제3 채널 영역(143C)의 정사 투영과 적어도 부분적으로 중첩되고, 제3 소스 전극(1823) 및 제3 드레인 전극(1843)은 양자 모두 도전층(180)에 위치된다. 제3 소스 전극(1823)은 층간 절연층(170)의 비아 홀(H5)을 통해 제3 소스 전극 영역(143S)과 연결되고, 제3 드레인 전극(1843)은 층간 절연층(170)의 비아 홀(H6)을 통해 제3 드레인 전극 영역(143D)과 연결된다. 따라서, 위에서 설명한 제3 게이트 전극, 제3 활성 층, 제3 소스 전극, 및 제3 드레인 전극은 위에서 설명한 제3 박막 트랜지스터를 구성할 수 있다. 제3 박막 트랜지스터는 상단 게이트 유형의 박막 트랜지스터일 수 있고, 단채널의 특성을 가지며, 그 온 상태 전류(Ion)는 효과적으로 증가될 수 있어, 따라서, 디스플레이 효과가 상당히 개선될 수 있고, 전력 소비가 감소될 수 있다.
일부 예들에서, 도 4, 도 5a, 도 5b, 도 7a 및 도 7b에 도시된 바와 같이, 애노드 홀(263)은 패시베이션 층(190) 및 위에서 설명한 평탄화 층(210)을 관통할 수 있고, 애노드(225)는 패시베이션 층(190) 및 평탄화 층(210)의 애노드 홀(263)을 통해 제1 드레인 전극(1841)과 연결된다. 이러한 방식으로, 디스플레이 기판은 제1 박막 트랜지스터를 통해 애노드에 구동 전류를 인가할 수 있고, 애노드에 대응하는 발광층은 발광 디스플레이를 수행하도록 구동된다.
일부 예들에서, 도 7a 및 도 7b에 도시된 바와 같이, 제1 비아 홀(261), 제2 비아 홀(262), 제1 콘택트 홀(251), 및 애노드 홀(263)이 순차적으로 배열된다.
예를 들어, 베이스 기판(110) 상의 제1 비아 홀(261)의 정사 투영의 형상, 베이스 기판(110) 상의 제2 비아 홀(262)의 정사 투영의 형상, 베이스 기판(110) 상의 제1 콘택트 홀(251)의 정사 투영의 형상, 및 베이스 기판(110) 상의 애노드 홀(263)의 정사 투영의 형상은 등방성 형상들, 예를 들어, 원들, 또는 이방성 형상들, 예를 들어, 직사각형들, 타원들, 및 레이스트랙들일 수 있고; 본 개시내용의 실시예들은 본 명세서에서 제한되지 않는다. 또한, 베이스 기판 상의 제1 비아 홀의 정사 투영, 베이스 기판 상의 제2 비아 홀의 정사 투영, 베이스 기판 상의 제1 콘택트 홀의 정사 투영, 및 베이스 기판 상의 제3 비아 홀의 정사 투영의 특정 형상들은 각각의 위치에서 홀의 긴 변 또는 짧은 변의 연장 방향을 조정하기 위해 디스플레이 기판의 레이아웃의 국부 실제 공간 제약들에 따라 조정될 수 있다.
일부 예들에서, 도 4, 도 5a, 도 5b, 도 7a 및 도 7b에 도시된 바와 같이, 픽셀 구동 회로(320)는 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3)를 더 포함하고; 제2 박막 트랜지스터(T2)는 제2 게이트 전극(162), 제2 소스 전극(1822), 및 제2 드레인 전극(1842)을 포함하고, 제3 박막 트랜지스터(T3)는 제3 게이트 전극(163), 제3 소스 전극(1823), 및 제3 드레인 전극(1843)을 포함한다. 반도체 층(140)은 도전성 블록(147)을 더 포함한다.
도 8은 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판 내의 픽셀 구동 회로의 등가 회로도이다. 도 7a, 도 7b 및 도 8에 도시된 바와 같이, 제1 박막 트랜지스터(T1)의 제1 소스 전극(1821)은 전력 라인(186)과 연결될 수 있고, 제2 박막 트랜지스터(T2)의 제2 소스 전극(1822)은 데이터 라인(185)과 연결되며, 제2 박막 트랜지스터(T2)의 제2 게이트 전극(162)은 제1 게이트 라인(165)과 연결되고; 예를 들어, 제2 박막 트랜지스터(T2)의 제2 활성 층(142)의 제1 게이트 라인(165)과 제2 채널 영역(142C)의 중첩 부분은 제2 게이트 전극(162)이며; 제2 박막 트랜지스터(T2)의 제2 드레인 전극(1842)은 제1 박막 트랜지스터(T1)의 제1 게이트 전극(161) 및 도전성 블록(147)과 각각 연결되고; 제3 박막 트랜지스터(T3)의 제3 게이트 전극(163)은 제2 게이트 라인(166)과 연결되며; 제3 박막 트랜지스터(T3)의 제3 소스 전극(1823)은 감지 라인(187)과 연결되고; 제3 박막 트랜지스터(T3)의 제3 드레인 전극(1843)은 제1 박막 트랜지스터(T1)의 제1 드레인 전극(1841)과 연결된다. 이때, 애노드(225)와 도전성 차광 구조(122) 사이에 위치되는 애노드(225), 도전성 차광 구조(122), 제2 드레인 전극(1842) 및 도전성 블록(147)은 샌드위치 커패시터, 즉 픽셀 구동 회로의 저장 커패시터(Cst)를 형성한다. 도전성 차광 구조(122) 및 애노드(225)는 저장 커패시터의 하나의 극과 동일한 전위(제1 박막 트랜지스터가 턴온되는 경우, 도전성 차광 구조는 제3 비아 홀을 통해 애노드와 전기적으로 연결됨)에 있고, 도전성 블록(147)은 저장 커패시터의 다른 극이다.
예를 들어, 도 5b, 도 7a 및 도 7b에 도시된 바와 같이, 도전성 블록(147)은 반도체 층(140) 내에 위치되고; 도전성 블록(147)은 제1 박막 트랜지스터(T1)의 활성 층, 제2 박막 트랜지스터(T2)의 활성 층, 및 제3 박막 트랜지스터(T3)의 활성 층으로부터 분리될 수 있고, 즉, 도전성 블록(147)은 제1 박막 트랜지스터(T1)의 활성 층, 제2 박막 트랜지스터(T2)의 활성 층, 및 제3 박막 트랜지스터(T3)와는 독립적인 도전성 반도체 블록이다. 물론, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않고, 도전성 블록은 또한 제1 박막 트랜지스터의 활성 층, 제2 박막 트랜지스터의 활성 층 및 제3 박막 트랜지스터의 활성 층과 연결될 수 있지만, 비도전 반도체 공간이 도전성 블록과 이들 활성 층들 사이에 제공된다.
예를 들어, 도 7a 및 7b에 도시된 바와 같이, 제2 게이트 라인(166)이 제3 박막 트랜지스터(T3)의 제3 활성 층(143)의 제3 채널 영역(143C)과 중첩되는 부분은 제3 게이트 전극(163)이다. 이러한 방식으로, 디스플레이 기판은 제3 박막 트랜지스터(T3)의 일부를 제1 본체 부분(1220)이 위치되는 위치 밖에 배열할 수 있고, 즉, 베이스 기판(110) 상의 제3 박막 트랜지스터(T3)의 일부의 정사 투영은 베이스 기판(110) 상의 제1 본체 부분(1220)의 정사 투영 밖에 있다. 이러한 방식으로, 디스플레이 기판은 제2 게이트 라인(166)의 2개의 측면들 상의 공간을 이용할 수 있어, 트랜지스터들의 분포가 최적화되고, 공간의 활용이 개선된다. 예를 들어, 도 7a 및 도 7b에 도시된 바와 같이, 제3 박막 트랜지스터(T3)의 제3 활성 층(143)의 제3 채널 영역(143C)과 제2 게이트 라인(166)의 중첩 부분이 제3 게이트 전극(163)이기 때문에, 제3 박막 트랜지스터(T3)의 일부는 또한 제1 본체 부분(1220)으로부터 멀리 있는 제2 게이트 라인(166)의 면 상에 위치될 수 있다.
일부 예들에서, 도 7a 및 도 7b에 도시된 바와 같이, 제2 드레인 전극(1842) 및 제1 게이트 전극(161)은 동일한 비아 홀을 통해 제2 활성 층(142)의 드레인 전극 영역과 연결될 수 있어, 제1 게이트 전극(161)을 차폐하는 제2 드레인 전극(1842)의 면적이 감소될 수 있고, 실제 프로세스에서 막 형성 형태의 계승에 의해 야기되는 단락 및 ILD 층의 파괴의 위험이 감소된다. 또한, 제2 드레인 전극(1842) 및 제1 게이트 전극(161)은 동일한 비아 홀을 통해 제2 활성 층(142)의 드레인 전극 영역과 연결될 수 있고, 제2 활성 층(142) 상의 비아 홀들의 수가 또한 감소될 수 있고, 제품 수율이 개선될 수 있다.
도 9는 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판 내의 픽셀 구동 회로 내의 각각의 신호 라인들 상의 신호들의 타이밍도이다. 이하에서, 본 개시내용의 픽셀 구동 회로의 작동 흐름을 도 8에 도시된 등가 회로도 및 도 9에 도시된 타이밍도를 참조하여 설명할 것이다.
도 8 및 도 9에 도시된 바와 같이, 도 8의 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 및 제3 박막 트랜지스터(T3)를 P-형 트랜지스터로 예로서 취하면, 데이터 기입 페이즈 및 리셋 페이즈에서, 제1 게이트 라인(165) 상의 신호 및 제2 게이트 라인(166) 상의 신호 양자 모두는 턴온 신호이고, 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3)는 턴온되며, 데이터 신호(DT)는 제2 박막 트랜지스터(T2), 즉, 위에서 설명한 도전성 블록(147)을 통해 제1 박막 트랜지스터(T1)의 제1 게이트 전극(161) 및 저장 커패시터(Cst)의 제1 전극에 전송되고; 이때, 리셋 신호는 감지 라인(187) 및 제3 박막 트랜지스터(T3)를 통해 애노드(225)에 리셋 신호를 기입하며; 제1 박막 트랜지스터(T1)는 턴온되고 애노드(225)는 작동 전압으로 충전되고; 발광 페이즈에서, 제1 게이트 라인(165) 상의 신호 및 제2 게이트 라인(166) 상의 신호 양자 모두는 턴오프 신호들이고, 저장 커패시터(Cst)의 부트스트랩 효과로 인해, 저장 커패시터(Cst)의 2개의 단부들에서의 전압들은 변경되지 않은 상태로 유지되고, 제1 박막 트랜지스터(T1)는 포화된 상태로 작동하고 대응하는 전류는 변경되지 않은 상태로 유지되고; 이때, 전력 라인(186) 상의 구동 전류는 제1 박막 트랜지스터(T1)를 통해 애노드(225)로 유동하므로, 대응하는 발광층이 광을 방출하도록 구동된다.
도 8 및 도 9에 도시된 바와 같이, 픽셀 구동 회로의 작동 프로세스는 외부 보상 프로세스를 더 포함할 수 있고; 외부 보상 프로세스에서, 제1 게이트 라인(165) 상의 신호 및 제2 게이트 라인(166) 상의 신호 양자 모두는 턴온 신호들이며, 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3)는 양자 모두 턴온되고, 데이터 신호(DT)는 제2 박막 트랜지스터(T2)를 통해 제1 박막 트랜지스터(T1)의 제1 게이트 전극(161)에 전송되며; 이때, 아날로그-디지털 변환기는 감지 라인(187) 및 제3 박막 트랜지스터(T3)를 통해 리셋 신호를 노드(S)에 기입할 수 있고, 제1 트랜지스터(T1)는 턴온되고 제1 박막 트랜지스터가 턴오프될 때까지 노드(S)를 충전하며, 디지털-아날로그 변환기는 감지 라인(187) 상의 전압들을 샘플링하여 제1 박막 트랜지스터(T1)의 임계 전압을 획득한다. 외부 보상 프로세스는 디스플레이 디바이스가 턴오프되는 경우에 수행될 수 있다는 점에 유의하여야 한다.
일부 예들에서, 도 4, 도 5a, 도 7a 및 도 7b에 도시된 바와 같이, 베이스 기판(110) 상의 제1 채널 영역(141C)의 정사 투영은 베이스 기판(110) 상의 제1 본체 부분(1220)의 정사 투영에 속한다. 이러한 방식으로, 제1 본체 부분(1220)은 제1 채널 영역(141C)으로부터의 광을 차단할 수 있어, 제1 박막 트랜지스터가 안정화될 수 있고, 디스플레이 품질 및 서비스 수명이 개선될 수 있다.
예를 들어, 도 4, 도 5a, 도 7a, 및 도 7b에 도시된 바와 같이, 베이스 기판(110) 상의 픽셀 구동 회로(320)의 정사 투영은 베이스 기판(110) 상의 도전성 차광 구조(122)의 정사 투영과 적어도 부분적으로 중첩되어, 전체 픽셀 구동 회로(320) 내의 다양한 트랜지스터들 또는 저장 커패시터들이 주변 광으로부터 보호될 수 있고, 따라서, 픽셀 구동 회로(320)의 안정성이 개선될 수 있다.
일부 예들에서, 도 4 및 도 5a에 도시된 바와 같이, 위에서 설명한 도전성 차광 구조(122)는 제1 절연 부분(1221)을 더 포함할 수 있고; 베이스 기판(110) 상의 제1 절연 부분(1221)의 정사 투영은 베이스 기판(110) 상의 제1 비아 홀(261)의 정사 투영과 적어도 부분적으로 중첩되며, 베이스 기판(110) 상의 제1 절연 부분(1221)의 정사 투영은 베이스 기판(110) 상의 제1 소스 전극 영역(141S)의 정사 투영과 적어도 부분적으로 중첩된다. 위에서 설명한 제1 절연 부분은 도전성 차광 구조의 일부이고, 제1 절연 부분은 도전성 차광 구조의 다른 부분들에 대하여 다른 부분들로부터 절연된다. 디스플레이 기판에서, 반도체 층 자체가 얇고 제1 소스 전극 영역이 부분적으로 결손되는 경우, 그리고 에칭제가 제1 소스 전극 영역으로부터 아래로 제1 절연 부분까지 에칭되는 경우, 제1 절연 부분은 도전성 차광 구조의 다른 부분들로부터 절연되므로, 제1 소스 전극이 제1 비아 홀을 통해 제1 절연 부분과 연결되더라도, 제1 소스 전극이 도전성 차광 구조의 다른 부분들과 전기적으로 연결되게 하지 않을 것이다. 이러한 방식으로, 디스플레이 기판은 프로세스 위험을 감소시키고 수율을 개선할 수 있다.
도 10a는 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판 내의 도전성 차광 구조의 평면 개략도이다. 도 10a에 도시된 바와 같이, 제1 절연 부분(1221)은 제1 중공 부분(1221A)을 포함하고, 제1 중공 부분(1221A)은 버퍼 층(130)의 재료로 채워진다. 이러한 방식으로, 제1 절연 부분(1221)은 제1 중공 부분(1221A)을 통해 도전성 차광 구조(122)의 다른 부분들로부터 절연될 수 있다. 제1 절연 부분(1221) 자체는 제1 중공 부분(1221A)일 수 있고, 즉, 제1 절연 부분(1221)은 도전성 차광 구조(122)가 제거된 부분일 수 있다는 점에 유의해야 한다.
도 10b는 본 개시내용의 실시예에 의해 제공되는 또 다른 디스플레이 기판 내의 도전성 차광 구조의 평면 개략도이다. 도 10b에 도시된 바와 같이, 제1 중공 부분(1221A)은 제1 중공 링일 수 있고, 즉, 제1 중공 부분은 링 형상의 중공 부분일 수 있다. 제1 중공 링(1221A)의 내부 부분(1221B)과 제1 중공 링(1221A)의 외측면 양자 모두는 도전성 차광 구조(122)의 재료이다. 이러한 방식으로, 제1 절연 부분(1221)은 제1 중공 링(1221A)을 제공함으로써 도전성 차광 구조(122)의 다른 부분들로부터 절연될 수 있다.
도 10c는 본 개시내용의 실시예에 의해 제공되는 또 다른 디스플레이 기판 내의 도전성 차광 구조의 평면 개략도이다. 도 10c에 도시된 바와 같이, 제1 절연 부분(1221)은 산화 부분이다. 즉, 도전성 차광 구조(122)의 일부를 산화 프로세스를 통해 산화시켜, 위에서 설명한 제1 절연 부분(1221)을 형성할 수 있다.
도 11a는 본 개시내용의 실시예에 의해 제공되는 다른 디스플레이 기판의 평면 개략도이다. 도 11a에 도시된 바와 같이, 각각의 서브픽셀들(300)은 구동 영역(310) 및 발광 영역(330)을 포함하고; 도전성 차광 구조(122)는 구동 영역(310)에 위치된다. 디스플레이 기판에서, 베이스 기판(110) 상의 픽셀 구동 회로(310)의 정사 투영이 구동 영역(310)과 중첩하기 때문에, 구동 영역(310)에 도전성 차광 구조(122)를 배열함으로써, 한편으로는, 주변 광이 픽셀 구동 회로 내의 박막 트랜지스터들에 영향을 미치는 것이 방지될 수 있고, 다른 한편으로는, 주변 광이 구동 영역을 통과하여 디스플레이 기판의 정상 디스플레이에 영향을 미치는 것이 방지될 수 있다. 디스플레이 기판의 발광 방향은 애노드 층으로부터 베이스 기판으로의 방향일 수 있고, 즉, 디스플레이 기판은 하단 방출 모드를 채택하고, 디스플레이 기판의 발광 방향은 또한 베이스 기판으로부터 애노드 층으로의 방향일 수 있고, 즉, 디스플레이 기판은 상단 방출 모드를 채택한다는 점에 유의해야 한다.
일부 예들에서, 도 11a에 도시된 바와 같이, 디스플레이 기판(100)은 제1 게이트 라인(165), 제2 게이트 라인(166), 데이터 라인(185), 전력 라인(186), 및 감지 라인(187)을 더 포함하고; 제1 게이트 라인(165) 및 제2 게이트 라인(166) 양자 모두는 게이트 전극층(160)에 위치되고, 제1 게이트 라인(165) 및 제2 게이트 라인(166) 양자 모두는 제1 방향을 따라 연장되며; 데이터 라인(185), 전력 라인(186), 및 감지 라인(187)은 모두 도전층(180)에 위치되고, 모두 제2 방향을 따라 연장된다. 복수의 서브픽셀들(300)은 제1 방향 및 제2 방향을 따라 어레이로 배열되어 제2 방향으로 배열된 복수의 서브픽셀 행들(370) 및 제1 방향으로 배열된 복수의 서브픽셀 열들(380)을 형성한다. 복수의 서브픽셀 행들(370) 각각에서, 제1 게이트 라인(165)은 구동 영역(310)과 발광 영역(330) 사이에 위치되고, 제2 게이트 라인(166)은 2개의 인접한 서브픽셀 행들(370) 사이에 위치되며; 전력 라인(186), 감지 라인(187), 및 데이터 라인(185)은 모두 2개의 인접한 서브픽셀 열들(380) 사이에 위치된다. 위에서 설명한 제1 방향은 서브픽셀 어레이의 행 방향일 수 있다는 점에 유의해야 한다. 위에서 설명한 제2 방향은 서브픽셀 어레이의 열 방향일 수 있다.
일부 예들에서, 도 11a에 도시된 바와 같이, 제1 박막 트랜지스터(T1)의 제1 소스 전극(1821)은 제1 연결 부분(1868)을 통해 전력 라인(186)과 연결되고, 제2 박막 트랜지스터(T2)의 제2 소스 전극(1822)은 제2 연결 부분(1858)을 통해 데이터 라인(185)과 연결되며, 제1 연결 부분(1868A)은 전력 라인(186)과 동일한 층에 배열되고, 제2 연결 부분(1858)은 데이터 라인(185)과 동일한 층에 배열된다.
일부 예들에서, 도 11a에 도시된 바와 같이, 제1 소스 전극(1821)으로부터 제1 드레인 전극(1841)으로의 방향(즉, 제1 채널 영역의 연장 방향)은 제1 연결 부분(1868)의 연장 방향과 교차하고, 제2 소스 전극(1822)으로부터 제2 드레인 전극(1842)으로의 방향(즉, 제2 채널 영역의 연장 방향)은 제2 연결 부분(1858)의 연장 방향과 교차한다.
예를 들어, 도 11a에 도시된 바와 같이, 제3 소스 전극(1823)으로부터 제3 드레인 전극(1843)으로의 방향(즉, 제2 채널 영역의 연장 방향)은 제2 게이트 라인(166)의 연장 방향과 교차한다. 이러한 방식으로, 한편으로는, 제3 박막 트랜지스터(T3)의 제3 활성 층(143)의 제2 게이트 라인(166) 및 제3 채널 영역(143C)의 중첩 부분이 제3 게이트 전극(163)의 역할을 할 수 있어, 제2 게이트 라인(166)의 2개의 측면 상의 공간이 사용될 수 있고, 트랜지스터들의 분포가 최적화되어 공간 활용률이 개선되며; 다른 한편으로는, 제2 게이트 라인(166)은 제2 게이트 라인(166)으로부터 돌출하거나 벤딩된 게이트 전극 부분이 제공될 필요가 없어, 제2 게이트 라인(166) 상의 전압 강하가 감소될 수 있고, 제2 게이트 라인(166)의 전기적 성능이 개선될 수 있다.
예를 들어, 도 11a에 도시된 바와 같이, 제1 소스 전극(1821)으로부터 제1 드레인 전극(1841)으로의 방향(즉, 제1 채널 영역의 연장 방향)은 전력 라인(186)의 연장 방향과 실질적으로 평행하고, 제2 소스 전극(1822)으로부터 제2 드레인 전극(1842)으로의 방향(즉, 제2 채널 영역의 연장 방향)은 데이터 라인(185)의 연장 방향과 실질적으로 평행하다. 위에서 설명한 "실질적으로 평행"은 완전히 평행한 경우를 포함하고, 2개의 방향 사이의 끼인각이 10도 미만인 경우를 포함한다는 점에 유의해야 한다.
예를 들어, 도 11a에 도시된 바와 같이, 제3 소스 전극(1823)으로부터 제3 드레인 전극(1843)으로의 방향(즉, 제2 채널 영역의 연장 방향)은 감지 라인(187)의 연장 방향에 실질적으로 평행하다.
일부 예들에서, 도 11a에 도시된 바와 같이, 디스플레이 기판(100)은 위에서 설명한 전력 라인(186) 및 전력 연결 라인(1865)을 포함하고; 전력 라인(186)은 도전층(180)에 위치되며; 전력 연결 라인(1865)과 도전성 차광 구조(122)는 동일한 층에 배열되고, 즉, 전력 연결 라인(1865)과 도전성 차광 구조(122)는 동일한 패터닝 프로세스를 통해 동일한 막 층을 사용함으로써 형성될 수 있다.
일부 예들에서, 도 11a에 도시된 바와 같이, 전력 연결 라인(1865)은 제2 본체 부분(1865A) 및 복수의 전력 오목형 부분들(1865K)을 포함하고, 베이스 기판(110)에 직교하는 방향에서의 전원 오목형 부분들(1865K)의 평균 두께는 베이스 기판(110)에 직교하는 방향에서의 제2 본체 부분(1865A)의 평균 두께보다 작으며, 도전층(180)에 가까운 전력 오목형 부분(1865K)의 표면의 면적은 베이스 기판(110) 상의 전력 오목형 부분(1865K)의 정사 투영의 면적보다 더 크다.
일부 예들에서, 도 11a에 도시된 바와 같이, 전력 연결 라인(1865)은 제2 본체 부분(1865A) 및 복수의 전력 오목형 부분들(1865K)을 포함하고, 복수의 전력 오목형 부분(1865K)은 전력 라인(186)을 복수의 서브픽셀들(300)의 픽셀 구동 회로들(320)과 전기적으로 연결하는 데 사용될 수 있다. 전원 오목형 부분들(1865K)은 전력 연결 라인(1865) 내로 오목하게 되기 때문에, 도전층(180)에 가까운 전력 오목형 부분들(1865K) 각각의 표면의 면적은 베이스 기판(110) 상의 대응하는 전력 오목형 부분(1865K)의 정사 투영의 면적보다 커서, 전기 연결의 접촉 면적이 증가될 수 있고, 접촉이 더 충분할 수 있으며, 접촉 저항이 감소되고, 전기 연결 효과가 개선되며 IR 강하와 같은 문제들이 효과적으로 회피된다.
도 11b는 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판 내의 전력 오목형 부분 또는 감지 오목형 부분의 광 수렴 효과의 개략도이다. 도 11a 및 도 11b에 도시된 바와 같이, 베이스 기판(110) 상의 복수의 전력 오목형 부분들(1865K) 중 적어도 하나의 정사 투영은 베이스 기판(110) 상의 컬러 필터층(200) 내의 컬러 필터(350)의 정사 투영과 적어도 부분적으로 중첩된다. 제1 오목형 부분들과 유사하게, 전력 오목형 부분들은 또한 광을 수렴시키는 기능을 가지며, 전력 오목형 부분들은 주변 광이 대응하는 컬러 필터들에 포커싱될 수 있도록 컬러 필터들과 적어도 부분적으로 중첩될 수 있기 때문에, 주변 광에 의해 야기되는 불균일한 디스플레이를 효과적으로 방지하고 외관에 영향을 미치는 것을 회피할 수 있다.
도 11c는 본 개시내용의 실시예에 의해 제공되는 베이스 기판에 직교하는 방향에서의 디스플레이 기판 내의 전력 오목형 부분의 단면 개략도이다. 도 11c에 도시된 바와 같이, 도전층(180)에 가까운 전원 오목형 부분(1865K)의 표면의 경사각은 도전층에 가까운 제1 오목형 부분의 표면의 경사각과 동일할 수 있다. 물론, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않고, 도전층에 가까운 전력 오목형 부분의 표면의 경사각은 도전층에 가까운 제1 오목형 부분의 표면의 경사각과 상이할 수 있다.
일부 예들에서, 도 11c에 도시된 바와 같이, 제1 오목형 부분(1224)과 유사하게, 전력 오목형 부분(1865K)은 제2 에지 부분(18650)을 포함하고; 전력 오목형 부분(1865K)의 에지로부터 전력 오목형 부분(1865K)의 중심으로의 방향에서, 베이스 기판(110)에 직교하는 방향에서의 제2 에지 부분(18650)의 두께는 연속적으로 그리고 점진적으로 감소한다. 베이스 기판에 직교하는 방향에서 에지에 가까운 전력 오목형 부분의 일부의 평균 두께가 베이스 기판에 직교하는 방향에서 제1 본체 부분의 평균 두께보다 작기 때문에, 전력 오목형 부분의 차광 성능이 영향을 받을 수 있다. 그러나, 본 예에 제공되는 디스플레이 기판에서는, 적어도 에지에 가까운 전력 오목형 부분의 일부, 즉, 베이스 기판에 직교하는 방향에서 제2 에지 부분(18650)의 두께가 연속적으로 그리고 점진적으로 감소되어, 베이스 기판으로부터 멀리 있는 전원 오목형 부분의 위치에서의 도전성 부분(예를 들어, 전력 라인의 일부)의 표면이 볼록한 표면이 되기 때문에, 볼록한 표면은 광을 수렴하는 기능을 가지며; 광이 전력 오목형 부분을 관통하는 경우에, 볼록한 표면이 광을 수렴시킬 수 있어, 주변 광의 일부는 디스플레이 기판 내부에서 제어되지 않는 반사가 방지되고, 이에 의해 디스플레이 기판의 정상 디스플레이에 대한 주변 광의 영향을 회피한다.
예를 들어, 도 11c에 도시된 바와 같이, 베이스 기판(110)으로부터 멀리 있는 전력 오목형 부분(1865K)의 위치에서 도전성 부분(예를 들어, 전력 라인의 일부)의 표면은 볼록한 표면이고, 볼록한 표면은 광을 수렴시키는 기능을 가지며; 광이 전력 오목형 부분을 관통할 수 있는 경우에, 볼록한 표면이 광을 수렴시킬 수 있어, 주변 광의 일부는 기판 내부에서 제어되지 않는 반사가 방지되고, 이에 의해 디스플레이 기판의 정상 디스플레이에 대한 주변 광의 영향을 회피한다.
일부 예들에서, 도 11c에 도시된 바와 같이, 제1 오목형 부분(1224)과 유사하게, 베이스 기판(110)에 직교하는 방향에서, 에지에 가까운 전력 오목형 부분(1865K)의 적어도 일부, 예를 들어, 위에서 설명한 제2 에지 부분(18650)의 도전층의 도전층(180)의 표면의 제5 경사각은 연속적으로 변경된다. 이러한 방식으로, 광이 전력 오목형 부분을 관통할 수 있더라도, 전력 오목형 부분은 베이스 기판으로부터 멀리 있는 전력 오목형 부분의 위치에 위치되는 도전성 부분의 볼록한 표면이 광을 수렴하는 역할을 하게 할 수 있어, 광이 전체 디스플레이 기판을 관통하는 것이 방지되고, 이에 의해 발광 영역의 디스플레이 효과에 대한 광의 영향을 회피한다.
일부 예들에서, 도 11c에 도시된 바와 같이, 디스플레이 기판(100)은 전력 콘택트 홀(551)을 더 포함하고, 전력 콘택트 홀(551)은 층간 절연층(170) 및 버퍼 층(130) 내에 위치되고, 예를 들어, 전력 콘택트 홀(551)은 층간 절연층(170) 및 버퍼 층(130)을 관통한다. 베이스 기판(110) 상의 전력 콘택트 홀(551)의 정사 투영은 베이스 기판(110) 상의 전력 오목형 부분(1865K)의 정사 투영과 적어도 부분적으로 중첩된다.
일부 예들에서, 도 11c에 도시된 바와 같이, 버퍼 층(130)은: 전력 콘택트 홀(551)에 위치되는 제3 버퍼 부분(133) - 베이스 기판(110)으로부터 멀리 있는 제3 버퍼 부분(133)의 면은 전력 연결 라인과 접촉하여 배열되고, 베이스 기판에 가까운 제3 버퍼 부분의 면은 도전성 차광 구조와 접촉하여 배열됨 -; 및 전력 오목형 부분(1865K)의 중심으로부터 멀리 있는 제3 버퍼 부분(133)의 면 상에 위치된 제4 버퍼(134)를 포함한다. 이러한 방식으로, 위에서 설명한 도전층(예를 들어, 전력 라인에 대응하는 부분)이 전력 콘택트 홀(551)에 퇴적되는 경우, 제3 버퍼 부분(133)은 도전성 구조의 일부를 지지하는 역할을 할 수 있고, 도전성 구조는 너무 큰 강하 또는 너무 큰 경사각에 의해 야기되는 분리가 방지된다. 따라서, 디스플레이 기판은 더 높은 수율을 갖는다.
일부 예들에서, 도 11c에 도시된 바와 같이, 전력 콘택트 홀(551)의 측벽은 층간 절연층(170)에서의 제4 서브 측벽(5512), 제4 버퍼 층(134)에서의 제5 서브 측벽(5514), 및 제3 버퍼 부분(133)에서의 제6 서브 측벽(5516)을 포함하고; 제4 서브 측벽(5512)은 제5 서브 측벽(5514)과 연결되며, 제5 서브 측벽(5514)은 제6 서브 측벽(5516)과 연결되고, 제4 서브 측벽(5512)과 베이스 기판(110) 사이의 끼인각은 제6 경사각(β')을 구성하고, 제5 서브 측벽(5514)과 베이스 기판(110) 사이의 끼인각은 제7 경사각(γ')을 구성하며, 제6 서브 측벽(5516)과 베이스 기판(110) 사이의 끼인각은 제8 경사각(θ')을 구성한다. 제6 경사각, 제7 경사각, 및 제8 경사각은 서로 상이하다. 제5 서브 측벽(5514)과 제3 버퍼 부분(133) 사이의 접촉 부분은 제3 버퍼 부분(133)과 제4 버퍼 부분(134) 사이에 위치된다.
디스플레이 기판에서, 버퍼 층의 재료가 층간 절연층의 재료와 상이하기 때문에, 버퍼 층 및 층간 절연층 상의 에칭제들의 에칭 효율들이 또한 상이하여, 제4 서브 측벽의 경사각, 제5 서브 측벽의 경사각, 및 제6 서브 측벽의 경사각이 상이하다.
예를 들어, 위에서 설명한 버퍼 층은 상이한 온도들에서의 프로세스들에 의해 퇴적될 수 있어, 버퍼 층의 내부는 상이한 밀도들을 갖고, 위에서 설명한 제3 버퍼 부분 및 제4 버퍼 부분이 형성될 수 있다. 물론, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않고, 위에서 설명한 제3 버퍼 부분 및 제4 버퍼 부분은 다른 적절한 방법들에 의해 제조될 수 있다.
일부 예들에서, 도 11c에 도시된 바와 같이, 제6 경사각(β')은 제7 경사각(γ')보다 작고, 제7 경사각(γ')은 제8 경사각(θ')보다 크며, 제6 경사각(β')은 제8 경사각(θ')보다 크다. 즉, 제7 경사각(γ')은 제6 경사각(β')보다 크고, 제6 경사각(β')은 제8 경사각(θ')보다 크다.
예를 들어, 제4 경사각(α)은 제8 경사각(θ')보다 작다.
일부 예들에서, 전력 오목형 부분들 각각은 선형 전력 연결 라인 또는 스트립형 전력 연결 라인 상에 형성되기 때문에, 전력 오목형 부분에 대응하는 전력 콘택트 홀에서의 측벽의 각도 및 제1 오목형 부분에 대응하는 제1 콘택트 홀에서의 측벽의 각도는 상이할 수 있다. 예를 들어, 전력 콘택트 홀에서의 제7 경사각(γ')은 제1 콘택트 홀의 제3 경사각(γ)보다 작다. 이러한 방식으로, 전력 콘택트 홀에서의 제6 경사각이 작기 때문에, 제5 서브 측벽은 더 완만하게 되어, 분리와 같은 결함들이 더 잘 방지될 수 있다. 물론, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않고, 전력 콘택트 홀에서의 제7 경사각(γ')은 또한 제1 콘택트 홀의 제2 경사각(γ)이상일 수 있다.
일부 예들에서, 전력 콘택트 홀에서의 제8 경사각(θ')은 제1 콘택트 홀의 제3 경사각(θ)보다 크므로, 제3 버퍼 부분의 크기가 감소될 수 있고, 전력 오목형 부분과의 전기 연결의 효과가 증가된다. 물론, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않고, 전력 콘택트 홀의 제8 경사각은 또한 제1 콘택트 홀의 제4 경사각보다 작을 수 있다.
일부 예들에서, 도 11a에 도시된 바와 같이, 디스플레이 기판(100)은 위에서 설명한 감지 라인(187) 및 감지 연결 라인(1875)을 포함하고; 감지 라인(187)은 도전층(180)에 위치되며, 감지 연결 라인(1875)과 도전성 차광 구조(122)는 동일한 층에 배열되고, 즉, 전력 연결 라인(1865)과 도전성 차광 구조(122)는 동일한 패터닝 프로세스를 통해 동일한 막 층을 사용함으로써 형성될 수 있다.
일부 예들에서, 도 11a에 도시된 바와 같이, 감지 연결 라인(1875)은 제3 본체 부분(1875A) 및 복수의 감지 오목형 부분들(1875K)을 포함하고, 베이스 기판(110)에 직교하는 방향에서 감지 오목형 부분들(1875K)의 평균 두께는 베이스 기판(110)에 직교하는 방향에서 제3 본체 부분(1875A)의 평균 두께보다 작으며, 도전층(180)에 가까운 감지 오목형 부분들(1875K) 중 하나의 표면의 면적은 베이스 기판(110) 상의 감지 오목형 부분들(1875K) 중 하나의 정사 투영의 면적보다 크다.
이 예에서, 감지 연결 라인(1875)은 제3 본체 부분(1875A) 및 복수의 감지 오목형 부분들(1875K)을 포함하고, 복수의 감지 오목형 부분들(1875K)은 감지 라인(187)을 복수의 서브픽셀들(300)의 픽셀 구동 회로들(320)과 전기적으로 연결하는 데 사용될 수 있다. 감지 오목형 부분들(1875K)은 감지 연결 라인(1875) 내로 오목하게 되기 때문에, 도전층(180)의 표면에 가까운 감지 오목형 부분들(1875K) 각각의 면적은 베이스 기판(110) 상의 대응하는 감지 오목형 부분(1875K)의 정사 투영의 면적보다 크고, 전기 연결의 접촉 면적이 증가될 수 있고, 접촉이 더 충분할 수 있으며, 따라서, 접촉 저항이 감소되고, 전기 연결 효과가 개선되며 IR 강하와 같은 문제들이 효과적으로 회피된다.
일부 예들에서, 도 11a 및 11b에 도시된 바와 같이, 베이스 기판(110) 상의 복수의 감지 오목형 부분들(1875K) 중 적어도 하나의 정사 투영은 베이스 기판(110) 상의 컬러 필터층(200) 내의 컬러 필터(350)의 정사 투영과 적어도 부분적으로 중첩된다. 제1 오목형 부분들과 유사하게, 전력 오목형 부분들은 또한 광을 수렴시키는 기능을 가지며, 전력 오목형 부분들은 컬러 필터들과 적어도 부분적으로 중첩될 수 있기 때문에, 주변 광이 대응하는 컬러 필터들에 포커싱될 수 있고, 주변 광에 의해 야기되는 불균일한 디스플레이를 효과적으로 방지하고 외관에 영향을 미치는 것을 회피할 수 있다.
도 11d는 본 개시내용의 실시예에 의해 제공되는 베이스 기판에 직교하는 방향에서의 디스플레이 기판 내의 감지 오목형 부분의 단면 개략도이다. 도 11d에 도시된 바와 같이, 도전층(180)에 가까운 감지 오목형 부분(1875K)의 표면의 경사각은 도전층에 가까운 제1 오목형 부분의 표면의 경사각과 동일할 수 있다. 물론, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않고, 도전층에 가까운 감지 오목형 부분의 표면의 경사각은 도전층에 가까운 제1 오목형 부분의 표면의 경사각과 상이할 수 있다.
일부 예들에서, 도 11d에 도시된 바와 같이, 제1 오목형 부분(1224)과 유사하게, 감지 오목형 부분(1875K)은 제3 에지 부분(18750)을 포함하고; 감지 오목형 부분(1875K)의 에지로부터 감지 오목형 부분(1875K)의 중심으로의 방향에서, 베이스 기판(110)에 직교하는 방향에서의 제3 에지 부분(18750)의 두께는 연속적으로 그리고 점진적으로 감소한다. 베이스 기판에 직교하는 방향에서 에지에 가까운 감지 오목형 부분의 일부의 평균 두께가 베이스 기판에 직교하는 방향에서 제1 본체 부분의 평균 두께보다 작기 때문에, 감지 오목형 부분의 차광 성능이 영향을 받을 수 있다. 그러나, 본 예에 제공되는 디스플레이 기판에서는, 베이스 기판에 직교하는 방향의 에지에 가까운 감지 오목형 부분의 적어도 일부의 두께가 연속적으로 그리고 점진적으로 감소되어, 베이스 기판으로부터 멀리 있는 감지 오목형 부분의 위치에서의 도전성 부분(예를 들어, 감지 라인의 일부)의 표면이 볼록한 표면이 되기 때문에, 볼록한 표면은 광을 수렴하는 기능을 갖고; 광이 감지 오목형 부분을 관통할 수 있는 경우에, 볼록한 표면이 광을 수렴시킬 수 있어, 주변 광의 일부는 기판 내부에서 제어되지 않는 반사가 방지되고, 이에 의해 디스플레이 기판의 정상 디스플레이에 대한 주변 광의 영향을 회피한다.
예를 들어, 도 11d에 도시된 바와 같이, 베이스 기판(110)으로부터 멀리 있는 감지 오목형 부분(1875K)의 위치에서의 도전성 부분(예를 들어, 감지 라인의 일부)의 표면은 볼록한 표면이고, 볼록한 표면은 광을 수렴하는 기능을 가지며; 광이 감지 오목형 부분을 관통할 수 있는 경우에, 볼록한 표면이 광을 수렴시킬 수 있어, 주변 광의 일부는 기판 내부에서 제어되지 않는 반사가 방지되고, 이에 의해 디스플레이 기판의 정상 디스플레이에 대한 주변 광의 영향을 회피한다.
일부 예들에서, 도 11d에 도시된 바와 같이, 제1 오목형 부분(1224)과 유사하게, 베이스 기판(110)에 직교하는 방향에서, 도전층(180)에 가까운 제3 에지 부분(18750)의 표면의 제9 경사각은 연속적으로 변경된다. 이러한 방식으로, 광이 감지 오목형 부분을 관통할 수 있더라도, 감지 오목형 부분은 베이스 기판으로부터 멀리 있는 감지 오목형 부분의 위치에 위치되는 도전성 부분의 볼록한 표면이 광을 수렴하는 역할을 하게 할 수 있어, 광이 전체 디스플레이 기판을 관통하여 발광 영역의 디스플레이 효과에 영향을 미치는 것이 방지된다.
일부 예들에서, 도 11d에 도시된 바와 같이, 디스플레이 기판(100)은 감지 콘택트 홀(552)을 더 포함하고, 감지 콘택트 홀(552)은 층간 절연층(170) 및 버퍼 층(130)에 위치되고, 예를 들어, 감지 콘택트 홀(552)은 층간 절연층(170) 및 버퍼 층(130)을 관통한다. 베이스 기판(110) 상의 감지 콘택트 홀(552)의 정사 투영은 베이스 기판(110) 상의 감지 오목형 부분(1875K)의 정사 투영과 적어도 부분적으로 중첩된다.
일부 예들에서, 도 11d에 도시된 바와 같이, 버퍼 층(130)은: 감지 콘택트 홀(552)에 위치되고, 감지 연결 라인(1875)과 접촉하여 배열되는 제5 버퍼 부분(135); 및 감지 오목형 부분(1875K)의 중심으로부터 멀리 있는 제5 버퍼 부분(135)의 면 상에 위치되는 제6 버퍼 부분(136)을 포함한다. 이러한 방식으로, 위에서 설명한 도전층(예를 들어, 감지 라인에 대응하는 부분)이 감지 콘택트 홀(552)에 퇴적되는 경우, 제5 버퍼 부분(135)은 도전성 구조의 일부를 지지하는 역할을 할 수 있고, 도전성 구조는 너무 큰 강하 또는 너무 큰 경사각에 의해 야기되는 분리가 방지된다. 따라서, 디스플레이 기판은 더 높은 수율을 갖는다.
일부 예들에서, 도 11d에 도시된 바와 같이, 베이스 기판(110)으로부터 멀리 있는 제5 버퍼 부분(135)의 면은 감지 연결 라인(1875)과 접촉하여 배열되고, 베이스 기판(110)에 가까운 제5 버퍼 부분(135)의 면은 도전성 차광 구조(122)와 접촉하여 배열된다.
일부 예들에서, 도 11d에 도시된 바와 같이, 감지 콘택트 홀(552)의 측벽은 층간 절연층(170)에서의 제7 서브 측벽(5522), 제6 버퍼 층(136)에서의 제8 서브 측벽(5524), 및 제5 버퍼 부분(135)에서의 제9 서브 측벽(5526)을 포함하고; 제7 서브 측벽(5522)은 제8 서브 측벽(5524)과 연결되며, 제8 서브 측벽(5524)은 제9 서브 측벽(5526)과 연결되고, 제7 서브 측벽(5522)과 베이스 기판(110) 사이의 끼인각은 제10 경사각(β")을 구성하며, 제8 서브 측벽(5524)과 베이스 기판(110) 사이의 끼인각은 제11 경사각(γ")을 구성하고, 제9 서브 측벽(5526)과 베이스 기판(110) 사이의 끼인각은 제12 경사각(θ")을 구성하며; 제10 경사각, 제11 경사각, 및 제12 경사각은 상이하다. 디스플레이 기판에서, 버퍼 층의 재료는 층간 절연층의 재료와 상이하기 때문에, 버퍼 층 및 층간 절연층 상의 에칭제들의 에칭 효율들이 또한 상이하여, 제7 서브 측벽의 경사각, 제8 서브 측벽의 경사각, 및 제9 서브 측벽의 경사각이 상이할 가능성이 있다.
예를 들어, 위에서 설명한 버퍼 층은 상이한 온도들에서의 프로세스들에 의해 퇴적될 수 있어, 버퍼 층의 내부는 상이한 밀도들을 가지므로, 위에서 언급한 제5 버퍼 부분 및 제6 버퍼 부분이 형성될 수 있다. 물론, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않고, 위에서 설명한 제5 버퍼 부분 및 제6 버퍼 부분은 다른 적절한 방법에 의해 제조될 수 있다.
일부 예들에서, 도 11d에 도시된 바와 같이, 제10 경사각(β")은 제11 경사각(γ")보다 작고, 제11 경사각(γ")은 제12 경사각(θ")보다 크며, 제10 경사각(β")은 제12 경사각(θ")보다 크다. 즉, 제11 경사각(γ")은 제10 경사각(β")보다 크고, 제10 경사각(β")은 제12 경사각(θ")보다 크다. 물론, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않는다.
예를 들어, 제4 경사각(α)은 제12 경사각(θ")보다 작다.
일부 예들에서, 감지 오목형 부분들 각각은 선형 전력 연결 라인 또는 스트립형 전력 연결 라인 상에 형성되기 때문에, 감지 오목형 부분에 대응하는 제1 콘택트 홀에서의 측벽의 각도 및 제1 오목형 부분에 대응하는 제1 콘택트 홀에서의 측벽의 각도는 상이할 수 있다. 예를 들어, 감지 콘택트 홀에서의 제11 경사각(γ")은 제1 콘택트 홀의 제3 경사각(γ)보다 작다. 이러한 방식으로, 감지 콘택트 홀에서의 제11 경사각이 작기 때문에, 따라서, 제8 측벽은 더 완만해서, 분리와 같은 결함들이 더 잘 방지될 수 있다. 물론, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않으며, 감지 콘택트 홀에서의 제11 경사각(γ")은 또한 제1 콘택트 홀의 제3 경사각(γ)이상일 수 있다.
일부 예들에서, 감지 콘택트 홀에서의 제12 경사각(θ")은 제1 콘택트 홀의 제3 경사각(θ)보다 크므로, 제5 버퍼 부분의 크기가 감소될 수 있고, 감지 오목형 부분과의 전기 연결의 효과가 증가된다. 물론, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않으며, 감지 콘택트 홀에서의 제12 경사각은 또한 제1 콘택트 홀의 제3 경사각보다 작을 수 있다.
전력 오목형 부분들 각각 및 감지 오목형 부분들 각각의 다른 특정 형상들 및 크기들은 도 6a 및 도 6b에 도시된 제1 오목형 부분들의 관련 설명들을 참조할 수 있으며, 여기서는 생략된다는 점에 유의해야 한다.
일부 예들에서, 도 11a에 도시된 바와 같이, 복수의 서브픽셀들(300)은 제1 컬러 서브픽셀(300A), 제2 컬러 서브픽셀(300B), 제3 컬러 서브픽셀(300C), 및 제4 컬러 서브픽셀(300D)을 포함하고; 서브픽셀 행들(370) 각각에서, 제1 컬러 서브픽셀(300A), 제2 컬러 서브픽셀(300B), 제3 컬러 서브픽셀(300C), 및 제4 컬러 서브픽셀(300D)은 제1 방향을 따라 순차적으로 배열되어 서브픽셀 그룹(390)을 형성하고, 전력 라인(186)은 서브픽셀 그룹(390)에서 제2 컬러 서브픽셀(300B)과 제3 컬러 서브픽셀(300C) 사이에 위치된다.
일부 예들에서, 도 11a에 도시된 바와 같이, 디스플레이 기판(100)은 전력 연결 라인(1865)을 더 포함하고, 전력 연결 라인(1865) 및 도전성 차광 구조(122)는 동일한 층에 배열되며; 전력 라인(186)은 층간 절연층 및 버퍼 층을 관통하는 콘택트 홀을 통해 전력 연결 라인(1865)과 연결될 수 있다.
일부 예들에서, 도 11a에 도시된 바와 같이, 디스플레이 기판(100)은 제2 콘택트 홀(252), 제3 콘택트 홀(253), 및 제4 콘택트 홀(254)을 더 포함하고, 제2 콘택트 홀(252), 제3 콘택트 홀(253) 및 제4 콘택트 홀(254)은 층간 절연층(170) 및 버퍼 층(130)에 위치되며; 서브픽셀 그룹(390)에서, 전력 라인(186)은 제2 콘택트 홀(252)을 통해 전력 연결 라인(1865)과 연결되고, 제2 컬러 서브픽셀(300B)의 제1 소스 전극(1821)은 동일한 층에서 전력 라인(186)과 연결되며, 제3 컬러 서브픽셀(300C)의 제1 소스 전극(1821)은 동일한 층에서 전력 라인(186)과 연결된다. 위에서 설명한 동일한 층 연결은 제1 소스 전극과 전원 라인이 동일한 층에 배열된 연결 라인을 통해 직접 연결된다는 것을 의미한다는 점에 유의해야 한다.
일부 예들에서, 도 11a에 도시된 바와 같이, 제1 컬러 서브픽셀(300A)의 제1 소스 전극(1821)은 제3 콘택트 홀(253)을 통해 전력 연결 라인(1865)과 연결되고, 제4 컬러 서브픽셀(300D)의 제1 소스 전극(1821)은 제4 콘택트 홀(254)을 통해 전력 연결 라인(1865)과 연결된다. 이러한 방식으로, 픽셀 행들 각각에서, 하나의 전력 라인은 4개의 서브픽셀들을 동시에 구동할 수 있어, 배선 밀도가 감소될 수 있다.
일부 예들에서, 도 11a에 도시된 바와 같이, 전력 연결 라인(1865)은 제2 본체 부분(1865A), 제2 오목형 부분(1865B), 제3 오목형 부분(1865C), 및 제4 오목형 부분(1865D)을 포함하고; 베이스 기판(110) 상의 제2 오목형 부분(1865B)의 정사 투영은 베이스 기판(110) 상의 제2 콘택트 홀(252)의 정사 투영과 적어도 부분적으로 중첩되며, 베이스 기판(110)에 직교하는 방향에서 제2 오목형 부분(1865B)의 각각의 두께는 베이스 기판(110)에 직교하는 방향에서 제2 본체 부분(1865A)의 두께보다 작고, 전력 라인(186)에 가까운 제2 오목형 부분(1865B)의 표면의 면적은 베이스 기판(110) 상의 제2 오목형 부분(1865B)의 정사 투영의 면적보다 크다. 디스플레이 기판에서, 전력 라인(186)은 제2 콘택트 홀(252)을 통해 전력 연결 라인(1865)의 제2 오목형 부분(1865B)과 연결될 수 있다. 제2 오목형 부분(1865B)은 오목형 구조이므로, 전력 라인에 가까운 제2 오목형 부분의 표면의 면적은 베이스 기판 상의 제2 오목형 부분의 정사 투영의 면적보다 크다. 이러한 방식으로, 디스플레이 기판의 전력 라인과 전력 연결 라인 사이의 접촉 면적이 증가될 수 있고, 접촉이 더 충분하여, 접촉 저항이 감소되고, 전력 라인과 전력 연결 라인 사이의 전기 연결 효과가 개선된다.
제1 오목형 부분과 유사하게, 제2 오목형 부분의 에지로부터 제2 오목형 부분의 중심까지, 베이스 기판에 직교하는 방향에서 에지에 가까운 제2 오목형 부분의 적어도 일부의 두께는 연속적으로 그리고 점진적으로 감소한다. 베이스 기판에 직교하는 방향에서의 제2 오목형 부분의 평균 두께가 베이스 기판에 직교하는 방향에서의 제2 본체 부분의 두께보다 작기 때문에, 제2 오목형 부분의 차광 성능이 영향을 받을 수 있다. 본 예에 제공되는 디스플레이 기판에서, 베이스 기판에 직교하는 방향에서의 제2 오목형 부분의 두께가 연속적으로 그리고 점진적으로 감소하기 때문에, 광이 제2 오목형 부분을 관통할 수 있더라도, 제2 오목형 부분은 또한 광을 수렴하는 역할을 할 수 있어, 주변 광이 전체 디스플레이 기판을 관통하는 것이 방지되고, 주변 광이 디스플레이 기판의 정상 디스플레이에 영향을 미치는 것이 방지된다. 유사하게, 전력 라인에 가까운 제2 오목형 부분의 표면은 만곡된 표면 또는 벤딩된 표면이다.
일부 예들에서, 도 11a에 도시된 바와 같이, 베이스 기판(110) 상의 제3 오목형 부분(1865C)의 정사 투영은 베이스 기판(110) 상의 제3 콘택트 홀(253)의 정사 투영과 적어도 부분적으로 중첩되고, 베이스 기판(110)에 직교하는 방향에서의 제3 오목형 부분(1865C)의 각각의 두께는 베이스 기판(110)에 직교하는 방향에서의 제2 본체 부분(1865A)의 두께보다 작고, 베이스 기판(110)으로부터 멀리 있는 제3 오목형 부분(1865C)의 표면의 면적은 베이스 기판(110) 상의 제3 오목형 부분(1865C)의 정사 투영의 면적보다 크다. 디스플레이 기판에서, 제1 컬러 서브픽셀(300A)의 제1 소스 전극(1821)은 제3 콘택트 홀(253)을 통해 전력 연결 라인(1865)의 제3 오목형 부분(1865C)과 연결될 수 있고; 예를 들어, 제1 컬러 서브픽셀의 제1 소스 전극은 도전층에 배열되는 연결 라인을 통해 제3 오목형 부분과 연결될 수 있다. 제3 오목형 부분은 오목형 구조이므로, 베이스 기판으로부터 멀리 있는 제3 오목형 부분의 표면의 면적은 베이스 기판 상의 제3 오목형 부분의 정사 투영의 면적보다 크다. 이러한 방식으로, 디스플레이 기판은 제1 컬러 서브픽셀의 제1 소스 전극과 전력 연결 라인 사이의 접촉 면적을 증가시킬 수 있고, 접촉이 더 충분하며, 접촉 저항이 감소되고, 제1 컬러 서브픽셀의 제1 소스 전극과 전력 연결 라인 사이의 전기 연결 효과가 개선된다.
제1 오목형 부분과 유사하게, 제3 오목형 부분의 에지로부터 제3 오목형 부분의 중심까지, 베이스 기판에 직교하는 방향에서 에지에 가까운 제3 오목형 부분의 적어도 일부의 두께는 연속적으로 그리고 점진적으로 감소한다. 베이스 기판에 직교하는 방향에서의 제3 오목형 부분의 평균 두께가 베이스 기판에 직교하는 방향에서의 제2 본체 부분의 두께보다 작기 때문에, 제3 오목형 부분의 차광 성능이 영향을 받을 수 있다. 본 예에 제공되는 디스플레이 기판에서, 베이스 기판에 직교하는 방향에서의 제3 오목형 부분의 두께가 연속적으로 그리고 점진적으로 감소하기 때문에, 광이 제3 오목형 부분을 관통할 수 있더라도, 제3 오목형 부분은 또한 광을 수렴하는 역할을 할 수 있어, 주변 광이 전체 디스플레이 기판을 관통하는 것이 방지되고, 주변 광이 디스플레이 기판의 정상 디스플레이에 영향을 미치는 것이 방지된다. 유사하게, 전력 라인에 가까운 제3 오목형 부분의 표면은 또한 만곡된 표면 또는 벤딩된 표면일 수 있다.
일부 예들에서, 도 11a에 도시된 바와 같이, 베이스 기판(110) 상의 제4 오목형 부분(1865D)의 정사 투영은 베이스 기판(110) 상의 제4 콘택트 홀(254)의 정사 투영과 적어도 부분적으로 중첩되고, 베이스 기판(110)에 직교하는 방향에서의 제4 오목형 부분(1865D)의 두께는 베이스 기판(110)에 직교하는 방향에서의 제2 본체 부분(1865A)의 두께보다 작고, 베이스 기판(110)으로부터 멀리 있는 제4 오목형 부분(1865D)의 표면의 면적은 베이스 기판(110) 상의 제4 오목형 부분(1865D)의 정사 투영의 면적보다 크다. 디스플레이 기판에서, 제4 컬러 서브픽셀(300D)의 제1 소스 전극(1821)은 제4 콘택트 홀(254)을 통해 전력 연결 라인(1865)의 제4 오목형 부분(1865D)과 연결될 수 있고; 예를 들어, 제4 컬러 서브픽셀의 제1 소스 전극은 도전층에 배열되는 연결 라인을 통해 제4 오목형 부분과 연결될 수 있다. 제4 오목형 부분은 오목형 구조이므로, 베이스 기판으로부터 멀리 있는 제4 오목형 부분의 표면의 면적은 베이스 기판 상의 제4 오목형 부분의 정사 투영의 면적보다 크다. 이러한 방식으로, 디스플레이 기판은 제4 컬러 서브픽셀의 제1 소스 전극과 전력 연결 라인 사이의 접촉 면적을 증가시킬 수 있고, 접촉이 더 충분하며, 접촉 저항이 감소되고, 제4 컬러 서브픽셀의 제1 소스 전극과 전력 연결 라인 사이의 전기 연결 효과가 개선된다.
제1 오목형 부분과 유사하게, 제4 오목형 부분의 에지로부터 제4 오목형 부분의 중심까지, 베이스 기판에 직교하는 방향에서 에지에 가까운 제4 오목형 부분의 적어도 일부의 두께는 연속적으로 그리고 점진적으로 감소한다. 베이스 기판에 직교하는 방향에서의 제4 오목형 부분의 평균 두께가 베이스 기판에 직교하는 방향에서의 제2 본체 부분의 두께보다 작기 때문에, 제4 오목형 부분의 차광 성능이 영향을 받을 수 있다. 본 예에 제공되는 디스플레이 기판에서, 베이스 기판에 직교하는 방향에서의 제4 오목형 부분의 두께가 연속적으로 그리고 점진적으로 감소하기 때문에, 광이 제4 오목형 부분을 관통할 수 있더라도, 제4 오목형 부분은 또한 광을 수렴하는 역할을 할 수 있어, 주변 광이 전체 디스플레이 기판을 관통하는 것이 방지되고, 주변 광이 디스플레이 기판의 정상 디스플레이에 영향을 미치는 것이 방지된다. 유사하게, 전력 라인에 가까운 제4 오목형 부분의 표면은 또한 만곡된 표면 또는 벤딩된 표면일 수 있다.
일부 예들에서, 도 11a에 도시된 바와 같이, 베이스 기판(110) 상의 제2 오목형 부분(1865B), 제3 오목형 부분(1865C), 및 제4 오목형 부분(1865D) 중 적어도 하나의 정사 투영은 베이스 기판(110) 상의 컬러 필터층(200) 내의 컬러 필터(350)의 정사 투영과 적어도 부분적으로 중첩되고, 이는 주변 광에 의해 야기되는 불균일한 디스플레이를 효과적으로 방지하고 외관에 영향을 미치는 것을 회피할 수 있다.
일부 예들에서, 도 11a에 도시된 바와 같이, 제2 컬러 서브픽셀(300B)은 제1 컬러 필터(351)를 포함하여, 제1 컬러를 갖는 광이 방출될 수 있고; 제3 컬러 서브픽셀(300C)은 제2 컬러 필터(352)를 포함하여, 제2 컬러를 갖는 광이 방출될 수 있으며; 제4 컬러 서브픽셀(300D)은 제3 컬러 필터(353)를 포함하여, 제3 컬러를 갖는 광이 방출될 수 있다. 예를 들어, 제1 컬러 서브픽셀(300D)은 컬러 필터와 함께 배열되지 않을 수 있어, 백색 광이 방출된다. 이러한 방식으로, 디스플레이 기판은 풀-컬러 디스플레이를 실현할 수 있는데, 백색 광 서브픽셀들이 사용되고, 디스플레이 기판의 휘도 및 디스플레이 기판의 콘트라스트가 증가되기 때문이다.
예를 들어, 제1 컬러는 적색(R)일 수 있고, 제2 컬러는 녹색(G)일 수 있으며, 제3 컬러는 청색(B)일 수 있다. 물론, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않으며, 상기 3개의 컬러들은 또한 다른 컬러들일 수 있다.
일부 예들에서, 도 11a에 도시된 바와 같이, 디스플레이 기판(100)은 픽셀 형성 층(370)을 더 포함할 수 있고, 픽셀 형성 층(370)은 복수의 개구부들(375)을 포함하며, 컬러 필터들(350)은 복수의 개구들(375) 내에 배열될 수 있다.
예를 들어, 도 11a에 도시된 바와 같이, 복수의 개구들(375)는 제1 개구(3751), 제2 개구(3752), 및 제3 개구(3753)를 포함하고; 제1 컬러 필터(351)는 제1 개구(3751) 내에 적어도 부분적으로 배열되며; 제2 컬러 필터(352)는 제2 개구(3752) 내에 적어도 부분적으로 배열되고; 제3 컬러 필터(353)는 제3 개구(3753) 내에 적어도 부분적으로 배열된다. 제3 컬러 필터(353)의 외부 에지와 제3 개구(3753) 사이의 최단 거리(J3)는 제1 컬러 필터(351)의 외부 에지와 제1 개구(3751) 사이의 최단 거리(J2)보다 크고, 제3 컬러 필터(353)의 외부 에지와 제3 개구(3753) 사이의 최단 거리(J3)는 또한 제2 컬러 필터(352)의 외부 에지와 제2 개구(3752) 사이의 최단 거리(J1)보다 크다. 물론, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않고, 상이한 제품 요건들에 따라, 제2 컬러 필터의 외부 에지와 제2 개구 사이의 최단 거리는 또한 제1 컬러 필터의 외부 에지와 제1 개구 사이의 최단 거리, 및 제3 컬러 필터의 외부 에지와 제3 개구 사이의 최단 거리보다 클 수 있거나, 또는 제1 컬러 필터의 외부 에지와 제1 개구 사이의 최단 거리는 또한 제2 컬러 필터의 외부 에지와 제2 개구 사이의 최단 거리, 및 제3 컬러 필터의 외부 에지와 제3 개구 사이의 최단 거리보다 클 수 있다.
일부 예들에서, 도 11a에 도시된 바와 같이, 제1 컬러 필터(351)의 대부분은 제1 컬러 서브픽셀(300A)의 발광 영역(330)에 배열되고; 제2 컬러 필터(352)의 대부분은 제2 컬러 서브픽셀(300B)의 발광 영역(330)에 배열되며; 제3 컬러 필터(353)의 대부분은 제3 컬러 서브픽셀(300C)의 발광 영역(330)에 배열된다.
일부 예들에서, 도 11a에 도시된 바와 같이, 서브픽셀 그룹(390)에서, 베이스 기판(110) 상의 제1 컬러 필터(351)의 정사 투영과 베이스 기판(110) 상의 제2 컬러 필터(352)의 정사 투영 중 적어도 하나는 베이스 기판(110) 상의 제2 오목형 부분(1865B)의 정사 투영과 적어도 부분적으로 중첩되고, 베이스 기판(110) 상의 제3 컬러 필터(351)의 정사 투영은 베이스 기판(110) 상의 제4 오목형 부분(1865D)의 정사 투영과 적어도 부분적으로 중첩된다. 이러한 방식으로, 제2 오목형 부분 또는 제4 오목형 부분의 차광 성능이 그 얇은 두께로 인해 영향을 받더라도, 제1 컬러 필터 및 제2 컬러 필터는 제2 오목형 부분을 추가로 차폐할 수 있고, 제3 컬러 필터는 제4 오목형 부분을 추가로 차폐할 수 있어, 주변 광이 전체 디스플레이 기판을 관통하는 것이 방지되고, 이에 의해 디스플레이 기판의 정상 디스플레이에 대한 주변 광의 영향을 회피한다.
또한, 베이스 기판에 직교하는 방향에서의 제2 오목형 부분의 두께가 제2 오목형 부분의 에지로부터 제2 오목형 부분의 중심까지 점진적으로 감소하는 경우, 광이 제2 오목형 부분을 통과하더라도, 제2 오목형 부분은 제1 컬러 필터 및 제2 컬러 필터 중 적어도 하나에 광을 포커싱할 수 있어, 주변 광이 전체 디스플레이 기판을 관통하는 것이 효과적으로 방지될 수 있다. 베이스 기판에 직교하는 방향에서의 제4 오목형 부분의 두께가 제4 오목형 부분의 에지로부터 제4 오목형 부분의 중심까지 연속적으로 그리고 점진적으로 감소하는 경우, 광이 제4 오목형 부분을 통과하더라도, 제4 오목형 부분은 광을 제3 컬러 필터에 포커싱할 수 있고, 이는 주변 광에 의해 야기되는 불균일한 디스플레이를 효과적으로 방지하고 외관에 영향을 미치는 것을 회피할 수 있다.
예를 들어, 도 11a에 도시된 바와 같이, 베이스 기판(110) 상의 제3 컬러 필터(351)의 정사 투영과 베이스 기판(110) 상의 제4 오목형 부분(1865D)의 정사 투영 사이의 중첩 영역은 베이스 기판(110) 상의 제1 컬러 필터(351)의 정사 투영과 베이스 기판(110) 상의 제2 오목형 부분(1865B)의 정사 투영 사이의 중첩 영역, 또는 베이스 기판(110) 상의 제2 컬러 필터(352)의 정사 투영과 베이스 기판(110) 상의 제2 오목형 부분(1865B)의 정사 투영 사이의 중첩 영역보다 크다.
일부 예들에서, 도 11a에 도시된 바와 같이, 감지 라인(187)은 제1 방향에서 인접한 2개의 서브픽셀 그룹들(390) 사이에 위치되고, 제1 방향에서 인접한 2개의 서브픽셀 그룹들(390)은 제1 서브픽셀 그룹(391) 및 제2 서브픽셀 그룹(392)을 포함한다. 디스플레이 기판(100)은 감지 연결 라인(1875), 제5 콘택트 홀(255), 제6 콘택트 홀(256), 제7 콘택트 홀(257), 제8 콘택트 홀(258), 및 제9 콘택트 홀(259)을 더 포함하고; 감지 연결 라인(1875)과 도전성 차광 구조(122)는 동일한 층에 배열되고, 제5 콘택트 홀(255), 제6 콘택트 홀(256), 제7 콘택트 홀(257), 제8 콘택트 홀(258), 및 제9 콘택트 홀(259)은 층간 절연층(170) 및 버퍼 층(130)에 위치된다. 인접한 2개의 서브픽셀 그룹들(390)에서, 감지 라인(187)은 제5 콘택트 홀(255)을 통해 감지 연결 라인(1875)과 연결된다. 명료성을 위해, 도 11a는 전체 제2 서브픽셀 그룹을 완전히 도시하지 않고, 제2 서브픽셀 그룹의 조성은 제1 서브픽셀 그룹의 조성이라고 지칭될 수 있다는 점에 유의해야 한다.
일부 예들에서, 도 11a에 도시된 바와 같이, 제1 서브픽셀 그룹(391)의 제3 컬러 서브픽셀(300C)의 제3 소스 전극(1843)은 제6 콘택트 홀(256)을 통해 감지 연결 라인(1875)과 연결되고, 제1 서브픽셀 그룹(391)의 제4 컬러 서브픽셀(300D)의 제3 소스 전극(1843)은 제7 콘택트 홀(257)을 통해 감지 연결 라인(1875)과 연결된다. 제2 서브픽셀 그룹(392)의 제1 컬러 서브픽셀(300A)의 제3 소스 전극(1843)은 제8 콘택트 홀(358)을 통해 감지 연결 라인(1875)과 연결되고, 제2 서브픽셀 그룹(392)의 제2 컬러 서브픽셀(300B)의 제3 소스 전극(1843)은 제9 콘택트 홀(359)을 통해 감지 연결 라인(1875)과 연결된다. 이러한 방식으로, 픽셀 행들 각각에서, 하나의 감지 라인은 4개의 서브픽셀들을 동시에 구동할 수 있어, 배선 밀도가 감소될 수 있다. 또한, 상기 4개의 서브픽셀들의 제3 소스 전극들은 모두 콘택트 홀을 통해 감지 연결 라인과 연결되기 때문에, 따라서, 서브픽셀들 각각의 픽셀 구동 회로들의 레이아웃 공간은 대략 동일하므로, 각각의 서브픽셀의 픽셀 구동 회로들의 배열이 단순화될 수 있다.
일부 예들에서, 도 11a에 도시된 바와 같이, 감지 연결 라인(1875)은 제3 본체 부분(1875A), 제5 오목형 부분(1875B), 제6 오목형 부분(1875C), 제7 오목형 부분(1875D), 제8 오목형 부분(1875E), 및 제9 오목형 부분(1875F)을 포함하고; 베이스 기판(110) 상의 제5 오목형 부분(1875B)의 정사 투영은 베이스 기판(110) 상의 제5 콘택트 홀(255)의 정사 투영과 적어도 부분적으로 중첩되며, 베이스 기판(110) 상의 제6 오목형 부분(1875C)의 정사 투영은 베이스 기판(110) 상의 제6 콘택트 홀(266)의 정사 투영과 적어도 부분적으로 중첩되고, 베이스 기판(110) 상의 제7 오목형 부분(1875D)의 정사 투영은 베이스 기판(110) 상의 제7 콘택트 홀(257)의 정사 투영과 적어도 부분적으로 중첩되며, 베이스 기판(110) 상의 제8 오목형 부분(1875E)의 정사 투영은 베이스 기판(110) 상의 제8 콘택트 홀(258)의 정사 투영과 적어도 부분적으로 중첩되고, 베이스 기판(110) 상의 제9 오목형 부분(1875F)의 정사 투영은 베이스 기판(110) 상의 제9 콘택트 홀(259)의 정사 투영과 적어도 부분적으로 중첩된다.
일부 예들에서, 도 11a에 도시된 바와 같이, 베이스 기판(110)에 직교하는 방향에서의 제5 오목형 부분(1875B)의 각각의 두께는 베이스 기판(110)에 직교하는 방향에서의 제3 본체 부분(1875A)의 두께보다 작고; 감지 라인(187)에 가까운 제5 오목형 부분(155)의 표면의 면적은 베이스 기판(110) 상의 제5 오목형 부분(1875B)의 정사 투영의 면적보다 크다. 디스플레이 기판에서, 감지 라인(187)은 제5 콘택트 홀(255)을 통해 감지 연결 라인(1875)의 제5 오목형 부분(1875B)과 연결될 수 있다. 제5 오목형 부분(1865B)은 오목형 구조이므로, 감지 라인에 가까운 제5 오목형 부분의 표면의 면적은 베이스 기판 상의 제5 오목형 부분의 정사 투영의 면적보다 크다. 이러한 방식으로, 디스플레이 기판은 감지 라인과 감지 연결 라인 사이의 접촉 면적을 증가시킬 수 있고, 접촉이 더 충분하며, 접촉 저항이 감소되고, 감지 라인과 감지 연결 라인 사이의 전기 연결 효과가 개선된다.
제1 오목형 부분과 유사하게, 제5 오목형 부분의 에지로부터 제5 오목형 부분의 중심까지, 베이스 기판에 직교하는 방향에서의 제5 오목형 부분의 두께는 연속적으로 그리고 점진적으로 감소한다. 베이스 기판에 직교하는 방향에서의 제5 오목형 부분의 평균 두께가 베이스 기판에 직교하는 방향에서의 제3 본체 부분의 두께보다 작기 때문에, 제5 오목형 부분의 차광 성능이 영향을 받을 수 있다. 본 예에 제공되는 디스플레이 기판에서, 베이스 기판에 직교하는 방향에서의 제5 오목형 부분의 두께가 연속적으로 감소하기 때문에, 광이 제5 오목형 부분을 관통할 수 있더라도, 제5 오목형 부분은 또한 광을 수렴하는 역할을 할 수 있어, 주변 광이 전체 디스플레이 기판을 관통하는 것이 방지되고, 주변 광이 디스플레이 기판의 정상 디스플레이에 영향을 미치는 것이 방지된다. 유사하게, 전력 라인에 가까운 제5 오목형 부분의 표면은 만곡된 표면 또는 벤딩된 표면이다.
일부 예들에서, 도 11a에 도시된 바와 같이, 베이스 기판(110)에 직교하는 방향에서의 제6 오목형 부분(1875C)의 각각의 두께는 베이스 기판(110)에 직교하는 방향에서의 제3 본체 부분(1875A)의 두께보다 작고, 베이스 기판(110)으로부터 멀리 있는 제6 오목형 부분(1875C)의 표면의 면적은 베이스 기판(110) 상의 제6 오목형 부분(1875C)의 정사 투영의 면적보다 크다. 디스플레이 기판에서, 제1 서브픽셀 그룹(391)의 제3 컬러 서브픽셀(300C)의 제3 소스 전극(1843)은 제6 콘택트 홀(356)을 통해 감지 연결 라인(1875)의 제6 오목형 부분(1875C)과 연결된다. 제6 오목형 부분(1865C)은 오목형 구조이므로, 베이스 기판(110)으로부터 멀리 있는 제6 오목형 부분(1865C)의 표면의 면적은 베이스 기판(110) 상의 제6 오목형 부분(1865C)의 정사 투영의 면적보다 크다. 이러한 방식으로, 디스플레이 기판은 제1 서브픽셀 그룹의 제3 컬러 서브픽셀의 제3 소스 전극과 감지 연결 라인 사이의 접촉 면적을 증가시킬 수 있고, 접촉은 더 충분하여, 접촉 저항이 감소되고, 제1 서브픽셀 그룹의 제3 컬러 서브픽셀의 제3 소스 전극과 감지 연결 라인 사이의 전기 연결 효과가 개선된다.
제1 오목형 부분과 유사하게, 제6 오목형 부분의 에지로부터 제6 오목형 부분의 중심까지, 베이스 기판에 직교하는 방향에서의 제6 오목형 부분의 두께는 연속적으로 그리고 점진적으로 감소한다. 베이스 기판에 직교하는 방향에서의 제6 오목형 부분의 평균 두께가 베이스 기판에 직교하는 방향에서의 제3 본체 부분의 두께보다 작기 때문에, 따라서, 제6 오목형 부분의 차광 성능이 영향을 받을 수 있다. 본 예에 제공되는 디스플레이 기판에서, 베이스 기판에 직교하는 방향에서의 제6 오목형 부분의 두께가 연속적으로 감소하기 때문에, 광이 제6 오목형 부분을 관통할 수 있더라도, 제6 오목형 부분은 또한 광을 수렴하는 역할을 할 수 있어, 주변 광이 전체 디스플레이 기판을 관통하는 것이 방지되고, 주변 광이 디스플레이 기판의 정상 디스플레이에 영향을 미치는 것이 방지된다. 유사하게, 전력 라인에 가까운 제6 오목형 부분의 표면은 만곡된 표면 또는 벤딩된 표면이다.
일부 예들에서, 도 11a에 도시된 바와 같이, 베이스 기판(110)에 직교하는 방향에서의 제7 오목형 부분(1875D)의 각각의 두께는 베이스 기판(110)에 직교하는 방향에서의 제3 본체 부분(1875A)의 두께보다 작고, 베이스 기판(110)으로부터 멀리 있는 제7 오목형 부분(1875D)의 표면의 면적은 베이스 기판(110) 상의 제7 오목형 부분(1875D)의 정사 투영의 면적보다 크다. 디스플레이 기판에서, 제1 서브픽셀 그룹(391)의 제4 컬러 서브픽셀(300D)의 제3 소스 전극(1843)은 제7 콘택트 홀(357)을 통해 감지 연결 라인(1875)의 제7 오목형 부분(1875D)과 연결된다. 제7 오목형 부분(1875D)은 오목형 구조이므로, 베이스 기판(110)으로부터 멀리 있는 제7 오목형 부분(1875D)의 표면의 면적은 베이스 기판(110) 상의 제7 오목형 부분(1875D)의 정사 투영의 면적보다 크다. 이러한 방식으로, 디스플레이 기판은 제1 서브픽셀 그룹의 제4 컬러 서브픽셀의 제3 소스 전극과 감지 연결 라인 사이의 접촉 면적을 증가시킬 수 있고, 접촉은 더 충분하여, 접촉 저항이 감소되고, 제1 서브픽셀 그룹의 제4 컬러 서브픽셀의 제3 소스 전극과 감지 연결 라인 사이의 전기 연결 효과가 개선된다.
제1 오목형 부분과 유사하게, 제7 오목형 부분의 에지로부터 제7 오목형 부분의 중심까지, 베이스 기판에 직교하는 방향에서의 제7 오목형 부분의 두께는 연속적으로 그리고 점진적으로 감소한다. 베이스 기판에 직교하는 방향에서의 제7 오목형 부분의 평균 두께가 베이스 기판에 직교하는 방향에서의 제3 본체 부분의 두께보다 작기 때문에, 제7 오목형 부분의 차광 성능이 영향을 받을 수 있다. 본 예에 제공되는 디스플레이 기판에서, 베이스 기판에 직교하는 방향에서의 제7 오목형 부분의 두께가 연속적으로 감소하기 때문에, 광이 제7 오목형 부분을 관통할 수 있더라도, 제7 오목형 부분은 또한 광을 수렴하는 역할을 할 수 있어, 주변 광이 전체 디스플레이 기판을 관통하는 것이 방지되고, 주변 광이 디스플레이 기판의 정상 디스플레이에 영향을 미치는 것이 방지된다. 유사하게, 전력 라인에 가까운 제7 오목형 부분의 표면은 만곡된 표면 또는 벤딩된 표면이다.
일부 예들에서, 도 11a에 도시된 바와 같이, 베이스 기판(110)에 직교하는 방향에서의 제8 오목형 부분(1875E)의 각각의 두께는 베이스 기판(110)에 직교하는 방향에서의 제3 본체 부분(1875A)의 두께보다 작고, 베이스 기판(110)으로부터 멀리 있는 제8 오목형 부분(1875E)의 표면의 면적은 베이스 기판(110) 상의 제8 오목형 부분(1875E)의 정사 투영의 면적보다 크다. 디스플레이 기판에서, 제2 서브픽셀 그룹(392)의 제1 컬러 서브픽셀(300A)의 제3 소스 전극(1843)은 제8 콘택트 홀(358)을 통해 감지 연결 라인(1875)의 제8 오목형 부분(1875E)과 연결된다. 제8 오목형 부분(1875E)은 오목형 구조이므로, 베이스 기판(110)으로부터 멀리 있는 제8 오목형 부분(1865E)의 표면의 면적은 베이스 기판(110) 상의 제8 오목형 부분(1865E)의 정사 투영의 면적보다 크다. 이러한 방식으로, 디스플레이 기판은 제2 서브픽셀 그룹의 제1 컬러 서브픽셀의 제3 소스 전극과 감지 연결 라인 사이의 접촉 면적을 증가시킬 수 있고, 접촉은 더 충분하여, 접촉 저항이 감소되고, 제2 서브픽셀 그룹의 제1 컬러 서브픽셀의 제3 소스 전극과 감지 연결 라인 사이의 전기 연결 효과가 개선된다.
제1 오목형 부분과 유사하게, 제8 오목형 부분의 에지로부터 제8 오목형 부분의 중심까지, 베이스 기판에 직교하는 방향에서의 제8 오목형 부분의 두께는 연속적으로 그리고 점진적으로 감소한다. 베이스 기판에 직교하는 방향에서의 제8 오목형 부분의 평균 두께가 베이스 기판에 직교하는 방향에서의 제3 본체 부분의 두께보다 작기 때문에, 제8 오목형 부분의 차광 성능이 영향을 받을 수 있다. 본 예에 제공되는 디스플레이 기판에서, 베이스 기판에 직교하는 방향에서의 제8 오목형 부분의 두께가 연속적으로 감소하기 때문에, 광이 제8 오목형 부분을 관통할 수 있더라도, 제8 오목형 부분은 또한 광을 수렴하는 역할을 할 수 있어, 주변 광이 전체 디스플레이 기판을 관통하는 것이 방지되고, 주변 광이 디스플레이 기판의 정상 디스플레이에 영향을 미치는 것이 방지된다. 유사하게, 전력 라인에 가까운 제8 오목형 부분의 표면은 만곡된 표면 또는 벤딩된 표면이다.
일부 예들에서, 도 11a에 도시된 바와 같이, 베이스 기판(110)에 직교하는 방향에서의 제9 오목형 부분(1875F)의 각각의 두께는 베이스 기판(110)에 직교하는 방향에서의 제3 본체 부분(1875A)의 두께보다 작고, 베이스 기판(110)으로부터 멀리 있는 제9 오목형 부분(1875F)의 표면의 면적은 베이스 기판(110) 상의 제9 오목형 부분(1875F)의 정사 투영의 면적보다 크다. 디스플레이 기판에서, 제2 서브픽셀 그룹(392)의 제2 컬러 서브픽셀(300B)의 제3 소스 전극(1843)은 제9 콘택트 홀(359)을 통해 감지 연결 라인(1875)의 제9 오목형 부분(1875F)과 연결된다. 제9 오목형 부분(1875F)은 오목형 구조이므로, 베이스 기판(110)으로부터 멀리 있는 제9 오목형 부분(1865F)의 표면의 면적은 베이스 기판(110) 상의 제9 오목형 부분(1865F)의 정사 투영의 면적보다 크다. 이러한 방식으로, 디스플레이 기판은 제2 서브픽셀 그룹의 제2 컬러 서브픽셀의 제3 소스 전극과 감지 연결 라인 사이의 접촉 면적을 증가시킬 수 있고, 접촉은 더 충분하여, 접촉 저항이 감소되고, 제2 컬러 서브픽셀의 제3 소스 전극과 제2 서브픽셀 그룹의 감지 연결 라인 사이의 전기 연결 효과가 개선된다.
제1 오목형 부분과 유사하게, 제9 오목형 부분의 에지로부터 제9 오목형 부분의 중심까지, 베이스 기판에 직교하는 방향에서의 제9 오목형 부분의 두께는 연속적으로 그리고 점진적으로 감소한다. 베이스 기판에 직교하는 방향에서의 제9 오목형 부분의 평균 두께가 베이스 기판에 직교하는 방향에서의 제3 본체 부분의 두께보다 작기 때문에, 제9 오목형 부분의 차광 성능이 영향을 받을 수 있다. 본 예에 제공되는 디스플레이 기판에서, 베이스 기판에 직교하는 방향에서의 제9 오목형 부분의 두께가 연속적으로 감소하기 때문에, 광이 제9 오목형 부분을 관통할 수 있더라도, 제9 오목형 부분은 또한 광을 수렴하는 역할을 할 수 있다. 따라서, 주변 광이 전체 디스플레이 기판을 관통하는 것이 방지되고, 주변 광이 디스플레이 기판의 정상 디스플레이에 영향을 미치는 것이 방지된다. 유사하게, 전력 라인에 가까운 제9 오목형 부분의 표면은 만곡된 표면 또는 벤딩된 표면이다.
일부 예들에서, 도 11a에 도시된 바와 같이, 베이스 기판(110) 상의 제5 오목형 부분(1875B), 제6 오목형 부분(1875C), 제7 오목형 부분(1875D), 제8 오목형 부분(1875E), 및 제9 오목형 부분(1875F) 중 적어도 하나의 정사 투영은 베이스 기판(110) 상의 컬러 필터층(200) 내의 컬러 필터(350)의 정사 투영과 적어도 부분적으로 중첩되고, 이는 주변 광에 의해 야기되는 불균일한 디스플레이를 효과적으로 방지하고 외관에 영향을 미치는 것을 회피할 수 있다.
일부 예들에서, 도 11a에 도시된 바와 같이, 제2 방향에서, 감지 연결 라인(1875)은 제1 게이트 라인(161)으로부터 멀리 있는 제2 게이트 라인(162)의 면 상에 위치되고, 베이스 기판(110) 상의 제1 서브픽셀 그룹(391)의 제2 컬러 필터(352)의 정사 투영은 베이스 기판(110) 상의 제2 방향에서 인접한 제1 서브픽셀 그룹(391)의 제6 오목형 부분(1875C)의 정사 투영과 적어도 부분적으로 중첩된다. 이러한 방식으로, 제6 오목형 부분의 차광 성능이 그 얇은 두께로 인해 영향을 받더라도, 제1 서브픽셀 그룹의 제2 컬러 필터는 또한 제6 오목형 부분을 추가로 차폐할 수 있어, 주변 광이 전체 디스플레이 기판을 관통하는 것이 방지될 수 있고, 주변 광이 디스플레이 기판의 정상 디스플레이에 영향을 주는 것이 방지될 수 있다.
또한, 베이스 기판에 직교하는 방향에서의 제6 오목형 부분의 두께가 제6 오목형 부분의 에지로부터 제6 오목형 부분의 중심까지 연속적으로 감소하는 경우, 광이 제6 오목형 부분을 통과하더라도, 제6 오목형 부분은 위에서 설명한 제2 컬러 필터 상에 광을 포커싱시킬 수 있어, 주변 광이 전체 디스플레이 기판을 관통하는 것이 효과적으로 방지될 수 있다.
일부 예들에서, 도 11a에 도시된 바와 같이, 베이스 기판(110) 상의 제1 서브픽셀 그룹(391)의 제3 컬러 필터(353)의 정사 투영은 베이스 기판(110) 상의 제2 방향에서 인접한 제1 서브픽셀 그룹(391)의 제7 오목형 부분(1875D)의 정사 투영과 적어도 부분적으로 중첩된다. 이러한 방식으로, 제7 오목형 부분의 차광 성능이 그 얇은 두께로 인해 영향을 받더라도, 제1 서브픽셀 그룹의 제3 컬러 필터는 제7 오목형 부분을 추가로 차폐할 수 있어, 주변 광이 전체 디스플레이 기판을 관통하는 것이 방지될 수 있고, 주변 광이 디스플레이 기판의 정상 디스플레이에 영향을 주는 것이 방지될 수 있다.
또한, 베이스 기판에 직교하는 방향에서의 제7 오목형 부분의 두께가 제7 오목형 부분의 에지로부터 제7 오목형 부분의 중심까지 연속적으로 감소하는 경우, 광이 제7 오목형 부분을 통과하더라도, 제7 오목형 부분은 위에서 설명한 제3 컬러 필터 상에 광을 포커싱시킬 수 있어, 주변 광이 전체 디스플레이 기판을 관통하는 것이 효과적으로 방지될 수 있다.
일부 예들에서, 도 11a에 도시된 바와 같이, 베이스 기판(110) 상의 제2 서브픽셀 그룹(392)의 제1 컬러 필터(351)의 정사 투영은 베이스 기판(110) 상의 제2 방향에서 인접한 제9 오목형 부분(1875F)의 정사 투영과 적어도 부분적으로 중첩된다. 이러한 방식으로, 제9 오목형 부분의 차광 성능이 그 얇은 두께로 인해 영향을 받더라도, 제2 서브픽셀 그룹의 제1 컬러 필터는 제9 오목형 부분을 추가로 차폐할 수 있어, 주변 광이 전체 디스플레이 기판을 관통하는 것이 방지될 수 있고, 주변 광이 디스플레이 기판의 정상 디스플레이에 영향을 주는 것이 방지될 수 있다.
또한, 베이스 기판에 직교하는 방향에서의 제9 오목형 부분의 두께가 제9 오목형 부분의 에지로부터 제9 오목형 부분의 중심까지 연속적으로 감소하는 경우, 광이 제9 오목형 부분을 통과하더라도, 제9 오목형 부분은 위에서 설명한 제1 컬러 필터 상에 광을 포커싱할 수 있어, 주변 광이 전체 디스플레이 기판을 관통하는 것이 효과적으로 방지될 수 있다.
예를 들어, 도 11a에 도시된 바와 같이, 베이스 기판(110) 상의 제3 컬러 필터(351)의 정사 투영과 베이스 기판(110) 상의 감지 오목형 부분(1875K)의 정사 투영 사이의 중첩 영역은 베이스 기판(110) 상의 제1 컬러 필터(351)의 정사 투영과 베이스 기판(110) 상의 감지 오목형 부분(1875K)의 정사 투영 사이의 중첩 영역, 또는 베이스 기판(110) 상의 제2 컬러 필터(352)의 정사 투영과 베이스 기판(110) 상의 감지 오목형 부분(1875K)의 정사 투영 사이의 중첩 영역보다 크다.
일부 예들에서, 도 11a에 도시된 바와 같이, 서브픽셀 그룹(390)에서, 베이스 기판(110) 상의 제1 컬러 필터(351)의 정사 투영은 베이스 기판(110) 상의 전력 연결 라인(1865)의 정사 투영과 적어도 부분적으로 중첩되어, 픽셀 구동 회로들 내의 다양한 커패시터들의 커패시턴스 값들이 조정되어, 더 양호한 전기적 성능을 달성할 수 있다. 베이스 기판(110) 상의 제2 컬러 필터(352)의 정사 투영은 베이스 기판(110) 상의 전력 연결 라인(1865)의 정사 투영 및 베이스 기판(110) 상의 제1 게이트 라인(161)의 정사 투영과 각각 적어도 부분적으로 중첩되어, 픽셀 구동 회로들의 다양한 커패시터들의 커패시턴스 값들이 또한 조정되어, 더 아용한 전기적 성능을 달성할 수 있다. 베이스 기판(110) 상의 제3 컬러 필터(353)의 정사 투영은 베이스 기판(110) 상의 전력 연결 라인(1865)의 정사 투영과 적어도 부분적으로 중첩되어, 픽셀 구동 회로들의 다양한 커패시터들의 커패시턴스 값들이 또한 조정되어, 더 양호한 전기적 성능을 달성할 수 있다.
일부 예들에서, 도 11a에 도시된 바와 같이, 서브픽셀 그룹(390)에서, 베이스 기판(110) 상의 제1 컬러 필터(351)의 정사 투영은 베이스 기판(110) 상의 감지 연결 라인(1875)의 정사 투영과 적어도 부분적으로 중첩되어, 베이스 기판(110) 상의 제2 컬러 필터(352)의 정사 투영은 베이스 기판(110) 상의 감지 연결 라인(1875)의 정사 투영과 각각 적어도 부분적으로 중첩되고, 베이스 기판(110) 상의 제3 컬러 필터(353)의 정사 투영은 베이스 기판(110) 상의 감지 연결 라인(1875)의 정사 투영과 적어도 부분적으로 중첩된다. 따라서, 디스플레이 기판은 컬러 필터와 감지 연결 라인 사이의 중첩 관계를 조정함으로써 픽셀 구동 회로들의 다양한 커패시터의 커패시턴스 값을 조정할 수 있고, 그러면 더 양호한 전기적 성능이 달성된다. 일부 예들에서, 도 11a에 도시된 바와 같이, 데이터 라인(185)은 제1 데이터 라인(185A), 제2 데이터 라인(185B), 제3 데이터 라인(185C), 및 제4 데이터 라인(185D)을 포함하고; 서브픽셀 그룹(390)에서, 제1 데이터 라인(185A) 및 제2 데이터 라인(185B)은 제1 컬러 서브픽셀(300A)과 제2 컬러 서브픽셀(300B) 사이에 위치되고, 제1 데이터 라인(185A)은 제2 컬러 서브픽셀(300B)로부터 멀리 있는 제2 데이터 라인(185B)의 면 상에 위치되며; 제1 데이터 라인(185A)은 제1 컬러 서브픽셀(300A)의 제2 소스 전극(1842)과 연결되고, 제2 데이터 라인(185B)은 제2 컬러 서브픽셀(300B)의 제2 소스 전극(1842)과 연결되며, 제3 데이터 라인(185C) 및 제4 데이터 라인(185D)은 제3 컬러 서브픽셀(300C)과 제4 컬러 서브픽셀(300D) 사이에 위치되고, 제3 데이터 라인(185)은 제4 컬러 서브픽셀(300D)로부터 멀리 있는 제4 데이터 라인(185D)의 면 상에 위치되며; 제3 데이터 라인(185C)은 제3 컬러 서브픽셀(300C)의 제2 소스 전극(1842)과 연결되고, 제4 데이터 라인(185D)은 제4 컬러 서브픽셀(300D)의 제2 소스 전극(1842)과 연결된다. 이러한 방식으로, 디스플레이 기판은 하나의 데이터 라인을 통해 하나의 서브픽셀 열을 구동한다.
일부 예들에서, 도 11a에 도시된 바와 같이, 서브픽셀 그룹(390)에서, 베이스 기판(110) 상의 제1 컬러 필터(351)의 정사 투영은 베이스 기판(110) 상의 제2 데이터 라인(185A)의 정사 투영과 적어도 부분적으로 중첩되고, 베이스 기판(110) 상의 제2 컬러 필터(352)의 정사 투영은 베이스 기판(110) 상의 제3 데이터 라인(185C)의 정사 투영과 적어도 부분적으로 중첩되며, 베이스 기판(110) 상의 제3 컬러 필터(353)의 정사 투영은 베이스 기판(110) 상의 제4 데이터 라인(185D)의 정사 투영과 적어도 부분적으로 중첩된다.
일부 예들에서, 도 11a에 도시된 바와 같이, 디스플레이 기판(100)은: 층간 절연층(170)에 위치되는 제4 비아 홀(264)을 더 포함하고, 제2 드레인 전극(1842)은 제4 비아 홀(264)을 통해 도전성 블록(147)과 연결된다. 도전성 차광 구조(122)는: 제2 절연 부분(1222)을 더 포함하고, 베이스 기판(110) 상의 제2 절연 부분(1222)의 정사 투영은 베이스 기판(110) 상의 제4 비아 홀(264)의 정사 투영과 적어도 부분적으로 중첩된다. 위에서 설명한 제2 절연 부분은 도전성 차광 구조의 일부이고, 도전성 차광 구조의 다른 부분들에 대하여, 제2 절연 부분은 다른 부분들로부터 절연된다. 디스플레이 기판에서, 제2 드레인 전극 영역의 일부가 반도체 층 자체가 얇기 때문에 결손되는 경우, 그리고 에칭제가 제2 드레인 전극 영역으로부터 아래로 제2 절연 부분까지 에칭되는 경우에, 제2 절연 부분은 도전성 차광 구조의 다른 부분들로부터 절연되므로, 제2 드레인 전극이 제3 비아 홀을 통해 제2 절연 부분과 연결되더라도, 제2 드레인 전극이 도전성 차광 구조의 다른 부분과 전기적으로 연결되게 하지 않을 것이다. 이러한 방식으로, 디스플레이 기판은 프로세스 위험을 감소시킬 수 있고, 디스플레이 기판의 수율이 개선된다.
일부 예들에서, 도 10a에 도시된 바와 같이, 제2 절연 부분(1222)은 제2 중공 부분(1222A)을 포함하고, 제2 중공 부분(1222A)은 버퍼 층(130)의 재료로 채워진다. 따라서, 제2 절연 부분(1222)은 제2 중공 부분(1222A)을 통해 도전성 차광 구조(122)의 다른 부분들로부터 절연될 수 있다. 제2 절연 부분(1222) 자체는 제2 중공 부분(1222A)일 수 있고, 즉, 제2 절연 부분(1222)은 도전성 차광 구조(122)가 제거된 부분일 수 있다는 점에 유의해야 한다.
일부 예들에서, 도 10b에 도시된 바와 같이, 제2 중공 부분(1222A)은 제2 중공 링일 수 있고, 즉, 제2 중공 부분은 링 형상의 중공 부분일 수 있다. 제2 중공 링(1222A)의 내부 부분과 제2 중공 링(1222A)의 외측면 양자 모두는 도전성 차광 구조(122)의 재료로 제조된다. 이러한 방식으로, 제2 절연 부분(1222)은 제2 중공 링(1222A)을 배열함으로써 도전성 차광 구조(122)의 다른 부분들로부터 절연될 수 있다.
일부 예들에서, 도 10c에 도시된 바와 같이, 제2 절연 부분(1222)은 산화 부분이다. 즉, 도전성 차광 구조(122)의 일부를 산화 프로세스를 통해 산화시켜, 위에서 설명한 제2 절연 부분(1222)을 형성할 수 있다.
일부 예들에서, 도 11a에 도시된 바와 같이, 베이스 기판(110) 상의 제1 비아 홀(261) 및 제4 비아 홀(264)의 정사 투영들의 형상들은 양자 모두 이방성 패턴들이고, 양자 모두는 긴 변들을 포함한다.
일부 예들에서, 도 11a에 도시된 바와 같이, 서브픽셀 그룹(390)에서, 제2 컬러 서브픽셀(300B)의 제1 비아 홀(261)의 긴 변 또는 연장 방향 및 제3 컬러 서브픽셀(300C)의 제1 비아 홀(261)의 긴 변 양자 모두는 제1 방향을 따라 연장되고; 제1 컬러 서브픽셀(300A)의 제1 비아 홀(261)의 긴 변 및 제4 컬러 서브픽셀(300D)의 제1 비아 홀(261)의 긴 변 양자 모두는 제2 방향을 따라 연장된다. 제2 컬러 서브픽셀(300B)의 픽셀 구동 회로들 및 제3 컬러 서브픽셀(300C)의 픽셀 구동 회로들에서, 전력 신호들이 제1 박막 트랜지스터들(T1)의 제1 소스 전극들(1821)로부터 제1 드레인 전극들(1841)로 유동하기 때문에, 제1 소스 전극들(1821)로부터 제1 드레인 전극들(1841)로의 방향이 제2 방향이고, 제2 컬러 서브픽셀(300B)의 제1 비아 홀(261)의 긴 변 또는 연장 방향과 제3 컬러 서브픽셀(300C)의 제1 비아 홀(261)의 긴 변을 제1 방향으로 연장함으로써, 제1 방향에서 제2 컬러 서브픽셀(300B)의 제1 비아 홀(261)의 크기 및 제3 컬러 서브픽셀(300C)의 제1 비아 홀(261)의 크기는 더 커질 수 있고, 따라서 관통 유동하는 전류는 더 큰 단면적을 가져서, 접촉 저항이 감소될 수 있다.
일부 예들에서, 도 11a에 도시된 바와 같이, 서브픽셀 그룹(390)에서, 제2 컬러 서브픽셀(300B)의 제4 비아 홀(264)의 긴 변과 제3 컬러 서브픽셀(300C)의 제4 비아 홀(264)의 긴 변 양자 모두는 제2 방향을 따라 연장되고, 제1 컬러 서브픽셀(300A)의 제4 비아 홀(264)의 긴 변과 제4 컬러 서브픽셀(300D)의 제4 비아 홀(264)의 긴 변 양자 모두는 제1 방향을 따라 연장된다.
도 12는 본 개시내용의 실시예에 의해 제공되는 다른 디스플레이 기판의 평면 개략도이다. 도 12에 도시된 바와 같이, 상이한 컬러들의 서브픽셀들은 상이한 종횡비들을 갖는 박막 트랜지스터들을 사용할 수 있으므로, 상이한 컬러들의 서브픽셀들의 제4 비아 홀들의 위치들은 상이할 수 있다. 예를 들어, 도 12에 도시된 바와 같이, 서브픽셀 그룹(390)에서, 제1 컬러 서브픽셀(300A)의 제4 비아 홀(264)의 중심, 제2 컬러 서브픽셀(300B)의 제4 비아 홀(264)의 중심, 제3 컬러 서브픽셀(300C)의 제4 비아 홀(264)의 중심, 및 제4 컬러 서브픽셀(300D)의 제4 비아 홀(264)의 중심은 제2 방향으로 오정렬되고; 제1 컬러 서브픽셀(300A)의 제4 비아 홀(264)의 중심 및 제4 컬러 서브픽셀(300D)의 제4 비아 홀(264)의 중심은 제1 가상 직선(401)에 위치되고, 제2 컬러 서브픽셀(300B)의 제4 비아 홀(264)의 중심 및 제3 컬러 서브픽셀(300C)의 제4 비아 홀(264)의 중심은 제1 가상 직선과 평행한 제2 가상 직선(402)에 위치된다. 이러한 방식으로, 제1 컬러 서브픽셀(300A)의 제4 비아 홀, 제2 컬러 서브픽셀(300B)의 제4 비아 홀, 제3 컬러 서브픽셀(300C)의 제4 비아 홀, 및 제4 컬러 서브픽셀(300D)의 제4 비아 홀을 통과하는 주변 광의 반사에 의해 형성된 규칙적인 밝은 라인이 방지될 수 있어, 디스플레이 품질이 개선될 수 있다.
도 13은 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판 내의 제1 드레인 전극의 단면 개략도이다. 도 13에 도시된 바와 같이, 도전층(180) 또는 제1 드레인 전극(1841)은 베이스 기판(110)에 직교하는 방향으로 적층된 제1 서브 금속 층(1841A) 및 제2 서브 금속 층(1841B)을 포함하고; 제1 서브 금속 층(1841A)의 재료는 구리이며, 제2 서브 금속 층(1841B)의 재료는 몰리브덴 티타늄 합금이다.
본 개시내용의 실시예는 디스플레이 디바이스를 추가로 제공한다. 도 14는 본 개시내용의 실시예에 의해 제공되는 디스플레이 디바이스의 개략도이다. 도 14에 도시된 바와 같이, 디스플레이 디바이스(500)는 위에서 설명한 디스플레이 기판(100)을 포함한다. 이러한 방식으로, 디스플레이 디바이스는 디스플레이 디바이스에 포함되는 디스플레이 기판의 기술적 효과들에 대응하는 유익한 기술적 효과들을 갖는다. 예를 들어, 디스플레이 디바이스에서, 도전성 구조는 제1 콘택트 홀을 통해 제1 오목형 부분과 연결된다. 제1 오목형 부분은 도전성 차광 구조 내로 오목하게 되기 때문에, 도전층에 가까운 제1 오목형 부분의 표면의 면적은 베이스 기판 상의 제1 오목형 부분의 정사 투영의 면적보다 크다. 이러한 방식으로, 도전성 구조, 예를 들어 제1 드레인 전극과 도전성 차광 구조 사이의 접촉 면적이 증가되고, 접촉이 더 충분하여, 접촉 저항이 감소되고, 도전성 구조와 도전성 차광 구조 사이의 전기 연결 효과가 개선되며, 도전성 구조에 의해 형성된 커패시터의 충전 및 방전 효율이 효과적으로 개선될 수 있다.
예를 들어, 디스플레이 디바이스는 텔레비전, 태블릿 컴퓨터, 노트북 컴퓨터, 전자 액자, 내비게이터, 스마트폰, 및 다른 전자 제품들이다.
본 개시내용의 실시예는 디스플레이 기판의 제조 방법을 추가로 제공한다. 도 15는 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 제조 방법의 흐름도이다. 도 15에 도시된 바와 같이, 디스플레이 기판의 제조 방법은 다음의 단계들 S101-S107을 포함한다.
단계 S101: 베이스 기판 상에 도전성 차광 재료층을 형성하는 단계.
예를 들어, 베이스 기판은 유리 기판과 같은 무기 재료들로 제조된 투명 기판이다. 또한, 베이스 기판은 폴리이미드, 폴리카보네이트, 및 폴리에틸렌 테레프탈레이트와 같은 유기 재료들로 제조된 투명 기판일 수도 있다.
예를 들어, 베이스 기판은 폴리이미드 기판과 같은 가요성 기판이다. 물론, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않으며, 베이스 기판은 또한 강성 기판일 수 있다.
예를 들어, 도전성 차광 재료층의 재료는 몰리브덴 및 티타늄으로 이루어진 그룹으로부터 선택된 적어도 하나이다. 물론, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않으며, 도전성 차광 재료층의 재료는 또한 다른 재료들일 수 있다.
예를 들어, 스퍼터링 프로세스 또는 기상 증착 프로세스와 같은 막 형성 프로세스가 베이스 기판 상에 도전성 차광 재료층을 형성하는 데 사용될 수 있다.
단계 S102: 도전성 차광 재료층을 패터닝하여 도전성 차광 구조를 형성하는 단계.
예를 들어, 도전성 차광 재료층을 패터닝하는 프로세스는 노광, 현상, 및 에칭 프로세스를 포함한다.
예를 들어, 먼저 도전성 차광 재료층 상에 포토레지스트가 코팅될 수 있고, 그 후 노광 및 현상 프로세스들을 통해 도전성 차광 재료층 상에 포토레지스트 패턴이 형성되며, 이어서, 포토레지스트 패턴을 사용하여 도전성 차광 재료를 에칭하고, 마지막으로 포토레지스트 패턴을 박리시키며, 도전성 차광 구조를 형성한다.
단계 S103: 베이스 기판으로부터 멀리 있는 도전성 차광 구조의 면 상에 버퍼 층을 형성하는 단계.
예를 들어, 버퍼 층의 재료는 실리콘 질화물, 실리콘 산화물, 및 실리콘 산질화물로 이루어지는 그룹으로부터 선택된 적어도 하나일 수 있다.
예를 들어, 버퍼 층의 두께는 380 나노미터 내지 420 나노미터의 범위이다. 물론, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않고, 버퍼 층의 두께는 실제 요건들에 따라 배열될 수 있다.
단계 S104: 도전성 차광 구조로부터 멀리 있는 버퍼 층의 면 상에 반도체 층을 형성하는 단계.
예를 들어, 반도체 층의 재료는 인듐 갈륨 아연 산화물(IGZO)과 같은 산화물 반도체이다.
예를 들어, 도전성 차광 구조로부터 멀리 있는 버퍼 층의 면 상에 반도체 층을 형성하기 위해 기상 증착 프로세스가 사용된다. 물론, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않으며, 다른 적당한 프로세스들이 반도체 층을 형성하기 위해 또한 사용될 수 있다.
예를 들어, 반도체 층의 두께는 35 나노미터 내지 45 나노미터의 범위, 예를 들어 40 나노미터이다. 물론, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않고, 반도체 층의 두께는 실제 요건들에 따라 배열될 수 있다.
단계 S105: 버퍼 층으로부터 멀리 있는 반도체 층의 면 상에 층간 절연층을 형성하는 단계.
예를 들어, 층간 절연층의 재료는 실리콘 질화물, 실리콘 산화물, 및 실리콘 산질화물로 이루어지는 그룹으로부터 선택된 적어도 하나일 수 있다. 물론, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않으며, 층간 절연층의 재료는 또한 다른 재료들일 수 있다. 층간 절연층의 재료 및 버퍼 층의 재료는 동일하거나 상이할 수 있고, 층간 절연층 및 버퍼 층의 재료들이 동일한 경우에도, 층간 절연층 및 버퍼 층은 상이한 프로세스 온도에서 제조될 수 있어, 형성된 막들의 밀도들이 또한 상이하므로, 층간 절연층의 경사각이 에칭되는 버퍼 층의 경사각과 상이하다는 점에 유의하여야 한다.
예를 들어, 층간 절연층의 두께는 350 나노미터 내지 600 나노미터의 범위, 예를 들어 400 나노미터이다. 물론, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않고, 층간 절연층의 두께는 실제 요건들에 따라 배열될 수 있다.
단계 S106: 층간 절연층 및 버퍼 층에 제1 콘택트 홀을 형성하는 단계.
예를 들어, 에칭 프로세스(습식 에칭 프로세스 등)가 층간 절연층 및 버퍼 층에 제1 콘택트 홀을 형성하는 데 사용된다.
단계 S107: 반도체 층으로부터 멀리 있는 층간 절연층의 면 상에 도전층을 형성하는 단계 - 도전층은 제1 드레인 전극과 같은 도전성 구조를 포함하고, 도전성 차광 구조는 제1 본체 부분 및 제1 오목형 부분을 포함하며, 베이스 기판에 직교하는 방향에서의 제1 오목형 부분의 평균 두께는 베이스 기판에 직교하는 방향에서의 제1 본체 부분의 평균 두께보다 작고, 제1 콘택트 홀은 층간 절연층 및 버퍼 층을 관통하며, 도전성 구조는 제1 콘택트 홀을 통해 제1 오목형 부분과 연결되고, 도전층에 가까운 제1 오목형 부분의 표면의 면적은 베이스 기판 상의 제1 오목형 부분의 정사 투영의 면적보다 큼 -.
본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 제조 방법에서, 도전성 차광 구조는 제1 본체 부분 및 제1 오목형 부분을 포함하고, 제1 드레인 전극은 제1 콘택트 홀을 통해 제1 오목형 부분과 연결된다. 제1 오목형 부분은 도전성 차광 구조 내로 오목하게 되기 때문에, 제1 드레인 전극에 가까운 제1 오목형 부분의 표면의 면적은 베이스 기판 상의 제1 오목형 부분의 정사 투영의 면적보다 크다. 이러한 방식으로, 디스플레이 기판의 제조 방법에 의해 제조된 디스플레이 기판은 제1 드레인 전극과 도전성 차광 구조 사이의 접촉 면적을 증가시킬 수 있고, 접촉이 더 충분하여, 접촉 저항이 감소되고, 제1 드레인 전극과 도전성 차광 구조 사이의 전기 연결 효과가 개선되며, 도전성 구조에 의해 형성된 커패시터의 충전 및 방전 효율이 효과적으로 개선될 수 있다.
예를 들어, 도전층의 재료는, 구리, 몰리브덴, 및 티타늄으로 이루어지는 그룹으로부터 선택된 적어도 하나이다. 물론, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않으며, 도전층은 또한 다른 재료들로 제조될 수 있다.
일부 예들에서, 베이스 기판에 직교하는 방향에서의 도전성 차광 구조의 두께는 90 나노미터 내지 120 나노미터의 범위이고, 베이스 기판에 직교하는 방향에서의 도전층의 두께는 200 나노미터 내지 600 나노미터의 범위이다.
일부 예들에서, 디스플레이 기판의 제조 방법에서, 층간 절연층 및 버퍼 층에 제1 콘택트 홀을 형성하는 단계는: 버퍼 층에 제1 버퍼 부분 및 제2 버퍼 부분을 형성하는 단계를 포함하고, 베이스 기판으로부터 멀리 있는 제1 버퍼 부분의 면은 도전층과 접촉하여 배열되며, 베이스 기판에 가까운 제1 버퍼 부분의 면은 도전성 차광 구조와 접촉하여 배열되고, 베이스 기판으로부터 멀리 있는 제2 버퍼 부분의 면은 층간 절연층과 접촉하여 배열되며, 베이스 기판에 가까운 제2 버퍼 부분의 면은 도전성 차광 구조와 접촉하여 배열됨 - 을 포함한다. 이러한 방식으로, 위에서 설명한 도전성 구조가 제1 콘택트 홀에 퇴적되는 경우, 제1 버퍼 부분은 도전성 구조의 일부를 지지하는 역할을 할 수 있고, 도전성 구조는 너무 큰 강하 또는 너무 큰 경사각에 의해 야기되는 분리가 방지된다. 따라서, 디스플레이 기판은 더 높은 수율을 갖는다.
일부 예들에서, 제1 콘택트 홀은 측벽들을 포함하고, 측벽들은 적어도: 층간 절연층에 위치되는 제1 서브 측벽; 및 버퍼 층에 위치되는 제2 서브 측벽을 포함하고, 제1 서브 측벽과 베이스 기판 사이의 끼인각은 제1 경사각을 구성하고, 제2 측벽과 베이스 기판 사이의 끼인각은 제2 경사각을 구성하며, 제1 경사각은 제2 경사각보다 작고; 제2 서브 측벽과 제1 버퍼 부분 사이의 접촉 부분은 제1 버퍼 부분과 제2 버퍼 부분 사이에 위치된다.
일부 예들에서, 제1 콘택트 홀의 측벽들은: 제1 버퍼 부분에 위치되는 제3 서브 측벽을 더 포함하고, 제3 서브 측벽과 베이스 기판 사이의 끼인각은 제3 경사각을 구성하고, 제1 경사각, 제2 경사각, 및 제3 경사각은 서로 상이하다. 제1 콘택트 홀의 측벽들의 상세한 설명들은 도 6a 및 도 6b의 관련 설명들을 참조할 수 있으며, 여기서는 생략된다.
일부 예들에서, 디스플레이 기판의 제조 방법은: 층간 절연층으로부터 멀리 있는 도전층, 예를 들어, 소스 및 드레인 금속 층 상에 평탄화 층을 형성하는 단계 - 평탄화 층은 애노드 홀을 포함함 -; 및 도전층으로부터 멀리 있는 평탄화 층의 면 상에 애노드 층을 형성하여 베이스 기판 상에 복수의 서브픽셀들을 형성하는 단계를 더 포함하고, 복수의 서브픽셀들 각각은 애노드를 포함하며, 애노드는 발광 부분, 구동 부분, 및 발광 부분과 구동 부분을 연결하는 연장 부분을 포함하고, 구동 부분은 애노드 홀에 적어도 부분적으로 위치되며; 서브픽셀들 중 적어도 하나에서, 베이스 기판 상의 제1 콘택트 홀의 정사 투영은 베이스 기판 상의 구동 부분의 정사 투영과 적어도 부분적으로 중첩되고, 디스플레이 기판은: 도전층에 위치되는 전력 라인; 및 도전층에 위치되는 감지 라인을 더 포함하며; 전력 라인 및 감지 라인은 제1 방향으로 배열되고, 전력 라인 및 감지 라인 양자 모두는 제1 방향과 교차하는 제2 방향을 따라 연장되며; 복수의 서브픽셀들은 제1 서브픽셀 쌍 및 제2 서브픽셀 쌍을 포함하고, 제1 서브픽셀 쌍은 전력 라인의 2개의 측면 상에 각각 위치되는 2개의 서브픽셀들을 포함하며, 제2 서브픽셀 쌍은 감지 라인의 2개의 측면 상에 각각 위치되는 2개의 서브픽셀들을 포함하고; 제1 서브픽셀 쌍 및 제2 서브픽셀 쌍은 제1 방향으로 교대로 배열되고, 제2 서브픽셀 쌍의 2개의 서브픽셀들에서, 제1 중첩 영역이 베이스 기판 상의 애노드 홀의 정사 투영과 베이스 기판 상의 제1 오목형 부분의 정사 투영 사이에 제공되며, 제1 중첩 영역의 면적은 베이스 기판 상의 제1 콘택트 홀의 정사 투영의 면적보다 작다. 이러한 방식으로, 제2 서브픽셀 쌍의 2개의 서브픽셀들에서, 제1 중첩 영역은 애노드 홀과 제1 오목형 부분 사이에 제공되고, 이러한 방식으로, 제1 오목형 부분의 차광 성능이 그 얇아짐으로 인해 감소되는 경우, 애노드 홀의 위치에서의 애노드는 만곡된 계면을 가지므로, 광이 포커싱될 수 있으며, 따라서, 제1 오목형 부분을 통과하는 광은 디스플레이 기판의 정상 디스플레이에 영향을 미치는 것이 방지된다.
일부 예들에서, 애노드는 애노드 홀의 에지 위치에 오목한 구조를 더 포함하고, 오목한 구조의 오목한 방향은 도전성 차광 구조를 향한다. 이러한 방식으로, 제1 오목형 부분의 차광 성능이 그 얇아짐으로 인해 감소되는 경우, 오목한 구조가 적어도 2개의 경사진 표면을 가지므로, 오목한 구조는 제1 오목형 부분을 통과하는 광을 반사할 수 있다. 또한, 오목한 구조 자체가 미세 구조이므로, 오목한 구조는 또한 제1 오목형 부분을 통과하는 광을 산란시킬 수 있어, 제1 오목형 부분을 통과하는 광이 디스플레이 기판의 정상 디스플레이에 영향을 미치는 것이 추가로 방지된다. 애노드 홀의 위에서 설명한 에지 위치는 애노드 홀과 반도체 층으로부터 멀리 있는 평탄화 층의 표면 사이의 경계를 지칭한다는 점에 유의하여야 한다.
일부 예들에서, 도전층은 제1 소스 전극 및 제1 드레인 전극을 더 포함하고, 도전성 구조는 제1 드레인 전극이다.
일부 예들에서, 도전층은 제1 소스 전극을 더 포함하고, 반도체 층은 제1 활성 층을 포함하며, 제1 활성 층은 제1 채널 영역 및 제1 채널 영역의 2개의 측면 상에 위치되는 제1 소스 전극 영역과 제1 드레인 전극 영역을 포함하고, 디스플레이 기판의 제조 방법은: 층간 절연층 및 버퍼 층에 제1 콘택트 홀을 형성하는 동시에, 층간 절연층에 제1 비아 홀 및 제2 비아 홀을 형성하는 단계를 더 포함하고, 제1 소스 전극은 제1 비아 홀을 통해 제1 소스 전극 영역과 연결되며, 제1 드레인 전극은 제2 비아 홀을 통해 제1 드레인 전극 영역과 연결된다.
일부 예들에서, 층간 절연층 및 버퍼 층을 동시에 패터닝하여 제1 비아 홀 및 제1 콘택트 홀을 형성하는 데 동일한 에칭 프로세스가 사용된다. 이 경우, 제1 콘택트 홀의 하단의 크기가 작더라도, 제1 드레인에 가까운 제1 오목형 부분의 표면의 면적이 베이스 기판 상의 제1 오목형 부분의 정사 투영의 면적보다 크기 때문에, 디스플레이 기판의 제조 방법에 의해 제조된 디스플레이 기판은 제1 드레인 전극과 도전성 차광 구조 사이의 접촉 면적을 증가시킬 수 있고, 접촉이 더 충분하여, 접촉 저항이 감소되고, 제1 드레인 전극과 도전성 차광 구조 사이의 전기 연결 효과가 개선된다.
일부 예들에서, 층간 절연층 및 버퍼 층을 패터닝하여 제1 비아 홀 및 제1 콘택트 홀을 형성하는 데 하프톤 마스크 프로세스가 또한 사용된다.
예를 들어, 하프톤 마스크 프로세스를 사용하여 층간 절연층 및 버퍼 층을 패터닝하여 제1 비아 홀 및 제1 콘택트 홀을 형성하는 단계는: 베이스 기판으로부터 멀리 있는 층간 절연층의 면 상에 제1 포토레지스트를 형성하는 단계; 제1 하프톤 마스크를 사용함으로써 제1 포토레지스트를 노광 및 현상하여, 제1 포토레지스트가 완전히 제거된 부분, 제1 포토레지스트가 부분적으로 제거된 부분, 및 제1 포토레지스트가 남아 있는 부분을 포함하는 제1 포토레지스트 패턴을 형성하는 단계; 제1 포토레지스트 패턴을 마스크로서 사용함으로써 층간 절연층을 에칭하여, 제1 포토레지스트가 완전히 제거된 부분에 대응하는 층간 절연층을 제거하는 단계; 제1 포토레지스트 패턴을 애싱(ashing)하고, 제1 포토레지스트가 부분적으로 제거된 부분을 제거하며 제1 포토레지스트가 남아 있는 부분을 얇게 하여 제2 포토레지스트 패턴을 형성하는 단계; 및 제2 포토레지스트 패턴을 마스크로서 사용함으로써 버퍼 층을 에칭하는 단계를 포함하고, 베이스 기판 상의 제1 콘택트 홀의 정사 투영은 베이스 기판 상의 제1 포토레지스트가 완전히 제거된 부분의 정사 투영과 중첩되며, 베이스 기판 상의 제1 비아 홀의 정사 투영은 베이스 기판 상의 제1 포토레지스트가 부분적으로 제거된 부분의 정사 투영과 중첩된다. 위에서 설명한 "중첩"은 중첩이 완료된 경우 및 대략적인 중첩의 경우(중첩의 정도가 80%보다 큰 경우)를 포함한다는 점에 유의해야 한다.
일부 예들에서, 도전성 차광 구조는 제1 절연 부분을 더 포함하고, 베이스 기판 상의 제1 절연 부분의 정사 투영은 베이스 기판 상의 제1 비아 홀의 정사 투영과 적어도 부분적으로 중첩되며, 베이스 기판 상의 제1 절연 부분의 정사 투영은 베이스 기판 상의 제1 소스 전극 영역의 정사 투영과 적어도 부분적으로 중첩된다. 위에서 설명한 제1 절연 부분은 도전성 차광 구조의 일부이고, 도전성 차광 구조의 다른 부분들에 대하여, 제1 절연 부분은 다른 부분들로부터 절연된다. 제1 소스 전극 영역이 반도체 층 자체가 얇기 때문에 부분적으로 결손되는 경우, 그리고 에칭제가 제1 소스 전극 영역으로부터 아래로 제1 절연 부분까지 에칭되는 경우, 제1 절연 부분은 도전성 차광 구조의 다른 부분들로부터 절연되므로, 제1 소스 전극이 제1 비아 홀을 통해 제1 절연 부분과 연결되더라도, 제1 소스 전극은 도전성 차광 구조의 다른 부분들에 전기적으로 연결되게 하지 않을 것이다. 이러한 방식으로, 디스플레이 기판은 프로세스 위험을 감소시키고, 수율을 개선할 수 있다.
예를 들어, 도 10a에 도시된 바와 같이, 제1 절연 부분(1221)은 제1 중공 부분(1221A)을 포함하고, 제1 중공 부분(1221A)은 버퍼 층(130)의 재료로 채워진다. 이러한 방식으로, 제1 절연 부분(1221)은 제1 중공 부분(1221A)을 통해 도전성 차광 구조(122)의 다른 부분들로부터 절연될 수 있다. 제1 절연 부분(1221) 자체는 제1 중공 부분(1221A)일 수 있고, 즉, 제1 절연 부분(1221)은 도전성 차광 구조(122)가 제거된 부분일 수 있다는 점에 유의해야 한다.
예를 들어, 도 10b에 도시된 바와 같이, 제1 중공 부분(1221A)은 제1 중공 링이고, 즉, 제1 중공 부분은 링 형상의 중공 부분일 수 있다. 제1 중공 링(1221A)의 내부 부분과 제1 중공 링(1221A)의 외측면 양자 모두는 도전성 차광 구조(122)의 재료로 제조된다. 이러한 방식으로, 제1 절연 부분(1221)은 제1 중공 링(1221A)을 배열함으로써 도전성 차광 구조(122)의 다른 부분들로부터 절연될 수 있다.
예를 들어, 도 10c에 도시된 바와 같이, 제1 절연 부분(1221)은 산화 부분이다. 즉, 도전성 차광 구조(122)의 일부를 산화 프로세스를 통해 산화시켜, 위에서 설명한 제1 절연 부분(1221)을 형성할 수 있다.
일부 예들에서, 제1 절연 부분이 도 10a 및 도 10b에 도시된 제1 절연 부분(1221)인 경우, 도전성 차광 재료층을 패터닝하여 도전성 차광 구조를 형성하는 단계는: 도전성 차광 재료층을 동일한 패터닝 프로세스를 통해 패터닝하여 제1 본체 부분, 제1 오목형 부분, 및 제1 중공 부분을 형성하는 단계를 포함한다. 즉, 제1 오목형 부분과 제1 중공 부분은 동일한 패터닝 프로세스에서 형성되고, 마스킹 프로세스가 감소될 수 있으며, 비용이 감소된다.
일부 예들에서, 도전성 차광 재료층을 패터닝하여 도전성 차광 구조를 형성하는 단계는: 베이스 기판으로부터 멀리 있는 도전성 차광 구조의 면 상에 포토레지스트를 형성하는 단계; 제2 하프톤 마스크를 사용함으로써 포토레지스트를 노광 및 현상하여, 제2 포토레지스트가 완전히 제거된 부분, 제2 포토레지스트가 부분적으로 제거된 부분, 및 제2 포토레지스트가 남아 있는 부분을 포함하는 제3 포토레지스트 패턴을 형성하는 단계; 제3 포토레지스트 패턴을 마스크로서 사용함으로써 도전성 차광 재료층을 에칭하여, 제2 포토레지스트의 완전히 제거된 부분에 대응하는 도전성 차광 재료층을 제거하는 단계; 제3 포토레지스트 패턴을 애싱하고, 제2 포토레지스트가 부분적으로 제거된 부분을 제거하며 제2 포토레지스트가 남아 있는 부분을 얇게 하여 제4 포토레지스트 패턴을 형성하는 단계; 및 제4 포토레지스트 패턴을 마스크로서 사용함으로써 도전성 차광 재료층을 에칭하는 단계를 포함하고, 베이스 기판 상의 제1 본체 부분의 정사 투영은 베이스 기판 상의 제2 포토레지스트가 남아 있는 부분의 정사 투영과 중첩되고, 베이스 기판 상의 제1 오목형 부분의 정사 투영은 베이스 기판 상의 제2 포토레지스트가 부분적으로 제거된 부분의 정사 투영과 중첩된다. 이러한 방식으로, 제조 방법은 하프톤 마스크를 사용함으로써 동일한 마스크 프로세스에서 제1 오목형 부분과 제1 중공 부분의 형성을 실현할 수 있어, 마스킹 프로세스가 감소될 수 있고, 비용이 감소된다. 위에서 설명한 "중첩"은 완전한 중첩 및 대략적인 중첩(중첩의 정도가 80%보다 큼)을 포함한다는 점에 유의해야 한다.
일부 예들에서, 제1 오목형 부분은 제1 에지 부분을 포함하고, 제1 오목형 부분의 에지로부터 제1 오목형 부분의 중심으로의 방향에서, 베이스 기판에 직교하는 방향에서의 에지에 가까운 제1 오목형 부분의 적어도 일부, 예를 들어 제1 에지 부분의 두께는 연속적으로 그리고 점진적으로 감소한다. 베이스 기판에 직교하는 방향에서의 제1 오목형 부분의 평균 두께가 베이스 기판에 직교하는 방향에서의 제1 본체 부분의 평균 두께보다 작기 때문에, 제1 오목형 부분의 차광 성능이 영향을 받을 수 있다. 베이스 기판에 직교하는 방향에서의 제1 오목형 부분의 두께가 연속적으로 그리고 점진적으로 감소하기 때문에, 광이 제1 오목형 부분을 관통할 수 있더라도, 제1 오목형 부분은 또한 광을 수렴하는 역할을 할 수 있어, 주변 광이 전체 디스플레이 기판을 관통하는 것이 방지되고, 주변 광이 디스플레이 기판의 정상 디스플레이에 영향을 미치는 것이 방지된다.
일부 예들에서, 베이스 기판에 직교하는 방향에서, 에지에 가까운 제1 오목형 부분의 적어도 일부, 즉, 도전층에 가까운 제1 에지 부분의 경사각이 연속적으로 변경된다. 이러한 방식으로, 광이 제1 오목형 부분을 관통할 수 있더라도, 제1 오목형 부분은 또한 광을 수렴하는 역할을 할 수 있어, 광이 사용자에 의해 관측되도록 전체 디스플레이 기판을 관통하는 것이 방지된다.
일부 예들에서, 제1 드레인 전극에 가까운 제1 오목형 부분의 표면은 연속적인 아크 표면이거나, 또는 연속적인 아크 표면의 적어도 하나의 세그먼트 및 평면의 적어도 하나의 세그먼트로 구성되는 조합된 표면이다. 연속적인 아크 표면의 적어도 하나의 세그먼트 및 평면의 적어도 하나의 세그먼트로 구성된 조합된 표면은 광을 수렴하는 역할을 할 수 있고, 이러한 방식으로, 광이 제1 오목형 부분을 관통할 수 있더라도, 제1 오목형 부분은 또한 광이 전체 디스플레이 기판을 관통하여 사용자에 의해 관측되는 것을 방지할 수 있다.
일부 예들에서, 베이스 기판 상의 제1 콘택트 홀의 정사 투영은 베이스 기판 상의 제1 오목형 부분의 정사 투영과 적어도 부분적으로 중첩된다. 이러한 방식으로, 도전층의 제1 드레인 전극은 제1 콘택트 홀을 통해 제1 오목형 부분과 연결될 수 있다.
일부 예들에서, 도전층에 가까운 제1 에지 부분의 표면의 제4 경사각(α)은 다음의 수학식을 만족시킨다:
0＜α＜k*H/Lmax
여기서, Lmax는 베이스 기판 상의 제1 오목형 부분의 정사 투영의 최대 애퍼처이고, H는 제1 본체 부분의 평균 두께이며, k는 1보다 크고 2 이하인 상수이다.
일부 예들에서, k는 2이고, 제4 경사각의 범위는 1 내지 π/18이다.
예를 들어, 베이스 기판에 평행한 방향으로의 베이스 기판 상의 제1 오목형 부분의 정사 투영의 크기 범위는 5 마이크로미터 내지 10 마이크로미터이다.
일부 예들에서, 층간 절연층 및 버퍼 층에 제1 콘택트 홀을 형성하는 단계는: 버퍼 층에 제1 버퍼 부분 및 제2 버퍼 부분을 형성하는 단계를 포함하고, 제1 버퍼 부분은 제1 콘택트 홀에 위치되며, 도전성 차광 구조와 접촉하여 배열되고, 제2 버퍼 부분은 제1 오목형 부분의 중심으로부터 멀리 있는 제1 버퍼 부분의 면 상에 위치된다.
일부 예들에서, 반도체 층으로부터 멀리 있는 층간 절연층의 면 상에 도전층을 형성하는 단계는: 반도체 층으로부터 멀리 있는 층간 절연층의 면 상에 소스 및 드레인 금속 재료층을 형성하는 단계, 예를 들어, 증착 프로세스를 사용함으로써 반도체 층으로부터 멀리 있는 층간 절연층의 면 상에 소스 및 드레인 금속 재료층을 형성하는 단계; 및 이어서 마스크를 사용함으로써 소스 및 드레인 금속 재료층을 에칭하여, 위에서 설명한 제1 드레인 전극을 포함하는 도전층을 형성하는 단계를 포함한다.
일부 예들에서, 디스플레이 기판의 제조 방법은: 베이스 기판으로부터 멀리 있는 도전층의 면 상에 패시베이션 층을 형성하는 단계; 도전층으로부터 멀리 있는 패시베이션 층의 면 상에 컬러 필터층을 형성하는 단계; 패시베이션 층으로부터 멀리 있는 컬러 필터층의 면 상에 평탄화 층을 형성하는 단계; 및 컬러 필터층으로부터 멀리 있는 평탄화 층의 면 상에 애노드 층을 형성하는 단계를 더 포함한다.
예를 들어, 평탄화 층의 재료는 유기 수지와 같은 유기 재료이다. 물론, 본 개시내용의 실시예들은 이를 포함하지만 이에 제한되지 않는다.
예를 들어, 서브픽셀들 각각은 애노드 층 상에 위치된 애노드를 더 포함한다. 디스플레이 기판은 패시베이션 층에 위치되는 제3 비아 홀을 더 포함하고, 애노드는 제3 비아 홀을 통해 제1 드레인 전극과 연결된다. 이러한 방식으로, 디스플레이 기판은 제1 박막 트랜지스터를 통해 애노드에 구동 전류를 인가하여, 애노드에 대응하는 발광층을 발광 디스플레이로 구동할 수 있다.
일부 예들에서, 디스플레이 기판의 제조 방법은: 컬러 필터층으로부터 멀리 있는 애노드 층의 면 상에 픽셀 형성 층을 형성하는 단계를 더 포함한다. 픽셀 형성 층은 복수의 개구들을 포함할 수 있고, 복수의 개구들은 복수의 서브픽셀들의 애노드들과 일-대-일 대응으로 배열되고, 개구들 각각은 대응하는 애노드를 부분적으로 노출시킨다.
일부 예들에서, 디스플레이 기판의 제조 방법은: 애노드 층으로부터 멀리 있는 픽셀 형성 층의 면 상에 발광층을 형성하는 단계를 더 포함한다. 발광층은 위에서 설명한 복수의 개구들을 통해 복수의 서브픽셀들의 애노드들의 노출된 부분들과 접촉한다.
일부 예들에서, 디스플레이 기판의 제조 방법은: 애노드로부터 멀리 있는 발광층의 면 상에 캐소드를 형성하는 단계를 더 포함한다. 이러한 방식으로, 애노드, 발광층 및 캐소드는 발광 유닛을 구성할 수 있다.
다음의 사항들이 설명될 필요가 있다:
(1) 본 개시내용의 실시예들의 도면들은 본 개시내용의 실시예들에 관련된 구조들에만 관련되고, 다른 구조들은 일반적인 설계를 참조할 수 있다.
(2) 충돌 없이, 본 개시내용의 실시예들 및 실시예들에서의 특징들은 서로 조합되어 새로운 실시예들을 획득할 수 있다.
위에서 설명된 것은 본 개시내용의 예시적인 실시예들에만 관련되고 본 출원의 보호 범위를 제한하지 않는다. 따라서, 본 출원의 보호 범위는 첨부된 청구항들에 의해 한정될 것이다.

Claims (96)

  1. 베이스 기판 및 상기 베이스 기판 상에 위치되는 복수의 서브픽셀들을 포함하는 디스플레이 기판으로서, 상기 복수의 서브픽셀들 각각은,
    상기 베이스 기판 상에 위치되는 도전성 차광 구조;
    상기 베이스 기판으로부터 멀리 있는 상기 도전성 차광 구조의 면 상에 위치되는 버퍼 층;
    상기 도전성 차광 구조로부터 멀리 있는 상기 버퍼 층의 면 상에 위치되는 반도체 층;
    상기 버퍼 층으로부터 멀리 있는 상기 반도체 층의 면 상에 위치되는 층간 절연층; 및
    상기 반도체 층으로부터 멀리 있는 상기 층간 절연층의 면 상에 위치되고, 도전성 구조를 포함하는 도전층을 포함하고,
    상기 도전성 차광 구조는 제1 본체 부분 및 제1 오목형 부분을 포함하고, 상기 디스플레이 기판은 제1 콘택트 홀을 더 포함하며, 상기 제1 콘택트 홀은 상기 층간 절연층 및 상기 버퍼 층 양자 모두를 관통하며, 상기 도전성 구조는 상기 제1 콘택트 홀을 통해 상기 제1 오목형 부분과 전기적으로 연결되고, 상기 도전층에 가까운 상기 제1 오목형 부분의 표면의 면적은 상기 베이스 기판 상의 상기 제1 오목형 부분의 정사 투영의 면적보다 크며, 상기 베이스 기판에 직교하는 방향에서의 상기 제1 오목형 부분의 평균 두께는 상기 베이스 기판에 직교하는 방향에서의 상기 제1 본체 부분의 평균 두께보다 작은, 디스플레이 기판.
  2. 제1항에 있어서, 상기 버퍼 층은:
    제1 버퍼 부분 - 상기 베이스 기판으로부터 멀리 있는 상기 제1 버퍼 부분의 면은 상기 도전층과 접촉하여 배열되고, 상기 베이스 기판에 가까운 상기 제1 버퍼 부분의 면은 상기 도전성 차광 구조와 접촉하여 배열됨 -; 및
    제2 버퍼 부분 - 상기 베이스 기판으로부터 멀리 있는 상기 제2 버퍼 부분의 면은 상기 층간 절연층과 접촉하여 배열되며, 상기 베이스 기판에 가까운 상기 제2 버퍼 부분의 면은 상기 도전성 차광 구조와 접촉하여 배열됨 - 을 포함하는, 디스플레이 기판.
  3. 제2항에 있어서, 상기 제1 콘택트 홀은 측벽을 포함하고, 상기 측벽은 적어도:
    상기 층간 절연층에 위치되는 제1 서브 측벽; 및
    상기 버퍼 층에 위치되는 제2 서브 측벽을 포함하며,
    상기 제1 서브 측벽과 상기 베이스 기판 사이의 끼인각은 제1 경사각을 구성하고, 상기 제2 서브 측벽과 상기 베이스 기판 사이의 끼인각은 제2 경사각을 구성하며, 상기 제1 경사각은 상기 제2 경사각보다 작고; 상기 제2 서브 측벽 및 상기 제1 버퍼 부분의 접촉 부분은 상기 제1 버퍼 부분과 상기 제2 버퍼 부분 사이에 위치되는, 디스플레이 기판.
  4. 제3항에 있어서, 상기 제1 콘택트 홀의 상기 측벽은:
    상기 제1 버퍼 부분에 위치되는 제3 서브 측벽을 더 포함하고,
    상기 제3 서브 측벽과 상기 베이스 기판 사이의 끼인각은 제3 경사각을 구성하고, 상기 제1 경사각, 상기 제2 경사각, 및 상기 제3 경사각은 서로 상이한, 디스플레이 기판.
  5. 제4항에 있어서, 상기 제1 콘택트 홀의 반경 방향을 따라, 상기 제1 버퍼 부분의 길이 대 상기 제1 버퍼 부분의 평균 두께의 비율은 상기 베이스 기판 상의 상기 제1 서브 측벽의 돌출 길이 대 상기 층간 절연층의 평균 두께의 비율보다 큰, 디스플레이 기판.
  6. 제4항에 있어서, 상기 제1 콘택트 홀의 반경 방향을 따라, 상기 베이스 기판 상의 상기 제1 서브 측벽의 돌출 길이 대 상기 층간 절연층의 평균 두께의 비율은 상기 베이스 기판 상의 상기 제2 서브 측벽의 돌출 길이 대 상기 버퍼 층의 평균 두께의 비율보다 큰, 디스플레이 기판.
  7. 제4항에 있어서, 상기 제2 경사각은 상기 제3 경사각보다 크고, 상기 제1 경사각은 상기 제3 경사각보다 큰, 디스플레이 기판.
  8. 제7항에 있어서, 상기 베이스 기판에 평행한 방향에서의 상기 베이스 기판 상의 상기 제1 오목형 부분의 정사 투영의 치수 L은 다음의 수학식을 만족시키고:
    2(Acotβ+Bcotγ+Ccotθ)＜L＜D
    여기서 A는 상기 제1 버퍼 부분의 최대 두께이고, B는 상기 제2 버퍼 부분의 최대 두께이며, C는 상기 층간 절연층의 최대 두께이고, β는 상기 제1 경사각이며, γ는 상기 제2 경사각이고, θ는 상기 제3 경사각이고, D는 상기 베이스 기판에 평행한 방향에서 상기 베이스 기판 상의 상기 제1 콘택트 홀의 정사 투영의 최대 치수인, 디스플레이 기판.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 제1 오목형 부분은 제1 에지 부분을 포함하고, 상기 제1 오목형 부분의 에지로부터 상기 제1 오목형 부분의 중심으로의 방향에서, 상기 베이스 기판에 직교하는 방향에서의 상기 제1 에지 부분의 두께는 점진적으로 감소하는, 디스플레이 기판.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 제1 오목형 부분은 제1 에지 부분을 포함하고, 상기 베이스 기판에 직교하는 방향에서, 상기 도전층에 가까운 상기 제1 에지 부분의 표면의 제4 경사각은 연속적으로 변경되는, 디스플레이 기판.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 도전성 구조에 가까운 상기 제1 오목형 부분의 표면은 연속적인 아크 표면이거나, 또는 연속적인 아크 표면의 적어도 하나의 세그먼트 및 평면의 적어도 하나의 세그먼트로 구성되는 조합된 표면인, 디스플레이 기판.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 제1 오목형 부분은 제1 에지 부분을 포함하고, 상기 도전층에 가까운 상기 제1 에지 부분의 표면의 제4 경사각(α)은 다음 수학식을 만족시키고:
    0＜α＜k*H/Lmax
    여기서, Lmax는 상기 베이스 기판 상의 상기 제1 오목형 부분의 정사 투영의 최대 애퍼처이고, H는 상기 제1 본체 부분의 평균 두께이며, k는 1보다 크고 2 이하인 상수인, 디스플레이 기판.
  13. 제12항에 있어서, k=2이고, 상기 제4 경사각의 범위는 1 내지 π/18인, 디스플레이 기판.
  14. 제4항 내지 제8항 중 어느 한 항에 있어서, 상기 제1 오목형 부분은 제1 에지 부분을 포함하고, 상기 도전층에 가까운 상기 제1 에지 부분의 표면의 제4 경사각(α)은 상기 제3 서브 측벽의 상기 제3 경사각보다 작고, 다음 수학식이 만족되며:
    (Acotβ+Bcotγ+Ccotθ+L/2tanα)≤ D/2
    여기서 A는 상기 제1 버퍼 부분의 최대 두께이고, B는 상기 제2 버퍼 부분의 최대 두께이며, C는 상기 층간 절연층의 최대 두께이고, β는 상기 제1 경사각이며, γ는 상기 제2 경사각이고, θ는 상기 제3 경사각이고, D는 상기 베이스 기판에 평행한 방향에서 상기 베이스 기판 상의 상기 제1 콘택트 홀의 정사 투영의 최대 치수인, 디스플레이 기판.
  15. 제14항에 있어서,
    평탄화 층 - 상기 평탄화 층은 상기 반도체 층으로부터 멀리 있는 상기 도전층의 면 상에 위치되고, 상기 평탄화 층은 애노드 홀을 포함함 -; 및
    애노드를 더 포함하고, 상기 애노드는 상기 반도체 층으로부터 멀리 있는 상기 평탄화 층의 면 상에 위치되며, 발광 부분, 구동 부분, 및 상기 발광 부분과 상기 구동 부분을 연결하는 연장 부분을 포함하고, 상기 구동 부분의 적어도 일부는 상기 애노드 홀 내에 위치되고,
    상기 서브픽셀들 중 적어도 하나에서, 상기 베이스 기판 상의 상기 제1 콘택트 홀의 정사 투영은 상기 베이스 기판 상의 상기 구동 부분의 정사 투영과 적어도 부분적으로 중첩되며,
    상기 디스플레이 기판은: 상기 도전층에 위치되는 전력 라인; 및 상기 도전층에 위치되는 감지 라인을 더 포함하며; 상기 전력 라인 및 상기 감지 라인은 제1 방향으로 배열되고, 상기 전력 라인 및 상기 감지 라인 양자 모두는 상기 제1 방향과 교차하는 제2 방향으로 연장되고;
    상기 복수의 서브픽셀들은 제1 서브픽셀 쌍 및 제2 서브픽셀 쌍을 포함하며, 상기 제1 서브픽셀 쌍은 상기 전력 라인의 2개의 측면 상에 각각 위치되는 서브픽셀들 중 2개를 포함하며, 상기 제2 서브픽셀 쌍은 상기 감지 라인의 2개의 측면 상에 각각 위치되는 서브픽셀들 중 2개를 포함하고; 상기 제1 서브픽셀 쌍과 상기 제2 서브픽셀 쌍은 상기 제1 방향으로 교대로 배열되고,
    상기 제2 서브픽셀 쌍의 2개의 서브픽셀들에서, 제1 중첩 영역이 상기 베이스 기판 상의 상기 애노드 홀의 정사 투영과 상기 베이스 기판 상의 상기 제1 오목형 부분의 정사 투영 사이에 제공되며, 상기 제1 중첩 영역의 면적은 상기 베이스 기판 상의 상기 제1 콘택트 홀의 정사 투영의 면적보다 작은, 디스플레이 기판.
  16. 제15항에 있어서, 상기 애노드는 상기 애노드 홀의 에지 위치에서 오목한 구조를 더 포함하고, 상기 오목한 구조의 오목한 방향은 상기 도전성 차광 구조를 향하는, 디스플레이 기판.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서, 상기 베이스 기판에 평행한 방향에서의 상기 베이스 기판 상의 상기 제1 오목형 부분의 정사 투영의 크기 범위는 5 마이크로미터 내지 10 마이크로미터인, 디스플레이 기판.
  18. 제1항 내지 제17항 중 어느 한 항에 있어서, 상기 베이스 기판 상의 상기 제1 콘택트 홀의 정사 투영은 상기 베이스 기판 상의 상기 제1 오목형 부분의 정사 투영과 적어도 부분적으로 중첩되는, 디스플레이 기판.
  19. 제1항 내지 제18항 중 어느 한 항에 있어서, 상기 서브픽셀들 각각은 픽셀 구동 회로를 포함하고, 상기 픽셀 구동 회로는 제1 박막 트랜지스터를 포함하며, 상기 도전성 구조는 상기 제1 박막 트랜지스터의 제1 드레인 전극인, 디스플레이 기판.
  20. 제19항에 있어서, 상기 제1 박막 트랜지스터는:
    제1 활성 층 - 상기 제1 활성 층은 상기 반도체 층에 위치되고, 제1 채널 영역, 및 상기 제1 채널 영역의 2개의 측면 상에 각각 위치되는 제1 소스 전극 영역과 제1 드레인 전극 영역을 포함함 -; 및
    상기 도전층에 위치되는 제1 소스 전극을 더 포함하고,
    상기 디스플레이 기판은 제1 비아 홀 및 제2 비아 홀을 더 포함하며, 상기 제1 비아 홀 및 상기 제2 비아 홀은 층간 절연층에 위치되고, 상기 제1 소스 전극은 상기 제1 비아 홀을 통해 상기 제1 소스 전극 영역과 연결되며, 상기 제1 드레인 전극은 상기 제2 비아 홀을 통해 상기 제1 드레인 전극 영역과 연결되는, 디스플레이 기판.
  21. 제20항에 있어서, 상기 도전성 차광 구조는:
    제1 절연 부분을 더 포함하고, 상기 베이스 기판 상의 상기 제1 절연 부분의 정사 투영은 상기 베이스 기판 상의 상기 제1 비아 홀의 정사 투영과 적어도 부분적으로 중첩되며, 상기 베이스 기판 상의 상기 제1 절연 부분의 정사 투영은 상기 베이스 기판 상의 상기 제1 소스 전극 영역의 정사 투영과 적어도 부분적으로 중첩되는, 디스플레이 기판.
  22. 제21항에 있어서, 상기 제1 절연 부분은 제1 중공 부분을 포함하고, 상기 제1 중공 부분은 상기 버퍼 층의 재료로 채워지는, 디스플레이 기판.
  23. 제22항에 있어서, 상기 제1 중공 부분은 제1 중공 링을 포함하고, 상기 제1 중공 링의 내부 부분의 재료 및 상기 제1 중공 링의 외측면의 재료 양자 모두는 상기 도전성 차광 구조의 재료인, 디스플레이 기판.
  24. 제23항에 있어서, 상기 제1 절연 부분은 산화 부분인, 디스플레이 기판.
  25. 제15항에 있어서,
    상기 반도체 층과 상기 층간 절연층 사이에 위치되는 게이트 절연층;
    상기 게이트 절연층과 상기 층간 절연층 사이에 위치되는 게이트 전극층;
    상기 베이스 기판으로부터 멀리 있는 상기 도전층의 면 상에 위치되는 패시베이션 층;
    컬러 필터층 - 상기 컬러 필터층은 상기 도전층으로부터 멀리 있는 상기 패시베이션 층의 면 상에 위치되고, 상이한 컬러들을 갖는 적어도 3개의 컬러 필터를 포함함 -; 및
    애노드 층을 더 포함하고,
    상기 평탄화 층은 상기 패시베이션 층으로부터 멀리 있는 상기 컬러 필터층의 면 상에 위치되며, 상기 애노드 층은 상기 컬러 필터층으로부터 멀리 있는 상기 평탄화 층의 면 상에 위치되고, 상기 애노드는 상기 애노드 층에 위치되는, 디스플레이 기판.
  26. 제25항에 있어서,
    상기 도전성 차광 구조와 동일한 층 상에 배열되는 전력 연결 라인을 더 포함하고,
    상기 전력 연결 라인은 제2 본체 부분 및 복수의 전력 오목형 부분들을 포함하며, 상기 베이스 기판에 직교하는 방향에서의 상기 전력 오목형 부분들의 평균 두께는 상기 베이스 기판에 직교하는 방향에서의 상기 제2 본체 부분의 평균 두께보다 작고, 상기 도전층에 가까운 상기 전력 오목형 부분들 중 하나의 표면의 면적은 상기 베이스 기판 상의 상기 전력 오목형 부분들 중 하나의 정사 투영의 면적보다 큰, 디스플레이 기판.
  27. 제26항에 있어서, 상기 베이스 기판 상의 상기 복수의 전력 오목형 부분들 중 적어도 하나의 정사 투영은 상기 베이스 기판 상의 상기 컬러 필터층 내의 상기 컬러 필터들의 정사 투영들과 적어도 부분적으로 중첩되는, 디스플레이 기판.
  28. 제27항에 있어서, 상기 전력 오목형 부분들 각각은 제2 에지 부분을 포함하고, 상기 전력 오목형 부분들 중 하나의 에지로부터 상기 전력 오목형 부분들 중 하나의 중심으로의 방향에서, 상기 베이스 기판에 직교하는 방향에서의 상기 제2 에지 부분의 두께는 연속적으로 그리고 점진적으로 감소하는, 디스플레이 기판.
  29. 제27항에 있어서, 상기 전력 오목형 부분들 각각은 제2 에지 부분을 포함하고, 상기 베이스 기판에 직교하는 방향에서, 상기 도전층에 가까운 상기 제2 에지 부분의 표면의 제5 경사각이 연속적으로 변경되는, 디스플레이 기판.
  30. 제27항에 있어서, 상기 디스플레이 기판은 전력 콘택트 홀을 더 포함하고, 상기 전력 콘택트 홀은 상기 층간 절연층 및 상기 버퍼 층에 위치되며, 상기 베이스 기판 상의 상기 전력 콘택트 홀의 정사 투영은 상기 베이스 기판 상의 상기 전력 콘택트 홀에 대응하는 상기 전력 오목형 부분들 중 하나의 정사 투영과 적어도 부분적으로 중첩되는, 디스플레이 기판.
  31. 제30항에 있어서, 상기 버퍼 층은: 제3 버퍼 부분 - 상기 제3 버퍼 부분은 상기 전력 콘택트 홀에 위치되고, 상기 베이스 기판으로부터 멀리 있는 상기 제3 버퍼 부분의 면은 상기 전력 연결 라인과 접촉하여 배열되며, 상기 베이스 기판에 가까운 상기 제3 버퍼 부분의 면은 상기 도전성 차광 구조와 접촉하여 배열됨 -; 및 제4 버퍼 부분을 포함하고, 상기 제4 버퍼 부분은 상기 전력 오목형 부분들 중 하나의 중심으로부터 멀리 있는 상기 제3 버퍼 부분의 면 상에 위치되며, 상기 전력 콘택트 홀의 측벽은:
    상기 층간 절연층에 위치되는 제4 서브 측벽; 및
    상기 제4 버퍼 부분에 위치되는 제5 서브 측벽을 포함하며, 상기 제4 서브 측벽과 상기 베이스 기판 사이의 끼인각은 제6 경사각을 구성하고, 상기 제5 서브 측벽과 상기 베이스 기판 사이의 끼인각은 제7 경사각을 구성하며, 상기 제6 경사각은 상기 제7 경사각보다 작고; 상기 제5 서브 측벽 및 상기 제3 버퍼 부분의 접촉 부분은 상기 제3 버퍼 부분과 상기 제4 버퍼 부분 사이에 위치되는, 디스플레이 기판.
  32. 제31항에 있어서, 상기 전력 콘택트 홀의 측벽은:
    상기 제3 버퍼 부분에 위치되는 제6 서브 측벽을 더 포함하고,
    상기 제6 서브 측벽과 상기 베이스 기판 사이의 끼인각은 제8 경사각을 구성하며, 상기 제6 경사각, 상기 제7 경사각, 및 상기 제8 경사각은 서로 상이한, 디스플레이 기판.
  33. 제32항에 있어서, 상기 제7 경사각은 상기 제2 경사각보다 작은, 디스플레이 기판.
  34. 제32항에 있어서, 상기 제8 경사각은 상기 제3 경사각보다 큰, 디스플레이 기판.
  35. 제25항에 있어서,
    상기 도전성 차광 구조와 동일한 층 상에 배열되는 감지 연결 라인을 더 포함하고,
    상기 감지 연결 라인은 제3 본체 부분 및 복수의 감지 오목형 부분들을 포함하며, 상기 베이스 기판에 직교하는 방향에서의 상기 감지 오목형 부분들의 평균 두께는 상기 베이스 기판에 직교하는 방향에서의 상기 제3 본체 부분의 평균 두께보다 작고, 상기 도전층에 가까운 상기 감지 오목형 부분들 중 하나의 표면의 면적은 상기 베이스 기판 상의 상기 감지 오목형 부분들 중 하나의 정사 투영의 면적보다 큰, 디스플레이 기판.
  36. 제35항에 있어서, 상기 베이스 기판 상의 상기 복수의 감지 오목형 부분들 중 적어도 하나의 정사 투영은 상기 베이스 기판 상의 상기 컬러 필터층 내의 상기 컬러 필터들의 정사 투영들과 적어도 부분적으로 중첩되는, 디스플레이 기판.
  37. 제36항에 있어서, 상기 감지 오목형 부분들 각각은 제3 에지 부분을 포함하고, 상기 감지 오목형 부분들 중 하나의 에지로부터 상기 감지 오목형 부분들 중 하나의 중심으로의 방향에서, 상기 베이스 기판에 직교하는 방향에서의 상기 제3 에지 부분의 두께는 연속적으로 그리고 점진적으로 감소하는, 디스플레이 기판.
  38. 제36항에 있어서, 상기 감지 오목형 부분들 각각은 제3 에지 부분을 포함하고, 상기 베이스 기판에 직교하는 방향에서, 상기 도전층에 가까운 상기 제3 에지 부분의 표면의 제9 경사각이 연속적으로 변경되는, 디스플레이 기판.
  39. 제36항에 있어서, 상기 디스플레이 기판은 감지 콘택트 홀을 더 포함하고, 상기 감지 콘택트 홀은 상기 층간 절연층 및 상기 버퍼 층에 위치되며, 상기 베이스 기판 상의 상기 감지 콘택트 홀의 정사 투영은 상기 베이스 기판 상의 상기 감지 콘택트 홀에 대응하는 상기 감지 오목형 부분들 중 하나의 정사 투영과 적어도 부분적으로 중첩되는, 디스플레이 기판.
  40. 제39항에 있어서, 상기 버퍼 층은: 상기 감지 콘택트 홀에 위치되는 제5 버퍼 부분 - 상기 베이스 기판으로부터 멀리 있는 상기 제5 버퍼 부분의 면은 상기 감지 연결 라인과 접촉하여 배열되고, 상기 베이스 기판에 가까운 상기 제5 버퍼 부분의 면은 상기 도전성 차광 구조와 접촉하여 배열됨 -; 및 상기 감지 콘택트 홀에 대응하는 상기 감지 오목형 부분들 중 하나의 중심으로부터 멀리 있는 상기 제5 버퍼 부분의 면 상에 위치되는 제6 버퍼 부분을 포함하고, 상기 감지 콘택트 홀의 측벽은:
    상기 층간 절연층에 위치되는 제7 서브 측벽; 및
    상기 제6 버퍼 부분에 위치되는 제8 서브 측벽을 포함하며;
    상기 제7 서브 측벽과 상기 베이스 기판 사이의 끼인각은 제10 경사각을 구성하고, 상기 제8 서브 측벽과 상기 베이스 기판 사이의 끼인각은 제11 경사각을 구성하며, 상기 제10 경사각은 제11 경사각보다 작고; 상기 제8 서브 측벽 및 상기 제5 버퍼 부분의 접촉 부분은 상기 제5 버퍼 부분과 상기 제6 버퍼 부분 사이에 위치되는, 디스플레이 기판.
  41. 제40항에 있어서, 상기 버퍼 층은:
    상기 제5 버퍼 부분에 위치되는 제9 서브 측벽을 더 포함하고,
    상기 제9 서브 측벽과 상기 베이스 기판 사이의 끼인각은 제12 경사각을 구성하고, 상기 제10 경사각, 상기 제11 경사각, 및 상기 제12 경사각은 서로 상이한, 디스플레이 기판.
  42. 제41항에 있어서, 상기 제11 경사각은 상기 제2 경사각보다 작은, 디스플레이 기판.
  43. 제41항에 있어서, 상기 제12 경사각은 상기 제3 경사각보다 큰, 디스플레이 기판.
  44. 제25항에 있어서, 상기 서브픽셀들 각각은 구동 영역 및 발광 영역을 포함하고, 상기 도전성 차광 구조는 상기 구동 영역에 위치되며, 상기 애노드의 상기 구동 부분은 상기 구동 영역에 위치되고, 상기 애노드의 상기 발광 부분은 상기 발광 영역에 위치되는, 디스플레이 기판.
  45. 제44항에 있어서,
    제1 게이트 라인 - 상기 제1 게이트 라인은 상기 게이트 전극층에 위치되고, 상기 제1 방향을 따라 연장됨 -;
    제2 게이트 라인 - 상기 제2 게이트 라인은 상기 게이트 전극층에 위치되고, 상기 제1 방향을 따라 연장됨 -; 및
    데이터 라인 - 상기 데이터 라인은 상기 도전층에 위치되고, 상기 제2 방향을 따라 연장됨 - 을 더 포함하고,
    상기 전력 라인은 상기 제2 방향을 따라 연장되고, 상기 감지 라인은 상기 제2 방향을 따라 연장되며,
    상기 복수의 서브픽셀들은 상기 제1 방향 및 상기 제2 방향을 따라 어레이로 배열되어 상기 제2 방향으로 배열된 복수의 서브픽셀 행들 및 상기 제1 방향으로 배열된 복수의 서브픽셀 열들을 형성하고,
    상기 서브픽셀 행들 각각에서, 상기 제1 게이트 라인은 상기 구동 영역과 상기 발광 영역 사이에 위치되며, 상기 제2 게이트 라인은 상기 서브픽셀 행들 중 인접한 2개 사이에 위치되고, 상기 전력 라인은 상기 서브픽셀 열들 중 인접한 2개 사이에 위치되며, 상기 감지 라인은 상기 서브픽셀 열들 중 인접한 2개 사이에 위치되고, 상기 데이터 라인은 상기 서브픽셀 열들 중 인접한 2개 사이에 위치되는, 디스플레이 기판.
  46. 제45항에 있어서, 상기 서브픽셀들 각각은 픽셀 구동 회로를 포함하고, 상기 픽셀 구동 회로는 제1 박막 트랜지스터를 포함하며, 상기 제1 박막 트랜지스터는 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함하고, 상기 도전성 구조는 상기 제1 박막 트랜지스터의 제1 드레인 전극이며, 상기 픽셀 구동 회로는 제2 박막 트랜지스터 및 제3 박막 트랜지스터를 더 포함하고, 상기 제2 박막 트랜지스터는 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함하며, 상기 제3 박막 트랜지스터는 제3 게이트 전극, 제3 소스 전극, 및 제3 드레인 전극을 포함하고, 상기 반도체 층은 도전성 블록을 더 포함하며,
    상기 제1 박막 트랜지스터의 상기 제1 소스 전극은 상기 전력 라인과 연결되며, 상기 제2 박막 트랜지스터의 상기 제2 소스 전극은 상기 데이터 라인과 연결되고, 상기 제2 박막 트랜지스터의 상기 제2 게이트 전극은 상기 제1 게이트 라인과 연결되며, 상기 제2 박막 트랜지스터의 상기 제2 드레인 전극은 상기 제1 박막 트랜지스터의 상기 제1 게이트 전극 및 상기 도전성 블록과 각각 연결되고,
    상기 제3 박막 트랜지스터의 상기 제3 게이트 전극은 상기 제2 게이트 라인과 연결되며, 상기 제3 박막 트랜지스터의 상기 제3 소스 전극은 상기 감지 라인과 연결되고, 상기 제3 박막 트랜지스터의 상기 제3 드레인 전극은 상기 제1 박막 트랜지스터의 상기 제1 드레인 전극과 연결되며, 상기 도전성 차광 구조, 상기 도전성 차광 구조와 연결된 상기 제1 드레인 전극, 및 상기 도전성 차광 구조와 상기 제1 드레인 전극 사이에 위치된 상기 도전성 블록은 저장 커패시터를 형성하는, 디스플레이 기판.
  47. 제46항에 있어서, 상기 제1 박막 트랜지스터의 상기 제1 소스 전극은 제1 연결 부분을 통해 상기 전력 라인과 연결되고, 상기 제2 박막 트랜지스터의 상기 제2 소스 전극은 제2 연결 부분을 통해 상기 데이터 라인과 연결되며, 상기 제1 연결 부분은 상기 전력 라인과 동일한 층 상에 배열되고, 상기 제2 연결 부분은 상기 데이터 라인과 동일한 층 상에 배열되는, 디스플레이 기판.
  48. 제47항에 있어서, 상기 제1 소스 전극으로부터 상기 제1 드레인 전극으로의 방향은 상기 제1 연결 부분의 연장 방향과 교차하고, 상기 제2 소스 전극으로부터 상기 제2 드레인 전극으로의 방향은 상기 제2 연결 부분의 연장 방향과 교차하는, 디스플레이 기판.
  49. 제46항에 있어서, 상기 복수의 서브픽셀들은 적어도 제1 컬러 서브픽셀, 제2 컬러 서브픽셀, 제3 컬러 서브픽셀, 및 제4 컬러 서브픽셀을 포함하고,
    상기 서브픽셀 행들 각각에서, 상기 제1 컬러 서브픽셀, 상기 제2 컬러 서브픽셀, 상기 제3 컬러 서브픽셀, 및 상기 제4 컬러 서브픽셀은 상기 제1 방향을 따라 순차적으로 배열되어 서브픽셀 그룹을 형성하며, 상기 전력 라인은 상기 서브픽셀 그룹에서 상기 제2 컬러 서브픽셀과 상기 제3 컬러 서브픽셀 사이에 위치되는, 디스플레이 기판.
  50. 제49항에 있어서, 상기 디스플레이 기판은 전력 연결 라인을 더 포함하고, 상기 전력 연결 라인은 상기 도전성 차광 구조와 동일한 층에 배열되는, 디스플레이 기판.
  51. 제50항에 있어서, 상기 디스플레이 기판은 제2 콘택트 홀, 제3 콘택트 홀 및 제4 콘택트 홀을 더 포함하고, 상기 제2 콘택트 홀, 상기 제3 콘택트 홀 및 상기 제4 콘택트 홀은 상기 층간 절연층과 상기 버퍼 층 양자 모두에 위치되고,
    상기 서브픽셀 그룹에서, 상기 전력 라인은 상기 제2 콘택트 홀을 통해 상기 전력 연결 라인에 연결되며, 상기 제2 컬러 서브픽셀의 상기 제1 소스 전극은 상기 동일한 층의 상기 전력 라인과 연결되며, 상기 제3 컬러 서브픽셀의 상기 제1 소스 전극은 상기 동일한 층의 상기 전력 라인과 연결되고,
    상기 제1 컬러 서브픽셀의 상기 제1 소스 전극은 상기 제3 콘택트 홀을 통해 상기 전력 연결 라인과 연결되며, 상기 제4 컬러 서브픽셀의 상기 제1 소스 전극은 상기 제4 콘택트 홀을 통해 상기 전력 연결 라인과 연결되는, 디스플레이 기판.
  52. 제51항에 있어서, 상기 전력 연결 라인은 제2 본체 부분, 제2 오목형 부분, 제3 오목형 부분, 및 제4 오목형 부분을 포함하고, 상기 베이스 기판 상의 상기 제2 오목형 부분의 정사 투영은 상기 베이스 기판 상의 상기 제2 콘택트 홀의 정사 투영과 적어도 부분적으로 중첩되며, 상기 베이스 기판 상의 상기 제3 오목형 부분의 정사 투영은 상기 베이스 기판 상의 상기 제3 콘택트 홀의 정사 투영과 적어도 부분적으로 중첩되고, 상기 베이스 기판 상의 상기 제4 오목형 부분의 정사 투영은 상기 베이스 기판 상의 상기 제4 콘택트 홀의 정사 투영과 적어도 부분적으로 중첩되며,
    상기 베이스 기판에 직교하는 방향에서의 상기 제2 오목형 부분의 두께, 상기 제3 오목형 부분의 두께, 및 상기 제4 오목형 부분의 두께는 상기 베이스 기판에 직교하는 방향에서의 상기 제2 본체 부분의 두께보다 각각 더 작고, 상기 전력 라인에 가까운 상기 제2 오목형 부분의 표면의 면적은 상기 베이스 기판 상의 상기 제2 오목형 부분의 정사 투영의 면적보다 크고, 상기 베이스 기판으로부터 멀리 있는 상기 제3 오목형 부분의 표면의 면적은 상기 베이스 기판 상의 상기 제3 오목형 부분의 정사 투영의 면적보다 크며, 상기 베이스 기판으로부터 멀리 있는 상기 제4 오목형 부분의 표면의 면적은 상기 베이스 기판 상의 상기 제4 오목형 부분의 정사 투영의 면적보다 큰, 디스플레이 기판.
  53. 제52항에 있어서, 상기 베이스 기판 상의 상기 제2 오목형 부분, 상기 제3 오목형 부분, 및 상기 제4 오목형 부분 중 적어도 하나의 정사 투영은 상기 베이스 기판 상의 상기 컬러 필터층 내의 상기 컬러 필터들의 정사 투영들과 적어도 부분적으로 중첩되는, 디스플레이 기판.
  54. 제52항에 있어서, 상기 제2 컬러 서브픽셀은 제1 컬러 필터를 포함하고, 상기 제3 컬러 서브픽셀은 제2 컬러 필터를 포함하며, 상기 제4 컬러 서브픽셀은 제3 컬러 필터를 포함하고,
    상기 서브픽셀 그룹에서, 상기 베이스 기판 상의 상기 제1 컬러 필터 및 상기 제2 컬러 필터 중 적어도 하나의 정사 투영은 상기 베이스 기판 상의 상기 제2 오목형 부분의 정사 투영과 적어도 부분적으로 중첩되고, 상기 베이스 기판 상의 상기 제3 컬러 필터의 정사 투영은 상기 베이스 기판 상의 상기 제4 오목형 부분의 정사 투영과 적어도 부분적으로 중첩되는, 디스플레이 기판.
  55. 제54항에 있어서, 상기 감지 라인은 상기 제1 방향에서 상기 서브픽셀 그룹들 중 인접한 2개 사이에 위치되고, 상기 제1 방향에서의 상기 서브픽셀 그룹들 중 인접한 2개는 제1 서브픽셀 그룹 및 제2 서브픽셀 그룹을 포함하고,
    상기 디스플레이 기판은 감지 연결 라인, 제5 콘택트 홀, 제6 콘택트 홀, 제7 콘택트 홀, 제8 콘택트 홀 및 제9 콘택트 홀을 더 포함하고, 상기 감지 연결 라인과 상기 도전성 차광 구조는 동일한 층에 배열되며, 상기 제5 콘택트 홀, 상기 제6 콘택트 홀, 상기 제7 콘택트 홀, 상기 제8 콘택트 홀, 및 상기 제9 콘택트 홀은 상기 층간 절연층과 상기 버퍼 층 양자 모두에 위치되며,
    상기 서브픽셀 그룹들 중 인접한 2개에서, 상기 감지 라인은 상기 제5 콘택트 홀을 통해 상기 감지 연결 라인과 연결되고, 상기 제1 서브픽셀 그룹의 상기 제3 컬러 서브픽셀의 상기 제3 소스 전극은 상기 제6 콘택트 홀을 통해 상기 감지 연결 라인과 연결되며, 상기 제1 서브픽셀 그룹의 상기 제4 컬러 서브픽셀의 상기 제3 소스 전극은 상기 제7 콘택트 홀을 통해 상기 감지 연결 라인과 연결되고,
    상기 제1 서브픽셀 그룹의 상기 제1 컬러 서브픽셀의 상기 제3 소스 전극은 상기 제8 콘택트 홀을 통해 상기 감지 연결 라인과 연결되며, 상기 제2 서브픽셀 그룹의 상기 제2 컬러 서브픽셀의 상기 제3 소스 전극은 상기 제9 콘택트 홀을 통해 상기 감지 연결 라인과 연결되는, 디스플레이 기판.
  56. 제55항에 있어서, 상기 감지 연결 라인은 제3 본체 부분, 제5 오목형 부분, 제6 오목형 부분, 제7 오목형 부분, 제8 오목형 부분 및 제9 오목형 부분을 포함하고, 상기 베이스 기판 상의 상기 제5 오목형 부분의 정사 투영은 상기 베이스 기판 상의 상기 제5 콘택트 홀의 정사 투영과 적어도 부분적으로 중첩되고, 상기 베이스 기판 상의 상기 제6 오목형 부분의 정사 투영은 상기 베이스 기판 상의 상기 제6 콘택트 홀의 정사 투영과 적어도 부분적으로 중첩되며, 상기 베이스 기판 상의 상기 제7 오목형 부분의 정사 투영은 상기 베이스 기판 상의 상기 제7 콘택트 홀의 정사 투영과 적어도 부분적으로 중첩되고, 상기 베이스 기판 상의 상기 제8 오목형 부분의 정사 투영은 상기 베이스 기판 상의 상기 제8 콘택트 홀의 정사 투영과 적어도 부분적으로 중첩되며, 상기 베이스 기판 상의 상기 제9 오목형 부분의 정사 투영은 상기 베이스 기판 상의 상기 제9 콘택트 홀의 정사 투영과 적어도 부분적으로 중첩되고,
    상기 베이스 기판에 직교하는 방향에서의 상기 제5 오목형 부분의 두께, 상기 제6 오목형 부분의 두께, 상기 제7 오목형 부분의 두께, 상기 제8 오목형 부분의 두께, 및 상기 제9 오목형 부분의 두께는 상기 베이스 기판에 직교하는 방향에서의 상기 제3 본체 부분의 두께보다 각각 작으며, 상기 감지 라인에 가까운 상기 제5 오목형 부분의 표면의 면적은 상기 베이스 기판 상의 상기 제5 오목형 부분의 정사 투영의 면적보다 크고, 상기 베이스 기판으로부터 멀리 있는 상기 제6 오목형 부분의 표면의 면적은 상기 베이스 기판 상의 상기 제6 오목형 부분의 정사 투영의 면적보다 크며, 상기 베이스 기판으로부터 멀리 있는 상기 제7 오목형 부분의 표면의 면적은 상기 베이스 기판 상의 상기 제7 오목형 부분의 정사 투영의 면적보다 크고, 상기 베이스 기판으로부터 멀리 있는 상기 제8 오목형 부분의 표면의 면적은 상기 베이스 기판 상의 상기 제8 오목형 부분의 정사 투영의 면적보다 크며, 상기 베이스 기판으로부터 멀리 있는 상기 제9 오목형 부분의 표면의 면적은 상기 베이스 기판 상의 상기 제9 오목형 부분의 정사 투영의 면적보다 큰, 디스플레이 기판.
  57. 제56항에 있어서, 상기 베이스 기판 상의 상기 제5 오목형 부분, 상기 제6 오목형 부분, 상기 제7 오목형 부분, 상기 제8 오목형 부분, 및 상기 제9 오목형 부분 중 적어도 하나의 정사 투영은 상기 베이스 기판 상의 상기 컬러 필터층 내의 상기 컬러 필터들의 정사 투영들과 적어도 부분적으로 중첩되는, 디스플레이 기판.
  58. 제56항에 있어서, 상기 제2 방향에서, 상기 감지 연결 라인은 상기 제1 게이트 라인으로부터 멀리 있는 상기 제2 게이트 라인의 면 상에 위치되고, 상기 베이스 기판 상의 상기 제1 서브픽셀 그룹의 상기 제2 컬러 필터의 정사 투영은 상기 베이스 기판 상의 상기 제2 방향으로 인접한 상기 제1 서브픽셀 그룹의 상기 제6 오목형 부분의 정사 투영과 적어도 부분적으로 중첩되며, 상기 베이스 기판 상의 상기 제1 서브픽셀 그룹의 상기 제3 컬러 필터의 정사 투영은 상기 베이스 기판 상의 상기 제2 방향으로 인접한 상기 제7 오목형 부분의 정사 투영과 적어도 부분적으로 중첩되고, 상기 베이스 기판 상의 상기 제2 서브픽셀 그룹의 상기 제1 컬러 필터의 정사 투영은 상기 베이스 기판 상의 상기 제2 방향으로 인접한 상기 제9 오목형 부분의 정사 투영과 적어도 부분적으로 중첩되는, 디스플레이 기판.
  59. 제58항에 있어서, 상기 서브픽셀 그룹에서, 상기 베이스 기판 상의 상기 제1 컬러 필터의 정사 투영은 상기 베이스 기판 상의 상기 전력 연결 라인의 정사 투영과 적어도 부분적으로 중첩되고, 상기 베이스 기판 상의 상기 제2 컬러 필터의 정사 투영은 상기 베이스 기판 상의 상기 전력 연결 라인의 상기 정사 투영 및 상기 베이스 기판 상의 상기 제1 게이트 라인의 정사 투영과 각각 적어도 부분적으로 중첩되며, 상기 베이스 기판 상의 상기 제3 컬러 필터의 정사 투영은 상기 베이스 기판 상의 상기 전력 연결 라인의 정사 투영과 적어도 부분적으로 중첩되는, 디스플레이 기판.
  60. 제58항에 있어서, 상기 서브픽셀 그룹에서, 상기 베이스 기판 상의 상기 제1 컬러 필터의 정사 투영은 상기 베이스 기판 상의 상기 감지 연결 라인의 정사 투영과 적어도 부분적으로 중첩되고, 상기 베이스 기판 상의 상기 제2 컬러 필터의 정사 투영은 상기 베이스 기판 상의 상기 감지 연결 라인의 정사 투영과 각각 적어도 부분적으로 중첩되고, 상기 베이스 기판 상의 상기 제3 컬러 필터의 정사 투영은 상기 베이스 기판 상의 상기 감지 연결 라인의 정사 투영과 적어도 부분적으로 중첩되는, 디스플레이 기판.
  61. 제58항에 있어서, 상기 데이터 라인은 제1 데이터 라인, 제2 데이터 라인, 제3 데이터 라인, 및 제4 데이터 라인을 포함하고,
    상기 서브픽셀 그룹에서, 상기 제1 데이터 라인 및 상기 제2 데이터 라인은 상기 제1 컬러 서브픽셀과 상기 제2 컬러 서브픽셀 사이에 위치되며, 상기 제1 데이터 라인은 상기 제1 컬러 서브픽셀의 상기 제2 소스 전극과 연결되고, 상기 제2 데이터 라인은 상기 제2 컬러 서브픽셀의 상기 제2 소스 전극과 연결되며, 상기 제3 데이터 라인 및 상기 제4 데이터 라인은 상기 제3 컬러 서브픽셀과 상기 제4 컬러 서브픽셀 사이에 위치되고, 상기 제3 데이터 라인은 상기 제3 컬러 서브픽셀의 상기 제2 소스 전극과 연결되며, 상기 제4 데이터 라인은 상기 제4 컬러 서브픽셀의 상기 제2 소스 전극과 연결되는, 디스플레이 기판.
  62. 제61항에 있어서, 상기 서브픽셀 그룹에서, 상기 베이스 기판 상의 상기 제1 컬러 필터의 정사 투영은 상기 베이스 기판 상의 상기 제2 데이터 라인의 정사 투영과 적어도 부분적으로 중첩되고, 상기 베이스 기판 상의 상기 제2 컬러 필터의 정사 투영은 상기 베이스 기판 상의 상기 제3 데이터 라인의 정사 투영과 각각 적어도 부분적으로 중첩되고, 상기 베이스 기판 상의 상기 제3 컬러 필터의 정사 투영은 상기 베이스 기판 상의 상기 제4 데이터 라인의 정사 투영과 적어도 부분적으로 중첩되는, 디스플레이 기판.
  63. 제49항에 있어서, 상기 제1 박막 트랜지스터는:
    제1 활성 층을 더 포함하고, 상기 제1 활성 층은 반도체 층에 위치되며, 제1 채널 영역 및 상기 제1 채널 영역의 2개의 측면 상에 위치되는 제1 소스 전극 영역과 제1 드레인 전극 영역을 포함하고;
    상기 제1 게이트 전극은 상기 게이트 전극층에 위치되며, 상기 베이스 기판 상의 상기 제1 게이트 전극의 정사 투영은 상기 베이스 기판 상의 상기 제1 채널 영역의 정사 투영과 적어도 부분적으로 중첩되고; 상기 제1 소스 전극 및 상기 제1 드레인 전극은 양자 모두 도전층에 위치되며,
    상기 디스플레이 기판은 제1 비아 홀 및 제2 비아 홀을 더 포함하며, 상기 제1 비아 홀 및 상기 제2 비아 홀은 층간 절연층에 위치되고, 상기 제1 소스 전극은 상기 제1 비아 홀을 통해 상기 제1 소스 전극 영역과 연결되며, 상기 제1 드레인 전극은 상기 제2 비아 홀을 통해 상기 제1 드레인 전극 영역과 연결되는, 디스플레이 기판.
  64. 제63항에 있어서, 상기 베이스 기판 상의 상기 제1 채널 영역의 정사 투영은 상기 베이스 기판 상의 상기 제1 본체 부분의 정사 투영에 속하는, 디스플레이 기판.
  65. 제63항에 있어서, 상기 디스플레이 기판은:
    상기 층간 절연층에 위치되는 제4 비아 홀을 더 포함하고, 상기 제2 드레인 전극은 상기 제4 비아 홀을 통해 상기 도전성 블록과 연결되며,
    상기 도전성 차광 구조는: 제2 절연 부분을 더 포함하고, 상기 베이스 기판 상의 상기 제2 절연 부분의 정사 투영은 상기 베이스 기판 상의 제4 비아 홀의 정사 투영과 적어도 부분적으로 중첩되는, 디스플레이 기판.
  66. 제65항에 있어서, 상기 제2 절연 부분은 제2 중공 부분을 포함하고, 상기 제2 중공 부분은 상기 버퍼 층의 재료로 채워지는, 디스플레이 기판.
  67. 제66항에 있어서, 상기 제2 중공 부분은 제2 중공 링을 포함하고, 상기 제2 중공 링의 내부 부분의 재료 및 상기 제2 중공 링의 외측면의 재료 양자 모두는 상기 도전성 차광 구조의 재료인, 디스플레이 기판.
  68. 제65항에 있어서, 상기 제2 절연 부분은 산화 부분인, 디스플레이 기판.
  69. 제65항에 있어서, 상기 베이스 기판 상의 상기 제1 비아 홀 및 상기 제4 비아 홀의 정사 투영들의 형상들은 양자 모두 이방성 패턴들이고, 양자 모두는 긴 변을 포함하는, 디스플레이 기판.
  70. 제69항에 있어서, 상기 서브픽셀 그룹에서, 상기 제2 컬러 서브픽셀의 상기 제1 비아 홀의 긴 변과 상기 제3 컬러 서브픽셀의 상기 제1 비아 홀의 긴 변 양자 모두는 상기 제1 방향을 따라 연장되고, 상기 제1 컬러 서브픽셀의 상기 제1 비아 홀의 긴 변과 상기 제4 컬러 서브픽셀의 상기 제1 비아 홀의 긴 변 양자 모두는 상기 제2 방향을 따라 연장되는, 디스플레이 기판.
  71. 제70항에 있어서, 상기 서브픽셀 그룹에서, 상기 제2 컬러 서브픽셀의 상기 제4 비아 홀의 긴 변과 상기 제3 컬러 서브픽셀의 상기 제4 비아 홀의 긴 변 양자 모두는 상기 제2 방향을 따라 연장되고, 상기 제1 컬러 서브픽셀의 상기 제4 비아 홀의 긴 변과 상기 제4 컬러 서브픽셀의 상기 제4 비아 홀의 긴 변 양자 모두는 상기 제1 방향을 따라 연장되는, 디스플레이 기판.
  72. 제70항에 있어서, 상기 서브픽셀 그룹에서, 상기 제1 컬러 서브픽셀의 상기 제4 비아 홀의 중심, 상기 제2 컬러 서브픽셀의 상기 제4 비아 홀의 중심, 상기 제3 컬러 서브픽셀의 상기 제4 비아 홀의 중심 및 상기 제4 컬러 서브픽셀의 상기 제4 비아 홀의 중심은 상기 제2 방향으로 오정렬되고,
    상기 제1 컬러 서브픽셀의 상기 제4 비아 홀의 상기 중심과 상기 제4 컬러 서브픽셀의 상기 제4 비아 홀의 상기 중심은 제1 가상 직선 상에 위치되고, 상기 제2 컬러 서브픽셀의 상기 제4 비아 홀의 상기 중심 및 상기 제3 컬러 서브픽셀의 상기 제4 비아 홀의 상기 중심은 상기 제1 가상 직선과 평행한 제2 가상 직선 상에 위치되는, 디스플레이 기판.
  73. 제1항 내지 제72항 중 어느 한 항에 있어서, 상기 도전성 차광 구조의 재료는 몰리브덴 및 티타늄으로 이루어지는 그룹으로부터 선택된 적어도 하나이고, 상기 도전층의 재료는 구리, 몰리브덴 및 티타늄으로 이루어지는 그룹으로부터 선택된 적어도 하나인, 디스플레이 기판.
  74. 제73항에 있어서, 상기 도전층은 상기 베이스 기판에 직교하는 방향으로 적층된 제1 서브 금속 층 및 제2 서브 금속 층을 포함하고, 상기 제1 서브 금속 층의 재료는 구리이며, 상기 제2 서브 금속 층의 재료는 몰리브덴-티타늄 합금인, 디스플레이 기판.
  75. 제25항에 있어서, 상기 게이트 전극층의 재료는 구리, 몰리브덴 및 티타늄으로 이루어지는 그룹으로부터 선택된 적어도 하나인, 디스플레이 기판.
  76. 제25항에 있어서, 상기 베이스 기판에 직교하는 방향에서의 상기 도전성 차광 구조의 두께는 90 나노미터 내지 120 나노미터의 범위이고, 상기 베이스 기판에 직교하는 방향에서의 상기 도전층의 두께는 200 나노미터 내지 600 나노미터의 범위인, 디스플레이 기판.
  77. 제1항 내지 제76항 중 어느 한 항에 따른 상기 디스플레이 기판을 포함하는, 디스플레이 디바이스.
  78. 디스플레이 기판의 제조 방법으로서,
    베이스 기판 상에 도전성 차광 재료층을 형성하는 단계;
    상기 도전성 차광 재료층을 패터닝하여 도전성 차광 구조를 형성하는 단계;
    상기 베이스 기판으로부터 멀리 있는 상기 도전성 차광 구조의 면 상에 버퍼 층을 형성하는 단계;
    상기 도전성 차광 구조로부터 멀리 있는 상기 버퍼 층의 면 상에 반도체 층을 형성하는 단계;
    상기 버퍼 층으로부터 멀리 있는 상기 반도체 층의 면 상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층 및 상기 버퍼 층에 제1 콘택트 홀을 형성하는 단계; 및
    상기 반도체 층으로부터 멀리 있는 상기 층간 절연층의 면 상에 도전층을 형성하는 단계를 포함하고;
    상기 도전층은 도전성 구조를 포함하며, 상기 도전성 차광 구조는 제1 본체 부분 및 제1 오목형 부분을 포함하고, 상기 베이스 기판에 직교하는 방향에서의 상기 제1 오목형 부분의 평균 두께는 상기 베이스 기판에 직교하는 방향에서의 상기 제1 본체 부분의 평균 두께보다 작고, 상기 제1 콘택트 홀은 상기 층간 절연층 및 상기 버퍼 층을 관통하며, 상기 도전성 구조는 상기 제1 콘택트 홀을 통해 상기 제1 오목형 부분과 연결되고, 상기 도전층에 가까운 상기 제1 오목형 부분의 표면의 면적은 상기 베이스 기판 상의 상기 제1 오목형 부분의 정사 투영의 면적보다 큰, 디스플레이 기판의 제조 방법.
  79. 제78항에 있어서, 상기 층간 절연층 및 상기 버퍼 층에 상기 제1 콘택트 홀을 형성하는 단계는:
    상기 버퍼 층에 제1 버퍼 부분 및 제2 버퍼 부분을 형성하는 단계를 포함하고, 상기 베이스 기판으로부터 멀리 있는 상기 제1 버퍼 부분의 면은 상기 도전층과 접촉하여 배열되며, 상기 베이스 기판에 가까운 상기 제1 버퍼 부분의 면은 상기 도전성 차광 구조와 접촉하여 배열되고,
    상기 베이스 기판으로부터 멀리 있는 상기 제2 버퍼 부분의 면은 상기 층간 절연층과 접촉하여 배열되며, 상기 베이스 기판에 가까운 상기 제2 버퍼 부분의 면은 상기 도전성 차광 구조와 접촉하여 배열되는, 디스플레이 기판의 제조 방법.
  80. 제79항에 있어서, 상기 제1 콘택트 홀은 측벽을 포함하고, 상기 측벽은 적어도:
    상기 층간 절연층에 위치되는 제1 서브 측벽; 및
    상기 버퍼 층에 위치되는 제2 측벽을 포함하며,
    상기 제1 서브 측벽과 상기 베이스 기판 사이의 끼인각은 제1 경사각을 구성하고, 상기 제2 서브 측벽과 상기 베이스 기판 사이의 끼인각은 제2 경사각을 구성하며, 상기 제1 경사각은 상기 제2 경사각보다 작고; 상기 제2 서브 측벽 및 상기 제1 버퍼 부분의 접촉 부분은 상기 제1 버퍼 부분과 상기 제2 버퍼 부분 사이에 위치되는, 디스플레이 기판의 제조 방법.
  81. 제80항에 있어서, 상기 제1 콘택트 홀의 상기 측벽은:
    상기 제1 버퍼 부분에 위치되는 제3 서브 측벽을 더 포함하고,
    상기 제3 서브 측벽과 상기 베이스 기판 사이의 끼인각은 제3 경사각을 구성하고, 상기 제1 경사각, 상기 제2 경사각, 및 상기 제3 경사각은 서로 상이한, 디스플레이 기판의 제조 방법.
  82. 제78항 내지 제81항 중 어느 한 항에 있어서,
    상기 층간 절연층으로부터 멀리 있는 상기 도전층의 면 상에 평탄화 층을 형성하는 단계 - 상기 평탄화 층은 애노드 홀을 포함함 -; 및
    상기 도전층으로부터 멀리 있는 상기 평탄화 층의 면 상에 애노드 층을 형성하여 상기 베이스 기판 상에 복수의 서브픽셀들을 형성하는 단계를 더 포함하고, 상기 서브픽셀들 각각은 애노드를 포함하며, 상기 애노드는 발광 부분, 구동 부분, 및 상기 발광 부분과 상기 구동 부분을 연결하는 연장 부분을 포함하고, 상기 구동 부분은 적어도 부분적으로 상기 애노드 홀 내에 위치되며,
    상기 서브픽셀들 중 적어도 하나에서, 상기 베이스 기판 상의 상기 제1 콘택트 홀의 정사 투영은 상기 베이스 기판 상의 상기 구동 부분의 정사 투영과 적어도 부분적으로 중첩되며,
    상기 디스플레이 기판은: 상기 도전층에 위치되는 전력 라인; 및 상기 도전층에 위치되는 감지 라인을 더 포함하며; 상기 전력 라인 및 상기 감지 라인은 제1 방향으로 배열되고, 상기 전력 라인 및 상기 감지 라인 양자 모두는 상기 제1 방향과 교차하는 제2 방향으로 연장되고;
    상기 복수의 서브픽셀들은 제1 서브픽셀 쌍 및 제2 서브픽셀 쌍을 포함하며, 상기 제1 서브픽셀 쌍은 상기 전력 라인의 2개의 측면 상에 각각 위치되는 서브픽셀들 중 2개를 포함하며, 상기 제2 서브픽셀 쌍은 상기 감지 라인의 2개의 측면 상에 각각 위치되는 서브픽셀들 중 2개를 포함하고; 상기 제1 서브픽셀 쌍과 상기 제2 서브픽셀 쌍은 상기 제1 방향으로 교대로 배열되고,
    상기 제2 서브픽셀 쌍의 2개의 서브픽셀들에서, 제1 중첩 영역이 상기 베이스 기판 상의 상기 애노드 홀의 정사 투영과 상기 베이스 기판 상의 상기 제1 오목형 부분의 정사 투영 사이에 제공되며, 상기 제1 중첩 영역의 면적은 상기 베이스 기판 상의 상기 제1 콘택트 홀의 정사 투영의 면적보다 작은, 디스플레이 기판의 제조 방법.
  83. 제82항에 있어서, 상기 도전층은 제1 소스 전극 및 제1 드레인 전극을 더 포함하고, 상기 도전성 구조는 상기 제1 드레인 전극인, 디스플레이 기판의 제조 방법.
  84. 제83항에 있어서, 상기 반도체 층은 제1 활성 층을 포함하고, 상기 제1 활성 층은 제1 채널 영역 및 상기 제1 채널 영역의 2개의 측면 상에 위치되는 제1 소스 전극 영역과 제1 드레인 전극 영역을 포함하고, 상기 제조 방법은:
    상기 층간 절연층 및 상기 버퍼 층에 제1 콘택트 홀을 형성하는 동시에, 상기 층간 절연층에 제1 비아 홀 및 제2 비아 홀을 형성하는 단계를 더 포함하고,
    상기 제1 소스 전극은 상기 제1 비아 홀을 통해 상기 제1 소스 전극 영역과 연결되며, 상기 제1 드레인 전극은 상기 제2 비아 홀을 통해 상기 제1 드레인 전극 영역과 연결되는, 디스플레이 기판의 제조 방법.
  85. 제84항에 있어서, 상기 층간 절연층 및 상기 버퍼 층을 동시에 패터닝하여 상기 제1 비아 홀 및 상기 제1 콘택트 홀을 형성하기 위해 동일한 에칭 프로세스가 사용되는, 디스플레이 기판의 제조 방법.
  86. 제84항에 있어서, 상기 층간 절연층 및 상기 버퍼 층을 패터닝하여 상기 제1 비아 홀 및 상기 제1 콘택트 홀을 형성하기 위해 하프톤 마스크 프로세스가 사용되는, 디스플레이 기판의 제조 방법.
  87. 제86항에 있어서, 하프톤 마스크 프로세스를 사용하여 상기 층간 절연층 및 상기 버퍼 층을 패터닝하여 상기 제1 비아 홀 및 상기 제1 콘택트 홀을 형성하는 단계는:
    상기 베이스 기판으로부터 멀리 있는 상기 층간 절연층의 면 상에 제1 포토레지스트를 형성하는 단계;
    제1 하프톤 마스크를 사용함으로써 상기 제1 포토레지스트를 노광 및 현상하여, 제1 포토레지스트가 완전히 제거된 부분, 제1 포토레지스트가 부분적으로 제거된 부분, 및 제1 포토레지스트가 남아 있는 부분을 포함하는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 마스크로서 사용함으로써 상기 층간 절연층을 에칭하여, 상기 제1 포토레지스트가 완전히 제거된 부분에 대응하는 상기 층간 절연층을 제거하는 단계;
    상기 제1 포토레지스트 패턴을 애싱(ashing)하고, 상기 제1 포토레지스트가 부분적으로 제거된 부분을 제거하며 상기 제1 포토레지스트가 남아 있는 부분을 얇게 하여 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 마스크로서 사용함으로써 상기 버퍼 층을 에칭하는 단계를 포함하고,
    상기 베이스 기판 상의 상기 제1 콘택트 홀의 정사 투영은 상기 베이스 기판 상의 상기 제1 포토레지스트가 완전히 제거된 부분의 정사 투영과 중첩되며, 상기 베이스 기판 상의 상기 제1 비아 홀의 정사 투영은 상기 베이스 기판 상의 상기 제1 포토레지스트가 부분적으로 제거된 부분의 정사 투영과 중첩되는, 디스플레이 기판의 제조 방법.
  88. 제84항에 있어서, 상기 도전성 차광 구조는 제1 절연 부분을 더 포함하고, 상기 베이스 기판 상의 상기 제1 절연 부분의 정사 투영은 상기 베이스 기판 상의 상기 제1 비아 홀의 정사 투영과 적어도 부분적으로 중첩되며, 상기 베이스 기판 상의 상기 제1 절연 부분의 정사 투영은 상기 베이스 기판 상의 상기 제1 소스 전극 영역의 정사 투영과 적어도 부분적으로 중첩되는, 디스플레이 기판의 제조 방법.
  89. 제88항에 있어서, 상기 제1 절연 부분은 제1 중공 부분을 포함하고, 상기 제1 중공 부분은 상기 버퍼 층의 재료로 채워지고, 상기 도전성 차광 재료층을 패터닝하여 상기 도전성 차광 구조를 형성하는 단계는:
    동일한 패터닝 프로세스를 사용함으로써 도전성 차광 재료층을 패터닝하여 상기 제1 본체 부분, 상기 제1 오목형 부분, 및 상기 제1 중공 부분을 형성하는 단계를 포함하는, 디스플레이 기판의 제조 방법.
  90. 제89항에 있어서, 상기 도전성 차광 재료층을 패터닝하여 상기 도전성 차광 구조를 형성하는 단계는:
    상기 베이스 기판으로부터 멀리 있는 상기 도전성 차광 구조의 면 상에 포토레지스트를 형성하는 단계;
    제2 하프톤 마스크를 사용함으로써 상기 포토레지스트를 노광 및 현상하여, 제2 포토레지스트가 완전히 제거된 부분, 제2 포토레지스트가 부분적으로 제거된 부분, 및 제2 포토레지스트가 남아 있는 부분을 포함하는 제3 포토레지스트 패턴을 형성하는 단계;
    상기 제3 포토레지스트 패턴을 마스크로서 사용함으로써 상기 도전성 차광 재료층을 에칭하여, 상기 제2 포토레지스트의 완전히 제거된 부분에 대응하는 상기 도전성 차광 재료층을 제거하는 단계;
    상기 제3 포토레지스트 패턴을 애싱하고, 상기 제2 포토레지스트가 부분적으로 제거된 부분을 제거하며 상기 제2 포토레지스트가 남아 있는 부분을 얇게 하여 제4 포토레지스트 패턴을 형성하는 단계; 및
    상기 제4 포토레지스트 패턴을 마스크로서 사용함으로써 상기 도전성 차광 재료층을 에칭하는 단계를 포함하고,
    상기 베이스 기판 상의 상기 제1 본체 부분의 정사 투영은 상기 베이스 기판 상의 상기 제2 포토레지스트가 남아 있는 부분의 정사 투영과 중첩되고, 상기 베이스 기판 상의 상기 제1 오목형 부분의 정사 투영은 상기 베이스 기판 상의 상기 제2 포토레지스트가 부분적으로 제거된 부분의 정사 투영과 중첩되는, 디스플레이 기판의 제조 방법.
  91. 제78항 내지 제90항 중 어느 한 항에 있어서, 상기 제1 오목형 부분은 제1 에지 부분을 포함하고, 상기 제1 오목형 부분의 에지로부터 상기 제1 오목형 부분의 중심으로의 방향에서, 상기 베이스 기판에 직교하는 방향에서의 상기 제1 에지 부분의 두께는 점진적으로 감소하는, 디스플레이 기판의 제조 방법.
  92. 제78항 내지 제91항 중 어느 한 항에 있어서, 상기 제1 오목형 부분은 제1 에지 부분을 포함하고, 상기 베이스 기판에 직교하는 방향에서, 상기 도전층에 가까운 상기 제1 에지 부분의 표면의 제4 경사각은 연속적으로 변경되는, 디스플레이 기판의 제조 방법.
  93. 제78항 내지 제92항 중 어느 한 항에 있어서, 상기 도전성 구조에 가까운 상기 제1 오목형 부분의 표면은 연속적인 아크 표면이거나, 또는 연속적인 아크 표면의 적어도 하나의 세그먼트 및 평면의 적어도 하나의 세그먼트로 구성되는 조합된 표면인, 디스플레이 기판의 제조 방법.
  94. 제78항 내지 제93항 중 어느 한 항에 있어서, 상기 제1 오목형 부분은 제1 에지 부분을 포함하고, 상기 도전층에 가까운 상기 제1 에지 부분의 표면의 제4 경사각(α)은 다음 수학식을 만족시키고:
    0＜α＜k*H/Lmax
    여기서, Lmax는 상기 베이스 기판 상의 상기 제1 오목형 부분의 정사 투영의 최대 애퍼처이고, H는 상기 제1 본체 부분의 평균 두께이며, k는 1보다 크고 2 이하인 상수인, 디스플레이 기판의 제조 방법.
  95. 제94항에 있어서, k=2이고, 상기 제4 경사각의 범위는 1 내지 π/18인, 디스플레이 기판의 제조 방법.
  96. 제78항 내지 제95항 중 어느 한 항에 있어서, 상기 베이스 기판에 평행한 방향에서의 상기 베이스 기판 상의 상기 제1 오목형 부분의 정사 투영의 크기 범위는 5 마이크로미터 내지 10 마이크로미터인, 디스플레이 기판의 제조 방법.
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