KR20180094476A - 디스플레이 장치 - Google Patents

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KR20180094476A
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시아 칭 츄
파이 치아오 쳉
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시아 칭 츄
파이 치아오 쳉
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Abstract

본 개시 내용은 디스플레이 장치를 제공한다. 디스플레이 장치는 제1 박막 트랜지스터와, 상기 제1 박막 트랜지스터 상에 배치된 절연층과, 도전 라인과, 화소 정의층을 포함한다. 상기 도전 라인은 상기 절연층의 제1 콘택홀을 통해 상기 제1 박막 트랜지스터에 전기적으로 결합된다. 상기 화소 정의층은 절연층 상에 배치된다. 화소 정의층은 제1 개구 영역, 제2 개구 영역 및 제3 개구 영역을 가진다. 상기 제1 개구 영역과 제2 개구 영역은 상기 제1 방향을 따라 배열된다. 상기 제1 콘택홀과 상기 제1 개구 영역 간의 제1 거리는 최단 거리이다. 상기 제1 콘택홀과 상기 제2 개구 영역 사이의 제2 거리는 최단 거리이다. 상기 제1 거리는 상기 제2 거리와 다르다.

Description

디스플레이 장치{DISPLAY DEVICE}
본 출원은 2017년 2월 15일자 출원된 중국 출원 번호 제201710081372.5호의 우선권 이익을 주장한다. 상기 특허 출원의 전체는 참조로 여기에 포함되어 본 명세서의 일부를 구성한다.
본 개시 내용은 디스플레이 장치에 관한 것이다.
디스플레이 장치의 디스플레이 패널은 작은 크기와 낮은 발열과 같은 장점 때문에 다양한 전자 제품에 널리 사용되고 있다. 디스플레이 기술이 발전됨에 따라, 소비자는 디스플레이 패널의 사양에 대해 더 심도 있는 표준을 취한다. 넓은 시야각, 높은 콘트라스트 및 높은 색포화 이외에, 소비자는 더 양호한 해상도를 기대한다. 그러나, 디스플레이 패널에는 여러 종류의 부품이 배치되어 있어서 디스플레이 패널의 해상도를 향상시키기 어렵게 한다.
본 개시 내용은 높은 해상도를 달성하는 디스플레이 장치를 목적으로 한다.
본 개시 내용의 실시예에 따르면, 디스플레이 장치는 기판과, 상기 기판 상에 배치된 제1 박막 트랜지스터와, 상기 제1 박막 트랜지스터 상에 배치된 절연층과, 도전 라인과, 화소 정의층을 포함한다. 상기 도전 라인은 상기 절연층 상에 배치되고 상기 절연층의 제1 콘택홀을 통해 상기 제1 박막 트랜지스터에 전기적으로 결합된다. 상기 도전 라인은 제1 방향을 따라 연장된다. 상기 화소 정의층은 상기 절연층 상에 배치된다. 상기 화소 정의층은 제1 개구 영역, 제2 개구 영역 및 제3 개구 영역을 가진다. 상기 제1 개구 영역과 제2 개구 영역은 상기 제1 방향을 따라 배열된다. 상기 제3 개구 영역은 상기 제1 개구 영역과 제2 개구 영역에 인접하다. 상기 도전 라인은 상기 제1 개구 영역과 상기 제3 개구 영역 사이에 위치되며, 상기 제1 콘택홀은 상기 제1 개구 영역과 상기 제2 개구 영역 사이에 위치된다. 상기 제1 개구 영역의 면적은 상기 제3 개구 영역의 면적보다 작다. 상기 제2 개구 영역의 면적은 상기 제3 개구 영역의 면적보다 작다. 상기 제1 콘택홀과 상기 제1 개구 영역은 제1 거리만큼 이격된다. 상기 제1 콘택홀과 상기 제2 개구 영역은 제2 거리만큼 이격된다. 상기 제1 거리는 상기 제2 거리와 다르다.
첨부 도면은 본 개시 내용을 더 이해하기 위해 포함되며, 본 명세서의 일부에 포함되어 본 명세서의 일부를 구성한다. 도면은 본 개시 내용의 예시적인 실시예를 나타내며, 설명과 함께 본 개시 내용의 원리를 설명하는 데 사용된다.
도 1은 본 개시 내용의 실시예에 따른 디스플레이 장치의 개략적인 상면도이다.
도 2는 본 개시 내용의 실시예에 따른 디스플레이 장치의 개략적인 횡단면도이다.
도 3은 도 1의 디스플레이 장치의 일부의 개략적인 확대도이다.
도 4는 본 개시 내용의 다른 실시예에 따른 디스플레이 장치의 일부의 개략적인 확대도이다.
도 5는 본 개시 내용의 또 다른 실시예에 따른 디스플레이 장치의 일부의 개략적인 확대도이다.
도 6은 본 개시 내용의 또 다른 실시예에 따른 디스플레이 장치의 개략적인 상면도이다.
도 7은 본 개시 내용의 실시예에 따른 디스플레이 장치의 개략적인 상면도이다.
도 8은 도 1의 도전 라인의 제1 및 제2 측면을 예시한다.
본 개시 내용의 설명은 도면에 의해 나타낸 예시적인 실시 형태를 참조로 제공된다. 가능하다면, 동일한 참조 번호는 동일하거나 유사한 부분을 지칭하는 도면과 설명에 사용된다.
A가 B에 수직하다는 것은 A와 B 간의 사잇각이 85°~95°의 범위인 것을 나타낸다. A가 B에 평행하다는 것은 A와 B 간의 사잇각이 -5°~5°의 범위인 것을 나타낸다.
도 1은 본 개시 내용의 실시예에 따른 디스플레이 장치의 개략적인 상면도이다. 도 2는 본 개시 내용의 실시예에 따른 디스플레이 장치의 개략적인 횡단면도이다. 구체적으로, 도 2는 도 1의 A-A' 라인, B-B' 라인, C-C' 라인, D-D' 라인, E-E' 라인 및 F-F' 라인에 대응한다. 도 1 및 도 2를 참조하면, 디스플레이 장치(100)는 기판(110), 제1 박막 트랜지스터(T1), 절연층(140), 도전 라인(152), 화소 정의층(170)을 포함한다. 본 실시예에서, 기판(110)의 재료는 유리, 석영, 유기 중합체, 불투명/반사성 재료(예, 도전 재료, 웨이퍼, 세라믹, 또는 다른 적절한 재료), 또는 다른 적절한 재료일 수 있다. 기판(110)은 경질 기판, 연질 기판, 또는 연질 및 경질의 복합재일 수 있지만 이것에 한정되지 않는다. 본 개시 내용의 디스플레이 장치(100)는 플렉서블 디스플레이 장치, 터치 디스플레이 장치, 또는 곡면 디스플레이 장치일 수도 있지만 이것에 한정되지 않는다.
제1 박막 트랜지스터(T1)는 기판(110) 상에 배치된다. 본 실시예에서, 디스플레이 장치(100)는 기판(110) 상에 배치된 제2 박막 트랜지스터(Td1), 제2 박막 트랜지스터(Td2), 제2 박막 트랜지스터(Td3), 제2 박막 트랜지스터(Td4)를 더 포함한다. 예컨대, 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(Td1), 제2 박막 트랜지스터(Td2), 제2 박막 트랜지스터(Td3), 및 제2 박막 트랜지스터(Td4)를 위한 공정을 상세히 후술한다. 본 실시예에서, 기판(110) 상에 우선 반도체 패턴(미도시)이 형성될 수 있으며; 이후 반도체 패턴의 일부가 변형(예, 도핑)되며, 여기서 반도체 패턴의 그 변형된 부분은 도전 패턴(112)을 형성하며, 그 도전 패턴(112)은 제1 박막 트랜지스터(T1)의 제1 단부(S)와 제2 단부(D), 제2 박막 트랜지스터(Td1)의 제1 단부(S)와 제2 단부(D), 제2 박막 트랜지스터(Td2)의 제1 단부(S)와 제2 단부(D), 제2 박막 트랜지스터(Td3)의 제1 단부(S)와 제2 단부(D), 및 제2 박막 트랜지스터(Td4)의 제1 단부(S)와 제2 단부(D)를 포함할 수 있고, 반도체 패턴의 다른 비변형부는 제1 박막 트랜지스터(T1)의 채널(CH)과, 제2 박막 트랜지스터(Td1), 제2 박막 트랜지스터(Td2), 제2 박막 트랜지스터(Td3), 및 제2 박막 트랜지스터(Td4)의 채널들(CH)을 형성하며, 제1 박막 트랜지스터(T1)의 제1 단부(S)와 제2 단부(D)는 각각 제1 박막 트랜지스터(T1)의 채널(CH)의 2개의 측면에 전기적으로 결합되며, 제2 박막 트랜지스터(Td1)의 제1 단부(S)와 제2 단부(D)는 각각 제2 박막 트랜지스터(Td1)의 채널(CH)의 2개의 측면에 전기적으로 결합되며, 제2 박막 트랜지스터(Td2)의 제1 단부(S)와 제2 단부(D)는 각각 제2 박막 트랜지스터(Td2)의 채널(CH)의 2개의 측면에 전기적으로 결합되며, 제2 박막 트랜지스터(Td3)의 제1 단부(S)와 제2 단부(D)는 각각 제2 박막 트랜지스터(Td3)의 채널(CH)의 2개의 측면에 전기적으로 결합되며, 제2 박막 트랜지스터(Td4)의 제1 단부(S)와 제2 단부(D)는 각각 제2 박막 트랜지스터(Td4)의 채널(CH)의 2개의 측면에 전기적으로 결합되며; 다음에, 도전 패턴(112)과, 제1 박막 트랜지스터(T1)의 채널(CH)과, 제2 박막 트랜지스터(Td1), 제2 박막 트랜지스터(Td2), 제2 박막 트랜지스터(Td3), 및 제2 박막 트랜지스터(Td4)의 채널들(CH)을 피복하도록 절연층(120)이 형성되며; 그 후, 절연층(120) 상에 제1 박막 트랜지스터(T1)의 게이트(G)와, 제2 박막 트랜지스터(Td1), 제2 박막 트랜지스터(Td2), 제2 박막 트랜지스터(Td3), 및 제2 박막 트랜지스터(Td4)의 게이트들(G)이 형성되며; 그 후, 제1 박막 트랜지스터(T1)의 게이트(G)와, 제2 박막 트랜지스터(Td1), 제2 박막 트랜지스터(Td2), 제2 박막 트랜지스터(Td3), 및 제2 박막 트랜지스터(Td4)의 게이트들(G)과, 상기 절연층(120)의 일부를 피복하도록 절연층(130)이 형성된다. 본 실시예에서, 제1 단부(S)는 소스일 수 있고 제2 단부(D)는 드레인일 수 있다. 그럼에도, 본 개시 내용은 이것에 한정되지 않는다. 다른 실시예에서, 제1 단부(S)는 드레인일 수 있고, 제2 단부(D)는 소스일 수 있다. 본 실시예에서 설명되는 층 구조는 단지 하나의 예일 뿐이다. 다른 실시예에서, 다른 층 구조가 여기에 배치될 수 있고 상기 구성에 특히 한정되는 것은 아니다. 본 실시예에서, 전기적 결합은 2개의 구성 부품이 직접 전기적으로 접속되거나, 도전층 또는 반도체 층을 통해 직접 전기적으로 접속되거나, 상기 2개의 구성 부품 사이의 다른 구성 부품(예, 박막 트랜지스터 또는 캐패시터)을 통해 접속되는 경우를 포함할 수 있다.
본 실시예에서, 전도성을 고려하면, 게이트(G), 제1 단부(S) 및/또는 제2 단부(D)는 금속 재료로 형성될 수 있지만, 본 개시 내용은 이것에 한정되지 않는다. 다른 실시예에서, 게이트(G), 제1 단부(S) 및/또는 제2 단부(D)는 합금, 금속 재료의 질화물, 금속 재료의 산화물, 금속 재료의 질소 산화물, 또는 금속 재료와 다른 도전 재료의 복합층과 같은 다른 도전 재료로 형성될 수 있다. 절연층(120) 및/또는 절연층(130)의 재료는 무기 재료(예, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미나, 또는 전술한 재료 중 적어도 2종의 적층체), 유기 재료, 또는 이들의 조합일 수 있다. 제1 박막 트랜지스터(T1)의 채널(CH)과, 제2 박막 트랜지스터(Td1), 제2 박막 트랜지스터(Td2), 제2 박막 트랜지스터(Td3), 및 제2 박막 트랜지스터(Td4)의 채널들(CH)의 재료는 비정질 실리콘, 다결정 실리콘, 미세 결정 실리콘, 단결정 실리콘, 유기 반도체 재료, 산화물 반도체 재료(예, 인듐 아연 산화물, 인듐 게르마늄 아연 산화물, 인듐 주석 아연 산화물, 다른 적절한 재료, 또는 이들의 조합), 다른 적절한 재료, 또는 이들의 조합일 수 있지만, 본 개시 내용은 이것에 한정되지 않는다.
제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(Td1), 제2 박막 트랜지스터(Td2), 제2 박막 트랜지스터(Td3), 및 제2 박막 트랜지스터(Td4)를 위한 전술한 공정은 본 개시 내용을 설명하기 위한 예시이고, 상기 개시 내용으로 한정되는 것으로 해석되지 않아야 함을 알아야 한다. 다른 실시예에서, 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(Td1), 제2 박막 트랜지스터(Td2), 제2 박막 트랜지스터(Td3), 및 제2 박막 트랜지스터(Td4)는 다른 적절한 방법에 의해 형성될 수 있다. 더욱이, 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(Td1), 제2 박막 트랜지스터(Td2), 제2 박막 트랜지스터(Td3), 및 제2 박막 트랜지스터(Td4)의 형태는 도 2에 예시된 바와 같은 상부-게이트 TFT로 한정되지 않는다. 다른 실시예에서, 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(Td1), 제2 박막 트랜지스터(Td2), 제2 박막 트랜지스터(Td3), 및 제2 박막 트랜지스터(Td4)는 바닥-게이트 TFT 또는 다른 적절한 TFT일 수도 있다.
절연층(130) 상에는 접속부(132)가 배치되며, 접속부는 절연층(130)의 스루홀을 통해 제1 박막 트랜지스터(T1)의 제1 단부(S)와 제2 단부(D) 중 하나, 제2 박막 트랜지스터(Td1)의 제1 단부(S)와 제2 단부(D) 중 하나, 제2 박막 트랜지스터(Td2)의 제1 단부(S)와 제2 단부(D) 중 하나, 제2 박막 트랜지스터(Td3)의 제1 단부(S)와 제2 단부(D) 중 하나, 및 제2 박막 트랜지스터(Td4)의 제1 단부(S)와 제2 단부(D) 중 하나에 전기적으로 결합된다. 절연층(140)은 제1 박막 트랜지스터(T1) 상에 배치되며, 제1 콘택홀(142)을 가진다. 즉, 절연층(140)은 제1 박막 트랜지스터(T1)를 피복하고, 절연층(140)의 제1 콘택홀(142)은 접속부(132)의 일부를 노출시킨다. 본 실시예에서, 절연층(140)은 제2 박막 트랜지스터(Td1), 제2 박막 트랜지스터(Td2), 제2 박막 트랜지스터(Td3), 및 제2 박막 트랜지스터(Td4) 상에도 배치되며, 복수의 제2 콘택홀(144)을 가진다. 제2 콘택홀(144)은 각각 복수의 접속부(132)의 일부를 노출시킨다. 본 실시예에서, 절연층(140)의 재료는 무기 재료(예, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들 재료 중 적어도 2종의 적층체), 유기 재료, 또는 이들의 조합일 수 있다.
도전 라인(152)은 절연층(140) 상에 배치되며, 제1 콘택홀(142)과 접속부(132)를 통해 제1 박막 트랜지스터(T1)에 전기적으로 결합된다. 본 실시예에서, 도전 라인(152)을 통해 제1 박막 트랜지스터(T1)의 제1 단부(S)와 제2 단부(D) 중 하나(예, 제1 박막 트랜지스터(T1)의 제2 단부(D))에 리셋 전압(Vref)이 입력될 수 있다. 즉, 제1 박막 트랜지스터(T1)는 리셋 박막 트랜지스터일 수 있지만, 본 개시 내용은 이것에 한정되지 않는다. 본 실시예에서, 전도성을 고려하면, 도전 라인(152)은 금속 재료로 형성될 수 있지만, 본 개시 내용은 이것에 한정되지 않는다. 다른 실시예에서, 도전 라인(152)은 합금, 금속 재료의 질화물, 금속 재료의 산화물, 금속 재료의 질소 산화물, 또는 금속 재료와 다른 도전 재료의 복합층과 같은 다른 도전 재료로 형성될 수 있다.
본 실시예에서, 디스플레이 장치(100)는 절연층(140) 상에 배치된 복수의 전극(154)을 더 포함한다. 전극(154)은 제2 콘택홀(144)을 통해 제2 박막 트랜지스터(Td1), 제2 박막 트랜지스터(Td2), 제2 박막 트랜지스터(Td3), 및 제2 박막 트랜지스터(Td4)에 각각 전기적으로 결합된다. 즉, 전극(154)은 제2 콘택홀(144)과 접속부(132)를 통해 제2 박막 트랜지스터(Td1), 제2 박막 트랜지스터(Td2), 제2 박막 트랜지스터(Td3), 및 제2 박막 트랜지스터(Td4)에 각각 전기적으로 결합된다. 본 실시예에서, 전극(154)과 도전 라인(152)은 동일한 층에 선택적으로 형성될 수 있지만, 본 개시 내용은 이것에 한정되지 않는다. 다른 실시예에서, 전극(154)과 도전 라인(152)은 각각 다른 층에 형성될 수 있다. 본 실시예에서, 전극(154)의 재료는 금속, 합금 등의 반사성 도전 재료이지만, 본 개시 내용은 이것에 한정되지 않는다. 다른 실시예에서, 전극(154)의 재료는 인듐 주석 산화물, 인듐 아연 산화물, 알루미늄 주석 산화물, 알루미늄 아연 산화물, 인듐 게르마늄 아연 산화물, 다른 적절한 산화물, 또는 이들 중 적어도 2종의 적층체와 같은 반투명 도전 재료일 수 있다. 디스플레이 장치(100)는 전극(154)에 대응하여 배치된 디스플레이 매체를 더 포함한다. 본 실시예에서, 디스플레이 매체는 예컨대, 유기 전계 발광 패턴(161), 유기 전계 발광 패턴(162), 유기 전계 발광 패턴(163) 및 유기 전계 발광 패턴(164)을 포함하지만, 본 개시 내용은 이것에 한정되지 않는다. 다른 실시예에서, 디스플레이 매체는 다른 적절한 재료일 수 있다. 유기 전계 발광 패턴(161), 유기 전계 발광 패턴(162), 유기 전계 발광 패턴(163) 및 유기 전계 발광 패턴(164)은 제2 박막 트랜지스터(Td1), 제2 박막 트랜지스터(Td2), 제2 박막 트랜지스터(Td3), 및 제2 박막 트랜지스터(Td4)에 대응하는 전극(154) 상에 각각 배치되며, 이들 전극(154)은 양극일 수 있다.
본 실시예에서, 디스플레이 장치(100)는 기판(110) 상에 배치된 전원 라인(PL)(도 1에 예시됨)을 더 포함한다. 전원 라인(PL)은 전원 전압(VDD)을 가지며, 제2 박막 트랜지스터(Td1), 제2 박막 트랜지스터(Td2), 제2 박막 트랜지스터(Td3), 및 제2 박막 트랜지스터(Td4)의 제1 단부(S)와 제2 단부(D) 중 하나에 전기적으로 결합된다. 유기 전계 발광 패턴(161), 유기 전계 발광 패턴(162), 유기 전계 발광 패턴(163) 및 유기 전계 발광 패턴(164)의 전극(154)들은 제2 박막 트랜지스터(Td1), 제2 박막 트랜지스터(Td2), 제2 박막 트랜지스터(Td3), 및 제2 박막 트랜지스터(Td4)의 제2 단부(D)에 전기적으로 결합될 수 있다. 즉, 본 실시예에서, 제2 박막 트랜지스터(Td1), 제2 박막 트랜지스터(Td2), 제2 박막 트랜지스터(Td3), 및 제2 박막 트랜지스터(Td4)은 발광 박막 트랜지스터일 수 있지만, 본 개시 내용은 이것에 한정되지 않는다.
화소 정의층(170)은 절연층(140) 상에 배치된다. 화소 정의층(170)은 제1 개구 영역(170a), 제2 개구 영역(170b) 및 제3 개구 영역(170c)을 포함한다. 본 실시예에서, 화소 정의층(170)은 제4 개구 영역(170d)을 더 포함한다. 제1 개구 영역(170a), 제2 개구 영역(170b), 제3 개구 영역(170c) 및 제4 개구 영역(170d)은 제2 박막 트랜지스터(Td1), 제2 박막 트랜지스터(Td2), 제2 박막 트랜지스터(Td3), 및 제2 박막 트랜지스터(Td4)에 전기적으로 결합되는 전극(154)을 각각 부분적으로 노출시킨다. 즉, 전극(154)은 제1 개구 영역(170a), 제2 개구 영역(170b), 제3 개구 영역(170c) 및 제4 개구 영역(170d)에 각각 부분적으로 중첩된다. 본 개시 내용에 기술된 "중첩"은 기판(110)에 수직한 방향(상면도 상에서)으로의 중첩을 말한다. 유기 전계 발광 패턴(161), 유기 전계 발광 패턴(162), 유기 전계 발광 패턴(163) 및 유기 전계 발광 패턴(164)은 각각 절연층(140)의 제1 개구 영역(170a), 제2 개구 영역(170b), 제3 개구 영역(170c) 및 제4 개구 영역(170d)에 배치된다. 디스플레이 장치(100)는 공통 전극(180)을 더 포함한다. 공통 전극(180)과 전극(154) 간의 전위차는 디스플레이 매체(예, 유기 전계 발광 패턴(161), 유기 전계 발광 패턴(162), 유기 전계 발광 패턴(163) 및 유기 전계 발광 패턴(164))를 구동하여 광을 방출시킨다. 공통 전극(180)은 그라운드 전위를 가질 수 있지만, 본 개시 내용은 이것에 한정되지 않는다. 본 실시예에서, 공통 전극(180)은 화소 정의층(170) 상에 배치될 수 있으며, 유기 전계 발광 패턴(161), 유기 전계 발광 패턴(162), 유기 전계 발광 패턴(163) 및 유기 전계 발광 패턴(164)에 전기적으로 결합되도록 제1 개구 영역(170a), 제2 개구 영역(170b), 제3 개구 영역(170c) 및 제4 개구 영역(170d)에 배치될 수 있지만, 본 개시 내용은 이것에 한정되지 않는다. 본 실시예에서, 공통 전극(180)은 인듐 주석 산화물, 인듐 아연 산화물, 알루미늄 주석 산화물, 알루미늄 아연 산화물, 인듐 게르마늄 아연 산화물, 다른 적절한 산화물, 또는 이들 중 적어도 2종의 적층체와 같은 반투명 도전 재료일 수 있다. 그러나, 본 개시 내용은 이것에 한정되지 않는다. 다른 실시예에서, 공통 전극(180)은 반사성 도전층일 수도 있고 다른 적절한 재료를 사용할 수 있다.
본 실시예에서, 디스플레이 장치(100)는 데이터 라인(DL)(도 1에 예시됨)과 스캔 라인(미도시)을 더 포함한다. 디스플레이 장치(100)는 스위칭 박막 트랜지스터(미도시)를 더 포함할 수 있다. 스위칭 박막 트랜지스터의 게이트는 스캔 라인에 전기적으로 결합된다. 스위칭 박막 트랜지스터의 제1 단부와 제2 단부 중 하나는 데이터 라인(DL)에 전기적으로 결합된다. 제1 박막 트랜지스터(T1)의 제1 단부(S)와 제2 단부(D) 중 하나(예, 제1 박막 트랜지스터(T1)의 제2 단부(D))에 리셋 전압(Vref)이 입력된다. 제1 박막 트랜지스터(T1)의 게이트(G)에는 리셋 신호가 입력된다. 제1 박막 트랜지스터(T1)의 제1 단부(S)와 제2 단부(D) 중 하나와, 제2 박막 트랜지스터(Td1), 제2 박막 트랜지스터(Td2), 제2 박막 트랜지스터(Td3), 또는 제2 박막 트랜지스터(Td4)의 제1 단부(S)와 제2 단부(D) 중 하나는 노드(미도시)에 전기적으로 결합된다. 제1 박막 트랜지스터(T1)는 제1 개구 영역(170a), 제2 개구 영역(170b), 제3 개구 영역(170c) 또는 제4 개구 영역(170d)의 발광 상태를 리셋하도록 리셋 신호에 따라 노드의 전압을 리셋할 수 있다.
도 1을 참조하면, 도전 라인(152)은 제1 방향(x)을 따라 연장된다. 제1 개구 영역(170a)과 제2 개구 영역(170b)은 제1 방향(x)을 따라 배열된다. 제3 개구 영역(170c)과 제1 개구 영역(170a)은 서로 인접하고("인접"은 2개의 개구 영역 간의 최단 연결선 상에 어떤 개구 영역도 존재하지 않는 것으로서 정의된다), 제3 개구 영역(170c)과 제2 개구 영역(170b)은 서로에 인접하다. 제1 개구 영역(170a)의 면적은 제3 개구 영역(170c)의 면적보다 작다. 제2 개구 영역(170b)의 면적은 제3 개구 영역(170c)의 면적보다 작다. 도 2에 예시된 바와 같이, 제1 개구 영역(170a)의 면적, 제2 개구 영역(170b)의 면적 및 제3 개구 영역(170c)의 면적은 각각 제1 개구 영역(170a)의 바닥부(173)의 면적, 제2 개구 영역(170b)의 바닥부(173) 및 제3 개구 영역(170c)의 바닥부(173)의 면적을 말한다. 도전 라인(152)은 제1 개구 영역(170a)과 제3 개구 영역(170c) 사이에 위치된다. 도전 라인(152)은 제1 콘택홀(142)을 통해 제1 박막 트랜지스터(T1)에 전기적으로 결합되며, 제1 콘택홀(142)은 제1 개구 영역(170a)과 제2 개구 영역(170b) 사이에 위치된다. 본 실시예에서, 제1 개구 영역(170a)과 제2 개구 영역(170b)은 제1 열을 형성하도록 제1 방향(x)을 따라 배열되며, 제4 개구 영역(170d)와 제3 개구 영역(170c)은 제2 열을 형성하도록 제1 방향(x)을 따라 배열된다. 제1 열은 제2 열에 인접할 수 있다. 제2 개구 영역(170b)은 제3 개구 영역(170c)에 인접하고, 제2 개구 영역(170b)은 제4 개구 영역(170d)에 인접하다. 제4 개구 영역(170d)의 면적은 제1 개구 영역(170a)의 면적과 제2 개구 영역(170b)의 면적보다 크고 제3 개구 영역(170c)의 면적보다 작을 수 있다. 본 실시예에서, 도전 라인(152)은 제2 개구 영역(170b)과 제3 개구 영역(170c) 사이와, 제2 개구 영역(170b)과 제4 개구 영역(170d) 사이와, 제1 개구 영역(170a)과 제4 개구 영역(170d) 사이에도 위치될 수 있다. 즉, 도전 라인(152)은 제1 개구 영역(170a), 제2 개구 영역(170b), 제3 개구 영역(170c) 및 제4 개구 영역(170d)을 우회하는 절곡된 라인이지만, 본 개시 내용은 이것에 한정되지 않는다. 본 실시예에서, 제1 개구 영역(170a)으로부터 나오는 광(예, 유기 전계 발광 패턴(161)에 의해 방출되는 광)은 제2 개구 영역(170b)으로부터 나오는 광(예, 유기 전계 발광 패턴(162)에 의해 방출되는 광)과 동일한 색상을 가질 수 있으며, 제1 개구 영역(170a)으로부터 나오는 광은 제3 개구 영역(170c)으로부터 나오는 광(예, 유기 전계 발광 패턴(163)에 의해 방출되는 광)과 다른 색상을 가질 수 있다. 제4 개구 영역(170d)으로부터 나오는 광(예, 유기 전계 발광 패턴(164)에 의해 방출되는 광)은 제3 개구 영역(170c)으로부터 나오는 광과 다른 색상을 가질 수 있다. 예를 들면, 제1 개구 영역(170a)으로부터의 광의 색상, 제2 개구 영역(170b)으로부터의 광의 색상, 제3 개구 영역(170c)으로부터의 광의 색상 및 제4 개구 영역(170d)으로부터의 광의 색상은 각각 녹색, 녹색, 청색 및 적색일 수 있지만, 본 개시 내용은 이것에 한정되지 않는다.
제1 콘택홀(142)과 제1 개구 영역(170a)은 제1 거리(D1)만큼 이격되어 있음을 알아야 한다. 제1 거리(D1)는 제1 콘택홀(142)과 제1 개구 영역(170a) 사이의 최단 거리이다. 더 구체적으로, 제1 거리(D1)는 기판(110) 상의 제1 콘택홀(142)의 바닥부(174)의 수직 돌출부와 기판(110) 상의 제1 개구 영역(170a)의 바닥부(173)의 수직 돌출부 사이의 최단 거리를 말한다. 제1 콘택홀(142)과 제2 개구 영역(170b)은 제2 거리(D2)만큼 이격되어 있다. 더 구체적으로, 제2 거리(D2)는 기판(110) 상의 제1 콘택홀(142)의 바닥부(174)의 수직 돌출부와 기판(110) 상의 제2 개구 영역(170b)의 바닥부(173)의 수직 돌출부 사이의 최단 거리를 말한다. 제2 거리(D2)는 제1 콘택홀(142)과 제2 개구 영역(170b) 사이의 최단 거리이다. 특히, 제1 거리(D1)는 제2 거리(D2)와 다르다. 본 실시예에서, 제2 거리(D2)는 제1 거리(D1)보다 클 수 있지만, 본 개시 내용은 이것에 한정되지 않는다. 제1 거리(D1)를 제2 거리(D2)와 다르게 하는 레이아웃 설계에 따라 제1 개구 영역(170a), 제2 개구 영역(170b) 및 제3 개구 영역(170c)은 디스플레이 장치(100)의 해상도를 향상시키도록 서로 근접하게 배열됨을 알아야 한다.
도 3은 도 1의 디스플레이 장치의 일부의 개략적인 확대도이다. 도 3을 참조하면, 제2 방향(y)은 기판(110)의 베어링 표면(110a)(도 2 참조)에 평행하다. 즉, 제2 방향(y)은 기판(110)의 베어링 표면(110a)의 법선 방향에 수직하고, 제2 방향(y)은 제1 방향(x)에 수직하다. 제1 개구 영역(170a)은 제2 방향(y)으로 도전 라인(152)으로부터 가장 멀리 떨어진 단부 지점(170a-1)을 가진다. 단부 지점(170a-1)을 통과하는 가상선(R1)은 제2 방향(y)을 따라 형성된다. 본 실시예에서, 제1 콘택홀(142)과 제1 개구 영역(170a)에 대응하는 제2 콘택홀(144)은 가상선(R1)의 다른 측면 상에 위치된다. 따라서, 제1 개구 영역(170a), 제2 개구 영역(170b) 및 제3 개구 영역(170c)은 디스플레이 장치(100)의 해상도를 더 향상시키기 위해 서로 근접 배열된다.
도 3을 참조하면, 본 실시예에서, 제1 개구 영역(170a)은 다각형 형태를 가질 수 있으며, 단부 지점(170a-1)은 다각형 형태의 정점일 수 있다. 그러나, 본 개시 내용은 이것에 한정되지 않는다. 다른 실시예에서, 제1 개구 영역(170a)은 타원형, 원형, 또는 다른 비-다각형 형태를 가질 수 있으며, 단부 지점(170a-1)은 타원형, 원형, 또는 다른 비-다각형 형태 상에서 도전 라인(152)으로부터 가장 멀리 떨어진 지점일 수 있으며, 반드시 다각형 형태의 정점인 것은 아니다. 도 4를 참조로 후술한다. 도 4는 본 개시 내용의 다른 실시예에 따른 디스플레이 장치의 일부의 개략적인 확대도이다. 도 4를 참조하면, 제1 개구 영역(170a)은 제2 방향(y)으로 도전 라인(152)으로부터 가장 멀리 떨어진 단부 지점(170a-1)을 가진다. 단부 지점(170a-1)을 통과하는 가상선(R1)은 제2 방향(y)을 따라 형성되고, 제1 콘택홀(142)과 제1 개구 영역(170a)에 대응하는 제2 콘택홀(144)은 가상선(R1)의 다른 측면 상에 위치된다. 디스플레이 장치(100)와 달리, 디스플레이 장치(100A)에서, 제1 개구 영역(170a)과 제2 개구 영역(170b)은 타원형 형태를 가질 수 있다. 제1 개구 영역(170a)은 그 위의 도전 라인(152)으로부터 가장 멀리 떨어진 단부 지점(170a-1)을 가지며, 그 단부 지점(170a-1)은 타원형 형태의 장축 또는 단축 상에 있지 않을 수 있지만, 본 개시 내용은 이것에 한정되지 않는다. 더욱이, 도 4의 실시예에서, 도전 라인(152)은 일관되지 않은 선폭을 가질 수 있다. 예를 들면, 도전 라인(152)은 제1 부분(152-1)과 제2 부분(152-2)을 가지며, 제1 부분(152-1)의 선폭(W1)은 제2 부분(152-2)의 선폭(W2)보다 크고, 제1 부분(152-1)에 스페이서(172)가 중첩되지만, 본 개시 내용은 이것에 한정되지 않는다.
도 3을 참조하면, 본 실시예에서, 제1 콘택홀(142)은 제1 형상부를 가진다. 제1 콘택홀(142)의 제1 형상부는 서로 가장 멀리 떨어진 제1 지점(142a)과 제2 지점(142b)을 가진다. 제1 지점(142a)과 제2 지점(142b)은 제1 가상 연장선(K1)을 형성한다. 제1 지점(142a)은 제2 지점(142b)보다 대응하는 데이터 라인(DL)에 더 근접할 수 있지만, 본 개시 내용은 이것에 한정되지 않는다. 제2 콘택홀(144)은 제2 형상부를 가진다. 제2 콘택홀(144)의 제2 형상부는 서로 가장 멀리 떨어진 제3 지점(144a)과 제4 지점(144b)을 가진다. 제3 지점(144a)과 제4 지점(144b)은 제2 가상 연장선(K2)을 형성한다. 제3 지점(144a)은 제4 지점(144b)보다 도전 라인(152)에 더 근접할 수 있지만, 본 개시 내용은 이것에 한정되지 않는다. 제1 연장선(K1)의 연장 방향은 제2 연장선(K2)의 연장 방향과 다르다는 것을 알아야 한다. 예를 들면, 제1 연장선(K1)의 연장 방향은 제2 연장선(K2)의 연장 방향에 수직할 수 있다. 다른 실시예에서, 제1 연장선(K1)의 연장 방향과 제2 연장선(K2)의 연장 방향 사이에 소정의 각도가 형성될 수 있지만, 본 개시 내용은 이것에 한정되지 않는다. 본 실시예에서, 제1 콘택홀(142)의 제1 형상부는 제1 타원형 형태를 가지며, 제1 형상부 상에서 서로 가장 멀리 떨어진 제1 지점(142a)과 제2 지점(142b)은 제1 타원형 형태의 장축의 2개의 단부에 위치될 수 있다. 제2 콘택홀(144)의 제2 형상부는 제2 타원형 형태를 가지며, 제2 형상부 상에서 서로 가장 멀리 떨어진 제3 지점(144a)과 제4 지점(144b)은 제2 타원형 형태의 장축의 2개의 단부에 위치될 수 있다. 제1 타원형 형태의 장축은 제2 타원형 형태의 장축에 평행하지 않을 수 있다. 그럼에도, 본 개시 내용은 이것에 한정되지 않는다. 다른 실시예에서, 제1 타원형 형태의 장축은 제2 타원형 형태의 장축에 평행할 수 있다. 도 5를 참조로 후술한다.
도 5는 본 개시 내용의 또 다른 실시예에 따른 디스플레이 장치의 일부의 개략적인 확대도이다. 도 5를 참조하면, 제1 콘택홀(142)은 제1 형상부를 가진다. 제1 콘택홀(142)의 제1 형상부는 서로 가장 멀리 떨어진 제1 지점(142a)과 제2 지점(142b)을 가진다. 제1 지점(142a)은 제2 지점(142b)보다 제3 개구 영역(170c)에 더 근접할 수 있지만, 본 개시 내용은 이것에 한정되지 않는다. 제1 지점(142a)과 제2 지점(142b)은 제1 연장선(K1)을 형성한다. 제2 콘택홀(144)은 제2 형상부를 가진다. 제2 콘택홀(144)의 제2 형상부는 서로 가장 멀리 떨어진 제3 지점(144a)과 제4 지점(144b)을 가진다. 제3 지점(144a)은 제4 지점(144b)보다 도전 라인(152)에 더 근접할 수 있지만, 본 개시 내용은 이것에 한정되지 않는다. 제3 지점(144a)과 제4 지점(144b)은 제2 연장선(K2)을 형성한다. 제1 연장선(K1)의 연장 방향은 제2 연장선(K2)의 연장 방향에 평행할 수 있다. 더 구체적으로, 제1 콘택홀(142)의 제1 형상부는 제1 타원형 형태를 가지며, 제1 형상부 상에서 서로 가장 멀리 떨어진 제1 지점(142a)과 제2 지점(142b)은 제1 타원형 형태의 장축의 2개의 단부에 위치될 수 있다. 제2 콘택홀(144)의 제2 형상부는 제2 타원형 형태를 가지며, 제2 형상부 상에서 서로 가장 멀리 떨어진 제3 지점(144a)과 제4 지점(144b)은 제2 타원형 형태의 장축의 2개의 단부에 위치될 수 있다. 디스플레이 장치(100)와 달리, 디스플레이 장치(100B)의 실시예에서, 제1 타원형 형태의 장축과 제2 타원형 형태의 장축은 서로 평행할 수 있다. 다른 실시예에서, 제1 타원형 형태의 장축과 제2 타원형 형태의 장축 사이에 소정의 각도가 형성될 수 있지만, 본 개시 내용은 이것에 한정되지 않는다.
상기 예에서, 제1 콘택홀(142)의 제1 형상부와 제2 콘택홀(144)의 제2 형상부는 타원형 형태를 가지지만, 본 개시 내용은 이것에 한정되지 않음을 알아야 한다. 다른 실시예에서, 제1 콘택홀(142)의 제1 형상부와 제2 콘택홀(144)의 제2 형상부는 다른 적절한 형태를 가질 수 있다. 추가로, 다른 실시예에서, 제1 콘택홀(142)의 제1 형상부의 형태와 제2 콘택홀(144)의 제2 형상부의 형태는 반드시 동일하거나 유사하지는 않을 수 있다.
도 1 및 도 2를 참조하면, 본 실시예에서, 디스플레이 장치(100)는 스페이서(172)를 더 포함한다. 스페이서(172)는 기판(110) 상에 배치된다. 더 구체적으로, 스페이서(172)는 제2 개구 영역(170b), 제3 개구 영역(170c) 및 제4 개구 영역(170d) 사이에 배치된다. 스페이서(172)는 도전 라인(152)에 부분적으로 중첩될 수 있다. 즉, 디스플레이 장치(100)의 해상도 및/또는 휘도를 향상시키도록 스페이서(172)와 도전 라인(152)의 일부는 제1 개구 영역(170a), 제2 개구 영역(170b), 제3 개구 영역(170c) 및/또는 제4 개구 영역(170d) 또는 다른 구성 요소에 의해 사용될 기판(110)의 면적을 절감하기 위해 기판(110)에 수직한 방향(상면도 상에서)으로 동일한 영역을 사용할 수 있다. 본 실시예에서, 스페이서(172)와 화소 정의층(170)은 동일한 층에 형성될 수 있으며, 스페이서(172)의 재료는 화소 정의층(170)의 재료와 동일한 재료일 수 있다. 즉, 스페이서(172)는 화소 정의층(170)의 돌출부일 수 있다. 그럼에도, 본 개시 내용은 이것에 한정되지 않는다. 다른 실시예에서, 스페이서(172)와 화소 정의층(170)은 다른 층에 형성될 수 있으며, 스페이서(172)의 재료는 반드시 화소 정의층(170)의 재료와 동일한 것은 아니다. 다른 실시예에서, 스페이서(172)는 제1 개구 영역(170a), 제3 개구 영역(170c) 및 여기에 도시되지 않은 다른 제4 개구 영역(170d) 사이에 배치될 수 있지만, 본 개시 내용은 이것에 한정되지 않는다.
도 8은 도 1의 도전 라인(152)의 제1 측면(S1)과 제2 측면(S2)을 예시한다. 도 1, 도 2 및 도 8을 참조하면, 본 실시예에서, 절연층(140) 상의 제1 개구 영역(170a)의 직각 돌출부와 절연층(140) 상의 제2 개구 영역(170b)의 직각 돌출부는 절연층(140) 상의 도전 라인(152)의 직각 돌출부의 제1 측면(S1)(예, 도 8에서 도전 라인(152)의 상부 영역) 상에 위치된다. 절연층(140) 상의 제3 개구 영역(170c)의 직각 돌출부와 절연층(140) 상의 제4 개구 영역(170d)의 직각 돌출부는 절연층(140) 상의 도전 라인(152)의 직각 돌출부의 제2 측면(S2)(예, 도 8에서 도전 라인(152)의 하부 영역) 상에 위치된다. 절연층(140) 상의 스페이서(172)의 직각 돌출부는 절연층(140) 상의 도전 라인(152)의 직각 돌출부에 부분적으로 중첩될 수 있다. 절연층(140) 상의 스페이서(172)의 일부의 직각 돌출부는 절연층(140) 상의 도전 라인(152)의 직각 돌출부의 제2 측면(S2) 상에 위치될 수 있고, 절연층(140) 상의 스페이서(172)의 직각 돌출부는 절연층(140) 상의 도전 라인(152)의 직각 돌출부의 제1 측면(S1)에 중첩되지 않는다. 즉, 절연층(140) 상의 제1 개구 영역(170a)의 직각 돌출부와 절연층(140) 상의 제2 개구 영역(170b)의 직각 돌출부는 절연층(140) 상의 도전 라인(152)의 직각 돌출부의 동일한 측면(예, 제1 측면(S1)) 상에 위치되고, 절연층(140) 상의 스페이서(172)의 직각 돌출부는 도전 라인(152)을 가로질러 배치되지 않는다. 그럼에도, 본 개시 내용은 상기 구성에 한정되지 않는다. 도 6은 본 개시 내용의 또 다른 실시예에 따른 디스플레이 장치의 개략적인 상면도이다. 도 6을 참조하면, 디스플레이 장치(100)와 달리, 디스플레이 장치(100C)의 실시예에서, 절연층(140) 상의 스페이서(172)의 직각 돌출부는 절연층(140) 상의 도전 라인(152)의 직각 돌출부의 제1 측면(S1)과 제2 측면(S2)에 부분적으로 중첩되도록 도전 라인(152)을 가로질러 배치될 수 있다.
도 1 및 도 2를 참조하면, 본 실시예에서, 도전 라인(152)은 제2 개구 영역(170b)과 제3 개구 영역(170c) 사이에 위치된 제1 직선부(152a)와, 제2 개구 영역(170b)과 제4 개구 영역(170d) 사이에 위치된 제2 직선부(152b)를 포함할 수 있다. 더 구체적으로, 도전 라인(152)은 도 8에 예시된 바와 같이 절곡된 라인일 수 있으며, 제1 직선부(152a)는 인접한 2개의 절곡부(153a, 153b) 사이에 위치된 제1 직선부를 말하며, 제1 직선부는 제2 개구 영역(170b)과 제3 개구 영역(170c) 사이에 위치되며; 제2 직선부(152b)는 인접한 2개의 절곡부(153d, 153c) 사이에 위치된 제2 직선부를 말하며, 제2 직선부는 제2 개구 영역(170b)과 제4 개구 영역(170d) 사이에 위치된다. 제1 직선부(152a)의 연장 방향은 제2 직선부(152b)의 연장 방향과 다르지만, 본 개시 내용은 이것에 한정되지 않는다. 특히, 제1 직선부(152a)의 길이(L1)는 제2 직선부(152b)의 길이(L2)와 다를 수 있지만, 본 개시 내용은 이것에 한정되지 않는다. 도 1 및 도 8을 참조하면, 도전 라인(152)은 제1 직선부(152a)와 제2 직선부(152b)를 포함하고, 제1 직선부(152a)는 제2 개구 영역(170b)과 제3 개구 영역(170c) 사이에 위치되며, 제2 직선부(152b)는 제2 개구 영역(170b)과 제4 개구 영역(170d) 사이에 위치되며, 제1 직선부(152a)의 길이(L1)는 제2 직선부(152b)의 길이(L2)와 다르다. 제1 직선부(152a)는 인접한 2개의 절곡부(153a, 153b) 사이에 위치되며, 스페이서(172)와 상기 2개의 절곡부(153a, 153b) 중 하나(즉, 절곡부(153a))는 중첩된다. 도 7은 본 개시 내용의 실시예에 따른 디스플레이 장치의 개략적인 상면도이다. 도 7을 참조하면, 디스플레이 장치(100D)의 실시예에서, 제1 직선부(152a)의 길이(L1)와 제2 직선부(152b)의 길이(L2)는 동일하지 않다. 디스플레이 장치(100)와 달리, 디스플레이 장치(100D)의 실시예에서, 제1 개구 영역(170a)과 제2 개구 영역(170b)은 타원형 형태를 가질 수 있다.
요약하면, 본 개시 내용의 실시예에 개시된 디스플레이 장치는 기판 상에 배치된 제1 박막 트랜지스터와, 상기 제1 박막 트랜지스터 상에 배치된 절연층과, 도전 라인과, 화소 정의층을 포함한다. 상기 도전 라인은 상기 절연층 상에 배치되고 상기 절연층의 제1 콘택홀을 통해 상기 제1 박막 트랜지스터에 전기적으로 결합된다. 상기 화소 정의층은 상기 절연층 상에 배치된다. 상기 화소 정의층은 제1 개구 영역, 제2 개구 영역 및 제3 개구 영역을 가진다. 상기 도전 라인은 제1 방향을 따라 연장된다. 상기 제1 개구 영역과 제2 개구 영역은 상기 제1 방향을 따라 배열된다. 상기 제3 개구 영역은 상기 제1 개구 영역과 제2 개구 영역에 인접하다. 상기 제1 개구 영역의 면적은 상기 제3 개구 영역의 면적보다 작다. 상기 제2 개구 영역의 면적은 상기 제3 개구 영역의 면적보다 작다. 상기 도전 라인은 상기 제1 개구 영역과 상기 제3 개구 영역 사이에 위치되며, 상기 제1 콘택홀은 상기 제1 개구 영역과 상기 제2 개구 영역 사이에 위치된다. 상기 제1 콘택홀과 상기 제1 개구 영역은 제1 거리만큼 이격된다. 제1 거리는 상기 제1 콘택홀과 상기 제1 개구 영역 사이의 최단 거리이다. 상기 제1 콘택홀과 상기 제2 개구 영역은 제2 거리만큼 이격된다. 상기 제2 거리는 상기 제1 콘택홀과 상기 제2 개구 영역 사이의 최단 거리이고, 상기 제1 거리는 상기 제2 거리와 다르다. 제1 거리를 제2 거리와 다르게 하는 레이아웃 설계에 따라 제1 개구 영역, 제2 개구 영역 및 제3 개구 영역이 서로 근접 배치됨으로써 디스플레이 장치의 해상도를 향상시킨다.
본 개시 내용의 범위 및 요지를 벗어나지 않고 개시된 실시예에 대해 다양한 변형 및 변경이 행해질 수 있음은 당업자에게 분명할 것이다. 전술한 바를 고려하면, 본 개시 내용은 다음의 청구범위 및 그 균등물의 범위 내에 속하는 변형 및 변경을 포괄하고자 의도된 것이다.

Claims (20)

  1. 디스플레이 장치로서:
    기판;
    상기 기판 상에 배치된 제1 박막 트랜지스터;
    상기 제1 박막 트랜지스터 상에 배치되고 제1 콘택홀을 가지는 절연층;
    상기 절연층 상에 배치되고, 상기 제1 콘택홀을 통해 상기 제1 박막 트랜지스터에 전기적으로 결합되고, 제1 방향을 따라 연장되는 도전 라인;
    상기 절연층 상에 배치된 화소 정의층(pixel define layer)으로서, 제1 개구 영역, 제2 개구 영역 및 제3 개구 영역을 가지며, 상기 제1 개구 영역과 제2 개구 영역은 상기 제1 방향을 따라 배열되며, 상기 제3 개구 영역은 상기 제1 개구 영역에 인접하고 상기 제2 개구 영역에 인접한, 화소 정의층
    을 포함하고,
    상기 도전 라인은 상기 제1 개구 영역과 상기 제3 개구 영역 사이에 위치되며, 상기 제1 콘택홀은 상기 제1 개구 영역과 상기 제2 개구 영역 사이에 위치되며,
    상기 제1 개구 영역의 면적은 상기 제3 개구 영역의 면적보다 작고, 상기 제2 개구 영역의 면적은 상기 제3 개구 영역의 면적보다 작으며, 상기 제1 콘택홀과 상기 제1 개구 영역은 제1 거리만큼 이격되며, 상기 제1 콘택홀과 상기 제2 개구 영역은 제2 거리만큼 이격되며, 상기 제1 거리는 상기 제2 거리와 상이한 것을 특징으로 하는 디스플레이 장치.
  2. 제1항에 있어서, 상기 제1 개구 영역과 부분적으로 중첩되는 전극을 더 포함하는 것을 특징으로 하는 디스플레이 장치.
  3. 제2항에 있어서,
    상기 기판 상에 배치된 전원 라인;
    제2 박막 트랜지스터
    를 더 포함하고,
    상기 제2 박막 트랜지스터의 제1 단부는 상기 전원 라인에 전기적으로 결합되고, 상기 제2 박막 트랜지스터의 제2 단부는 상기 전극에 전기적으로 결합된 것을 특징으로 하는 디스플레이 장치.
  4. 제3항에 있어서, 상기 제1 박막 트랜지스터의 제1 단부와 제2 단부 중 하나는 상기 제2 박막 트랜지스터의 게이트에 전기적으로 결합된 것을 특징으로 하는 디스플레이 장치.
  5. 제2항에 있어서,
    상기 기판 상에 배치된 제2 박막 트랜지스터를 더 포함하고,
    상기 절연층은 상기 제2 박막 트랜지스터 상에 배치되고, 상기 전극은 상기 절연층 상에 배치되며, 상기 절연층은 제2 콘택홀을 더 포함하며, 상기 전극은 상기 제2 콘택홀을 통해 상기 제2 박막 트랜지스터에 전기적으로 결합된 것을 특징으로 하는 디스플레이 장치.
  6. 제5항에 있어서, 상기 기판에 평행하고 상기 제1 방향에 수직한 제2 방향이 제공되고, 상기 제1 개구 영역은 상기 제2 방향으로 상기 도전 라인으로부터 가장 멀리 떨어진 단부 지점을 포함하고, 상기 제2 방향을 따라 상기 단부 지점을 관통하는 가상선이 규정되고, 상기 제1 콘택홀과 상기 제2 콘택홀은 상기 가상선의 2개의 다른 측면 상에 위치된 것을 특징으로 하는 디스플레이 장치.
  7. 제5항에 있어서,
    상기 제1 콘택홀은 제1 형상부(contour)를 가지며, 상기 제1 형상부는 서로 가장 멀리 떨어진 제1 지점과 제2 지점을 가지며, 상기 제1 지점과 상기 제2 지점은 제1 연장선을 규정하며,
    상기 제2 콘택홀은 제2 형상부를 가지며, 상기 제2 형상부는 서로 가장 멀리 떨어진 제3 지점과 제4 지점을 가지며, 상기 제3 지점과 상기 제4 지점은 제2 연장선을 규정하며,
    상기 제1 연장선의 연장 방향은 상기 제2 연장선의 연장 방향과 상이한 것을 특징으로 하는 디스플레이 장치.
  8. 제5항에 있어서,
    상기 제1 콘택홀은 제1 형상부를 가지며, 상기 제1 형상부는 서로 가장 멀리 떨어진 제1 지점과 제2 지점을 가지며, 상기 제1 지점과 상기 제2 지점은 제1 연장선을 규정하며,
    상기 제2 콘택홀은 제2 형상부를 가지며, 상기 제2 형상부는 서로 가장 멀리 떨어진 제3 지점과 제4 지점을 가지며, 상기 제3 지점과 상기 제4 지점은 제2 연장선을 규정하며,
    상기 제1 연장선의 연장 방향은 상기 제2 연장선의 연장 방향에 평행한 것을 특징으로 하는 디스플레이 장치.
  9. 제1항에 있어서,
    상기 기판 상에 배치된 스페이서를 더 포함하고,
    상기 화소 정의층은 제4 개구 영역을 더 구비하며, 상기 스페이서는 상기 제2 개구 영역, 상기 제3 개구 영역 및 상기 제4 개구 영역 사이에 배치된 것을 특징으로 하는 디스플레이 장치.
  10. 제9항에 있어서, 상기 스페이서는 상기 도전 라인과 부분적으로 중첩된 것을 특징으로 하는 디스플레이 장치.
  11. 제9항에 있어서, 상기 도전 라인은 제1 부분과 제2 부분을 가지며, 상기 제1 부분의 선폭은 상기 제2 부분의 선폭보다 크며, 상기 스페이서는 상기 제1 부분과 중첩된 것을 특징으로 하는 디스플레이 장치.
  12. 제9항에 있어서, 상기 스페이서의 재료는 상기 화소 정의층의 재료와 동일한 것을 특징으로 하는 디스플레이 장치.
  13. 제1항에 있어서, 상기 화소 정의층은 제4 개구 영역을 더 포함하며, 상기 제2 개구 영역은 상기 제3 개구 영역과 상기 제4 개구 영역에 인접하며, 상기 제4 개구 영역의 면적은 상기 제2 개구 영역의 면적보다 크고 상기 제3 개구 영역의 면적보다 작은 것을 특징으로 하는 디스플레이 장치.
  14. 제13항에 있어서, 상기 도전 라인은 상기 제2 개구 영역과 상기 제4 개구 영역 사이에 위치된 것을 특징으로 하는 디스플레이 장치.
  15. 제13항에 있어서, 상기 도전 라인은 상기 제2 개구 영역과 상기 제3 개구 영역 사이에 위치되며, 상기 도전 라인은 상기 제2 개구 영역과 상기 제4 개구 영역 사이에 위치되며, 상기 도전 라인은 제1 직선부와 제2 직선부를 가지며, 상기 제1 직선부는 상기 제2 개구 영역과 상기 제3 개구 영역 사이에 위치되며, 상기 제2 직선부는 상기 제2 개구 영역과 상기 제4 개구 영역 사이에 위치되며, 상기 제1 직선부의 길이는 상기 제2 직선부의 길이와 다른 것을 특징으로 하는 디스플레이 장치.
  16. 제15항에 있어서, 상기 제1 직선부의 연장 방향은 상기 제2 직선부의 연장 방향과 다른 것을 특징으로 하는 디스플레이 장치.
  17. 제15항에 있어서, 상기 제1 직선부는 인접한 2개의 절곡부 사이에 위치된 것을 특징으로 하는 디스플레이 장치.
  18. 제17항에 있어서, 스페이서를 더 포함하고, 상기 스페이서와 상기 2개의 절곡부 중 하나는 중첩된 것을 특징으로 하는 디스플레이 장치.
  19. 제13항에 있어서, 상기 제1 개구 영역으로부터의 광의 색상은 상기 제2 개구 영역으로부터의 광의 색상과 동일하며, 상기 제1 개구 영역으로부터의 광의 색상은 상기 제3 개구 영역으로부터의 광의 색상과 다르며, 상기 제4 개구 영역으로부터의 광의 색상은 상기 제3 개구 영역으로부터의 광의 색상과 다른 것을 특징으로 하는 디스플레이 장치.
  20. 제1항에 있어서,
    상기 기판 상에 배치된 데이터 라인을 더 포함하며,
    상기 제1 콘택홀은 제1 형상부를 가지며, 상기 제1 형상부는 서로 가장 멀리 떨어진 제1 지점과 제2 지점을 가지며, 상기 제1 지점과 상기 제2 지점은 제1 가상 연장선을 규정하며, 상기 제1 연장선의 연장 방향은 상기 데이터 라인의 연장 방향과 다른 것을 특징으로 하는 디스플레이 장치.
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