KR20220130557A - 에칭 방법 - Google Patents

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스스무 오바타
가즈히토 히구치
다카유키 다지마
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가부시끼가이샤 도시바
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Abstract

본 발명은, 촉매를 사용한 에칭에 있어서, 가공 불량이 생기기 어렵게 한다. 실시 형태의 에칭 방법은, 한쪽 주면에 제1 및 제2 영역을 갖는 기판(10) 상에, 상기 제1 영역을 피복한 부분에 복수의 개구가 또는 복수의 섬상부를 규정하는 하나 이상의 개구가 마련되고, 상기 제2 영역을 피복한 부분은 연속막인 제1층(90)을 형성하는 것과, 귀금속을 포함한 촉매층(80)을 도금법에 의해, 상기 주면 중 상기 복수의 개구 또는 상기 하나 이상의 개구 내에서 노출된 부분 위에 형성하는 것과, 상기 촉매층(80) 중 상기 제1 및 제2 영역간의 경계에 인접한 부분을 피복하고, 상기 촉매층(80) 중 상기 경계로부터 이격된 부분을 노출시킨 제2층(95)을 형성하는 것과, 상기 촉매층(80) 및 상기 제2층(95)의 존재 하에, 산화제와 불화수소를 포함한 에칭제로 상기 기판(10)을 에칭하는 것을 포함한다.

Description

에칭 방법{ETCHING METHOD}
본 발명의 실시 형태는, 에칭 방법에 관한 것이다.
MacEtch(Metal-Assisted Chemical Etching)법은, 귀금속을 촉매로서 사용하여 반도체 표면을 에칭하는 방법이다. MacEtch법에 의하면, 예를 들어 고애스펙트비의 오목부를 반도체 기판에 형성할 수 있다.
일본 특허 공표 제2013-527103호 공보 일본 특허 공개 제2011-101009호 공보
본 발명이 해결하고자 하는 과제는, 촉매를 사용한 에칭에 있어서, 가공 불량이 생기기 어렵게 하는 것이다.
일 측면에 의하면, 반도체 재료를 포함하고, 한쪽 주면이 서로 인접한 제1 영역 및 제2 영역을 갖는 기판 상에, 상기 제1 영역 및 상기 제2 영역을 피복하고, 상기 제1 영역을 피복한 부분에 복수의 개구가 또는 복수의 섬상부를 규정하는 하나 이상의 개구가 마련되고, 상기 제2 영역을 피복한 부분은 연속막인 제1층을 형성하는 것과, 귀금속을 포함한 촉매층을, 도금법에 의해, 상기 주면 중 상기 복수의 개구 또는 상기 하나 이상의 개구 내에서 노출된 부분 위에 형성하는 것과, 상기 촉매층 중 상기 제1 영역과 상기 제2 영역의 경계에 인접한 부분을 피복하고, 상기 촉매층 중 상기 경계로부터 이격된 부분을 노출시킨 제2층을 형성하는 것과, 상기 촉매층 및 상기 제2층의 존재 하에, 산화제와 불화수소를 포함한 에칭제로 상기 기판을 에칭하는 것을 포함한 에칭 방법이 제공된다.
다른 측면에 의하면, 반도체 재료를 포함하고, 한쪽 주면이 서로 인접한 제1 영역 및 제2 영역을 갖는 기판 상에, 상기 제1 영역을 피복하고, 복수의 개구가 또는 복수의 섬상부를 규정하는 하나 이상의 개구가 마련된 제1 부분과, 상기 제2 영역을 피복한 연속막인 제2 부분을 포함한 마스크층이며, 상기 제1 영역과 상기 제2 영역의 경계에 인접한 위치에서의 상기 제2 부분의 상기 주면을 기준으로 한 높이는, 상기 제1 부분의 상기 주면을 기준으로 한 높이와 비교해서 더 큰 마스크층을 형성하는 것과, 귀금속을 포함한 촉매층을, 도금법에 의해, 상기 주면 중 상기 복수의 개구 또는 상기 하나 이상의 개구 내에서 노출된 부분 위에 형성하는 것과, 상기 촉매층 및 상기 마스크층의 존재 하에, 산화제와 불화수소를 포함한 에칭제로 상기 기판을 에칭하는 것을 포함한 에칭 방법이 제공된다.
도 1은 제1 및 제2 실시 형태에 따른 방법에 의해 제조 가능한 콘덴서의 일례를 도시하는 상면도이다.
도 2는 도 1에 도시하는 콘덴서의 II-II선을 따른 단면도이다.
도 3은 제1 실시 형태에 따른 콘덴서의 제조 방법에서의 일 공정을 도시하는 단면도이다.
도 4는 제1 실시 형태에 따른 콘덴서의 제조 방법에서의 다른 공정을 도시하는 단면도이다.
도 5는 도 4의 공정에 의해 얻어지는 구조를 도시하는 상면도이다.
도 6은 제1 실시 형태에 따른 콘덴서의 제조 방법에서의 또 다른 공정을 도시하는 단면도이다.
도 7은 제1 실시 형태에 따른 콘덴서의 제조 방법에서의 또 다른 공정을 도시하는 단면도이다.
도 8은 도 7의 공정에 의해 얻어지는 구조를 도시하는 상면도이다.
도 9는 제1 실시 형태에 따른 콘덴서의 제조 방법에서의 또 다른 공정을 도시하는 단면도이다.
도 10은 제1 실시 형태에 따른 콘덴서의 제조 방법에서의 또 다른 공정을 도시하는 단면도이다.
도 11은 도 9 및 도 10의 공정에 의해 얻어지는 구조를 도시하는 단면도이다.
도 12는 제2층을 생략한 경우에 얻어지는 구조의 일례를 도시하는 전자 현미경 사진이다.
도 13은 제2층을 마련한 경우에 얻어지는 구조의 일례를 도시하는 전자 현미경 사진이다.
도 14는 제2 실시 형태에 따른 콘덴서의 제조 방법에서의 일 공정을 도시하는 단면도이다.
도 15는 도 14의 공정에 의해 얻어지는 구조를 도시하는 상면도이다.
도 16은 제2 실시 형태에 따른 콘덴서의 제조 방법에서의 다른 공정을 도시하는 단면도이다.
도 17은 제2 실시 형태에 따른 콘덴서의 제조 방법에서의 또 다른 공정을 도시하는 단면도이다.
도 18은 제2 실시 형태에 따른 콘덴서의 제조 방법의 변형예를 도시하는 상면도이다.
이하, 실시 형태에 대해서, 도면을 참조하면서 상세하게 설명한다. 또한, 마찬가지 또는 유사한 기능을 발휘하는 구성 요소에는 모든 도면을 통해서 동일한 참조 번호를 부여하고, 중복되는 설명은 생략한다.
<제1 실시 형태>
제1 실시 형태에 따른 에칭 방법은, 반도체 재료를 포함하고, 한쪽 주면이 서로 인접한 제1 영역 및 제2 영역을 갖는 기판 상에, 상기 제1 영역 및 상기 제2 영역을 피복하고, 상기 제1 영역을 피복한 부분에 복수의 개구가 또는 복수의 섬상부를 규정하는 하나 이상의 개구가 마련되고, 상기 제2 영역을 피복한 부분은 연속막인 제1층을 형성하는 것과, 귀금속을 포함한 촉매층을, 도금법에 의해, 상기 주면 중 상기 복수의 개구 또는 상기 하나 이상의 개구 내에서 노출된 부분 위에 형성하는 것과, 상기 촉매층 중 상기 제1 영역과 상기 제2 영역의 경계에 인접한 부분을 피복하고, 상기 촉매층 중 상기 경계로부터 이격된 부분을 노출시킨 제2층을 형성하는 것과, 상기 촉매층 및 상기 제2층의 존재 하에, 산화제와 불화수소를 포함한 에칭제로 상기 기판을 에칭하는 것을 포함한다.
제1 실시 형태에 따른 구조체의 제조 방법은, 상기 에칭 방법에 의해, 상기 기판에 하나 이상의 오목부를 형성하는 것을 포함한다.
제1 실시 형태에 따른 반도체 장치의 제조 방법은, 상기 에칭 방법에 의해, 상기 기판에 하나 이상의 오목부를 형성하는 것과, 상기 하나 이상의 오목부의 측벽 상에 하부 전극을 형성하는 것과, 상기 하부 전극 상에 유전체층을 형성하는 것과, 상기 유전체층 상에 상부 전극을 형성하는 것을 포함한다.
이하, 상기 에칭 방법을 이용하여, 구조체로서, 반도체 장치의 일례인 콘덴서를 제조하는 방법에 대해서 기재한다.
도 1 및 도 2에, 제1 실시 형태에 따른 방법에 의해 제조 가능한 콘덴서의 일례를 도시한다.
도 1 및 도 2에 도시하는 콘덴서(1)는, 도 2에 도시하는 바와 같이, 도전 기판(CS)과, 도전층(20b)과, 유전체층(30)을 포함하고 있다.
또한, 각 도면에 있어서, X 방향은 도전 기판(CS)의 주면에 평행한 방향이며, Y 방향은 도전 기판(CS)의 주면에 평행하고 또한 X 방향에 수직인 방향이다. 또한, Z 방향은, 도전 기판(CS)의 두께 방향, 즉, X 방향 및 Y 방향에 수직인 방향이다.
도전 기판(CS)은, 실리콘 등의 반도체 재료를 포함하고 있다. 도전 기판(CS)은, 적어도 도전층(20b)과 마주보는 표면이 도전성을 갖고 있는 기판이다. 도전 기판(CS)의 적어도 일부는, 콘덴서의 하부 전극으로서의 역할을 한다.
도전 기판(CS)은, 제1 주면(S1)과, 제2 주면(S2)과, 제1 주면(S1)의 테두리로부터 제2 주면(S2)의 테두리까지 연장된 단부면을 갖고 있다. 여기에서는, 도전 기판(CS)은, 편평한 대략 직육면체 형상을 갖고 있다. 도전 기판(CS)은, 다른 형상을 갖고 있어도 된다.
제1 주면(S1), 여기에서는 도전 기판(CS)의 상면은, 제1 영역(A1)과 제2 영역(A2)을 포함하고 있다. 제1 영역(A1)은, 도전 기판(CS) 중 후술하는 오목부(TR)가 마련된 부분에 상당하고 있다. 제2 영역(A2)은, 제1 영역(A1)과 높이가 동등하다. 제2 영역(A2)은, 제1 영역(A1)과 인접하고 있다. 여기에서는, 제1 영역(A1)은 직사각형 형상을 갖고 있으며, 제2 영역(A2)은 제1 영역(A1)을 둘러싸고 있다.
도전 기판(CS) 중 제1 영역(A1)에 대응한 부분에는, 일 방향으로 신장된 형상을 각각이 갖고, 폭 방향으로 배열된 복수의 오목부(TR)가 마련되어 있다. 오목부(TR)는, 제1 영역(A1)에서 개구되어 있다. 오목부(TR)는, 서로 이격되어 있다. 여기에서는, 오목부(TR)는, Y 방향으로 각각이 신장되고, X 방향으로 배열된 복수의 트렌치이다.
도전 기판(CS) 중, 인접한 오목부(TR)의 한쪽과 다른 쪽 사이에 끼워진 부분은 볼록부이다. 볼록부는, Y 방향으로 신장된 형상을 각각이 갖고, X 방향으로 배열되어 있다. 즉, 도전 기판(CS) 중 제1 영역(A1)에 대응한 부분에는, 볼록부로서, Y 방향 및 Z 방향으로 신장된 형상을 각각이 갖고, X 방향으로 배열된 복수의 벽부가 마련되어 있다.
또한, 오목부 또는 볼록부의 「길이 방향」은, 도전 기판의 두께 방향에 수직인 평면에의 오목부 또는 볼록부의 정사영의 길이 방향이다.
오목부(TR)의 개구부의 길이는, 일례에 의하면, 10 내지 500㎛의 범위 내에 있고, 다른 예에 의하면, 50 내지 100㎛의 범위 내에 있다.
오목부(TR)의 개구부의 폭, 즉, 폭 방향으로 인접한 볼록부간의 거리는, 0.3㎛ 이상인 것이 바람직하다. 이 폭 또는 거리를 작게 하면, 더 큰 전기 용량을 달성할 수 있다. 단, 이 폭 또는 거리를 작게 하면, 오목부(TR) 내에, 유전체층(30)과 도전층(20b)을 포함한 적층 구조를 형성하는 것이 어려워진다.
오목부(TR)의 깊이 또는 볼록부의 높이는, 일례에 의하면, 10 내지 300㎛의 범위 내에 있고, 다른 예에 의하면, 50 내지 100㎛의 범위 내에 있다.
폭 방향으로 인접한 오목부(TR)간의 거리, 즉, 볼록부의 두께는, 0.1㎛ 이상인 것이 바람직하다. 이 거리 또는 두께를 작게 하면, 더 큰 전기 용량을 달성할 수 있다. 단, 이 거리 또는 두께를 작게 하면, 볼록부의 파손이 생기기 쉬워진다.
또한, 여기에서는, 오목부(TR)의 길이 방향에 수직인 단면은 직사각 형상이다. 이들 단면은 직사각 형상이 아니어도 된다. 예를 들어, 이들 단면은, 끝이 가늘어지는 형상을 갖고 있어도 된다.
도전 기판(CS)은, 기판(10)과 도전층(20a)을 포함하고 있다.
기판(10)은 도전 기판(CS)과 마찬가지의 형상을 갖고 있다. 기판(10)은, 반도체 재료를 포함한 기판, 예를 들어 반도체 기판이다. 기판(10)은, 실리콘 기판 등의 실리콘을 포함한 기판인 것이 바람직하다. 그러한 기판은, 반도체 프로세스를 이용한 가공이 가능하다.
도전층(20a)은 기판(10) 상에 마련되어 있다. 여기에서는, 도전층(20a)은 콘덴서의 하부 전극으로서의 역할을 한다. 도전층(20a)은, 예를 들어 도전성을 높이기 위해서 불순물이 도핑된 폴리실리콘 또는 몰리브덴, 알루미늄, 금, 텅스텐, 백금, 니켈 및 구리 등의 금속 또는 합금을 포함한다. 도전층(20a)은 단층 구조를 갖고 있어도 되고, 다층 구조를 갖고 있어도 된다.
도전층(20a)의 두께는, 0.05㎛ 내지 1㎛의 범위 내에 있는 것이 바람직하고, 0.1㎛ 내지 0.3㎛의 범위 내에 있는 것이 보다 바람직하다. 도전층(20a)이 얇으면, 도전층(20a)에 불연속부가 생기거나, 또는 도전층(20a)의 시트 저항이 과잉으로 커질 가능성이 있다. 도전층(20a)을 두껍게 하면, 제조 비용이 증가한다.
여기에서는, 일례로서, 기판(10)은 실리콘 기판 등의 반도체 기판이며, 도전층(20a)은, 반도체 기판의 표면 영역에 불순물을 고농도로 도핑한 고농도 도핑층인 것으로 한다. 이 경우, 볼록부는, 충분히 얇으면, 그것들 전체가 불순물로 고농도로 도핑될 수 있다.
또한, 기판(10)의 도전율이 높은 경우에는, 도전층(20a)을 생략하고, 기판(10)을 도전 기판(CS)으로서 사용해도 된다. 예를 들어, 기판(10)이 P형 또는 N형의 불순물이 도핑된 반도체를 포함하는 반도체 기판 또는 금속 기판일 경우, 도전층(20a)은 생략할 수 있다. 이 경우, 기판(10)의 적어도 표면 영역, 예를 들어 기판(10) 전체가 도전층(20a)의 역할을 한다.
도전층(20b)은 콘덴서의 상부 전극으로서의 역할을 한다. 도전층(20b)은 제1 영역(A1) 상에 마련되어 있고, 오목부(TR)의 측벽 및 저면을 덮고 있다.
도전층(20b)은, 예를 들어 도전성을 높이기 위해서 불순물이 도핑된 폴리실리콘 또는 몰리브덴, 알루미늄, 금, 텅스텐, 백금, 니켈 및 구리 등의 금속 또는 합금을 포함한다. 도전층(20b)은 단층 구조를 갖고 있어도 되고, 다층 구조를 갖고 있어도 된다.
도전층(20b)의 두께는, 0.05㎛ 내지 1㎛의 범위 내에 있는 것이 바람직하고, 0.1㎛ 내지 0.3㎛의 범위 내에 있는 것이 보다 바람직하다. 도전층(20b)이 얇으면, 도전층(20b)에 불연속부가 생기거나, 또는 도전층(20b)의 시트 저항이 과잉으로 커질 가능성이 있다. 도전층(20b)이 두꺼우면, 도전층(20a) 및 유전체층(30)을 충분한 두께로 형성하는 것이 어려울 경우가 있다.
또한, 도 2에서는, 도전층(20b)은, 오목부(TR)가, 도전층(20b)과 유전체층(30)에 의해 완전히 매립되도록 마련되어 있다. 도전층(20b)은, 도전 기판(CS)의 표면에 대하여 컨포멀한 층이어도 된다. 즉, 도전층(20b)은, 대략 균일한 두께를 갖는 층이어도 된다. 이 경우, 오목부(TR)는, 도전층(20b)과 유전체층(30)에 의해 완전히 매립되지는 않는다.
유전체층(30)은, 도전 기판(CS)과 도전층(20b)의 사이에 개재하고 있다. 유전체층(30)은 도전 기판(CS)의 표면에 대하여 컨포멀한 층이다. 유전체층(30)은, 도전 기판(CS)과 도전층(20b)을 서로 전기적으로 절연하고 있다.
유전체층(30)은, 예를 들어 유기 유전체 또는 무기 유전체를 포함한다. 유기 유전체로서는, 예를 들어 폴리이미드를 사용할 수 있다. 무기 유전체로서는, 강유전체도 사용할 수 있지만, 예를 들어 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 티타늄 산화물 및 탄탈 산화물 등의 상유전체가 바람직하다. 이들 상유전체는, 온도에 의한 유전율의 변화가 작다. 그 때문에, 상유전체를 유전체층(30)에 사용하면, 콘덴서(1)의 내열성을 높일 수 있다.
유전체층(30)의 두께는, 0.005㎛ 내지 0.5㎛의 범위 내에 있는 것이 바람직하고, 0.01㎛ 내지 0.1㎛의 범위 내에 있는 것이 보다 바람직하다. 유전체층(30)이 얇으면, 유전체층(30)에 불연속부가 생겨, 도전 기판(CS)과 도전층(20b)이 단락할 가능성이 있다. 또한, 유전체층(30)을 얇게 하면, 가령 단락하고 있지 않아도 내압이 낮아져, 전압을 인가했을 때 단락할 가능성이 높아진다. 유전체층(30)을 두껍게 하면, 내압은 높아지지만 전기 용량이 작아진다.
유전체층(30) 중 제2 영역(A2) 상에 위치한 부분은, 제1 영역(A1)을 둘러싸도록 개구되어 있다. 즉, 유전체층(30)은, 이 위치에서 도전층(20a)을 노출시키고 있다. 여기에서는, 유전체층(30) 중, 제1 주면(S1) 상에 마련된 부분은, 프레임 형상으로 개구되어 있다.
이 콘덴서(1)는, 절연층(60)과, 제1 내부 전극(70a)과, 제2 내부 전극(70b)과, 제1 외부 전극(70c)과, 제2 외부 전극(70d)을 더 포함하고 있다.
제1 내부 전극(70a)은 제1 영역(A1) 상에 마련되어 있다. 제1 내부 전극(70a)은 도전층(20b)과 전기적으로 접속되어 있다. 여기에서는, 제1 내부 전극(70a)은, 제1 주면(S1)의 중앙에 위치한 직사각 형상의 전극이다.
제2 내부 전극(70b)은 제2 영역(A2) 상에 마련되어 있다. 제2 내부 전극(70b)은, 유전체층(30)에 마련된 개구의 위치에서, 도전 기판(CS)과 접촉하고 있다. 이에 의해, 제2 내부 전극(70b)은 도전 기판(CS)에 전기적으로 접속되어 있다. 여기에서는, 제2 내부 전극(70b)은, 제1 내부 전극(70a)을 둘러싸도록 배치된 프레임 형상의 전극이다.
제1 내부 전극(70a) 및 제2 내부 전극(70b)은, 단층 구조를 갖고 있어도 되고, 다층 구조를 갖고 있어도 된다. 제1 내부 전극(70a) 및 제2 내부 전극(70b)을 구성하고 있는 각 층은, 예를 들어 몰리브덴, 알루미늄, 금, 텅스텐, 백금, 구리, 니켈, 및 그것들의 하나 이상을 포함한 합금 등의 금속을 포함한다.
절연층(60)은, 도전층(20b) 및 유전체층(30) 중 제1 주면(S1) 상에 위치한 부분과, 제1 내부 전극(70a)과, 제2 내부 전극(70b)을 덮고 있다. 절연층(60)은, 제1 내부 전극(70a)의 일부 위치와, 제2 내부 전극(70b)의 일부 위치에서, 부분적으로 개구되어 있다.
절연층(60)은 단층 구조를 갖고 있어도 되고, 다층 구조를 갖고 있어도 된다. 절연층(60)을 구성하고 있는 각 층은, 예를 들어 실리콘 질화물 및 실리콘 산화물 등의 무기 절연체, 또는 폴리이미드 및 노볼락 수지 등의 유기 절연체를 포함한다.
제1 외부 전극(70c)은 절연층(60) 상에 마련되어 있다. 제1 외부 전극(70c)은, 절연층(60)에 마련된 하나 이상의 개구의 위치에서, 제1 내부 전극(70a)과 접촉하고 있다. 이에 의해, 제1 외부 전극(70c)은 제1 내부 전극(70a)에 전기적으로 접속되어 있다. 또한, 도 1에서, 영역(70R1)은, 제1 외부 전극(70c)과 제1 내부 전극(70a)이 접촉하고 있는 영역이다.
제2 외부 전극(70d)은 절연층(60) 상에 마련되어 있다. 제2 외부 전극(70d)은, 절연층(60)에 마련된 나머지 개구의 위치에서, 제2 내부 전극(70b)과 접촉하고 있다. 이에 의해, 제2 외부 전극(70d)은 제2 내부 전극(70b)에 전기적으로 접속되어 있다. 또한, 도 1에서, 영역(70R2)은, 제2 외부 전극(70d)과 제2 내부 전극(70b)이 접촉하고 있는 영역이다.
제1 외부 전극(70c)은, 제1 금속층(70c1)과 제2 금속층(70c2)을 포함한 적층 구조를 갖고 있다. 제2 외부 전극(70d)은, 제1 금속층(70d1)과 제2 금속층(70d2)을 포함한 적층 구조를 갖고 있다.
제1 금속층(70c1 및 70d1)은, 예를 들어 구리를 포함한다. 제2 금속층(70c2 및 70d2)은 각각, 제1 금속층(70c1 및 70d1)의 상면 및 단부면을 피복하고 있다. 제2 금속층(70c2 및 70d2)은, 예를 들어 니켈 또는 니켈 합금층과 금층의 적층막을 포함한다. 제2 금속층(70c2 및 70d2)은 생략할 수 있다.
제1 외부 전극(70c) 또는 제1 내부 전극(70a)은, 그들 사이의 계면에 인접하는 위치에 배리어층을 더 포함하고 있어도 된다. 또한, 제2 외부 전극(70d) 또는 제2 내부 전극(70b)도, 그들 사이의 계면에 인접하는 위치에 배리어층을 더 포함하고 있어도 된다. 배리어층의 재료로서는, 예를 들어 티타늄을 사용할 수 있다.
이 콘덴서(1)는, 예를 들어 이하의 방법에 의해 제조한다. 이하, 도 3 내지 도 11을 참조하면서, 콘덴서(1)의 제조 방법의 일례를 설명한다.
이 방법에서는, 우선, 도 3에 도시하는 기판(10)을 준비한다. 후술하는 바와 같이, 여기에서는, 일례로서, 도전층(20a)은, 기판(10)의 표면 영역에 불순물을 고농도로 도핑함으로써 형성하는 것으로 한다. 따라서, 기판(10)의 한쪽 주면 및 다른 쪽 주면은, 각각 도 2를 참조하면서 설명한 제1 주면(S1) 및 제2 주면(S2)에 상당한다.
제1 주면(S1)은, 도 2를 참조하면서 설명한 제1 영역(A1) 및 제2 영역(A2)을 갖고 있다.
여기에서는, 일례로서, 기판(10)은 단결정 실리콘 웨이퍼인 것으로 한다. 단결정 실리콘 웨이퍼의 면 방위는 특별히 상관없지만, 본 예에서는, 제1 주면(S1)이 (100)면인 실리콘 웨이퍼를 사용한다. 기판(10)으로서는, 제1 주면(S1)이 (110)면인 실리콘 웨이퍼를 사용할 수도 있다.
이어서, MacEtch(Metal-Assisted Chemical Etching)에 의해, 기판(10)에 오목부를 형성한다.
즉, 우선, 도 3에 도시한 바와 같이, 기판(10)의 제1 주면(S1) 상에 제1층(90)을 형성한다.
제1층(90) 중 제1 영역(A1)을 피복한 부분에는, 복수의 개구가 마련되어 있다. 여기에서는, 복수의 개구는, 폭 방향으로 배열된 복수의 슬릿(90S)이다. 슬릿(90S)은, 길이 방향이 Y 방향에 평행하고, X 방향으로 배열되어 있다. 또한, 제1층(90) 중 제2 영역(A2)을 피복한 부분은 연속막이다. 제1층(90)은, 제1 주면(S1) 중 제1층(90)에 의해 덮인 부분이, 후술하는 귀금속과 접촉하는 것을 방지하는 제1 마스크층이다.
제1층(90)에 마련하는 복수의 개구는, 슬릿 이외의 형상을 갖고 있어도 된다. 예를 들어, 제1층(90)에는, 복수의 개구로서, 각각의 개구부의 형상이, 원형, 타원형, 또는 다각형이며, 서로 교차하는 2방향으로 배열된 복수의 관통 구멍을 마련해도 된다.
혹은, 제1층(90)에는, 복수의 개구를 마련하는 대신에, 복수의 섬상부를 규정하는 하나 이상의 개구를 마련해도 된다. 이 경우, 후술하는 에칭에 의해, 섬상부에 대응한 위치에 필러 형상의 볼록부를 생기게 할 수 있다.
제1층(90)의 재료로서는, 예를 들어 폴리이미드, 불소 수지, 페놀 수지, 아크릴 수지, 및 노볼락 수지 등의 유기 재료나, 산화 실리콘 및 질화 실리콘 등의 무기 재료를 들 수 있다.
제1층(90)은, 예를 들어 기존의 반도체 프로세스에 의해 형성할 수 있다. 유기 재료를 포함하는 제1층(90)은, 예를 들어 포토리소그래피에 의해 형성할 수 있다. 무기 재료를 포함하는 제1층(90)은, 예를 들어 기상 퇴적법에 의한 무기 재료층의 성막과, 포토리소그래피에 의한 마스크의 형성과, 에칭에 의한 무기 재료층의 패터닝에 의해 성형할 수 있다. 혹은, 무기 재료를 포함하는 제1층(90)은, 기판(10)의 표면 영역의 산화 또는 질화와, 포토리소그래피에 의한 마스크 형성과, 에칭에 의한 산화물 또는 질화물층의 패터닝에 의해 형성할 수 있다.
이어서, 도 4 및 도 5에 도시한 바와 같이, 귀금속을 포함한 촉매층(80)을, 도금법에 의해, 제1 주면(S1) 중 슬릿(90S) 내에서 노출된 부분 위에 형성한다.
촉매층(80)은, 예를 들어 귀금속을 포함한 불연속층이다. 여기에서는, 일례로서, 촉매층(80)은, 귀금속을 포함한 촉매 입자(81)를 포함하는 입상층인 것으로 한다.
귀금속은, 예를 들어 금, 은, 백금, 로듐, 팔라듐 및 루테늄의 하나 이상이다. 촉매층(80) 및 촉매 입자(81)는, 티타늄 등의 귀금속 이외의 금속을 더 포함하고 있어도 된다.
촉매층(80)의 형성에 이용하는 도금법은, 예를 들어 전해 도금, 환원 도금, 또는 치환 도금이다. 이들 방법 중에서도, 치환 도금은, 제1 주면(S1) 중 제1층(90)에 의해 덮여 있지 않은 영역에, 금속을 직접적이면서 또한 거의 균일하게 석출시킬 수 있기 때문에 특히 바람직하다.
단, 어느 도금법이든, 제1 영역(A1)과 제2 영역(A2)의 경계 근방의 영역과, 이 경계로부터 충분히 이격된 영역은, 도금액으로부터의 금속의 공급과 그 석출에 의한 금속의 소비의 밸런스가 다르다. 구체적으로는, 제1 영역(A1)과 제2 영역(A2)의 경계 근방의 영역에서는, 이 경계로부터 충분히 이격된 영역과 비교하여, 슬릿(90S) 내에의 금속의 석출이 생기기 쉽다. 그 때문에, 촉매층(80)은, 금속이 적정한 밀도로 석출된 제1 촉매 부분(80a)과, 금속이 높은 밀도로 석출된 제2 촉매 부분(80b)을 포함하게 된다. 후술하는 바와 같이, 제2 촉매 부분(80b)은 가공 불량이 생기기 쉽게 한다.
그래서, 이 방법에서는, 도 6 내지 도 8에 도시하는 바와 같이, 제2층(95)을 형성한다. 제2층(95)은, 여기에서는, 슬릿(90S)의 길이 방향을 따라 신장된 부분(95A)과, 슬릿(90S)의 배열 방향을 따라 신장된 부분(95B)을 포함하고 있다.
제2층(95)은, 후술하는 에칭제(100)가 제2 촉매 부분(80b)에 도달하는 것을 방지하는 제2 마스크층이다. 제2층(95)은, 촉매층(80) 중 제1 영역(A1)과 제2 영역(A2)의 경계에 인접한 부분을 피복하고, 촉매층(80) 중 상기 경계로부터 이격된 부분을 노출시키도록 형성한다. 이에 의해, 제2층(95)으로, 제1 촉매 부분(80a)의 적어도 일부를 피복하지 않고 제2 촉매 부분(80b)을 피복한다.
제2층(95)은, 제1 영역(A1) 상에 위치한 부분의 폭, 즉, 도 8에서는 폭(D1 및 D2)이, 바람직하게는 20 내지 100㎛의 범위 내가 되도록, 보다 바람직하게는 20 내지 50㎛의 범위 내가 되도록 형성한다. 이 폭을 크게 하면, 제2 촉매 부분(80b) 전체를 제2층(95)으로 확실하게 피복할 수 있다. 단, 이 폭을 크게 하면, 제1 촉매 부분(80a) 중 제2층(95)에 의해 피복되는 부분이 넓어진다.
또한, 폭(D1 및 D2)은 서로 동등해도 된다. 혹은, 폭(D1 및 D2)은 달라도 된다. 예를 들어, 폭(D1)은, 폭(D2)과 비교하여 더 커도 된다.
또한, 제2층(95)은, 두께가 바람직하게는 0.1 내지 10㎛의 범위 내로 되도록, 보다 바람직하게는 0.5 내지 1㎛의 범위 내로 되도록 형성한다. 제2층(95)을 두껍게 하면, 제2 촉매 부분(80b) 전체를 제2층(95)으로 확실하게 피복할 수 있다. 단, 제2층(95)을 두껍게 하면 고비용으로 된다.
제2층(95)의 재료로서는, 예를 들어 폴리이미드, 불소 수지, 페놀 수지, 아크릴 수지, 및 노볼락 수지 등의 유기 재료나, 산화 실리콘 및 질화 실리콘 등의 무기 재료를 들 수 있다.
제2층(95)은, 예를 들어 기존의 반도체 프로세스에 의해 형성할 수 있다. 유기 재료를 포함하는 제2층(95)은, 예를 들어 포토리소그래피에 의해 형성할 수 있다. 무기 재료를 포함하는 제2층(95)은, 예를 들어 기상 퇴적법에 의한 무기 재료층의 성막과, 포토리소그래피에 의한 마스크의 형성과, 에칭에 의한 무기 재료층의 패터닝에 의해 성형할 수 있다. 제2층(95)의 재료는, 유기 재료인 것이 바람직하다.
제2층(95)의 성막에 수반하여, 제1 촉매 부분(80a) 중 제2층(95)에 의해 피복되어서는 안되는 부분에, 제2층(95)의 재료가 부착될 가능성이 있다. 그러한 부착물은, 촉매 활성을 저하시킨다. 따라서, 제2층(95)을 형성한 후에, 예를 들어 에칭에 의해, 제1 촉매 부분(80a)의 노출부로부터 부착물을 제거하는 것이 바람직하다. 예를 들어, 제2층(95)의 재료로서 유기 재료를 사용한 경우, 애싱을 행하는 것이 바람직하다. 또한, 이 처리를 도 6의 구조에 대하여 행하면, 도 7에 도시하는 바와 같이, 제2층(95)은 얇아진다.
이어서, 귀금속의 촉매로서의 작용 하에 기판(10)을 에칭하여, 제1 주면(S1)에 오목부를 형성한다.
구체적으로는, 도 9에 도시하는 바와 같이, 기판(10)을 에칭제(100)로 에칭한다. 예를 들어, 기판(10)을 액상의 에칭제(100)에 침지시켜서, 에칭제(100)를 기판(10)과 접촉시킨다.
에칭제(100)는, 산화제와 불화수소를 포함하고 있다.
에칭제(100)에서의 불화수소의 농도는, 1mol/L 내지 20mol/L의 범위 내에 있는 것이 바람직하고, 5mol/L 내지 10mol/L의 범위 내에 있는 것이 보다 바람직하고, 3mol/L 내지 7mol/L의 범위 내에 있는 것이 더욱 바람직하다. 불화수소 농도가 낮은 경우, 높은 에칭 레이트를 달성하는 것이 어렵다. 불화수소 농도가 높은 경우, 과잉의 사이드 에칭을 생기게 할 가능성이 있다.
산화제는, 예를 들어 과산화수소, 질산, AgNO3, KAuCl4, HAuCl4, K2PtCl6, H2PtCl6, Fe(NO3)3, Ni(NO3)2, Mg(NO3)2, Na2S2O8, K2S2O8, KMnO4 및 K2Cr2O7에서 선택할 수 있다. 유해한 부생성물이 발생하지 않고, 반도체 소자의 오염도 생기지 않는 점에서, 산화제로서는 과산화수소가 바람직하다.
에칭제(100)에서의 산화제의 농도는, 0.2mol/L 내지 8mol/L의 범위 내에 있는 것이 바람직하고, 2mol/L 내지 4mol/L의 범위 내에 있는 것이 보다 바람직하고, 3mol/L 내지 4mol/L의 범위 내에 있는 것이 더욱 바람직하다.
에칭제(100)는, 완충제를 더 포함하고 있어도 된다. 완충제는, 예를 들어 불화암모늄 및 암모니아의 적어도 한쪽을 포함하고 있다. 일례에 의하면, 완충제는 불화암모늄이다. 다른 예에 의하면, 완충제는, 불화암모늄과 암모니아의 혼합물이다.
에칭제(100)는, 물 등의 다른 성분을 더 포함하고 있어도 된다.
이러한 에칭제(100)를 사용한 경우, 기판(10) 중 에칭제(100)가 도달 가능하고 또한 촉매 입자(81)와 근접하고 있는 영역에서는, 기판(10)의 재료, 여기에서는 실리콘이 산화된다. 그리고, 이에 의해 생긴 산화물은, 불화수소산에 의해 용해 제거된다. 이에 반해, 기판(10) 중 촉매 입자(81)가 근방에 존재하고 있지 않은 영역에서는, 상기 반응은 생기지 않는다. 또한, 기판(10) 중 촉매 입자(81)가 근방에 존재하고 있는 영역이어도, 제2층(95)에 의해 에칭제(100)가 도달할 수 없는 영역에서도, 상기 반응은 생기지 않는다. 그 때문에, 에칭제(100)가 도달 가능하고 또한 촉매 입자(81)와 근접하고 있는 부분만이 선택적으로 에칭된다.
촉매 입자(81)는, 에칭의 진행과 함께, 제2 주면(S2)을 향해서 이동하여, 거기에서 상기와 마찬가지의 에칭이 행하여진다. 그 결과, 도 10에 도시하는 바와 같이, 제1 촉매 부분(80a) 중 제2층(95)에 의해 피복되어 있지 않은 부분의 위치에서는, 제1 주면(S1)으로부터 제2 주면(S2)을 향해서, 제1 주면(S1)에 대하여 수직인 방향으로 에칭이 진행된다.
이와 같이 하여, 도 11에 도시하는 오목부(TR)를 제1 주면(S1)에 형성한다.
그 후, 제1층(90), 제2층(95) 및 촉매층(80)을 기판(10)으로부터 제거한다. 또한, 제1층(90)은, 촉매층(80)을 형성한 후이며, 제2층(95)을 형성하기 전에, 기판(10)으로부터 제거해 두어도 된다.
이어서, 기판(10) 상에, 도 2에 도시하는 도전층(20a)을 형성하여 도전 기판(CS)을 얻는다. 상기한 바와 같이, 도전층(20a)은 콘덴서의 하부 전극이다. 도전층(20a)은, 예를 들어 기판(10)의 표면 영역에 불순물을 고농도로 도핑함으로써 형성할 수 있다. 폴리실리콘을 포함하는 도전층(20a)은, 예를 들어 LPCVD(low pressure chemical vapor deposition)에 의해 형성할 수 있다. 금속을 포함하는 도전층(20a)은, 예를 들어 전해 도금, 환원 도금, 또는 치환 도금에 의해 형성할 수 있다.
도금액은, 피도금 금속의 염을 포함한 액체이다. 도금액으로서는, 황산구리오수화물과 황산을 포함한 황산구리 도금액, 피로인산구리와 피로인산칼륨을 포함한 피로인산구리 도금액, 및 술팜산니켈과 붕소를 포함한 술팜산니켈 도금액 등의 일반적인 도금액을 사용할 수 있다.
도전층(20a)은, 피도금 금속의 염과 계면 활성제와 초임계 또는 아임계 상태의 이산화탄소를 포함한 도금액을 사용한 도금법에 의해 형성하는 것이 바람직하다. 이 도금법에서는, 계면 활성제는, 초임계 이산화탄소를 포함하는 입자와, 피도금 금속의 염을 포함한 용액을 포함하는 연속상의 사이에 개재시킨다. 즉, 도금액 중에서, 계면 활성제에 미셀을 형성시키고, 초임계 이산화탄소는 이들 미셀에 도입시킨다.
통상의 도금법에서는, 오목부의 저부 근방에의 피도금 금속의 공급이 불충분해지는 경우가 있다. 이것은, 오목부의 깊이(D)와 폭 또는 직경(W)의 비(D/W)가 큰 경우에 특히 현저하다.
초임계 이산화탄소를 도입한 미셀은, 좁은 간극에도 용이하게 들어갈 수 있다. 그리고, 이들 미셀의 이동에 수반하여, 피도금 금속의 염을 포함한 용액도 이동한다. 그 때문에, 피도금 금속의 염과 계면 활성제와 초임계 또는 아임계 상태의 이산화탄소를 포함한 도금액을 사용한 도금법에 의하면, 두께가 균일한 도전층(20a)을 용이하게 형성할 수 있다.
상기한 바와 같이, 여기에서는 일례로서, 도전층(20a)은, 기판(10)의 표면 영역에 불순물을 고농도로 도핑함으로써 형성하는 것으로 한다. 즉, 여기에서는, 기판(10)의 제1 주면(S1)측의 표면 영역을 도전층(20a)으로서 사용한다.
이어서, 도전층(20a) 상에 유전체층(30)을 형성한다. 유전체층(30)은, 예를 들어 CVD(chemical vapor deposition)에 의해 형성할 수 있다. 혹은, 유전체층(30)은, 도전층(20a)의 표면을, 산화, 질화, 또는 산질화함으로써 형성할 수 있다.
이어서, 유전체층(30) 상에 도전층(20b)을 형성한다. 도전층(20b)은, 상기 한 바와 같이 콘덴서의 상부 전극이다. 도전층(20b)으로서는, 예를 들어 폴리실리콘 또는 금속을 포함하는 도전층을 형성한다. 그러한 도전층(20b)은, 예를 들어 도전층(20a)에 대해서 상술한 것과 마찬가지의 방법에 의해 형성할 수 있다.
이어서, 유전체층(30)에 개구부를 형성한다. 여기에서는, 유전체층(30) 중 제1 주면(S1) 상에 위치한 부분을, 프레임 형상으로 개구시킨다. 이 개구부는, 예를 들어 포토리소그래피에 의한 마스크의 형성과, 에칭에 의한 패터닝에 의해 형성할 수 있다.
이어서, 금속층을 성막하고, 이것을 패터닝하여, 제1 내부 전극(70a) 및 제2 내부 전극(70b)을 얻는다. 제1 내부 전극(70a) 및 제2 내부 전극(70b)은, 예를 들어 스퍼터링이나 도금에 의한 성막과, 포토리소그래피의 조합에 의해 형성할 수 있다.
그 후, 절연층(60)을 형성한다. 절연층(60)은, 제1 내부 전극(70a)의 일부 및 제2 내부 전극(70b)의 일부에 대응한 위치에서 개구시킨다. 절연층(60)은, 예를 들어 CVD에 의한 성막과, 포토리소그래피의 조합에 의해 형성할 수 있다.
이어서, 절연층(60) 상에 제1 외부 전극(70c) 및 제2 외부 전극(70d)을 형성한다. 구체적으로는, 우선, 제1 금속층(70c1 및 70d1)을 형성한다. 이어서, 제2 금속층(70c2 및 70d2)을 형성한다. 제1 금속층(70c1 및 70d1) 그리고 제2 금속층(70c2 및 70d2)은, 예를 들어 스퍼터링이나 도금에 의한 성막과, 포토리소그래피의 조합에 의해 형성할 수 있다.
그 후, 이와 같이 하여 얻어진 구조를 다이싱한다. 이상과 같이 하여, 도 1 및 도 2에 도시하는 콘덴서(1)를 얻는다.
이 콘덴서(1)에서는, 제1 주면(S1)에 오목부(TR)를 마련하고, 유전체층(30)과 도전층(20b)을 포함한 적층 구조는, 제1 주면(S1)뿐만 아니라, 오목부(TR) 내에도 마련하고 있다. 그 때문에, 이 콘덴서(1)는 큰 전기 용량을 달성할 수 있다.
상술한 방법에서는, 촉매를 사용한 에칭에서의 가공 불량이 생기기 어렵다. 이것에 대해서 이하에 설명한다.
도 4 및 도 5를 참조하면서 설명한 바와 같이, 제1 영역(A1)과 제2 영역(A2)의 경계 근방의 영역에서는, 이 경계로부터 충분히 이격된 영역과 비교하여, 슬릿(90S) 내에의 귀금속의 석출이 생기기 쉽다. 그 결과, 촉매층(80)은, 귀금속이 적정한 밀도로 석출된 제1 촉매 부분(80a)과, 귀금속이 높은 밀도로 석출된 제2 촉매 부분(80b)을 포함하게 된다.
이것은, 제1 영역(A1)과 제2 영역(A2)의 경계 근방의 영역과, 이 경계로부터 충분히 이격된 영역은, 도금액으로부터의 금속의 공급과 그 석출에 의한 금속의 소비의 밸런스가 다르기 때문이다. 보다 상세하게는, 이것은, 제1층(90)에는 제2 영역(A2)의 위치에 슬릿(90S)은 마련되어 있지 않고, 그 때문에, 제1 영역(A1)과 제2 영역(A2)의 경계 근방에 위치한 도금액이 금속을 공급해야 하는 영역의 면적은, 이 경계로부터 충분히 이격된 도금액이 금속을 공급해야 하는 영역의 면적과 비교해서 작기 때문이다.
제2층(95)을 형성하지 않고 도 9 및 도 10을 참조하면서 설명한 에칭을 행한 경우, 제1 촉매 부분(80a)이 형성된 영역에서는, 에칭은, 제1 주면(S1)에 대하여 수직인 방향으로 진행된다. 그러나, 이 경우, 제2 촉매 부분(80b)이 형성된 영역에서는, 제1 주면(S1)에 대하여 경사진 방향으로 에칭이 진행되는, 에칭의 진행 방향에 변동이 생기는, 및 제1 주면(S1)에 대하여 수직인 방향으로의 에칭이 효율적으로 행하여지지 않는 등의 가공 불량이 생긴다. 그 결과, 예를 들어 도 12에 도시하는 구조가 얻어진다.
제2층(95)을 형성하면, 제2 촉매 부분(80b)에의 에칭제(100)의 공급은 방해를 받는다. 그 때문에, 제2층(95)에 대응한 위치에서는 에칭은 진행되지 않아, 상기 가공 불량은 생기지 않는다. 따라서, 예를 들어 도 13에 도시하는 구조가 얻어진다.
<제2 실시 형태>
제2 실시 형태에 따른 에칭 방법은, 반도체 재료를 포함하고, 한쪽 주면이 서로 인접한 제1 영역 및 제2 영역을 갖는 기판 상에, 상기 제1 영역을 피복하고, 복수의 개구가 또는 복수의 섬상부를 규정하는 하나 이상의 개구가 마련된 제1 부분과, 상기 제2 영역을 피복한 연속막인 제2 부분을 포함한 마스크층이며, 상기 제1 영역과 상기 제2 영역의 경계에 인접한 위치에서의 상기 제2 부분의 상기 주면을 기준으로 한 높이는, 상기 제1 부분의 상기 주면을 기준으로 한 것과 비교해서 더 큰 마스크층을 형성하는 것과, 귀금속을 포함한 촉매층을, 도금법에 의해, 상기 주면 중 상기 복수의 개구 또는 상기 하나 이상의 개구 내에서 노출된 부분 위에 형성하는 것과, 상기 촉매층 및 상기 마스크층의 존재 하에, 산화제와 불화수소를 포함한 에칭제로 상기 기판을 에칭하는 것을 포함한다.
제2 실시 형태에 따른 구조체의 제조 방법은, 상기 에칭 방법에 의해, 상기 기판에 하나 이상의 오목부를 형성하는 것을 포함한다.
제2 실시 형태에 따른 반도체 장치의 제조 방법은, 상기 에칭 방법에 의해, 상기 기판에 하나 이상의 오목부를 형성하는 것과, 상기 하나 이상의 오목부의 측벽 상에 하부 전극을 형성하는 것과, 상기 하부 전극 상에 유전체층을 형성하는 것과, 상기 유전체층 상에 상부 전극을 형성하는 것을 포함한다.
이하, 상기 에칭 방법을 이용하여, 구조체로서, 반도체 장치의 일례인 콘덴서를 제조하는 방법에 대해서 기재한다.
제2 실시 형태에 따른 방법에 의하면, 예를 들어 제1 실시 형태에서 예시한 콘덴서(1)를 제조할 수 있다. 제2 실시 형태에서는, 이 콘덴서(1)를 이하의 방법에 의해 제조한다.
즉, 우선, 도 14에 도시하는 바와 같이, 기판(10)의 제1 주면(S1) 상에 마스크층(98)을 형성한다. 기판(10)은, 제1 실시 형태에서 설명한 것과 마찬가지이다.
마스크층(98)은 제1 부분(98a)과 제2 부분(98b)을 포함하고 있다.
제1 부분(98a)은 마스크층(98) 중 제1 영역(A1)을 피복한 부분이다. 제1 부분(98a)에는 복수의 개구가 마련되어 있다. 여기에서는, 복수의 개구는, 폭 방향으로 배열된 복수의 슬릿(90S)이다. 슬릿(90S)은, 길이 방향이 Y 방향에 평행하고, X 방향으로 배열되어 있다.
제1 부분(98a)에 마련하는 복수의 개구는, 슬릿 이외의 형상을 갖고 있어도 된다. 예를 들어, 제1 부분(98a)에는, 복수의 개구로서, 각각의 개구부의 형상이, 원형, 타원형, 또는 다각형이며, 서로 교차하는 2방향으로 배열된 복수의 관통 구멍을 마련해도 된다.
혹은, 제1 부분(98a)에는, 복수의 개구를 마련하는 대신에, 복수의 섬상부를 규정하는 하나 이상의 개구를 마련해도 된다. 이 경우, 후술하는 에칭에 의해, 섬상부에 대응한 위치에 필러 형상의 볼록부를 생기게 할 수 있다.
제2 부분(98b)은 마스크층(98) 중 제2 영역(A2)을 피복한 부분이다. 제2 부분(98b)은 연속막이다. 제1 영역(A1)과 제2 영역(A2)의 경계에 인접한 위치에서의 제2 부분(98b)의 제1 주면(S1)을 기준으로 한 높이(H2A 또는 H2B)는, 제1 부분(98a)의 제1 주면(S1)을 기준으로 한 높이(H1)와 비교해서 더 크다.
마스크층(98)은, 여기에서는, 도 14 및 도 15에 도시하는 제1층(90) 및 제2층(96)의 적층체이다. 상기 제1 부분(98a)은, 제1층(90) 중 제1 영역(A1)을 피복하고 있는 부분이다. 또한, 제2 부분(98b)은, 제2층(96)과, 제1층(90) 중 제2 영역(A2)을 피복하고 있는 부분의 조합이다.
제1층(90)은 제1 주면(S1) 상에 형성한다. 제1층(90)은, 제1 실시 형태에서 설명한 것과 마찬가지이다. 즉, 제1층(90)은, 제1 실시 형태에서 설명한 것과 마찬가지의 역할을 한다.
제1층(90)은 제1 영역(A1) 및 제2 영역(A2)을 피복하고 있다.
제1층(90) 중 제1 영역(A1)을 피복한 부분에는, 복수의 개구가 마련되어 있다. 여기에서는, 복수의 개구는, 폭 방향으로 배열된 복수의 슬릿(90S)이다. 슬릿(90S)은, 길이 방향이 Y 방향에 평행하고, X 방향으로 배열되어 있다.
제1층(90)에 마련하는 복수의 개구는, 슬릿 이외의 형상을 갖고 있어도 된다. 예를 들어, 제1층(90)에는, 복수의 개구로서, 각각의 개구부의 형상이, 원형, 타원형, 또는 다각형이며, 서로 교차하는 2방향으로 배열된 복수의 관통 구멍을 마련해도 된다. 혹은, 제1층(90)에는, 복수의 개구를 마련하는 대신에, 복수의 섬상부를 규정하는 하나 이상의 개구를 마련해도 된다.
제1층(90) 중 제2 영역(A2)을 피복한 부분은 연속막이다. 제1층(90) 중 제2 영역(A2)을 피복한 부분은, 제1층(90) 중 제1 영역(A1)을 피복한 부분과 높이가 동등하다.
제1층(90)의 재료에는, 예를 들어 제1 실시 형태에서 예시한 것을 사용할 수 있다. 제1층(90)은, 예를 들어 제1 실시 형태에서 설명한 것과 마찬가지의 방법에 의해 형성할 수 있다.
제2층(96)은 제1층(90) 상에 형성한다. 제2층(96)은, 제1층(90) 중 제1 영역(A1)을 피복한 부분을 노출시키고 있다. 그리고, 제2층(96)은, 제1층(90) 중 제2 영역(A2)을 적어도 제1 영역(A1)과 제2 영역(A2)의 경계에 인접한 위치에서 피복하고 있다. 여기에서는, 제2층(96)은 제1 영역(A1)을 둘러싼 프레임 형상을 갖고 있다.
제2층(96)의 재료에는, 예를 들어 제1 실시 형태에서 제2층(95)에 대해서 예시한 것을 사용할 수 있다. 제2층(96)은, 예를 들어 제1 실시 형태에서 제2층(95)에 대해서 설명한 것과 마찬가지의 방법에 의해 형성할 수 있다.
후술하는 바와 같이, 제2층(96)은, 촉매층(80)을 형성하기 위한 도금 처리에 있어서, 제1 영역(A1)과 제2 영역(A2)의 경계 근방의 영역에서, 도금액으로부터 제1 주면(S1)에 금속이 과잉으로 공급되는 것을 방지한다. 이에 의해, 제1 영역(A1)과 제2 영역(A2)의 경계 근방의 슬릿(90S) 내와, 이 경계로부터 충분히 이격된 슬릿(90S) 내에서, 촉매 금속의 밀도를 거의 동등하게 할 수 있다.
마스크층(98)은 일체로 형성해도 된다. 예를 들어, 우선, 제1층(90) 상에 감광성 수지층을 형성한다. 감광성 수지로서는, 예를 들어 포지티브형 포토레지스트를 사용한다. 이어서, 감광성 수지층에 대하여, 예를 들어 그레이팅 마스크를 사용한 노광을 행하거나, 또는 2회 이상의 노광을 행한다. 이에 의해, 감광성 수지층 내에, 노광량이 다른 제1 및 제2 노광부와, 미노광부를 생기게 한다. 그 후, 현상 등을 행함으로써, 일체로 형성된 마스크층(98)이 얻어진다.
제1 부분(98a)의 제1 주면(S1)을 기준으로 한 높이(H1)에 대한, 상기 경계에 인접한 위치에서의 제2 부분(98b)의 제1 주면(S1)을 기준으로 한 높이(H2A 또는 H2B)의 비는, 2 내지 5의 범위 내에 있는 것이 바람직하고, 2 내지 3의 범위 내에 있는 것이 보다 바람직하다.
여기에서는, 높이(H1)는 제1층(90)의 두께이다. 또한, 높이(H2A)는, 상기 경계 중 슬릿(90S)의 길이 방향을 따라 신장된 부분에 인접한 위치에서의, 제2 부분(98b)의 제1 주면(S1)을 기준으로 한 높이이다. 즉, 여기에서는, 높이(H2A)는, 제2층(96) 중 슬릿(90S)의 길이 방향을 따라 신장된 부분(96A)의, 제1 주면(S1)을 기준으로 한 높이이다. 그리고, 높이(H2B)는, 상기 경계 중 슬릿(90S)의 배열 방향을 따라 신장된 부분에 인접한 위치에서의, 제2 부분(98b)의 제1 주면(S1)을 기준으로 한 높이이다. 즉, 여기에서는, 높이(H2B)는, 제2층(96) 중 슬릿(90S)의 배열 방향을 따라 신장된 부분(96B)의, 제1 주면(S1)을 기준으로 한 높이이다.
또한, 제2 부분(98b) 중 제1 주면(S1)을 기준으로 한 높이가 가장 큰 부분으로부터, 복수의 개구 또는 하나 이상의 개구까지의, 제1 주면(S1)에 평행한 방향에서의 거리(DA 또는 DB)에 대한, 제2 부분(98b)의 제1 부분(98a)을 기준으로 한 높이(HA 또는 HB)의 비는, 1 내지 4의 범위 내에 있는 것이 바람직하고, 2 내지 4의 범위 내에 있는 것이 보다 바람직하다.
여기에서는, 거리(DA)는, 제2층(96) 중 슬릿(90S)의 길이 방향을 따라 신장된 부분(96A)으로부터 슬릿(90S)까지의, 슬릿(90S)의 배열 방향에서의 거리이다. 또한, 거리(DB)는, 제2층(96) 중 슬릿(90S)의 배열 방향을 따라 신장된 부분(96B)으로부터 슬릿(90S)까지의, 슬릿(90S)의 길이 방향에서의 거리이다.
여기서, 높이(HA)는, 상기 경계 중 슬릿(90S)의 길이 방향을 따라 신장된 부분에 인접한 위치에서의, 제2 부분(98b)의 제1 부분(98a)을 기준으로 한 높이이다. 즉, 여기에서는, 높이(HA)는, 제2층(96) 중 슬릿(90S)의 길이 방향을 따라 신장된 부분의 두께이다. 또한, 높이(HB)는, 상기 경계 중 슬릿(90S)의 배열 방향을 따라 신장된 부분에 인접한 위치에서의, 제2 부분(98b)의 제1 부분(98a)을 기준으로 한 높이이다. 즉, 여기에서는, 높이(HB)는, 제2층(96) 중 슬릿(90S)의 배열 방향을 따라 신장된 부분의 두께이다.
이들 비를 크게 하면, 촉매층(80)을 형성하기 위한 도금 처리에 있어서, 제1 영역(A1)과 제2 영역(A2)의 경계 근방의 영역에서, 도금액으로부터 제1 주면(S1)에의 금속의 공급량이 감소한다.
높이(H1)는, 0.1 내지 10㎛의 범위 내에 있는 것이 바람직하고, 0.5 내지 1㎛의 범위 내에 있는 것이 보다 바람직하다.
높이(H2A 및 H2B)는, 0.2 내지 20㎛의 범위 내에 있는 것이 바람직하고, 1 내지 3㎛의 범위 내에 있는 것이 보다 바람직하다. 높이(H2A 및 H2B)는, 서로 동등해도 되고, 달라도 된다.
높이(HA 및 HB)는, 0.1 내지 10㎛의 범위 내에 있는 것이 바람직하고, 0.5 내지 2㎛의 범위 내에 있는 것이 보다 바람직하다. 높이(HA 및 HB)는, 서로 동등해도 되고, 달라도 된다.
거리(DA 및 DB)는, 0.05 내지 0.5㎛의 범위 내에 있는 것이 바람직하고, 0.1 내지 0.2㎛의 범위 내에 있는 것이 보다 바람직하다. 거리(DA 및 DB)는, 서로 동등해도 되고, 달라도 된다.
이상과 같이 해서 마스크층(98)을 형성한 후, 도 16에 도시하는 바와 같이, 제1 주면(S1) 중 슬릿(90S) 내에서 노출된 부분 위에 촉매층(80)을 형성한다. 촉매층(80)의 재료에는, 예를 들어 제1 실시 형태에서 예시한 것을 사용할 수 있다. 촉매층(80)은, 예를 들어 제1 실시 형태에서 설명한 것과 마찬가지의 방법에 의해 형성할 수 있다.
이어서, 도 17에 도시하는 바와 같이, 촉매층(80) 및 마스크층(98)의 존재 하에, 산화제와 불화수소를 포함한 에칭제(100)로 기판(10)을 에칭한다. 이에 의해, 제1 주면(S1)에 오목부(TR)를 형성한다.
에칭제(100)에는, 예를 들어 제1 실시 형태에서 예시한 것을 사용할 수 있다. 이 에칭은, 예를 들어 제1 실시 형태에서 설명한 것과 마찬가지의 방법에 의해 행한다.
이어서, 마스크층(98) 및 촉매층(80)을 기판(10)으로부터 제거한다. 그 후, 제1 실시 형태에서 설명한 바와 같이, 도전층(20a), 유전체층(30) 및 도전층(20b)을 형성한다. 또한, 제1 실시 형태에서 설명한 바와 같이, 제1 내부 전극(70a), 제2 내부 전극(70b), 절연층(60), 제1 외부 전극(70c) 및 제2 외부 전극(70d)을 형성하여, 다이싱을 행한다. 이상과 같이 하여, 도 1 및 도 2에 도시하는 콘덴서(1)를 얻는다.
이 콘덴서(1)에서는, 제1 주면(S1)에 오목부(TR)를 마련하고, 유전체층(30)과 도전층(20b)을 포함한 적층 구조는, 제1 주면(S1)뿐만 아니라, 오목부(TR) 내에도 마련하고 있다. 그 때문에, 이 콘덴서(1)는 큰 전기 용량을 달성할 수 있다.
상술한 바와 같이, 이 방법에서는, 제2층(96)은, 촉매층(80)을 형성하기 위한 도금 처리에 있어서, 제1 영역(A1)과 제2 영역(A2)의 경계 근방의 영역에서, 도금액으로부터 제1 주면(S1)으로 금속이 과잉으로 공급되는 것을 방지한다. 이에 의해, 제1 영역(A1)과 제2 영역(A2)의 경계 근방의 슬릿(90S) 내와, 이 경계로부터 충분히 이격된 슬릿(90S) 내에서, 촉매 금속의 밀도를 거의 동등하게 할 수 있다. 따라서, 제1 실시 형태와 마찬가지로, 촉매를 사용한 에칭에서의 가공 불량이 생기기 어렵게 할 수 있다.
제1 및 제2 실시 형태에서 설명한 방법에는, 다양한 변형이 가능하다.
예를 들어, 제1 및 제2 실시 형태에서는, 구조체의 일례로서 콘덴서에 대해서 설명했지만, 콘덴서에 대해서 상술한 기술은, 다른 구조체에 적용하는 것도 가능하다.
제1 및 제2 실시 형태에서 설명한 방법에서는, 촉매층(80)을 형성하는 것에 앞서, 제1 영역(A1) 중 슬릿(90S)에 대응한 부분의 높이를, 제1 영역(A1)의 나머지 부분의 높이와 비교하여, 더 높게 해도 된다. 예를 들어, 제1 영역(A1) 중 제1층(90)으로 피복되지 않는 부분의 높이를, 에칭에 의해 낮게 해도 된다. 혹은, 제1 영역(A1) 중 슬릿(90S)에 대응한 부분의 높이를, 에피택셜 성장에 의해 높게 해도 된다. 이렇게 하면, 에칭의 진행 방향의 변동이 생기기 어려워진다.
제2 실시 형태에서 설명한 방법에서는, 제1 영역(A1)과 제2 영역(A2)의 경계 전체를 따르도록 제2층(96)을 형성하고 있다. 제2층(96) 중 슬릿(90S)의 배열 방향을 따라 신장된 부분(96B)은, 도 18에 도시하는 바와 같이, 제2층(96) 중 슬릿(90S)의 길이 방향을 따라 신장된 부분(96A)의 근방에만 마련해도 된다.
오목부(TR)가 트렌치일 경우, 인접한 오목부(TR) 사이에 끼워진 볼록부는 격벽 형상을 갖고 있다. 이 경우, 오목부(TR)를 형성하기 위한 에칭에 있어서, 어떤 오목부(TR)의 위치에서, 그 길이 전체에 걸쳐서 가공 불량이 생기면, 그 오목부(TR)와 인접한 볼록부의 도괴가 생길 가능성이 있다. 한편, 오목부(TR)를 형성하기 위한 에칭에 있어서, 어떤 오목부(TR)의 위치에서, 그 단부의 위치에서만 가공 불량이 생겨도, 그 오목부(TR)와 인접한 볼록부의 도괴는 생기기 어렵다.
따라서, 도 18에 도시하는 구조를 채용한 경우에도, 오목부(TR)를 형성하기 위한 에칭에 있어서, 인접한 오목부(TR)간에 끼워진 볼록부의 도괴가 생기기 어렵게 할 수 있다.
또한, 본 발명은 상기 실시 형태 그대로 한정되는 것은 아니며, 실시 단계에서는 그 요지를 일탈하지 않는 범위에서 구성 요소를 변형해서 구현화할 수 있다. 또한, 상기 실시 형태에 개시되어 있는 복수의 구성 요소의 적절한 조합에 의해, 다양한 발명을 형성할 수 있다. 예를 들어, 실시 형태에 나타내지는 전체 구성 요소로부터 몇 가지의 구성 요소를 삭제해도 된다. 또한, 다른 실시 형태에 걸친 구성 요소를 적절히 조합해도 된다.

Claims (13)

  1. 반도체 재료를 포함하고, 한쪽 주면이 서로 인접한 제1 영역 및 제2 영역을 갖는 기판 상에, 상기 제1 영역 및 상기 제2 영역을 피복하고, 상기 제1 영역을 피복한 부분에 복수의 개구가 또는 복수의 섬상부를 규정하는 하나 이상의 개구가 마련되고, 상기 제2 영역을 피복한 부분은 연속막인 제1층을 형성하는 것과,
    귀금속을 포함한 촉매층을, 도금법에 의해, 상기 주면 중 상기 복수의 개구 또는 상기 하나 이상의 개구 내에서 노출된 부분 위에 형성하는 것과,
    상기 촉매층 중 상기 제1 영역과 상기 제2 영역의 경계에 인접한 부분을 피복하고, 상기 촉매층 중 상기 경계로부터 이격된 부분을 노출시킨 제2층을 형성하는 것과,
    상기 촉매층 및 상기 제2층의 존재 하에, 산화제와 불화수소를 포함한 에칭제로 상기 기판을 에칭하는 것
    을 포함하는, 에칭 방법.
  2. 제1항에 있어서, 상기 제1층에, 상기 복수의 개구로서, 폭 방향으로 배열된 복수의 슬릿을 마련하는, 에칭 방법.
  3. 제1항에 있어서, 상기 기판은, 상기 촉매층 및 상기 제2층에 더하여, 상기 제1층의 존재 하에서 에칭하는, 에칭 방법.
  4. 제1항에 있어서, 상기 제2층은, 상기 제1 영역 상에 위치한 부분의 폭이 20 내지 100㎛의 범위 내가 되도록 형성하는, 에칭 방법.
  5. 제1항에 있어서, 상기 촉매층으로서, 상기 귀금속을 포함한 입자를 포함하는 입상층을 형성하는, 에칭 방법.
  6. 반도체 재료를 포함하고, 한쪽 주면이 서로 인접한 제1 영역 및 제2 영역을 갖는 기판 상에, 상기 제1 영역을 피복하고, 복수의 개구가 또는 복수의 섬상부를 규정하는 하나 이상의 개구가 마련된 제1 부분과, 상기 제2 영역을 피복한 연속막인 제2 부분을 포함한 마스크층이며, 상기 제1 영역과 상기 제2 영역의 경계에 인접한 위치에서의 상기 제2 부분의 상기 주면을 기준으로 한 높이는, 상기 제1 부분의 상기 주면을 기준으로 한 높이와 비교해서 더 큰 마스크층을 형성하는 것과,
    귀금속을 포함한 촉매층을, 도금법에 의해, 상기 주면 중 상기 복수의 개구 또는 상기 하나 이상의 개구 내에서 노출된 부분 위에 형성하는 것과,
    상기 촉매층 및 상기 마스크층의 존재 하에, 산화제와 불화수소를 포함한 에칭제로 상기 기판을 에칭하는 것
    을 포함하는, 에칭 방법.
  7. 제6항에 있어서, 상기 마스크층에, 상기 복수의 개구로서, 폭 방향으로 배열된 복수의 슬릿을 마련하는, 에칭 방법.
  8. 제6항에 있어서, 상기 마스크층의 형성은,
    상기 기판 상에, 상기 제1 영역 및 상기 제2 영역을 피복하고, 상기 제1 영역을 피복한 부분에 상기 복수의 개구가 또는 상기 복수의 섬상부를 규정하는 상기 하나 이상의 개구가 마련되고, 상기 제2 영역을 피복한 부분은 연속막인 제1층을 형성하는 것과,
    상기 제1층 중 상기 제1 영역을 피복한 상기 부분을 노출시키고, 상기 제1층 중 상기 제2 영역을 적어도 상기 경계에 인접한 위치에서 피복한 제2층을 형성하는 것을 포함하는, 에칭 방법.
  9. 제6항에 있어서, 상기 제1 부분의 상기 주면으로부터의 상기 높이에 대한, 상기 경계에 인접한 위치에서의 상기 제2 부분의 상기 주면으로부터의 상기 높이의 비는, 2 내지 5의 범위 내에 있는, 에칭 방법.
  10. 제6항에 있어서, 상기 제2 부분 중 상기 주면을 기준으로 한 높이가 가장 큰 부분으로부터, 상기 복수의 개구 또는 상기 하나 이상의 개구까지의, 상기 주면에 평행한 방향에서의 거리에 대한, 상기 제2 부분의 상기 제1 부분을 기준으로 한 높이의 비는, 1 내지 4의 범위 내에 있는, 에칭 방법.
  11. 제6항에 있어서, 상기 촉매층으로서, 상기 귀금속을 포함한 입자를 포함하는 입상층을 형성하는, 에칭 방법.
  12. 제1항에 내지 제11항 중 어느 한 항에 기재된 에칭 방법에 의해, 상기 기판에 하나 이상의 오목부를 형성하는 것을 포함하는 구조체의 제조 방법.
  13. 제1항에 내지 제11항 중 어느 한 항에 기재된 에칭 방법에 의해, 상기 기판에 하나 이상의 오목부를 형성하는 것과,
    상기 하나 이상의 오목부의 측벽 상에 하부 전극을 형성하는 것과,
    상기 하부 전극 상에 유전체층을 형성하는 것과,
    상기 유전체층 상에 상부 전극을 형성하는 것
    을 포함한 반도체 장치의 제조 방법.
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