FR3120984A1 - Procédé de gravure - Google Patents

Procédé de gravure Download PDF

Info

Publication number
FR3120984A1
FR3120984A1 FR2110161A FR2110161A FR3120984A1 FR 3120984 A1 FR3120984 A1 FR 3120984A1 FR 2110161 A FR2110161 A FR 2110161A FR 2110161 A FR2110161 A FR 2110161A FR 3120984 A1 FR3120984 A1 FR 3120984A1
Authority
FR
France
Prior art keywords
layer
region
forming
substrate
covering
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR2110161A
Other languages
English (en)
Other versions
FR3120984B1 (fr
Inventor
Mitsuo Sano
Susumu Obata
Kazuhito Higuchi
Takayuki Tajima
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of FR3120984A1 publication Critical patent/FR3120984A1/fr
Application granted granted Critical
Publication of FR3120984B1 publication Critical patent/FR3120984B1/fr
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • H01L21/30608Anisotropic liquid etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/1601Process or apparatus
    • C23C18/1603Process or apparatus coating on selected surface areas
    • C23C18/1605Process or apparatus coating on selected surface areas by masking
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/31Coating with metals
    • C23C18/42Coating with noble metals
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02Electroplating of selected surface areas
    • C25D5/022Electroplating of selected surface areas using masking means
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00Electroplating characterised by the article coated
    • C25D7/12Semiconductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/82Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401Multistep manufacturing processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356Disposition, e.g. buried gate electrode
    • H01L29/4236Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Ceramic Engineering (AREA)
  • Electrochemistry (AREA)
  • Mechanical Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Magnetic Heads (AREA)
  • Chemically Coating (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)
  • ing And Chemical Polishing (AREA)
  • Electroplating Methods And Accessories (AREA)

Abstract

Conformément à un mode de réalisation, un procédé de gravure comprend la formation d'une première couche 90 sur un substrat 10 ayant une surface principale comprenant des première et deuxième régions adjacentes l'une à l'autre, la première couche comprenant une portion recouvrant la première région et ayant une pluralité d'ouvertures ou une ou plusieurs ouvertures définissant une pluralité de portions en forme d'îlot, et la première couche comprenant en outre une portion sous la forme d'une couche continue recouvrant la deuxième région, la formation d'une couche de catalyseur 80 sur une ou plusieurs portions de la surface principale exposée dans les ouvertures par un placage, la formation d'une deuxième couche 95 pour recouvrir une portion de la couche de catalyseur 80 adjacente à une frontière entre les première et deuxième régions et exposer une portion de la couche de catalyseur 80 éloignée de la frontière, et la gravure du substrat 10 en présence de la couche de catalyseur 80 et de la deuxième couche 95. Figure 1

Description

Procédé de gravure
Domaine
Les modes de réalisation décrits ici concernent d'une façon générale un procédé de gravure.
Arrière-plan
La gravure chimique assistée par un métal (MacEtch) est un procédé de gravure d'une surface de semi-conducteur utilisant un métal noble en tant que catalyseur. Conformément à la MacEtch, par exemple, un évidement ayant un rapport d'aspect élevé peut être formé sur un substrat semi-conducteur.
La est une vue de dessus montrant un exemple d'un condensateur qui peut être fabriqué par un procédé conformément à des premier et deuxième modes de réalisation ;
La est une vue en coupe transversale prise le long de la ligne II-II du condensateur représenté sur la ;
La est une vue en coupe transversale montrant une étape d'un procédé de fabrication de condensateur conformément au premier mode de réalisation ;
La est une vue en coupe transversale montrant une autre étape du procédé de fabrication de condensateur conformément au premier mode de réalisation ;
La est une vue de dessus montrant une structure obtenue par l'étape de la ;
La est une vue en coupe transversale montrant encore une autre étape du procédé de fabrication de condensateur conformément au premier mode de réalisation ;
La est une vue en coupe transversale montrant encore une autre étape du procédé de fabrication de condensateur conformément au premier mode de réalisation ;
La est une vue de dessus montrant une structure obtenue par l'étape de la ;
La est une vue en coupe transversale montrant encore une autre étape du procédé de fabrication de condensateur conformément au premier mode de réalisation ;
La est une vue en coupe transversale montrant encore une autre étape du procédé de fabrication de condensateur conformément au premier mode de réalisation ;
La est une vue en coupe transversale montrant une structure obtenue par les étapes des Figures 9 et 10 ;
La est une micrographie électronique montrant un exemple d'une structure obtenue quand une deuxième couche est omise ;
La est une micrographie électronique montrant un exemple d'une structure obtenue quand une deuxième couche est présente ;
La est une vue en coupe transversale montrant une étape d'un procédé de fabrication de condensateur conformément à un deuxième mode de réalisation ;
La est une vue de dessus montrant une structure obtenue par l'étape de la ;
La est une vue en coupe transversale montrant une autre étape du procédé de fabrication de condensateur conformément au deuxième mode de réalisation ;
La est une vue en coupe transversale montrant encore une autre étape du procédé de fabrication de condensateur conformément au deuxième mode de réalisation ; et
La est une vue en coupe transversale montrant un exemple modifié du procédé de fabrication de condensateur conformément au deuxième mode de réalisation.

Claims (12)

  1. Procédé de gravure comprenant :
    la formation d'une première couche (90) sur un substrat (CS), le substrat contenant un matériau semi-conducteur et ayant une surface principale (S1), la surface principale (S1) comprenant une première région (A1)et une deuxième région (A2) adjacentes l'une à l'autre, la première couche (90) recouvrant la première région (A1) et la deuxième région (A2), une portion de la première couche recouvrant la première région étant dotée d'une pluralité d'ouvertures ou d'une ou plusieurs ouvertures définissant une pluralité de portions en forme d'îlot, et une portion de la première couche recouvrant la deuxième région étant une couche continue ;
    la formation d'une couche de catalyseur (80) contenant un métal noble sur une ou plusieurs portions de la surface principale exposée dans la pluralité d'ouvertures ou la ou les ouvertures par un procédé de placage ;
    la formation d'une deuxième couche (96) pour recouvrir une portion de la couche de catalyseur (80) adjacente à une frontière entre la première région (A1) et la deuxième région (A2) et exposer une portion de la couche de catalyseur éloignée de la frontière ; et
    la gravure du substrat avec un agent de gravure contenant un oxydant et du fluorure d'hydrogène en présence de la couche de catalyseur et de la deuxième couche (96).
  2. Procédé de gravure selon la revendication 1, dans lequel la première couche (90) est dotée, en tant que pluralité d'ouvertures (90S), d'une pluralité de fentes disposées dans la direction de la largeur.
  3. Procédé de gravure selon la revendication 1 ou 2, dans lequel le substrat est gravé en présence de la première couche (90) en plus de la couche de catalyseur (80) et de la deuxième couche (96).
  4. Procédé de gravure selon l'une quelconque des revendications 1 à 3, dans lequel la deuxième couche (96) est formée de façon que la largeur d'une portion de celle-ci située sur la première région (A1) soit située dans la plage allant de 20 µm à 100 µm.
  5. Procédé de gravure comprenant :
    la formation d'une couche de masque (98) sur un substrat, le substrat contenant un matériau semi-conducteur et ayant une surface principale, la surface principale comprenant une première région (A1) et une deuxième région (A2) adjacentes l'une à l'autre, la couche de masque comprenant une première portion (98a) et une deuxième portion (98b), la première portion recouvrant la première région et étant dotée d'une pluralité d'ouvertures ou d'une ou plusieurs ouvertures définissant une pluralité de portions en forme d'îlot, la deuxième portion étant une couche continue recouvrant la deuxième région, et la hauteur (H2A) de la deuxième portion au niveau d'une position adjacente à une frontière entre la première région et la deuxième région par rapport à la surface principale étant supérieure à la hauteur (H1) de la première portion par rapport à la surface principale (S1) ;
    la formation d'une couche de catalyseur (80) contenant un métal noble sur une ou plusieurs portions de la surface principale exposée dans la pluralité d'ouvertures ou la ou les ouvertures par un procédé de placage ; et
    la gravure du substrat avec un agent de gravure contenant un oxydant et du fluorure d'hydrogène en présence de la couche de catalyseur (80) et de la couche de masque (98).
  6. Procédé de gravure selon la revendication 5, dans lequel la couche de masque (98) est dotée, en tant que pluralité d'ouvertures, d'une pluralité de fentes (90S) disposées dans la direction de la largeur.
  7. Procédé de gravure selon la revendication 5 ou 6, dans lequel la formation de la couche de masque comprend :
    la formation d'une première couche (90) sur le substrat, la première couche (90) recouvrant la première région (A1) et la deuxième région (A2), une portion de la première couche recouvrant la première région étant dotée de la pluralité d'ouvertures ou d'une ou plusieurs ouvertures qui définissent la pluralité de portions en forme d'îlot, et une portion de la première couche recouvrant la deuxième région étant une couche continue ;
    la formation d'une deuxième couche de façon que la portion de la première couche recouvrant la première région soit exposée et que la deuxième couche recouvre la deuxième région de la première couche au moins au niveau d'une position adjacente à la frontière.
  8. Procédé de gravure selon l'une quelconque des revendications 5 à 7, dans lequel le rapport de la hauteur de la deuxième portion au niveau de la position adjacente à la frontière par rapport à la surface principale à la hauteur de la première portion par rapport à la surface principale est situé dans la plage allant de 2 à 5.
  9. Procédé de gravure selon l'une quelconque des revendications 5 à 8, dans lequel le rapport :
    1. de la hauteur de la deuxième portion par rapport à la première portion
    2. à la distance dans une direction parallèle à la surface principale depuis :
    • une portion la plus élevée de la deuxième portion par rapport à la surface principale
    • à la pluralité d'ouvertures ou de la ou des ouvertures est de préférence situé dans la plage allant de 1 à 4.
  10. Procédé de gravure selon l'une quelconque des revendications 1 à 9, dans lequel une couche particulaire formée de particules contenant le métal noble est formée en tant que couche de catalyseur.
  11. Procédé pour fabriquer un corps structurel, comprenant la formation d'un ou plusieurs évidements sur le substrat par le procédé de gravure selon l'une quelconque des revendications 5 à 10.
  12. Procédé pour fabriquer un dispositif semi-conducteur, comprenant :
    la formation d'un ou plusieurs évidements sur le substrat par le procédé de gravure selon l'une quelconque des revendications 5 à 10 ;
    la formation d'une électrode inférieure sur des parois latérales du ou des évidements ;
    la formation d'une couche diélectrique sur l'électrode inférieure ; et
    la formation d'une électrode supérieure sur la couche diélectrique.
FR2110161A 2021-03-18 2021-09-27 Procédé de gravure Active FR3120984B1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021044887A JP7555860B2 (ja) 2021-03-18 2021-03-18 エッチング方法
JP2021-044887 2021-03-18

Publications (2)

Publication Number Publication Date
FR3120984A1 true FR3120984A1 (fr) 2022-09-23
FR3120984B1 FR3120984B1 (fr) 2023-08-25

Family

ID=83284069

Family Applications (1)

Application Number Title Priority Date Filing Date
FR2110161A Active FR3120984B1 (fr) 2021-03-18 2021-09-27 Procédé de gravure

Country Status (6)

Country Link
US (1) US11901185B2 (fr)
JP (1) JP7555860B2 (fr)
KR (1) KR102543387B1 (fr)
CN (1) CN115116840A (fr)
FR (1) FR3120984B1 (fr)
TW (1) TWI808465B (fr)

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0882703A (ja) 1994-09-09 1996-03-26 Nikon Corp 高アスペクト比、微細パターンの素子の製造方法
JPH09321042A (ja) 1996-05-30 1997-12-12 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6265075B1 (en) * 1999-07-20 2001-07-24 International Business Machines Corporation Circuitized semiconductor structure and method for producing such
JP4376706B2 (ja) 2004-06-30 2009-12-02 東京応化工業株式会社 ネガ型ホトレジスト組成物を用いたメッキ形成物の形成方法
TW200620451A (en) 2004-11-09 2006-06-16 Univ Osaka Method for forming hole in crystal substrate, and crystal substrate having hole formed by the method
US8568877B2 (en) 2010-03-09 2013-10-29 Board Of Regents Of The University Of Texas System Porous and non-porous nanostructures
JP6441025B2 (ja) 2013-11-13 2018-12-19 株式会社東芝 半導体チップの製造方法
JP6193321B2 (ja) * 2015-09-01 2017-09-06 株式会社東芝 エッチング方法、物品の製造方法、及びエッチング装置
US10134599B2 (en) 2016-02-24 2018-11-20 The Board Of Trustees Of The University Of Illinois Self-anchored catalyst metal-assisted chemical etching
JP2017201660A (ja) 2016-05-04 2017-11-09 株式会社ザイキューブ 半導体基板への孔の形成方法及びそれに用いるマスク構造
JP6081647B1 (ja) * 2016-07-28 2017-02-15 株式会社東芝 エッチング方法、半導体チップの製造方法及び物品の製造方法
IL307973A (en) 2016-09-21 2023-12-01 Molecular Imprints Inc Microlithographic fabrication of structures
JP2017195383A (ja) * 2017-05-25 2017-10-26 株式会社東芝 エッチング方法、物品の製造方法、及びエッチング装置
JP6970263B2 (ja) 2018-02-09 2021-11-24 株式会社東芝 エッチング方法、半導体チップの製造方法及び物品の製造方法
JP2019140225A (ja) * 2018-02-09 2019-08-22 株式会社東芝 エッチング方法、半導体チップの製造方法及び物品の製造方法
WO2019171470A1 (fr) 2018-03-06 2019-09-12 株式会社 東芝 Condensateur et son procédé de production
JP7027352B2 (ja) 2019-01-21 2022-03-01 株式会社東芝 コンデンサ
JP7434009B2 (ja) * 2020-03-23 2024-02-20 株式会社東芝 構造体及びその製造方法
JP7516200B2 (ja) * 2020-10-09 2024-07-16 株式会社東芝 エッチング方法、半導体チップの製造方法及び物品の製造方法

Also Published As

Publication number Publication date
KR102543387B1 (ko) 2023-06-14
JP7555860B2 (ja) 2024-09-25
TWI808465B (zh) 2023-07-11
FR3120984B1 (fr) 2023-08-25
TW202238714A (zh) 2022-10-01
CN115116840A (zh) 2022-09-27
KR20220130557A (ko) 2022-09-27
US20220301877A1 (en) 2022-09-22
US11901185B2 (en) 2024-02-13
JP2022144046A (ja) 2022-10-03

Similar Documents

Publication Publication Date Title
US10854466B2 (en) Etching method, method of manufacturing semiconductor chip, and method of manufacturing article
Asoh et al. Formation of periodic microbump arrays by metal-assisted photodissolution of InP
JP2010135348A (ja) 貫通電極形成方法
FR3120984A1 (fr) Procédé de gravure
FR3115155A1 (fr) Procédé de gravure, procédé de fabrication d'une puce à semi–conducteur, et procédé de fabrication d'un article
EP0292390B1 (fr) Procédé de gravure anisotrope d'un matériau III-V : application au traitement de surface en vue d'une croissance épitaxiale
CN111656517A (zh) 半导体装置及其制造方法
US20210296513A1 (en) Structural body and method of manufacturing the same
JP5294316B2 (ja) 太陽電池素子の製造方法
US6501104B2 (en) High speed semiconductor photodetector
FR2609212A1 (fr) Procede de decoupe collective, par voie chimique, de dispositifs semiconducteurs, et dispositif decoupe par ce procede
FR3133703A1 (fr) Procédé de fabrication d'une structure et procédé de fabrication d'un condensateur
US20220285359A1 (en) Semiconductor device
US11411074B2 (en) Structure and method of producing the same
US7419581B2 (en) Method for producing optically transparent regions in a silicon substrate
JP2779295B2 (ja) 固体電解コンデンサの製造方法
EP1601010A2 (fr) Formation de tranchées obliques
JP2007059613A (ja) 半導体装置およびその製造方法
CN113388808B (zh) 掩膜板制作方法和掩膜板
JP7077889B2 (ja) 半導体受光素子
FR3101189A1 (fr) Condensateur
JP4467358B2 (ja) 半導体装置の製造方法
RU2084988C1 (ru) Способ изготовления омических контактов к планарной стороне структуры с локальными областями низколегированных полупроводников группы а3в5
FR3127071A1 (fr) Procédé de gravure
FR3116380B1 (fr) Procédé de fabrication d’une zone dopée d’un dispositif microélectronique

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20221223

PLFP Fee payment

Year of fee payment: 3

PLFP Fee payment

Year of fee payment: 4