KR20220130243A - 안티퓨즈 구조, 안티퓨즈 어레이 및 메모리 - Google Patents

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KR20220130243A
KR20220130243A KR1020227031205A KR20227031205A KR20220130243A KR 20220130243 A KR20220130243 A KR 20220130243A KR 1020227031205 A KR1020227031205 A KR 1020227031205A KR 20227031205 A KR20227031205 A KR 20227031205A KR 20220130243 A KR20220130243 A KR 20220130243A
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antifuse
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추앙밍 허우
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창신 메모리 테크놀로지즈 아이엔씨
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Abstract

본 출원의 실시예는 안티퓨즈 구조를 제공하고, 상기 안티퓨즈 구조는, 제1 선택 트랜지스터, 제1 안티퓨즈 유닛 및 제2 안티퓨즈 유닛을 포함하는 제1 유닛; 및 제2 선택 트랜지스터, 제3 안티퓨즈 유닛 및 제4 안티퓨즈 유닛을 포함하는 제2 유닛을 포함하고, 여기서, 상기 제1 유닛과 상기 제2 유닛은 활성화 영역을 공유하고, 상기 활성화 영역의 제1 측에는 서로 독립적인 제1 연장부 및 제2 연장부가 연장되며, 상기 활성화 영역의 제2 측에는 서로 독립적인 제3 연장부 및 제4 연장부가 연장되고, 상기 제1 측과 상기 제2 측은 대향되게 설치되며, 상기 제1 안티퓨즈 유닛은 상기 제1 연장부에 설치되고, 상기 제2 안티퓨즈 유닛은 상기 제2 연장부에 설치되며, 상기 제3 안티퓨즈 유닛은 상기 제3 연장부에 설치되고, 상기 제4 안티퓨즈 유닛은 상기 제4 연장부에 설치된다. 상기 안티퓨즈 구조는 안티퓨즈 유닛의 분포 밀도를 향상시킬 수 있어, 소형화의 수요를 만족한다.

Description

안티퓨즈 구조, 안티퓨즈 어레이 및 메모리
관련 출원에 대한 상호 참조
본 출원은 2022년 05월 25일 제출한 출원 번호가 202210577084.X이며, 출원 명칭이 “안티퓨즈 구조, 안티퓨즈 어레이 및 메모리”인 중국 특허 출원의 우선권을 주장하는 바, 상기 출원의 모든 내용은 참조로서 본 발명에 인용된다.
본 출원은 집적 회로 분야에 관한 것으로서, 특히 안티퓨즈 구조, 안티퓨즈 어레이 및 메모리에 관한 것이다.
반도체 공업에서, 퓨즈 소자가 다양한 용도를 구비하므로 집적 회로에 광범위하게 사용된다. 예컨대, 집적 회로에서 동일한 기능을 구비한 복수 개의 회로 모듈을 설계하여 백업으로 사용하고, 이 중 하나의 회로 모듈이 무효화된 것을 발견하였을 경우, 퓨즈 소자를 통해 회로 모듈 및 집적 회로 중의 다른 기능 회로를 블로잉하고, 동일한 기능을 구비한 다른 하나의 회로 모듈로 무효화된 회로 모듈을 대체한다.
반도체 기술의 부단한 발전에 따라, 안티퓨즈(Anti-fuse) 기술은 많은 발명자와 제조사의 주목을 끌고 있다. 안티퓨즈 소자는 절연 상태로부터 전도성 상태로 변경하는 것을 통해 정보를 저장한다. 고압의 인가로 인한 절연 파괴를 통해 안티퓨즈 소자에 정보를 기록한다. 안티퓨즈 저장 유닛은 프로그래밍 이전에 커패시턴스 특성을 나타내고, 도통 트렌치를 형성하지 않으며; 프로그래밍 브레이크 다운이 발생한 후, 유닛 양단에 도통 트렌치가 형성되고, 전류를 통해, 전류의 크기와 프로그래밍 효과가 관련되도록 도통한다.
예컨대, 안티퓨즈 구조는 일반적으로 안티퓨즈 셀(Anti-fuse cell, AF cell) 및 선택 트랜지스터(XADD)를 포함한다. 기록할 경우, 안티퓨즈 유닛에 고압(약 5.5V~6V)을 인가하고, 대응되는 비트 라인(Bit Line, BL) 단자에 0V를 설정하며, 선택 트랜지스터를 오픈하여, 안티 퓨즈 유닛의 박막 게이트 산화물로 하여금 고압 하에서 브레이크 다운되도록 하여 저항이 현저히 하강되도록 함으로써, 기록의 목적에 도달한다.
칩 사이즈의 축소에 따라, 메모리 어레이를 위한 보귀한 공간을 절약하기 위해 안티퓨즈 어레이의 면적도 무조건 따라서 작아져야 하지만, 안티퓨즈 구조의 설계 규칙 및 제조 가능성의 요구의 한정을 받아, 안티퓨즈 유닛 개수가 변하지 않도록 보장하려는 경우, 안티 퓨즈 어레이의 면적을 축소할 수 없어, 칩 소형화의 수요를 만족할 수 없다.
본 출원은 안티퓨즈 구조, 안티퓨즈 어레이 및 메모리를 제공하고, 상기 안티퓨즈 구조, 안티퓨즈 어레이 및 메모리는 안티 퓨즈 유닛 개수가 변하지 않도록 보장하려는 경우, 안티퓨즈 어레이의 면적을 축소할 수 있다.
본 출원은 안티퓨즈 구조를 제공하고, 상기 안티퓨즈 구조는, 제1 선택 트랜지스터, 제1 안티퓨즈 유닛 및 제2 안티퓨즈 유닛을 포함하는 제1 유닛; 제2 선택 트랜지스터, 제3 안티퓨즈 유닛 및 제4 안티퓨즈 유닛을 포함하는 제2 유닛을 포함하고; 여기서, 상기 제1 유닛과 상기 제2 유닛은 활성화 영역을 공유하고, 상기 활성화 영역의 제1 측에는 서로 독립적인 제1 연장부 및 제2 연장부가 연장되며, 상기 활성화 영역의 제2 측에는 서로 독립적인 제3 연장부 및 제4 연장부가 연장되고, 상기 제1 측과 상기 제2 측은 대향되게 설치되며, 상기 제1 안티퓨즈 유닛은 상기 제1 연장부에 설치되고, 상기 제2 안티퓨즈 유닛은 상기 제2 연장부에 설치되며, 상기 제3 안티퓨즈 유닛은 상기 제3 연장부에 설치되고, 상기 제4 안티퓨즈 유닛은 상기 제4 연장부에 설치된다.
일 실시예에서, 안티퓨즈 구조는, 상기 활성화 영역 표면에 설치된 제1 게이트 구조; 상기 활성화 영역 표면에 설치되고, 상기 제1 게이트 구조와 간격을 두고 설치된 제2 게이트 구조; 상기 제1 연장부 표면에 설치된 제3 게이트 구조; 상기 제2 연장부 표면에 설치된 제4 게이트 구조; 상기 제3 연장부 표면에 설치된 제5 게이트 구조; 상기 제4 연장부 표면에 설치된 제6 게이트 구조; 상기 제1 게이트 구조와 상기 제2 게이트 구조 사이의 활성화 영역 내에 설치된 제1 도핑 영역; 상기 제2 게이트 구조로부터 멀리 떨어진 상기 제1 게이트 구조의 일측의 활성화 영역 내 및 상기 제1 연장부와 제2 연장부 내에 설치된 제2 도핑 영역; 및 상기 제1 게이트 구조로부터 멀리 떨어진 상기 제2 게이트 구조의 일측의 활성화 영역 내 및 제3 연장부와 제4 연장부 내에 설치된 제3 도핑 영역을 더 포함하고, 여기서, 상기 제1 게이트 구조, 상기 제1 도핑 영역 및 제2 도핑 영역은 상기 제1 선택 트랜지스터를 구성하고, 상기 제3 게이트 구조와 상기 제1 연장부 내의 제2 도핑 영역은 상기 제1 안티퓨즈 유닛을 구성하며, 상기 제4 게이트 구조와 상기 제2 연장부 내의 제2 도핑 영역은 상기 제2 안티퓨즈 유닛을 구성하고, 상기 제2 게이트 구조, 상기 제1 도핑 영역 및 제3 도핑 영역은 제2 선택 트랜지스터를 구성하며, 상기 제5 게이트 구조와 상기 제3 연장부 내의 제3 도핑 영역은 제3 안티퓨즈 유닛을 구성하고, 상기 제6 게이트 구조와 상기 제4 연장부 내의 제3 도핑 영역은 제4 안티퓨즈 유닛을 구성한다.
일 실시예에서, 상기 제1 측 및 상기 제2 측은 제1 방향을 따라 대향되게 설치되고, 상기 제1 게이트 구조 및 상기 제2 게이트 구조는 상기 제1 방향을 따라 배열된다.
일 실시예에서, 상기 제3 게이트 구조 및 상기 제4 게이트 구조는 제2 방향을 따라 배열되고, 상기 제2 방향과 상기 제1 방향은 수직되거나 예각 끼인각을 구비한다.
일 실시예에서, 상기 제5 게이트 구조 및 상기 제6 게이트 구조는 상기 제2 방향을 따라 배열되고, 상기 제2 방향과 상기 제1 방향은 수직되거나 예각 끼인각을 구비한다.
일 실시예에서, 상기 안티퓨즈 구조는, 상기 제1 게이트 구조와 상기 제2 게이트 구조 사이에 위치한 제1 도핑 영역에 연결되는 비트 라인 연결 구조를 더 포함하고, 상기 제1 도핑 영역은 상기 비트 라인 연결 구조를 통해 비트 라인에 연결될 수 있다.
일 실시예에서, 상기 안티퓨즈 구조는, 제1 연결 구조 및 제2 연결 구조를 더 포함하고, 상기 제1 연결 구조는, 상기 제3 게이트 구조에 연결되며, 상기 제3 게이트 구조는 상기 제1 연결 구조를 통해 프로그래밍 라인과 연결 가능하고, 상기 제1 연결 구조는 상기 제2 연장부로부터 멀리 떨어진 상기 제1 연장부의 일측에 설치되며; 상기 제2 연결 구조는, 상기 제4 게이트 구조에 연결되고, 상기 제4 게이트 구조는 상기 제2 연결 구조를 통해 다른 하나의 프로그래밍 라인에 연결될 수 있으며, 상기 제4 연결 구조는 상기 제1 연장부로부터 멀리 떨어진 상기 제2 연장부의 일측에 설치된다.
일 실시예에서, 상기 제3 게이트 구조는 상기 제1 연장부에 대응되게 설치된 제3 메인 영역 및 상기 제2 연장부로부터 멀리 떨어진 방향으로 돌출된 제3 서브 영역을 포함하고, 상기 제1 연결 구조는 상기 제3 서브 영역에 연결되며, 상기 제4 게이트 구조는 상기 제2 연장부에 대응되게 설치된 제4 메인 영역 및 상기 제1 연장부로부터 멀리 떨어진 방향으로 돌출된 제4 서브 영역을 포함하고, 상기 제2 연결 구조는 상기 제4 서브 영역에 연결된다.
일 실시예에서, 상기 안티퓨즈 구조는, 제3 연결 구조 및 제4 연결 구조를 더 포함하고, 상기 제3 연결 구조는, 상기 제5 게이트 구조에 연결되며, 상기 제5 게이트 구조는 상기 제3 연결 구조를 통해 프로그래밍 라인에 연결될 수 있고, 상기 제3 연결 구조는 상기 제4 연장부로부터 멀리 떨어진 상기 제3 연장부의 일측에 설치되며; 상기 제4 연결 구조는, 상기 제6 게이트 구조에 연결되고, 상기 제6 게이트 구조는 상기 제4 연결 구조를 통해 다른 하나의 프로그래밍 라인에 연결될 수 있으며, 상기 제4 연결 구조는 상기 제3 연장부로부터 멀리 떨어진 상기 제4 연장부의 일측에 설치된다.
일 실시예에서, 상기 제5 게이트 구조는 상기 제3 연장부에 대응되게 설치된 제5 메인 영역 및 상기 제4 연장부로부터 멀리 떨어진 방향으로 돌출된 제5 서브 영역을 포함하고, 상기 제3 연결 구조는 상기 제5 서브 영역에 연결되며, 상기 제6 게이트 구조는 상기 제4 연장부에 대응되게 설치된 제6 메인 영역 및 상기 제3 연장부로부터 멀리 떨어진 방향으로 돌출된 제6 서브 영역을 포함하고, 상기 제4 연결 구조는 상기 제6 서브 영역에 연결된다.
일 실시예에서, 상기 제1 선택 트랜지스터와 상기 제2 선택 트랜지스터는 제1 축을 대칭축으로 하여 대칭되게 설치되고, 상기 제1 안티퓨즈 유닛과 상기 제3 안티퓨즈 유닛은 상기 제1 축을 대칭축으로 하여 대칭되게 설치되며, 상기 제2 안티퓨즈 유닛과 상기 제3 안티퓨즈 유닛은 상기 제1 축을 대칭축으로 하여 대칭되게 설치된다.
본 출원의 실시예에 기반하여, 안티퓨즈 어레이를 더 제공하고, 상기 안티퓨즈 어레이는, 복수 개의 전술한 안티퓨즈 구조를 포함하며, 복수 개의 상기 안티퓨즈 구조는 제1 방향 및 제2 방향을 따라 어레이로 배열되고, 상기 제1 방향과 상기 제2 방향은 수직되거나 예각 끼인각을 구비한다.
일 실시예에서, 상기 제2 방향에서, 인접된 안티퓨즈 구조의 인접된 안티퓨즈 유닛은 동일한 게이트 구조를 공유한다.
일 실시예에서, 상기 제2 방향을 따라 배열된 안티퓨즈 구조의 제1 선택 트랜지스터는 동일한 게이트 구조를 공유하고, 제2 선택 트랜지스터는 동일한 게이트 구조를 공유한다.
본 출원의 실시예에 기반하여, 메모리를 더 제공하고, 상기 메모리는 전술한 안티퓨즈 어레이를 포함한다.
일 실시예에서, 상기 메모리는, 상기 제1 방향을 따라 배열되고 상기 제2 방향을 따라 연장된 복수 개의 프로그래밍 라인을 더 포함하고, 상기 제2 방향을 따라 배열된 한 행의 안티퓨즈 구조는 4 개의 상기 프로그래밍 라인에 대응되며, 4 개의 상기 프로그래밍 라인은 각각 상기 안티퓨즈 구조의 상기 제1 안티퓨즈 유닛, 상기 제2 안티퓨즈 유닛, 상기 제3 안티퓨즈 유닛 및 상기 제4 안티퓨즈 유닛에 연결된다.
일 실시예에서, 상기 메모리는, 제2 방향을 따라 배열되고 제1 방향을 따라 연장된 복수 개의 비트 라인을 더 포함하고, 상기 제1 방향을 따라 배열된 한 열의 안티퓨즈 구조는 동일한 상기 비트 라인을 공유한다.
본 출원의 실시예에서 제공한 안티퓨즈 구조에서, 제1 유닛과 제2 유닛이 동일한 활성화 영역을 공유하므로, 제1 유닛과 제2 유닛이 상이한 활성화 영역을 사용함으로 인한 활성화 영역 사이의 간격 갭을 소거할 수 있어, 안티퓨즈 구조의 면적을 축소할 수 있고, 이와 동시에, 각 유닛이 두 개의 안티퓨즈 유닛을 포함하고, 또한 각각 독립된 연장부에 설치되므로, 동일한 면적 하에서, 한 배만큼의 개수의 안티퓨즈 유닛을 증가할 수 있으며, 다시 말해, 안티퓨즈 유닛의 설계 개수가 동일한 경우, 본 출원의 안티퓨즈 구조는 다만 약 절반의 면적만 차지하면 되므로, 소형화의 수요를 만족한다.
도 1a는 본 출원의 일부 실시예에서 제공한 안티퓨즈 구조의 예시도이다.
도 1b는 본 출원의 일부 실시예에서 제공한 활성화 영역의 예시도이다.
도 2는 본 출원의 일부 실시예에서 제공한 안티퓨즈 어레이의 예시도이다.
도 3은 본 출원의 일부 실시예에서 제공한 메모리의 예시도이다.
아래 도면을 결합하여 본 출원에서 제공한 안티퓨즈 구조, 안티퓨즈 어레이 및 메모리의 구체적인 실시형태에 대해 상세히 설명한다.
도 1a는 본 출원의 일부 실시예에서 제공한 안티퓨즈 구조의 예시도이고, 도 1b는 본 출원의 일부 실시예에서 제공한 활성화 영역의 예시도이며, 도 1a 및 도 1b를 참조하면, 상기 안티퓨즈 구조(10)는 제1 유닛(101) 및 제2 유닛(102)을 포함한다.
상기 제1 유닛(101)은 제1 선택 트랜지스터, 제1 안티퓨즈 유닛 및 제2 안티퓨즈 유닛을 포함하고, 상기 제2 유닛(102)은 제2 선택 트랜지스터, 제3 안티퓨즈 유닛 및 제4 안티퓨즈 유닛을 포함한다.
여기서, 상기 제1 유닛(101)과 상기 제2 유닛(102)은 활성화 영역(AA)을 공유하고, 상기 활성화 영역(AA)의 제1 측에는 서로 독립적인 제1 연장부(AA1) 및 제2 연장부(AA2)가 연장되어 있고, 상기 활성화 영역(AA)의 제2 측에는 서로 독립적인 제3 연장부(AA3) 및 제4 연장부(AA4)가 연장되어 있으며, 상기 제1 측과 상기 제2 측은 대향되게 설치되고, 상기 제1 안티퓨즈 유닛은 상기 제1 연장부(AA1)에 설치되며, 상기 제2 안티퓨즈 유닛은 상기 제2 연장부(AA2)에 설치되며, 상기 제3 안티퓨즈 유닛은 상기 제3 연장부(AA3)에 설치되고, 상기 제4 안티퓨즈 유닛은 상기 제4 연장부(AA4)에 설치된다.
본 출원의 실시예에서 제공한 안티퓨즈 구조에서, 제1 유닛(101)과 제2 유닛(102)이 동일한 활성화 영역(AA)을 공유하므로, 제1 유닛(101)과 제2 유닛(102)이 상이한 활성화 영역(AA)을 사용함으로 인한 활성화 영역(AA) 사이의 간격 갭을 소거할 수 있어, 안티퓨즈 구조의 면적을 축소할 수 있고, 이와 동시에, 각 유닛이 두 개의 안티퓨즈 유닛을 포함하고, 또한 각각 독립된 연장부에 설치되므로, 동일한 면적 하에서, 한 배만큼의 개수의 안티퓨즈 유닛을 증가할 수 있으며, 다시 말해, 안티퓨즈 유닛의 설계 개수가 동일한 경우, 본 출원의 안티퓨즈 구조는 다만 약 절반의 면적만 차지하면 되므로, 소형화의 수요를 만족한다.
계속하여 도 1a 및 도 1b를 참조하면, 아래에서 구체적으로 상기 제1 선택 트랜지스터, 제1 안티퓨즈 유닛, 제2 안티퓨즈 유닛, 제2 선택 트랜지스터, 제3 안티퓨즈 유닛 및 제4 안티퓨즈 유닛의 구조를 상세히 설명한다.
상기 활성화 영역(AA)의 제1 측에는 서로 독립적인 제1 연장부(AA1) 및 제2 연장부(AA2)가 연장되어 있고, 상기 활성화 영역(AA)의 제2 측에는 서로 독립적인 제3 연장부(AA3) 및 제4 연장부(AA4)가 연장되어 있다. 상기 제1 측 및 상기 제2 측은 제1 방향(예컨대 도면에서의 Y방향)을 따라 대향되게 설치되고, 예컨대, 본 실시예에서, 상기 제1 측은 상기 활성화 영역(AA)의 상단이고, 상기 제2 측은 상기 활성화 영역(AA)의 하단이다.
상기 안티퓨즈 구조는 제1 게이트 구조(G1)를 포함한다. 상기 제1 게이트 구조(G1)는 상기 활성화 영역(AA) 표면에 설치된다. 일부 실시예에서, 상기 제1 게이트 구조(G1)는 제2 방향을 따라 연장된다. 본 실시예에서, 상기 제2 방향은 수평 방향(X 방향)이다.
일부 실시예에서, 상기 안티퓨즈 구조는 제1 워드라인 연결 구조(T1)를 더 포함하고, 상기 제1 게이트 구조(G1)는 상기 제1 워드라인 연결 구조(T1)를 통해 주변 제어 회로에 전기적으로 연결되며, 즉 상기 제1 워드라인 연결 구조(T1)는 전도성 플러그로서 상기 제1 게이트 구조(G1)와 주변 제어 회로의 전기적 연결을 구현한다.
상기 안티퓨즈 구조는 제2 게이트 구조(G2)를 더 포함한다. 상기 제2 게이트 구조(G2)는 상기 활성화 영역(AA) 표면에 설치되고, 상기 제1 게이트 구조(G1)와 간격을 두고 설치된다. 일부 실시예에서, 상기 제1 게이트 구조(G1)와 상기 제2 게이트 구조(G2)는 상이한 워드라인에 연결되어, 제1 유닛(101)과 제2 유닛(102)의 독립적인 제어를 구현한다.
본 실시예에서, 상기 제1 게이트 구조(G1) 및 상기 제2 게이트 구조(G2)는 모두 제2 방향을 따라 연장되며, 상기 제2 게이트 구조(G2)와 상기 제1 게이트 구조(G1)는 제1 방향을 따라 간격을 두고 설치되며, 상기 제1 방향과 상기 제2 방향은 수직되거나 예각 끼인각을 구비한다. 구체적으로, 본 실시예에서, 상기 제1 방향과 상기 제2 방향은 수직되고, 예컨대, 상기 제2 방향은 수평 방향(X 방향)이고, 상기 제1 방향은 세로 방향(Y)의 방향이다. 다른 일부 실시예에서, 상기 제1 방향과 상기 제2 방향은 예각 끼인각을 구비하고, 예컨대, 상기 제2 방향은 수평 방향(X 방향)이며, 상기 제1 방향은 수평 방향과 예각 끼인각을 이루는 방향이다.
일부 실시예에서, 상기 안티퓨즈 구조는 제2 워드라인 연결 구조(T2)를 더 포함하고, 상기 제2 게이트 구조(G2)는 상기 제2 워드라인 연결 구조(T2)를 통해 주변 제어 회로에 전기적으로 연결되며, 즉 상기 제2 워드라인 연결 구조(T2)는 전도성 플러그로서 상기 제2 게이트 구조(G2)와 주변 제어 회로의 전기적 연결을 구현한다.
상기 안티퓨즈 구조는 제3 게이트 구조(G3)를 더 포함하고, 상기 제3 게이트 구조(G3)는 상기 제1 연장부(AA1) 표면에 설치되고, 프로그래밍 라인에 연결될 수 있다. 일부 실시예에서, 상기 제3 게이트 구조(G3)는 제2 방향을 따라 연장되며, 즉 상기 제3 게이트 구조(G3)와 상기 제1 게이트 구조(G1)의 연장 방향은 일치하다. 상기 제1 방향에서, 상기 제3 게이트 구조(G3)와 상기 제1 게이트 구조(G1)는 간격을 두고 설치되고, 상기 제3 게이트 구조(G3)는 상기 제2 게이트 구조(G2)로부터 멀리 떨어진 상기 제1 게이트 구조(G1)의 일측에 설치된다. 상기 제3 게이트 구조(G3)는 다만 상기 제1 연장부(AA1) 표면에만 설치될 뿐, 제2 연장부(AA2)의 표면에 설치되지 않는다.
본 실시예에서, 상기 안티퓨즈 구조는 제1 연결 구조(T3)를 더 포함한다. 상기 제1 연결 구조(T3)는 상기 제3 게이트 구조(G3)에 연결되고, 상기 제3 게이트 구조(G3)는 상기 제1 연결 구조(T3)를 통해 상기 제3 게이트 구조(G3)의 윗층에 위치한 프로그래밍 라인에 연결될 수 있다. 즉 상기 제1 연결 구조(T3)는 전도성 플러그로서 상기 제3 게이트 구조(G3)와 상기 제3 게이트 구조(G3) 윗층의 프로그래밍 라인의 전기적 연결을 구현한다.
본 실시예에서, 상기 제1 연결 구조(T3)는 상기 제2 연장부(AA2)로부터 멀리 떨어진 상기 제1 연장부(AA1)의 일측에 설치된다. 구체적으로, 상기 제3 게이트 구조(G3)는 상기 제1 연장부(AA1)에 대응되게 설치된 제3 메인 영역(G31) 및 상기 제2 연장부(AA2)로부터 멀리 떨어진 방향으로 돌출된 제3 서브 영역(G32)을 포함하며, 즉 상기 제3 메인 영역(G31)과 상기 제1 연장부(AA1)는 대향되게 설치되고, 상기 제3 서브 역(G32)과 상기 제1 연장부(AA1)는 교차되게 설치되며, 상기 제1 연결 구조(T3)는 상기 제2 연장부(AA2)로부터 멀리 떨어진 상기 제3 서브 역(G32)에 연결된다.
상기 안티퓨즈 구조는 제4 게이트 구조(G4)를 더 포함한다. 상기 제4 게이트 구조(G4)는 상기 제2 연장부(AA2) 표면에 설치되고, 프로그래밍 라인에 연결될 수 있다. 일부 실시예에서, 상기 제4 게이트 구조(G4)는 제2 방향을 따라 연장되고, 즉 상기 제4 게이트 구조(G4)와 상기 제1 게이트 구조(G1)의 연장 방향은 일치하다. 상기 제1 방향에서, 상기 제4 게이트 구조(G4)와 상기 제1 게이트 구조(G1)는 간격을 두고 설치되고, 상기 제4 게이트 구조(G4)는 상기 제2 게이트 구조(G2)로부터 멀리 떨어진 상기 제1 게이트 구조(G1)의 일측에 설치되며; 제2 방향에서, 상기 제4 게이트 구조(G4)와 상기 제3 게이트 구조(G3)는 간격을 두고 설치되고, 상기 제4 게이트 구조(G4)는 다만 상기 제2 연장부(AA2) 표면에만 설치될 뿐, 제1 연장부(AA1)의 표면에 설치되지 않는다. 이해할 수 있는 것은, 일부 실시예에서, 상기 제3 게이트 구조(G3)와 상기 제4 게이트 구조(G4)가 제2 방향을 따른 길이는 모두 상기 제1 게이트 구조(G1)가 제2 방향을 따른 길이보다 작다.
본 실시예에서, 상기 안티퓨즈 구조는 제2 연결 구조(T4)를 더 포함한다. 상기 제2 연결 구조(T4)는 상기 제4 게이트 구조(G4)에 연결되고, 상기 제4 게이트 구조(G4)는 상기 제2 연결 구조(T4)를 통해 상기 제4 게이트 구조(G4) 윗층에 위치한 프로그래밍 라인에 연결될 수 있다. 즉 상기 제2 연결 구조(T4)는 전도성 플러그로서 상기 제4 게이트 구조(G4)와 상기 제4 게이트 구조(G4) 윗층의 프로그래밍 라인의 전기적 연결을 구현한다. 일부 실시예에서, 상기 제3 게이트 구조(G3)와 상기 제4 게이트 구조(G4)는 상이한 프로그래밍 라인에 연결되어, 제1 안티퓨즈 유닛와 제2 안티퓨즈 유닛의 독립적인 제어를 구현한다.
본 실시예에서, 상기 제2 연결 구조(T4)는 상기 제1 연장부(AA1)로부터 멀리 떨어진 상기 제2 연장부(AA2)의 일측에 설치된다. 구체적으로, 상기 제4 게이트 구조(G4)는 상기 제2 연장부(AA2)에 대응되게 설치된 제4 메인 영역(G41) 및 상기 제1 연장부(AA1)로부터 멀리 떨어진 방향으로 돌출된 제4 서브 영역(G42)을 포함하고, 즉 상기 제4 메인 영역(G41)과 상기 제2 연장부(AA2)는 대향되게 설치되며, 상기 제4 서브 영역(G42)과 상기 제2 연장부(AA2)는 교차되게 설치되고, 상기 제2 연결 구조(T4)는 상기 제1 연장부(AA1)로부터 멀리 떨어진 상기 제4 서브 영역(G42)에 연결된다.
상기 안티퓨즈 구조는 제5 게이트 구조(G5)를 더 포함한다. 상기 제5 게이트 구조(G5)는 상기 제3 연장부(AA3) 표면에 설치되고, 프로그래밍 라인에 연결될 수 있다. 일부 실시예에서, 상기 제5 게이트 구조(G5)는 제2 방향을 따라 연장되고, 즉 상기 제5 게이트 구조(G5)와 상기 제2 게이트 구조(G2)의 연장 방향은 일치하다. 상기 제1 방향에서, 상기 제5 게이트 구조(G5)와 상기 제2 게이트 구조(G2)는 간격을 두고 설치되고, 상기 제5 게이트 구조(G5)는 상기 제1 게이트 구조(G1)로부터 멀리 떨어진 상기 제2 게이트 구조(G2)의 일측에 설치된다. 상기 제5 게이트 구조(G5)는 다만 상기 제3 연장부(AA3) 표면에만 설치될 뿐, 제4 연장부(AA4)의 표면에 설치되지 않는다.
본 실시예에서, 상기 안티퓨즈 구조는 제3 연결 구조(T5)를 더 포함한다. 상기 제3 연결 구조(T5)는 상기 제5 게이트 구조(G5)에 연결되고, 상기 제5 게이트 구조(G5)는 상기 제3 연결 구조(T5)를 통해 상기 제5 게이트 구조(G5) 윗층에 위치한 프로그래밍 라인에 연결될 수 있다. 즉 상기 제3 연결 구조(T5)는 전도성 플러그로서 상기 제5 게이트 구조(G5)와 상기 제5 게이트 구조(G5) 윗층의 프로그래밍 라인의 전기적 연결을 구현한다.
본 실시예에서, 상기 제3 연결 구조(T5)는 상기 제4 연장부(AA4)로부터 멀리 떨어진 상기 제3 연장부(AA3)의 일측에 설치된다. 구체적으로, 상기 제5 게이트 구조(G5)는 상기 제3 연장부(AA3)에 대응되게 설치된 제5 메인 영역(G51) 및 상기 제4 연장부(AA4)로부터 멀리 떨어진 방향으로 돌출된 제5 서브 영역(G52)을 포함한다. 즉 상기 제5 메인 영역(G51)과 상기 제3 연장부(AA3)는 대향되게 설치되고, 상기 제5 서브 영역(G52)과 상기 제3 연장부(AA3)는 교차되게 설치되며, 상기 제3 연결 구조(T5)는 상기 제3 연장부(AA3)로부터 멀리 떨어진 상기 제5 서브 영역(G52)에 연결된다.
상기 안티퓨즈 구조는 제6 게이트 구조(G6)를 더 포함한다. 상기 제6 게이트 구조(G6)는 상기 제4 연장부(AA4) 표면에 설치되고, 프로그래밍 라인에 연결될 수 있다. 일부 실시예에서, 상기 제6 게이트 구조(G6)는 제2 방향을 따라 연장되고, 즉 상기 제6 게이트 구조(G6)와 상기 제2 게이트 구조(G2)의 연장 방향은 일치하다. 상기 제1 방향에서, 상기 제6 게이트 구조(G6)와 상기 제2 게이트 구조(G2)는 간격을 두고 설치되고, 상기 제6 게이트 구조(G6)는 상기 제1 게이트 구조(G1)로부터 멀리 떨어진 상기 제2 게이트 구조(G2)의 일측에 설치되며; 제2 방향에서, 상기 제6 게이트 구조(G6)와 상기 제5 게이트 구조(G5)는 간격을 두고 설치되고, 상기 제6 게이트 구조(G6)는 다만 상기 제4 연장부(AA4) 표면에만 설치될 뿐, 제3 연장부(AA3)의 표면에 설치되지 않는다. 이해할 수 있는 것은, 일부 실시예에서, 상기 제5 게이트 구조(G5)와 상기 제6 게이트 구조(G6)가 제2 방향을 따른 길이는 모두 상기 제2 게이트 구조(G2)가 제2 방향을 따른 길이보다 작다.
본 실시예에서, 상기 안티퓨즈 구조는 제4 연결 구조(T6)를 더 포함한다. 상기 제4 연결 구조(T6)는 상기 제6 게이트 구조(G6)에 연결되고, 상기 제6 게이트 구조(G6)는 상기 제4 연결 구조(T6)를 통해 상기 제6 게이트 구조(G6) 윗층에 위치한 다른 하나의 프로그래밍 라인에 연결될 수 있다. 즉 상기 제4 연결 구조(T6)는 전도성 플러그로서 상기 제6 게이트 구조(G6)와 상기 제6 게이트 구조(G6) 윗층의 프로그래밍 라인의 전기적 연결을 구현한다. 일부 실시예에서, 상기 제5 게이트 구조(G5)와 상기 제6 게이트 구조(G6)는 상이한 프로그래밍 라인에 연결되어, 제3 안티퓨즈 유닛과 제4 안티퓨즈 유닛의 독립적인 제어를 구현한다.
본 실시예에서, 상기 제4 연결 구조(T6)는 상기 제3 연장부(AA3)로부터 멀리 떨어진 상기 제4 연장부(AA4)의 일측에 설치된다. 구체적으로, 상기 제6 게이트 구조(G6)는 상기 제4 연장부(AA4)에 대응되게 설치된 제6 메인 영역(G61) 및 상기 제3 연장부(AA3)로부터 멀리 떨어진 방향으로 돌출된 제6 서브 영역(G62)을 포함하고, 즉 상기 제6 메인 영역(G61)과 상기 제4 연장부(AA4)는 대향되게 설치되고, 상기 제6 서브 영역(G62)과 상기 제4 연장부(AA4)는 교차되게 설치되며, 상기 제4 연결 구조(T6)는 상기 제6 서브 영역(G62)에 연결된다.
상기 안티퓨즈 구조는 제1 도핑 영역(D1)을 더 포함한다. 상기 제1 도핑 영역(D1)은 상기 제1 게이트 구조(G1)와 상기 제2 게이트 구조(G2) 사이의 활성화 영역(AA) 내에 설치된다. 본 실시예에서, 상기 활성화 영역(AA)은 P형 우물 영역이고, 상기 제1 도핑 영역(D1)은 N형 도핑 영역이다. 다른 실시예에서, 상기 활성화 영역(AA)이 N형 우물 영역이면, 상기 제1 도핑 영역(D1)은 P형 도핑 영역이다.
상기 안티퓨즈 구조는 비트 라인 연결 구조(BLC)를 더 포함한다. 상기 비트 라인 연결 구조(BLC)는 상기 제1 게이트 구조(G1) 및 상기 제2 게이트 구조 사이에 위치한 제1 도핑 영역(D1)에 연결되고, 상기 제1 도핑 영역(D1)은 상기 비트 라인 연결 구조(BLC)를 통해 비트 라인에 연결될 수 있다. 즉 상기 비트 라인 연결 구조(BLC)는 상기 제1 도핑 영역(D1)과 비트 라인을 연결하는 전도성 플러그로서, 상기 비트 라인과 상기 제1 도핑 영역(D1)의 전기적 연결을 구현한다.
상기 안티퓨즈 구조는 제2 도핑 영역(D2)을 더 포함한다. 상기 제2 도핑 영역(D2)은 상기 제2 게이트 구조(G2)로부터 멀리 떨어진 상기 제1 게이트 구조(G1)의 일측의 활성화 영역(AA) 내 및 상기 제1 연장부(AA1)와 상기 제2 연장부(AA2) 내에 설치된다. 본 실시예에서, 상기 제2 도핑 영역(D2)은 상기 제1 도핑 영역(D1)의 도핑 타입과 동일하고, 상기 활성화 영역(AA)의 도핑 타입과 반대이며, 상기 활성화 영역(AA)이 P형 우물 영역이면, 상기 제2 도핑 영역(D2)은 N형 도핑 영역이다. 다른 실시예에서, 상기 활성화 영역(AA)이 N형 우물 영역이면, 상기 제2 도핑 영역(D2)은 P형 도핑 영역이다.
상기 안티퓨즈 구조는 제3 도핑 영역(D3)을 더 포함한다. 상기 제3 도핑 영역(D3)은 상기 제1 게이트 구조(G1)로부터 멀리 떨어진 상기 제2 게이트 구조(G2)의 일측의 활성화 영역(AA) 내 및 제3 연장부(AA3)와 제4 연장부(AA4) 내에 설치된다. 본 실시예에서, 상기 제3 도핑 영역(D3)은 상기 제1 도핑 영역(D1)의 도핑 타입과 동일하고, 상기 활성화 영역(AA)의 도핑 타입과 반대이며, 상기 활성화 영역(AA)이 P형 우물 영역이면, 상기 제3 도핑 영역(D3)은 N형 도핑 영역이다. 다른 실시예에서, 상기 활성화 영역(AA)이 N형 우물 영역이면, 상기 제3 도핑 영역(D3)은 P형 도핑 영역이다.
여기서, 상기 제1 게이트 구조(G1), 상기 제1 게이트 구조(G1) 아래쪽의 활성화 영역(AA), 상기 제1 도핑 영역(D1) 및 상기 제2 도핑 영역(D2)은 상기 제1 선택 트랜 지스터를 구성한다. 상기 제2 도핑 영역(D2)은 상기 제1 연장부(AA1) 내에 위치하고, 상기 제3 게이트 구조(G3)와 상기 제3 게이트 구조(G3) 아래쪽에 위치한 제2 도핑 영역(D2)은 제1 안티퓨즈 유닛을 구성한다. 상기 제2 도핑 영역(D2)은 또한 상기 제2 연장부(AA2) 내에 위치하므로, 상기 제4 게이트 구조(G4)와 상기 제4 게이트 구조(G4) 아래쪽에 위치한 제2 도핑 영역(D2)은 제2 안티퓨즈 유닛을 구성한다.
본 실시예에서, 상기 제3 게이트 구조(G3)의 제3 메인 영역(G31)은 유효 영역으로서 상기 제2 도핑 영역(D2)과 상기 제1 안티퓨즈 유닛을 구성하고, 상기 제4 게이트 구조(G4)의 제4 메인 영역(G41)은 유효 영역으로서 상기 제2 도핑 영역(D2)과 상기 제2 안티퓨즈 유닛을 구성한다.
상기 제2 게이트 구조(G2), 상기 제2 게이트 구조(G2) 아래쪽의 활성화 영역(AA), 상기 제1 도핑 영역(D1) 및 제3 도핑 영역(D3)은 제2 선택 트랜지스터를 구성한다. 상기 제3 도핑 영역(D3)은 상기 제3 연장부(AA3) 내에 위치하므로, 상기 제5 게이트 구조(G5)와 상기 제5 게이트 구조(G5) 아래쪽에 위치한 제3 도핑 영역(D3)은 제3 안티퓨즈 유닛을 구성한다. 상기 제3 도핑 영역(D3)은 또한 상기 제4 연장부(AA4) 내에 위치하므로, 상기 제6 게이트 구조(G6)와 상기 제6 게이트 구조(G6) 아래쪽에 위치한 제3 도핑 영역(D3)은 제4 안티퓨즈 유닛을 구성한다.
본 실시예에서, 상기 제5 게이트 구조(G5)의 제5 메인 영역(G51)은 유효 영역으로서 상기 제3 도핑 영역(D3)과 상기 제3 안티퓨즈 유닛을 구성하고, 상기 제6 게이트 구조(G6)의 제6 메인 영역(G61)은 유효 영역으로서 상기 제3 도핑 영역(D3)과 상기 제3 안티퓨즈 유닛을 구성한다.
본 실시예에서, 상기 제1 선택 트랜지스터와 상기 제2 선택 트랜지스터는 제1 축(O)을 대칭축으로 하여 대칭되게 설치되고, 상기 제1 안티퓨즈 유닛과 상기 제3 안티퓨즈 유닛은 상기 제1 축(O)을 대칭축으로 하여 대칭되게 설치되며, 상기 제2 안티퓨즈 유닛과 상기 제4 안티퓨즈 유닛은 상기 제1 축(O)을 대칭축으로 하여 대칭되게 설치되어, 안티퓨즈 구조의 레이아웃 설계의 간소화에 유리하여, 이용률이 향상된다.
이해할 수 있는 것은, 본 출원의 실시예에서, 상기 제1 게이트 구조(G1), 제2 게이트 구조(G2), 제3 게이트 구조(G3), 제4 게이트 구조(G4), 제5 게이트 구조(G5) 및 제6 게이트 구조(G6)는 모두 게이트(도면에서 표시되지 않음) 및 게이트와 활성화 영역(AA) 사이에 위치한 게이트 유전층(도면에 표시되지 않음)을 포함하여, 게이트 구조의 기본 기능을 구현한다. 여기서, 상기 게이트의 재료는 다결정 실리콘(poly)일 수 있고, 상기 게이트 유전층의 재료는 산화 규소, 하이 K 유전 재료 등일 수 있다.
본 출원의 실시예에서 제공한 안티퓨즈 구조에서, 제1 유닛(101)과 제2 유닛(102)이 동일한 활성화 영역(AA)을 공유하여, 제1 유닛(101)과 제2 유닛(102)이 상이한 활성화 영역(AA)을 사용함으로 인한 활성화 영역(AA) 사이의 간격 갭을 소거할 수 있어, 안티퓨즈 구조의 면적을 축소할 수 있고, 이와 동시에, 각 유닛이 두 개의 안티퓨즈 유닛을 포함하고, 또한 독립된 연장부에 각각 설치되므로, 동일한 면적에서, 한 배만큼의 개수의 안티퓨즈 유닛을 증가할 수 있으며, 다시 말해, 안티퓨즈 유닛의 설계 개수가 동일한 경우, 본 출원의 안티퓨즈 구조는 다만 약 절반의 면적만 차지하면 되므로, 소형화의 수요를 만족한다.
본 출원의 일부 실시예에서 안티퓨즈 어레이를 더 제공하고, 도 2를 참조하면, 도 2는 안티퓨즈 어레이의 예시도이며, 상기 안티퓨즈 어레이는 복수 개의 전술한 안티퓨즈 구조를 포함한다. 복수 개의 상기 안티퓨즈 구조는 제1 방향 및 제2 방향을 따라 어레이로 배열되며, 상기 제1 방향과 상기 제2 방향은 수직되거나 예각 끼인각을 구비한다. 본 실시예에서, 상기 제1 방향은 세로 방향(Y)의 방향이고, 상기 제2 방향은 수평 방향(X 방향)이다. 도 2에서 예시적으로 각각 안티퓨즈 구조 20A, 20B, 20C, 20D, 20E 및 20F인 6 개의 안티퓨즈 구조를 도시하였지만, 여기서, 3 개의 안티퓨즈 구조는 한 그룹으로서 제2 방향을 따라 배열되어, 한 행을 형성하고, 상이한 행의 안티퓨즈 유닛은 제1 방향을 따라 배열되어, 한 열을 형성한다. 예컨대, 안티퓨즈 구조 20A, 20B 및 20C는 제2 방향을 따라 배열되어, 제1 행을 형성하고; 안티퓨즈 구조 20D, 20E 및 20F는 제2 방향을 따라 배열되어, 제2 행을 형성하며; 안티퓨즈 구조 20A 및 20D는 제1 방향을 따라 배열되어, 제1 열을 형성하고; 안티퓨즈 구조 20B 및 20E는 제1 방향을 따라 배열되어, 제2 열을 형성하며; 안티퓨즈 구조 20C 및 20F는 제1 방향을 따라 배열되어, 제3 열을 형성한다.
본 출원의 실시예에서 제공한 안티퓨즈 어레이에서, 안티퓨즈 구조의 제1 유닛(101)(도 1a를 참조)과 제2 유닛(102)(도 1a를 참조)이 동일한 활성화 영역(AA)(도 1a와 도 1b를 참조)을 공유하므로, 제1 유닛(101)과 제2 유닛(102)이 상이한 활성화 영역(AA)을 사용함으로 인한 활성화 영역(AA) 사이의 간격 갭을 소거할 수 있어, 안티퓨즈 구조의 면적을 축소할 수 있고, 동시에, 각 유닛이 두 개의 안티퓨즈 유닛을 포함하고, 또한 독립된 연장부에 각각 설치되므로, 동일한 면적에서, 한 배만큼의 개수의 안티퓨즈 유닛을 증가할 수 있으며, 다시 말해, 안티퓨즈 유닛의 설계 개수가 동일한 경우, 본 출원의 안티퓨즈 구조는 다만 약 절반의 면적만 차지하면 되므로, 소형화의 수요를 만족한다.
본 실시예에서, 상기 제2 방향(즉 수평 방향(X 방향))에서, 인접된 안티퓨즈 구조의 인접된 안티퓨즈 유닛이 동일한 게이트 구조를 공유(적어도 동일한 게이트 구조의 게이트를 공유함)하므로, 두 개의 게이트 구조를 사용함으로 인해 필연적으로 존재하는 갭을 소거함으로써, 인접된 안티퓨즈 구조 사이의 거리가 축소되고, 안티퓨즈 어레이가 차지하는 공간을 추가로 감소시킨다.
예컨대, 도 2를 참조하면, 상기 제2 방향(즉 수평 방향(X 방향))에서, 안티퓨즈 구조 20A와 안티퓨즈 구조 20B는 인접되고, 안티퓨즈 구조 20A의 제2 안티퓨즈 유닛과 안티퓨즈 구조 20B의 제1 안티퓨즈 유닛은 인접되며, 안티퓨즈 구조 20A의 제4 안티퓨즈 유닛과 안티퓨즈 구조 20B의 제3 안티퓨즈 유닛은 인접되고; 안티퓨즈 구조 20A의 제2 안티퓨즈 유닛과 안티퓨즈 구조 20B의 제1 안티퓨즈 유닛은 동일한 게이트 구조 21을 공유하고, 즉 상기 게이트 구조 21은 상기 안티퓨즈 구조 20A의 제2 연장부(AA2)(도 1a를 참조) 위쪽으로부터 상기 안티퓨즈 구조 20B의 제1 연장부(AA1)(도 1a를 참조) 위쪽까지 연장되며; 안티퓨즈 구조 20A의 제4 안티퓨즈 유닛과 안티퓨즈 구조 20B의 제3 안티퓨즈 유닛은 동일한 게이트 구조 22를 공유하고, 즉 상기 게이트 구조 22는 상기 안티퓨즈 구조 20A의 제4 연장부(AA4)(도 1a를 참조) 위쪽으로부터 상기 안티퓨즈 구조 20B의 제3 연장부(AA3)(도 1a를 차모) 위쪽까지 연장된다.
또 예컨대, 도 2를 참조하면, 상기 제2 방향(즉 수평 방향(X 방향))에서, 안티퓨즈 구조 20B와 안티퓨즈 구조 20C는 인접되고, 안티퓨즈 구조 20B의 제2 안티퓨즈 유닛과 안티퓨즈 구조 20C의 제1 안티퓨즈 유닛은 인접되며, 안티퓨즈 구조 20B의 제4 안티퓨즈 유닛과 안티퓨즈 구조 20C의 제3 안티퓨즈 유닛은 인접되고; 안티퓨즈 구조 20B의 제2 안티퓨즈 유닛과 안티퓨즈 구조 20C의 제1 안티퓨즈 유닛은 동일한 게이트 구조 23을 공유하고, 즉 상기 게이트 구조 23은 상기 안티퓨즈 구조 20B의 제2 연장부(AA2)(도 1a를 참조) 위쪽으로부터 상기 안티퓨즈 구조 20C의 제1 연장부(AA1)(도 1a를 참조) 위쪽까지 연장되며; 안티퓨즈 구조 20B의 제4 안티퓨즈 유닛과 안티퓨즈 구조 20C의 제3 안티퓨즈 유닛은 동일한 게이트 구조 24를 공유하고, 즉 상기 게이트 구조 24는 상기 안티퓨즈 구조 20B의 제4 연장부(AA4)(도 1a를 참조) 위쪽으로부터 상기 안티퓨즈 구조 20C의 제3 연장부(AA3)(도 1a를 참조) 위쪽까지 연장된다.
본 실시예에서, 상기 안티퓨즈 구조 20A의 제2 안티퓨즈 유닛과 안티퓨즈 구조 20B의 제1 안티퓨즈 유닛이 동일한 게이트 구조 21을 공유하므로, 다만 하나의 연결 구조를 설치하여 상기 게이트 구조를 상기 게이트 구조에 대응되는 프로그래밍 라인에 전기적으로 연결시킬 수 있어, 연결 구조의 개수를 감소할 수 있다. 마찬가지로, 다만 하나의 연결 구조를 설치하여 상기 게이트 구조 22를 상기 게이트 구조 22에 대응되는 프로그래밍 라인에 전기적으로 연결시키고, 상기 게이트 구조 23을 상기 게이트 구조 23에 대응되는 프로그래밍 라인에 전기적으로 연결시키며, 상기 게이트 구조 24를 상기 게이트 구조 24에 대응되는 프로그래밍 라인에 전기적으로 연결시킬 수도 있다.
본 실시예에서, 상기 제2 방향을 따라 배열된 안티퓨즈 구조의 제1 선택 트랜지스터는 동일한 게이트 구조를 공유하고, 제2 선택 트랜지스터는 동일한 게이트 구조를 공유하므로, 두 개의 게이트 구조를 사용함으로 인해 필연적으로 존재하는 갭을 소거함으로써, 인접된 안티퓨즈 구조 사이의 거리가 축소되고, 안티퓨즈 어레이가 차지하는 공간을 추가로 감소시킨다.
예컨대, 도 2를 참조하면, 제1 행의 안티퓨즈 구조 20A, 20B, 20C의 제1 선택 트랜지스터는 동일한 게이트 구조 25(적어도 동일한 게이트 구조 25의 게이트를 공유함)를 공유하고, 제2 선택 트랜지스터는 동일한 게이트 구조 26(적어도 동일한 게이트 구조 26의 게이트를 공유함)을 공유하며; 제2 행에 위치한 안티퓨즈 구조 20D, 20E, 20F의 제1 선택 트랜지스터는 동일한 게이트 구조 27(적어도 동일한 게이트 구조 27의 게이트를 공유함)을 공유하고, 제2 선택 트랜지스터는 동일한 게이트 구조 28(적어도 동일한 게이트 구조 28의 게이트를 공유함)을 공유한다. 이해할 수 있는 것은, 상기 게이트 구조 25, 26, 27, 28 중의 게이트는 모두 워드라인(즉 워드라인의 일부를 선택 트랜지스터의 게이트로 사용함)이고, 워드라인은 주변 제어 회로의 제어를 받아, 상기 제1 선택 트랜지스터 및 제2 선택 트랜지스터로 하여금 도통되거나 턴 오프되도록 한다.
본 실시예에서, 상기 제2 방향을 따라 배열된 안티퓨즈 구조의 제1 선택 트랜지스터가 동일한 게이트 구조를 공유하므로, 다만 하나의 워드라인 연결 구조를 설치하여 상기 게이트 구조를 주변 제어 회로에 대응되게 연결시킬 수 있고; 마찬가지로, 상기 제2 방향을 따라 배열된 안티퓨즈 구조의 제2 선택 트랜지스터가 동일한 게이트 구조를 공유하므로, 다만 하나의 워드라인 연결 구조를 설치하여 상기 게이트 구조를 주변 제어 회로에 대응되게 연결시킬 수도 있다.
본 출원의 실시예는 메모리를 더 제공하고, 도 3을 참조하면, 도 3은 본 발명의 일부 실시예에서 제공한 메모리의 구조 예시도이다. 상기 메모리는 전술한 안티퓨즈 어레이를 포함한다.
상기 메모리는 상기 제1 방향(예컨대 도면에서의 Y방향)을 따라 배열되고 상기 제2 방향(예컨대 도면에서의 X방향)을 따라 연장된 복수 개의 프로그래밍 라인을 더 포함한다. 여기서, 상기 제2 방향을 따라 배열된 한 행의 안티퓨즈 구조는 4 개의 상기 프로그래밍 라인에 대응되며, 4 개의 상기 프로그래밍 라인은 각각 상기 안티퓨즈 구조의 상기 제1 안티퓨즈 유닛, 상기 제2 안티퓨즈 유닛, 상기 제3 안티퓨즈 유닛 및 상기 제4 안티퓨즈 유닛에 연결된다. 설명해야 할 것은, 동일한 안티퓨즈 구조의 제1 안티퓨즈 유닛, 제2 안티퓨즈 유닛, 제3 안티퓨즈 유닛 및 제4 안티퓨즈 유닛은 각각 상이한 프로그래밍 라인에 연결되어, 구별 제어를 구현한다. 도 3에서 본 출원의 실시예에서 제공한 메모리의 구조를 명확하게 나타내기 위해, 상기 프로그래밍 라인을 점선으로 도시한다. 이해할 수 있는 것은, 상기 프로그래밍 라인과 상기 안티퓨즈 구조는 상이한 구조층에 위치할 수 있다.
예컨대, 상기 제2 방향(예컨대 도면에서의 X방향)을 따라 배열된 한 행의 안티퓨즈 구조는 안티퓨즈 구조 30A, 30B, 30C, 30D, 30E 및 30F를 포함한다. 상기 행의 안티퓨즈 구조는 각각 프로그래밍 라인 31A, 프로그래밍 라인 31B, 프로그래밍 라인 31C 및 프로그래밍 라인 31D인 4 개의 상기 프로그래밍 라인에 대응된다.
상기 프로그래밍 라인 30A는 연결 구조 32A를 통해 안티퓨즈 구조 30A의 제1 안티퓨즈 유닛에 연결되고, 연결 구조 32B를 통해 안티퓨즈 구조 30B의 제2 안티퓨즈 유닛 및 안티퓨즈 구조 30C의 제1 안티퓨즈 유닛에 연결되며, 연결 구조 32C를 통해 안티퓨즈 구조 30D의 제2 안티퓨즈 유닛 및 안티퓨즈 구조 30E의 제1 안티퓨즈 유닛에 연결되고, 연결 구조 32D를 통해 안티퓨즈 구조 30F의 제2 안티퓨즈 유닛에 연결된다.
상기 프로그래밍 라인30B는 연결 구조 32E를 통해 안티퓨즈 구조 30A의 제2 안티퓨즈 유닛 및 안티퓨즈 유닛 30B의 제1 안티퓨즈 유닛에 연결되고, 연결 구조 32F를 통해 안티퓨즈 구조 30C의 제2 안티퓨즈 유닛 및 안티퓨즈 구조 30D의 제1 안티퓨즈 유닛에 연결되며, 연결 구조 32G를 통해 안티퓨즈 구조 30E의 제2 안티퓨즈 유닛 및 안티퓨즈 구조 30F의 제1 안티퓨즈 유닛에 연결된다.
상기 프로그래밍 라인 30C는 연결 구조 32H를 통해 안티퓨즈 구조 30A의 제4 안티퓨즈 유닛 및 안티퓨즈 유닛30B의 제3 안티퓨즈 유닛에 연결되고, 연결 구조 32I 를 통해 안티퓨즈 구조 30C의 제4 안티퓨즈 유닛 및 안티퓨즈 구조 30D의 제3 안티퓨즈 유닛에 연결되며, 연결 구조 32J를 통해 안티퓨즈 구조 30E의 제4 안티퓨즈 유닛 및 안티퓨즈 구조 30F의 제3 안티퓨즈 유닛에 연결된다.
상기 프로그래밍 라인 30D는 연결 구조 32K를 통해 안티퓨즈 구조 30A의 제3 안티퓨즈 유닛에 연결되고, 연결 구조 32L을 통해 안티퓨즈 구조 30B의 제4 안티퓨즈 유닛 및 안티퓨즈 구조 30C의 제3 안티퓨즈 유닛에 연결되며, 연결 구조 32M을 통해 안티퓨즈 구조 30D의 제4 안티퓨즈 유닛 및 안티퓨즈 구조 30E의 제3 안티퓨즈 유닛에 연결되고, 연결 구조 32N을 통해 안티퓨즈 구조 30F의 제4 안티퓨즈 유닛에 연결된다.
본 실시예에서, 상기 메모리는, 제2 방향을 따라 배열되고 제1 방향을 따라 연장된 복수 개의 비트 라인을 더 포함하고, 상기 제1 방향을 따라 배열된 한 열의 안티퓨즈 구조는 동일한 상기 비트 라인을 공유한다. 상기 비트 라인은 비트 라인 연결 구조(BLC)를 통해 상기 안티퓨즈 구조에 연결된다.
구체적으로, 도 3에 도시된 바와 같이, 상기 메모리는 제2 방향(예컨대 도면에서의 X방향)을 따라 배열되고 제1 방향(예컨대 도면에서의 Y방향)을 따라 연장된 복수 개의 비트 라인 BL1, BL2, BL3, BL4, BL5 및 BL6을 포함한다. 동일한 열의 안티퓨즈 구조는 동일한 비트 라인을 공유하고, 예컨대, 제1 방향을 따라 배열된 안티퓨즈 구조 30A 및 30G는 한 열을 구성하므로, 안티퓨즈 구조 30A 및 30G는 동일한 비트 라인 BL1을 공유한다. 상기 비트 라인 BL1은 각각 비트 라인 연결 구조(BLC)를 통해 상기 안티퓨즈 구조 30A 및 30G에 전기적으로 연결된다. 도 3에서 본 출원의 실시예에서 제공한 메모리의 구조를 명확하게 나타내기 위해, 상기 비트 라인을 점선으로 도시한다. 이해할 수 있는 것은, 상기 비트 라인과 상기 안티퓨즈 구조는 상이한 구조층에 위치할 수 있고, 상기 비트 라인과 상기 프로그래밍 라인도 상이한 구조층에 위치할 수 있다. 본 출원의 실시예에서 제공한 메모리는 안티퓨즈 유닛의 설계 개수가 동일한 경우, 안티퓨즈 어레이가 단지 약 절반의 면적을 차지하면 되므로, 소형화의 수요를 만족한다.
위에서 전술한 것은 다만 본 출원의 바람직한 실시형태이고, 지적해야 할 것은, 본 분야의 통상의 기술자는, 본 발명의 원리를 벗어나지 않는 전제 하에, 일정한 개선 및 수정을 수행할 수 있으며, 이러한 개진 및 수정도 본 출원의 보호 범위인 것으로 간주해야 한다.

Claims (17)

  1. 안티퓨즈 구조로서,
    제1 선택 트랜지스터, 제1 안티퓨즈 유닛 및 제2 안티퓨즈 유닛을 포함하는 제1 유닛; 및
    제2 선택 트랜지스터, 제3 안티퓨즈 유닛 및 제4 안티퓨즈 유닛을 포함하는 제2 유닛을 포함하고,
    상기 제1 유닛과 상기 제2 유닛은 활성화 영역을 공유하고, 상기 활성화 영역의 제1 측에는 서로 독립적인 제1 연장부 및 제2 연장부가 연장되며, 상기 활성화 영역의 제2 측에는 서로 독립적인 제3 연장부 및 제4 연장부가 연장되고, 상기 제1 측과 상기 제2 측은 대향되게 설치되며, 상기 제1 안티퓨즈 유닛은 상기 제1 연장부에 설치되고, 상기 제2 안티퓨즈 유닛은 상기 제2 연장부에 설치되며, 상기 제3 안티퓨즈 유닛은 상기 제3 연장부에 설치되고, 상기 제4 안티퓨즈 유닛은 상기 제4 연장부에 설치되는 것을 특징으로 하는 안티퓨즈 구조.
  2. 제1항에 있어서,
    상기 안티퓨즈 구조는,
    상기 활성화 영역 표면에 설치된 제1 게이트 구조;
    상기 활성화 영역 표면에 설치되고, 상기 제1 게이트 구조와 간격을 두고 설치된 제2 게이트 구조;
    상기 제1 연장부 표면에 설치된 제3 게이트 구조;
    상기 제2 연장부 표면에 설치된 제4 게이트 구조;
    상기 제3 연장부 표면에 설치된 제5 게이트 구조;
    상기 제4 연장부 표면에 설치된 제6 게이트 구조;
    상기 제1 게이트 구조와 상기 제2 게이트 구조 사이의 활성화 영역 내에 설치된 제1 도핑 영역;
    상기 제2 게이트 구조로부터 멀리 떨어진 상기 제1 게이트 구조의 일측의 활성화 영역 내 및 상기 제1 연장부와 제2 연장부 내에 설치된 제2 도핑 영역; 및
    상기 제1 게이트 구조로부터 멀리 떨어진 상기 제2 게이트 구조의 일측의 활성화 영역 내 및 제3 연장부와 제4 연장부 내에 설치된 제3 도핑 영역을 더 포함하고,
    상기 제1 게이트 구조, 상기 제1 도핑 영역 및 제2 도핑 영역은 상기 제1 선택 트랜지스터를 구성하고, 상기 제3 게이트 구조와 상기 제1 연장부 내의 제2 도핑 영역은 상기 제1 안티퓨즈 유닛을 구성하며, 상기 제4 게이트 구조와 상기 제2 연장부 내의 제2 도핑 영역은 상기 제2 안티퓨즈 유닛을 구성하고, 상기 제2 게이트 구조, 상기 제1 도핑 영역 및 제3 도핑 영역은 제2 선택 트랜지스터를 구성하며, 상기 제5 게이트 구조와 상기 제3 연장부 내의 제3 도핑 영역은 제3 안티퓨즈 유닛을 구성하고, 상기 제6 게이트 구조와 상기 제4 연장부 내의 제3 도핑 영역은 제4 안티퓨즈 유닛을 구성하는 것을 특징으로 하는 안티퓨즈 구조.
  3. 제2항에 있어서,
    상기 제1 측 및 상기 제2 측은 제1 방향을 따라 대향되게 설치되고, 상기 제1 게이트 구조 및 상기 제2 게이트 구조는 상기 제1 방향을 따라 배열되는 것을 특징으로 하는 안티퓨즈 구조.
  4. 제3항에 있어서,
    상기 제3 게이트 구조 및 상기 제4 게이트 구조는 제2 방향을 따라 배열되고, 상기 제2 방향과 상기 제1 방향은 수직되거나 예각 끼인각을 구비하는 것을 특징으로 하는 안티퓨즈 구조.
  5. 제3항에 있어서,
    상기 제5 게이트 구조 및 상기 제6 게이트 구조는 상기 제2 방향을 따라 배열되고, 상기 제2 방향과 상기 제1 방향은 수직되거나 예각 끼인각을 구비하는 것을 특징으로 하는 안티퓨즈 구조.
  6. 제2항에 있어서,
    상기 안티퓨즈 구조는,
    상기 제1 게이트 구조와 상기 제2 게이트 구조 사이에 위치한 제1 도핑 영역에 연결되는 비트 라인 연결 구조를 더 포함하고, 상기 제1 도핑 영역은 상기 비트 라인 연결 구조를 통해 비트 라인에 연결 가능한 것을 특징으로 하는 안티퓨즈 구조.
  7. 제2항에 있어서,
    상기 안티퓨즈 구조는, 제1 연결 구조 및 제2 연결 구조를 더 포함하고,
    상기 제1 연결 구조는, 상기 제3 게이트 구조에 연결되며, 상기 제3 게이트 구조는 상기 제1 연결 구조를 통해 프로그래밍 라인과 연결 가능하고, 상기 제1 연결 구조는 상기 제2 연장부로부터 멀리 떨어진 상기 제1 연장부의 일측에 설치되며;
    상기 제2 연결 구조는, 상기 제4 게이트 구조에 연결되고, 상기 제4 게이트 구조는 상기 제2 연결 구조를 통해 다른 하나의 프로그래밍 라인과 연결 가능하며, 상기 제4 연결 구조는 상기 제1 연장부로부터 멀리 떨어진 상기 제2 연장부의 일측에 설치되는 것을 특징으로 하는 안티퓨즈 구조.
  8. 제7항에 있어서,
    상기 제3 게이트 구조는 상기 제1 연장부에 대응되게 설치된 제3 메인 영역 및 상기 제2 연장부로부터 멀리 떨어진 방향으로 돌출된 제3 서브 영역을 포함하고, 상기 제1 연결 구조는 상기 제3 서브 영역에 연결되며, 상기 제4 게이트 구조는 상기 제2 연장부에 대응되게 설치된 제4 메인 영역 및 상기 제1 연장부로부터 멀리 떨어진 방향으로 돌출된 제4 서브 영역을 포함하고, 상기 제2 연결 구조는 상기 제4 서브 영역에 연결되는 것을 특징으로 하는 안티퓨즈 구조.
  9. 제2항에 있어서,
    상기 안티퓨즈 구조는, 제3 연결 구조 및 제4 연결 구조를 더 포함하고,
    상기 제3 연결 구조는, 상기 제5 게이트 구조에 연결되며, 상기 제5 게이트 구조는 상기 제3 연결 구조를 통해 프로그래밍 라인과 연결 가능하고, 상기 제3 연결 구조는 상기 제4 연장부로부터 멀리 떨어진 상기 제3 연장부의 일측에 설치되며;
    상기 제4 연결 구조는, 상기 제6 게이트 구조에 연결되고, 상기 제6 게이트 구조는 상기 제4 연결 구조를 통해 다른 하나의 프로그래밍 라인과 연결 가능하며, 상기 제4 연결 구조는 상기 제3 연장부로부터 멀리 떨어진 상기 제4 연장부의 일측에 설치되는 것을 특징으로 하는 안티퓨즈 구조.
  10. 제9항에 있어서,
    상기 제5 게이트 구조는, 상기 제3 연장부에 대응되게 설치된 제5 메인 영역 및 상기 제4 연장부로부터 멀리 떨어진 방향으로 돌출된 제5 서브 영역을 포함하고, 상기 제3 연결 구조는 상기 제5 서브 영역에 연결되며, 상기 제6 게이트 구조는 상기 제4 연장부에 대응되게 설치된 제6 메인 영역 및 상기 제3 연장부로부터 멀리 떨어진 방향으로 돌출된 제6 서브 영역을 포함하고, 상기 제4 연결 구조는 상기 제6 서브 영역에 연결되는 것을 특징으로 하는 안티퓨즈 구조.
  11. 제1항에 있어서,
    상기 제1 선택 트랜지스터와 상기 제2 선택 트랜지스터는 제1 축을 대칭축으로 하여 대칭되게 설치되고, 상기 제1 안티퓨즈 유닛과 상기 제3 안티퓨즈 유닛은 상기 제1 축을 대칭축으로 하여 대칭되게 설치되며, 상기 제2 안티퓨즈 유닛과 상기 제3 안티퓨즈 유닛은 상기 제1 축을 대칭축으로 하여 대칭되게 설치되는 것을 특징으로 하는 안티퓨즈 구조.
  12. 안티퓨즈 어레이로서,
    복수 개의 제1항에 따른 안티퓨즈 구조를 포함하고, 복수 개의 상기 안티퓨즈 구조는 제1 방향 및 제2 방향을 따라 어레이로 배열되며, 상기 제1 방향과 상기 제2 방향은 수직되거나 예각 끼인각을 구비하는 것을 특징으로 하는 안티퓨즈 어레이.
  13. 제12항에 있어서,
    상기 제2 방향에서, 인접된 안티퓨즈 구조의 인접된 안티퓨즈 유닛은 동일한 게이트 구조를 공유하는 것을 특징으로 하는 안티퓨즈 어레이.
  14. 제12항에 있어서,
    상기 제2 방향을 따라 배열된 안티퓨즈 구조의 제1 선택 트랜지스터는 동일한 게이트 구조를 공유하고, 제2 선택 트랜지스터는 동일한 게이트 구조를 공유하는 것을 특징으로 하는 안티퓨즈 어레이.
  15. 메모리로서,
    제12항에 따른 안티퓨즈 어레이를 포함하는 것을 특징으로 하는 메모리.
  16. 제15항에 있어서,
    상기 메모리는, 상기 제1 방향을 따라 배열되고 상기 제2 방향을 따라 연장된 복수 개의 프로그래밍 라인을 더 포함하고, 상기 제2 방향을 따라 배열된 한 행의 안티퓨즈 구조는 4 개의 상기 프로그래밍 라인에 대응되며, 4 개의 상기 프로그래밍 라인은 각각 상기 안티퓨즈 구조의 상기 제1 안티퓨즈 유닛, 상기 제2 안티퓨즈 유닛, 상기 제3 안티퓨즈 유닛 및 상기 제4 안티퓨즈 유닛에 연결되는 것을 특징으로 하는 메모리.
  17. 제15항에 있어서,
    상기 메모리는, 제2 방향을 따라 배열되고 제1 방향을 따라 연장된 복수 개의 비트 라인을 더 포함하고, 상기 제1 방향을 따라 배열된 한 열의 안티퓨즈 구조는 동일한 상기 비트 라인을 공유하는 것을 특징으로 하는 메모리.
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