KR20220043812A - Mv 디바이스용 리세싱된 게이트 전극 주변의 보다 두꺼운 코너의 게이트 유전체 구조물 - Google Patents

Mv 디바이스용 리세싱된 게이트 전극 주변의 보다 두꺼운 코너의 게이트 유전체 구조물 Download PDF

Info

Publication number
KR20220043812A
KR20220043812A KR1020210005360A KR20210005360A KR20220043812A KR 20220043812 A KR20220043812 A KR 20220043812A KR 1020210005360 A KR1020210005360 A KR 1020210005360A KR 20210005360 A KR20210005360 A KR 20210005360A KR 20220043812 A KR20220043812 A KR 20220043812A
Authority
KR
South Korea
Prior art keywords
gate dielectric
thickness
gate electrode
substrate
region
Prior art date
Application number
KR1020210005360A
Other languages
English (en)
Other versions
KR102515313B1 (ko
Inventor
이-후안 첸
콩-벵 테이
치엔-치 초우
알렉산더 칼니츠키
쯔-시엔 리우
후안-치 유안
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220043812A publication Critical patent/KR20220043812A/ko
Application granted granted Critical
Publication of KR102515313B1 publication Critical patent/KR102515313B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

일부 실시예에서, 본 개시 내용은 기판과 웰 영역을 포함하는 반도체 디바이스에 관한 것이다. 소스 영역 및 드레인 영역은 기판 내에서 웰 영역의 대향 측들 상에 배열된다. 게이트 전극은 웰 영역 위에 배열되고, 기판의 최상단 표면 아래에 배열된 하단 표면을 가지며, 소스 및 드레인 영역들 사이에서 연장된다. 트렌치 격리 구조물은 소스 영역, 드레인 영역 및 게이트 전극을 둘러싼다. 게이트 유전체 구조물은 웰 영역, 소스, 영역, 드레인 영역 및 트렌치 격리 구조물로부터 게이트 전극을 분리시킨다. 게이트 전극 구조물은 중앙 부분과 코너 부분을 갖는다. 중앙 부분은 제1 두께를 갖고, 코너 부분은 제1 두께보다 큰 제2 두께를 갖는다.

Description

MV 디바이스용 리세싱된 게이트 전극 주변의 보다 두꺼운 코너의 게이트 유전체 구조물{THICKER CORNER OF A GATE DIELECTRIC STRUCTURE AROUND A RECESSED GATE ELECTRODE FOR AN MV DEVICE}
본 출원은 2020년 9월 29일 출원된 미국 가특허 출원 번호 제63/084,682호의 우선권을 주장하며, 이 미국 가특허 출원의 내용은 그 전체가 본원에 참고로 포함된다.
많은 전자 디바이스에는 다수의 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)가 포함되어 있다. MOSFET은 소스와 드레인 사이에 배열된 게이트를 포함한다. MOSFETs은 MOSFET을 턴 온하기 위해 게이트에 인가되는 전압의 크기에 따라, 고 전압(high voltage)(HV), 중간 전압(medium voltage)(MV), 또는 저 전압(low voltage)(LV) 디바이스들로 분류될 수 있다. 전자 디바이스 내의 각 MOSFET의 구조 설계 파라미터는 원하는 전기적 특성들에 따라 달라진다.
본 개시 내용의 양태들은 첨부 도면과 함께 읽혀지는 이하의 상세한 설명으로부터 최상으로 이해된다. 주목할 것은 본 산업의 표준 관행에 따라 다양한 피처들(features)이 축척대로 도시되는 것은 아니라는 것이다. 실제로, 다양한 피처들의 치수들은 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a 및 도 1b는 중앙 부분보다 두꺼운 코너 부분을 갖는 게이트 유전체 구조물을 포함하는 리세싱된 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field-effect transistor)(MOSFET)의 일부 실시예의 단면도들을 도시한 것이다.
도 2a 및 도 2b는 각각 도 1a 및 도 1b의 리세싱된 MOSFET의 일부 대안적인 실시예의 단면도들을 도시한 것이다.
도 3은, 게이트 유전체 구조물에 의해 둘러싸이고, 소스/드레인 영역들 사이에서 연장되는 게이트 전극을 갖는 리세싱된 MOSFET의 일부 실시예의 단면도를 도시한 것이다.
도 4는 중앙 부분보다 두꺼운 코너 부분을 갖는 게이트 유전체 구조물을 포함하는 리세싱된 MOSFET의 평면도를 도시한 것이다.
도 5a 및 도 5b는 중앙 부분보다 두꺼운 코너 부분을 갖는 게이트 유전체 구조물을 포함하는 리세싱된 MOSFET의 다른 관점에서의 일부 실시예의 단면도들을 도시한 것이다.
도 6은, 기판 상에 그리고 기판 내에 배치되고, 중앙 부분보다 두꺼운 코너 부분을 갖는 게이트 유전체 구조물들을 포함하는 2 개의 리세싱된 MOSFETs의 일부 실시예의 단면도를 도시한 것이다.
도 7은 중앙 부분보다 두꺼운 코너 부분을 갖는 게이트 유전체 구조물을 포함하는 리세싱된 MOSFET에 인가될 경우의 전류 대 게이트 전압의 플롯을 도시한 것이다.
도 8a 내지 도 8c, 도 9a 내지 도 9c, 및 도 10a 내지 도 10c는 중앙 부분보다 두꺼운 코너 부분을 갖는 게이트 유전체 구조물을 포함하는 리세싱된 MOSFET의 일부 대안적인 실시예의 다양한 도면들을 도시한 것이다.
도 11a 및 도 11b 내지 도 27a 및 도 27b는 중앙 부분보다 두꺼운 코너 부분을 갖는 게이트 유전체 구조물을 포함하는 리세싱된 MOSFET를 형성하는 방법의 일부 실시예의 다양한 도면들을 도시한 것이다.
도 28은 도 11a 및 도 11b 내지 도 27a 및 도 27b에 도시된 방법에 대응하는 방법의 일부 실시예의 플로우 다이어그램을 도시한 것이다.
이하의 개시 내용은 제공된 요지의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예들의 컴포넌트들 및 배열체들이 기술된다. 이들은 물론 예에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시 내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내는 것은 아니다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다.
금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)는 기판 상의 소스 영역과 드레인 영역 사이에 배열된 게이트 전극을 포함한다. 또한, 게이트 유전체 층은 게이트 전극과 기판 사이에 배열될 수 있다. 중간 전압(MV) 디바이스에서, 게이트 유전체 층은 저 전압(LV) 디바이스에 비해 고장없이 더 높은 전압에 견딜 수 있도록 두껍다. 그러나, 게이트 유전체 층이 두꺼울수록 LV 디바이스에 비해 MV 디바이스의 전체 높이가 증가할 수 있다. 따라서, 일부 MV 디바이스들은 리세싱된 MOSFET을 이용할 수 있으며, 여기서 게이트 유전체 층과 게이트 전극은 기판의 최상단 표면 아래에서 그리고 소스 영역과 드레인 영역 사이에서 측방 방향으로 직접 리세싱된다.
리세싱된 MOSFET은 MV 디바이스의 높이를 감소시키지만, 리세싱된 MOSFET의 신뢰성에 영향을 미칠 수 있다. 예를 들어, 게이트 전극에 인가되는 게이트 전압이 증가함에 따라, 리세싱된 MOSFET을 통하는 전류의 증가는 전압이 증가함에 따라 실질적으로 일정한 기울기를 갖지 않을 수 있다. 일부의 경우에, 전류 대 전압 동작의 불일치는, 게이트 유전체 층이 기판 아래에 리세싱된 게이트 전극의 하부 코너들 근처에서 더 얇아져서 게이트 전극의 다양한 구역들에서 임계치 전압들이 달라지기 때문이다.
본 개시 내용의 다양한 실시예는, 전체 리세싱된 MOSFET의 예측 가능성, 제어 가능성, 및 신뢰성을 개선하기 위해, 리세싱된 MOSFET에서 게이트 전극을 둘러싸는 보다 두꺼운 코너들을 갖는 외측 부분을 구비한 게이트 유전체 구조물을 형성하는 것에 관한 것이다. 이러한 실시예들에서, 게이트 유전체 구조물의 보다 두꺼운 코너들은, 트렌치 격리 구조물과 직접 접촉하고, 소스 및 드레인 영역들의 코너들에 배열되는 게이트 유전체 구조물 구역들에 배열될 수 있다. 트렌치 격리 구조물은 리세싱된 MOSFET을 연속적으로 둘러쌀 수 있고, 게이트 전극은 트렌치 격리 구조물의 제1 측으로부터 트렌치 격리 구조물의 제2 측으로 연장될 수 있다. 일부 실시예에서, 게이트 유전체 구조물의 코너들의 두께를 증가시키기 위해, 제1 게이트 유전체 층 위의 제2 게이트 유전체 층이 기판의 리세스(recess) 내에 형성된다. 그 후, 제1 및 제2 게이트 유전체 층들의 중앙 부분은 포토리소그래피 및 제거 공정들에 의해 제거되고, 그에 따라 제1 및 제2 게이트 유전체 층들의 나머지 부분들은 트렌치 격리 구조물 바로 위에 놓이게 된다. 일부 실시예에서, 제3 유전체 층이 그 후 제2 유전체 층 및 기판 위에 형성된다. 이러한 방식으로, 게이트 유전체 구조물의 대부분은 제3 유전체 층의 제1 두께를 갖는 반면, 게이트 유전체 구조물의 코너 부분들은 제1, 제2 및 제3 게이트 유전체 층들의 두께의 합과 동일한 제2 두께를 갖는다. 게이트 유전체 구조물의 코너 부분들은 코너 부분들 아래에 있는 기판에서 원하지 않는 전류 흐름을 방지할 수 있다. 트렌치 격리 구조물 위에 있는 게이트 유전체 구조물의 코너 부분들에서 두께가 증가하면, 리세싱된 MOSFET의 신뢰성은 증가된다.
도 1a는 보다 두꺼운 코너 부분들을 구비한 게이트 유전체 구조물을 갖는 리세싱된 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 포함하는 집적된 칩의 일부 실시예의 단면도(100A)를 도시한 것이다.
도 1a의 단면도(100A)는 리세싱된 MOSFET의 yz 평면으로부터 취해질 수 있지만, 리세싱된 MOSFET의 소스 및 드레인 영역들은 yz 평면에 수직인 xz 평면(도 3 참조)에서 보일 수 있다. 도 1a의 단면도(100A)는 기판(101)을 포함한다. 일부 실시예에서, 기판(101)은 반도체 재료(예컨대, 실리콘, 게르마늄 등)일 수 있거나 이를 포함할 수 있거나, 실리콘 온 절연체(silicon-on-insulator)(SOI) 기판일 수 있거나, 또는 일부의 다른 적합한 기판일 수 있다. 일부 실시예에서, 기판(101)은 웰 영역(102)을 포함한다. 웰 영역(102)은 기판(101)보다 더 높은 도핑 농도 및/또는 상이한 도핑 타입을 가질 수 있다. 예를 들어, 일부 실시예에서, 기판(101)은 도핑되지 않을 수 있는 반면, 웰 영역(102)은 제1 도핑 타입(예컨대, p 타입) 또는 제2 도핑 타입(예컨대, n 타입)을 가질 수 있다.
일부 실시예에서, 트렌치 격리 구조물(104)은 기판(101) 내에 배치되고, 웰 영역(102) 및/또는 기판(101)의 구역을 둘러싼다. 일부 실시예에서, 트렌치 격리 구조물(104)은, 트렌치 격리 구조물(104)이 기판(101)의 전면측과 후면측 사이의 깊이까지 기판(101) 내로 연장되도록, 얕은 트렌치 격리(STI) 구조물이 된다. 다른 실시예들에서, 트렌치 격리 구조물(104)은, 트렌치 격리 구조물(104)이 기판(101)의 두께 전체를 또는 거의 전체를 통해 연장되도록, 풀(full) 또는 깊은(deep) 트렌치 격리 구조물일 수 있다. 일부 실시예에서, 트렌치 격리 구조물(104)은, 예를 들어, 실리콘 이산화물과 같은 유전체 재료를 포함하고, 리세싱된 MOSFET의 신호들(예컨대, 전류, 전압)이 트렌치 격리 구조물(104)에 의해 둘러싸인 웰 영역(102)의 구역 외부의 기판(101) 상에 배열된 다른 디바이스들과 간섭하는 것을 방지한다.
일부 실시예에서, 게이트 전극(108)은 기판(101) 내에 배열된다. 일부 실시예에서, 게이트 전극(108)은 트렌치 격리 구조물(104)의 제1 측으로부터 트렌치 격리 구조물(104)의 제2 측으로 y 방향으로 연장된다. 일부 실시예에서, 스페이서 구조물(110)은 기판(101) 위에 배열될 수 있다. 일부 실시예에서, 스페이서 구조물(110)은 리세싱된 MOSFET의 게이트 전극(108) 및/또는 다른 피처들의 형성 도중에 주로 사용된다. 일부 실시예에서, 인터커넥트 구조물(112)은 기판(101) 위에 배열된다. 일부 실시예에서, 인터커넥트 구조물(112)은 인터커넥트 유전체 구조물(114) 내의 컨택트 비아들(116) 및 인터커넥트 와이어들(118)을 포함한다. 인터커넥트 구조물(112)은 집적된 칩의 게이트 전극(108)과 다른 디바이스들 사이의 도전성 경로들을 제공할 수 있다.
일부 실시예에서, 게이트 전극(108)은 기판(101)의 최상단 표면(101t)과 대략 평면인 최상단 표면(108t)을 갖는다. 따라서, 게이트 전극(108)의 최하단 표면(108b)은 기판(101)의 최상단 표면(101t) 아래에 배열된다. 게이트 전극(108)이 기판(101) 아래로 리세싱되기 때문에, 리세싱된 MOSFET의 전체 높이는 감소될 수 있다.
일부 실시예에서, 게이트 유전체 구조물(106)은 게이트 전극(108)의 외측 및 하부 표면들 상에 배열된다. 게이트 유전체 구조물(106)은 게이트 전극(108)의 최하단 표면(108b)을 덮는 중앙 부분(106a), 및 중앙 부분(106a)을 둘러싸고 게이트 전극(108)의 하부 표면들 및 외측 측벽들 상에 배열된 코너 부분(106b)을 포함할 수 있다. 일부 실시예에서, 게이트 유전체 구조물(106)의 코너 부분(106b)은 트렌치 격리 구조물(104) 및 기판(101)의 웰 영역(102)의 일부와 직접 접촉한다. 일부 실시예에서, 게이트 유전체 구조물(106)의 코너 부분(106b)은 내측 코너 부분(106c) 및 외측 코너 부분(106d)을 더 포함한다. 이러한 실시예에서, 내측 코너 부분(106c)은 게이트 유전체 구조물(106)의 중앙 부분(106a)을 외측 코너 부분(106d)에 연결할 수 있다.
일부 실시예에서, 게이트 유전체 구조물(106)의 중앙 부분(106a)은 제1 두께(t1)를 가지며; 게이트 유전체 구조물(106)의 내측 코너 부분(106c)은 제1 두께(t1)보다 큰 제2 두께(t2)를 가지며; 게이트 유전체 구조물(106)의 외측 코너 부분(106d)은 제2 두께(t2)보다 크거나 대략 동일한 제3 두께(t3)를 갖는다. 이러한 실시예에서, 제1, 제2, 및 제3 두께(t1, t2, t3)는 모두 z 방향에서 측정되며, 게이트 유전체 구조물(106)의 최하단 표면으로부터 측정된다. 일부 실시예에서, 게이트 유전체 구조물(106)의 코너 부분(106b)은 3 개의 게이트 유전체 층을 포함할 수 있는 반면, 게이트 유전체 구조물(106)의 중앙 부분(106a)은 하나의 게이트 유전체 층을 포함할 수 있다. 일부 실시예에서, 게이트 유전체 구조물(106)을 구성하는 게이트 유전체 층들은 동일하거나 유사한 재료(예컨대, 산화물)를 포함하며, 따라서, 단면도(100A)에서 게이트 유전체 구조물(106)의 개별 게이트 유전체 층들을 구별하는 것은 어려울 수 있다. 일부 실시예에서, 코너 부분(106b)은, 리세싱된 MOSFET이 기판(101)에서 원하지 않는 전류 흐름을 감소시키기에 충분한 두께의 코너 부분(106b)을 갖는 게이트 유전체 구조물(106)을 가질 수 있도록, 게이트 유전체 구조물(106)의 중앙 부분(106a)보다 더 큰 두께(들)를 가지며, 이에 의해 리세싱된 MOSFET의 예측 가능성 및 신뢰성을 증가시킨다.
도 1b는 도 1a의 단면도(100A)의 대안적인 실시예의 단면도(100B)를 도시한 것이며, 여기에는 게이트 전극 구조물의 층들이 도시되어 있다.
도 1b의 게이트 유전체 구조물(106)은 제1 게이트 유전체 층(120), 제1 게이트 유전체 층(120) 위에 배열된 제2 게이트 유전체 층(122), 및 제3 게이트 유전체 층(124)을 포함한다. 일부 실시예에서, 제1, 제2, 및 제3 게이트 유전체 층들(120, 122, 124)은 동일하거나 유사한 재료들을 포함하고, 따라서 도 1b에서 제1, 제2, 및 제3 게이트 유전체 층들(120, 122, 124) 사이의 인터페이스들은 점선으로 도시되어 있다. 일부 실시예에서, 제2 게이트 유전체 층(122)은 고온 산화물 재료를 포함한다. 일부 실시예에서, 게이트 유전체 구조물(106)의 코너 부분(106b)은 제1, 제2, 및 제3 게이트 유전체 층들(120, 122, 124)을 포함하는 반면, 게이트 유전체 구조물(106)의 중앙 부분(106a)은 제3 게이트 유전체 층(124)을 포함하지만, 제1 및 제2 게이트 유전체 층들(122, 124)을 포함하지는 않는다. 따라서, 일부 실시예에서, 제1 두께(t1)는 제3 게이트 유전체 층(124)의 두께와 동일하다. 일부 실시예에서, 제1 및 제2 게이트 유전체 층들(122, 124)의 추가는 게이트 유전체 구조물(106)의 코너 부분(106b)에서 게이트 유전체 구조물(106)의 두께를 증가시킨다.
일부 실시예에서, 제1 및 제2 게이트 유전체 층들(120, 122)의 두께의 합은 제1 및 제2 두께들(t1, t2) 사이의 차이와 동일하다. 일부 실시예에서, 제1 및 제2 두께들(t1, t2)의 차이와 제1 두께(t1) 사이의 비율은, 예를 들어, 약 1.5 내지 약 3의 범위 내에 있다. 일부 실시예에서, 제1 및 제2 두께들(t1, t2)의 차이와 제3 두께(t3) 사이의 비율은, 예를 들어, 약 0.25 내지 약 0.33의 범위 내에 있다. 일부 실시예에서, 제1 두께(t1)와 제3 두께(t3) 사이의 비율은, 예를 들어, 약 0.125 내지 약 0.18의 범위 내에 있다. 일부 실시예에서, 제2 두께(t2)와 제3 두께(t3) 사이의 비율은, 예를 들어, 약 0.5 내지 약 1의 범위 내에 있다.
일부 실시예에서, 게이트 유전체 구조물(106)의 코너 부분(106b)의 제1 및 제2 게이트 유전체 층들(120, 122)은 트렌치 격리 구조물(104)로부터 웰 영역(102) 상으로 직접 제1 거리(d1) 만큼 연장된다. 일부 실시예에서, 제1 거리(d1)는, 예를 들어, 약 0.1 마이크로미터 내지 약 0.3 마이크로미터의 범위 내에 있을 수 있다. 일부 실시예에서, 게이트 유전체 구조물(106)의 코너 부분(106b)의 제1 및 제2 게이트 유전체 층들(120, 122)은 트렌치 격리 구조물 위로 제2 거리(d2) 만큼 연장된다. 일부 실시예에서, 제1 거리(d1)와 제2 거리(d2) 사이의 비율은, 예를 들어, 약 0.5 내지 약 2의 범위 내에 있다. 일부 실시예에서, 제3 거리(d3)는 게이트 유전체 구조물(106)의 최외측 측벽들 사이에서 측정되며, 제4 거리(d4)는 대향하는 제1 게이트 유전체 층들(120)을 분리시킨다. 일부 실시예에서, 제1 거리(d1)와 제4 두께(d4) 사이의 비율은, 예를 들어, 약 0.01 내지 약 0.2의 범위 내에 있다. 일부 실시예에서, 제4 거리(d4)와 제3 거리(d3) 사이의 비율은, 예를 들어, 약 0.9 내지 약 0.99의 범위 내에 있다.
도 2a는 중앙 부분보다 두꺼운 코너 부분을 갖는 게이트 유전체 구조물을 포함하는 리세싱된 MOSFET의 일부 다른 실시예들의 단면도(200A)를 도시한 것이다.
일부 실시예에서, 게이트 전극(108)은 기판(101)의 최상단 표면(101t) 아래에 배열된 최하단 표면(108b)을 가지며, 기판(101)의 최상단 표면(101t) 위에 배열된 최상단 표면(108t)을 갖는다. 그러한 일부 실시예에서, 리세싱된 MOSFET은, 게이트 전극(108)이 기판(101)의 최상단 표면(101t) 아래에 배열된 최하단 표면(108b)을 갖기 때문에, 여전히 전체적으로 감소된 높이를 갖는다. 일부 실시예에서, 스페이서 구조물(110)은 기판(101) 및/또는 게이트 유전체 구조물(106)의 최상단 표면(101t) 상에 배열되고, 게이트 전극(108)의 최외측 측벽들과 직접 접촉한다. 또한, 일부 실시예에서, 실리사이드 층(202)은 게이트 전극(108) 위에 배열되어, 컨택트 비아들(116)과 게이트 전극(108) 사이의 컨택트의 성능을 증가시킬 수 있다.
일부 실시예에서, 게이트 유전체 구조물(106)의 코너 부분(106b)으로 인해, 게이트 전극(108)은, 게이트 유전체 구조물(106)의 중앙 부분(106a) 상에 직접 배열되고, 게이트 유전체 구조물(106)의 내측 코너 부분(106c)에 의해 둘러싸인 외측 측벽들을 갖는 하부 부분(108L)을 포함한다. 또한, 일부 실시예에서, 게이트 전극(108)은, 게이트 유전체 구조물(106)의 하부 부분(108L) 위에서 내측 코너 영역(106c) 상에 직접 배열되고, 게이트 유전체 구조물(106)의 외측 코너 부분(106d)에 의해 둘러싸인 외측 측벽들을 갖는 상부 부분(108U)을 포함한다. 일부 실시예에서, 게이트 전극(108)의 상부 부분(108U)은 게이트 전극(108)의 하부 부분(108L)보다 더 넓다. 일부 실시예에서, 게이트 전극(108)의 하부 부분(108L)은 y 방향에서 측정된, 예를 들어, 약 0.1 마이크로미터 내지 약 100 마이크로미터의 범위의 폭을 가질 수 있다. 또한, 일부 실시예에서, 게이트 전극(108)의 상부 부분(108U)은 게이트 전극(108)의 하부 부분(108L)보다 더 두껍다. 일부 다른 실시예들에서, 게이트 전극(108)의 상부 부분(108U)은 게이트 전극(108)의 하부 부분(108L)보다 두께가 더 얇거나 대략 동일할 수 있다.
일부 실시예에서, 게이트 전극(108)은, 예를 들어, 폴리실리콘, 알루미늄, 코발트, 루테늄, 또는 일부 다른 적합한 도전성 재료를 포함할 수 있다. 또한, 일부 실시예에서, 게이트 유전체 구조물(106)은, 예를 들어, 실리콘 옥시 질화물, 실리콘 이산화물, 하프늄 산화물, 또는 일부 다른 적합한 유전체 재료를 포함할 수 있다. 일부 실시예에서, 게이트 유전체 구조물의 제1 두께(t1)는, 예를 들어, 약 100 옹스트롬 내지 약 300 옹스트롬의 범위 내에 있을 수 있다. 일부 실시예에서, 게이트 유전체 구조물(106)의 제2 두께(t2)는, 예를 들어, 약 300 옹스트롬 내지 약 500 옹스트롬의 범위 내에 있을 수 있다. 일부 실시예에서, 게이트 유전체 구조물(106)의 제3 두께(t3)는, 예를 들어, 약 0.08 마이크로미터 내지 약 2 마이크로미터의 범위 내에 있을 수 있다. 제1, 제2, 및 제3 두께들(t1, t2, t3)에 대한 다른 값들은 또한 본 개시 내용의 범위 내에 속한다는 것이 이해될 것이다.
도 2b는 도 2a의 단면도(200A)의 대안적인 실시예의 단면도(200B)를 도시한 것이며, 여기에는 게이트 전극 구조물의 층들이 도시되어 있다.
도 2b의 단면도(200B)에 도시된 바와 같이, 일부 실시예에서, 게이트 유전체 구조물(106)의 제1, 제2, 및 제3 게이트 유전체 층들(120, 122, 124)은 서로 구별될 수 있다. 일부 실시예에서, 게이트 전극(108)은 게이트 유전체 구조물(106)의 제3 게이트 유전체 층(124)과만 직접 접촉한다.
도 3은 xz 평면으로부터 리세싱된 MOSFET의 일부 실시예의 단면도(300)를 도시한 것이다.
일부 실시예에서, xz 평면은, 예를 들어, 도 1a 및 도 2a의 yz 평면에 실질적으로 수직이다. 일부 실시예에서, 리세싱된 MOSFET은 트렌치 격리 구조물(104)에 의해 획정된 기판(101)의 구역 내에 배열된 소스/드레인 영역들(302)을 포함한다. 일부 실시예들에서, 소스/드레인 영역들(302)은 웰 영역(102)과 반대되는 도핑 타입을 가질 수 있다. 일부 실시예에서, 소스/드레인 영역들(302)은 저농도로 도핑된 영역들(304)에 의해 둘러싸이고, 저농도로 도핑된 영역들(304)은 소스/드레인 영역들(302)과 동일한 도핑 타입을 가지지만 더 낮은 도핑 농도를 갖는다.
일부 실시예에서, 게이트 전극(108)은 소스/드레인 영역들(302) 사이에서 x 방향으로 연장되며, 또한 단면도(300)에서 기판(101) 내에 리세싱된다. 일부 실시예에서, 인터커넥트 구조물(112)은 소스/드레인 영역들(302) 및 게이트 전극(108)에 연결된 컨택트 비아들(116)을 갖는다. 일부 실시예에서, 소스/드레인 영역들(302)은 게이트 전극(108)과 트렌치 격리 구조물(104) 사이에서 x 방향으로 직접 배열된다. 일부 실시예에서, 스페이서 구조물(110)은 기판 상에 배열되고, 게이트 전극(108)의 외측 측벽들과 직접 접촉한다. 다른 실시예들에서, 게이트 전극(108)은 기판(101)의 최상단 표면(101t)과 실질적으로 동일 평면인 최상단 표면(108t)을 가지며, 따라서 스페이서 구조물(110)은 게이트 전극(108)과 직접 접촉하지는 않는다.
일부 실시예에서, 단면도(300)로부터 xz 평면 상에서는 게이트 유전체 구조물(106)의 코너 부분(106b)은 보이지 않는다. 일부 실시예에서, xz 평면으로부터, 게이트 유전체 구조물(106)은, 게이트 전극(108)이 웰 영역(102), 저농도로 도핑된 영역(304), 및/또는 소스/드레인 영역들(302)과 접촉하는 것을 방지하기 위해, 게이트 전극(108)의 하단 표면 및 외측 측벽들 둘러싼다. 일부 실시예에서, xz 평면에서, 게이트 유전체 구조물(106)은 제1 두께(t1)를 가지며, 따라서, 소스/드레인 영역들(302) 사이에 직접 배열된 게이트 유전체 구조물(106)은 제1 두께(t1)를 갖는 하나의 게이트 유전체 층을 포함할 수 있다. 그러한 일부 실시예에서, xz 평면에서, 게이트 유전체 구조물(106)은 제3 게이트 유전체 층(124)을 포함하고, 제1 및 제2 게이트 유전체 층들(도 2a의 120, 122)은 보이지 않는다. 게이트 유전체 구조물(106)은, 동일한 "온(ON)" 게이트 전압을 사용하여 게이트 전극(108) 아래의 전체 채널 영역을 동시에 턴 "온"시킴으로써 모바일 전하 캐리어들이 소스/드레인 영역들(302) 사이를 이동할 수 있도록, 소스/드레인 영역들(302) 사이의 게이트 전극(108) 주변에서 실질적으로 균일한 제1 두께(t1)를 갖는다.
도 4는 두꺼운 코너 부분을 갖는 게이트 유전체 구조물을 포함하는 리세싱된 MOSFET 트랜지스터의 일부 실시예들의 평면도(400)를 도시한 것이다.
일부 실시예에서, 도 2a의 단면 라인 AA'는 도 4의 단면 라인 AA'에 대응할 수 있고, 도 3의 단면 라인 BB'는 도 4의 단면 라인 BB'에 대응할 수 있다.
도 4의 평면도(400)는 일부 실시예에서, 게이트 유전체 구조물(106)의 외측 코너 부분(106d)이 트렌치 격리 구조물(104) 바로 위에 놓인다는 것을 보여준다. 또한, 게이트 유전체 구조물(106)의 내측 코너 부분(106c)은 게이트 전극(108) 아래에 배열되고, 평면도(400)에서는 보이지 않는다. 따라서, 내측 코너 부분(106c)은 이해의 편의를 위해 도 4에서 해시 라인들로 도시되어 있다. 일부 실시예에서, 내측 코너 부분(106c)은 소스/드레인 영역들(302)의 외측 부분들 사이에 직접 배열된다. 일부 실시예에서, 소스/드레인 영역들(302)을 통해 연장되는 x 방향으로의 임의의 연장 라인은 또한 게이트 유전체 구조물(106)의 외측 코너 부분(106d)을 통해 연장되지는 않는다. 일부 다른 실시예들에서, 내측 코너 부분(106c)은 소스/드레인 영역들(302)의 외측 부분들 사이에 직접 배열되지는 않으며, 따라서 소스/드레인 영역들(302)을 통해 연장되는 x 방향으로의 임의의 연장 라인은 또한 게이트 유전체 구조물(106)의 내측 코너 부분(106c)을 통해 연장되지는 않는다.
도 5a는 xz 평면 상에서 격리 구조물 간에 연장되는 두꺼운 코너 부분을 갖는 게이트 유전체 구조물을 포함하는 리세싱된 MOSFET 트랜지스터의 일부 실시예들의 단면도(500A)를 도시한 것이다. 일부 실시예에서, 단면도(500A)는 도 4의 단면 라인 CC'에 대응하는 단면 라인 CC'를 포함한다.
도 4의 단면 라인 CC'는 게이트 유전체 구조물(106)의 코너 부분(106b)을 통해 연장된다. 따라서, 일부 실시예에서, 도 5a의 단면도(500A)는 트렌치 격리 구조물(104)의 대향 측들 사이에서 연장되는 코너 부분(106b)을 도시한 것이다. 즉, 일부 관점에서, 게이트 유전체 구조물(106)은, 게이트 유전체 구조물(106)이 트렌치 격리 구조물(104) 사이에서 x 방향으로 연장됨에 따라, 연속적으로 제2 두께(t2)를 갖는다.
도 5b는 도 5a의 단면도(500A)의 대안적인 실시예의 단면도(500B)를 도시한 것이며, 여기에는 게이트 전극 구조물의 층들이 도시되어 있다.
도 5b의 단면도(500B)에 도시된 바와 같이, 일부 실시예에서, 게이트 유전체 구조물(106)의 제1, 제2, 및 제3 게이트 유전체 층들(120, 122, 124)은 서로 구별될 수 있으며, 트렌치 격리 구조물(104)의 대향 측들 사이에서 x 방향으로 연장될 수 있다.
도 6은 yz 평면 상에서 제2 리세싱된 MOSFET 옆에 배열된 제1 리세싱된 MOSFET의 일부 실시예의 단면도(600)를 도시한 것이다.
일부 실시예에서, 집적된 칩은 제2 리세싱된 MOSFET(604) 옆에 배열된 제1 리세싱된 MOSFET(602)을 포함한다. 일부 실시예에서, 제1 리세싱된 MOSFET(602)은 n 타입 MOSFET일 수 있으며, 여기서 제1 리세싱된 MOSFET(602)이 턴 "온"된 경우 모바일 전하 캐리어들은 전자들이 된다. 그러한 실시예에서, 제1 리세싱된 MOSFET(602)은 p 타입인 제1 웰 영역(102a)을 가질 수 있다. 일부 실시예에서, 제2 리세싱된 MOSFET(604)는 p 타입 MOSFET일 수 있으며, 여기서 제2 리세싱된 MOSFET(604)이 턴"온"될 경우, 모바일 전하 캐리어들은 정공(holes)이 된다. 그러한 실시예에서, 제2 리세싱된 MOSFET(604)은 n 타입인 제2 웰 영역(102b)을 가질 수 있다.
일부 실시예에서, 제1 및 제2 리세싱된 MOSFETs(602, 604)는 중앙 부분(106a)보다 더 큰 두께를 갖는 코너 부분(106b)을 갖는 게이트 유전체 구조물(106)을 포함한다. 일부 실시예에서, 인터커넥트 구조물(112)은 인터커넥트 비아들(620) 및 본드 패드들(622)을 더 포함한다. 다른 집적된 칩 및/또는 반도체 디바이스들은 본드 패드들(622)을 통해 제1 및/또는 제2 리세싱된 MOSFETs(602, 604)에 연결될 수 있다.
도 7은, 예를 들어, 도 1a 내지 도 6에 도시된 바와 같은 중앙 부분보다 두꺼운 코너 부분을 갖는 게이트 유전체 구조물을 갖는 리세싱된 MOSFET에 인가될 경우의 전류 대 게이트 전압의 일부 실시예의 플롯(700)을 도시한 것이다.
플롯(700)은 게이트 전극(도 3의 108)에 인가된 전압의 절대 값이 증가함에 따라 변화하는 리세싱된 MOSFET에서의 전류의 절대 값의 예시적인 데이터 포인트들(702)을 도시한 것이다. 일부 실시예에서, 전류는, 게이트 전압이 전이 전압(transition voltage)(704)과 같고 제1 전이 전류(708)가 리세싱된 MOSFET을 통해 이동할 때, 리세싱된 MOSFET을 통해 흐르기 시작한다. 일부 실시예에서, 게이트 전압이 전이 전압(704)으로부터 증가됨에 따라, 전류는, 전류가 임계치 전압(706)에서 포화 전류(712)에 도달할 때까지, 실질적으로 일정한 레이트로 증가할 수 있으며, 여기서 채널 영역은 게이트 전극(도 3의 108) 아래에서 그리고 소스/드레인 영역들(도 3의 302) 사이에서 완전히 개방된다. 일부 실시예에서, 리세싱된 MOSFET에서의 게이트 유전체 구조물(도 2a의 106)의 코너 부분(도 2a의 106b)으로 인해, (예컨대, 도 2a의 단면도(200A) 및 도 3의 단면도(300)에서) 리세싱된 MOSFET의 전체에 걸쳐 임계치 전압(706)은 실질적으로 동일하고, 따라서 예시적인 데이터 포인트들(702)의 기울기(710)는 실제로 제1 전이 전류(708)와 포화 전류(712) 사이에서 실질적으로 일정하다. 실질적으로 일정한 기울기(710)의 경우, 리세싱된 MOSFET은, 제1 전이 전류(708)와 포화 전류(712) 사이에서 기울기(710)가 변하는 경우보다 더 신뢰할 수 있다.
도 8a 내지 도 8c는 중앙 부분보다 두꺼운 코너 부분을 포함하는 게이트 유전체 구조물을 갖는 리세싱된 MOSFET의 일부 대안적인 실시예들의 다양한 도면들(800A-C)을 도시한 것이다.
도 8a의 평면도(800A)에 도시된 바와 같이, 일부 실시예에서, 게이트 유전체 구조물(106)의 코너 부분(106b)은 게이트 유전체 구조물(106)의 최외측 부분들 사이에서 x 방향으로 연속적으로 연장되지는 않는다.
도 8b의 단면도(800B)는 yz 평면에서 도 8a의 리세싱된 MOSFET의 일부 실시예를 도시한 것이다. 일부 실시예에서, 도 8a의 단면 라인 AA'는 도 8b의 단면 라인 AA'에 대응한다. 즉, 일부 실시예에서, 도 8b의 단면도(800B)는 도 8a의 평면도(800A)의 단면 라인 AA'에 대응한다. 또한, 도 8a의 평면도(800A)는 도 8b의 단면 라인 AA'에 대응한다.
도 8b의 단면도(800B)에 도시된 바와 같이, 도 8a의 단면 라인 AA'는 게이트 유전체 구조물(106)의 코너 부분(106b)을 통해 연장된다. 따라서, 일부 실시예에서, 도 8b의 단면도(800B)는 중앙 부분(106a)보다 두껍고 이를 둘러싸는 코너 부분(106b)을 갖는 게이트 유전체 구조물(106)을 포함한다.
도 8c의 단면도(800C)는 xz 평면에서 도 8a의 리세싱된 MOSFET의 일부 실시예를 도시한 것이다. 일부 실시예에서, 도 8a의 단면 라인 CC'는 도 8c의 단면 라인 CC'에 대응한다. 즉, 일부 실시예에서, 도 8c의 단면도(800C)는 도 8a의 단면 라인 CC'에 대응한다. 또한, 도 8a의 평면도(800A)는 도 8c의 단면 라인 CC'에 대응한다.
일부 실시예에서, 제2 두께(t2)를 갖는 코너 부분(106b)은 트렌치 격리 구조물(104)의 대향 측들 사이에서 완전히 연장된다. 그러나, 일부 실시예에서, 코너 부분(106b)은 트렌치 격리 구조물(104) 바로 위에 놓이지 않을 수 있거나 트렌치 격리 부분 바로 위에 부분적으로만 놓일 수 있다. 일부 다른 실시예들에서, 도 8c의 xz 평면의 단면도(800C)로부터, 트렌치 격리 구조물(104)은 전체 게이트 유전체 구조물(106)의 아래에 연속적으로 놓인다.
일부 실시예에서, 제1 및 제2 게이트 유전체 층들(120, 122)은 제3 게이트 유전체 층(124)과 웰 영역(102) 사이에 직접 배열된다. 또한, 일부 실시예에서, xz 평면에서, 제3 게이트 유전체 층(124)은 x 방향에 대해 수직인 제1 및 제2 게이트 유전체 층들(120, 122)의 최외측 측벽들을 둘러싼다. 그러한 일부 실시예에서, 제3 게이트 유전체 층(124)은 트렌치 격리 구조물(104)로부터 제1 및 제2 게이트 유전체 층들(120, 122)을 분리시킨다.
도 9a 내지 도 9c는 중앙 부분보다 두꺼운 코너 부분을 포함하는 게이트 유전체 구조물을 갖는 리세싱된 MOSFET의 일부 다른 대안적인 실시예들의 다양한 도면들(900A-C)을 도시한 것이다.
도 9a의 평면도(900A)에 도시된 바와 같이, 일부 실시예에서, 다수의 코너 부분들(106b)은 트렌치 격리 구조물(104) 위에 배열된다. 이러한 일부 실시예에서, x 방향으로 연장되는 라인은 많은 코너 부분들(106b)과 교차할 수 있다.
일부 실시예에서, 도 9a의 단면 라인 AA'는 도 9b의 단면 라인 AA'에 대응한다. 즉, 일부 실시예에서, 도 9b의 단면도(900B)는 도 9a의 평면도(900A)의 단면 라인 AA'에 대응한다. 또한, 도 9a의 평면도(900A)는 도 9b의 단면 라인 AA'에 대응한다.
도 9b의 단면도(900B)에 도시된 바와 같이, 도 9a의 단면 라인 AA'는 게이트 유전체 구조물(106)의 코너 부분들(106b)을 통해 y 방향으로 연장된다. 따라서, 일부 실시예에서, 도 9b의 단면도(900B)는 중앙 부분(106a)보다 두껍고 이를 둘러싸는 코너 부분(106b)을 갖는 게이트 유전체 구조물(106)을 포함한다.
도 9c의 단면도(900C)는 xz 평면에서 도 9a의 리세싱된 MOSFET의 일부 실시예를 도시한 것이다. 일부 실시예에서, 도 9a의 단면 라인 CC'는 도 9c의 단면 라인 CC'에 대응한다. 즉, 일부 실시예에서, 도 9c의 단면도(900C)는 도 9a의 평면도(900A)의 단면 라인 CC'에 대응한다. 또한, 도 9a의 평면도(900A)는 도 9c의 단면 라인 CC'에 대응한다.
도 9c의 단면도(900C)에 도시된 바와 같이, 일부 실시예에서, 게이트 유전체 구조물(106)의 다수의 코너 부분들(106b)은 트렌치 격리 구조물(104)의 대향 측들 사이에서 x 방향으로 배열된다. 일부 실시예에서, 제3 게이트 유전체 층(124)은 코너 부분들(106b)의 사이에서 연속적으로 연장된다.
도 10a 내지 도 10c는 중앙 부분보다 두꺼운 코너 부분을 포함하는 게이트 유전체 구조물을 갖는 리세싱된 MOSFET의 일부 다른 대안적인 실시예들의 다양한 도면들(1000A-C)을 도시한 것이다.
도 10a의 평면도(1000A)에 도시된 바와 같이, 일부 실시예에서, 게이트 유전체 구조물(106)의 코너 부분(106b)은 추가적인 내측 코너 부분(106e)을 포함하고, 내측 코너 부분(106c)은 외측 코너 부분(106d)과 추가적인 내측 코너 부분(106e) 사이에 있다. 일부 실시예에서, 추가적인 내측 코너 부분(106e)은 소스/드레인 영역들(302) 사이에 직접 배열되는 반면, 다른 실시예들에서, 추가적인 내측 코너 부분(106e)은 소스/드레인 영역들(302) 사이에 직접 배열되지는 않는다. 또한, 일부 실시예에서, 도 10a의 평면도(1000A)로부터, 추가적인 내측 코너 부분(106e)이 게이트 전극(108) 후방에 배열되고, 따라서 점선으로 도시된다.
일부 실시예에서, 도 10a의 단면 라인 AA'는 도 10b의 단면 라인 AA'에 대응한다. 즉, 일부 실시예에서, 도 10b의 단면도(1000B)는 도 10a의 평면도(1000A)의 단면 라인 AA'에 대응한다. 또한, 도 10a의 평면도(1000A)는 도 10b의 단면 라인 AA'에 대응한다.
도 10b의 단면도(1000B)에 도시된 바와 같이, 도 10a의 단면 라인 AA'는 게이트 유전체 구조물(106)의 코너 부분들(106b)을 통해 y 방향으로 연장된다. 따라서, 일부 실시예에서, 도 10b의 단면도(1000B)는 중앙 부분(106a)보다 두껍고 이를 둘러싸는 코너 부분(106b)을 갖는 게이트 유전체 구조물(106)을 포함한다. 또한, 일부 실시예에서, 게이트 유전체 구조물(106)은 게이트 유전체 구조물(106)의 중앙 부분(106a)보다 두꺼운 추가적인 내측 코너 부분(106e) 및 코너 부분(106c)을 포함한다. 이러한 일부 실시예에서, 추가적인 내측 코너 부분(106e)은 제2 게이트 유전체 층(122)의 더 두꺼운 부분(122a)을 포함할 수 있다. 이러한 일부 실시예에서, 게이트 유전체 구조물(106)의 추가적인 내측 코너 부분(106e)은 트렌치 격리 구조물(104)이 아닌 웰 영역(102) 바로 위에 배열될 수 있다. 일부 다른 실시예들에서, 추가적인 내측 코너 부분(106e)은 트렌치 격리 구조물(104) 바로 위에 놓일 수 있다. 일부 실시예에서, 추가적인 내측 코너 부분(106e)은 내측 코너 부분(106c)보다 두껍고, 이는 기판(101)의 웰 영역(102)에서 바람직하지 않은 전류 흐름을 더욱 감소시킨다.
도 10c의 단면도(1000C)는 xz 평면에서 도 10a의 리세싱된 MOSFET의 일부 실시예를 도시한 것이다. 일부 실시예에서, 도 10a의 단면 라인 CC'는 도 10c의 단면 라인 CC'에 대응한다. 즉, 일부 실시예에서, 도 10c의 단면도(1000C)는 도 10a의 평면도(1000A)의 단면 라인 CC'에 대응한다. 또한, 도 10a의 평면도(1000A)는 도 10c의 단면 라인 CC'에 대응한다.
도 10c의 단면도(1000C)에 도시된 바와 같이, 일부 실시예에서, xz 평면에서, 코너 부분(106b)은 트렌치 격리 구조물(104)의 대향 측들 사이에서 연속적으로 연장되는 제1, 제2, 및 제3 게이트 유전체 층(120, 122, 124)을 포함한다. 그러한 일부 실시예에서, 도 10a의 단면 라인 CC'는 추가적인 내측 코너 부분(106e)과 교차하지 않고, 따라서, 추가적인 내측 코너 부분(도 10a의 106e)은 도 10c의 단면도(1000C) 내에는 존재하지 않는다.
도 11a 및 도 11b 내지 도 27a 및 도 27b는 중앙 부분보다 두꺼운 코너 부분을 갖는 게이트 유전체 구조물을 갖는 리세싱된 MOSFET를 형성하는 방법의 일부 실시예의 다양한 도면들(1100A-B 내지 2700A-B)을 도시한 것이다. 도 11a 및 도 11b 내지 도 27a 및 도 27b가 방법과 관련하여 기술되고 있지만, 도 11a 및 도 11b 내지 도 27a 및 도 27b에 도시된 구조물들은 이 방법에 제한되지는 않고, 오히려 방법과는 독립적인 구조물들로서 독립적일 수 있음이 이해될 것이다.
도 11a의 단면도(1100A)에 도시된 바와 같이, 기판(101)이 제공된다. 다양한 실시예에서, 기판(101)은 임의의 타입의 반도체 바디(예컨대, 실리콘/CMOS 벌크, SiGe, SOI, 등), 예를 들어, 반도체 웨이퍼 또는 웨이퍼 상의 하나 이상의 다이뿐만 아니라 임의의 다른 타입의 반도체 재료를 포함할 수 있다. 일부 실시예에서, 트렌치 격리 구조물(104)은 기판(101) 내에 형성될 수 있다. 트렌치 격리 구조물(104)은 기판(101)을 선택적으로 에칭함으로써 형성되어 기판(101)의 측벽들에 의해 획정된 트렌치를 형성할 수 있다. 트렌치는 후속해서, 예를 들어, 실리콘 이산화물과 같은 하나 이상의 유전체 재료들로 충전되어, 트렌치 격리 구조물(104)을 형성한다. 일부 실시예에서, 트렌치 격리 구조물(104)은 기판(101)의 구역을 연속적으로 둘러싼다. 일부 실시예에서, 단면도(1100A)는 xz 평면 및 yz 평면의 관점에서 트렌치 격리 구조물(104)을 나타낸다.
도 11b는 도 11a에 대응할 수 있는 일부 실시예의 평면도(1100B)를 도시한 것이다. 일부 실시예에서, 도 11b의 단면 라인 AA'는 도 11a의 단면도(1100A)에 대응한다. 평면도(1100B)는 xy 평면 상에 있다. 일부 실시예에서, 트렌치 격리 구조물(104)은 기판(101) 내의 연속적으로 연결된 링 형상 구조물이다.
이하의 도 12a 내지 도 27b에서, "a" 도면은 yz 평면 상의 단면도에서 리세싱된 MOSFET을 형성하는 방법의 특정 단계를 나타내며; "b" 도면은 xz 평면 상의 단면도에서 리세싱된 MOSFET을 형성하는 방법의 특정 단계를 나타내며; 그리고 "c" 도면은 xy 평면 상의 평면도에서 리세싱된 MOSFET을 형성하는 방법의 특정 단계를 나타낸다. 예를 들어, 도 12a의 단면도(1200A)는 yz 평면 상에 있고, 도 12b의 단면도(1200B)는 xz 평면 상에 있고, 그리고 도 12c의 평면도(1200C)는 xy 평면 상에 있다. 또한, 도 12a, 도 12b, 및 도 12c는 단지 다른 평면/관점에서의 방법의 동일한 단계를 도시한 것이다.
도 12a의 단면도(1200A)에 도시된 바와 같이, 리세스(1202)는 기판(101)의 포토리소그래피 및 후속하는 에칭에 의해 트렌치 격리 구조물(104) 사이에 형성된다. 일부 실시예에서, 트렌치 격리 구조물(104)의 내측 부분들이 제거되고, 따라서 리세스(1202)는 트렌치 격리 구조물(104)에 의해 획정된 외측 측벽들을 갖는다. 일부 실시예에서, 리세스(1202)의 깊이는, 예를 들어, 약 0.08 마이크로미터 내지 약 2 마이크로미터의 범위 내에 있다. 또한, 일부 실시예에서, 기판(101)은 트렌치 격리 구조물(104) 사이에 웰 영역(102)을 형성하기 위해 이온 주입 공정을 겪게 된다. 일부 실시예에서, 웰 영역(102)은 또한 트렌치 격리 구조물(104)의 외측 측벽들의 아래 및/또는 이를 넘어 연장된다. 일부 실시예에서, 웰 영역(102)은 제1 도핑 타입(예컨대, n 타입) 또는 제2 도핑 타입(예컨대, p 타입)을 갖는다.
도 12b의 단면도(1200B)에 도시된 바와 같이, 일부 실시예에서, 리세스(1202)는 트렌치 격리 구조물(104) 내로 연장되지는 않는다. 따라서, xz의 관점에서, 리세스(1202)는 기판(101)에 의해 획정된 외측 측벽들을 갖는다. 또한, 일부 실시예에서, 리세스(1202)는 도 12a의 y 방향에서보다는 x 방향에서 더 좁다.
도 12c의 평면도(1200C)에 도시된 바와 같이, 일부 실시예에서, 리세스(1202)는 트렌치 격리 구조물(104) 사이에서 y 방향으로 연장된다. 해시 도트 라인(hash-dot line)은 평면도(1200C)로부터 리세스(1202)의 외측 측벽들을 획정하는 데 사용된다. 일부 실시예에서, 도 12a의 단면도(1200A)는 도 12c의 단면 라인 AA'에 대응하며, 도 12b의 단면도(1200B)는 도 12c의 단면 라인 BB'에 대응한다.
도 13a의 단면도(1300A)에 도시된 바와 같이, 제1 게이트 유전체 층(120)은 리세스(1202)의 표면들 상에 증착된다. 일부 실시예에서, 제1 게이트 유전체 층(120)은, 예를 들어, 실리콘 이산화물, 실리콘 옥시 질화물, 하프늄 산화물, 또는 일부 다른 적합한 유전체 재료를 포함할 수 있다. 일부 실시예에서, 제1 게이트 유전체 층(120)은 열 산화 공정에 의해 형성된다. 다른 실시예들에서, 제1 게이트 유전체 층(120)은 증착 공정(예컨대, 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 등)에 의해 형성될 수 있다. 일부 실시예에서, 제1 게이트 유전체 층(120)은 트렌치 격리 구조물(104)의 상부 표면들 상에 형성되는 반면, 다른 실시예들에서, 제1 게이트 유전체 층(120)은 트렌치 격리 구조물(104)의 상부 표면들 상에는 형성되지 않는다. 일부 실시예에서, 제1 게이트 유전체 층(120)은 리세스(1202)의 표면들 상에서 실질적으로 균일한 제4 두께(t4)를 갖는다. 일부 실시예에서, 제4 두께(t1)는, 예를 들어, 약 100 옹스트롬 내지 약 200 옹스트롬의 범위 내에 있다.
도 13b의 단면도(1300B)에 도시된 바와 같이, 일부 실시예에서, 제1 게이트 유전체 층(120)은 또한 xz 평면에서도 보일 수 있다. 일부 실시예에서, 제1 게이트 유전체 층(120)은 또한 기판(101)의 최상단 표면(101t)의 부분들 위에 형성된다.
도 14a의 단면도(1400A) 및 도 14b의 단면도(1400B)에 도시된 바와 같이, 일부 실시예에서, 저농도로 도핑된 영역들(304)은 트렌치 격리 구조물(104)과 리세스(1202) 사이에서 x 방향으로 직접 형성된다. 따라서, 일부 실시예에서, 도 14a의 단면도(1400A)는 도 13a와 도 14a 사이에서 변경되지 않는다. 일부 실시예에서, 저농도로 도핑된 영역들(304)은, 저농도로 도핑된 영역들(304)이 트렌치 격리 구조물(104)과 리세스(1202) 사이에 직접 배열되고 또한 웰 영역(102)과는 상이한 도핑 타입을 갖도록, 포토리소그래피 및 이온 주입 공정을 사용하여 형성된다.
일부 다른 실시예들에서, 저농도로 도핑된 영역들(304) 및/또는 웰 영역(102)은 리세스(1202) 내에 제1 게이트 유전체 층(120)을 형성하기 전에 형성된다. 따라서, 도 11a 내지 도 14b에 도시된 방법의 단계들의 순서가 변할 수 있다는 것이 이해될 것이다.
도 15a의 단면도(1500A) 및 도 15b의 단면도(1500B)에 도시된 바와 같이, 제2 게이트 유전체 층(122)은 제1 게이트 유전체 층(120) 상에 직접 형성된다. 일부 실시예에서, 제2 게이트 유전체 층(122)은 제1 게이트 유전체 층(120)과 동일한 재료를 포함한다. 일부 다른 실시예들에서, 제2 게이트 유전체 층(122)은 제1 게이트 유전체 층(120)과는 상이한 재료를 포함할 수 있다. 일부 실시예에서, 제2 게이트 유전체 층(122)은 화학 기상 증착(CVD) 또는 일부 다른 적합한 증착 공정(예컨대, PVD, ALD, 등)에 의해 형성될 수 있다. 또한, 일부 실시예에서, 제2 게이트 유전체 층(122)은 고온 산화물을 포함할 수 있다. 예를 들어, 일부 실시예에서, 제2 게이트 유전체 층(122)은 고온에서 형성된 실리콘 이산화물을 포함할 수 있다. 그러한 일부 실시예에서, 고온 실리콘 이산화물을 형성하기 위한 반응물들은 디클로로실란(dichlorosilane) 및 아산화 질소를 포함할 수 있고, 예를 들어, 대략 섭씨 800 도 내지 대략 섭씨 1000 도의 범위의 온도로 설정된 챔버에서 반응할 수 있다. 일부 다른 실시예들에서, 고온 산화물은 실리콘 옥시 질화물을 포함할 수 있다.
일부 실시예에서, 제2 게이트 유전체 층(122)은 제1 게이트 유전체 층(120) 위에서 실질적으로 균일한 제 5 두께(t5)를 갖는다. 일부 실시예에서, 제 5 두께(t5)는, 예를 들어, 약 100 옹스트롬 내지 약 200 옹스트롬의 범위 내에 있다.
도 16a의 단면도(1600A) 및 도 16b의 단면도(1600B)에 도시된 바와 같이, 일부 실시예에서, 제1 마스킹 구조물(1602)은 트렌치 격리 구조물(104)과 직접 접촉하고 및/또는 트렌치 격리 구조물(104) 바로 위에 놓이는 제1 및 제2 게이트 유전체 층(120, 122)의 부분들 바로 위에 형성된다. 따라서, 일부 실시예에서, 제1 마스킹 구조물(1602)은 yz 평면 상의 도 16a의 단면도(1600A)에서는 보일 수 있지만, xz 평면 상의 도 16b의 단면도(1600B)에서는 보일 수 없다. 일부 다른 실시예들에서, 제1 마스킹 구조물(1602)은 xz 평면에서 트렌치 격리 구조물(104)을 덮을 수 있고, 따라서 xz 평면에서 보일 수 있다. 일부 실시예에서, 제1 마스킹 구조물(1602)은 또한 제1 게이트 유전체 층(120)과 직접 접촉하는 웰 영역(102)의 일부 바로 위에 놓인다. 일부 실시예에서, 제1 마스킹 구조물(1602)은 y 방향에서 측정되는 제1 거리(d1)만큼 웰 영역(102)의 부분 바로 위에 놓인다. 일부 실시예에서, 제1 거리(d1)는, 예를 들어, 약 0.1 마이크로미터 내지 약 0.3 마이크로미터의 범위 내에 있다.
일부 실시예에서, 제1 마스킹 구조물(1602)은 포토리소그래피 및 제거(예컨대, 에칭) 공정을 사용하여 형성될 수 있다. 일부 실시예에서, 제1 마스킹 구조물(1602)은 포토레지스트 재료 또는 하드 마스크 재료를 포함한다. 일부 실시예에서, 제1 마스킹 구조물(1602)은 또한 도 16a의 단면도(1600A)에서 트렌치 격리 구조물(104)을 직접 덮는다. 일부 다른 실시예들에서, 제1 마스킹 구조물(1602)은 또한 전체 트렌치 격리 구조물(104) 위에 형성될 수 있으며, 따라서 일부 실시예에서, 제1 마스킹 구조물(1602)은 도 16b의 단면도(1600B)에서 트렌치 격리 구조물(104) 바로 위에 존재할 수 있다.
도 16c의 평면도(1600C)에 도시된 바와 같이, 일부 실시예에서, 제1 마스킹 구조물(1602)은 2 개의 직사각형과 유사하다. 일부 실시예에서, 도 16a의 단면도(1600A)는 도 16c의 단면 라인 AA'에 대응하며, 도 16b의 단면도(1600B)는 도 16c의 단면 라인 BB'에 대응한다. 일부 다른 실시예들에서, 제1 마스킹 구조물(1602)은 또한 트렌치 격리 구조물(104)을 미래의 제거 공정들로부터 보호하기 위해 도 16c의 평면도(1600C)로부터 트렌치 격리 구조물(104)을 완전히 덮을 수 있다.
일부 다른 실시예들에서, 제1 마스킹 구조물(1602)은 도 8a 내지 도 8c, 도 9a 내지 도 9c, 및/또는 도 10a 내지 도 10c에 도시된 것과 같은 상이한 게이트 전극 구조물 설계를 달성하기 위해 평면도(1600C)와는 상이한 설계를 갖는다. 예를 들어, 일부 다른 실시예들에서, 제1 마스킹 구조물(1602) 대신에 도 16c의 대안적인 제1 마스킹 구조물(1602a)이 사용될 수 있다. 그러한 다른 실시예들에서, 해시 라인들로 도시된 대안적인 제1 마스킹 구조물(1602a)은 리세스(1202)보다는 x 방향에서 더 좁다. 일부 그러한 다른 실시예들에서, 대안적인 제1 마스킹 구조물(1602a)은 도 8a 내지 도 8c에 도시된 실시예를 형성하는 데 사용될 수 있다.
도 17a의 단면도(1700A) 및 도 17b의 단면도(1700B)에 도시된 바와 같이, 일부 실시예에서, 제1 마스킹 구조물(1602)의 바로 아래에 있지는 않는 제1 및 제2 게이트 유전체 층들(120, 122)의 부분들을 제거하기 위한 제거 공정이 수행된다. 따라서, 일부 실시예에서, 도 17a 및 도 17b의 제거 공정은 제1 및 제2 게이트 유전체 층들(120, 122)의 중앙 부분들을 제거하고, 그에 따라 제1 및 제2 게이트 유전체 층들(120, 122)의 나머지 부분들은 yz 평면을 따라 트렌치 격리 구조물(104)와 직접 접촉하게 된다. 일부 실시예에서, 도 17a 및 도 17b의 제거 공정은 실질적으로 z 방향에서 수행되는 건식 에칭 공정을 포함할 수 있다. 도 17a 및 도 17b의 제거 공정 후, 리세스(1202)는 기판(101) 및/또는 기판(101)의 영역들에 의해 획정된 일부 하부 표면들 및 외측 측벽들뿐만 아니라 웰 영역(102) 및 저농도로 도핑된 영역(304)을 포함한다.
일부 실시예에서, 트렌치 격리 구조물(104)은 도 17a 및 도 17b의 제거 공정에 의한 제거에 대해 실질적으로 내성을 갖는다. 일부 다른 실시예들에서, 제1 마스킹 구조물(1602)은 전체 트렌치 격리 구조물(104)을 덮고, 따라서 제1 마스킹 구조물(1602)은 도 17a 및 도 17b의 제거 공정에 의해 트렌치 격리 구조물의 제거를 방지한다.
도 17c의 평면도(1700C)에 도시된 바와 같이, 일부 실시예에서, 제1 및 제2 게이트 유전체 층들(도 17a의 120, 122)이 존재하지 않는데, 이는 제1 및 제2 게이트 유전체 층들(도 17a의 120, 122)이 제1 마스킹 구조물(1602) 후방에 있기 때문이다. 일부 실시예에서, 도 17a의 단면도(1700A)는 도 17c의 단면 라인 AA'에 대응하며, 도 17b의 단면도(1700B)는 도 17c의 단면 라인 BB'에 대응한다.
도 18a의 단면도(1800A) 및 도 18b의 단면도(1800B)에 도시된 바와 같이, 일부 실시예에서, 제1 마스킹 구조물(도 16a의 1602)이 제거되고, 제3 게이트 유전체 층(124)이 리세스(1202)의 표면들 및 제2 게이트 유전체 층(122) 위에 형성된다. 일부 실시예에서, 제3 게이트 유전체 층(124)은 제1 및/또는 제2 게이트 유전체 층들(120, 122)과 동일한 재료를 포함할 수 있는 반면, 일부 다른 실시예들에서, 제3 게이트 유전체 층(124)은 제1 및/또는 제2 게이트 유전체 층들(120, 122)과는 상이한 재료를 포함할 수 있다. 일부 실시예에서, 제3 게이트 유전체 층(124)은 화학 기상 증착(CVD) 또는 일부 다른 적합한 증착 공정(예컨대, PVD, ALD, 등)에 의해 형성될 수 있다. 일부 실시예에서, 제3 게이트 유전체 층(124)은 제1 게이트 유전체 층(120) 위에서 실질적으로 균일한 제1 두께(t1)를 갖는다. 일부 실시예에서, 제1 두께(t1)는, 예를 들어, 약 100 옹스트롬 내지 약 300 옹스트롬의 범위 내에 있다.
도 18c의 평면도(1800C)에 도시된 바와 같이, 일부 실시예에서, 제2 게이트 유전체 층(122)은 제2 게이트 유전체 층(122)이 제3 게이트 유전체 층(124)의 특정 부분 아래에만 배열되는 것을 보여주기 위해 해시 라인으로 도시된다. 일부 실시예에서, 도 18a의 단면도(1800A)는 도 18c의 단면 라인 AA'에 대응하며, 도 18b의 단면도(1800B)는 도 18c의 단면 라인 BB'에 대응한다.
도 19a의 단면도(1900A) 및 도 19b의 단면도(1900B)에 도시된 바와 같이, 일부 실시예에서, 게이트 전극 재료(1902)가 그 후 제3 게이트 유전체 층(124) 위에 형성되고, 기판(101) 내의 리세스(도 18a 및 도 18b의 1202)를 충전한다. 일부 실시예에서, 게이트 전극 재료(1902)는 증착 공정(예컨대, CVD, PVD, ALD, 스퍼터링, 전기 도금, 등)에 의해 형성될 수 있다. 일부 실시예에서, 게이트 전극 재료(1902)는 폴리실리콘, 알루미늄, 코발트, 루테늄, 또는 일부 다른 적합한 도전성 재료를 포함할 수 있다.
도 20a의 단면도(2000A) 및 도 20b의 단면도(2000B)에 도시된 바와 같이, 일부 실시예에서, 게이트 전극 재료(도 19a의 1902)는 평탄화 공정(예컨대, 화학 기계적 평탄화(chemical mechanical planarization)(CMP))에 의해 평탄화되어, 실질적으로 평면인 최상단 표면(108t)을 갖는 게이트 전극(108)을 형성한다. 게이트 전극(108)의 최상단 표면(108t)이 실질적으로 평면이기 때문에, 게이트 전극(108) 위에 후속 증착된 층들은 또한 실질적으로 평평한 상부 표면들을 가질 수 있다. 일부 실시예에서, 게이트 전극 재료(도 19a의 1902)는 게이트 전극(108)의 최상단 표면(108t)이 기판(101)의 최상단 표면(101t)과 실질적으로 평면이 되도록 평탄화된다. 일부 다른 실시예들에서, 게이트 전극(108)의 최상단 표면(108t)은, 게이트 전극(108)의 최상단 표면(108t)이 기판(101)의 최상단 표면(101t) 위에 배열되도록, 평탄화 공정(예컨대, CMP) 및 제거 공정(예컨대, 에칭)을 겪게 될 수 있다. 일부 다른 실시예들(도시되지 않음)에서, 일함수 층(work function layer)은 리세스(도 18a의 1202) 내 및 게이트 전극(108) 위 또는 아래에 형성되어, 리세싱된 MOSFET의 임계치 전압을 추가로 튜닝할 수 있다.
또한, 일부 실시예에서, 도 20a 및 도 20b의 평탄화 공정(예컨대, CMP) 및/또는 일부 다른 제거 공정(예컨대, 에칭)은 기판(101)의 최상단 표면(101t) 위에 배열된 제1, 제2, 및/또는 제3 게이트 유전체 층들(120, 122, 124)의 임의의 부분들을 제거할 수 있다. 도 20a 및 도 20b의 평탄화 및/또는 제거 공정 후에, 제1, 제2, 및 제3 게이트 유전체 층들(120, 122, 124)은 게이트 전극(108)을 둘러싸는 게이트 유전체 구조물(106)을 구성한다. 도 20a의 단면도(2000A)에서, 게이트 유전체 구조물(106)은, 제3 게이트 유전체 층(124)만을 포함하고 제1 두께(t1)를 갖는 중앙 부분(106a)을 포함한다. 일부 실시예에서, 제1 두께(t1)는 게이트 유전체 구조물(106)의 최하단 표면(106L)에서부터 게이트 유전체 구조물(106)의 제1 중간 표면(106f)까지 측정되며, 여기서 제1 중간 표면(106f)은 게이트 유전체 구조물(106)의 최하단 표면(106L)과 최상단 표면(106t) 사이에 있다. 일부 실시예에서, 도 20b의 단면도(2000B)에서, 게이트 유전체 구조물(106)은 제3 게이트 유전체 층(124)만을 포함하고, 따라서 제1 두께(t1)를 갖는다.
또한, 게이트 유전체 구조물(106)은, 중앙 부분(106a)을 둘러싸고 트렌치 격리 구조물(104) 바로 위에 놓이는 코너 부분(106b)을 포함한다. 게이트 유전체 구조물(106)의 코너 부분(106b)은 제1, 제2, 및 제3 게이트 유전체 층들(120, 122, 124)의 두께들(t4, t5, t1)의 합과 동일한 제2 두께(t2)를 갖는다. 일부 실시예에서, 제2 두께(t2)는 게이트 유전체 구조물(106)의 최하단 표면(106L)과 게이트 유전체 구조물(106)의 제2 중간 표면(106s) 사이에서 측정되며, 게이트 유전체 구조물(106)의 제2 중간 표면(106s)은 게이트 유전체 구조물(106)의 제1 중간 표면(106f)과 최상단 표면(106t) 사이에 있다. 일부 실시예에서, 코너 부분(106b)은 또한 제3 두께(t3)를 가지며, 이는 게이트 유전체 구조물(106)의 높이로서 획정될 수 있고, 게이트 유전체 구조물(106)의 최하단 표면(106L)에서 최상단 표면(106t)까지 z 방향으로 측정된다. 제1, 제2, 및 제3 두께들(t1, t2, t3)은 모두 동일한 z 방향에서 측정된다. 제2 두께(t2)는, 전류 대 게이트 전압의 비율이 실질적으로 일정하여 리세싱된 MOSFET의 신뢰성을 높이도록, 제1 두께(t1)보다 크다. 일부 실시예에서, 제2 두께(t2)는 제1 두께(t1)보다 적어도 3 배 더 큰데, 이는, 일부 실시예에서, 제1, 제2, 및 제3 게이트 유전체 층들(120, 122, 124)이 각각 적어도 100 옹스트롬 두께일 수 있기 때문이다.
도 20c의 평면도(2000C)에 도시된 바와 같이, 일부 실시예에서, 제1, 제2, 및 제3 게이트 유전체 층들(120, 122, 124)이 보일 수 있다. 일부 실시예에서, 제1 및 제2 게이트 유전체 층들(120, 122)은 트렌치 격리 구조물(104) 바로 위에 놓인다. 일부 실시예에서, 제1 및/또는 제2 게이트 유전체 층들(120, 122)은 또한 웰 영역(도 20a의 102)의 부분들 바로 위에 놓이고 이와 접촉한다. 일부 실시예에서, 도 20a의 단면도(2000A)는 도 20c의 단면 라인 AA'에 대응하며, 도 20b의 단면도(2000B)는 도 20c의 단면 라인 BB'에 대응한다.
도 21a의 단면도(2100A), 도 21b의 단면도(2100B), 및 도 21c의 평면도(2100C)에 도시된 바와 같이, 하드 마스크 층(2102)이 게이트 전극(108) 위에 형성될 수 있다. 일부 실시예에서, 하드 마스크 층(2102)은 또한 게이트 유전체 구조물(106)의 일부 또는 전부 바로 위에 놓일 수 있다. 일부 실시예에서, 하드 마스크 층(2102)은, 예를 들어, 실리콘 질화물, 실리콘 탄화물, 또는 일부 다른 적합한 하드 마스크 재료와 같은 하드 마스크 재료를 포함한다. 일부 실시예에서, 하드 마스크 층(2102)은 먼저 증착 공정(예컨대, CVD, PVD, ALD, 등)을 통해 기판(101) 위에 증착되고, 그 후, 포토리소그래피 및 제거(예컨대, 에칭) 공정에 의해 패터닝된다.
또한, 일부 실시예에서, 스페이서 구조물(110)이 하드 마스크 층(2102)의 외측 측벽들 상에 형성될 수 있다. 일부 실시예에서, 스페이서 구조물(110)은 하드 마스크 층(2102) 및 기판(101) 위에 스페이서 층을 증착함으로써 형성되고; 그 후, 스페이서 층의 실질적으로 수평한 부분들을 제거하는 데 건식 에칭 공정을 수행하여 스페이서 구조물(110)을 형성할 수 있다. 일부 실시예에서, 스페이서 구조물(110)은, 예를 들어, 실리콘 이산화물, 실리콘 질화물, 일부 다른 적합한 유전체 재료, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 스페이서 구조물(110)은 실질적으로 만곡된 외측 측벽들을 갖는다. 또한, 일부 실시예에서, 스페이서 구조물(110) 및 하드 마스크 층(2102)은 함께 전체적으로 게이트 전극(108) 및 게이트 유전체 구조물(106) 바로 위에 놓일 수 있다.
일부 다른 실시예들에서, 하드 마스크 층(2102)은 게이트 전극(108)의 제거 공정을 수행하기 전에 형성될 수 있다. 예를 들어, 일부 실시예에서, 게이트 전극 재료(도 19a의 1902)는 먼저 평탄화 공정(예컨대, CMP)을 겪을 수 있고, 그 후, 하드 마스크 층(2102)이 평탄화된 게이트 전극 재료 위에 형성될 수 있다. 그 후, 일부 실시예에서, 하드 마스크 층(2102)에 따른 에칭 공정을 수행하여 평탄화된 게이트 전극의 외측 부분들을 제거함으로써 게이트 전극(108)을 형성할 수 있다. 그러한 다른 실시예들에서, 게이트 전극(108)은 기판(101)의 최상단 표면(101t) 위에 배열된 최상단 표면(108t)을 가질 수 있다.
도 22a의 단면도(2200A) 및 도 22b의 단면도(2200B)에 도시된 바와 같이, 일부 실시예에서, 소스/드레인 영역들(302)은 스페이서 구조물(110)과 트렌치 격리 구조물(104) 사이에서 측방으로 형성될 수 있다. 일부 실시예에서, 소스/드레인 영역들(302)은 저농도로 도핑된 영역들(304)의 부분들을 도핑하기 위한 이온 주입에 의해 형성된다. 소스/드레인 영역들(302)은 저농도로 도핑된 영역들(304)과 동일한 도핑 타입을 가질 수 있지만 더 높은 도핑 농도를 가질 수 있다. 소스/드레인 영역들(302)은 자기 정렬 공정(self-aligned process)에 의해 형성될 수 있으며, 여기서 하드 마스크 층(2102) 및 스페이서 구조물(110)은 이온 주입 공정 동안 마스크로서 작용한다. 소스/드레인 영역들(302)은 도 22a의 단면도(2200A)에서는 보이지 않는데, 이는 스페이서 구조물과 트렌치 격리 구조물(104) 사이에는 소스/드레인 영역들(302)의 형성을 위한 공간이 존재하지 않기 때문이다.
도 23a의 단면도(2300A) 및 도 23b의 단면도(2300B)에 도시된 바와 같이, 일부 실시예에서, 제1 인터커넥트 유전체 층(114a)은 기판(101) 및 하드 마스크 층(2102) 위에 형성된다. 일부 실시예에서, 제1 인터커넥트 유전체 층(114a)은 증착 공정(예컨대, PVD, CVD, ALD, 등)에 의해 형성되며, 예를 들어, 질화물(예컨대, 실리콘 질화물, 실리콘 옥시 질화물), 탄화물(예컨대, 실리콘 탄화물), 산화물(예컨대, 실리콘 산화물), 보로실리케이트 글래스(borosilicate glass)(BSG), 포스포릭 실리케이트 글래스(phosphoric silicate glass)(PSG), 보로포스포 실리케이트 글래스(borophosphosilicate glass)(BPSG), 또는 로우-k 산화물(예컨대, 탄소 도핑된 산화물, SiCOH) 등을 포함할 수 있다.
도 24a의 단면도(2400A) 및 도 24b의 단면도(2400B)에 도시된 바와 같이, 일부 실시예에서, 평탄화 공정(예컨대, CMP)을 수행하여 하드 마스크 층(2102) 위에 배열된 제1 인터커넥트 유전체 층(114a)의 부분들을 제거할 수 있다. 일부 실시예에서, 평탄화 공정(예컨대, CMP)은 또한 스페이서 구조물(110) 및 하드 마스크 층(2102)의 상부 부분들을 제거할 수 있고, 이로써 스페이서 구조물(110)은 실질적으로 평면인 상부 표면들을 가질 수 있다. 일부 다른 실시예들에서, 평탄화 공정(예컨대, 도 24a 및 도 24b의 CMP)은 스페이서 구조물(110) 및/또는 하드 마스크 층(2102)의 부분들을 제거하지는 않는다.
도 25a의 단면도(2500A), 도 25b의 단면도(2500B), 및 도 25c의 평면도(2500C)에 도시된 바와 같이, 일부 실시예에서, 하드 마스크 층(도 24a의 2102)이 게이트 전극(108)으로부터 선택적으로 제거된다. 일부 실시예에서, 스페이서 구조물(110)은 제거되지 않는다. 일부 실시예에서, 하드 마스크 층(도 24a의 2102)은 습식 또는 건식 에칭에 의해 제거되고, 게이트 전극(108), 게이트 유전체 구조물(106), 및 트렌치 격리 구조물(104)은 습식 또는 건식 에칭에 의한 제거에 대해 실질적으로 내성을 가질 수 있다.
일부 실시예(도시되지 않음)에서, 하드 마스크 층(도 24a의 2102)의 제거 후에, 게이트 대체 공정이 선택적으로 수행될 수 있다. 이러한 실시예에서, 게이트 전극(108)은 게이트 유전체 구조물(106)로부터 선택적으로 제거될 수 있고, 상이한 게이트 전극 재료가 게이트 유전체 구조물(106) 내에 형성될 수 있다. 그러한 일부 실시예에서, 도 19a 내지 도 19c 및 도 20a 내지 도 20c에 형성된 게이트 전극(108)은 "더미 게이트 전극"으로 지칭될 수 있고, 그 후, 더미 게이트 전극은 제거되어, 도 25a 내지 도 25c에서 게이트 전극(108)으로서 대체된다. 게이트 대체 공정은 일부 실시예에서, 예를 들어, 다양한 처리 단계들 동안 게이트 전극(108)에 대한 손상을 감소시키는 데 사용될 수 있다.
도 26a의 단면도(2600A), 도 26b의 단면도(2600B), 및 도 26c의 평면도(2600C)에 도시된 바와 같이, 일부 실시예에서, 실리사이드 층(202)이 게이트 전극(108) 상에 형성된다. 일부 실시예에서, 실리사이드 층(202)은 게이트 전극(108)이 폴리실리콘을 포함할 경우에 형성된다. 그러한 일부 실시예에서, 실리사이드 층(202)은, 예를 들어, 코발트 실리사이드, 티타늄 실리사이드, 니켈 실리사이드, 또는 일부 다른 적합한 금속성 실리사이드 재료를 포함할 수 있다. 일부 실시예에서, 실리사이드 층(202)은, 게이트 전극(108)을 덮는 전이 금속 층을 증착하고 이어서 전이 금속 층을 가열하여 게이트 전극(108)의 폴리실리콘과 반응하도록 함으로써, 형성된다. 일부 실시예에서, 실리사이드 층(202)은 게이트 전극(108)에 연결하기 위해 게이트 전극(108) 위에 형성될 도전성 피처를 돕는다.
도 27a의 단면도(2700A) 및 도 27b의 단면도(2700B)에 도시된 바와 같이, 일부 실시예에서, 인터커넥트 구조물(112)이 게이트 전극(108) 및 소스/드레인 영역들(302) 위에 형성되므로, 리세싱된 MOSFET은 기판(101) 위에 배열될 더 많은 디바이스들(예컨대, 메모리 디바이스, 다른 트랜지스터, 이미지 센서, 등)에 연결될 수 있게 된다. 일부 실시예에서, 인터커넥트 구조물(112)은 제1, 제2, 제3, 및/또는 제4 인터커넥트 유전체 층들(114a, 114b, 114c, 114d)에 배열된 컨택트 비아들(116), 인터커넥트 와이어들(118), 및 인터커넥트 비아들(620)을 포함한다. 일부 실시예에서, 제1, 제2, 제3, 및/또는 제4 인터커넥트 유전체 층들(114a, 114b, 114c, 114d)은 질화물(예컨대, 실리콘 질화물, 실리콘 옥시 질화물), 탄화물(예컨대, 실리콘 탄화물), 산화물(예컨대, 실리콘 산화물), 보로실리케이트 글래스(BSG), 포스포릭 실리케이트 글래스(PSG), 보로포스포 실리케이트 글래스(BPSG), 또는 로우-k 산화물(예컨대, 탄소 도핑된 산화물, SiCOH) 등을 포함할 수 있다. 또한, 일부 실시예에서, 컨택트 비아들(116), 인터커넥트 와이어들(118), 및 인터커넥트 비아들(620)은 각각, 예를 들어, 구리, 텅스텐, 알루미늄, 티타늄, 탄탈륨, 또는 일부 다른 적합한 도전성 재료를 포함할 수 있다. 일부 실시예에서, 인터커넥트 구조물(112)은 증착 공정들(예컨대, PVD, CVD, ALD, 스퍼터링, 등), 제거 공정들(예컨대, 습식 에칭, 건식 에칭, CMP, 등), 및/또는 패터닝 공정들(예컨대, 포토리소그래피/에칭)을 포함하는 다양한 단계들을 통해 형성될 수 있다.
도 28은 리세싱된 MOSFET에서의 중앙 부분보다 두꺼운 코너 부분을 갖는 게이트 유전체 구조물을 형성하는 방법(2800)의 일부 실시예의 흐름 다이어그램을 도시한 것이다.
방법(2800)이 이하에서 일련의 동작들 또는 이벤트들로서 예시되고 기술되고 있지만, 그러한 동작들 또는 이벤트들의 예시된 순서는 제한적인 의미로 해석되지 않아야 한다는 것이 이해될 것이다. 예를 들어, 일부 동작은 본원에 예시되고 및/또는 기술된 것 이외에도 다른 동작들 또는 이벤트들과는 상이한 순서로 및/또는 동시에 발생할 수 있다. 추가적으로, 본원의 하나 이상의 양태 또는 실시예를 구현하기 위해 예시된 모든 동작들이 요구되는 것은 아닐 수 있다. 또한, 본원에 묘사된 하나 이상의 동작은 하나 이상의 개별 동작들 및/또는 단계들로 수행될 수 있다.
동작(2802)에서, 트렌치 격리 구조물을 기판의 웰 영역 주변에 형성한다. 도 11a는 동작(2802)에 대응하는 일부 실시예의 단면도(1100A)를 도시한 것이다.
동작(2804)에서, 기판의 일부를 제거하여 기판 내에 리세스를 형성하고, 여기서 리세스의 외측 측벽들은 트렌치 격리 구조물에 의해 획정된다. 도 12a는 동작(2804)에 대응하는 일부 실시예의 단면도(1200A)를 도시한 것이다.
동작(2806)에서, 제1 게이트 유전체 층을 기판 내의 리세스의 표면들 위에 형성한다. 도 14a는 동작(2806)에 대응하는 일부 실시예의 단면도(1400A)를 도시한 것이다.
동작(2808)에서, 제2 게이트 유전체 층을 제1 게이트 유전체 층 위에 형성한다. 도 15a는 동작(2808)에 대응하는 일부 실시예의 단면도(1500A)를 도시한 것이다.
동작(2810)에서, 제거 공정을 수행하여 제1 및 제2 게이트 유전체 층들의 중앙 부분들을 제거한다. 도 17a는 동작(2810)에 대응하는 일부 실시예의 단면도(1700A)를 도시한 것이다.
동작(2812)에서, 제3 게이트 유전체 층을 기판 내의 리세스의 표면들 및 제2 게이트 유전체 층 위에 형성한다. 도 18a는 동작(2812)에 대응하는 일부 실시예의 단면도(1800A)를 도시한 것이다.
동작(2814)에서, 게이트 전극을 제3 게이트 유전체 층 위에 형성한다. 도 20a는 동작(2814)에 대응하는 일부 실시예의 단면도(2000A)를 도시한 것이다.
따라서, 본 개시 내용은 리세싱된 MOSFET의 신뢰성을 향상시키기 위해 리세싱된 MOSFET에서의 게이트 유전체 구조물의 코너 부분에서 게이트 유전체 구조물의 두께를 증가시키는 방법에 관한 것이다.
따라서, 일부 실시예에서, 본 개시 내용은 반도체 디바이스에 관한 것으로, 이 반도체 디바이스는: 기판 내의 웰 영역; 기판 내의 웰 영역의 대향 측들 상에 배열된 소스 영역 및 드레인 영역; 웰 영역 위에 배열되고, 기판의 최상단 표면 아래에 배열된 하단 표면을 포함하고, 그리고 소스 영역과 드레인 영역 사이에서 연장되는 게이트 전극; 소스 영역, 드레인 영역, 및 게이트 전극을 둘러싸는 트렌치 격리 구조물; 및 웰 영역, 소스 영역, 드레인 영역, 및 트렌치 격리 구조물로부터 게이트 전극을 분리시키는 게이트 유전체 구조물을 포함하고, 게이트 유전체 구조물은 제1 두께를 갖는 중앙 부분 및 제2 두께를 갖는 코너 부분을 포함하고, 제2 두께는 제1 두께보다 크다.
다른 실시예들에서, 본 개시 내용은 반도체 디바이스에 관한 것으로, 반도체 디바이스는: 기판 내의 웰 영역; 기판 내의 웰 영역의 대향 측들 상에 배열된 소스 영역 및 드레인 영역; 기판 내에서 소스 영역과 드레인 영역 사이에 직접 배열된 게이트 전극; 소스 영역, 드레인 영역, 및 게이트 전극을 연속적으로 둘러싸는 트렌치 격리 구조물; 및 게이트 전극의 외측 측벽들 및 하단 표면들 상에 배열된 게이트 유전체 구조물을 포함하고, 게이트 유전체 구조물은 제1 두께를 갖는 중앙 부분, 제1 두께보다 큰 제2 두께를 갖는 내측 코너 부분, 및 제2 두께보다 큰 제3 두께를 갖는 외측 코너 부분을 포함하며, 제1, 제2, 및 제3 두께들은 게이트 유전체 구조물의 최하단 표면으로부터 동일한 방향으로 측정된다.
또 다른 실시예들에서, 본 개시 내용은 방법에 관한 것으로, 이 방법은: 기판의 웰 영역 주변에 트렌치 격리 구조물을 형성하는 단계; 기판의 일부를 제거하여 기판 내에 리세스를 형성하는 단계 ― 리세스의 외측 측벽들은 트렌치 격리 구조물에 의해 획정됨 ―; 기판 내의 리세스의 표면들 위에 제1 게이트 유전체 층을 형성하는 단계; 제1 게이트 유전체 층 위에 제2 게이트 유전체 층을 형성하는 단계; 제거 공정을 수행하여, 제1 및 제2 게이트 유전체 층들의 중앙 부분들을 제거하는 단계 ― 제거 공정 후, 제1 및 제2 게이트 유전체 층들의 부분들은 트렌치 격리 구조물 상에서 유지됨 ―; 기판 내의 리세스의 표면들 및 제2 게이트 유전체 층 위에 제3 게이트 유전체 층을 형성하는 단계; 및 제3 게이트 유전체 층 위에 게이트 전극을 형성하는 단계를 포함한다.
전술한 내용은 본 기술 분야의 기술자가 본 개시 내용의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들을 개략적으로 설명하고 있다. 본 기술 분야의 기술자는 본원에 도입된 실시예들과 동일한 목적을 수행하고 및/또는 동일한 효과를 달성하는 다른 공정들 및 구조물들을 디자인하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.
실시예들
실시예 1.
반도체 디바이스로서,
기판 내의 웰 영역;
기판 내에서 웰 영역의 대향 측들 상에 배열된 소스 영역 및 드레인 영역;
웰 영역 위에 배열되고, 기판의 최상단 표면 아래에 배열된 하단 표면을 포함하며, 소스 영역과 드레인 영역 사이에서 연장되는 게이트 전극;
소스 영역, 드레인 영역 및 게이트 전극을 둘러싸는 트렌치 격리 구조물; 및
웰 영역, 소스 영역, 드레인 영역 및 트렌치 격리 구조물로부터 게이트 전극을 분리시키는 게이트 유전체 구조물을 포함하고,
게이트 유전체 구조물은 제1 두께를 갖는 중앙 부분 및 제2 두께를 갖는 코너 부분을 포함하고, 제2 두께는 제1 두께보다 큰 것인, 반도체 디바이스.
실시예 2.
실시예 1에 있어서,
게이트 전극은 소스 영역으로부터 드레인 영역으로 제1 방향으로 연장되고, 게이트 전극은 트렌치 격리 구조물의 제1 측으로부터 트렌치 격리 구조물의 제2 측으로 제1 방향에 수직인 제2 방향으로 연장되며, 게이트 유전체 구조물의 코너 부분은 트렌치 격리 구조물의 제1 측 및 제2 측 바로 위에 배열되고 트렌치 격리 구조물의 제1 측 및 제2 측과 접촉하는 것인, 반도체 디바이스.
실시예 3.
실시예 1에 있어서,
제2 두께는 제1 두께보다 적어도 3 배 더 큰 것인, 반도체 디바이스.
실시예 4.
실시예 1에 있어서,
게이트 유전체 구조물의 중앙 부분의 제1 두께는 게이트 유전체 구조물의 최하단 표면과 제1 중간 표면 사이에서 측정되고, 게이트 유전체 구조물의 코너 부분의 제2 두께는 게이트 유전체 구조물의 최하단 표면과 제2 중간 표면 사이에서 측정되며, 제1 중간 표면은 게이트 유전체 구조물의 제2 중간 표면과 최하단 표면 사이에 있고, 제2 중간 표면은 게이트 유전체 구조물의 최상단 표면 아래에 있는 것인, 반도체 디바이스.
실시예 5.
실시예 1에 있어서,
게이트 유전체 구조물의 코너 부분은 제1 두께 및 제2 두께와 동일한 방향으로 측정된 제3 두께를 가지며, 제3 두께는 제1 두께 및 제2 두께보다 큰 것인, 반도체 디바이스.
실시예 6.
실시예 1에 있어서,
게이트 전극은 소스 영역으로부터 드레인 영역으로 제1 방향으로 연장되고, 소스 영역 및 드레인 영역을 통해 제1 방향으로 연장되는 임의의 라인은 게이트 유전체 구조물의 코너 부분을 통해서는 연장되지 않는 것인, 반도체 디바이스.
실시예 7.
실시예 1에 있어서,
게이트 유전체 구조물의 중앙 부분 위에 배열된 게이트 전극의 하부 부분은 게이트 유전체 구조물의 코너 부분 위에 배열된 게이트 전극의 상부 부분보다 좁은 것인, 반도체 디바이스.
실시예 8.
실시예 1에 있어서,
게이트 유전체 구조물의 코너 부분은 격리 구조물 바로 위에 놓이는 제1 영역, 및 웰 영역 바로 위에 놓이며 웰 영역과 접촉하는 제2 영역을 포함하고, 제1 영역은 제2 영역보다 얇은 것인, 반도체 디바이스.
실시예 9.
반도체 디바이스로서,
기판 내의 웰 영역;
기판 내에서 웰 영역의 대향 측들 상에 배열된 소스 영역 및 드레인 영역;
기판 내에서 소스 영역과 드레인 영역 사이에 직접 배열된 게이트 전극;
소스 영역, 드레인 영역, 및 게이트 전극을 연속적으로 둘러싸는 트렌치 격리 구조물; 및
게이트 전극의 외측 측벽들 및 하단 표면들 상에 배열된 게이트 유전체 구조물을 포함하고,
게이트 유전체 구조물은 제1 두께를 갖는 중앙 부분, 제1 두께보다 큰 제2 두께를 갖는 내측 코너 부분, 및 제2 두께보다 큰 제3 두께를 갖는 외측 코너 부분을 포함하며, 그리고
제1 두께, 제2 두께 및 제3 두께는 게이트 유전체 구조물의 최하단 표면으로부터 동일한 방향으로 측정되는 것인, 반도체 디바이스.
실시예 10.
실시예 9에 있어서,
내측 코너 부분은 중앙 부분을 외측 코너 부분에 연결하고, 외측 코너 부분은 트렌치 격리 구조물 위에 놓이며, 중앙 부분은 트렌치 격리 구조물의 대향 측들 사이에서 연장되는 것인, 반도체 디바이스.
실시예 11.
실시예 9에 있어서,
게이트 유전체 구조물의 내측 코너 부분은 트렌치 격리 구조물 및 웰 영역 위에 놓이고, 트렌치 격리 구조물 및 웰 영역과 직접 접촉하는 것인, 반도체 디바이스.
실시예 12.
실시예 9에 있어서,
게이트 전극은 제1 폭을 갖는 상부 부분 및 제1 폭보다 작은 제2 폭을 갖는 하부 부분을 포함하고, 상부 부분의 외측 측벽은 게이트 유전체 구조물의 외측 코너 부분과 접촉하며, 하부 부분의 외측 측벽은 게이트 유전체 구조물의 내측 코너 부분과 접촉하는 것인, 반도체 디바이스.
실시예 13.
실시예 9에 있어서,
게이트 유전체 구조물은 3 개의 유전체 층들을 포함하는 것인, 반도체 디바이스.
실시예 14.
실시예 13에 있어서,
게이트 유전체 구조물의 내측 및 외측 코너 부분들은 3 개의 유전체 층들을 포함하고, 게이트 유전체 구조물의 중앙 부분은 3 개의 유전체 층들 중 하나의 유전체 층을 포함하는 것인, 반도체 디바이스.
실시예 15.
실시예 14에 있어서,
3 개의 유전체 층들 중 하나의 유전체 층은 게이트 유전체 구조물의 내측 코너 부분의 최상단 층인, 반도체 디바이스.
실시예 16.
방법으로서,
기판의 웰 영역 주변에 트렌치 격리 구조물을 형성하는 단계;
기판의 일부를 제거하여 기판에 리세스를 형성하는 단계 ― 리세스의 외측 측벽들은 트렌치 격리 구조물에 의해 획정됨 ―;
기판에서의 리세스의 표면들 위에 제1 게이트 유전체 층을 형성하는 단계;
제1 게이트 유전체 층 위에 제2 게이트 유전체 층을 형성하는 단계;
제거 공정을 수행하여 제1 게이트 유전체 층 및 제2 게이트 유전체 층의 중앙 부분들을 제거하는 단계 ― 제거 공정 후, 제1 게이트 유전체 층 및 제2 게이트 유전체 층의 부분들은 트렌치 격리 구조물 상에 유지됨 ―;
기판에서의 리세스의 표면들 및 제2 게이트 유전체 층 위에 제3 게이트 유전체 층을 형성하는 단계; 및
제3 게이트 유전체 층 위에 게이트 전극을 형성하는 단계를 포함하는, 방법.
실시예 17.
실시예 16에 있어서,
제1 게이트 유전체 층, 제2 게이트 유전체 층 및 제3 게이트 유전체 층은 동일한 재료를 포함하는 것인, 방법.
실시예 18.
실시예 16에 있어서,
제거 공정 후에, 제1 게이트 유전체 층은 웰 영역의 일부와 접촉하는 것인, 방법.
실시예 19.
실시예 16에 있어서,
게이트 전극 및 제1 게이트 유전체 층, 제2 게이트 유전체 층 및/또는 제3 게이트 유전체 층에 대해 평탄화 공정을 수행하는 단계를 더 포함하며,
평탄화 공정 후, 게이트 전극, 제1 게이트 유전체 층, 제2 게이트 유전체 층, 제3 게이트 유전체 층 및 기판은 실질적으로 동일 평면의 상부 표면들을 갖는 것인, 방법.
실시예 20.
실시예 16에 있어서,
제거 공정 전에 제1 게이트 유전체 층 및 제2 게이트 유전체 층의 외측 부분들 위에 마스킹 구조물을 형성하는 단계 ― 마스킹 구조물은 제1 게이트 유전체 층 및 제2 게이트 유전체 층의 중앙 부분들 바로 위에는 놓이지 않음 ―를 더 포함하는, 방법.

Claims (10)

  1. 반도체 디바이스로서,
    기판 내의 웰 영역;
    상기 기판 내에서 상기 웰 영역의 대향 측들 상에 배열된 소스 영역 및 드레인 영역;
    상기 웰 영역 위에 배열되고, 상기 기판의 최상단 표면 아래에 배열된 하단 표면을 포함하며, 상기 소스 영역과 상기 드레인 영역 사이에서 연장되는 게이트 전극;
    상기 소스 영역, 상기 드레인 영역 및 상기 게이트 전극을 둘러싸는 트렌치 격리 구조물; 및
    상기 웰 영역, 상기 소스 영역, 상기 드레인 영역 및 상기 트렌치 격리 구조물로부터 상기 게이트 전극을 분리시키는 게이트 유전체 구조물을 포함하고,
    상기 게이트 유전체 구조물은 제1 두께를 갖는 중앙 부분 및 제2 두께를 갖는 코너 부분을 포함하고, 상기 제2 두께는 상기 제1 두께보다 큰 것인, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 게이트 전극은 상기 소스 영역으로부터 상기 드레인 영역으로 제1 방향으로 연장되고, 상기 게이트 전극은 상기 트렌치 격리 구조물의 제1 측으로부터 상기 트렌치 격리 구조물의 제2 측으로 상기 제1 방향에 수직인 제2 방향으로 연장되며, 상기 게이트 유전체 구조물의 상기 코너 부분은 상기 트렌치 격리 구조물의 상기 제1 측 및 상기 제2 측 바로 위에 배열되고 상기 트렌치 격리 구조물의 상기 제1 측 및 상기 제2 측과 접촉하는 것인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제2 두께는 상기 제1 두께보다 적어도 3 배 더 큰 것인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 게이트 유전체 구조물의 상기 중앙 부분의 상기 제1 두께는 상기 게이트 유전체 구조물의 최하단 표면과 제1 중간 표면 사이에서 측정되고, 상기 게이트 유전체 구조물의 상기 코너 부분의 상기 제2 두께는 상기 게이트 유전체 구조물의 상기 최하단 표면과 제2 중간 표면 사이에서 측정되며, 상기 제1 중간 표면은 상기 게이트 유전체 구조물의 상기 제2 중간 표면과 상기 최하단 표면 사이에 있고, 상기 제2 중간 표면은 상기 게이트 유전체 구조물의 최상단 표면 아래에 있는 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 게이트 유전체 구조물의 상기 코너 부분은 상기 제1 두께 및 상기 제2 두께와 동일한 방향으로 측정된 제3 두께를 가지며, 상기 제3 두께는 상기 제1 두께 및 상기 제2 두께보다 큰 것인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 게이트 전극은 상기 소스 영역으로부터 상기 드레인 영역으로 제1 방향으로 연장되고, 상기 소스 영역 및 상기 드레인 영역을 통해 상기 제1 방향으로 연장되는 임의의 라인은 상기 게이트 유전체 구조물의 상기 코너 부분을 통해서는 연장되지 않는 것인, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 게이트 유전체 구조물의 상기 중앙 부분 위에 배열된 상기 게이트 전극의 하부 부분은 상기 게이트 유전체 구조물의 상기 코너 부분 위에 배열된 상기 게이트 전극의 상부 부분보다 좁은 것인, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 게이트 유전체 구조물의 상기 코너 부분은 상기 격리 구조물 바로 위에 놓이는 제1 영역, 및 상기 웰 영역 바로 위에 놓이며 상기 웰 영역과 접촉하는 제2 영역을 포함하고, 상기 제1 영역은 상기 제2 영역보다 얇은 것인, 반도체 디바이스.
  9. 반도체 디바이스로서,
    기판 내의 웰 영역;
    상기 기판 내에서 상기 웰 영역의 대향 측들 상에 배열된 소스 영역 및 드레인 영역;
    상기 기판 내에서 상기 소스 영역과 상기 드레인 영역 사이에 직접 배열된 게이트 전극;
    상기 소스 영역, 상기 드레인 영역, 및 상기 게이트 전극을 연속적으로 둘러싸는 트렌치 격리 구조물; 및
    상기 게이트 전극의 외측 측벽들 및 하단 표면들 상에 배열된 게이트 유전체 구조물을 포함하고,
    상기 게이트 유전체 구조물은 제1 두께를 갖는 중앙 부분, 상기 제1 두께보다 큰 제2 두께를 갖는 내측 코너 부분, 및 상기 제2 두께보다 큰 제3 두께를 갖는 외측 코너 부분을 포함하며, 그리고
    상기 제1 두께, 상기 제2 두께 및 상기 제3 두께는 상기 게이트 유전체 구조물의 최하단 표면으로부터 동일한 방향으로 측정되는 것인, 반도체 디바이스.
  10. 방법으로서,
    기판의 웰 영역 주변에 트렌치 격리 구조물을 형성하는 단계;
    상기 기판의 일부를 제거하여 상기 기판에 리세스를 형성하는 단계 ― 상기 리세스의 외측 측벽들은 상기 트렌치 격리 구조물에 의해 획정됨 ―;
    상기 기판에서의 상기 리세스의 표면들 위에 제1 게이트 유전체 층을 형성하는 단계;
    상기 제1 게이트 유전체 층 위에 제2 게이트 유전체 층을 형성하는 단계;
    제거 공정을 수행하여 상기 제1 게이트 유전체 층 및 상기 제2 게이트 유전체 층의 중앙 부분들을 제거하는 단계 ― 상기 제거 공정 후, 상기 제1 게이트 유전체 층 및 상기 제2 게이트 유전체 층의 부분들은 상기 트렌치 격리 구조물 상에 유지됨 ―;
    상기 기판에서의 상기 리세스의 표면들 및 상기 제2 게이트 유전체 층 위에 제3 게이트 유전체 층을 형성하는 단계; 및
    상기 제3 게이트 유전체 층 위에 게이트 전극을 형성하는 단계를 포함하는, 방법.
KR1020210005360A 2020-09-29 2021-01-14 Mv 디바이스용 리세싱된 게이트 전극 주변의 보다 두꺼운 코너의 게이트 유전체 구조물 KR102515313B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063084682P 2020-09-29 2020-09-29
US63/084,682 2020-09-29
US17/098,867 US11469307B2 (en) 2020-09-29 2020-11-16 Thicker corner of a gate dielectric structure around a recessed gate electrode for an MV device
US17/098,867 2020-11-16

Publications (2)

Publication Number Publication Date
KR20220043812A true KR20220043812A (ko) 2022-04-05
KR102515313B1 KR102515313B1 (ko) 2023-03-29

Family

ID=78786785

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210005360A KR102515313B1 (ko) 2020-09-29 2021-01-14 Mv 디바이스용 리세싱된 게이트 전극 주변의 보다 두꺼운 코너의 게이트 유전체 구조물

Country Status (5)

Country Link
US (3) US11469307B2 (ko)
KR (1) KR102515313B1 (ko)
CN (1) CN113764516A (ko)
DE (1) DE102020132624A1 (ko)
TW (1) TWI782465B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114695549A (zh) * 2020-12-30 2022-07-01 联华电子股份有限公司 高压半导体装置以及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100102382A1 (en) * 2007-09-28 2010-04-29 Sanyo Electric Co., Ltd. Trench gate type transistor and method of manufacturing the same
JP2011009578A (ja) * 2009-06-26 2011-01-13 Renesas Electronics Corp 半導体装置およびその製造方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5314834A (en) * 1991-08-26 1994-05-24 Motorola, Inc. Field effect transistor having a gate dielectric with variable thickness
US6225661B1 (en) * 1998-09-02 2001-05-01 Advanced Micro Devices, Inc. MOS transistor with stepped gate insulator
US6225669B1 (en) * 1998-09-30 2001-05-01 Advanced Micro Devices, Inc. Non-uniform gate/dielectric field effect transistor
US6136674A (en) * 1999-02-08 2000-10-24 Advanced Micro Devices, Inc. Mosfet with gate plug using differential oxide growth
DE10052680C2 (de) * 2000-10-24 2002-10-24 Advanced Micro Devices Inc Verfahren zum Einstellen einer Form einer auf einem Substrat gebildeten Oxidschicht
US6436774B1 (en) * 2001-01-26 2002-08-20 Chartered Semiconductor Manufacturing Ltd. Method for forming variable-K gate dielectric
JP3940565B2 (ja) * 2001-03-29 2007-07-04 株式会社東芝 半導体装置及びその製造方法
KR100809601B1 (ko) * 2006-07-25 2008-03-04 삼성전자주식회사 반도체 소자의 제조 방법
US8129779B2 (en) * 2007-09-03 2012-03-06 Rohm Co., Ltd. Trench gate type VDMOSFET device with thicker gate insulation layer portion for reducing gate to source capacitance
KR20090072013A (ko) * 2007-12-28 2009-07-02 주식회사 동부하이텍 수평형 디모스 트랜지스터
KR101576576B1 (ko) * 2009-02-13 2015-12-10 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US8461647B2 (en) 2010-03-10 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having multi-thickness gate dielectric
JP5938272B2 (ja) * 2012-05-23 2016-06-22 ルネサスエレクトロニクス株式会社 トランジスタ及びその製造方法
US8865549B2 (en) * 2012-12-07 2014-10-21 Texas Instruments Incorporated Recessed channel insulated-gate field effect transistor with self-aligned gate and increased channel length
JP6131689B2 (ja) * 2013-04-16 2017-05-24 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US9917168B2 (en) * 2013-06-27 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Metal oxide semiconductor field effect transistor having variable thickness gate dielectric
US9466715B2 (en) * 2013-08-30 2016-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. MOS transistor having a gate dielectric with multiple thicknesses
KR101467703B1 (ko) * 2013-10-10 2014-12-02 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
CN104979390B (zh) * 2014-04-04 2020-07-07 联华电子股份有限公司 高压金属氧化物半导体晶体管及其制造方法
US10050115B2 (en) * 2014-12-30 2018-08-14 Globalfoundries Inc. Tapered gate oxide in LDMOS devices
CN106033777A (zh) * 2015-03-20 2016-10-19 中芯国际集成电路制造(上海)有限公司 Ldmos器件及其形成方法
JP6625938B2 (ja) * 2016-07-22 2019-12-25 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP6710627B2 (ja) * 2016-12-20 2020-06-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10276679B2 (en) * 2017-05-30 2019-04-30 Vanguard International Semiconductor Corporation Semiconductor device and method for manufacturing the same
KR102299662B1 (ko) * 2017-07-13 2021-09-07 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
KR102457515B1 (ko) * 2018-02-22 2022-10-21 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
DE102018109950B4 (de) * 2018-04-25 2022-09-29 Infineon Technologies Ag Transistorbauelement
DE102019212646A1 (de) * 2019-08-23 2021-02-25 Robert Bosch Gmbh Grabentransistor
KR20210026808A (ko) * 2019-09-02 2021-03-10 에스케이하이닉스 주식회사 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100102382A1 (en) * 2007-09-28 2010-04-29 Sanyo Electric Co., Ltd. Trench gate type transistor and method of manufacturing the same
JP2011009578A (ja) * 2009-06-26 2011-01-13 Renesas Electronics Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20230361188A1 (en) 2023-11-09
US20220102518A1 (en) 2022-03-31
US11469307B2 (en) 2022-10-11
US11799007B2 (en) 2023-10-24
CN113764516A (zh) 2021-12-07
DE102020132624A1 (de) 2022-03-31
TWI782465B (zh) 2022-11-01
KR102515313B1 (ko) 2023-03-29
US20220367654A1 (en) 2022-11-17
TW202213781A (zh) 2022-04-01

Similar Documents

Publication Publication Date Title
TWI701830B (zh) 半導體裝置及其形成方法
US20060091556A1 (en) Semiconductor device and its manufacturing method
US7781274B2 (en) Multi-gate field effect transistor and method for manufacturing the same
TW201743445A (zh) 高壓電晶體裝置及其製造方法
US8362569B2 (en) Semiconductor device and semiconductor device fabrication method
TWI749986B (zh) 半導體元件及其形成方法
CN112563329A (zh) 半导体装置
TW201820483A (zh) 鰭式場效應電晶體裝置之形成方法
CN110476230B (zh) 柱状半导体装置与其制造方法
TWI763461B (zh) 具有石墨烯層的半導體元件及其製備方法
US20230299171A1 (en) Semiconductor device with reduced flicker noise
TW202236671A (zh) 積體晶片
US20230361188A1 (en) Thicker corner of a gate dielectric structure around a recessed gate electrode for an mv device
US11955523B2 (en) Semiconductor device including a gate structure
US7649218B2 (en) Lateral MOS transistor and method for manufacturing thereof
KR20210149571A (ko) 반도체 디바이스 및 방법
CN113140502A (zh) 半导体器件及其形成方法
TWI806726B (zh) 半導體裝置和其製造方法
US8329519B2 (en) Methods for fabricating a semiconductor device having decreased contact resistance
TWI808828B (zh) 形成半導體裝置結構的方法
KR102546906B1 (ko) Finfet 디바이스 및 방법
EP4343856A1 (en) Semiconductor device and method for manufacturing same
WO2021241072A1 (ja) 半導体装置
TW202336832A (zh) 半導體裝置及其製造方法
US20110081781A1 (en) Method for manufacturing semiconductor

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant