CN114695549A - 高压半导体装置以及其制作方法 - Google Patents

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李信宏
李年中
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Abstract

本发明公开一种高压半导体装置以及其制作方法，其中该高压半导体装置包括半导体基底、隔离结构、栅极氧化物层与栅极结构。半导体基底包括通道区，隔离结构的至少一部分设置于半导体基底中且围绕通道区。栅极氧化物层设置于半导体基底上，且栅极氧化物层包括第一部分与第二部分。第二部分设置于第一部分在水平方向上的两相对侧，第一部分的厚度大于第二部分的厚度。栅极结构设置于栅极氧化物层以及隔离结构上。

Description

高压半导体装置以及其制作方法
技术领域
本发明涉及一种半导体装置以及其制作方法，尤其是涉及一种高压半导体装置以及其制作方法。
背景技术
在具有高压处理能力的功率元件中，双扩散金属氧化物半导体(double-diffusedMOS，DMOS)晶体管元件持续受到重视。常见的DMOS晶体管元件有垂直双扩散金属氧化物半导体(vertical double-diffused MOS，VDMOS)与横向双扩散金属氧化物半导体(LDMOS)晶体管元件。LDMOS晶体管元件因具有较高的操作频宽与操作效率，以及易与其他集成电路整合的平面结构，现已广泛地应用于高电压操作环境中，例如中央处理器电源供应(CPUpower supply)、电源管理系统(power management system)、直流/交流转换器(AC/DCconverter)以及高功率或高频段的功率放大器等等。LDMOS晶体管元件主要的特征为利用设置具有低掺杂浓度、大面积的横向扩散漂移区域来缓和源极端与漏极端之间的高电压，因此可使LDMOS晶体管元件获得较高的崩溃电压(breakdown voltage)。然而，随着相关产品的要求越来越高，如何通过在结构或/及制作工艺上的设计调整来改善高压半导体元件的电性表现、耐压能力或/及可靠度等仍是相关领域人员持续努力的方向。
发明内容
本发明提供了一种高压半导体装置以及其制作方法，利用形成具有不同厚度部分的栅极氧化物层，由此在以相对较厚的栅极氧化物层改善高压半导体装置可靠度的状况下同时达到提升高压半导体装置电性表现的效果。
本发明的一实施例提供一种高压半导体装置，其包括一半导体基底、一隔离结构、一栅极氧化物层以及一栅极结构。半导体基底包括一通道区，而隔离结构的至少一部分设置于半导体基底中且围绕通道区。栅极氧化物层设置于半导体基底上，且栅极氧化物层包括一第一部分以及一第二部分。第二部分设置于第一部分在一水平方向上的两相对侧，且第一部分的厚度大于第二部分的厚度。栅极结构设置于栅极氧化物层以及隔离结构上。
本发明的一实施例提供一种高压半导体装置的制作方法，包括下列步骤。提供一半导体基底。形成一隔离结构，而隔离结构的至少一部分形成于半导体基底中且围绕半导体基底中的一通道区。在半导体基底上形成一栅极氧化物层，且栅极氧化物层包括一第一部分以及一第二部分。第二部分设置于第一部分在一水平方向上的两相对侧，且第一部分的厚度大于第二部分的厚度。在栅极氧化物层以及隔离结构上形成一栅极结构。
附图说明
图1为本发明第一实施例的高压半导体装置的示意图；
图2至图6为本发明第一实施例的高压半导体装置的制作方法示意图，其中
图3为图2之后的状况示意图；
图4为图3之后的状况示意图；
图5为图4之后的状况示意图；
图6为图5之后的状况示意图。
图7与图8为本发明第二实施例的高压半导体装置的制作方法示意图，其中图8为图7之后的状况示意图；
图9与图10为本发明第三实施例的高压半导体装置的制作方法示意图，其中图10为图9之后的状况示意图。
主要元件符号说明
10 半导体基底
10BS 底表面
10TS 上表面
12 阱区
14 隔离结构
14BS 底表面
14TS 上表面
16 漂移区
16BS 底表面
16TS 上表面
20 栅极氧化物层
20A 第一部分
20B 第二部分
30 栅极结构
32 间隙壁
34 源极/漏极区
42 第一图案化掩模层
44 第二图案化掩模层
46 第三图案化掩模层
91 第一掺杂制作工艺
92 第二掺杂制作工艺
93 氧化制作工艺
94 第三掺杂制作工艺
101 高压半导体装置
102 高压半导体装置
BS1 底表面
BS2 底表面
CH 通道区
D1 第一方向
D2 第二方向
D3 第三方向
R1 第一被处理区
R2 第二被处理区
S 交界面
TK1 厚度
TK1’ 厚度
TK2 厚度
TK2’ 厚度
TS1 上表面
TS2 上表面
具体实施方式
以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。
在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。
用语“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。
说明书与权利要求中所使用的序数例如“第一”、“第二”等用词，是用以修饰权利要求的元件，除非特别说明，其本身并不意含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
用语“蚀刻”在本文中通常用来描述用以图案化材料的制作工艺，使得在蚀刻完成后的材料的至少一部分能被留下。当“蚀刻”一材料时，该材料的至少一部分在蚀刻结束后可被保留。与此相反的是，当“移除”材料时，基本上所有的材料可在过程中被除去。然而，在一些实施例中，“移除”可被认为是一个广义的用语而包括蚀刻。
在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
请参阅图1。图1所绘示为本发明第一实施例的高压半导体装置的示意图。如图1所示，高压半导体装置101包括一半导体基底10、一隔离结构14、一栅极氧化物层20以及一栅极结构30。半导体基底10包括一通道区CH，而隔离结构14的至少一部分设置于半导体基底10中且围绕通道区CH。栅极氧化物层20设置于半导体基底10上，且栅极氧化物层20包括一第一部分20A以及一第二部分20B。第二部分20B设置于第一部分20A在一水平方向(例如图1中所示的第一方向D1)上的两相对侧，且第一部分20A的厚度TK1大于第二部分20B的厚度TK2。栅极结构30设置于栅极氧化物层20以及隔离结构14上。在高压半导体装置101中，相对较厚的栅极氧化物层20的第一部分20A可用以改善高压半导体装置101的可靠度(reliability)，而相对较薄且分别位于第一部分20A在第一方向D1上的两相对侧的第二部分20B则可用以改善高压半导体装置101的电性表现，但并不以此为限。
进一步说明，在一些实施例中，半导体基底10可包括硅基底、外延硅基底、硅锗基底、碳化硅基底、硅覆绝缘(silicon-on-insulator，SOI)基底或由其他适合的半导体材料所形成的基底。隔离结构14可包括单层或多层的绝缘材料例如氧化物绝缘材料(例如氧化硅)或其他适合的绝缘材料，且隔离结构14可被视为浅沟槽隔离(shallow trenchisolation，STI)结构，但并不以此为限。此外，在图1中标示14的两个部分可为上述隔离结构14中的不同部分而彼此相连或彼此分离。换句话说，隔离结构14的至少一部分可设置于栅极氧化物层20在第一方向D1上的两相对侧，但并不以此为限。栅极氧化物层20可于第一方向D1上被夹设于隔离结构14的不同部分之间，故栅极氧化物层20的第二部分20B可于第一方向D1上位于栅极氧化物层20的第一部分20A与隔离结构14之间，而栅极氧化物层20的第二部分20B在第一方向D1上的一端可与第一部分20A直接相连，且栅极氧化物层20的第二部分20B在第一方向D1上的另一端可与隔离结构14直接相连，但并不以此为限。
在一些实施例中，与上述第一方向D1正交的一第二方向D2可被视为半导体基底10的厚度方向，而半导体基底10可于第二方向D2上具有相对的一上表面10TS与一底表面10BS，且栅极氧化物层20与栅极结构30可设置于上表面10TS的一侧，但并不以此为限。与第二方向D2大体上正交的水平方向(例如图1中所示的第一方向D1与第三方向D3)可大体上与半导体基底10的上表面10TS或/及底表面10BS平行，但并不以此为限。此外，在本文中所述在垂直方向(例如第二方向D2)上相对较高的位置或/及部件与半导体基底10的底表面10BS之间在第二方向D2上的距离大于在第二方向D2上相对较低的位置或/及部件与半导体基底10的底表面10BS之间在第二方向D2上的距离，各部件的下部或底部可比此部件的上部或顶部在第二方向D2上更接近半导体基底10的底表面10BS，在某个部件之上的另一部件可被视为在第二方向D2上相对较远离半导体基底10的底表面10BS，而在某个部件之下的另一部件可被视为在第二方向D2上相对较接近半导体基底10的底表面10BS。
在一些实施例中，高压半导体装置101可还包括两个漂移区(drift region)16设置于半导体基底10中且分别位于通道区CH于第一方向D1上的两相对侧，而隔离结构14的至少一部分可设置于两个漂移区16中，但并不以此为限。此外，栅极氧化物层20的第二部分20B可于第二方向D2上设置于两个漂移区16上，而栅极氧化物层20的第一部分20A可于第二方向D2上部分设置于通道区CH上且部分设置于两个漂移区16上，但并不以此为限。在一些实施例中，栅极氧化物层20的第一部分20A于第一方向D1上的长度可大于通道区CH于第一方向D1上的最小长度以及两个漂移区16之间在第一方向D1上的最短距离，故栅极氧化物层20的第一部分20A于第一方向D1上的相对两端可分别设置于两个漂移区16上，但并不以此为限。在一些实施例中，漂移区16可包括利用对半导体基底10进行掺杂制作工艺(例如注入制作工艺)所形成的掺杂区，半导体基底10可具有一第一导电型态或包括有一第一导电型态的区域(例如图1中所示的阱区12，但并不以此为限)，而漂移区16则可具有第二导电型态，且第二导电型态与第一导电型态互补(complementary)。举例来说，本实施例中第一导电型态可为p型，第二导电型态可为n型，但并不以此为限。换句话说，半导体基底10可为p型半导体基底或具有p型阱(例如阱区12)的半导体基底，而漂移区16可为n型掺杂区，但并不以此为限。
在一些实施例中，栅极氧化物层20可包括氧化硅或其他适合的氧化物介电材料，而栅极氧化物层20的第一部分20A与第二部分20B可具有相同的材料组成而直接相连，但并不以此为限。在一些实施例中，也可视设计需要使用不同的氧化物介电材料分别形成栅极氧化物层20的第一部分20A与第二部分20B。此外，栅极氧化物层20的第一部分20A的厚度TK1也可被视为第一部分20A在第二方向D2上的长度，而栅极氧化物层20的第二部分20B的厚度TK2也可被视为第二部分20B在第二方向D2上的长度。在一些实施例中，第一部分20A在第二方向D2上可具有相对的上表面TS1与底表面BS1，第二部分20B在第二方向D2上可具有相对的上表面TS2与底表面BS2，第一部分20A的底表面BS1于第二方向D2上可低于第二部分20B的底表面BS2，而第一部分20A的上表面TS1于第二方向D2上可高于第二部分20B的上表面TS2，但并不以此为限。
在一些实施例中，高压半导体装置101可还包括一间隙壁32以及两个源极/漏极区34，间隙壁32可设置于栅极结构30的侧壁上且于第二方向D2上设置于隔离结构14上，而两个源极/漏极区34可分别设置于两个漂移区16中并位于高压半导体装置101中的相对外侧。间隙壁32可包括单层或多层的介电材料，例如氧化硅、氮化硅、氮氧化硅或其他适合的介电材料，而源极/漏极区34可包括利用掺杂制作工艺(例如注入制作工艺)于半导体基底10中所形成的掺杂区。在一些实施例中，源极/漏极区34的导电型态可与漂移区16的导电型态相同，但源极/漏极区34的掺杂浓度可高于漂移区16的掺杂浓度，例如源极/漏极区34可为n型重掺杂区，但并不以此为限。
此外，栅极结构30可包括栅极介电层(未绘示)以及设置于栅极介电层上的栅极材料层(未绘示)，栅极介电层可包括高介电常数(high-k)介电材料或其他适合的介电材料，而栅极材料层可包括非金属导电材料(例如经掺杂的多晶硅)或金属导电材料，例如由功函数层以及低电阻层所堆叠而成的金属栅极结构，但并不以此为限。上述的high-k介电材料可包括氧化铪(hafnium oxide，HfOX)、硅酸铪氧化合物(hafnium silicon oxide，HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化铝(aluminum oxide，Al2O3)、氧化钽(tantalum oxide，Ta2O5)、氧化锆(zirconium oxide，ZrO2)或其他适合的高介电常数材料。上述的功函数层可包括氮化钛(titanium nitride，TiN)、碳化钛(titaniumcarbide，TiC)、氮化钽(tantalum nitride，TaN)、碳化钽(tantalum carbide，TaC)、碳化钨(tungsten carbide，WC)、三铝化钛(titanium tri-aluminide，TiAl3)、氮化铝钛(aluminum titanium nitride，TiAlN)或其他适合的导电功函数材料，而上述的低电阻层可包括例如钨、铝、铜、铝化钛、钛或其他适合的低电阻材料。
在一些实施例中，栅极结构30可于第二方向D2上覆盖栅极氧化物层20的第一部分20A与第二部分20B，且栅极结构30可于第二方向D2上覆盖位于栅极氧化物层20在第一方向D1上两相对侧的隔离结构14的一部分，故栅极结构30可于第二方向D2上与隔离结构14和栅极氧化物层20的第二部分20B之间的一交界面S重叠。此外，在高压半导体装置101中，隔离结构14的底表面14BS可于第二方向D2上低于栅极氧化物层20的第一部分20A的底表面BS1以及第二部分20B的底表面BS2，而漂移区16的底表面16BS可于第二方向D2上低于隔离结构14的底表面14BS，故至少部分设置于漂移区16中的隔离结构14可用以调整在漂移区16中的电流路径，由此进一步提升高压半导体装置101的耐压能力，而具有漂移区16以及隔离结构14的高压半导体装置101可被视为场漂移金属氧化物半导体(field drift MOS，FDMOS)晶体管，但并不以此为限。
一般来说，单一厚度且厚度相对较厚的栅极氧化物层虽然可用以改善高压半导体装置的可靠度，但也同时会造成高压半导体装置在电性表现上的负面影响。然而，在本发明中，栅极氧化物层20具有不同厚度的第一部分20A与第二部分20B，相对较厚的第一部分20A可用以改善高压半导体装置101的可靠度，例如可改善高压半导体装置101的负偏压温度不稳定性(negative-bias temperature instability，NBTI)的状况，但并不以此为限。此外，位于漂移区16上且相对较薄的第二部分20B可用以降低漂移区16端的阻值，由此达到改善高压半导体装置101电性表现的效果。举例来说，由于第二部分20B的厚度较薄且第二部分20B的底表面BS2在第二方向D2上高于第一部分20A的底表面BS1，故可于第二部分20B的底表面BS2下方额外地提供漂移区16可累积漂移电流的区域(例如漂移区16在第一方向D1上位于隔离结构14与第一部分20A之间且于第二方向D2上位于第二部分20B下方的区域)，由此达到改善高压半导体装置101电性表现的效果。
在一些实施例中，隔离结构14的上表面14TS可与栅极氧化物层20的第二部分20B的上表面TS2大体上共平面，由此降低隔离结构14与栅极氧化物层20的第二部分20B之间的高度差异造成的负面影响(例如对于栅极结构30或/及用以形成栅极结构30的制作工艺造成的负面影响)，但并不以此为限。在一些实施例中，栅极氧化物层20的第二部分20B的上表面TS2可于第二方向D2上略高于隔离结构14的上表面14TS或略低于隔离结构14的上表面14TS。此外，上述的上表面TS1、上表面TS2、上表面10TS以及上表面14TS可分别为第一部分20A、第二部分20B、半导体基底10以及隔离结构14于第二方向D2上的最上(topmost)表面，而上述的底表面BS1、底表面BS2、底表面10BS、底表面14BS以及底表面16BS可分别为第一部分20A、第二部分20B、半导体基底10、隔离结构14以及漂移区16于第二方向D2上的最底(bottommost)表面，但并不以此为限。
请参阅图1至图6。图2至图6所绘示为本发明第一实施例的高压半导体装置的制作方法示意图，其中图3绘示了图2之后的状况示意图，图4绘示了图3之后的状况示意图，图5绘示了图4之后的状况示意图，图6绘示了图5之后的状况示意图，而图1可被视为绘示了图6之后的状况示意图。如图1所示，本实施例的高压半导体装置101的制作方法可包括下列步骤。首先，提供半导体基底10。形成隔离结构14，而隔离结构14的至少一部分形成于半导体基底10中且围绕半导体基底10中的通道区CH。在半导体基底10上形成栅极氧化物层20，且栅极氧化物层20包括第一部分20A以及第二部分20B。第二部分20B设置于第一部分20A在水平方向(例如第一方向D1)上的两相对侧，且第一部分20A的厚度TK1大于第二部分20B的厚度TK2。然后，在栅极氧化物层20以及隔离结构14上形成栅极结构30。
进一步说明，本实施例的制作方法可包括但并不限于下列步骤。如图2所示，可形成隔离结构14，而隔离结构14的至少一部分可形成于半导体基底10中，用以于半导体基底10中定义出通道区CH。在一些实施例中，隔离结构14可通过于半导体基底10中形成沟槽，并于沟槽中填入单层或多层的绝缘材料而形成，且隔离结构14的上表面14TS可于第二方向D2上略高于半导体基底10的上表面10TS，但并不以此为限。此外，在一些实施例中，可在隔离结构14形成之前，对半导体基底10进行一掺杂制作工艺，用以于半导体基底10中形成阱区12，而阱区12的底表面可于第二方向D2上低于隔离结构14的底表面14BS，但并不以此为限。
然后，如图3所示，可进行一第一掺杂制作工艺91，用以于半导体基底10中形成上述的两个漂移区16。在一些实施例中，可在第一掺杂制作工艺91之前，在半导体基底10上形成一第一图案化掩模层42，而第一图案化掩模层42可在第一掺杂制作工艺91中覆盖通道区CH的一部分，使得两个漂移区16可部分形成于通道区CH中。因此，在第一掺杂制作工艺91之后，两个漂移区16可分别位于通道区CH于第一方向D1上的两相对侧，且隔离结构14的至少一部分可位于两个漂移区16中。在一些实施例中，第一图案化掩模层42可包括可光图案化(photopatternable)材料例如光致抗蚀剂、有机介电材料、抗反射材料或其他适合的掩模材料，且第一图案化掩模层42可在第一掺杂制作工艺91之后被移除，但并不以此为限。
如图3至图4所示，在第一掺杂制作工艺91之后以及形成上述的栅极氧化物层之前，可对通道区CH进行一第二掺杂制作工艺92，用以于半导体基底10中形成一第一被处理区R1，而第一被处理区R1可包括多个第一杂质(impurities)且在第二方向D2上形成于通道区CH之上。在一些实施例中，在第二掺杂制作工艺92之前，可在半导体基底10上形成一第二图案化掩模层44，而第二图案化掩模层44可在第二掺杂制作工艺92中覆盖通道区CH之外的部分(例如漂移区16、漂移区16的上表面16TS与隔离结构14)，用以避免第二掺杂制作工艺92对隔离结构14或/及漂移区16造成负面影响。第二图案化掩模层44的材料组成可与上述第一图案化掩模层42相似，且第二图案化掩模层44可于第二掺杂制作工艺92之后被移除，但并不以此为限。
在一些实施例中，第二掺杂制作工艺92所使用的掺杂物可包括碳、锗、氟、砷中的至少一者，而第一被处理区R1中的第一杂质可因此包括碳、锗、氟、砷中的至少一者，但并不以此为限。在一些实施例中，也可视设计需要于第二掺杂制作工艺92中使用其他适合的掺杂物或/及使第一被处理区R1中的第一杂质包括其他适合的元素或/及化合物，用以调整第一被处理区R1于后续氧化制作工艺中的被氧化速率。在一些实施例中，第二掺杂制作工艺92所使用的注入剂量(implantation dose)可介于1E+15ion/cm2至5E+15ion/cm2之间，注入能量可介于20KeV至50KeV之间，而第一被处理区R1于第二方向D2上的深度可介于200埃米(angstrom)至500埃米之间，但本发明并不以此为限而可视设计需要(例如栅极氧化物层的厚度要求)调整第二掺杂制作工艺92的制作工艺条件以使形成的第一被处理区R1可具有所需要的深度或/及第一杂质浓度。
然后，如图5至图6所示，可进行一氧化制作工艺93，用以形成上述的栅极氧化物层20。在一些实施例中，于氧化制作工艺93之前，可在半导体基底10上形成一第三图案化掩模层46，而第三图案化掩模层46可在氧化制作工艺93中覆盖部分的隔离结构14以及部分的漂移区16而使第一被处理区R1以及位于第一被处理区R1与隔离结构14之间的漂移区16被暴露于氧化制作工艺93中。第三图案化掩模层46的材料组成可与上述第一图案化掩模层相似，且第三图案化掩模层46可于氧化制作工艺93之后被移除，但并不以此为限。在一些实施例中，氧化制作工艺93可包括热氧化制作工艺或其他适合的氧化方式，用以氧化被暴露出的半导体基底10(例如第一被处理区R1以及位于第一被处理区R1与隔离结构14之间的漂移区16)而形成栅极氧化物层20。
值得说明的是，通过第一被处理区R1中的第一杂质的材料选择，可使第一被处理区R1在氧化制作工艺93中的被氧化速率高于两个漂移区16在氧化制作工艺93中的被氧化速率，由此形成具有不同厚度的第一部分20A与第二部分20B的栅极氧化物层20。在一些实施例中，栅极氧化物层20中相对较厚的第一部分20A可主要由第一被处理区R1被被氧化制作工艺93氧化而形成，故第一部分20A可自第一被处理区R1开始形成并部分扩张至漂移区16中，而栅极氧化物层20中相对较薄的第二部分20B则可主要由被暴露出的漂移区16被氧化制作工艺93氧化而形成，但并不以此为限。通过本实施例的制作方法，可在降低或/及控制制作工艺的热预算(thermal budget)的状况下形成具有不同厚度部分的栅极氧化物层20，对于高压半导体装置的整体制作工艺有正面帮助。此外，本实施例的栅极氧化物层20的形成方法并不以上述的状况为限而也可视设计需要而使用其他适合的方法形成具有不同厚度部分的栅极氧化物层20。然后，如图6与图1所示，在栅极氧化物层20形成之后，可形成栅极结构30、间隙壁32以及源极/漏极区34，进而形成如图1中所示的高压半导体装置101。
下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件以相同的标号进行标示，以利于各实施例间互相对照。
请参阅图3、图6、图7以及图8。图7与图8所绘示为本发明第二实施例的高压半导体装置的制作方法示意图，其中图8绘示了图7之后的状况示意图，图7可被视为绘示了图3之后的状况示意图，而图6可被视为绘示了图8之后的状况示意图。如图3与图7所示，在一些实施例中，在形成上述的栅极氧化物层之前以及第一掺杂制作工艺91之后，可对半导体基底10进行一第三掺杂制作工艺94，用以于半导体基底10中形成一第二被处理区R2，而第二被处理区R2可包括多个第二杂质，且第二杂质不同于上述实施例中的第一杂质。在一些实施例中，上述的第一图案化掩模层42可于第三掺杂制作工艺94中覆盖通道区CH，故可使第二被处理区R2通过第三掺杂制作工艺94形成于两个漂移区16之上。换句话说，第一掺杂制作工艺91与第三掺杂制作工艺94可共用同一个图案化掩模层，由此达到制作工艺简化的效果，但并不以此为限。在一些实施例中，也可视设计需要于第三掺杂制作工艺94中使用不同于第一掺杂制作工艺91中所使用的第一图案化掩模层42的另一图案化掩模层，用以在第三掺杂制作工艺94中进一步覆盖不需于后续形成栅极氧化物层的区域。此外，第一图案化掩模层42或/及在第三掺杂制作工艺94中使用的其他图案化掩模层可于第三掺杂制作工艺94之后被移除。
在一些实施例中，第三掺杂制作工艺94所使用的掺杂物可包括氮或其他可用以降低半导体基底10被氧化速率的物质，而第二被处理区R2中的第二杂质可因此包括氮或上述其他可用以降低半导体基底10被氧化速率的物质，但并不以此为限。在一些实施例中，也可视设计需要于第三掺杂制作工艺94中使用其他适合的掺杂物或/及使第二被处理区R1中的第二杂质包括其他适合的元素或/及化合物，用以调整第二被处理区R2于后续氧化制作工艺中的被氧化速率。在一些实施例中，第三掺杂制作工艺94所使用的注入剂量可介于1E+15ion/cm2至5E+15ion/cm2之间，注入能量可介于2KeV至8KeV之间，而第二被处理区R2于第二方向D2上的深度可小于或等于100埃米，但本发明并不以此为限而可视设计需要调整第三掺杂制作工艺94的制作工艺条件以使第二被处理区R2可具有所需要的深度或/及第二杂质浓度。
然后，如图8与图6所示，可进行氧化制作工艺93，用以形成上述的栅极氧化物层20。在一些实施例中，第三图案化掩模层46可在氧化制作工艺93中覆盖部分的隔离结构14以及部分的漂移区16而使在第一方向D1上夹设于隔离结构14的不同部分之间的第二被处理区R2以及通道区CH被暴露于氧化制作工艺93中。此外，通过第二被处理区R2中的第二杂质的材料选择，可使第二被处理区R2在氧化制作工艺93中的被氧化速率低于通道区CH在氧化制作工艺93中的被氧化速率，由此形成具有不同厚度的第一部分20A与第二部分20B的栅极氧化物层20。在一些实施例中，栅极氧化物层20中相对较厚的第一部分20A可主要由通道区CH被氧化制作工艺93氧化而形成，且第一部分20A可自通道区CH开始形成并部分扩张至漂移区16中，而栅极氧化物层20中相对较薄的第二部分20B则可主要由被暴露出的第二被处理区R2被氧化制作工艺93氧化而形成，但并不以此为限。通过本实施例的制作方法，也可在降低或/及控制制作工艺的热预算的状况下形成具有不同厚度部分的栅极氧化物层20，对于高压半导体装置的整体制作工艺有正面帮助。
请参阅图9与图10。图9与图10所绘示为本发明第三实施例的高压半导体装置102的制作方法示意图，其中图10绘示了图9之后的状况示意图。如图9与图10所示，在一些实施例中，在进行氧化制作工艺93用以形成栅极氧化物层20之前，可于半导体基底10中形成第一被处理区R1与第二被处理区R2，而第二被处理区R2于第二方向D2上的深度可小于第一被处理区R1于第二方向D2上的深度，但并不以此为限。在一些实施例中，第一被处理区R1可通过上述图4所示的第二掺杂制作工艺92形成，第二被处理区R2可通过上述图7所示的第三掺杂制作工艺94形成，而第三掺杂制作工艺94可于第二掺杂制作工艺92之前进行，由此可使第三掺杂制作工艺94与上述图3中所示的第一掺杂制作工艺91共用第一图案化掩模层42，进而达到制作工艺简化的效果，但并不以此为限。
此外，第一被处理区R1在氧化制作工艺93中的被氧化速率可高于第二被处理区R2在氧化制作工艺93中的被氧化速率，由此形成具有不同厚度的第一部分20A与第二部分20B的栅极氧化物层20，并可进一步增加栅极氧化物层20的第一部分20A的厚度TK1’(例如可比上述第一实施例中的第一部分20A更厚)或/及可相对地减少栅极氧化物层20的第二部分20B的厚度TK2’。因此，在本实施例的高压半导体装置102中，栅极氧化物层20的第一部分20A的厚度TK1’与第二部分20B的厚度TK2’的比值可高于上述图1中所示栅极氧化物层20的第一部分20A的厚度TK1与第二部分20B的厚度TK2的比值，但并不以此为限。
综上所述，在本发明的高压半导体装置以及其制作方法中，栅极氧化物层可具有不同的厚度部分，相对较厚的栅极氧化物层的第一部分可用以改善高压半导体装置可靠度，而相对较薄的栅极氧化物层的第二部分则可用以提升高压半导体装置的电性表现，故可兼顾改善可靠度与提升电性表现的目的。此外，在本发明的制作方法中，可利用掺杂制作工艺调整半导体基底上不同区域的被氧化速率，由此于氧化制作工艺中形成具有不同厚度部分的栅极氧化物层。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种高压半导体装置，其特征在于，包括：
半导体基底，该半导体基底包括通道区；
隔离结构，其中该隔离结构的至少一部分设置于该半导体基底中且围绕该通道区；
栅极氧化物层，设置于该半导体基底上，其中该栅极氧化物层包括：
第一部分；以及
第二部分，设置于该第一部分在水平方向上的两相对侧，其中该第一部分的厚度大于该第二部分的厚度；以及
栅极结构，设置于该栅极氧化物层以及该隔离结构上。
2.如权利要求1所述的高压半导体装置，其中该第一部分的底表面于与该水平方向正交的垂直方向上低于该第二部分的底表面。
3.如权利要求1所述的高压半导体装置，其中该第一部分的上表面于与该水平方向正交的垂直方向上高于该第二部分的上表面。
4.如权利要求1所述的高压半导体装置，其中该隔离结构的至少一部分设置于该栅极氧化物层在该水平方向上的两相对侧。
5.如权利要求4所述的高压半导体装置，其中该栅极氧化物层的该第二部分与该隔离结构直接相连。
6.如权利要求5所述的高压半导体装置，其中该栅极结构于与该水平方向正交的垂直方向上与该隔离结构和该栅极氧化物层的该第二部分之间的交界面重叠。
7.如权利要求1所述的高压半导体装置，还包括：
两个漂移区，设置于该半导体基底中且分别位于该通道区于该水平方向上的两相对侧，其中该隔离结构的至少一部分设置于该两个漂移区中。
8.如权利要求7所述的高压半导体装置，其中该栅极氧化物层的该第二部分设置于该两个漂移区上。
9.如权利要求7所述的高压半导体装置，其中该栅极氧化物层的该第一部分是部分设置于该通道区上且部分设置于该两个漂移区上。
10.一种高压半导体装置的制作方法，包括：
提供半导体基底；
形成隔离结构，其中该隔离结构的至少一部分形成于该半导体基底中且围绕该半导体基底中的通道区；
在该半导体基底上形成栅极氧化物层，其中该栅极氧化物层包括：
第一部分；以及
第二部分，设置于该第一部分在水平方向上的两相对侧，其中该第一部分的厚度大于该第二部分的厚度；以及
在该栅极氧化物层以及该隔离结构上形成栅极结构。
11.如权利要求10所述的高压半导体装置的制作方法，还包括：
进行第一掺杂制作工艺，用以于该半导体基底中形成两个漂移区，其中该两个漂移区分别位于该通道区于该水平方向上的两相对侧，且该隔离结构的至少一部分位于该两个漂移区中。
12.如权利要求11所述的高压半导体装置的制作方法，还包括：
在形成该栅极氧化物层之前以及该第一掺杂制作工艺之后，对该通道区进行第二掺杂制作工艺，其中包括多个第一杂质的第一被处理区通过该第二掺杂制作工艺形成于该通道区之上。
13.如权利要求12所述的高压半导体装置的制作方法，其中该栅极氧化物层是通过氧化制作工艺形成，且该第一被处理区在该氧化制作工艺中的被氧化速率高于该两个漂移区在该氧化制作工艺中的被氧化速率。
14.如权利要求12所述的高压半导体装置的制作方法，其中该多个第一杂质包括碳、锗、氟或砷。
15.如权利要求11所述的高压半导体装置的制作方法，还包括：
在形成该栅极氧化物层之前以及该第一掺杂制作工艺之后，对该半导体基底进行第三掺杂制作工艺，其中包括多个第二杂质的第二被处理区通过该第三掺杂制作工艺形成于该两个漂移区之上。
16.如权利要求15所述的高压半导体装置的制作方法，其中该栅极氧化物层是通过氧化制作工艺形成，且该第二被处理区在该氧化制作工艺中的被氧化速率低于该通道区在该氧化制作工艺中的被氧化速率。
17.如权利要求15所述的高压半导体装置的制作方法，其中该多个第二杂质包括氮。
18.如权利要求15所述的高压半导体装置的制作方法，其中图案化掩模层于该第一掺杂制作工艺之前形成于该半导体基底上，且该图案化掩模层于该第一掺杂制作工艺中以及该第三掺杂制作工艺中覆盖该通道区。
19.如权利要求10所述的高压半导体装置的制作方法，其中该第一部分的底表面于与该水平方向正交的垂直方向上低于该第二部分的底表面。
20.如权利要求10所述的高压半导体装置的制作方法，其中该第一部分的上表面于与该水平方向正交的垂直方向上高于该第二部分的上表面。
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