KR20220041858A - 기판 처리 방법 및 기판 처리 장치 - Google Patents

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KR20220041858A
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야스타카 미조모토
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도쿄엘렉트론가부시키가이샤
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Abstract

복수의 칩으로 분할된 제 1 기판과, 상기 칩마다 분할이 끝난 상태로서 상기 칩을 보호하는 보호막과, 상기 제 1 기판을 지지하는 제 2 기판과, 상기 보호막과 상기 제 2 기판을 접착하는 접착막을 포함하는 적층 기판을 준비하는 것과, 상기 제 2 기판을 투과하는 광선으로 상기 접착막의 접착력을 저하시키는 것과, 상기 접착막과의 접착력을 저하시킨 상기 보호막과 상기 칩을, 픽업부로 상기 접착막으로부터 픽업하는 것을 가지는, 기판 처리 방법을 제공한다.

Description

기판 처리 방법 및 기판 처리 장치
본 개시는 기판 처리 방법 및 기판 처리 장치에 관한 것이다.
특허 문헌 1에 기재된 반도체 웨이퍼의 분할 방법은, 일체화 공정과, 연마 공정과, 분할 공정과, 픽업 공정을 가진다. 일체화 공정에서는, 반도체 웨이퍼를 지지하는 지지 기판의 상면에 반도체 웨이퍼의 표면을 대면시키고 점착제를 개재하여 반도체 웨이퍼와 지지 기판을 일체화한다. 연마 공정에서는, 지지 기판과 일체화된 반도체 웨이퍼의 이면을 연마한다. 분할 공정에서는, 지지 기판과 일체화된 반도체 웨이퍼를 이면측으로부터 개개의 반도체 칩으로 분할한다. 픽업 공정에서는, 지지 기판으로부터 반도체 칩을 픽업한다. 픽업 전에, 점착제에는 자외선 등의 외적 자극이 부여되어, 점착력이 저하된다.
일본특허공개공보 2004-207607호
본 개시의 일태양은, 픽업 전에 접착력을 저하시키는 광선을 조사했을 시에, 칩의 디바이스의 열화를 억제할 수 있는 기술을 제공한다.
본 개시의 일태양에 따른 기판 처리 방법은,
복수의 칩으로 분할된 제 1 기판과, 상기 칩마다 분할이 끝난 상태로서 상기 칩을 보호하는 보호막과, 상기 제 1 기판을 지지하는 제 2 기판과, 상기 보호막과 상기 제 2 기판을 접착하는 접착막을 포함하는 적층 기판을 준비하는 것과,
상기 제 2 기판을 투과하는 광선으로 상기 접착막의 접착력을 저하시키는 것과,
상기 접착막과의 접착력을 저하시킨 상기 보호막과 상기 칩을, 픽업부로 상기 접착막으로부터 픽업하는 것
을 가진다.
본 개시의 일태양에 따르면, 픽업 전에 접착력을 저하시키는 광선을 조사했을 시에, 칩의 디바이스의 열화를 억제할 수 있다.
도 1은 일실시 형태에 따른 기판 처리 방법을 나타내는 순서도이다.
도 2의 (A)는 도 1의 S101를 나타내는 도, 도 2의 (B)는 도 1의 S102를 나타내는 도, 도 2의 (C)는 도 1의 S103를 나타내는 도이다.
도 3의 (A)는 도 1의 S104를 나타내는 도, 도 3의 (B)는 도 1의 S105를 나타내는 도, 도 3의 (C)는 도 1의 S106를 나타내는 도이다.
도 4는 분할 전의 제 1 기판의 제 1 주표면의 일례를 나타내는 평면도이다.
도 5는 일실시 형태에 따른 기판 처리 장치를 나타내는 평면도이다.
도 6은 도 1의 S101의 전에 행해지는 처리의 제 1 예를 나타내는 순서도이다.
도 7의 (A)는 도 6의 S201를 나타내는 도, 도 7의 (B)는 도 6의 S202를 나타내는 도, 도 7의 (C)는 도 6의 S203를 나타내는 도, 도 7의 (D)는 도 6의 S204를 나타내는 도이다.
도 8의 (A)는 도 6의 S205를 나타내는 도, 도 8의 (B)는 도 6의 S206를 나타내는 도, 도 8의 (C)는 도 6의 S207를 나타내는 도이다.
도 9는 도 1의 S101의 전에 행해지는 처리의 제 2 예를 나타내는 순서도이다.
도 10의 (A)는 도 9의 S305를 나타내는 도, 도 10의 (B)는 도 9의 S306를 나타내는 도, 도 10의 (C)는 도 9의 S307를 나타내는 도, 도 10의 (D)는 도 9의 S308를 나타내는 도이다.
도 11은 도 1의 S101의 전에 행해지는 처리의 제 3 예를 나타내는 순서도이다.
도 12는 도 11의 S407를 나타내는 도이다.
도 13은 도 1의 S101의 전에 행해지는 처리의 제 4 예를 나타내는 순서도이다.
도 14의 (A)는 도 13의 S503를 나타내는 도, 도 14의 (B)는 도 13의 S504를 나타내는 도, 도 14의 (C)는 도 13의 S505를 나타내는 도이다.
이하, 본 개시의 실시 형태에 대하여 도면을 참조하여 설명한다. 또한, 각 도면에 있어서 동일한 또는 대응하는 구성에는 동일한 부호를 부여하여, 설명을 생략하는 경우가 있다. 본 명세서에 있어서, X축 방향, Y축 방향 및 Z축 방향은 서로 수직인 방향이다. X축 방향 및 Y축 방향은 수평 방향, Z축 방향은 연직 방향이다.
도 1에 나타내는 바와 같이, 기판 처리 방법은, 적층 기판의 준비(S101)와, 접착력의 저하(S102)와, 칩의 픽업(S103)과, 보호막의 제거(S104)와, 칩 표면의 활성화(S105)와, 칩과 제 3 기판의 접합(S106)을 가진다. 또한, 기판 처리 방법은, 도 1에 나타내는 처리 이외의 처리를 가져도 된다. 적층 기판의 준비(S101)보다 전에 행해지는 처리는, 후술한다.
적층 기판의 준비(S101)에서는, 도 2의 (A)에 나타내는 바와 같이, 제 1 기판(10)과, 보호막(20)과, 제 2 기판(30)과, 접착막(40)을 포함하는 적층 기판(50)을 준비한다. 적층 기판(50)의 준비는, 예를 들면 적층 기판(50)을 제 1 유지대(110)로 유지하는 것을 포함한다. 제 1 유지대(110)는, 제 1 기판(10)의 제 2 주표면(12)을 위로 향하게 하여 적층 기판(50)을 하방으로부터 유지한다. 제 1 기판(10)은, 제 1 주표면(11)과, 제 1 주표면(11)과는 반대 방향인 제 2 주표면(12)을 포함한다.
제 1 기판(10)은, 실리콘 웨이퍼 등의 반도체 기판 또는 글라스 기판인 하지 기판(13)과, 하지 기판(13)의 표면에 형성된 디바이스(14)를 포함한다. S101에서는, 제 1 기판(10)은, 복수의 칩(15)으로 분할이 끝난 상태이다. 복수의 칩(15)의 각각은, 디바이스(14)를 포함한다. 또한, 칩(15)의 수는 특별히 한정되지 않는다. 도 2에서는, 스페이스의 사정 상, 도 4보다 적은 수의 칩(15)을 도시한다.
도 4에 나타내는 바와 같이, 분할 전의 제 1 기판(10)의 제 1 주표면(11)은, 서로 교차하는 복수의 분할 예정선(16)으로 복수의 영역으로 구획된다. 복수의 영역의 각각에는, 미리 반도체 소자, 회로, 단자 등의 디바이스(14)가 형성된다. 제 1 기판(10)은, 복수의 분할 예정선(16)으로 분할되어, 복수의 칩(15)으로 분할된다.
도 2에 나타내는 바와 같이, 보호막(20)은, 제 1 기판(10)의 제 1 주표면(11)을 보호하고, 제 1 주표면(11)의 디바이스(14)를 보호한다. 보호막(20)은, 예를 들면 수지로 형성된다. S101에서는, 보호막(20)은, 제 1 기판(10)과 동일한 위치에서 분할이 끝난 상태이며, 칩(15)마다 분할이 끝난 상태이다. 보호막(20)의 분할면과, 칩(15)의 분할면은 동일면 상에 위치해도 된다.
제 2 기판(30)은, 제 1 기판(10)을 지지한다. 제 2 기판(30)은, 복수의 칩(15)을 평탄하게 지지하여, 칩(15)의 휨을 억제한다. 제 2 기판(30)의 두께는 칩(15)의 두께보다 두꺼워도 된다. 또한, 제 2 기판(30)의 직경은 제 1 기판(10)의 직경 이상이어도 된다. 제 2 기판(30)으로서는, 예를 들면 반도체 기판 또는 글라스 기판 등이 이용된다.
접착막(40)은, 보호막(20)과 제 2 기판(30)을 접착한다. 접착막(40)은, 예를 들면 수지로 형성된다. 접착막(40)은, 제 2 기판(30)을 투과하는 적외선 등의 광선에 의해 접착력을 저하시키는 것이면 특별히 한정되지 않지만, 예를 들면, 광선의 조사에 의해 팽창 혹은 발포하는 마이크로 캡슐, 또는 광선의 조사에 의해 발포하는 발포제 등을 포함하는 것이어도 된다. 또한, 접착막(40)은, 광선의 조사에 의해 승화하는 것이어도 된다.
접착력의 저하(S102)에서는, 도 2의 (B)에 나타내는 바와 같이, 제 2 기판(30)을 투과하는 광선(L1)으로 접착막(40)의 접착력을 저하시킨다. 광선(L1)은 제 2 기판(30)으로부터 접착막(40)에 조사된다. 광선(L1)이 제 1 기판(10)으로부터 접착막(40)에 조사되는 경우에 비해, 제 1 기판(10)의 디바이스(14)에 닿는 광선(L1)의 강도가 낮으므로, 디바이스(14)의 열화를 억제할 수 있다. 접착력의 저하는, 접착막(40)의 전체를 한 번에 행해도 되지만, 칩(15)마다 행해도 된다.
제 1 유지대(110)는, 접착막(40)에 있어서의 광선(L1)의 조사 위치를 변경하기 위하여, X축 방향 및 Y축 방향으로 이동 가능하다. 또한, 접착막(40)에 있어서의 광선(L1)의 조사 위치를 변경할 수 있으면 되며, 광선(L1)을 조사하는 조사기(120)가 이동해도 된다. 또한, 조사기(120)가 갈바노 스캐너 등을 포함하는 경우, 제 1 유지대(110)와 조사기(120)의 양방이 이동하지 않아도 된다.
광선(L1)의 강도는, 접착막(40)에 닿음으로써 저하된다. 광선(L1)의 에너지의 대부분이 접착막(40)의 접착력의 저하에 이용되기 때문이다. 단, 광선(L1)의 일부는, 접착막(40)에서 흡수되지 않고, 접착막(40)을 통과할 수 있다.
따라서, 본 실시 형태에서는, 도 2의 (B)에 나타내는 바와 같이 접착막(40)과 제 1 기판(10)과의 사이에 보호막(20)이 존재한다. 광선(L1)이 보호막(20)을 통과할 시에, 광선(L1)의 일부가 보호막(20)에서 흡수되어, 광선(L1)의 강도가 더 저하된다. 그 결과, 제 1 기판(10)의 디바이스(14)에 닿는 광선(L1)의 강도를 저하할 수 있어, 디바이스(14)의 열화를 억제할 수 있다. 보호막(20)의 재질은, 광선(L1)의 파장에 따라 적절히 선택된다.
제 2 기판(30)이 실리콘 웨이퍼인 경우, 실리콘 웨이퍼를 투과하는 광선(L1)으로서 예를 들면 적외선이 이용되고, 광선(L1)의 파장은 예를 들면 700 nm 이상 1 mm 이하이다. 광선(L1)은 레이저 광선이어도 된다. 레이저 광선의 발진 방식은, 연속 발진식, 및 펄스 발진식 중 어느 것이어도 된다. 레이저 광선의 광원으로서는, 반도체 레이저, YAG 레이저 또는 탄산 가스 레이저가 이용된다.
광선(L1)이 제 1 유지대(110)도 투과하는 경우, 제 1 유지대(110)의 재질은 글라스여도 된다. 또한, 제 1 유지대(110)는, 광선(L1)이 닿지 않도록 구성되어도 되며, 예를 들면, 적층 기판(50)의 외주만을 유지해도 된다. 이 경우, 제 1 유지대(110)의 재질은 글라스에는 한정되지 않고, 금속 또는 세라믹이어도 된다.
칩(15)의 픽업(S103)에서는, 도 2의 (C)에 나타내는 바와 같이, 접착막(40)과의 접착력을 저하시킨 보호막(20)과 칩(15)을, 픽업부(130)로 접착막(40)으로부터 픽업한다. 픽업부(130)는, 칩(15)을 상방으로부터 흡착한다. 픽업부(130)의 흡착면의 크기는, 칩(15)의 상면의 크기와 동일하거나, 또는 약간 크다. 픽업부(130)는, 예를 들면 콜릿이다.
칩(15)은, 픽업부(130)로 픽업될 때까지, 단단한 제 2 기판(30)으로 지지된다. 제 2 기판(30) 대신에, 이른바 다이싱 테이프 등의 부드러운 테이프로 칩(15)이 지지되는 경우에 비해, 칩(15)의 위치 변동이 거의 없어, 칩(15)과 픽업부(130)와의 위치 맞춤이 용이하다.
보호막(20)의 제거(S104)에서는, 도 3의 (A)에 나타내는 바와 같이, 픽업부(130)에 의해 칩(15)을 유지한 상태에서, 보호막(20)을 용해하는 액체(L2)에 보호막(20)을 침지하여, 보호막(20)을 제거한다. 보호막(20)을 용해하여, 제거하므로, 보호막(20)에 붙은 파티클도 제거할 수 있다.
액체(L2)는, 보호막(20)의 재질에 따라 적절히 선택되는데, 예를 들면 유기 용제여도 된다. 액체(L2)는, 미리 저류부(140)의 수조 내에 저류된다. 저류부(140)는, 예를 들면 상방으로 개방된 용기이다. 보호막(20)이 액체(L2)에 침지될 시에, 픽업부(130)는 액체(L2)에 침지되지 않아도 된다. 픽업부(130)의 열화를 억제할 수 있다.
픽업부(130)는, 칩(15)의 픽업(S103) 후, 적어도 보호막(20)의 제거(S104)까지, 보호막(20)을 아래로 향하게 한 상태에서 칩(15)을 상방으로부터 계속 유지한다. 보호막(20)을 액체(L2)에 침지할 시에, 픽업부(130)를 액체(L2)에 침지하지 않아도 된다. 또한, 픽업부(130)와, 다른 픽업부와의 사이에서, 칩(15)의 전달을 실시하지 않으므로, 전달 시에 생길 수 있는 칩(15)의 깨짐을 방지할 수 있다.
칩 표면의 활성화(S105)에서는, 도 3의 (B)에 나타내는 바와 같이, 픽업부(130)에 의해 칩(15)을 유지한 상태에서, 칩(15)의 보호막(20)을 제거한 표면(15a)을 활성화한다. 칩(15)의 표면(15a)은 제 1 기판(10)의 제 1 주표면(11)이며, 칩(15)의 표면(15a)에는 디바이스(14)가 존재한다. 디바이스(14)의 표면이 활성화되므로, 후술하는 제 3 기판(60)의 디바이스(64)가 형성된 주표면(61)과 마주 보게 하여 접합할 수 있다.
활성화부(150)는, 칩(15)의 표면(15a)을 활성화한다. 활성화부(150)는, 예를 들면 플라즈마 발생기로서, 발생한 플라즈마에 의해 칩(15)의 표면(15a)을 활성화한다. 플라즈마는, 대기압 플라즈마여도 진공 플라즈마여도 되는데, 진공 용기가 불필요한 대기압 플라즈마여도 된다.
플라즈마는, 예를 들면 산소 가스 또는 질소 가스를 여기하여 발생시킨다. 플라즈마는, 예를 들면 표면(15a)의 분자(예를 들면 SiO2)의 화학 결합을 절단하여, 관능기 또는 미결합수를 형성한다. 활성화부(150)는, 칩(15)의 표면(15a)을 플라즈마로 처리한 후, 순수로 처리하여, 칩(15)의 표면(15a)을 친수화해도 된다.
픽업부(130)는, 칩(15)의 픽업(S103) 후, 적어도 칩 표면의 활성화(S105)까지, 보호막(20)을 아래로 향하게 한 상태에서 칩(15)을 상방으로부터 계속 유지한다. 픽업부(130)와, 다른 픽업부와의 사이에서, 칩(15)의 전달을 실시하지 않으므로, 전달 시에 생길 수 있는 칩(15)의 깨짐을 방지할 수 있다.
칩(15)과 제 3 기판(60)의 접합(S106)에서는, 도 3의 (C)에 나타내는 바와 같이, 픽업부(130)에 의해 칩(15)을 유지한 상태에서, 칩(15)의 활성화된 표면(15a)을, 제 3 기판(60)의 디바이스(64)가 형성된 주표면(61)과 마주하게 하여, 접합한다. 칩(15)의 표면(15a)의 디바이스(14)와, 제 3 기판(60)의 주표면(61)의 디바이스(64)가 접합되어, 칩(15)이 부착된 제 3 기판(60)이 얻어진다. 칩(15)이 부착된 제 3 기판(60)은, 이른바 COW(Chip On Wafer)여도 된다.
제 2 유지대(160)는, 제 3 기판(60)의 주표면(61)을 위로 향하게 하여 제 3 기판(60)을 하방으로부터 유지한다. 한편, 픽업부(130)는, 칩(15)의 활성화된 표면(15a)을 아래로 향하게 하여 칩(15)을 상방으로부터 유지한다. 픽업부(130)는, 칩(15)의 픽업(S103) 후, 칩(15)과 제 3 기판(60)의 접합(S106)까지, 칩(15)의 표면(15a)을 아래로 향하게 한 상태에서 칩(15)을 상방으로부터 계속 유지한다. 픽업부(130)와, 다른 픽업부와의 사이에서, 칩(15)의 전달을 실시하지 않으므로, 전달 시에 생길 수 있는 칩(15)의 깨짐을 방지할 수 있다.
도 1에 나타내는, 적층 기판의 준비(S101)와, 접착력의 저하(S102)와, 칩의 픽업(S103)과, 보호막의 제거(S104)와, 칩 표면의 활성화(S105)와, 칩과 제 3 기판의 접합(S106)은, 예를 들면 도 5에 나타내는 기판 처리 장치(100)에서 실시된다.
도 5에 나타내는 바와 같이, 기판 처리 장치(100)는, 반입반출 스테이션(170)과, 처리 스테이션(180)과, 제어 장치(190)를 구비한다. 반입반출 스테이션(170)과 처리 스테이션(180)은, 이 순으로, X축 방향 부측으로부터 X축 방향 정측으로 배치된다.
반입반출 스테이션(170)은, 반입반출 블록(171)과, 반송 블록(172)을 가진다. 반송 블록(172)은, 반입반출 블록(171)의 옆에 배치되고, 예를 들면 반입반출 블록(171)의 X축 방향 정측에 배치된다. 또한, 반송 블록(172)은, 처리 스테이션(180)의 옆에 배치되고, 예를 들면 처리 스테이션(180)의 X축 방향 부측에 배치된다.
반입반출 블록(171)은, Y축 방향으로 일렬로 배열되는 복수의 배치부(173)를 포함한다. 복수의 배치부(173)의 각각은 카세트가 배치된다. 제 1 카세트(C1)는 적층 기판(50)을 수용하고, 제 2 카세트(C2)는 제 3 기판(60)을 수용하고, 제 3 카세트(C3)는 칩(15)이 부착된 제 3 기판(60)을 수용하고, 제 4 카세트(C4)는 적층 기판(50)으로부터 칩(15) 및 보호막(20)을 픽업한 후의 나머지의 제 2 기판(30)을 수용한다. 또한, 배치부(173)의 수는 특별히 한정되지 않는다. 마찬가지로, 카세트의 수도 특별히 한정되지 않는다.
반송 블록(172)의 내부에는, 반송 장치(174)가 마련된다. 반송 장치(174)는, 적층 기판(50) 및 제 3 기판(60) 등을 유지하는 유지부를 가진다. 유지부는, 수평 방향(X축 방향 및 Y축 방향의 양 방향) 및 연직 방향으로의 이동 그리고 연직축을 중심으로 하는 선회가 가능하다. 반송 장치(174)는, 제 1 카세트(C1)로부터 적층 기판(50)을 취출하여, 제 1 유지대(110)에 배치한다. 또한, 반송 장치(174)는, 제 2 카세트(C2)로부터 제 3 기판(60)을 취출하여, 제 2 유지대(160)에 배치한다. 또한, 반송 장치(174)는, 칩(15)이 부착된 제 3 기판(60)을 제 2 유지대(160)로부터 수취하여, 제 3 카세트(C3)에 수납한다. 또한, 반송 장치(174)는, 적층 기판(50)으로부터 칩(15) 및 보호막(20)을 픽업한 후의 나머지의 제 2 기판(30)을 제 1 유지대(110)로부터 수취하여, 제 4 카세트(C4)에 수납한다.
처리 스테이션(180)은, 제 1 유지대(110)와, 조사기(120)와, 픽업부(130)와, 이동부(135)와, 저류부(140)와, 활성화부(150)와, 제 2 유지대(160)를 가진다. 제 1 유지대(110)와 저류부(140)와 활성화부(150)와 제 2 유지대(160)는, 이 순서로 Y축 방향 정측으로부터 Y축 방향 부측으로 배열된다. 조사기(120)는, 제 1 유지대(110)의 하방에 마련된다. 픽업부(130)는, 수평 방향(X축 방향 및 Y축 방향의 양 방향) 및 연직 방향으로의 이동 그리고 연직축을 중심으로 하는 선회가 가능하다. 픽업부(130)의 수는, 도 4에서는 1 개이지만, 복수여도 된다. 이동부(135)는, 픽업부(130)로 유지된 칩(15)을 제 1 유지대(110)로부터 저류부(140) 및 활성화부(150)를 거쳐 제 2 유지대(160)로 이동시키도록, 픽업부(130)를 이동시킨다.
제어 장치(190)는, 예를 들면 컴퓨터이며, 도 5에 나타내는 바와 같이, CPU(Central Processing Unit)(191)와, 메모리 등의 기억 매체(192)를 구비한다. 기억 매체(192)에는, 기판 처리 장치(100)에 있어서 실행되는 각종의 처리를 제어하는 프로그램이 저장된다. 제어 장치(190)는, 기억 매체(192)에 기억된 프로그램을 CPU(191)에 실행시킴으로써, 기판 처리 장치(100)의 동작을 제어한다. 또한, 제어 장치(190)는, 입력 인터페이스(193)와, 출력 인터페이스(194)를 구비한다. 제어 장치(190)는, 입력 인터페이스(193)에서 외부로부터의 신호를 수신하고, 출력 인터페이스(194)에서 외부로 신호를 송신한다.
상기 프로그램은, 예를 들면 컴퓨터에 의해 판독 가능한 기억 매체에 기억되고, 그 기억 매체로부터 제어 장치(190)의 기억 매체(192)에 인스톨된다. 컴퓨터에 의해 판독 가능한 기억 매체로서는, 예를 들면, 하드 디스크(HD), 플렉시블 디스크(FD), 콤팩트 디스크(CD), 마그넷 옵티컬 디스크(MO), 메모리 카드 등을 들 수 있다. 또한, 프로그램은, 인터넷을 개재하여 서버로부터 다운로드되어, 제어 장치(190)의 기억 매체(192)에 인스톨되어도 된다.
이어서, 도 6, 도 7 및 도 8을 참조하여, 도 1의 S101의 전에 행해지는 처리의 제 1 예에 대하여 설명한다.
도 6에 나타내는 바와 같이, 기판 처리 방법은, 제 1 기판(10)의 준비(S201)와, 보호막(20)의 형성(S202)과, 제 1 홈(71)의 형성(S203)과, 보호막(20)과 제 2 기판(30)의 접착(S204)과, 제 1 기판(10)의 박화(S205)와, 마스크(72)의 형성(S206)과, 제 2 홈(73)의 형성(S207)을 가진다.
제 1 기판(10)의 준비(S201)에서는, 예를 들면 제 1 기판(10)을 미도시의 유지대로 유지한다. 제 1 기판(10)은, 도 7의 (A)에 나타내는 바와 같이, 제 1 주표면(11)을 위로 향하게 하여, 하방으로부터 유지된다. 제 1 주표면(11)에는, 디바이스(14)가 형성이 끝난 상태이다.
보호막(20)의 형성(S202)에서는, 도 7의 (B)에 나타내는 바와 같이, 제 1 기판(10)의 제 1 주표면(11)에 보호막(20)을 형성한다. 보호막(20)은, 예를 들면 스핀 코트법으로 형성된다. 노즐(201)이, 회전하는 제 1 기판(10)에 대하여 상방으로부터 코팅액(L3)을 토출하여, 코팅액(L3)의 액막을 형성한다. 그 액막을 건조하면, 보호막(20)이 얻어진다. 또한, 코팅액(L3)의 도포 방법은, 스핀 코트법에는 한정되지 않는다.
보호막(20)은, 전술한 대로, 접착력의 저하(S102)에 있어서 접착막(40)을 통과한 광선(L1)을 흡수하여, 디바이스(14)의 열화를 억제한다. 또한, 보호막(20)은, 후술하는 제 1 홈(71)의 형성(S203)에서 생기는 데브리가 디바이스(14)에 부착하는 것을 억제하는 역할도 한다.
제 1 홈(71)의 형성(S203)에서는, 도 7의 (C)에 나타내는 바와 같이, 보호막(20)의 표면의 분할 예정선에 디바이스(14)보다 깊은 제 1 홈(71)을 형성한다. 제 1 홈(71)은, 하지 기판(13)에 달한다. 보호막(20)의 표면의 분할 예정선은, 제 1 기판(10)의 제 1 주표면(11)의 분할 예정선(16)과 평면에서 봤을 때 일치한다. 그 분할 예정선(16)의 위치는, 예를 들면 적외선 카메라 등으로 제 1 주표면(11)의 화상을 촬상하고, 촬상한 화상을 화상 처리하여 검출된다. 검출한 분할 예정선(16)의 위치로, 제 1 홈(71)의 형성 위치가 정해진다.
제 1 홈(71)은, 블레이드에 의한 절삭 가공으로 형성되어도 되지만, 본 실시 형태에서는 레이저 광선(L4)에 의한 어블레이션 가공으로 형성된다. 어블레이션 가공은, 디바이스(14)가 예를 들면 다공질 Low-k재를 포함하는 경우 등, 디바이스(14)가 무른 경우에 유효하다. 디바이스(14)의 과열을 방지하기 위하여, 레이저 광선(L4)의 광원으로서는 단 펄스 레이저가 이용되어도 된다.
레이저 광선(L4)의 파장은, 광선(L1)의 파장과는 상이해도 된다. 레이저 광선(L4)과 광선(L1)에서는, 역할이 상이하기 때문이다. 광선(L1)은, 상기한 대로, 접착막(40)의 접착력을 저하시키는데 이용된다. 레이저 광선(L4)의 파장은, 광선(L1)의 파장보다 짧아도 되고, 예를 들면 600 nm 이하여도 된다.
제 1 홈(71)의 형성(S203)은, 보호막(20)의 형성(S202) 후, 보호막(20)과 제 2 기판(30)의 접착(S204) 전에 행해진다. 보호막(20)은, 제 1 홈(71)의 형성 전에 형성되므로, 제 1 홈(71)의 형성 시에 생기는 데브리가 디바이스(14)에 부착하는 것을 억제할 수 있다.
보호막(20)과 제 2 기판(30)의 접착(S204)에서는, 도 7의 (D)에 나타내는 바와 같이, 보호막(20)과 제 2 기판(30)을 접착막(40)으로 접착한다. 제 1 기판(10)과 제 2 기판(30)이 접착막(40)으로 접착되므로, 제 2 기판(30)이 제 1 기판(10)을 지지할 수 있다.
접착막(40)은, 접착제를 제 2 기판(30)의 접합면에 도포함으로써 형성되고, 이 후, 보호막(20)이 실린다. 보호막(20)의 표면의 제 1 홈(71)이 접착제로 메워져 버리는 것을 억제할 수 있다. 또한, 접착막(40)은 시트의 형태로 공급되어도 되며, 그 경우, 접착막(40)은 보호막(20)과 제 2 기판(30) 중 어느 쪽에 먼저 부착되어도 된다.
제 1 기판(10)의 박화(S205)는, 보호막(20)과 제 2 기판(30)과의 접착(S204) 후에 행해진다. 제 1 기판(10)의 박화는, 도 8의 (A)에 나타내는 바와 같이, 제 1 기판(10)의 제 2 주표면(12)의 연삭을 포함한다. 연삭 후, 연마가 더 행해져도 된다. 제 2 기판(30)으로 제 1 기판(10)을 보강한 상태에서, 제 1 기판(10)을 가공하므로, 제 1 기판(10)의 깨짐 등을 억제할 수 있다. 제 1 기판(10)의 연삭은, 숫돌(202)에 의해 행해진다. 숫돌(202)은, 회전하면서 하강하여, 회전하는 제 1 기판(10)의 상면(제 2 주표면(12))을 연삭한다. 연마도 동일하게 실시된다. 박화 후의 제 2 주표면(12)에, 제 1 홈(71)은 노출되지 않는다.
마스크(72)의 형성(S206)은, 제 1 기판(10)의 박화(S205) 후에 행해진다. 마스크(72)는, 포토리소그래피법 등으로 형성되고, 도 8의 (B)에 나타내는 바와 같이, 제 1 기판(10)의 제 2 주표면(12)의 분할 예정선에 개구부(72a)를 가진다. 제 2 주표면(12)의 분할 예정선과, 제 1 주표면(11)의 분할 예정선(16)은 평면에서 봤을 때 일치한다. 그 분할 예정선(16)의 위치는, 예를 들면 적외선 카메라 등으로 제 1 주표면(11)의 화상을 촬상하고, 촬상한 화상을 화상 처리하여 검출된다. 검출한 분할 예정선(16)의 위치로, 마스크(72)의 개구부(72a)의 형성 위치가 정해진다. 마스크(72)의 재질은, 후술하는 에칭에 견딜 수 있는 것이면, 특별히 한정되지 않는다.
제 2 홈(73)의 형성(S207)에서는, 도 8의 (C)에 나타내는 바와 같이, 마스크(72)의 개구부(72a)로 제 1 기판(10)의 제 2 주표면(12)을 에칭하고, 제 1 홈(71)으로 이어지는 제 2 홈(73)을 형성하여, 제 1 기판(10)을 복수의 칩(15)으로 분할한다. 복수의 칩(15)은, 제 2 기판(30)에 의해 평탄하게 지지된다. 에칭은, 웨트 에칭 및 드라이 에칭 중 어느 것이어도 되는데, 이방성(異方性)이 우수한 드라이 에칭이어도 되며, 예를 들면 플라즈마 에칭이어도 된다.
에칭에 의해 제 1 기판(10)을 복수의 칩(15)으로 분할하므로, 칩(15)의 분할 시에 칩(15)에 뒤틀림 및 흠집이 생기는 것을 억제할 수 있고, 또한, 칩(15)의 분할 시에 파티클의 발생을 억제할 수 있다. 또한, 제 2 홈(73)이 제 1 홈(71)으로 이어지면, 제 1 홈(71)의 측면(71a)도 에칭되므로, 제 1 홈(71)의 형성 시에 생긴 뒤틀림, 흠집 및 파티클도 제거할 수 있다.
마스크(72)가 제거되는 타이밍은, 제 2 홈(73)의 형성(S207) 후이면 언제라도 좋으며, 칩(15)의 픽업(S103)의 전이어도 되고, 칩(15)과 제 3 기판(60)의 접합(S106) 후여도 된다. 후자의 경우, 픽업부(130)는, 마스크(72)를 개재하여 칩(15)을 상방으로부터 유지한다.
이어서, 도 9 및 도 10을 참조하여, 도 1의 S101의 전에 행해지는 처리의 제 2 예에 대하여 설명한다.
도 9에 나타내는 바와 같이, 기판 처리 방법은, 제 1 기판(10)의 준비(S301)와, 보호막(20)의 형성(S302)과, 일차 홈의 형성(S303)과, 일차 홈의 측면 에칭(S304)과, 이차 홈(75)의 형성(S305)과, 보호막(20)과 제 2 기판(30)의 접착(S306)과, 제 1 기판(10)의 박화(S307)와, 세정 및 에칭(S308)을 가진다.
제 1 기판(10)의 준비(S301), 보호막(20)의 형성(S302) 및 일차 홈의 형성(S303)은, 도 6에 나타내는 S201, S202 및 S203과 동일하게 실시되므로 설명을 생략한다. 또한, S303에서 얻어지는 일차 홈은, 도 7의 (C)에 나타내는 제 1 홈(71)과 동일하므로, 도시를 생략한다.
일차 홈의 측면 에칭(S304)에서는, 일차 홈의 측면을 에칭한다. 에칭은, 웨트 에칭 및 드라이 에칭 중 어느 것이어도 되는데, 일차 홈의 측면을 깊이 방향으로 균등하게 에칭할 수 있는 드라이 에칭이어도 되고, 예를 들면 플라즈마 에칭이어도 된다. 일차 홈의 형성 시에 생긴 뒤틀림, 흠집 및 파티클을 제거한다.
이차 홈(75)의 형성(S305)에서는, 도 10의 (A)에 나타내는 바와 같이, 일차 홈의 저면을 블레이드(301)로 절삭하여, 일차 홈을 깊이 방향으로 연장하여, 이차 홈(75)을 형성한다. 이차 홈(75)의 깊이는, 후술하는 박화(S307) 후의 제 1 기판(10)의 제 2 주표면(12)에 달하는 깊이이다.
이차 홈(75)의 형성(S305)은 일차 홈의 형성(S303) 후에 실시되고, 일차 홈은 레이저 광선에 의한 어블레이션 가공으로 형성된다. 어블레이션 가공은, 상기한 대로, 디바이스(14)가 예를 들면 다공질 Low-k재를 포함하는 경우 등, 디바이스(14)가 무른 경우에 유효하다.
일차 홈의 깊이는 디바이스(14)의 깊이보다 깊고, 일차 홈은 하지 기판(13)에 달한다. 일차 홈이 미리 형성되어 있으므로, 블레이드(301)에 의한 디바이스(14)의 절삭을 억제할 수 있어, 디바이스(14)의 뒤틀림 및 흠집의 발생을 억제할 수 있다.
또한, 디바이스(14)의 구조에 따라서는, 레이저 광선에 의한 어블레이션 가공을 실시하지 않고, 블레이드(301)에 의한 절삭 가공만을 실시해도 된다.
보호막(20)과 제 2 기판(30)의 접착(S306)에서는, 도 10의 (B)에 나타내는 바와 같이, 보호막(20)과 제 2 기판(30)을 접착막(40)으로 접착한다. 제 1 기판(10)과 제 2 기판(30)이 접착막(40)으로 접착되므로, 제 2 기판(30)이 제 1 기판(10)을 지지할 수 있다.
제 1 기판(10)의 박화(S307)는, 보호막(20)과 제 2 기판(30)과의 접착(S306) 후에 행해진다. 제 1 기판(10)의 박화는, 도 10의 (C)에 나타내는 바와 같이, 제 1 기판(10)의 제 2 주표면(12)의 연삭을 포함한다. 그 연삭은, 숫돌(302)에 의해 행해진다. 연삭 후, 연마가 더 행해져도 된다. 박화(S307)에 의해, 제 1 기판(10)의 제 2 주표면(12)에 이차 홈(75)이 노출되고, 제 1 기판(10)이 복수의 칩(15)으로 분할된다. 복수의 칩(15)은, 제 2 기판(30)에 의해 평탄하게 지지된다.
세정 및 에칭(S308)에서는, 도 10의 (D)에 나타내는 바와 같이, 이차 홈(75)을 세정하고, 또한 이차 홈(75)의 측면(75a)을 에칭한다. 이차 홈(75)을 세정하므로, 제 1 기판(10)의 박화 시에 생긴 연삭 찌꺼기, 및 이차 홈(75)의 형성 시에 생긴 절삭 찌꺼기 등을 제거할 수 있다. 또한, 이차 홈(75)의 측면(75a)을 에칭하므로, 이차 홈(75)의 형성 시에 생긴 뒤틀림 및 흠집을 제거할 수 있다.
이차 홈(75)의 세정은, 예를 들면 스크럽 세정, 스핀 세정, 또는 스프레이 세정 등이다. 노즐(303)은, 적층 기판(50)에 대하여 상방으로부터 세정액(L5)을 토출한다. 적층 기판(50)의 상면만이 아니라, 적층 기판(50)의 하면도 동시에 세정되어도 된다. 스크럽 세정에서는, 미도시의 브러시 또는 스펀지로 적층 기판(50)의 표면을 문질러 씻는다.
이차 홈(75)의 세정과, 이차 홈(75)의 측면(75a)의 에칭은, 개별로 실시되어도 되고, 동시에 실시되어도 된다. 후자의 경우, 웨트 에칭이 행해진다. 한편, 전자의 경우, 에칭은, 웨트 에칭 및 드라이 에칭 중 어느 것이어도 된다.
이어서, 도 11 및 도 12를 참조하여, 도 1의 S101의 전에 행해지는 처리의 제 3 예에 대하여 설명한다.
도 11에 나타내는 바와 같이, 기판 처리 방법은, 제 1 기판(10)의 준비(S401)와, 보호막(20)의 형성(S402)과, 제 1 홈(71)의 형성(S403)과, 제 1 홈(71)의 측면 에칭(S404)과, 보호막(20)과 제 2 기판(30)의 접착(S405)과, 제 1 기판(10)의 박화(S406)와, 제 2 홈(73)의 형성(S407)과, 세정 및 에칭(S408)을 가진다.
제 1 기판(10)의 준비(S401), 보호막(20)의 형성(S402), 제 1 홈(71)의 형성(S403) 및 제 1 홈(71)의 측면 에칭(S404)은, 도 9에 나타내는 S301, S302, S303 및 S304와 동일하게 실시되므로 설명을 생략한다.
또한, 제 1 홈(71)의 측면 에칭(S404)은, 제 1 홈(71)의 형성(S403) 후, 보호막(20)과 제 2 기판(30)의 접착(S405) 전에 실시된다. 제 1 홈(71)의 형성 시에 생긴 뒤틀림, 흠집 및 파티클을 제거할 수 있다.
보호막(20)과 제 2 기판(30)의 접착(S405)은, 도 6에 나타내는 S204와 동일하게 실시되므로 설명을 생략한다. S405에서 얻어지는 적층 기판(50)은, 제 1 홈(71)의 측면(71a)이 에칭이 끝난 상태인 점을 제외하고, 도 7의 (D)에 나타내는 적층 기판(50)과 동일하므로, 도시를 생략한다.
또한, 제 1 기판(10)의 박화(S406)는, 도 6에 나타내는 S205와 동일하게 실시되므로 설명을 생략한다. S406에서 얻어지는 적층 기판(50)은, 제 1 홈(71)의 측면(71a)이 에칭이 끝난 상태인 점을 제외하고, 도 8의 (A)에 나타내는 적층 기판(50)과 동일하므로, 도시를 생략한다.
제 2 홈(73)의 형성(S407)은, 제 1 기판(10)의 박화(S406) 후에 행해진다. 제 2 홈(73)은, 도 6, 도 7 및 도 8에 나타내는 제 1 예와는 달리, 에칭 대신에, 도 12에 나타내는 바와 같이, 블레이드(401)에 의한 절삭 가공으로 형성된다. 블레이드(401)는, 제 1 기판(10)의 제 2 주표면(12)의 분할 예정선을 연삭한다. 제 2 홈(73)이 제 1 홈(71)으로 이어지고, 제 1 기판(10)이 복수의 칩(15)으로 분할된다. 제 1 홈(71)이 미리 형성되어 있으므로, 블레이드(401)가 디바이스(14)를 절삭하지 않으므로, 디바이스(14)의 뒤틀림 및 흠집의 발생을 억제할 수 있다.
세정 및 에칭(S408)은, 도 9에 나타내는 S308과 동일하게 실시된다. S408에서는, 제 2 홈(73)을 세정하고, 또한 제 2 홈(73)의 측면(73a)을 에칭한다. 제 2 홈(73)을 세정하므로, 제 1 기판(10)의 박화 시에 생긴 연삭 찌꺼기, 및 제 2 홈(73)의 형성 시에 생긴 절삭 찌꺼기 등을 제거할 수 있다. 또한, 제 2 홈(73)의 측면(73a)을 에칭하므로, 제 2 홈(73)의 형성 시에 생긴 뒤틀림 및 흠집을 제거할 수 있다.
제 2 홈(73)의 세정은, 이차 홈(75)의 세정(도 10의 (D))과 동일하게 실시된다. 또한, 제 2 홈(73)의 측면(73a)의 에칭은, 이차 홈(75)의 측면(75a)의 에칭과 동일하게 실시된다. 제 2 홈(73)과 이차 홈(75)은, 모두 블레이드에 의한 절삭 가공으로 형성된 점에서 공통되므로, 동일한 후처리가 행해진다.
이어서, 도 13 및 도 14를 참조하여, 도 1의 S101의 전에 행해지는 처리의 제 4 예에 대하여 설명한다.
도 13에 나타내는 바와 같이, 기판 처리 방법은, 제 1 기판(10)의 준비(S501)와, 보호막(20)의 형성(S502)과, 보호막(20)과 제 2 기판(30)의 접착(S503)과, 제 1 기판(10)의 박화(S504)와, 홈(76)의 형성(S505)과, 세정 및 에칭(S506)을 가진다.
제 1 기판(10)의 준비(S501) 및 보호막(20)의 형성(S502)은, 도 6에 나타내는 S201 및 S202와 동일하게 실시되므로 설명을 생략한다.
보호막(20)과 제 2 기판(30)의 접착(S503)은, 제 1 기판(10)에 홈 가공이 실시되어 있지 않은 상태에서 행해지는 점을 제외하고, 도 6에 나타내는 S204와 동일하게 실시된다. S503에서 얻어지는 적층 기판(50)을 도 14의 (A)에 나타낸다.
제 1 기판(10)의 박화(S504)는, 제 1 기판(10)에 홈 가공이 실시되어 있지 않은 상태에서 행해지는 점을 제외하고, 도 6에 나타내는 S205와 동일하게 실시된다. S504에서 얻어지는 적층 기판(50)을 도 14의 (B)에 나타낸다.
홈(76)의 형성(S505)은, 제 1 기판(10)의 박화(S504) 후에 행해진다. 홈(76)은, 제 1 기판(10)의 제 2 주표면(12)의 분할 예정선에 형성되고, 제 1 기판(10) 및 보호막(20)을 관통하여, 접착막(40)에 달한다. 홈(76)의 형성에 의해, 제 1 기판(10)이 복수의 칩(15)으로 분할되고, 또한 칩(15)마다 보호막(20)이 분할된다.
홈(76)은, 블레이드에 의한 절삭 가공으로 형성되어도 되지만, 본 실시 형태에서는 레이저 광선(L6)에 의한 어블레이션 가공으로 형성된다. 어블레이션 가공은, 디바이스(14)가 예를 들면 다공질 Low-k재를 포함하는 경우 등, 디바이스(14)가 무른 경우에 유효하다.
홈(76)은 제 1 기판(10) 및 보호막(20)을 관통하므로, 홈(76)의 깊이는 도 7의 (C)에 나타내는 제 1 홈(71)의 깊이보다 깊고, 레이저 광선(L6)의 강도는 도 7의 (C)에 나타내는 레이저 광선(L4)의 강도보다 높다. 그 때문에, 뒤틀림 및 흠집이 생기기 쉽다. 따라서, 홈(76)의 형성(S505) 후에, 세정 및 에칭(S506)이 실시된다.
세정 및 에칭(S506)은, 도 9에 나타내는 S308과 동일하게 실시된다. S408에서는, 홈(76)을 세정하고, 또한 홈(76)의 측면(76a)을 에칭한다. 홈(76)을 세정하므로, 제 1 기판(10)의 박화 시에 생긴 연삭 찌꺼기, 및 홈(76)의 형성 시에 생긴 데브리 등을 제거할 수 있다. 또한, 홈(76)의 측면(76a)을 에칭하므로, 홈(76)의 형성 시에 생긴 뒤틀림 및 흠집을 제거할 수 있다.
또한, 디바이스(14)의 구조에 따라서는, 홈(76)은 절삭 가공으로 형성되어도 된다. 이 경우도, 홈(76)의 형성(S505) 후에, 세정 및 에칭(S506)이 실시되어도 된다. 이 경우도, 동일한 효과가 얻어진다.
이상, 본 개시에 따른 기판 처리 방법 및 기판 처리 장치에 대하여 설명했지만, 본 개시는 상기 실시 형태 등에 한정되지 않는다. 특허 청구의 범위에 기재된 범주 내에 있어서, 각종의 변경, 수정, 치환, 부가, 삭제 및 조합이 가능하다. 그들에 대해서도 당연히 본 개시의 기술적 범위에 속한다.
도 6의 S205, 도 9의 S307, 도 11의 S406, 도 13의 S504에서는, 제 1 기판(10)의 제 2 주표면(12)을 연삭하여, 제 1 기판(10)을 박화하는데, 본 개시의 기술은 이에 한정되지 않는다. 제 1 기판(10)의 박화에서는, 제 2 주표면(12)을 제 1 주표면(11)에 근접시키도록, 제 1 기판(10)의 일부를 제 2 주표면(12)측으로부터 제거하면 된다. 예를 들면, 제 1 기판(10)을 판 두께 방향으로 분할하는 분할면에 레이저 광선을 집광조사하여, 상기 분할면에 개질층을 간격을 두고 복수 형성하고, 이 후, 개질층을 기점으로서 제 1 기판(10)을 상기 분할면으로 할단하여, 제 1 기판(10)의 일부를 제거해도 된다.
본 출원은 2019년 8월 2일에 일본 특허청에 출원한 특허출원 2019-143300호에 기초하는 우선권을 주장하는 것이며, 특허출원 2019-143300호의 모든 내용을 본 출원에 원용한다.
10 : 제 1 기판
11 : 제 1 주표면
12 : 제 2 주표면
14 : 디바이스
15 : 칩
20 : 보호막
30 : 제 2 기판
40 : 접착막
50 : 적층 기판
60 : 제 3 기판
61 : 주표면
64 : 디바이스
100 : 기판 처리 장치
110 : 제 1 유지대
120 : 조사기
130 : 픽업부
140 : 저류부
150 : 활성화부
160 : 제 2 유지대

Claims (14)

  1. 복수의 칩으로 분할된 제 1 기판과, 상기 칩마다 분할이 끝난 상태로서 상기 칩을 보호하는 보호막과, 상기 제 1 기판을 지지하는 제 2 기판과, 상기 보호막과 상기 제 2 기판을 접착하는 접착막을 포함하는 적층 기판을 준비하는 것과,
    상기 제 2 기판을 투과하는 광선으로 상기 접착막의 접착력을 저하시키는 것과,
    상기 접착막과의 접착력을 저하시킨 상기 보호막과 상기 칩을, 픽업부로 상기 접착막으로부터 픽업하는 것
    을 가지는, 기판 처리 방법.
  2. 제 1 항에 있어서,
    상기 픽업부에 의해 상기 칩을 유지한 상태에서, 상기 보호막을 용해하는 액체에 상기 보호막을 침지하여, 상기 보호막을 제거하는 것을 가지는, 기판 처리 방법.
  3. 제 2 항에 있어서,
    상기 픽업부에 의해 상기 칩을 유지한 상태에서, 상기 칩의 상기 보호막을 제거한 표면을 활성화하는 것과,
    상기 픽업부에 의해 상기 칩을 유지한 상태에서, 상기 칩의 활성화한 표면을, 제 3 기판의 디바이스가 형성된 주표면과 마주 보게 하여, 접합하는 것
    을 가지는, 기판 처리 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 기판의 제 1 주표면에 상기 보호막을 형성하는 것과,
    상기 보호막의 형성 후에, 상기 보호막과 상기 제 2 기판을 상기 접착막으로 접착하는 것과,
    상기 보호막과 상기 제 2 기판과의 접착 후에, 상기 제 1 기판의 상기 제 1 주표면과는 반대 방향인 제 2 주표면을 상기 제 1 주표면에 근접시키도록 상기 제 1 기판의 일부를 제거하여, 상기 제 1 기판을 박화하는 것
    을 가지는, 기판 처리 방법.
  5. 제 4 항에 있어서,
    상기 보호막의 형성 후, 상기 보호막과 상기 제 2 기판과의 접착 전에, 상기 보호막의 표면의 분할 예정선에 상기 칩의 디바이스보다 깊은 제 1 홈을 형성하는 것과,
    상기 제 1 기판의 박화 후, 상기 칩의 픽업 전에, 상기 제 1 기판의 상기 제 2 주표면의 분할 예정선에 개구부를 가지는 마스크를 형성하고, 상기 마스크의 상기 개구부에서 상기 제 2 주표면을 에칭하여, 상기 제 1 홈으로 이어지는 제 2 홈을 형성하여, 상기 제 1 기판을 복수의 상기 칩으로 분할하는 것
    을 가지는, 기판 처리 방법.
  6. 제 4 항에 있어서,
    상기 보호막의 형성 후, 상기 보호막과 상기 제 2 기판과의 접착 전에, 상기 보호막의 표면의 분할 예정선에, 박화 후의 상기 제 1 기판의 상기 제 2 주표면에 달하는 깊이의 홈을 형성하는 것과,
    상기 보호막과 상기 제 2 기판과의 접착 후에, 상기 제 1 기판의 박화에 의해 상기 제 1 기판의 상기 제 2 주표면에 상기 홈을 노출시켜, 상기 제 1 기판을 복수의 상기 칩으로 분할하는 것과,
    상기 제 1 기판의 박화 후, 상기 칩의 픽업 전에, 상기 홈을 세정하고, 또한 상기 홈의 측면을 에칭하는 것
    을 가지는, 기판 처리 방법.
  7. 제 6 항에 있어서,
    상기 보호막의 표면의 분할 예정선에 상기 홈을 형성하는 것은, 상기 칩의 디바이스보다 깊은 일차 홈을 레이저 광선으로 형성하고, 상기 일차 홈의 측면을 에칭하고, 이어서, 상기 일차 홈의 저면을 블레이드로 절삭하여, 박화 후의 상기 제 1 기판의 상기 제 2 주표면에 달하는 깊이의 이차 홈을 형성하는 것을 포함하는, 기판 처리 방법.
  8. 제 4 항에 있어서,
    상기 보호막의 형성 후, 상기 보호막과 상기 제 2 기판과의 접착 전에, 상기 보호막의 표면의 분할 예정선에 상기 칩의 디바이스보다 깊은 제 1 홈을 형성하는 것과,
    상기 제 1 기판의 박화 후, 상기 칩의 픽업의 전에, 상기 제 1 기판의 상기 제 2 주표면의 분할 예정선을 블레이드로 절삭하여, 상기 제 1 홈으로 연결되는 제 2 홈을 형성하여, 상기 제 1 기판을 복수의 상기 칩으로 분할하는 것과,
    상기 제 1 기판의 박화 후, 상기 칩의 픽업 전에, 상기 제 1 홈 및 상기 제 2 홈을 세정하고, 또한 상기 제 1 홈 및 상기 제 2 홈의 측면을 에칭하는 것
    을 가지는, 기판 처리 방법.
  9. 제 8 항에 있어서,
    상기 제 1 홈의 형성 후, 상기 보호막과 상기 제 2 기판과의 접착 전에, 상기 제 1 홈의 측면을 에칭하는 것을 가지는, 기판 처리 방법.
  10. 제 4 항에 있어서,
    상기 제 1 기판의 박화 후, 상기 칩의 픽업 전에, 상기 제 1 기판의 상기 제 2 주표면의 분할 예정선에, 상기 접착막에 달하는 깊이의 홈을 형성하여, 상기 제 1 기판을 복수의 상기 칩으로 분할하고, 또한 상기 칩마다 상기 보호막을 분할하는 것과,
    상기 홈의 형성 후, 상기 칩의 픽업 전에, 상기 홈을 세정하고, 또한 상기 홈의 측면을 에칭하는 것
    을 가지는, 기판 처리 방법.
  11. 제 10 항에 있어서,
    상기 제 1 기판의 상기 제 2 주표면으로부터 상기 접착막에 달하는 깊이의 상기 홈은, 레이저 광선으로 형성하는, 기판 처리 방법.
  12. 복수의 칩으로 분할된 제 1 기판과, 상기 칩마다 분할이 끝난 상태로서 상기 칩을 보호하는 보호막과, 상기 제 1 기판을 지지하는 제 2 기판과, 상기 보호막과 상기 제 2 기판을 접착하는 접착막을 포함하는 적층 기판을 유지하는 제 1 유지대와,
    상기 제 2 기판을 투과하여 상기 접착막의 접착력을 저하시키는 광선을 상기 제 2 기판에 조사하는 조사기와,
    상기 접착막과의 접착력을 저하시킨 상기 보호막과 상기 칩을 픽업하는 픽업부
    를 가지는, 기판 처리 장치.
  13. 제 12 항에 있어서,
    상기 보호막을 용해하는 액체를 저류하는 저류부와,
    상기 픽업부로 유지된 상기 칩을 상기 제 1 유지대로부터 상기 저류부로 이동시키기 위하여, 상기 픽업부를 이동시키는 이동부를 가지는, 기판 처리 장치.
  14. 제 13 항에 있어서,
    상기 칩의 상기 보호막을 제거한 표면을 활성화하는 활성화부와,
    상기 칩의 활성화한 표면과 접합되는 제 3 기판을 유지하는 제 2 유지대를 가지고,
    상기 이동부는, 상기 픽업부로 유지된 상기 칩을 상기 제 1 유지대로부터 상기 저류부 및 상기 활성화부를 거쳐 상기 제 2 유지대로 이동시키기 위하여, 상기 픽업부를 이동시키는, 기판 처리 장치.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004207607A (ja) 2002-12-26 2004-07-22 Disco Abrasive Syst Ltd 半導体ウェーハの分割方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4559993B2 (ja) 2006-03-29 2010-10-13 株式会社東芝 半導体装置の製造方法
JP4762959B2 (ja) 2007-09-03 2011-08-31 リンテック株式会社 半導体チップおよび半導体装置
JP6649111B2 (ja) 2016-02-16 2020-02-19 東京応化工業株式会社 積層体、積層体の製造方法、及び基板の処理方法
JP6624992B2 (ja) 2016-03-24 2019-12-25 三菱電機株式会社 半導体装置の製造方法
JP2018018980A (ja) 2016-07-28 2018-02-01 株式会社ディスコ デバイスウエーハの加工方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004207607A (ja) 2002-12-26 2004-07-22 Disco Abrasive Syst Ltd 半導体ウェーハの分割方法

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