KR20210115020A - 유전체 dbr을 갖는 인듐 인화물 vcsel - Google Patents

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Abstract

광전자 디바이스는, 기판의 구역 상에 배치되고 교번하는 제1 유전체 층 및 반도체 층을 포함하는 하위 분포 브래그 반사기(DBR) 스택(24)과 함께, 캐리어 기판(22)을 포함한다. 에피택셜 층들(26, 28, 30, 31, 34)의 세트가 하위 DBR 위에 배치되며, 여기서 에피택셜 층들의 세트는 하나 이상의 III-V족 반도체 재료들을 포함하고 양자 우물 구조(28) 및 구속 층(31)을 정의한다. 상위 DBR 스택(38)은 에피택셜 층들의 세트 위에 배치되고, 교번하는 제2 유전체 층 및 반도체 층을 포함한다. 전극들(40, 42)이 양자 우물 구조에 여자 전류를 인가하도록 커플링된다.

Description

유전체 DBR을 갖는 인듐 인화물 VCSEL
본 발명은 대체적으로 반도체 디바이스들에 관한 것으로, 특히 광전자 디바이스들 및 그들의 제작에 관한 것이다.
수직 캐비티 표면 방출 레이저(vertical-cavity surface-emitting laser, VCSEL)들은 반도체 레이저들이며, 여기서 고방향성 레이저 방사선은 레이저의 상부 또는 하부로부터 기판에 직각 방향으로 방출된다. VCSEL들은 단일 레이저들로서 또는 레이저 어레이들로서 제작되며, 그들은 높은 방출 파워들을 가질 수 있다.
이하에 설명되는 본 발명의 실시예들은 VCSEL들을 제작하기 위한 개선된 방법들 및 그러한 방법들에 의해 생성되는 VCSEL들을 제공한다.
따라서, 본 발명의 일 실시예에 따라, 캐리어 기판 및 기판의 구역 상에 배치되고 교번하는 제1 유전체 층 및 반도체 층을 포함하는 하위 분포 브래그 반사기(distributed Bragg-reflector, DBR) 스택을 포함하는 광전자 디바이스가 제공된다. 에피택셜 층(epitaxial layer)들의 세트가 하위 DBR 위에 배치되며, 여기서 에피택셜 층들의 세트는 하나 이상의 III-V족 반도체 재료들을 포함하고 양자 우물 구조 및 구속 층(confinement layer)을 정의한다. 상위 DBR 스택이 에피택셜 층들의 세트 위에 배치되고, 교번하는 제2 유전체 층 및 반도체 층을 포함한다. 전극들이 양자 우물 구조에 여자 전류를 인가하도록 커플링(couple)된다.
일부 실시예들에서, 캐리어 기판은 실리콘(Si) 웨이퍼를 포함한다. 개시된 실시예에서, 디바이스는 Si 웨이퍼 상에 형성되고 전극들을 구동시키기 위해 커플링된 상보적 금속 산화물 반도체(complementary metal oxide semiconductor, CMOS) 회로들을 포함한다.
일 실시예에서, 교번하는 제1 유전체 층 및 반도체 층은 실리콘 이산화물(SiO2) 및 비정질 실리콘(a-Si)의 교번하는 층들을 포함한다. 대안적으로, 교번하는 제1 유전체 층 및 반도체 층은 알루미늄 질화물(AlN) 및 a-Si의 교번하는 층들을 포함한다.
개시된 실시예에서, III-V족 반도체 재료들은 인듐 인화물(InP), 인듐 갈륨 비화물(InGaAs), 인듐 갈륨 비소 인화물(InGaAsP), 알루미늄 갈륨 인듐 비화물(AlGaInAs), 및 알루미늄 갈륨 비소 안티몬화물(AlGaAsSb)로 이루어진 재료들의 군으로부터 선택된다.
일부 실시예들에서, 구속 층은 III-V족 반도체 재료를 포함하는 중심 부분, 및 중심 부분을 둘러싸고 유전체 재료를 포함하는 주변 부분을 포함한다. 일 실시예에서, 주변 부분은 알루미늄 산화물(Al2O3)을 포함한다. 추가적으로 또는 대안적으로, 구속 층은 매립형 터널 접합부(buried tunnel junction, BTJ)를 포함한다.
개시된 실시예에서, 제2 유전체 층 및 반도체 층은 SiO2 및 비정질 실리콘의 교번하는 층들을 포함한다.
일부 실시예들에서, 전극들 중 적어도 하나는 양자 우물 구조에 근접하게 배치된 금속 링을 포함한다. 개시된 실시예에서, 디바이스는, DBR 스택들 중 적어도 하나의 내측에 있는 금속 링을 DBR 스택들 중 적어도 하나의 외측 상의 전기 접촉부에 접속시키기 위해, DBR 스택들 중 적어도 하나를 관통하는 하나 이상의 금속 비아(via)들을 포함한다.
또한, 본 발명의 일 실시예에 따르면, 양자 우물 구조를 형성하기 위해 III-V족 기판 상에 III-V족 반도체 재료들을 포함하는 에피택셜 층들의 세트를 침착하는 단계를 포함하는, 광전자 디바이스를 제조하기 위한 방법이 제공된다. 구속 층은 양자 우물 구조 위에 형성된다. 하위 분포 브래그 반사기(DBR) 스택을 형성하기 위해 교번하는 제1 유전체 층 및 반도체 층이 침착된다. 하위 DBR 스택이 양자 우물 구조와 캐리어 기판 사이에 위치되도록 III-V족 기판이 캐리어 기판에 접합되고, 이어서 III-V족 기판을 제거한다. III-V족 기판을 제거한 후에, 상위 DBR 스택을 형성하기 위해, 교번하는 제2 유전체 층 및 반도체 층이 에피택셜 층들의 세트 위에 침착된다. 전극들이 양자 우물 구조에 여자 전류를 인가하도록 커플링된다.
일 실시예에서, 구속 층을 형성하는 것은, 구속 층이 III-V족 반도체 재료를 포함하는 중심 부분 및 중심 부분을 둘러싸며 유전체 재료를 포함하는 주변 부분을 포함하도록, 에피택셜 층들 중 하나를 측방향으로 에칭하는 것을 포함한다. 대안적으로, 구속 층을 형성하는 것은, 에피택셜 층들 중 하나의 중심 부분 내에 매립형 터널 접합부를 형성하도록, 에피택셜 층들 중 하나를 패턴화하고 이어서 재성장시키는 것을 포함한다.
개시된 실시예에서, 교번하는 제1 유전체 층 및 반도체 층을 침착하는 것은 캐리어 기판 상에 하위 DBR 스택을 형성하는 것을 포함하고, III-V족 기판을 접합시키는 것은 캐리어 기판 상의 하위 DBR 스택에 에피택셜 층들의 세트를 접합시키는 것을 포함한다. 대안적으로, 교번하는 제1 유전체 층 및 반도체 층을 침착하는 것은 구속 층 및 에피택셜 층들의 세트 위의 III-V족 기판 상에 하위 DBR 스택을 형성하는 것을 포함하고, III-V족 기판을 접합시키는 것은 III-V족 기판 상의 하위 DBR 스택을 캐리어 기판에 접합시키는 것을 포함한다.
일부 실시예들에서, 전극들을 커플링하는 것은, 상위 DBR 스택을 형성하기 전에, 양자 우물 구조의 적어도 하나의 측 위에 금속 링을 침착하는 것을 포함한다. 개시된 실시예에서, 전극들을 커플링하는 것은, DBR 스택들 중 적어도 하나의 내측에 있는 금속 링을 DBR 스택들 중 적어도 하나의 외측 상의 전기 접촉부에 접속시키기 위해, DBR 스택들 중 적어도 하나를 관통하는 하나 이상의 금속 비아들을 형성하는 것을 포함한다.
본 발명은 다음의 도면들과 함께 취해진 본 발명의 실시예들의 아래의 상세한 설명으로부터 보다 완전히 이해될 것이다.
도 1은 본 발명의 일 실시예에 따른, VCSEL의 개략적인 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른, VCSEL의 제조 공정을 개략적으로 예시하는 흐름도들이다.
도 3은 본 발명의 일 실시예에 따른, 에피-성장(epi-growth) 단계 이후의 구조의 개략적인 단면도이다.
도 4는 본 발명의 일 실시예에 따른, CMOS 단계 및 하위 DBR 침착 단계 이후의 구조의 개략적인 단면도이다.
도 5는 본 발명의 일 실시예에 따른, 접합 단계 이후의 구조의 개략적인 단면도이다.
도 6은 본 발명의 일 실시예에 따른, 측방향 에칭 단계 이후의 구조의 개략적인 단면도이다.
도 7은 본 발명의 일 실시예에 따른, 갭 충전(gap fill) 단계 이후의 구조의 개략적인 단면도이다.
도 8은 본 발명의 일 실시예에 따른, 상위 DBR 침착 단계 이후의 구조의 개략적인 단면도이다.
도 9는 본 발명의 일 실시예에 따른, 패시베이션(passivation) 단계 이후의 완성된 VCSEL의 개략적인 단면도이다.
도 10a 및 도 10b는 본 발명의 다른 실시예에 따른, VCSEL의 개략적인 단면도들이다.
도 11a, 도 11b, 도 11c, 도 11d, 도 11e, 및 도 11f는 본 발명의 일 실시예에 따른, 도 10a 및 도 10b의 VCSEL의 제조 공정의 연속적인 단계들에서 형성된 구조들의 개략적인 단면도들이다.
도 12는 본 발명의 또 다른 실시예에 따른, VCSEL의 개략적인 단면도이다.
도 13a, 도 13b, 및 도 13c는 본 발명의 일 실시예에 따른, 도 12의 VCSEL의 제조 공정의 연속적인 단계들에서 형성된 구조들의 개략적인 단면도들이다.
개요
인듐 인화물(InP)계 수직 캐비티 표면 방출 레이저(VCSEL)들은 1350 nm 내지 2000 nm의 파장 범위 내의 광을 방출할 수 있다. (본 명세서 및 청구범위에서 사용되는 것과 같은 용어들 "광학 방사선" 및 "광"은 대체적으로 가시광선, 적외선, 및 자외선 중 임의의 것 및 모두를 지칭한다.) VCSEL들을 갖는 InP 칩들은, Si 웨이퍼 상의 상보적 금속 산화물 반도체(CMOS) 제어 회로들의 이점을 취하기 위해, 실리콘(Si) 기판과 같은 캐리어 기판에 접합될 수 있다. (본 명세서 및 청구범위에서 사용되는 것과 같은 용어 "기판"은 반도체 칩 내에서와 같은 완성된 웨이퍼 또는 웨이퍼의 일부분 중 어느 하나를 지칭할 수 있다.)
InP계 VCSEL들은 먼저 Si 기판 위에 하위 반사기를 침착함으로써 제조될 수 있다. 반사기는 분포 브래그 반사기(DBR) 스택 또는 광결정 미러(photonic crystal mirror, PCM) 중 어느 하나를 포함할 수 있고, 대체적으로 레이저 파장에서 99%를 초과하는 반사율을 갖도록 설계된다. DBR은 고굴절률 재료 및 저굴절률 재료의 반복적인 쌍들을 포함하며, 여기서 각각의 층의 두께는 VCSEL에 의해 방출되는 광의 국소 파장의 1/4이다(즉, 자유 공간 파장을 그 파장에서의 재료의 굴절률로 나눈 것). PCM은 주기적 광학 나노구조들을 포함하는데, 그의 밴드 갭(band-gap)은 PCM이 고반사율 미러로서 기능하도록 조정될 수 있다.
다음으로, InP 층들 및 다수의 양자 우물(multiple quantum well, MQW) 스택을 포함하는 에피택셜 층들이 하위 반사기 위에 침착되어 VCSEL의 활성 영역을 형성한다. InP계 MQW 스택은 InxGa1-xAs, InxAlyGa1-x-yAs, InxGa1-xAsyP1-y 및/또는 InxGa1-xAsyN1-y를 포함할 수 있으며(그러나 이에 제한되지 않음), 여기서 0 ≤ x, y ≤ 1이다. 배리어 재료(barrier material)는 InP, InaAl1-aAs, InaAlbGa1-a-bAs, InaGa1-aAsbP1-b 및/또는 InaGa1-aAsbN1-b를 포함할 수 있으며(그러나 이에 제한되지 않음), 여기서 0 ≤ a, b ≤ 1이다. 양자 우물 층 및 배리어 층 각각의 전형적인 두께는 나노미터 범위(예를 들어, 1 내지 15 nm)에 있다. 양자 우물 층들의 전형적인 수는 3 내지 15의 범위에 있을 수 있으며, 이때 배리어 층들의 수는 비슷하다. 이어서, 하위 반사기와 유사한 (그러나 전형적으로 더 낮은 반사율을 갖는) 상위 반사기가 에피택셜 층들 위에 침착되고, 전극들이 에피택셜 층들 상에 침착되고 패턴화되어 MQW에 여자 전류를 인가한다.
진보된 VCSEL들은 전류 및 광학 방사선 둘 모두를 VCSEL 내에 구속하기 위한 방법들 및 구조들을 채용한다. 전류의 구속은 캐리어들을 VCSEL의 MQW 스택 내의 중심 구역 내의 잘 정의된 체적 내로 오게 하고, 광학 구속은 VCSEL에 의해 생성된 광학 방사선의 공간 모드들을 제어한다. InP계 VCSEL들 내에 전류를 구속하기 위한 하나의 방법은 원하는 전류 경로 주위의 구역들에 양성자들을 주입하는 것을 포함한다. 다른 방법은 광학 및 전기 구속 둘 모두를 위해 측방향으로 에칭된 매립형 터널 접합부(BTJ)를 사용한다. PCM들을 활용하는 VCSEL들은 광결정 구조를 선택적으로 수정함으로써 광학 방사선을 구속할 수 있다.
VCSEL과 기판 사이의 양호한 열 전도율은 VCSEL 여자 전류에 의해 발생되는 열을 운반해가기 위해 중요하다. 열 전도율은 VCSEL/기판 계면에 있는 하위 반사기 및 다른 층들의 재료들 및 두께들의 선택에 기초하여 영향을 받을 수 있다.
InP계 VCSEL들의 성능을 최적화하는 것은 고도의 전기 구속 및 광학 구속 둘 모두뿐만 아니라 VCSEL로부터 기판으로의 양호한 열 전도율을 필요로 한다. 본 명세서에 설명된 본 발명의 실시예들은 높은 출력 파워 및 고효율뿐만 아니라 양호한 광학 모드 구속을 갖는 InP계 VCSEL들의 제조를 가능하게 하도록 이들 요구들을 해결한다.
개시된 실시예들은, InP계 에피택셜 스택에서, 구속 층을 포함하고 반도체 재료 및 유전체 재료의 교번하는 층들을 포함하는 하위 및 상위 DBR들을 갖는 MQW 스택을 조합한다. (InP 자체 이외의) 전형적인 InP계 재료들은 InxGa1-xAs, InxAlyGa1-x-yAs, InxGa1-xAsyP1-y, InxGa1-xAsyN1-y, AlxGa1-xAsySb1-y, InaAl1-aAs, InaAlbGa1-a-bAs, InaGa1-aAsbP1-b 및 InaGa1-aAsbN1-b를 포함하지만, 이에 제한되지 않는다. 선택적으로 BTJ를 포함하는 구속 층은 측방향으로 에칭되어, 그에 따라 MQW의 중심 부분(코어)을 둘러싸는 주변 부분에 공간을 생성한다. 생성된 공간은 후속하여 유전체 재료로 충전될 수 있으며, 이는 전류 및 광학 필드 둘 모두를 중심 코어 내로 구속한다.
통상적으로 사용되는 반도체 재료 및 유전체 재료의 교번하는 층들을 포함하는 하위 DBR은 VCSEL로부터 기판 내로의 본래의 양호한 열 전도율을 제공한다. 일부 실시예에서, 알루미늄 질화물(AlN)과 같은 유전체 재료가 열 전도율을 추가로 개선하는 데 사용된다. 전극들이, 양자 우물 구조에 여자 전류를 인가하도록, 에피택셜 층들 상에 침착되고 패턴화된다. 일부 실시예들에서, 활성 영역으로부터의 열 제거를 향상시키기 위해, 전극들 중 하나 또는 둘 모두는 양자 우물 구조에 근접하게 배치되는 금속 링들을 포함한다. 하나 이상의 금속 비아들은, DBR 스택의 내측에 있는 금속 링을 DBR 스택의 외측 상의 전기 접촉부에 접속시키기 위해, DBR 스택들 중 하나 또는 둘 모두를 관통한다.
개시된 실시예들이 InP계 에피택셜 스택을 사용하지만, 갈륨 비화물(GaAs) 및 갈륨 알루미늄 비화물(GaAlAs)과 같은 다른 III-V족 반도체 재료들이 대안적으로 사용될 수 있다. 추가적으로 또는 대안적으로, GaSb 및/또는 GaN이 더 넓은 스펙트럼 커버리지(spectral coverage)를 위해 사용될 수 있다. (GaSb계 시스템의 경우, 파장은 대략 2 μm 이상이다. GaN계 시스템의 경우, 파장은 전형적으로 500 nm 미만이다.) 추가로, 다른 반도체 캐리어 기판들이 Si 대신 사용될 수 있다. 그러나, Si는, 잘 확립된 공정 기술에 기초하여, 매우 타이트한 설계 규칙들(작은 측방향 치수들)을 갖는 CMOS 회로들이 기판의 표면 상에 높은 수율로 제작되고 VCSEL들을 구동시키도록 커플링될 수 있다는 이점을 갖는다.
디바이스 설명
도 1은 본 발명의 일 실시예에 따른, VCSEL(20)의 개략적인 단면도이다.
VCSEL(20)은 실리콘(Si) 기판(22)과 같은 반도체 기판을 포함한다. Si 기판(22) 상에, 반도체 재료 및 유전체 재료의 교번하는 층들을 포함하는 하위 DBR(24)이 침착되며, 여기서 각각의 층의 두께는 VCSEL(20)에 의해 방출되는 광의 국소 파장의 1/4이다. 고반사율, 예를 들어 99% 반사율을 달성하기 위해, 충분한 수의 층 쌍들이 형성된다. 하위 DBR(24)은, 예를 들어, 반도체 재료로서의 비정질 실리콘(a-Si) 및 유전체 재료로서의 실리콘 이산화물(SiO2)의 교번하는 층들을 포함할 수 있다. 대안적으로 유전체 재료로서 AlN을 사용하면, VCSEL(20)로부터 기판(22)으로의 열 전도율은 SiO2로 달성되는 것보다 실질적으로 증가될 수 있다.
하위 DBR(24) 위에, n형 InP를 포함하는 하위 접촉부(26)와 p형 InP(p-InP) 층(30) 사이에 개재된 MQW 스택(28)이 있다. 상기에 언급된 바와 같이, MQW 스택(28)은 전형적으로 InxGa1-xAs, InxAlyGa1-x-yAs, InxGa1-xAsyP1-y 및/또는 InxGa1-xAsyN1-y와 같은 양자 우물 재료들을 포함하며, 이때 배리어 층들은 InP, InaAl1-aAs, InaAlbGa1-a-bAs, InaGa1-aAsbP1-b 및/또는 InaGa1-aAsbN1-b를 포함한다. p-InP 층(30) 위에는, 구속 층(31)이 있으며, 이어서 상위 n-InP 접촉부(34)가 있다. 도시된 실시예에서의 구속 층(31)은 그의 중심 부분에 BTJ(32)를 포함하며, 이는 그의 주변 부분에서 유전체 충전물(36)로 둘러싸일 수 있다. BTJ(32)는 전형적으로 p+ 층 및 n+ 층의 쌍을 포함하며, 이때 p+ 층이 상위 접촉부(34)에 인접한다. 유전체 충전물(36)은 전형적으로 알루미늄 산화물(Al2O3)을 포함한다. 실리콘 질화물(SiN) 및 a-Si의 교번하는 층들을 포함하는 상위 DBR(38)이 상위 접촉부(34) 위에 침착된다.
대안적인 실시예(도면에 도시되지 않음)에서, 구속 층(31)은, 예를 들어, BTJ 없이, 측방향으로 에칭된 p형 반도체 층을 포함하고, 상위 접촉부(34)는 또한 p형 재료를 포함할 수 있다. 이러한 대안적인 종류의 구속 층을 수용하기 위해 후술되는 공정에서 필요로 되는 변경들이 당업자들에게 명백해질 것이다.
VCSEL(20)은 측벽(44)을 갖는 메사형(mesa-type) 구조를 생성하도록 에칭되었다. VCSEL(20)의 메사형 구조는 전형적으로 원통형이고, 그 결과 측벽(44)은 연속적인 원통형 표면이다. 그러나, 대안적인 실시예들은, 예를 들어, 정육면체와 같은 다른 형상들의 메사형 구조를 사용할 수 있고, 그 결과 메사형 구조는 여러 개의 측벽들을 가질 수 있다. 캐소드 및 애노드 전극들(40, 42)은 하위 및 상위 접촉 층들(26, 34) 상에 각각 침착되고 패턴화되어, VCSEL(20)에 대한 여자 전류 경로들을 제공한다. 또한, 원통형 메사형 구조로 인해, 전극들(40, 42)은 동심의 링들이다.
VCSEL(20)의 구조 및 제조 공정에 대한 더 상세한 설명이 하기의 도 2 내지 도 9에서 제공된다.
제조 방법
도 2a 및 도 2b는 함께, 본 발명의 일 실시예에 따른, VCSEL(20)의 제조 공정을 개략적으로 예시하는 흐름도(100)를 제시한다. 핵심 공정 단계들에서 생성된 구조들의 단면도들이 도 3 내지 도 9에 도시되어 있으며, 그들은 흐름도(100)의 적절한 단계들에서 언급될 것이다. 이러한 실시예에서, 하위 DBR(24)이 Si 기판(22)(캐리어 기판) 상에 층들을 침착시킴으로써 형성되고, 한편 VCSEL의 활성 영역을 구성하는 에피택셜 층들이 InP 기판과 같은 III-V족 기판 상에 침착되고, 이어서 하위 DBR에 접합된다. 대안적인 실시예들에서, 도 10a, 도 10b, 및 도 12를 참조하여 후술된 바와 같이, 하위 DBR이 구속 층 및 에피택셜 층들의 세트 위의 III-V족 기판 상에 형성되고, III-V족 기판 상의 이러한 하위 DBR은 이어서 캐리어 기판에 접합된다.
제조 공정은 시작 단계(102)로 시작하며, 여기에서부터 제조 공정은 초기에 2개의 병렬 경로들을 따른다. CMOS 단계(104)에서, CMOS 회로들(224)이 Si 기판(22) 상에 제조된다(도 1 및 도 4). 하위 DBR 침착 단계(106)에서, VCSEL(20) 파장에서의 1/4파 두께들을 갖는, SiO2 및 a-Si의 교번하는 층들을 포함하는 다층 구조가 Si 기판(22) 위에 침착되어 하위 DBR(24)을 형성한다. 침착은, 예를 들어, PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), 또는 PECVD(Plasma-Enhanced CVD), 또는 ALD(Atomic Layer Deposition), MOCVD(metal organic CVD), MBE(molecular beam epitaxy), 또는 CBE(chemical beam epitaxy)와 같은 다른 방법들에 의해 수행될 수 있다. 생성된 구조(220)가 도 4에 상세히 나타나있다. 에피-성장 단계(108)에서, 도 3에 상세히 나타낸 바와 같이, 에피택셜 층들이 InP 웨이퍼(202) 상에 성장된다(InGaAs 에칭-정지 층(204)으로 시작함). 다이싱(dicing) 단계(110)에서, InP 웨이퍼(202)가 칩들로 다이싱되며, 여기서 각각의 칩은 나중에 VCSEL(20)이 될 것이다. 단계들(104 내지 106) 및 단계들(108 내지 110)의 2개의 경로들은 접합 단계(112)로 수렴하며, 여기서 각각의 InP 칩이 뒤집혀서 Si 기판(22)에 접합된다. 생성된 구조(240)가 도 5에 상세히 나타나있다.
기판 제거 단계(114)에서, InP 웨이퍼(202)의 나머지 부분이 에칭-정지 층(204)에 이르기까지 제거된다. 정지 층 제거 단계(116)에서, 도 3에 도시된 층(204)이 제거된다. 애노드 전극 단계(117)에서, 금속 층이 침착되고 패턴화되어 애노드 전극(42)을 형성한다. 하드 마스크(hard mask) 침착 단계에서, 도 6에 도시된 SiO2 하드 마스크(264)가 상위 접촉부(34) 위에 침착되고 패턴화된다. 제1 메사 에칭 단계(120)에서, 측벽(44)을 갖는 부분적인 메사가 p-InP 층(30)에 이르기까지 에칭된다.
도 6에 도시된 바와 같이, 측방향 에칭 단계(122)에서, BTJ(32)는 VCSEL(20)의 오직 코어 부분 내의 제자리에만 남아 있도록 에칭되고, 갭(226)이 상위 접촉부(34)와 p-InP 층(30) 사이에서 파내진다. 도 7에 도시된 바와 같이, 갭 충전 단계(124)에서, Al2O3와 같은 유전체 재료의 충전 층(282)이 ALD를 사용하여 전체 구조 위에 침착된다.
충전 층 에칭 단계(126)에서, 충전 층(282)의 대부분이 에칭되어, 단지 갭(226)을 충전하는 재료뿐만 아니라 이전에 에칭된 메사 주위의 일부 재료만을 남긴다. 제2 메사 에칭 단계(128)에서, 이전에 에칭된 메사 측벽(44)은 하위 접촉부(26)에 이르기까지 계속된다. SiN 스페이서(spacer) 침착 단계(130)에서 그리고 SiN 스페이서 에칭 단계(132)에서, SiN-층이 각각 침착되고 이어서 에칭되어, 도 8에 도시된 바와 같이, 메사 측 주위에 SiN 스페이서(304)를 형성한다.
도 8을 추가로 참조하면, 캐소드 전극 단계(134)에서, 캐소드 전극(40)이 침착되고 패턴화된다. 제3 메사 에칭 단계(136)에서, 메사 구조의 측벽(44)이 (도 9에 도시된 바와 같이) 하위 접촉 DBR(24)에 이르기까지 에칭된다. 하드 마스크 에칭 단계(138)에서, 하드 마스크(264)의 대부분이 에칭된다. 상위 DBR 침착 단계(140)에서, 도 1 및 도 8에 상세히 나타낸 바와 같이, 상위 DBR(38)이 SiN 및 a-Si의 교번하는 층들로서 침착된다. 상위 비아 단계(142)에서, 비아들이 캐소드 및 애노드 전극들(40, 42)에 각각 액세스하도록 개방된다. 하위 비아 단계(144)에서, 비아들은 CMOS 회로들(224) 내의 금속 층들에 액세스하도록 개방된다.
전도체 침착 단계(146)에서, 전도체들(322, 324)이 RDL(redistribution layer)들로 기능하도록 침착되고 패턴화되어, 애노드 및 캐소드 전극들(42, 40)을 각각 CMOS 회로들(224)에 접속시킨다. 패시베이션 단계(148)에서, SiN이 VCSEL(20) 위에 침착되고, 패드가 수동 층을 통해 개방되어, 칩에 대한 전기 접촉을 가능하게 한다.
종료 단계(150)가 공정을 끝낸다. 이러한 스테이지에서, Si 기판(22)은 단일 VCSEL들 또는 VCSEL들의 어레이들을 갖는 칩들을 생성하도록 다이싱될 수 있다.
도 3은, 본 발명의 일 실시예에 따른, 에피-성장 단계(108) 이후의 구조(200)의 개략적인 단면도이다.
구조(200)는, 예를 들어, 3" InP 웨이퍼(202) 상에 제조될 수 있지만, 다른 웨이퍼 직경들이 대안적으로 사용될 수 있다. 제1 InGaAs 정지 층(204)이 InP 웨이퍼(202) 위에 침착된다. 하기의 층들이 InGaAs 정지 층(204) 위에 에피택셜하게 성장되었다: 상위 접촉부(34), BTJ(32), p-InP 층(30), MQW 스택(28), 및 하위 접촉부(26). 에피택셜 층들의 전형적인 총 두께는 2.5 마이크로미터이다. 용어들 "상위" 및 "하위"는, 구조물(200)이 접합 단계(112)에서 뒤집힌 후에 가질 배향에 의해 정의된다.
도 4는, 본 발명의 일 실시예에 따른, CMOS 단계(104) 및 하위 DBR 침착 단계(106) 이후의 구조(220)의 개략적인 단면도이다.
구조(220)는, 예를 들어, 300 mm Si 웨이퍼(22) 상에 제조될 수 있지만, 다른 웨이퍼 직경들이 대안적으로 사용될 수 있다. CMOS 단계(104)에서, 표준 CMOS 공정을 사용하여, CMOS 회로들(224)이 Si 웨이퍼(22) 상에 제조되었다. 하위 DBR 침착 단계(106)에서, 하위 DBR(24)이 CMOS 회로들(224) 위에 침착되었다. 삽도(inset)(228)는 SiO2(230) 및 a-Si(232)의 교번하는 층들을 갖는 하위 DBR(24)의 구조를 도시한다. 층들의 두께들은, 예를 들어, SiO2(230)에 대해서는 224 nm일 수 있고, a-Si(232)에 대해서는 93 nm일 수 있다. 층들의 수는 원하는 수준의 반사율을 달성하도록 선택될 수 있다.
도 5는, 본 발명의 일 실시예에 따른, 접합 단계(112) 이후의 구조(240)의 개략적인 단면도이다.
접합 단계(112)에서, 다이싱 단계(110)에서 구조(200)로부터 생성된 InP 칩(242)이 도 3에 도시된 배향에 대해 뒤집혀서, InP-대-산화물 접합에 의해 구조(220) 상에 접합된다. 대안적으로, 추가의 산화물 층이 InP 위에 침착되면, 직접적인 산화물-대-산화물 접합이 사용될 수 있다.
도 6은, 본 발명의 일 실시예에 따른, 측방향 에칭 단계(122) 이후의 구조(260)의 개략적인 단면도이다.
구조(260)는 도 4의 구조(220)뿐만 아니라 도 3의 구조(200)의 하기의 나머지 층들(하부로부터 상부로 나열됨)을 포함한다: 하위 접촉부(26), MQW 스택(28), p-InP 층(30), BTJ(32), 및 상위 접촉부(34). 추가적으로, 구조(260)는 애노드 전극(42) 및 하드 마스크(264)를 포함한다. 상위 접촉부(34) 및 BTJ(32)는 측벽(44)을 갖는 부분적인 메사-구조를 정의하도록 에칭되었고, BTJ(32)는, BTJ의 코어 부분만을 남기면서, p-InP 층(30)과 상위 접촉부(34) 사이의 갭(226)을 파내도록 측방향으로 에칭되었다.
도 7은, 본 발명의 일 실시예에 따른, 갭 충전 단계(124) 이후의 구조(280)의 개략적인 단면도이다.
구조(280)는, 갭(226)을 컨포멀하게(conformally) 충전하도록 구조(260) 위에 침착된 충전 층(282)을 추가한 것을 제외하고는, 도 6의 구조(260)와 동일하다. 충전 층(282)은, 예를 들어, 고도로 컨포멀한 ALD 침착 공정을 사용하여 침착된 Al2O3를 포함한다. 대안적으로, 다른 유전체 재료들이 사용될 수 있다.
도 8은, 본 발명의 일 실시예에 따른, 상위 DBR 침착 단계(140) 이후의 구조(300)의 개략적인 단면도이다.
구조(300)는, 연속된 메사 에칭 및 충전 층(282)의 부분적인 에칭 이후의, 도 7의 구조(280)와 동일한 층들을 포함한다. 추가적으로, 구조(300)는 캐소드 전극(40) 및 SiN 스페이서(304)를 포함한다. SiN 및 a-Si의 교번하는 층들을 포함하는 상위 DBR(38)이 구조(300) 위에 침착되었다.
상위 DBR 층들의 두께 및 수들은 설계 목표들에 따른다. 일례로서, 940 nm 목표 VCSEL 파장의 경우, 각각의 a-Si 층의 두께는 약 86 nm이다. 대체적으로, 각각의 층의 두께는 파장/(4.0 * 이러한 파장에서의 재료의 굴절률)과 대략적으로 동일하다. 상위 DBR 선택에 사용되는 재료 쌍들은, 예를 들어, SiN/a-Si, SiO2/a-Si, 또는 AlN/a-Si를 포함할 수 있다(그러나 이에 제한되지 않음). 상위 미러 반사율이 또한 가변할 수 있지만, 대체적으로 그것은 99%를 초과하고, 반면 하위 DBR의 것은 대체적으로 99.9%를 초과한다. 이러한 반사율 범위에 도달하기 위해서는 대체적으로 적어도 3개의 쌍들의 교번하는 SiO2/a-Si 또는 다른 DBR 재료들이 요구된다. 대안적으로, 2개의 쌍들의 AlN/a-Si 및 다른 2개의 쌍들의 SiO2/a-Si를 사용하여 이러한 반사율 범위에 도달하는 것이 가능하다.
SiN 스페이서(304)의 층 두께는 수십 나노미터 내지 수백 나노미터, 또는 심지어 그 이상일 수 있다. 대안적으로, 스페이서 층은, 예를 들어, SiO2, AlOx, 또는 AlN과 같은 (그러나 이에 제한되지 않는) SiN 이외의 재료들로 만들어질 수 있다.
도 9는, 본 발명의 일 실시예에 따른, 패시베이션 단계(148) 이후의 완성된 VCSEL(20)의 개략적인 단면도이다.
VCSEL(20)은 도 8의 구조(300)와 유사하며, 이때 애노드 전극(42) 및 캐소드 전극(40)을 단계들(142 및 144)에서 개방된 비아들을 통해 CMOS 회로들(224)에 각각 접속시키기 위해 애노드 전도체(322) 및 캐소드 전도체(324)가 추가되었다. VCSEL(20)은 SiN 패시베이션 층(326)으로 추가로 코팅된다.
대안적인 실시예들
도 10a 및 도 10b는, 본 발명의 다른 실시예에 따른, VCSEL(400)의 개략적인 단면도들이다. 도 10a는 선행하는 도면에서와 같은 측단면도이고, 한편 도 10b는 도 10a의 선 XB-XB를 따라 취해진 정면 단면도이다. 이러한 실시예뿐만 아니라 도 12에 도시된 실시예는, 후술되는 소정 차이점들을 제외하고는, 전술된 실시예에 대한 구조 및 제조의 재료들 및 원리들에서 유사하다. 간결함을 위해, 하기의 설명은 이들 차이점들에 초점을 맞출 것이다.
VCSEL(400)은, 선행하는 실시예에서와 같이, 양자 우물 구조 및 구속 층(410)을 포함하는, 활성 영역(402)을 구성하는 에피택셜 층들을 포함한다. (도 11c에 도시된 바와 같이) 하위 DBR(406)이 활성 영역(402)의 층들 위의 III-V족 반도체 기판 상에 형성되고, 이어서 캐리어 기판(408)에 접합된다. 캐리어 기판은, 선행하는 실시예에서와 같이, Si 웨이퍼와 같은 반도체 재료를, 또는 AlN 웨이퍼와 같은 유전체 재료를 포함할 수 있다. 캐리어 기판에 접합한 후에, III-V족 웨이퍼가 제거되고, 이어서 상위 DBR(404)이 활성 영역(402) 위에 침착된다. 선행하는 실시예에서와 같이, 하위 DBR(406) 및 상위 DBR(404) 둘 모두는 a-Si, 및 SiO2 또는 AlN과 같은 유전체 재료의 교번하는 층들(412, 414)을 포함한다.
이러한 방식으로 III-V족 웨이퍼 상에 상위 및 하위 DBR 스택들 둘 모두를 침착하는 것은, 선행하는 실시예에서와 같이 캐리어 웨이퍼 상에 하위 DBR 스택을 침착하는 것에 비해, 제작역량(manufacturability)을 향상시키고 공정 수율을 증가시킨다는 관점에서 유익하다. 다른 이점들 중에서, VCSEL(400)의 설계는 매우 얇은 조각의 III-V족 웨이퍼를 다룰 필요성을 배제시켜, 웨이퍼 파손으로 인한 수율의 손실을 감소시킨다. 본 실시예에서, 활성 영역(402)은 매우 얇게 만들어질 수 있어서, 열 발산을 용이하게 한다.
열 발산을 추가로 용이하게 하기 위해, VCSEL(400)은 활성 영역(402)에 근접하게 (즉, VCSEL 내의 발열 양자 우물 구조에 가깝게) 금속 링 전극들(420, 424)을 포함한다. 도시된 실시예에서의 링 전극들(420, 424)은 각각 DBR들(404, 406) 아래에 침착되고, 금속 비아들(422)에 의해 DBR 층들(412, 414)의 스택들을 통해 전기 접촉부들(416, 418)에 각각 접속된다. 링 전극들은 높은 전기 전도율 및 높은 열 전도율 둘 모두를 갖는 금속, 예를 들어, 금을 포함한다. 그들은 활성 영역(402)에 여자 전류를 전달하고 활성 영역으로부터 열을 제거하는 이중 목적을 제공하며, 따라서 접합부 온도를 낮추고 VCSEL의 벽-플러그(wall-plug) 효율을 증가시킨다. 단지 2개의 비아들(422)이 도 10b의 단면도에 도시되어 있지만, 더 많은 수의 비아들이 열 방출의 목적을 위해 필요에 따라 형성될 수 있다. 대안적인 실시예(도면에 도시되지 않음)에서, 이러한 종류의 링 전극은 활성 영역(402)의 일 측 상에만 내장될 수 있으며, 이때 (예를 들어, 선행하는 실시예에서와 같은) 외부 전극은 다른 측 상에 있다.
선행하는 실시예에서와 같이, 구속 층(410)은 III-V족 반도체 재료를 포함하는 중심 부분(426)을 포함하고, 이때 주변 부분은 중심 부분을 둘러싸며 유전체 재료를 포함한다. 전극들(420, 424) 사이를 흐르는 전류는, 양자 우물 구조에 의해 생성되는 광학 에너지이기 때문에, 이러한 중심 부분(426)을 통해 채널링되어(channeled), 잘 제어된 출력 빔(428)을 발생시킨다.
도 11a, 도 11b, 도 11c, 도 11d, 도 11e, 및 도 11f는, 본 발명의 일 실시예에 따른, VCSEL(400)의 제조 공정의 연속적인 단계들에서 형성된 구조들의 개략적인 단면도들이다.
도 11a에 도시된 바와 같이, 활성 영역(402)이 InP 웨이퍼와 같은 III-V족 반도체 기판(430) 상에 에피택셜 층들의 성장에 의해 형성된다. 금속 층이 활성 영역(402) 위에 침착되고 패턴화되어, 링 전극(424)을 정의한다. 초기 메사 에칭이 또한 (도 2a의 단계(120)에서와 같은) 이러한 스테이지에서 수행될 수 있다. 이어서, 구속 층(410)이 (단계(122)에서와 같이) 측방향으로, 예를 들어, 습식 에칭 공정으로 에칭되어, 반도체 재료를 중심 부분(426)에만 남긴다. 도 11b에 도시된 바와 같이, 주변 부분이, 예를 들어, ALD에 의해 유전체 재료(434)로 충전된다.
다음으로, 도 11c에 도시된 바와 같이, 하위 DBR(406)이 (이 도면에 도시되지 않은, SiN의 기저(underlying) 에칭-정지 층과 함께) 층들(412, 414)을 교번하여 침착시킴으로써 활성 영역(402) 및 링 전극(424) 위에 형성된다. 하위 DBR(406)이 하위 DBR(406)을 통한 비아들(422)을 정의하도록 패턴화된다. 적합한 배리어 층(도시되지 않음)의 침착 및 에칭에 이어서, 금속, 예를 들어 금이 비아들 내에 그리고 DBR(406)의 외부 표면 위에 침착된다. 따라서, 도 11d에 도시된 바와 같이, 비아들(422)은, 전기적 및 열적 둘 모두로, 링 전극(424)을 전기 접촉부(418)에 접속시킨다.
도 11e에 도시된 바와 같이, III-V족 반도체 기판(430)이 이제 뒤집혀, 캐리어 웨이퍼(408)에 접합된다. 기판들은, 예를 들어, 전기 접촉부(418)의 Au를 캐리어 웨이퍼의 표면 상의 적합한 층, 예컨대 Au 또는 Au-함유 땜납의 층에 접합함으로써, 또는 적합한 접착제를 사용함으로써 함께 접합될 수 있다. 이러한 접합 단계 이후에만, 예를 들어, 습식 에칭에 의해 기판(430)이 제거된다. 이어서, 도 11f에 도시된 바와 같이, 링 전극(420)이 활성 영역(402)의 외부 표면 상에 침착되고, 뒤이어 상위 DBR(404)의 층들의 스택이 침착되고, 이어서 금속 충전물이 에칭되어, 비아들 및 전기 접촉부(416)를 형성한다. 이러한 후자의 단계들은, 필요한 부분만 약간 수정하여, 도 11c 및 도 11d를 참조하여 전술된 것들과 유사하다. 전기 접촉부(416)의 금속은 VCSEL의 광학 개구부를 노출시키도록 제거된다.
본 발명자들은 VCSEL 내의 재료들의 열 속성들에 기초하여, VCSEL(400)의 동작 동안의 열 발산을 연구했다. 활성 영역(402) 내의 열의 대부분은 링 전극들(420, 424)을 향해 측방향으로 바깥쪽으로 흐르고; 이어서 비아들(422)은 열을 상위 및 하위 금속 접촉 층들로 전도한다. 공칭(nominal) 출력 파워 및 실내 온도에서의 VCSEL(400)의 연속파(continuous wave, CW) 동작에서, 활성 영역(402) 내의 온도는 적정하게, 예를 들어, 일부 설계들에서 약 50℃를 초과하지 않게 유지되는 반면, DBR들(404, 406)의 외부 표면들은 실질적으로 더 냉각된다. 링 전극들 및 비아들의 냉각 효과는 VCSEL의 전기 효율 및 수명을 향상시킬 뿐만 아니라, VCSEL의 접합 및 패키징을 위한 공정 요건들을 단순화시킨다.
도 12는, 본 발명의 또 다른 실시예에 따른, VCSEL(450)의 개략적인 단면도이다. VCSEL(450)은, VCSEL(450)의 활성 영역(452) 내의 구속 층이 (VCSEL(400)에서와 같은 측방향 에칭 및 유전체 충전의 공정보다는) 에피택셜 재성장의 공정에 의해 형성되는 BTJ(454)를 포함한다는 것을 제외하고는, 앞서 도시되고 전술된 바와 같은, VCSEL(400)에 대한 그것의 구조 및 동작의 원리들에서 유사하다. 이러한 종류의 구속 층은 재성장 공정의 양호한 제어를 요구하지만, 선행하는 실시예에서 사용되는 측방향 에칭 공정에서의 에칭 부정확성의 문제들을 회피한다.
도 13a, 도 13b, 및 도 13c는, 본 발명의 일 실시예에 따른, VCSEL(450)의 (그리고 구체적으로 활성 영역(452)의) 제조 공정의 연속적인 단계들에서 형성된 구조들의 개략적인 단면도들이다. 도 13a에 도시된 바와 같이, BTJ(454)는 활성 영역(452)의 양자 우물 구조 위의 저농도로 도핑된 p형(p-) 반도체 층 위에 고농도로 도핑된 p형(p++) 반도체의 층을 에피택셜하게 성장시킴으로써 형성된다. P++ 층은 (저농도로 도핑된 p형 반도체 층에서 정지하기 위한) 원하는 깊이 및 (VCSEL의 전류 개구부를 형성하기 위한) 원하는 측방향 치수들로 에칭된다. 이어서, 고농도로 도핑된 n형(n++) 반도체의 층(456)이 패턴화된 p++ 반도체 위에 그리고 그 주위에서 재성장되고, 따라서 BTJ 및 구속 층을 생성한다. 도 13b에 도시된 바와 같이, 금속 층이 층(456) 위에 침착되고, 이어서 링 전극(424)을 형성하도록 에칭된다. 도 13c에 도시된 바와 같이, 하위 DBR(406)이 링 전극(424) 및 활성 영역(452) 위에 침착된다. 공정은 이어서 도 11d, 도 11e, 및 도 11f를 참조하여 전술된 방식으로 계속된다.
전술된 실시예들은 예로서 인용되어 있고 본 발명은 위에서 구체적으로 도시되고 기술된 것으로 제한되지 않는다는 것이 이해될 것이다. 오히려, 본 발명의 범주는 위에서 기술된 다양한 특징들의 조합들 및 하위조합들 양측 모두를 포함할 뿐만 아니라, 전술된 설명을 읽을 때 당업자에게 생각이 떠오를 것이고 종래 기술에서 개시되지 않은 변형들 및 변경들도 포함한다.

Claims (20)

  1. 광전자 디바이스로서,
    캐리어 기판;
    상기 기판의 구역 상에 배치되고 교번하는 제1 유전체 층 및 반도체 층을 포함하는 하위 분포 브래그 반사기(distributed Bragg-reflector, DBR) 스택;
    상기 하위 DBR 위에 배치된 에피택셜 층(epitaxial layer)들의 세트 - 상기 에피택셜 층들의 세트는 하나 이상의 III-V족 반도체 재료들을 포함하고,
    양자 우물 구조; 및
    구속 층(confinement layer)을 정의함 -;
    상기 에피택셜 층들의 세트 위에 배치되고, 교번하는 제2 유전체 층 및 반도체 층을 포함하는 상위 DBR 스택; 및
    상기 양자 우물 구조에 여자 전류를 인가하도록 커플링된 전극들을 포함하는, 광전자 디바이스.
  2. 제1항에 있어서, 상기 캐리어 기판은 실리콘(Si) 웨이퍼를 포함하는, 광전자 디바이스.
  3. 제2항에 있어서, 상기 Si 웨이퍼 상에 형성되고 상기 전극들을 구동시키기 위해 커플링된 상보적 금속 산화물 반도체(complementary metal oxide semiconductor, CMOS) 회로들을 포함하는, 광전자 디바이스.
  4. 제1항에 있어서, 상기 교번하는 제1 유전체 층 및 반도체 층은 실리콘 이산화물(SiO2) 및 비정질 실리콘(a-Si)의 교번하는 층들을 포함하는, 광전자 디바이스.
  5. 제1항에 있어서, 상기 교번하는 제1 유전체 층 및 반도체 층은 알루미늄 질화물(AlN) 및 a-Si의 교번하는 층들을 포함하는, 광전자 디바이스.
  6. 제1항에 있어서, 상기 III-V족 반도체 재료들은 인듐 인화물(InP), 인듐 갈륨 비화물(InGaAs), 인듐 갈륨 비소 인화물(InGaAsP), 알루미늄 갈륨 인듐 비화물(AlGaInAs), 및 알루미늄 갈륨 비소 안티몬화물(AlGaAsSb)로 이루어진 재료들의 군으로부터 선택되는, 광전자 디바이스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 구속 층은,
    III-V족 반도체 재료를 포함하는 중심 부분; 및
    상기 중심 부분을 둘러싸고 유전체 재료를 포함하는 주변 부분을 포함하는, 광전자 디바이스.
  8. 제7항에 있어서, 상기 주변 부분은 알루미늄 산화물(Al2O3)을 포함하는, 광전자 디바이스.
  9. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 구속 층은 매립형 터널 접합부를 포함하는, 광전자 디바이스.
  10. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 제2 유전체 층 및 반도체 층은 SiO2 및 비정질 실리콘의 교번하는 층들을 포함하는, 광전자 디바이스.
  11. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 전극들 중 적어도 하나는 상기 양자 우물 구조에 근접하게 배치된 금속 링을 포함하는, 광전자 디바이스.
  12. 제11항에 있어서, 상기 DBR 스택들 중 적어도 하나의 내측에 있는 상기 금속 링을 상기 DBR 스택들 중 적어도 하나의 외측 상의 전기 접촉부에 접속시키기 위해 상기 DBR 스택들 중 적어도 하나를 관통하는 하나 이상의 금속 비아(via)들을 포함하는, 광전자 디바이스.
  13. 광전자 디바이스를 제조하기 위한 방법으로서,
    양자 우물 구조를 형성하기 위해 III-V족 기판 상에 III-V족 반도체 재료들을 포함하는 에피택셜 층들의 세트를 침착하는 단계;
    상기 양자 우물 구조 위에 구속 층을 형성하는 단계;
    하위 분포 브래그 반사기(DBR) 스택을 형성하기 위해 교번하는 제1 유전체 층 및 반도체 층을 침착하는 단계;
    상기 하위 DBR 스택이 상기 양자 우물 구조와 캐리어 기판 사이에 위치되도록 상기 III-V족 기판을 상기 캐리어 기판에 접합시키고, 이어서 상기 III-V족 기판을 제거하는 단계;
    상기 III-V족 기판을 제거한 후에, 상위 DBR 스택을 형성하기 위해, 교번하는 제2 유전체 층 및 반도체 층을 상기 에피택셜 층들의 세트 위에 침착하는 단계; 및
    상기 양자 우물 구조에 여자 전류를 인가하도록 전극들을 커플링하는 단계를 포함하는, 방법.
  14. 제13항에 있어서, 상기 구속 층을 형성하는 단계는, 상기 구속 층이 III-V족 반도체 재료를 포함하는 중심 부분 및 상기 중심 부분을 둘러싸며 유전체 재료를 포함하는 주변 부분을 포함하도록, 상기 에피택셜 층들 중 하나를 측방향으로 에칭하는 단계를 포함하는, 방법.
  15. 제13항에 있어서, 상기 구속 층을 형성하는 단계는, 상기 에피택셜 층들 중 하나의 중심 부분 내에 매립형 터널 접합부를 형성하도록, 상기 에피택셜 층들 중 하나를 패턴화하고 이어서 재성장시키는 단계를 포함하는, 방법.
  16. 제13항에 있어서, 상기 교번하는 제1 유전체 층 및 반도체 층을 침착하는 단계는 상기 캐리어 기판 상에 상기 하위 DBR 스택을 형성하는 단계를 포함하고, 상기 III-V족 기판을 접합시키는 것은 상기 캐리어 기판 상의 상기 하위 DBR 스택에 상기 에피택셜 층들의 세트를 접합시키는 것을 포함하는, 방법.
  17. 제13항에 있어서, 상기 교번하는 제1 유전체 층 및 반도체 층을 침착하는 단계는 상기 구속 층 및 상기 에피택셜 층들의 세트 위의 상기 III-V족 기판 상에 상기 하위 DBR 스택을 형성하는 단계를 포함하고, 상기 III-V족 기판을 접합시키는 것은 상기 III-V족 기판 상의 하위 DBR 스택을 상기 캐리어 기판에 접합시키는 것을 포함하는, 방법.
  18. 제13항 내지 제17항 중 어느 한 항에 있어서, 상기 전극들을 커플링하는 단계는 상기 상위 DBR 스택을 형성하기 전에, 상기 양자 우물 구조의 적어도 하나의 측 위에 금속 링을 침착하는 단계를 포함하는, 방법.
  19. 제18항에 있어서, 상기 전극들을 커플링하는 단계는, 상기 DBR 스택들 중 적어도 하나의 내측에 있는 상기 금속 링을 상기 DBR 스택들 중 적어도 하나의 외측 상의 전기 접촉부에 접속시키기 위해, 상기 DBR 스택들 중 적어도 하나를 관통하는 하나 이상의 금속 비아들을 형성하는 단계를 포함하는, 방법.
  20. 제13항 내지 제17항 중 어느 한 항에 있어서, 상기 에피택셜 층들의 세트 내에 침착되는 상기 III-V족 반도체 재료들은 인듐 인화물(InP), 인듐 갈륨 비화물(InGaAs), 인듐 갈륨 비소 인화물(InGaAsP), 알루미늄 갈륨 인듐 비화물(AlGaInAs), 및 알루미늄 갈륨 비소 안티몬화물(AlGaAsSb)로 이루어진 재료들의 군으로부터 선택되는, 방법.
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