KR20210104693A - 반도체 장치 - Google Patents

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KR20210104693A
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tsv
wiring layer
semiconductor device
substrate
film
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KR1020217017533A
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나오토 사사키
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

본 개시에 따른 반도체 장치(1)는, 기판(10)과, 비아(14)를 갖는다. 기판(10)은, 배선층(13)이 매설된다. 비아(14)는, 기판(10)의 주면으로부터 깊이 방향으로 연장하여 배선층(13)을 관통하고, 측주면에서 배선층(13)에 접속된다.

Description

반도체 장치
본 개시는, 반도체 장치에 관한 것이다.
CSP(Chip Size Package)화된 반도체 장치는, 패키지 내부의 배선층과 실장 기판상의 접속 단자를 접속하는 TSV(Through Silicon Via)를 구비한다(예를 들면, 특허문헌 1 참조).
TSV를 형성하는 경우, 일반적으로는, 먼저, 기판의 이면으로부터 패키지 내부의 배선층에까지 도달하는 관통 구멍을 형성하고, 관통 구멍을 시드 메탈막에 의해 피복한다. 그 후, 시드 메탈막의 표면에, 예를 들면, 전계 도금에 의해 구리막 등의 RDL(Re Distribution Layer) 막을 성장시켜 TSV를 형성한다.
특허문헌 1: 일본특허공개 2009-206253호 공보
그러나, 상기 종래의 기술에서는, 시드 메탈막에 단끊김(step disconnection)이 발생하는 경우가 있어, 시드 메탈막의 단끊김 부분에 RDL 막이 정상적으로 성장하지 않고, TSV에 접속 불량이 발생하여 반도체 장치의 수율이 저하되는 경우가 있다.
이에, 본 개시에서는, 수율의 저하를 억제할 수 있는 반도체 장치를 제안한다.
본 개시에 의하면, 반도체 장치가 제공된다. 반도체 장치는, 기판과, 비아를 갖는다. 기판은, 배선층이 매설된다. 비아는, 상기 기판의 주면으로부터 깊이 방향으로 연장하여 상기 배선층을 관통하고, 측주면에서 상기 배선층에 접속된다.
도 1은 본 개시의 실시형태에 따른 반도체 장치의 단면을 나타내는 설명도이다.
도 2는 본 개시의 실시형태에 따른 TSV의 단면을 나타내는 설명도이다.
도 3a는 본 개시의 실시형태에 따른 TSV의 형성 공정을 나타내는 설명도이다.
도 3b는 본 개시의 실시형태에 따른 TSV의 형성 공정을 나타내는 설명도이다.
도 3c는 본 개시의 실시형태에 따른 TSV의 형성 공정을 나타내는 설명도이다.
도 4a는 본 개시의 실시형태에 따른 TSV의 형성 공정을 나타내는 설명도이다.
도 4b는 본 개시의 실시형태에 따른 TSV의 형성 공정을 나타내는 설명도이다.
도 4c는 본 개시의 실시형태에 따른 TSV의 형성 공정을 나타내는 설명도이다.
도 5a는 본 개시의 실시형태의 변형예 1에 따른 TSV의 단면을 나타내는 설명도이다.
도 5b는 본 개시의 실시형태의 변형예 2에 따른 TSV의 단면을 나타내는 설명도이다.
도 6b는 본 개시의 실시형태의 변형예 3에 따른 TSV의 단면을 나타내는 설명도이다.
도 6b는 본 개시의 실시형태의 변형예 4에 따른 TSV의 단면을 나타내는 설명도이다.
도 6c는 본 개시의 실시형태의 변형예 5에 따른 TSV의 단면을 나타내는 설명도이다.
도 7a는 본 개시의 실시형태의 변형예 6에 따른 TSV의 단면을 나타내는 설명도이다.
도 7b는 본 개시의 실시형태의 변형예 7에 따른 TSV의 단면을 나타내는 설명도이다.
도 8a는 본 개시의 실시형태의 변형예 8에 따른 TSV의 단면을 나타내는 설명도이다.
도 8b는 본 개시의 실시형태의 변형예 9에 따른 TSV의 단면을 나타내는 설명도이다.
이하에, 본 개시의 실시형태에 대해 도면에 기초하여 상세하게 설명한다. 한편, 이하의 실시형태에 있어서, 동일한 부위에는 동일한 부호를 붙임으로써 중복하는 설명을 생략한다.
[반도체 장치의 구조]
먼저, 도 1을 참조하여, 본 개시에 따른 반도체 장치(1)의 구조에 대해 설명한다. 도 1은, 본 개시의 실시형태에 따른 반도체 장치(1)의 단면을 나타내는 설명도이다. 여기서는, 실시형태에 따른 반도체 장치(1)가 CSP(Chip Size Package)화된 적층형의 이미지 센서인 경우를 예로 들어 설명하지만, 실시형태에 따른 반도체 장치는, TSV(Through Silicon Via)를 구비하는 임의의 반도체 장치 이어도 된다.
도 1에 도시된 바와 같이, 반도체 장치(1)는, 실장 기판(100) 상에 실장되어 사용된다. 반도체 장치(1)는, 예를 들면, 로직 기판(10)과, 로직 기판(10) 상에 적층되는 센서 기판(20)을 구비한다.
로직 기판(10)은, Si(실리콘) 기판(11)과, Si 기판(11) 상에 적층되는 SiO(산화 실리콘) 등에 의해 형성되는 절연층(12)을 구비한다. 절연층(12)의 내부에는, 다층 배선층(13)이 매설된다. 또한, 여기서는, 도시를 생략하고 있지만, 절연층(12)의 내부에는, 다층 배선층(13) 이외에 신호 처리 회로나 메모리 등이 설치된다.
센서 기판(20)은, Si 기판(21)과, Si 기판(21) 상에 설치되는 글래스 커버(22)와, 글래스 커버(22)의 외주부를 지지하는 지지 부재(23)를 구비한다. Si 기판(21)의 내부에는, 예를 들면, 이면 조사형의 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서(24)가 설치된다. 또한, CMOS 이미지 센서(24)가 구비하는 복수의 각 수광 소자의 수광면에는, 마이크로렌즈(25)가 설치된다.
나아가, CSP화된 반도체 장치(1)는, 로직 기판(10)의 내부에 설치된 다층 배선층(13)과, 실장 기판(100) 상에 설치된 접속 단자(101)를 접속하기 위한 TSV(14)를 구비한다.
TSV(14)는, 로직 기판(10)의 하면으로부터 다층 배선층(13)에까지 도달하는 관통 구멍의 내주면으로부터 로직 기판(10)의 하면의 일부까지 연장하도록, 예를 들면, 구리막 등의 RDL(Re Distribution Layer: 재배선)막(3)이 성막되어 형성된 관통 전극의 일종이다.
그리고, 반도체 장치(1)는, RDL막(3)의 로직 기판(10)에서의 하면에 연장하는 부분이, 땜납 범프(15)을 통해 접속 단자(101)에 접속되어 실장 기판(100) 상에 실장된다.
이와 같이, CSP화된 반도체 장치(1)는, 본딩 와이어를 사용하지 않고, 땜납 범프(15)을 통해 TSV(14)의 RDL막(3)과 실장 기판(100)의 접속 단자(101)가 직접 접속되기 때문에, 실장 면적을 최소한으로 억제할 수 있다.
본 실시형태에서는, 이러한 TSV(14)의 형상을 연구함으로써, TSV(14)에 있어서의 접속 불량의 발생을 억제하여, 반도체 장치(1)의 수율을 향상시켰다. 다음으로, 도 2를 참조하여, 이러한 TSV(14)의 구체적인 구조에 대해 설명한다.
[TSV의 구조]
도 2는, 본 개시의 실시형태에 따른 TSV(14)의 단면을 나타내는 설명도이다. 한편, 도 2에는, 반도체 장치(1)의 구성 요소 중, 로직 기판(10)에 있어서의 TSV(14) 근방의 부분을 선택적으로 도시하고 있고, 센서 기판(20)에 대해서는, 도시를 생략하고 있다.
또한, 도 2에는, 도 1에 나타내는 로직 기판(10)의 상하를 반전시킨 상태의 로직 기판(10)을 나타내고 있다. 이 때문에, 이하에서는, 도 1에 나타낸 로직 기판(10)에 있어서의 하면측을 위, 도 1에 나타낸 로직 기판(10)에 있어서의 상면측을 아래라고 칭하여 설명한다.
도 2에 도시된 바와 같이, TSV(14)는, 로직 기판(10)의 상면으로부터 깊이 방향으로 연장하여 다층 배선층(13)에서의 제1 배선층(M1), 제2 배선층(M2), 및 제3 배선층(M3) 중 최상층인 제1 배선층(M1)을 관통하고, 측주면(側周面; side peripheral surface)에서 제1 배선층(M1)에 접속된다.
이러한 TSV(14)는, Si 기판(11)의 상면으로부터 제1 배선층(M1)을 관통하는 깊이에까지 도달하는 관통 구멍(30)의 표면에 시드 메탈막(31)과, RDL막을 순차 성막함으로써 형성된다.
한편, Si 기판(11)과 시드 메탈막(31)과의 사이에는, 절연을 위해 미리 SiO막(32)이 설치된다. 이러한 TSV(14)의 구체적인 형성 공정에 대해서는, 도 3a∼도 4c를 참조하여 후술한다.
여기서, 시드 메탈막(31) 및 RDL막(3)을 성막하기 전에, 로직 기판(10)의 상면으로부터 제1 배선층(M1)을 관통하는 깊이에까지 도달하는 관통 구멍(30)을 형성하는 공정에서는, 절연층(12) 및 제1 배선층(M1)을 에칭할 필요가 있다.
이 때문에, 관통 구멍(30)을 형성하는 공정에서는, 절연층(12)의 에칭에 적합한 에칭 가스와, 제1 배선층(M1)의 에칭에 적합한 에칭 가스를 혼합한 에칭 가스를 사용한 RIE(Reactive Ion Etching)에 의해 관통 구멍(30)을 형성한다.
이러한 RIE에서는, 에칭은 로직 기판(10)의 깊이 방향으로 진행하지만, 절연층(12)의 면방향으로는 진행하지 않는다. 따라서, 절연층(12)에 있어서의 관통 구멍(30)의 직경이 Si 기판(11)에 있어서의 관통 구멍(30)의 직경보다 크게 되는 경우는 없다.
이에 의해, 관통 구멍(30)의 형성 후에 성막되는 시드 메탈막(31)에 단끊김이 발생하는 것을 억제함으로써, 단끊김이 없는 시드 메탈막(31)의 표면 전체에 RDL막(3)을 성막할 수 있다.
이에 반해, 일반적인 TSV는, Si 기판(11)의 상면으로부터 제1 배선층(M1)의 상면에 도달하는 깊이까지 밖에 없고, 저면에서 제1 배선층(M1)의 상면에 접속된다. 이러한 일반적인 TSV를 형성하는 경우에는, 제1 배선층(M1)이 에칭 스톱퍼로서 사용되고, Si 기판(11)의 상면으로부터 제1 배선층(M1)의 상면에 도달하는 깊이의 관통 구멍이 RIE에 의해 형성된다.
이 때의 RIE에서는, 절연층(12)의 에칭에 적합한 에칭 가스가 사용되지만, 제1 배선층(M1)의 에칭에 적합한 에칭 가스는 사용되지 않는다. 이 때문에, 제1 배선층(M1)의 상면을 완전히 노출시키도록 오버 에칭을 행하면, 깊이 방향으로의 에칭은, 제1 배선층(M1)의 상면에서 진행이 정지하지만, 절연층(12)에서의 면방향으로의 에칭은, 진행이 계속된다.
그 결과, 절연층(12)에서의 관통 구멍(30)의 직경이 Si 기판(11)에서의 관통 구멍(30)의 직경보다 크게 되고, 관통 구멍(30)의 저부에 노치(슬릿(slit)이나 절결)가 생긴다. 이러한 관통 구멍(30)의 표면에 시드 메탈막(31)을 성막한 경우, 관통 구멍(30) 저부의 노치 부분에서 시드 메탈막(31)에 단끊김이 발생하여, 관통 구멍(30)의 전체를 피복하는 RDL막(3)을 형성할 수 없고, 결과적으로 TSV에 접속 불량이 발생하여 반도체 장치의 수율이 저하된다.
한편, 실시형태에 따른 TSV(14)는, 상기한 바와 같이, 단끊김이 없는 시드 메탈막(31)의 표면 전체에 RDL막(3)이 성막되기 때문에, TSV(14)에 있어서의 접속 불량의 발생을 억제함으로써, 반도체 장치(1)의 수율을 향상시킬 수 있다.
또한, 도 2에 도시된 바와 같이, 실시형태에 따른 TSV(14)는, 저부가 관통 구멍(30)의 세로 구멍 부분에서부터 부드럽게 연속하는 테이퍼드 형상(tapered shape), 구체적으로는, 주발 형상으로 되어 있다. 이에 의해, 본 실시형태에 의하면, 보다 확실하게 시드 메탈막(31)의 단끊김을 방지할 수 있기 때문에, TSV(14)에 있어서의 접속 불량의 발생을 억제하고, 반도체 장치(1)의 수율을 향상시킬 수 있다.
또한, 실시형태에 따른 TSV(14)는, 저부가 주발 형상으로 되어 있기 때문에, 제1 배선층(M1)과의 접합면이 경사면이 된다. 이에 의해, TSV(14)는, 예를 들면, 저부가 수평으로 제1 배선층(M1)을 완전히 관통하고, 제1 배선층(M1)과의 접합면이 수직이 되는 것과 같은 형상에 비해, 제1 배선층(M1)과의 접속 면적을 크게 취할 수 있기 때문에, 접속 저항을 저감시키는 것이 가능하게 된다.
[TSV의 형성 공정]
다음으로, 도 3a∼도 4c를 참조하여, 실시형태에 따른 TSV(14)의 형성 공정에 대해 설명한다. TSV(14)를 형성하는 경우에는, 먼저, 도 3a에 도시된 바와 같이, Si 기판(11)의 상면에 레지스트(40)를 도포한 후, 포토리소그래피에 의해 레지스트(40)를 패터닝하고, TSV(14)를 형성하는 부분의 레지스트(40)를 선택적으로 제거한다.
이 때, 예를 들면, 지름이 50μm 정도의 평면에서 보았을 때 대략 원형의 구멍을 레지스트(40)에 형성한다. 계속해서, 도 3b에 도시된 바와 같이, 레지스트(40)를 마스크로서 사용하여, 예를 들면, RIE 등의 드라이 에칭을 행함으로써, Si 기판(11)에 관통 구멍(30)을 형성한다.
이 때의 에칭에서는, Si(실리콘)의 에칭에 적합한 염소계나 불소계의 에칭 가스를 사용한다. 이에 의해, Si 기판(11)에 있어서의 레지스트(40)에 의해 마스크되지 않은 부분이 깊이 방향으로, 예를 들면, 100μm 정도 에칭되어 절연층(12)의 상면이 노출된다.
그 후, 도 3c에 도시된 바와 같이, Si 기판(11)의 상면으로부터 레지스트(40)를 제거한다. 계속해서, 도 4a에 도시된 바와 같이, Si 기판(11)과 후에 형성하는 RDL막(3)을 절연하기 위해, Si 기판(11)의 상면과, 관통 구멍(30)의 저면 및 측주면에, 예를 들면, CVD(Chemical Vapor Deposition)에 의해 SiO막(32)을 성막한다.
이 때, Si 기판(11)의 상면에는, 두께가 5μm 정도의 SiO막(32)이 형성되고, 관통 구멍(30)의 저면 및 측주면에는, 두께가 0.5μm 정도의 SiO막(32)이 형성된다. 그 후, SiO막(32)의 전면에 대해, 예를 들면, RIE 등의 드라이 에칭을 행한다.
이 때의 에칭에서는, 절연막의 에칭에 적합한 불소계의 에칭 가스와, 금속계의 에칭에 적합한 염소계의 에칭 가스를 사용한다. 나아가, 여기서는, 횡방향으로의 에칭의 진행을 억제하기 위한 데포 가스(depot gas)로서 기능하는 탄화 불소계 또는 탄화수소계의 가스를 에칭 가스에 혼합하여 에칭을 행한다.
이에 의해, 도 4b에 도시된 바와 같이, 관통 구멍(30)의 저부에 형성되어 있는 SiO막(32), 절연층(12), 및 제1 배선층(M1)이 순차 에칭되어, 관통 구멍(30)이 제1 배선층(M1)을 관통하는 깊이에까지 도달한다.
이 때, 에칭의 종반에는, 점차 에칭 가스의 양을 저감함과 함께, 데포 가스의 양을 증대시킨다. 이에 의해, 도 4b에 흰 화살표로 나타낸 바와 같은 횡방향으로 에칭을 진행시키지 않고, 관통 구멍(30)의 저부를 주발 형상으로 할 수 있다. 이와 같이, 본 실시형태에 따른 관통 구멍(30)은, 저부에 노치가 형성되지 않고, 저부의 형상이 세로 구멍 부분에서부터 부드럽게 연속하는 주발 형상이 된다.
그 후, 관통 구멍(30)의 표면에 부착되어 있는 데포 막을 유기 용액에 의해 제거한다. 계속해서, 관통 구멍(30)의 저면, 관통 구멍(30)의 측면, 및 SiO막(32)의 상면 전체에, 스퍼터링에 의해, 막두께가 200nm∼400nm의 Ti(티탄), Cu(구리), 또는 Ti(티탄) 및 Cu(구리)의 박막을 성막함으로써 시드 메탈막(31)을 형성한다.
마지막으로, 시드 메탈막(31)의 표면에, 전계 도금에 의해 막두께가 5μm 정도의 Cu(구리) 막을 성장시켜 RDL막(3)을 형성함으로써, 도 2에 나타내는 TSV(14)를 형성한다. 한편, RDL막(3)을 형성하는 공정에서는, 전계 도금을 행하기 전에, RDL막(3)의 형성 위치 이외의 부분을 레지스트에 의해 마스크한다.
그리고, RDL막(3)의 형성 후, 레지스트를 제거한다. 이 때, 관통 구멍(30)의 저부에 노치가 있는 경우, 노치 내에 레지스트의 잔여물이 남아, RDL막(3)에 균열이 생기는 원인이 되지만, 상술한 바와 같이, 본 실시형태에서는, 관통 구멍(30)의 저부에 노치가 형성되지 않는다. 이에 의해, 실시형태에 따른 TSV(14)는, RDL막(3)에 균열이 생기는 것을 억제할 수 있기 때문에, 접촉 불량의 발생을 미연에 방지할 수 있다.
한편, 도 2에 나타낸 TSV(14)의 형상은, 실시형태에 따른 TSV의 일례이다. 실시형태에 따른 TSV는, 도 2에 나타내는 형상 이외에 다양한 변형이 가능하다. 이하, 도 5a∼도 8b를 참조하여, 실시형태의 변형예에 따른 TSV의 형상에 대해 설명한다.
도 5a는, 실시형태의 변형예 1에 따른 TSV의 단면을 나타내는 설명도이다. 도 5b는, 실시형태의 변형예 2에 따른 TSV의 단면을 나타내는 설명도이다. 도 6b는, 실시형태의 변형예 3에 따른 TSV의 단면을 나타내는 설명도이다. 도 6b는, 실시형태의 변형예 4에 따른 TSV의 단면을 나타내는 설명도이다. 도 6c는, 실시형태의 변형예 5에 따른 TSV의 단면을 나타내는 설명도이다.
또한, 도 7a는, 실시형태의 변형예 6에 따른 TSV의 단면을 나타내는 설명도이다. 도 7b는, 실시형태의 변형예 7에 따른 TSV의 단면을 나타내는 설명도이다. 도 8a는, 실시형태의 변형예 8에 따른 TSV의 단면을 나타내는 설명도이다. 도 8b는, 실시형태의 변형예 9에 따른 TSV의 단면을 나타내는 설명도이다.
도 5a에 도시된 바와 같이, 변형예 1에 따른 TSV는, 저부의 형상만이 도 2에 나타내는 TSV(14)와 다르고, 저부가 깊은 위치가 될수록 끝이 가늘어지는 원추 형상을 하고 있다. 이러한 원추 형상의 저부는, 관통 구멍(30)을 형성하는 에칭의 종반에서, 에칭 가스의 양 및 데포 가스의 양의 비율 조정을 행함으로써 형성할 수 있다.
변형예 1에 따른 TSV는, 도 2에 나타내는 TSV(14)와 마찬가지로, 제1 배선층(M1)을 관통하는 깊이까지 도달하고 있고, 측주면에서 제1 배선층(M1)에 접속되어 있다. 이러한 TSV는, 제1 배선층(M1)을 에칭 스톱퍼로서 사용하지 않고 형성된다.
이 때문에, 변형예 1에 따른 TSV는, 저부에 노치가 형성되지 않기 때문에, RDL막(3)에 접속 불량이 발생하는 것을 억제함으로써, 반도체 장치의 수율을 향상시킬 수 있다.
또한, 변형예 1에 따른 TSV는, 제1 배선층(M1)과의 접속면이 경사면으로 되어 있기 때문에, 도 2에 나타내는 TSV(14)와 마찬가지로, 제1 배선층(M1)과의 접속 면적을 크게 취할 수 있기 때문에, 접속 저항을 저감하는 것이 가능하다.
또한, 도 5b에 도시된 바와 같이, 변형예 2에 따른 TSV는, 저부의 형상만이 도 2에 나타내는 TSV(14)와 다르고, 저부가 수평면 형상을 하고 있다. 이러한 수평면 형상의 저부는, 관통 구멍(30)을 형성하는 에칭의 종반에서 에칭 가스의 양 및 데포 가스의 양을 변경하지 않고 에칭을 종료함으로써 형성할 수 있다.
변형예 2에 따른 TSV는, 도 2에 나타내는 TSV(14)와 마찬가지로, 제1 배선층(M1)을 관통하는 깊이까지 도달하고 있고, 측주면에서 제1 배선층(M1)에 접속되어 있다. 이러한 TSV는, 제1 배선층(M1)을 에칭 스톱퍼로서 사용하지 않고 형성된다.
이 때문에, 변형예 2에 따른 TSV는, 저부에 노치가 형성되지 않기 때문에, RDL막(3)에 접속 불량이 발생하는 것을 억제함으로써, 반도체 장치의 수율을 향상시킬 수 있다.
또한, 도 6b에 도시된 바와 같이, 변형예 3에 따른 TSV는, 로직 기판(10)에 있어서의 깊이가 도 2에 나타내는 TSV(14)보다 깊고, 제3 배선층(M3)을 관통하는 깊이에까지 도달하고 있는 점만이 도 2에 나타내는 TSV(14)와 다르다.
또한, 도 6b에 도시된 바와 같이, 변형예 4에 따른 TSV는, 로직 기판(10)에 있어서의 깊이가 도 5a에 나타내는 변형예 1의 TSV보다 깊고, 제3 배선층(M3)을 관통하는 깊이에까지 도달하고 있는 점만이 도 5a에 나타내는 변형예 1의 TSV와 다르다.
또한, 도 6c에 도시된 바와 같이, 변형예 5에 따른 TSV는, 로직 기판(10)에 있어서의 깊이가 도 5b에 나타내는 변형예 2의 TSV보다 깊고, 제3 배선층(M3)을 관통하는 깊이에까지 도달하고 있는 점만이 도 5b에 나타내는 변형예 2의 TSV와 다르다.
이들 변형예 3∼5의 TSV에 의하면, 제1∼제3 배선층(M1, M2, M3)을 한번에 접속할 수 있고, 도 2에 나타내는 TSV(14)와 마찬가지로, RDL막(3)에 접속 불량이 발생하는 것을 억제함으로써, 반도체 장치의 수율을 향상시킬 수 있다.
한편, 변형예 3∼5의 TSV는, 제2 배선층(M2)를 관통하는 깊이이어도 된다. 즉, 실시형태에 따른 TSV는, 배선층을 관통하는 깊이가 있으면, 관통하는 배선층의 수에 제한은 없다.
또한, 실시형태에 따른 TSV는, 저부가 끝이 가늘게 되는 형상(테이퍼드 형상)이라면, 반드시 배선층을 관통할 필요는 없다. 예를 들면, 도 7a에 도시된 바와 같이, 변형예 6에 따른 TSV는, 제1 배선층(M1)을 관통하지 않고, 저면에서 제1 배선층(M1)의 상면에 접속된다. 한편, 변형예 6의 저면 형상은, 도 2에 나타내는 TSV(14)와 마찬가지의 주발 형상이다.
이러한 TSV를 형성하는 경우에는, 제1 배선층(M1)을 에칭 스톱퍼로서 사용하여 관통 구멍(30)을 형성한다. 단, 관통 구멍(30)을 형성하는 에칭의 종반에서는, 에칭 가스의 양 및 데포 가스의 양의 비율 조정을 행함으로써 관통 구멍(30)의 저부를 주발 형상으로 한다. 이에 의해, 관통 구멍(30)의 저부에 노치가 형성되는 것을 방지할 수 있다.
따라서, 변형예 6의 TSV는, 도 2에 나타내는 TSV(14)와 마찬가지로, RDL막(3)에 접속 불량이 발생하는 것을 억제함으로써, 반도체 장치의 수율을 향상시킬 수 있다.
또한, 도 7b에 도시된 바와 같이, 변형예 7에 따른 TSV는, 제1 배선층(M1)을 관통하지 않고, 원추 형상의 저부에서의 선단 부분에서 제1 배선층(M1)의 상면에 접속된다. 이러한 TSV에 의해서도, 도 7a에 나타내는 TSV와 마찬가지로, RDL막(3)에 접속 불량이 발생하는 것을 억제함으로써, 반도체 장치의 수율을 향상시킬 수 있다.
또한, 실시형태에 따른 TSV는, 예를 들면, 로직 기판(10)의 절연층(12)에 있어서의 제1 배선층(M1)보다 얕은 위치에, 예를 들면, 텅스텐 등의 금속 재료에 의해 형성되는 배선층이 설치된 반도체 장치에도 적용하는 것이 가능하다.
예를 들면, 도 8a에 도시된 바와 같이, 변형예 8에 따른 TSV는, 절연층(12)에서의 가장 얕은 층에 설치되는 텅스텐 등의 금속에 의해 형성된 LIC(Local Inter Connect) 등의 금속 배선층(M0)을 관통하고, 측주면에서 금속 배선층(M0)에 접속된다. 한편, 변형예 8의 TSV에 있어서의 저부는, 주발 형상을 이루고 있다.
또한, 도 8b에 도시된 바와 같이, 변형예 9에 따른 TSV는, 금속 배선층(M0)을 관통하고, 측주면에서 금속 배선층(M0)에 접속된다. 한편, 변형예 9의 TSV에 있어서의 저부는, 원추 형상을 이루고 있다. 이와 같이, 변형예 8, 9에 따른 TSV는, LIC를 구비하는 반도체 장치에 적용함으로써, LIC를 구비하는 반도체 장치의 수율을 향상시킬 수 있다.
한편, 본 명세서에 기재된 효과는 어디까지나 예시이며 한정되는 것이 아니고, 또한 다른 효과가 있어도 된다.
한편, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1)
배선층이 매설되는 기판과,
상기 기판의 주면으로부터 깊이 방향으로 연장하여 상기 배선층을 관통하고, 측주면에서 상기 배선층에 접속되는 비아를 갖는 반도체 장치.
(2)
상기 비아는,
저부가 끝이 가는 형상(tapered shape)인 상기 (1)에 기재된 반도체 장치.
(3)
상기 비아는,
저부가 주발 형상을 이루는 상기 (2)에 기재된 반도체 장치.
(4)
상기 비아는,
저부가 원추 형상을 이루는 상기 (2)에 기재된 반도체 장치.
(5)
상기 비아는,
저부가 평면 형상을 이루는 상기 (2)에 기재된 반도체 장치.
(6)
상기 비아는,
적층되는 복수의 상기 배선층을 관통하는 상기 (1)∼(5) 중 어느 하나에 기재된 반도체 장치.
(7)
상기 비아는,
적층되는 복수의 상기 배선층 중 가장 얕은 층에 설치되는 금속 재료에 의해 형성된 배선층에 접속되는 상기 (1)∼(5) 중 어느 하나에 기재된 반도체 장치.
(8)
배선층이 매설되는 기판과,
상기 기판의 주면으로부터 깊이 방향으로 연장하여, 끝이 가는 형상(tapered shape)을 이루는 저부의 일부에서 상기 배선층의 표면에 접속되는 비아를 구비하는 반도체 장치.
1: 반도체 장치
10: 로직 기판
11: Si 기판
12: 절연층
13: 다층 배선층
14: TSV
15: 땜납 범프
20: 센서 기판
21: Si 기판
22: 글래스 커버
23: 지지 부재
24: CMOS 이미지 센서
25: 마이크로렌즈
3: RDL 막
31: 시드 메탈막
32: SiO 막
M0: 금속 배선층
M1: 제1 배선층
M2: 제2 배선층
M3: 제3 배선층
100: 실장 기판
101: 접속 단자

Claims (8)

  1. 배선층이 매설되는 기판과,
    상기 기판의 주면으로부터 깊이 방향으로 연장하여 상기 배선층을 관통하고, 측주면(側周面; side peripheral surface)에서 상기 배선층에 접속되는 비아를 갖는 반도체 장치.
  2. 제1항에 있어서,
    상기 비아는,
    저부가 끝이 가는 형상(tapered shape)인 반도체 장치.
  3. 제2항에 있어서,
    상기 비아는,
    저부가 주발 형상을 이루는 반도체 장치.
  4. 제2항에 있어서,
    상기 비아는,
    저부가 원추 형상을 이루는 반도체 장치.
  5. 제2항에 있어서,
    상기 비아는,
    저부가 평면 형상을 이루는 반도체 장치.
  6. 제1항에 있어서,
    상기 비아는,
    적층되는 복수의 상기 배선층을 관통하는 반도체 장치.
  7. 제1항에 있어서,
    상기 비아는,
    적층되는 복수의 상기 배선층 중 가장 얕은 층에 설치되는 금속 재료에 의해 형성된 배선층에 접속되는 반도체 장치.
  8. 배선층이 매설되는 기판과,
    상기 기판의 주면으로부터 깊이 방향으로 연장하여, 끝이 가는 형상(tapered shape)을 이루는 저부의 일부에서 상기 배선층의 표면에 접속되는 비아를 구비하는 반도체 장치.
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