KR20210068138A - 기판 제조를 위한 방법 및 장치 - Google Patents

기판 제조를 위한 방법 및 장치 Download PDF

Info

Publication number
KR20210068138A
KR20210068138A KR1020217016233A KR20217016233A KR20210068138A KR 20210068138 A KR20210068138 A KR 20210068138A KR 1020217016233 A KR1020217016233 A KR 1020217016233A KR 20217016233 A KR20217016233 A KR 20217016233A KR 20210068138 A KR20210068138 A KR 20210068138A
Authority
KR
South Korea
Prior art keywords
substrate
bit line
deposition chamber
dram
barrier
Prior art date
Application number
KR1020217016233A
Other languages
English (en)
Other versions
KR102517788B1 (ko
Inventor
프리야다르시 팬더
길 리
스리니바스 간디코타
성-관 강
산제이 나타라잔
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20210068138A publication Critical patent/KR20210068138A/ko
Application granted granted Critical
Publication of KR102517788B1 publication Critical patent/KR102517788B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67196—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the construction of the transfer chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67184—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the presence of more than one transfer chamber
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H01L21/67167—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers surrounding a central transfer chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67276—Production flow monitoring, e.g. for increasing throughput
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L27/10844—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Automation & Control Theory (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

기판 제조를 위한 방법들 및 장치들이 본원에서 제공된다. 예컨대, 장치는 VTM(vacuum transfer module)을 포함하는 클러스터 툴을 포함할 수 있으며, VTM은, 진공 조건들 하에서, 폴리실리콘 플러그(폴리 플러그)를 갖는 실리콘 기판을 수용하도록, 그리고 진공 파괴 없이, 복수의 프로세싱 챔버들로 그리고 복수의 프로세싱 챔버들로부터 기판을 이송하도록 구성되며, 복수의 프로세싱 챔버들 각각은, 기판에 대해 복수의 DRAM 비트 라인 프로세스들 중 대응하는 DRAM 비트 라인 프로세스를 수행하기 위해 VTM에 독립적으로 연결되며, 복수의 프로세싱 챔버들은, 기판의 표면으로부터 천연 옥사이드를 제거하도록 구성된 사전-세정 챔버, 실리콘 기판 상의 폴리 플러그의 표면 상에 장벽 금속을 증착하도록 구성된 장벽 금속 증착 챔버, 장벽 금속의 표면 상에 적어도 하나의 재료를 증착하도록 구성된 장벽 층 증착 챔버, 장벽 층의 표면 상에 적어도 하나의 재료를 증착하도록 구성된 비트 라인 금속 증착 챔버, 및 비트 라인 금속의 표면 상에 적어도 하나의 재료를 증착하도록 구성된 하드 마스크 증착 챔버를 포함한다.

Description

기판 제조를 위한 방법 및 장치
[0001] 본 개시내용은 일반적으로, 기판 제조를 위한 방법 및 장치에 관한 것으로, 더욱 상세하게는, DRAM(dynamic random access memory) 비트 라인 적층(stack) 프로세스들에 사용되는 클러스터 툴 및 방법들에 관한 것이다.
[0002] 종래의 DRAM 비트 라인 적층 프로세스들은 기판 상에 이전에 제조된 폴리실리콘 플러그(폴리 플러그)를 갖는 기판(예컨대, 웨이퍼)에 대해 대응하는 프로세스들을 수행하기 위해 복수의 상이한/독립적인 툴들을 사용한다. 예컨대, 통상적으로 기판에 대해 수행되는 프로세스들은, 하나 이상의 타입들의 사전-세정 프로세스들, 장벽 금속 증착, 장벽 층 증착, 비트 라인 금속 증착, 하드 마스크 증착 등을 포함할 수 있다.
[0003] 본 발명자들은, 기판을 대기압 조건들에 노출시킴으로써 유발될 수 있는, 증착된 필름들 상에서의 산화가, 폴리 플러그 제조 후에 발생할 수 있으며, 각각의 후속 프로세스가 기판에 대해 수행된 후에, 예컨대, 폴리 플러그에서 장벽 금속 증착 후, 장벽 금속 증착에서 장벽 층 증착 후, 장벽 층 증착에서 비트 라인 금속 증착 후 등에서 계속 발생할 수 있다는 것을 관찰했다. 산화는 기판 상에서의 저항 결점들(즉, 옴 접촉의 부재) 및 기판의 재료 특성 저하로 이어질 수 있다.
[0004] 그러므로, 본 발명자들은, 예컨대 DRAM 비트 라인 적층 프로세스들에 유용한, 기판을 프로세싱하기 위한 개선된 방법들 및 장치를 제공했다.
[0005] 기판 제조를 위한 방법들 및 장치가 본원에서 제공된다. 본 개시내용의 양상에 따르면, 기판 상의 폴리 플러그 제조 후에 DRAM 비트 라인 적층 프로세스들을 수행하기 위한 클러스터 툴이 제공된다. 일부 실시예들에서, 클러스터 툴은 전단부(front-end) 모듈, VTM(vacuum transfer module), 및 복수의 프로세싱 챔버들을 포함하고, 복수의 프로세싱 챔버들 각각은, 기판을 수용하기 위해 그리고 기판에 대해 복수의 DRAM 비트 라인 프로세스들 중 대응하는 DRAM 비트 라인 프로세스를 수행하기 위해 VTM에 독립적으로 연결된다.
[0006] 본 개시내용의 양상에 따르면, 기판 상의 폴리 플러그 제조 후에 DRAM 비트 라인 적층 프로세스들을 수행하기 위한 방법이 제공된다. 일부 실시예들에서, 방법은, 클러스터 툴의 전단부 모듈 내로 기판을 로딩(loading)하고, 클러스터 툴의 VTM을 사용하여 전단부 모듈로부터 복수의 프로세싱 챔버들 중 적어도 하나로 기판을 이송하는 단계, 및 기판에 대해 복수의 DRAM 비트 라인 프로세스들 중 적어도 하나를 수행하는 단계를 포함한다.
[0007] 본 개시내용의 양상에 따르면, 프로세서에 의해 실행될 때, 기판 상의 폴리 플러그 제조 후에 DRAM 비트 라인 적층 프로세스들을 수행하기 위한 방법을 수행하는 복수의 명령들을 저장하고 있는 비일시적 컴퓨터 판독가능 저장 매체가 제공된다. 일부 실시예들에서, 방법은, 클러스터 툴의 전단부 모듈 내로 기판을 로딩하고, 클러스터 툴의 VTM을 사용하여 전단부 모듈로부터 복수의 프로세싱 챔버들 중 적어도 하나로 기판을 이송하는 단계, 및 기판에 대해 복수의 DRAM 비트 라인 프로세스들 중 적어도 하나를 수행하는 단계를 포함한다.
[0008] 본 개시내용의 다른 그리고 추가적인 실시예들은 아래에서 설명된다.
[0009] 위에서 간략히 요약되고 아래에서 더욱 상세히 논의되는 본 개시내용의 실시예들은, 첨부된 도면들에 도시된 개시내용의 예시적인 실시예들을 참조하여 이해될 수 있으며, 도면들에서:
[0010] 도 1은 본 개시내용의 적어도 일부 실시예들에 따른 클러스터 툴의 다이어그램이고;
[0011] 도 2는 본 개시내용의 적어도 일부 실시예들에 따른, 기판 제조를 위한 방법의 흐름도이며; 그리고
[0012] 도 3은 본 개시내용의 적어도 일부 실시예들에 따른 기판의 다이어그램이다.
[0013] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 도면들은 실척대로 그려지지 않으며, 명확성을 위해 단순화될 수 있다. 일 실시예의 엘리먼트들 및 특징들은 유익하게는, 추가적인 언급 없이, 다른 실시예들에 통합될 수 있다.
[0014] 기판 제조를 위한 방법들 및 장치들이 본원에서 설명된다. 더욱 상세하게는, 도 1은 본 개시내용의 적어도 일부 실시예들에 따른, 예컨대 폴리 플러그 제조 후의 기판 제조를 위해 구성된 클러스터 툴(100)의 다이어그램이다. 클러스터 툴(100)은 하나 이상의 VTM(vacuum transfer module)들(VTM(101) 및 VTM(102)이 도 1에 도시됨), 전단부 모듈(104), 복수의 프로세싱 챔버들/모듈들(106, 108, 110, 112, 114, 116 및 118), 그리고 프로세스 제어기(120)(제어기(120))를 포함한다. 도 1에 도시된 바와 같이 하나보다 더 많은 VTM을 갖는 실시예들에서, 하나의 VTM으로부터 다른 VTM으로의 진공 이송을 가능하게 하기 위해 하나 이상의 통과 챔버들이 제공될 수 있다. 도 1에 도시된 것과 일치하는 실시예들에서, 2 개의 통과 챔버들(예컨대, 통과 챔버(140) 및 통과 챔버(142))이 제공될 수 있다. 본 개시내용에 따른, 수정에 적절한 클러스터 툴들의 비-제한적인 예는 캘리포니아주 산타 클라라의 Applied Materials, Inc.로부터 상업적으로 입수가능한 ENDURA®라인의 프로세싱 툴들을 포함한다.
[0015] 전단부 모듈(104)은, 클러스터 툴(100)을 사용하여 프로세싱될, 예컨대 FOUP(front opening unified pod)로부터의 하나 이상의 기판들 또는 다른 적절한 기판 포함 박스 또는 캐리어를 수용하도록 구성된 로딩 포트(122)를 포함한다. 로딩 포트(122)는 하나 이상의 기판들을 로딩하기 위해 사용될 수 있는 3 개의 로딩 영역들(124a-124c)을 포함할 수 있다. 그러나, 더 많거나 또는 더 적은 로딩 영역들이 사용될 수 있다. 예시적인 목적들을 위해, 도 3은, 예컨대 클러스터 툴(100) 외부에서 프로세싱된 폴리 플러그(302), 및 클러스터 툴(100) 내에서 제조되는, 아래에서 설명되는 복수의 부가 층들을 갖는 기판(300)의 일부분의 개략적인 측면도를 도시한다.
[0016] 전단부 모듈(104)은 로딩 포트(122) 내로 로딩된 기판을 이송하기 위해 사용되는 ATM(atmospheric transfer module)(126)을 포함한다. 더욱 상세하게는, ATM(126)은, ATM(126)을 로딩 포트(122)에 연결하는 도어들(135)(가상으로 도시됨)을 통해, 로딩 영역들(124a-124c)로부터 ATM(126)으로 기판을 이송하도록 구성된 하나 이상의 로봇 아암들(128)(가상으로 도시됨)을 포함한다. 통상적으로, 개개의 로딩 포트로부터 ATM(126)으로 기판 이송을 가능하게 하기 위해, 각각의 로딩 영역(124a-124c)에 대해 하나의 도어가 있다. 로봇 아암(128)은 또한, ATM(126)을 에어 록들(130a, 130b)에 연결하는 도어들(132)(각각의 에어 록에 대해 각각 하나씩 가상으로 도시됨)을 통해, ATM(126)으로부터 에어 록들(130a, 130b)로 기판을 이송하도록 구성된다. 에어 록들의 수는 2 개보다 더 많거나 또는 더 적을 수 있지만, 단지 예시 목적들을 위해, 2 개의 에어 록들(130a 및 130b)이 도시되는데, 각각의 에어 록은 ATM(126)에 연결되기 위한 도어를 갖는다.
[0017] 제어기(120)의 제어 하에 있는 에어 록들(130a, 130b)은, 대기압 환경 또는 진공 압력 환경에서 유지될 수 있으며, VTM(101, 102)으로/VTM(101, 102)으로부터 이송되고 있는 기판을 위한 중간 또는 임시 홀딩 공간의 역할을 할 수 있다. VTM(101)은, 진공 파괴 없이, 즉, VTM(101) 그리고 복수의 프로세싱 챔버들(106, 108) 및 통과 챔버들(140 및 142) 내의 진공 압력 환경을 유지하면서, 에어 록들(130a, 130b)로부터 복수의 프로세싱 챔버들(106, 108) 중 하나 이상으로 또는 하나 이상의 통과 챔버들(140 및 142)로 기판을 이송하도록 구성된 로봇 아암(138)(가상으로 도시됨)을 포함한다. VTM(102)은, 진공 파괴 없이, 즉, VTM(102) 그리고 복수의 프로세싱 챔버들(106, 108, 110, 112, 114, 116 및 118) 내의 진공 압력 환경을 유지하면서, 에어 록들(130a, 130b)로부터 복수의 프로세싱 챔버들(106, 108, 110, 112, 114, 116 및 118) 중 하나 이상으로 기판을 이송하도록 구성된 로봇 아암(139)(가상으로 되어 있음)을 포함한다.
[0018] 특정 실시예들에서, 에어 록들(130a, 130b)은 생략될 수 있고, 제어기(120)는 ATM(126)으로부터 VTM(102)으로 곧바로 기판을 이동시키도록 구성될 수 있다.
[0019] 도어(134), 예컨대, 슬릿 밸브 도어가 각각의 개개의 에어 록(130a, 130b)을 VTM(101)에 연결한다. 유사하게, 도어(136), 예컨대, 슬릿 밸브 도어가 각각의 프로세싱 모듈을, 개개의 프로세싱 모듈이 커플링되어 있는 VTM(예컨대, VTM(101) 또는 VTM(102))에 연결한다. 복수의 프로세싱 챔버들(106, 108, 110, 112, 114, 116 및 118)은, 본원에서 설명되는 바와 같이 폴리 플러그 제조 후의 기판과 통상적으로 연관되는 하나 이상의 프로세스들을 수행하도록 구성된다.
[0020] 제어기(120)는 클러스터 툴(100)의 전체 동작들을 제어하고, 클러스터 툴(100)의 동작과 관련된 데이터 또는 커맨드들/명령들을 저장하기 위한 메모리(121)를 포함한다. 예컨대, 제어기(120)는, VTM(101)으로/VTM(101)으로부터 그리고 VTM(101)과 VTM(102) 사이에서 기판을 이송하기 위해, 각각, ATM(126), VTM(101), VTM(102)의 로봇 아암들(128, 138, 139)을 제어한다. 제어기(120)는, 도어들(132, 134, 136)의 개폐를 제어하며, 에어 록들(130a, 130b)의 압력을 제어하는데, 예컨대, 기판 이송 프로세스들을 위해 원하는 대로 에어 록들(130a, 130b) 내의 대기압/진공 압력 환경들을 유지한다. 제어기(120)는 또한, 아래에서 더욱 상세히 설명되는 바와 같이, 개별적인 프로세싱 챔버들(106, 108, 110, 112, 114, 116 및 118)과 연관된 동작들을 수행하기 위해 이러한 개별적인 프로세싱 챔버들(106, 108, 110, 112, 114, 116 및 118)의 동작을 제어한다.
[0021] 도 2는 클러스터 툴(100)을 사용하여, 폴리 플러그 제조 후에 하나 이상의 DRAM 비트 라인 적층 프로세스들을 수행하기 위한 방법이다. 예시적인 목적들을 위해, 도 3은 예컨대 폴리 플러그(302)가 클러스터 툴(100) 외부에서 기판(300) 상에 형성된 후 폴리 플러그(302)를 포함하는 기판(300)의 일부분의 개략적인 측면도를 도시한다. 도 2의 방법을 수행하기 전에, 기판(300)은 로딩 영역들(124a-124c) 중 하나 이상을 통해 로딩 포트(122) 내로 로딩될 수 있다. 제어기(120)의 제어 하에 있는 ATM(126)의 로봇 아암(128)은, 폴리 플러그(302)를 갖는 기판(300)을 로딩 영역(124a)으로부터 ATM(126)으로 이송할 수 있다.
[0022] 제어기(120)는, 에어 록들(130a, 130b) 중 하나가 사용되고 있는지 또는 둘 모두가 사용되고 있는지에 따라, 에어 록들(130a, 130b) 중 적어도 하나가 대기압 환경에 있는지를 결정할 수 있다. 예시적인 목적들을 위해, 에어 록(130a)만이 사용되고 있는 것으로 가정된다. 제어기(120)가 에어 록(130a)이 대기압 환경에 있다고 결정하면, 제어기(120)는 ATM(126)을 에어 록(130a)에 연결하는 도어(132의 일부)를 개방할 수 있다. 반대로, 제어기(120)가 에어 록(130a)이 대기압 환경에 있지 않다고 결정하면, 제어기(120)는 (예컨대, 에어 록들(130a, 130b)에 동작가능하게 연결되고 제어기(120)에 의해 제어되는 압력 제어 밸브를 통해) 에어 록(130a) 내의 압력을 대기압 환경으로 조정할 수 있으며, 에어 록(130a) 내의 압력을 재확인할 수 있다.
[0023] 제어기는, ATM(126)으로부터 에어 록(130a)으로 기판(300)을 이송하도록 로봇 아암(128)에게 지시하고, 도어(132)를 폐쇄하며, 그리고 에어 록(130a) 내의 압력을 진공 압력 환경 ―예컨대, VTM(101) 내부의 진공 압력 환경에 매칭하거나 또는 실질적으로 매칭함― 으로 조정할 수 있다.
[0024] 제어기(120)는, 에어 록(130a)이 진공 압력 환경에 있는지를 결정할 수 있다. 제어기(120)가 에어 록(130a)이 진공 압력 환경에 있다고 결정하면, 제어기는 VTM(101)을 에어 록(130a)에 연결하는 도어(134)를 개방할 수 있다. 반대로, 제어기(120)가 에어 록(130a)이 진공 압력 환경에 있지 않다고 결정하면, 제어기(120)는 (예컨대, 에어 록들(130a, 130b)에 동작가능하게 연결되고 제어기(120)에 의해 제어되는 압력 제어 밸브를 통해) 에어 록(130a) 내의 압력을 진공 압력 환경으로 조정할 수 있으며, 에어 록(130a) 내의 압력을 재확인할 수 있다.
[0025] 200에서, 제어기(120)는 에어 록(130a)으로부터 도어(134)를 통해 VTM(101)으로 기판(300)을 이송하도록 로봇 아암(138)에게 지시하고, 도어(134)를 폐쇄한다. 대안적으로, 도어(134)는 예컨대 클러스터 툴(100) 내의 프로세싱의 완료시 아웃바운드 기판을 수용하기 위해 개방된 상태로 남겨질 수 있다.
[0026] 202에서, 제어기(120)는, 기판의 제조가 완료될 수 있도록(즉, 기판(300) 상의 폴리 플러그(302) 상부의 비트 라인 적층 프로세스들의 완료), 기판(300)을 프로세싱 챔버들 중 하나 이상으로 이송하도록 로봇 아암(138)에게 지시한다. 예컨대, 202에서, 제어기(120)는 프로세싱 챔버(106)에 대응하는 도어(136)를 개방하도록 로봇 아암(138)에게 지시할 수 있다. 일단 개방되면, 제어기(120)는 (진공 파괴 없이, 즉, 기판(300)이 프로세싱 챔버들(106, 108, 110, 112 및 114) 사이에서 이송되는 동안 VTM(101) 및 VTM(102) 내에서 진공 압력 환경이 유지되는 상태로) 사전-세정 챔버(예컨대, 프로세싱 챔버(106))로 기판(300)을 이송하도록 로봇 아암(138)에게 지시할 수 있다. 프로세싱 챔버(106)는, 기판(300) 상에 존재할 수 있는 오염물들, 예컨대, 기판(300) 상에 존재할 수 있는 천연 산화를 제거하기 위해 하나 이상의 사전-세정 프로세스를 수행하는 데 사용될 수 있다. 하나의 그러한 사전-세정 챔버는 캘리포니아주 산타 클라라의 Applied Materials, Inc.로부터 상업적으로 입수가능한 SiCoNi™ 프로세싱 툴이다.
[0027] 다음으로, 204에서, 제어기(120)는 도어(136)를 개방하며, 기판(300)을 다음 프로세싱 챔버로 이송하도록 로봇 아암(138)에게 지시한다. 예컨대, 204에서, 제어기(120)는, 진공 파괴 없이, 사전-세정 챔버로부터 장벽 금속 증착 챔버로 기판(300)을 이송하도록 로봇 아암(138)에게 지시할 수 있다. 예컨대, 제어기(120)는, 진공 하에서 프로세싱 챔버(106)로부터 예컨대 프로세싱 챔버(108)로 기판을 이송하도록 로봇 아암(138)에게 지시할 수 있다. 프로세싱 챔버(108)는 (예컨대, 세정된 기판(300) 및 폴리 플러그(302) 상부에 장벽 금속(304)을 증착하기 위해) 기판(300)에 대해 장벽 금속 증착 프로세스를 수행하도록 구성된다. 장벽 금속은 티타늄(Ti) 또는 탄탈럼(Ta) 중 하나일 수 있다.
[0028] 다음으로, 206에서, 제어기(120)는, 진공 파괴 없이, 장벽 금속 증착 챔버로부터 장벽 층 증착 챔버로 기판(300)을 이송하도록 로봇 아암(138)에게 지시할 수 있다. 예컨대, 제어기(120)는, 진공 하에서 프로세싱 챔버(108)로부터 통과 챔버들(140, 142) 중 하나로 기판을 이송하도록 로봇 아암(138)에게 지시할 수 있으며, 이때, VTM(102) 내부의 로봇 아암(139)이 기판(300)을 픽업하여 이 기판(300)을 예컨대 프로세싱 챔버(110)로 이동시킬 수 있다. 프로세싱 챔버(110)는 (예컨대, 장벽 금속(304) 상부에 장벽 층(306)을 증착하기 위해) 기판(300)에 대해 장벽 층 증착 프로세스를 수행하도록 구성된다. 장벽 층은 티타늄 나이트라이드(TiN), 탄탈럼 나이트라이드(TaN) 또는 텅스텐 나이트라이드(WN) 중 하나일 수 있다.
[0029] 다음으로, 208에서, 제어기(120)는, 진공 파괴 없이, 프로세싱 챔버(110)로부터 예컨대 프로세싱 챔버(112)로 기판(300)을 이송하도록 로봇 아암(139)에게 지시할 수 있다. 프로세싱 챔버(112)는 (예컨대, 206에서 증착된 장벽 층(306) 상부에 비트 라인 금속 층(308)을 증착하기 위해) 기판(300)에 대해 비트 라인 금속 증착 프로세스를 수행하도록 구성된다. 비트 라인 금속은 텅스텐(W), 몰리브덴(Mo), 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 하나일 수 있다.
[0030] 다음으로, 210에서, 제어기(120)는, 진공 파괴 없이, 프로세싱 챔버(112)로부터 예컨대 프로세싱 챔버(114)로 기판(300)을 이송하도록 로봇 아암(139)에게 지시할 수 있다. 프로세싱 챔버(114)는 (예컨대, 208에서 증착된 비트 라인 금속 층(308) 상부에 하드 마스크 층(310)을 증착하기 위해) 기판(300)에 대해 하드 마스크 증착 프로세스를 수행하도록 구성된다. 하드 마스크는 실리콘 나이트라이드(SiN), 실리콘 옥사이드(SiO) 또는 실리콘 카바이드(SiC) 중 하나일 수 있다.
[0031] 일부 실시예들에서, 205에 도시된 바와 같이, 장벽 층(306)의 증착 후에 그리고 장벽 층(306) 상부에 비트 라인 금속 층(308)을 증착하기 전에, 기판(300)에 대해 어닐링 프로세스가 수행될 수 있다. 어닐링 프로세스는 임의의 적절한 어닐링 프로세스, 이를테면, RTP(rapid thermal processing) 어닐일 수 있다. 예컨대, 프로세싱 챔버(108)로부터 프로세싱 챔버(110)로 기판(300)을 이송하기 전에, 기판(300)은 먼저, 프로세싱 챔버(116)로 이송될 수 있다. 프로세싱 챔버(116)는 기판(300)에 대해 어닐링 프로세스를 수행하도록 구성된다. 어닐 프로세스에 후속하여, 장벽 층(306)을 포함하는 어닐링된 기판(300)은, 예컨대 로봇 아암(139)을 사용하여, 어닐링 챔버(예컨대, 프로세싱 챔버(116))로부터 장벽 층 증착 챔버(예컨대, 프로세싱 챔버(110))로 진공 하에서 이송될 수 있다.
[0032] 대안적으로 또는 조합하여, 209a에 도시된 바와 같이, 비트 라인 금속 층(308)의 증착 후에 그리고 비트 라인 금속 층(308) 상부에 하드 마스크 층(310)을 증착하기 전에, 기판(300)에 대해 어닐링 프로세스가 수행될 수 있다. 예컨대, 프로세싱 챔버(112)로부터 프로세싱 챔버(114)로 기판(300)을 이송하기 전에, 기판(300)은 먼저, 프로세싱 챔버(116)(즉, 어닐링 챔버)로 이송될 수 있다. 어닐링 프로세스, 또는 205에서의 어닐이 이전에 수행된 경우 다른 어닐링 프로세스가, 위에서 논의된 바와 같이, 상부에 비트 라인 금속 층(308)이 증착되어 있는 기판(300)에 대해 수행될 수 있다. 어닐링 프로세스가 209a에서 수행되는 일부 실시예들에서, 어닐링된 기판(300)은, 209b에 도시된 바와 같이, 비트 라인 금속 층(308) 상에 증착되는 선택적 캡핑 층(309)을 갖도록 다른 프로세싱 챔버로 이송될 수 있다. 예컨대, 비트 라인 금속 층(308)을 포함하는 어닐링된 기판(300)은, 어닐링된 비트 라인 금속 층(308) 상부에 캡핑 층을 증착하기 위해, 예컨대 로봇 아암(139)을 사용하여, 어닐링 챔버(예컨대, 프로세싱 챔버(116))로부터 캡핑 층 증착 챔버(예컨대, 프로세싱 챔버(118))로 진공 하에서 이송될 수 있다.
[0033] 일부 실시예들에서, 비트 라인 금속이 증착된 후에, 루테늄(Ru)과 같은 일부 금속들은 그레인 성장 재료들이다. 본 발명자들은, 고온들에서의 그러한 비트 라인 금속들 상부의 하드 마스크 층의 후속 증착이 바람직하지 않게 불량한 표면 거칠기를 유발할 것임을 관찰했다. 본 발명자들은, 저온 캡 층의 증착 후 하드 마스크 층의 증착 전에 비트 라인 금속 층을 어닐링하는 것이 유리하게 비트 라인 금속 층의 표면 거칠기를 개선시킬 수 있다는 것을 발견했다. 통합된 툴(예컨대, 클러스터 툴(100))에서 상기 시퀀스들 각각을 수행함으로써, 입자 성장을 위한 어닐 동안 비트 라인 금속의 산화가 추가로 유리하게 회피된다.
[0034] 본원에서 설명되지 않은 부가적인 프로세스들이 또한, 기판(300)에 대해 수행될 수 있거나, 또는 본원에서 설명된 프로세스들 중 일부가 생략될 수 있다.
[0035] 프로세싱 챔버들(108, 110, 112 및 114)(및 사용되는 경우 챔버들(116, 118))과 연관된, 위에서 설명된 프로세스들이 기판(300)에 대해 수행된 후에, 예컨대, 기판(300)을 통과 챔버(140, 142)로 이송하기 위해 VTM(102) 내의 로봇 아암(139)을 사용하여, 그리고 통과 챔버(140, 142)로부터 에어 록들(130a, 130b) 중 하나로 기판(300)을 이송하기 위해 VTM(101) 내의 로봇 아암(138)을 사용하여, 기판(300)은 VTM(102)으로부터 다시 로딩 포트(122)로 이송된다. 그런 다음, 로봇 아암(128)은, 로딩 포트(122)에서 FOUP 내의 빈 슬롯으로 기판(300)을 반환하기 위해 사용될 수 있다.
[0036] 본원에서 설명된 클러스터 툴(100) 및 사용 방법들은 유리하게, 사용자가 전체 DRAM 비트 라인 프로세스 전반에 걸쳐 진공 압력 환경을 유지하도록 구성된 단일 기계를 사용하여 폴리 플러그에 대해 복수의 DRAM 비트 라인 프로세스들을 수행할 수 있게 한다. 이에 따라서, 사후 기판(300) 제조 동안 기판에 대해 발생하는 산화 가능성이, 없어지지 않으면, 감소된다. 부가적으로, 진공 압력 환경이 전체 DRAM 비트 라인 프로세스 전반에 걸쳐 유지되기 때문에, 비트 라인 금속 재료들의 선택은 금속의 입자 성장 특성들에 의해 제한되지 않는다.
[0037] 전술된 내용은 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 기본적인 범위로부터 벗어나지 않고, 본 개시내용의 다른 그리고 추가적인 실시예들이 안출될 수 있다.

Claims (15)

  1. DRAM(dynamic random access memory) 비트 라인 적층(stack) 프로세스들을 수행하기 위한 클러스터 툴로서,
    VTM(vacuum transfer module)을 포함하고, 상기 VTM은, 진공 조건들 하에서, 폴리실리콘 플러그가 상부에 형성되어 있는 기판을 수용하도록, 그리고 진공 파괴(vacuum break) 없이, 복수의 프로세싱 챔버들로 그리고 상기 복수의 프로세싱 챔버들로부터 상기 기판을 이송하도록 구성되며, 상기 복수의 프로세싱 챔버들 각각은, 상기 기판에 대해 복수의 DRAM 비트 라인 프로세스들 중 대응하는 DRAM 비트 라인 프로세스를 수행하기 위해 상기 VTM에 독립적으로 연결되며, 상기 복수의 프로세싱 챔버들은,
    상기 기판의 표면으로부터 천연(native) 옥사이드를 제거하도록 구성된 사전-세정 챔버;
    상기 기판의 표면 상에 장벽 금속을 증착하도록 구성된 장벽 금속 증착 챔버;
    상기 기판의 표면 상에 장벽 층을 증착하도록 구성된 장벽 층 증착 챔버;
    상기 기판의 표면 상에 비트 라인 금속 층을 증착하도록 구성된 비트 라인 금속 증착 챔버; 및
    상기 기판의 표면 상에 하드 마스크 층을 증착하도록 구성된 하드 마스크 증착 챔버
    를 포함하는,
    DRAM(dynamic random access memory) 비트 라인 적층 프로세스들을 수행하기 위한 클러스터 툴.
  2. 제1 항에 있어서,
    상기 복수의 프로세싱 챔버들은,
    상기 기판에 대해 어닐링 프로세스를 수행하도록 구성된 어닐링 챔버; 및
    상기 기판의 표면 상에 캡핑 층을 증착하도록 구성된 캡핑 챔버
    를 더 포함하는,
    DRAM(dynamic random access memory) 비트 라인 적층 프로세스들을 수행하기 위한 클러스터 툴.
  3. 제1 항에 있어서,
    상기 장벽 금속 증착 챔버가 상기 장벽 금속을 증착하도록 구성되며, 상기 장벽 금속은, 티타늄(Ti) 또는 탄탈럼(Ta) 중 적어도 하나를 포함하는,
    DRAM(dynamic random access memory) 비트 라인 적층 프로세스들을 수행하기 위한 클러스터 툴.
  4. 제1 항에 있어서,
    상기 장벽 금속 증착 챔버가 상기 장벽 층을 증착하도록 구성되며, 상기 장벽 층은, 티타늄 나이트라이드(TiN), 탄탈럼 나이트라이드(TaN) 또는 텅스텐 나이트라이드(WN) 중 적어도 하나를 포함하는,
    DRAM(dynamic random access memory) 비트 라인 적층 프로세스들을 수행하기 위한 클러스터 툴.
  5. 제1 항에 있어서,
    상기 비트 라인 금속 증착 챔버가 상기 비트 라인 금속 층을 증착하도록 구성되며, 상기 비트 라인 금속 층은, 텅스텐(W), 몰리브덴(Mo), 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 적어도 하나를 포함하는,
    DRAM(dynamic random access memory) 비트 라인 적층 프로세스들을 수행하기 위한 클러스터 툴.
  6. 제1 항에 있어서,
    상기 하드 마스크 증착 챔버가 상기 하드 마스크 층을 증착하도록 구성되며, 상기 하드 마스크 층은, 실리콘 나이트라이드(SiN), 실리콘 옥사이드(SiO) 또는 실리콘 카바이드(SiC) 중 적어도 하나를 포함하는,
    DRAM(dynamic random access memory) 비트 라인 적층 프로세스들을 수행하기 위한 클러스터 툴.
  7. 제1 항 내지 제6 항 중 어느 한 항에 있어서,
    상기 클러스터 툴은 상기 복수의 프로세싱 챔버들을 제어하도록 구성된 제어기를 더 포함하는,
    DRAM(dynamic random access memory) 비트 라인 적층 프로세스들을 수행하기 위한 클러스터 툴.
  8. DRAM(dynamic random access memory) 비트 라인 적층 프로세스들을 수행하기 위한 방법으로서,
    클러스터 툴의 VTM(vacuum transfer module)에서, 진공 조건들 하에서, 폴리실리콘 플러그를 갖는 기판을 수용하는 단계;
    상기 기판 상의 폴리 플러그의 표면으로부터 천연 옥사이드를 제거하기 위해, 진공 파괴 없이, 상기 VTM으로부터 사전-세정 챔버로 상기 기판을 이송하는 단계;
    진공 파괴 없이, 상기 사전-세정 챔버로부터 장벽 금속 증착 챔버로 상기 기판을 이송하고, 상기 폴리 플러그 상에 장벽 금속을 증착하는 단계;
    진공 파괴 없이, 상기 장벽 금속 증착 챔버로부터 장벽 층 증착 챔버로 상기 기판을 이송하고, 상기 장벽 금속 상에 장벽 층을 증착하는 단계;
    진공 파괴 없이, 상기 장벽 층 증착 챔버로부터 비트 라인 금속 증착 챔버로 상기 기판을 이송하고, 상기 장벽 층 상에 비트 라인 금속 층을 증착하는 단계; 및
    진공 파괴 없이, 상기 비트 라인 금속 증착 챔버로부터 하드 마스크 증착 챔버로 상기 기판을 이송하고, 상기 비트 라인 금속 층 상에 하드 마스크 층을 증착하는 단계
    를 포함하는,
    DRAM(dynamic random access memory) 비트 라인 적층 프로세스들을 수행하기 위한 방법.
  9. 제8 항에 있어서,
    진공 파괴 없이, 상기 장벽 금속 증착 챔버로부터 상기 장벽 층 증착 챔버로 상기 기판을 이송하기 전에, 진공 파괴 없이, 상기 장벽 금속 증착 챔버로부터 어닐링 프로세스 챔버로 상기 기판을 이송하고, 상기 기판에 대해 어닐링 프로세스를 수행하는 단계를 더 포함하는,
    DRAM(dynamic random access memory) 비트 라인 적층 프로세스들을 수행하기 위한 방법.
  10. 제8 항에 있어서,
    진공 파괴 없이, 상기 비트 라인 금속 증착 챔버로부터 상기 하드 마스크 증착 챔버로 상기 기판을 이송하기 전에,
    진공 파괴 없이, 상기 비트 라인 금속 증착 챔버로부터 어닐링 프로세스 챔버로 상기 기판을 이송하고, 상기 기판에 대해 어닐링 프로세스를 수행하는 단계; 및
    진공 파괴 없이, 상기 어닐링 프로세스 챔버로부터 캡핑 챔버로 상기 기판을 이송하고, 상기 비트 라인 금속 층 상에 캡핑 층을 증착하는 단계
    를 더 포함하는,
    DRAM(dynamic random access memory) 비트 라인 적층 프로세스들을 수행하기 위한 방법.
  11. 제8 항에 있어서,
    상기 장벽 금속 증착 챔버가 증착하는 장벽 금속 층은, 티타늄(Ti) 또는 탄탈럼(Ta) 중 적어도 하나를 포함하는,
    DRAM(dynamic random access memory) 비트 라인 적층 프로세스들을 수행하기 위한 방법.
  12. 제8 항에 있어서,
    상기 장벽 층 증착 챔버가 증착하는 상기 장벽 층은, 티타늄 나이트라이드(TiN), 탄탈럼 나이트라이드(TaN) 또는 텅스텐 나이트라이드(WN) 중 적어도 하나를 포함하는,
    DRAM(dynamic random access memory) 비트 라인 적층 프로세스들을 수행하기 위한 방법.
  13. 제8 항에 있어서,
    상기 비트 라인 금속 증착 챔버가 증착하는 상기 비트 라인 금속 층은, 텅스텐(W), 몰리브덴(Mo), 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 적어도 하나를 포함하는,
    DRAM(dynamic random access memory) 비트 라인 적층 프로세스들을 수행하기 위한 방법.
  14. 제8 항 내지 제13 항 중 어느 한 항에 있어서,
    상기 하드 마스크 증착 챔버가 증착하는 상기 하드 마스크 층은, 실리콘 나이트라이드(SiN), 실리콘 옥사이드(SiO) 또는 실리콘 카바이드(SiC) 중 적어도 하나를 포함하는,
    DRAM(dynamic random access memory) 비트 라인 적층 프로세스들을 수행하기 위한 방법.
  15. 복수의 명령들을 저장하고 있는 비일시적 컴퓨터 판독가능 저장 매체로서,
    상기 복수의 명령들은, 프로세서에 의해 실행될 때 DRAM(dynamic random access memory) 비트 라인 적층 프로세스들을 수행하기 위한 방법을 수행하며, 상기 방법은,
    클러스터 툴의 VTM(vacuum transfer module)에서, 진공 조건들 하에서, 폴리실리콘 플러그를 갖는 기판을 수용하는 단계;
    진공 파괴 없이, 상기 VTM으로부터 사전-세정 챔버로 상기 기판을 이송하고, 상기 기판의 표면으로부터 천연 옥사이드를 제거하는 단계;
    진공 파괴 없이, 상기 사전-세정 챔버로부터 장벽 금속 증착 챔버로 상기 기판을 이송하고, 폴리 플러그 상에 장벽 금속을 증착하는 단계;
    진공 파괴 없이, 상기 장벽 금속 증착 챔버로부터 장벽 층 증착 챔버로 상기 기판을 이송하고, 상기 장벽 금속 상에 장벽 층을 증착하는 단계;
    진공 파괴 없이, 상기 장벽 층 증착 챔버로부터 비트 라인 금속 증착 챔버로 상기 기판을 이송하고, 상기 장벽 층 상에 비트 라인 금속 층을 증착하는 단계; 및
    진공 파괴 없이, 상기 비트 라인 금속 증착 챔버로부터 하드 마스크 증착 챔버로 상기 기판을 이송하고, 상기 비트 라인 금속의 표면 상에 하드 마스크 층을 증착하는 단계
    를 포함하는,
    비일시적 컴퓨터 판독가능 저장 매체.
KR1020217016233A 2018-11-13 2019-10-02 기판 제조를 위한 방법 및 장치 KR102517788B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/189,487 US10529602B1 (en) 2018-11-13 2018-11-13 Method and apparatus for substrate fabrication
US16/189,487 2018-11-13
PCT/US2019/054174 WO2020101814A1 (en) 2018-11-13 2019-10-02 Method and apparatus for substrate fabrication

Publications (2)

Publication Number Publication Date
KR20210068138A true KR20210068138A (ko) 2021-06-08
KR102517788B1 KR102517788B1 (ko) 2023-04-03

Family

ID=69058619

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217016233A KR102517788B1 (ko) 2018-11-13 2019-10-02 기판 제조를 위한 방법 및 장치

Country Status (6)

Country Link
US (1) US10529602B1 (ko)
JP (1) JP7240496B2 (ko)
KR (1) KR102517788B1 (ko)
CN (1) CN113016059A (ko)
TW (1) TWI739199B (ko)
WO (1) WO2020101814A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11709477B2 (en) 2021-01-06 2023-07-25 Applied Materials, Inc. Autonomous substrate processing system
CN116982420A (zh) * 2021-04-19 2023-10-31 应用材料公司 用于形成dram接触部的系统与方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005260228A (ja) * 2004-03-10 2005-09-22 Internatl Business Mach Corp <Ibm> 垂直ｄｒａｍを含む集積回路デバイスとその製法
JP2009503818A (ja) * 2005-07-19 2009-01-29 アプライド マテリアルズ インコーポレイテッド 半導体処理のための方法および装置
JP2010103486A (ja) * 2008-09-26 2010-05-06 Hitachi Kokusai Electric Inc 基板処理装置のセットアップ方法。
KR20150041045A (ko) * 2012-08-08 2015-04-15 어플라이드 머티어리얼스, 인코포레이티드 링크된 진공 프로세싱 툴들 및 그 사용 방법들

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5981399A (en) * 1995-02-15 1999-11-09 Hitachi, Ltd. Method and apparatus for fabricating semiconductor devices
US6391756B1 (en) * 1999-08-31 2002-05-21 Micron Technology, Inc. Semiconductor processing methods of forming contact openings
US6824825B2 (en) * 1999-09-13 2004-11-30 Tokyo Electron Limited Method for depositing metallic nitride series thin film
KR100413481B1 (ko) * 2001-06-12 2003-12-31 주식회사 하이닉스반도체 반도체 소자의 구리 박막 증착 장비
US20090004850A1 (en) * 2001-07-25 2009-01-01 Seshadri Ganguli Process for forming cobalt and cobalt silicide materials in tungsten contact applications
US6674138B1 (en) 2001-12-31 2004-01-06 Advanced Micro Devices, Inc. Use of high-k dielectric materials in modified ONO structure for semiconductor devices
US20040087163A1 (en) 2002-10-30 2004-05-06 Robert Steimle Method for forming magnetic clad bit line
US20040141832A1 (en) * 2003-01-10 2004-07-22 Jang Geun-Ha Cluster device having dual structure
US8120949B2 (en) 2006-04-27 2012-02-21 Avalanche Technology, Inc. Low-cost non-volatile flash-RAM memory
US8871645B2 (en) 2008-09-11 2014-10-28 Applied Materials, Inc. Semiconductor devices suitable for narrow pitch applications and methods of fabrication thereof
TW201027784A (en) * 2008-10-07 2010-07-16 Applied Materials Inc Advanced platform for processing crystalline silicon solar cells
KR101583717B1 (ko) 2009-01-13 2016-01-11 삼성전자주식회사 저항 메모리 장치의 제조방법
JP5410174B2 (ja) * 2009-07-01 2014-02-05 株式会社日立国際電気 半導体装置の製造方法、基板処理方法および基板処理システム
WO2014157358A1 (ja) * 2013-03-28 2014-10-02 株式会社日立国際電気 基板処理装置、半導体装置の製造方法及び記録媒体
JP2016106386A (ja) * 2013-03-28 2016-06-16 東京エレクトロン株式会社 平坦化方法、基板処理システム及びメモリ製造方法
CN105453246A (zh) * 2013-08-12 2016-03-30 应用材料公司 具有工厂接口环境控制的基板处理系统、装置和方法
US10043670B2 (en) * 2015-10-22 2018-08-07 Applied Materials, Inc. Systems and methods for low resistivity physical vapor deposition of a tungsten film
CN108257958A (zh) * 2016-12-29 2018-07-06 联华电子股份有限公司 动态随机存取存储器的位线栅极结构及形成方法
US9960045B1 (en) 2017-02-02 2018-05-01 Applied Materials, Inc. Charge-trap layer separation and word-line isolation for enhanced 3-D NAND structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005260228A (ja) * 2004-03-10 2005-09-22 Internatl Business Mach Corp <Ibm> 垂直ｄｒａｍを含む集積回路デバイスとその製法
JP2009503818A (ja) * 2005-07-19 2009-01-29 アプライド マテリアルズ インコーポレイテッド 半導体処理のための方法および装置
JP2010103486A (ja) * 2008-09-26 2010-05-06 Hitachi Kokusai Electric Inc 基板処理装置のセットアップ方法。
KR20150041045A (ko) * 2012-08-08 2015-04-15 어플라이드 머티어리얼스, 인코포레이티드 링크된 진공 프로세싱 툴들 및 그 사용 방법들

Also Published As

Publication number Publication date
KR102517788B1 (ko) 2023-04-03
TWI739199B (zh) 2021-09-11
US10529602B1 (en) 2020-01-07
JP2022507132A (ja) 2022-01-18
TW202036756A (zh) 2020-10-01
WO2020101814A1 (en) 2020-05-22
CN113016059A (zh) 2021-06-22
JP7240496B2 (ja) 2023-03-15

Similar Documents

Publication Publication Date Title
US10903112B2 (en) Methods and apparatus for smoothing dynamic random access memory bit line metal
KR102517788B1 (ko) 기판 제조를 위한 방법 및 장치
US11631680B2 (en) Methods and apparatus for smoothing dynamic random access memory bit line metal
KR100524197B1 (ko) 매엽식 반도체 소자 제조장치 및 이를 이용한 게이트 전극및 콘택 전극의 연속 형성방법
JP7206355B2 (ja) ダイナミックランダムアクセスメモリビット線金属を滑らかにするための方法及び装置
WO2022205121A1 (en) Method for forming semiconductor structure
JP2002541661A (ja) 単結晶半導体ディスクの加工方法及び部分的に加工された半導体ディスク
US10269926B2 (en) Purging deposition tools to reduce oxygen and moisture in wafers
JP7512386B2 (ja) ダイナミックランダムアクセスメモリのビットラインメタルを平滑化する方法及び装置
JP7389889B2 (ja) Ｄｒａｍを処理する方法
WO2021101700A1 (en) Methods and apparatus for smoothing dynamic random access memory bit line metal
KR20230051775A (ko) 압전 애플리케이션들을 위한 증착 방법들 및 장치
JP2012531059A (ja) 半導体ウエハ製造装置及び分子線を用いての蒸発により材料を蒸着させる装置
US20230017955A1 (en) System and method for cleaning a pre-clean process chamber
JP2007077455A (ja) 半導体デバイスの製造方法
JP6176776B2 (ja) 半導体装置の製造方法、基板処理装置、基板処理システムおよびプログラム
US20230371246A1 (en) Direct word line contact and methods of manufacture for 3d memory
JP2011066262A (ja) 半導体装置及び半導体装置の製造方法
US20230044391A1 (en) Selective silicide deposition for 3-d dram
WO2024129544A1 (en) Post-treatment for removing residues from dielectric surface
TW202337014A (zh) 電荷捕捉削減之nand單元結構
TW202347725A (zh) 用於三維（３ｄ）動態隨機存取記憶體（ｄｒａｍ）元件的自對準垂直位元線
JP2005209712A (ja) 半導体装置の製造方法および基板処理装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant