KR20210007739A - 수직형 메모리 장치 - Google Patents

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Abstract

본 기술은 수직하게 적층된 3차원 메모리 장치에 관한 것으로, 본 기술에 따른 메모리 장치는 기판 상부에 위치하는 제1 다층 레벨 서브워드라인을 포함하는 제1메모리셀매트; 상기 제1메모리셀매트로부터 수평하게 이격되고, 제2 다층 레벨 서브워드라인을 포함하는 제2메모리셀매트; 상기 제1메모리셀매트 아래에 위치하는 제1서브워드라인드라이버회로; 및 상기 제2메모리셀매트 아래에 위치하는 제2서브워드라인드라이버회로를 포함하고, 상기 제1서브워드라인드라이버회로는 상기 제1 다층 레벨 서브워드라인들의 끝단부의 바로 아래에 배치되고, 상기 제2서브워드라인드라이버회로는 상기 제2 다층 레벨 서브워드라인들의 끝단부의 바로 아래에 배치될 수 있다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICE}
본 발명은 반도체장치에 관한 것으로, 보다 상세하게는 메모리 장치에 관한 것이다.
최근에 메모리장치의 넷다이(Net die)를 증가시키기 위해서 메모리셀의 크기를 지속적으로 감소시키고 있다.
메모리셀의 크기가 미세화됨에 따라 기생캐패시턴스(Cb) 감소 및 캐패시턴스 증가가 이루어져야 하나, 메모리셀의 구조적인 한계로 인해 넷다이를 증가시키기 어렵다.
본 발명의 실시예들은 고집적화된 수직형 메모리셀 및 그를 구비한 메모리 장치를 제공한다.
본 발명의 실시예에 따른 메모리장치는, 기판 상부에 위치하는 제1 다층 레벨 서브워드라인을 포함하는 제1메모리셀매트; 상기 제1메모리셀매트로부터 수평하게 이격되고, 제2 다층 레벨 서브워드라인을 포함하는 제2메모리셀매트; 상기 제1메모리셀매트 아래에 위치하는 제1서브워드라인드라이버회로; 및 상기 제2메모리셀매트 아래에 위치하는 제2서브워드라인드라이버회로를 포함하고, 상기 제1서브워드라인드라이버회로는 상기 제1 다층 레벨 서브워드라인들의 끝단부의 바로 아래에 배치되고, 상기 제2서브워드라인드라이버회로는 상기 제2 다층 레벨 서브워드라인들의 끝단부의 바로 아래에 배치될 수 있다.
본 발명의 실시예에 따른 메모리장치는, 기판의 상면에 대해 수직하는 방향으로 적층된 다층 레벨 서브워드라인들을 포함하는 메모리셀매트; 상기 메모리셀매트의 바로 아래에 배치되며, 상기 다층 레벨 서브워드라인들을 각각 구동하는 복수의 서브워드라인드라이버를 포함하는 서브워드라인드라이버회로; 상기 다층 레벨 서브워드라인들과 상기 서브워드라인드라이버들을 전기적으로 접속시키는 제1레벨 인터커넥션; 및 상기 서브워드라인드라이버들의 활성화신호들을 입력받되, 상기 제1레벨 인터커넥션보다 상위 레벨에 위치하는 제2레벨 인터커넥션을 포함할 수 있다.
본 발명의 실시예에 따른 메모리장치는, 기판 상에 위치하는 서브워드라인드라이버들을 포함하는 서브워드라인드라이버회로; 상기 서브워드라인드라이버들 위에서 각각 수직 배향된 비트라인 및 플레이트라인; 상기 비트라인과 플레이트라인 사이에 위치하되 상기 기판으로부터 수직한 방향으로 배열된 다층 레벨 서브워드라인들; 및 상기 다층 레벨 워드라인들을 상기 서브워드라이버들에 전기적으로 결합하는 인터커넥션을 포함하고, 상기 서브워드라인드라이버들은 상기 다층 레벨 서브워드라인들의 끝단부의 바로 아래에 배치될 수 있다.
본 기술은 메모리셀들을 수직하게 적층하여 3차원 구조화하므로써 셀밀도를 증가시키고 기생캐패시턴스를 감소시킬 수 있다.
본 기술은 메모리셀의 트랜지스터가 더블 워드라인을 포함하므로, 수직하게 적층된 메모리셀들간의 간섭을 방지할 수 있다.
본 기술은 수직형 비트라인을 형성하므로, 비트라인 저항을 감소시킬 수 있다.
본 기술은 주변회로부의 상부 또는 하부에 메모리셀들을 수직하게 적층하므로, 제한된 면적에서 고집적화된 메모리장치를 구현할 수 있다.
본 기술은 서브워드라인드라이버들을 메모리셀매트의 바로 아래에(Under neath) 형성하므로써 트랜지스터 피치 증가에 따른 특성 마진을 개선할 수 있다.
도 1은 메모리장치를 설명하기 위한 등가회로도이다.
도 2는 도 1의 플레이트라인을 공유하는 미러형 구조를 설명하기 위한 사시도이다.
도 3은 2의 미러형 구조를 설명하기 위한 등가회로도이다.
도 4는 도 1의 비트라인을 공유하는 미러형 구조를 설명하기 위한 사시도이다.
도 5는 도 1의 메모리장치를 설명하기 위한 단면도이다.
도 6은 도 1의 메모리장치를 설명하기 위한 평면도이다.
도 7은 메모리셀의 상세 내용을 나타내는 사시도이다.
도 8은 도 7의 A1-A1'방향에 따른 단면도이다.
도 9는 도 7의 A2-A2'방향에 따른 평면도이다.
도 10은 캐패시터의 상세 사시도이다.
도 11a 내지 도 11c는 다른 실시예에 따른 3차원 구조의 캐패시터의 제1노드를 설명하기 위한 도면이다.
도 12a 및 도 12b는 다른 실시예에 따른 메모리장치를 설명하기 위한 도면이다.
도 13a 및 도 13b는 다른 실시예에 따른 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 14는 서브워드라인의 구성을 설명하기 위한 도면이다.
도 15는 도 14의 A-A'선에 따른 단면도이다.
도 16은 메모리셀매트와 주변회로부의 연결관계를 설명하기 위한 도면이다.
도 17은 도 16의 서브워드라인드라이버회로(SWD)의 등가회로도이다.
도 18은 도 17의 서브워드라인드라이버회로(SWD)를 설명하기 위한 레이아웃도이다.
도 19는 도 18의 각 콘택들에 접속되는 인터커넥션을 설명하기 위한 도면이다.
도 20a는 제1그룹서브워드라인과 제1그룹서브워드라인드라이버회로의 연결관계를 설명하기 위한 사시도이다.
도 20b는 제2그룹서브워드라인과 제2그룹서브워드라인드라이버회로의 연결관계를 설명하기 위한 사시도이다.
도 21 내지 도 24e는 다른 실시예들에 따른 메모리 장치를 설명하기 위한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예는 메모리셀을 수직하게 적층하여 메모리셀 밀도(cell density)를 높이고 기생캐패시턴스를 감소시킬 수 있다.
도 1은 메모리장치를 설명하기 위한 등가회로도이다. 도 2는 도 1의 플레이트라인을 공유하는 미러형 구조(100A)를 설명하기 위한 사시도이다. 도 3은 2의 미러형 구조를 설명하기 위한 등가회로도이다. 도 4는 도 1의 비트라인을 공유하는 미러형 구조(100B)를 설명하기 위한 사시도이다. 도 5는 도 1의 메모리장치를 설명하기 위한 단면도이다. 도 6은 도 1의 메모리장치를 설명하기 위한 평면도이다.
메모리 장치(100)는 주변 구조물(110) 및 메모리셀어레이스택(MCA)을 포함할 수 있고, 메모리셀어레이스택(MCA)은 주변 구조물(110) 보다 위에 위치할 수 있다. 다른 실시예에서, 메모리셀어레이스택(MCA)은 주변 구조물(110)보다 아래에 위치할 수도 있다. 메모리셀어레이스택(MCA)은 복수의 메모리셀어레이(MCAL, MCAU)를 포함할 수 있다.
메모리장치(100)는 주변 구조물(110) 상에 2개의 메모리셀어레이(MCAL, MCAU)가 수직하게 적층된 구조의 예일 수 있다. 단, 주변 구조물(110) 상에 적층되는 메모리셀어레이의 갯수는 n개(n=2 이상의 정수)일 수 있다. 2개의 메모리셀어레이(MCAL, MCAU)를 하나의 페어(pair)로서 복수의 페어를 주변 구조물(110) 상에 수직하게 적층할 수도 있다. 2개의 메모리셀어레이(MCAL, MCAU)를 하나의 페어(pair)로서 복수의 페어를 주변 구조물(110) 상에 수평하게 배열할 수도 있다.
주변 구조물(110)은 반도체 프로세싱에 적합한 물질일 수 있다. 주변 구조물(110)은 반도체 기판을 포함할 수 있다. 예를 들어, 주변 구조물(110)은 실리콘 기판, 단결정 실리콘 기판, 폴리실리콘 기판, 비정질 실리콘 기판, 실리콘저마늄 기판, 단결정 실리콘저마늄 기판, 다결정 실리콘저마늄 기판, 탄소 도핑된 실리콘 기판, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 주변 구조물(110)은 저마늄과 같은 다른 반도체 물질을 포함할 수도 있다. 주변 구조물(110)은 Ⅲ/Ⅴ족 반도체 기판, 예컨대 GaAs과 같은 화합물 반도체 기판을 포함할 수도 있다. 주변 구조물(110)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 주변 구조물(110)은 반도체기판과 절연물질의 적층구조일 수 있다.
주변 구조물(110)의 표면은 평면(CP)을 포함할 수 있다. 주변 구조물(110)의 평면(CP) 상에 수직하게 메모리셀어레이스택(MCA)이 위치할 수 있다. 주변 구조물(110)의 표면, 즉 평면(CP)에 대해 수직하는 제1방향(D1)을 따라 메모리셀어레이스택(MCA)이 형성될 수 있다. 제1방향(D1)은 평면(CP)에 대해 수직하는 방향일 수 있고, 제2방향(D2) 및 제3방향(D3)은 평면(CP)에 대해 평행하는 방향일 수 있다. 제2방향(D2)과 제3방향(D3)은 서로 교차할 수 있고, 제1방향(D1)은 제2방향(D2) 및 제3방향(D3)에 대해 교차할 수 있다. 2개의 메모리셀어레이(MCAL, MCAU)를 하나의 페어로서 복수의 페어를 주변 구조물(110) 상에 수직하게 제1방향(D1)을 따라 적층할 수도 있다.
주변 구조물(110)의 평면(CP)은 제1평면(CP1)과 제2평면(CP2)을 포함할 수 있다. 제1평면(CP1)과 제2평면(CP2)은 제1방향(D1)에 대해 수직하는 제2방향(D2)을 따라 서로 이격되어 위치할 수 있다. 제1평면(CP1)과 제2평면(CP2)은 동일 물질의 표면들일 수 있다. 제1평면(CP1)과 제2평면(CP2)은 서로 다른 물질들의 표면들일 수도 있다. 제1평면(CP1)과 제2평면(CP2)은 전기적으로 절연될 수 있다. 평면(CP)은 절연물질에 의해 제공될 수 있다. 주변 구조물(110)의 최상부 표면은 평면(CP)을 제공할 수 있다. 주변 구조물(110)의 최상부 표면은 절연물질 또는 도전물질일 수 있다. 제1평면(CP1)과 제2평면(CP2)은 절연물질 또는 도전물질일 수 있다. 제1평면(CP1)은 도전물질일 수 있고, 제2평면(CP2)은 절연물질일 수 있다.
2개의 메모리 셀 어레이(MCAL, MCAU)는 주변 구조물(110)의 평면(CP)보다 상부에 배열될 수 있다. 설명의 편의를 위해 2개의 메모리 셀 어레이(MCAL, MCAU)는 하위 메모리셀어레이(Lower memory cell array, MCAL) 및 상위 메모리셀어레이(Upper memory cell array, MCAU)라고 약칭하기로 한다. 2개의 메모리셀어레이(MCAL, MCAU)를 하나의 페어(pair)로서 복수의 페어를 주변 구조물(110) 상에 제3방향(D3)을 따라 수평하게 배열할 수도 있다. 예컨대, 도 2 및 도 3을 참조하면, 하위 메모리셀어레이들(MCAL1, MCAL2)이 제3방향(D3)을 따라 수평하게 배열될 수 있고, 상위 메모리셀어레이들(MCAU1, MCAU2)이 제3방향(D3)을 따라 수평하게 배열될 수 있다.
메모리셀어레이스택(MCA)은 복수의 워드라인(WLL1, WLL2, WLU1, WLU2, WLL3, WLU3), 복수의 비트라인(BL1, BL2, BL3, BL4), 복수의 메모리셀(MCL1, MCL2, MCL3, MCL4, MCL5, MCL6, MCU1, MCU2, MCU3, MCU4, MCU5, MCU6) 및 복수의 플레이트라인(PL1, PL2)을 포함할 수 있다. 단, 워드라인의 갯수, 비트라인의 갯수, 메모리셀의 갯수 및 플레이트라인의 갯수는 일 예이며, 이것으로 한정되지 않을 수 있다.
하위 메모리셀어레이(MCAL)는 복수의 워드라인(WLL1, WLL2, WLL3), 복수의 비트라인(BL1, BL2, BL3, BL4), 복수의 메모리셀(MCL1, MCL2, MCL3, MCL4, MCL5, MCL6) 및 복수의 플레이트라인(PL1, PL2)을 포함할 수 있다. 상위 메모리셀어레이(MCAU)은 복수의 워드라인(WLU1, WLU2, WLU3), 복수의 비트라인(BL1, BL2, BL3, BL4), 복수의 메모리셀(MCU1, MCU2, MCU3, MCU4, MCL5, MCL6) 및 복수의 플레이트라인(PL1, PL2)을 포함할 수 있다.
복수의 비트라인(BL1, BL2, BL3, BL4)은 주변 구조물(110)의 평면(CP)으로부터 수직한 제1방향(D1)으로 연장될 수 있다. 비트라인들(BL1, BL2, BL3, BL4)은 주변 구조물(110)의 평면(CP)에 직접 접촉할 수 있다. 비트라인들(BL1, BL2, BL3, BL4)은 평면(CP)으로부터 수직 배향(Vertically oriented)될 수 있다. 비트라인들(BL1, BL2, BL3, BL4)은 수직형 비트라인(Vertical Bitline, VBL)이라고 지칭할 수 있다. 비트라인들(BL1, BL2, BL3, BL4)은 서로 평행할 수 있다. 비트라인들(BL1, BL2, BL3, BL4)은 제2방향(D2) 및 제3방향(D3)을 따라 수평하게 독립적으로 배열될 수 있다. 비트라인들(BL1, BL2)은 제2방향(D2)을 따라 독립적으로 배열될 수 있다. 비트라인들(BL1, BL3)은 제3방향(D3)을 따라 독립적으로 배열될 수 있다. 비트라인들(BL2, BL4)은 제3방향(D3)을 따라 독립적으로 배열될 수 있다.
비트라인(BL1)을 기준으로 하여 살펴보면, 하나의 비트라인(BL1)에 하나의 메모리셀(MCL1)이 접속(coupled)될 수 있다. 제1방향(D1)을 따라 수직하게 배열(arrangement)되는 복수의 메모리셀(MCL1, MCU1)이 하나의 비트라인(BL1)에 접속될 수 있다. 하위 메모리셀어레이(MCAL) 및 상위 메모리셀어레이(MCAU)는 하나의 비트라인(BL1)을 공유할 수 있다. 비트라인(BL1)으로부터 제3방향(D3)으로 수평하게 이격되어 다른(another) 비트라인(BL3)이 위치할 수 있고, 다른 비트라인(BL3)은 평면(CP)으로부터 수직 배향될 수 있다. 복수의 다른(another) 메모리셀(MCL3, MCU3)이 다른 비트라인(BL3)과 플레이트라인(PL1) 사이에서 평면(CP)으로부터 수직하게 적층될 수 있다. 메모리셀들(MCL1, MCU1)은 플레이트라인(PL1) 및 비트라인(BL1)을 공유할 수 있다. 메모리셀들(MCL3, MCU3)은 플레이트라인(PL1) 및 비트라인(BL3)을 공유할 수 있다.
비트라인(BL2)을 기준으로 하여 살펴보면, 하나의 비트라인(BL2)에 하나의 메모리셀(MCL2)이 접속될 수 있다. 제1방향(D1)을 따라 수직하게 배열되는 복수의 메모리셀(MCL2, MCU2)이 하나의 비트라인(BL2)에 접속될 수 있다. 하위 메모리셀어레이(MCAL) 및 상위 메모리셀어레이(MCAU)는 하나의 비트라인(BL2)을 공유할 수 있다. 비트라인(BL2)으로부터 제3방향(D3)으로 수평하게 이격되어 다른(another) 비트라인(BL4)이 위치할 수 있고, 다른 비트라인(BL4)은 평면(CP)으로부터 수직 배향될 수 있다. 복수의 다른(another) 메모리셀(MCL4, MCU4)이 다른 비트라인(BL4)과 플레이트라인(PL1) 사이에서 평면(CP)으로부터 수직하게 적층될 수 있다. 메모리셀들(MCL2, MCU2)은 플레이트라인(PL1) 및 비트라인(BL2)을 공유할 수 있다. 메모리셀들(MCL4, MCU4)은 플레이트라인(PL1) 및 비트라인(BL4)을 공유할 수 있다.
비트라인(BL3)을 기준으로 하여 살펴보면, 하나의 비트라인(BL3)에 하나의 메모리 셀(MCL3)이 접속될 수 있다. 제1방향(D1)을 따라 수직하게 배열되는 복수의 메모리 셀(MCL3, MCU3)이 하나의 비트라인(BL3)에 접속될 수 있다. 하위 메모리셀어레이(MCAL) 및 상위 메모리셀어레이(MCAU)는 하나의 비트라인(BL3)을 공유할 수 있다.
비트라인(BL4)을 기준으로 하여 살펴보면, 하나의 비트라인(BL4)에 하나의 메모리 셀(MCL4)이 접속될 수 있다. 제1방향(D1)을 따라 수직하게 배열되는 복수의 메모리 셀(MCL4, MCU4)이 하나의 비트라인(BL4)에 접속될 수 있다. 하위 메모리셀어레이(MCAL) 및 상위 메모리셀어레이(MCAU)는 하나의 비트라인(BL4)을 공유할 수 있다.
위와 같이, 하위 메모리셀어레이(MCAL) 및 상위 메모리셀어레이(MCAU)는 각각 비트라인들(BL1, BL2, BL3, BL4)을 포함할 수 있다. 하위 메모리셀어레이(MCAL)와 상위 메모리셀어레이(MCAU)는 각각 비트라인들(BL1, BL2, BL3, BL4)을 공유할 수 있다.
복수의 워드라인(WLL1, WLL2, WLU1, WLU2, WLL3, WLU3)은 주변 구조물(110)의 표면에 대해 평행하고, 제1방향(D1)에 교차하는 제3방향(D3)으로 연장될 수 있다. 워드라인들(WLL1, WLL2, WLU1, WLU2, WLL3, WLU3)은 수평형 워드라인(Lateral Wordline)이라고 지칭할 수 있다. 워드라인들(WLL1, WLL2, WLU1, WLU2, WLL3, WLU3)은 비트라인들(BL1, BL2, BL3, BL4)과 교차하는 방향으로 배열될 수 있다. 복수의 워드라인(WLL1, WLL2, WLL3)은 제2방향(D2) 및 제3방향(D3)을 따라 동일 레벨일 수 있고, 하위 메모리셀어레이(MCAL)에 위치할 수 있다. 복수의 워드라인(WLU1, WLU2, WLU3)은 제2방향(D2) 및 제3방향(D3)을 따라 동일 레벨일 수 있고, 상위 메모리셀어레이(MCAU)에 위치할 수 있다.
워드라인(WLL1)을 기준으로 하여 살펴보면, 하나의 워드라인(WLL1)에 하나의 메모리셀(MCL1)이 접속될 수 있다. 제3방향(D3)을 따라 수평하게 배열되는 복수의 메모리셀들(MCL1, MCL3)이 하나의 워드라인(WLL1)에 접속될 수 있다.
워드라인(WLL2)을 기준으로 하여 살펴보면, 하나의 워드라인(WLL2)에 하나의 메모리셀(MCL2)이 접속될 수 있다. 제3방향(D3)을 따라 수평하게 배열되는 복수의 메모리셀들(MCL2, MCL4)이 하나의 워드라인(WLL2)에 접속될 수 있다.
워드라인(WLL3)을 기준으로 하여 살펴보면, 하나의 워드라인(WLL3)에 하나의 메모리셀(MCL5)이 접속될 수 있다. 제3방향(D3)을 따라 수평하게 배열되는 복수의 메모리셀들(MCL5, MCL6)이 하나의 워드라인(WLL3)에 접속될 수 있다.
워드라인(WLU1)을 기준으로 하여 살펴보면, 하나의 워드라인(WLU1)에 하나의 메모리셀(MCU1)이 접속될 수 있다. 제3방향(D3)을 따라 수평하게 배열되는 복수의 메모리셀들(MCU1, MCU3)이 하나의 워드라인(WLU1)에 접속될 수 있다.
워드라인(WLU2)을 기준으로 하여 살펴보면, 하나의 워드라인(WLU2)에 하나의 메모리셀(MCU2)이 접속될 수 있다. 제3방향(D3)을 따라 수평하게 배열되는 복수의 메모리셀들(MCU2, MCU4)이 하나의 워드라인(WLU2)에 접속될 수 있다.
워드라인(WLU3)을 기준으로 하여 살펴보면, 하나의 워드라인(WLU3)에 하나의 메모리셀(MCU5)이 접속될 수 있다. 제3방향(D3)을 따라 수평하게 배열되는 복수의 메모리셀들(MCU5, MCU6)이 하나의 워드라인(WLU3)에 접속될 수 있다.
상술한 바와 같이, 하위 메모리셀어레이(MCAL)는 제2방향(D2)을 따라 서로 평행하는 워드라인들(WLL1, WLL2, WLL3)을 포함할 수 있고, 상위 메모리셀어레이(MCAU)는 제2방향(D2)을 따라 서로 평행하는 워드라인들(WLU1, WLU2, WLU3)을 포함할 수 있다. 하위 메모리셀어레이(MCAL)의 워드라인들(WLL1, WLL2, WLL3)과 상위 메모리셀어레이(MCAU)의 워드라인들(WLU1, WLU2, WLU3)은 제1방향(D1)을 따라 수직하게 배열될 수 있다.
하위 메모리셀어레이(MCAL) 및 상위 메모리셀어레이(MCAU)는 하나의 플레이트라인(PL1, PL2)을 공유할 수 있다. 플레이트라인들(PL1, PL2)은 주변 구조물(110)의 평면(CP)으로부터 제1방향(D1)을 따라 수직하게 연장될 수 있다. 플레이트라인들(PL1, PL2)은 주변 구조물(110)의 평면(CP)에 직접 접촉할 수 있다. 다른 실시예에서, 플레이트라인들(PL1, PL2)은 주변 구조물(110)의 평면(CP)에 접촉하지 않을 수 있다. 플레이트라인들(PL1, PL2)은 워드라인들(WLL1, WLL2, WLL3, WLU1, WLU2, WLU3)과 교차할 수 있고, 비트라인들(BL1, BL2, BL3, BL4)과 평행할 수 있다. 플레이트라인들(PL1, PL2)은 고정 전위(예를 들면, 접지 전위)로 설정될 수 있다. 본 실시예에서, 플레이트라인들(PL1, PL2)은 주변 구조물(110)의 평면(CP)으로부터 수직한 제1방향(D1)으로 배향될 수 있고, 제1방향(D1)에 교차하는 제3방향(D3)으로 길게 연장될 수 있다. 플레이트라인들(PL1, PL2)은 평면(CP)으로부터 수직 배향(Vertically oriented)될 수 있다. 플레이트라인들(PL1, PL2)은 수직형 플레이트라인(VPL)이라고 지칭할 수 있다. 플레이트라인들(PL1, PL2)은 제1방향(D1)을 따라 수직하게 연장되면서 제3방향(D3)을 따라 수평하게 연장되는 리니어 형상(Linear-shape)의 필라일 수 있다.
비트라인들(BL1, BL2, BL3, BL4)과 플레이트라인들(PL1, PL2)은 평면(CP) 상에 서로 이격되어 위치할 수 있다. 비트라인들(BL1, BL2, BL3, BL4)과 플레이트라인들(PL1, PL2)은 평면(CP)으로부터 제1방향(D1)으로 수직하게 배향될 수 있다. 도 3을 참조하면, 비트라인들(BL1, BL2, BL3, BL4)은 제1평면(CP1)에 접속될 수 있고, 플레이트라인들(PL1, PL2)은 제2평면(CP2)에 접속될 수 있다. 비트라인들(BL1, BL2, BL3, BL4)과 플레이트라인들(PL1, PL2)은 전기적으로 절연될 수 있다.
메모리셀들(MCL1, MCL2, MCL3, MCL4, MCU1, MCU2, MCU3, MCU4) 각각은 비트라인들(BL1, BL2, BL3, BL4)과 플레이트라인들(PL1, PL2) 사이에 위치할 수 있다. 메모리셀들(MCL1, MCL2, MCL3, MCL4, MCU1, MCU2, MCU3, MCU4)은 평면(CP)에 대해 평행하는 제2방향(D2)을 따라 수평적인 배열(lateral arrangement, LA)로 위치할 수 있다. 메모리셀들(MCL1, MCL2, MCL3, MCL4, MCU1, MCU2, MCU3, MCU4)은 평면(CP)으로부터 이격되어 주변 구조물(110)보다 위에 위치할 수 있다.
메모리셀들(MCL1, MCL2, MCL3, MCL4, MCU1, MCU2, MCU3, MCU4)은 각각 비트라인들(BL1, BL2, BL3, BL4) 중 어느 하나의 비트라인, 워드라인들(WLL1, WLL2, WLU1, WLU2) 중 어느 하나의 워드라인 및 플레이트라인들(PL1, PL2) 중 어느 하나의 플레이트라인에 접속될 수 있다. 플레이트라인들(PL1, PL2)과 비트라인들(BL1, BL2, BL3, BL4)은 서로 이격될 수 있고, 플레이트라인들(PL1, PL2)과 비트라인들(BL1, BL2, BL3, BL4) 사이에 각각 메모리셀(MCL1, MCL2, MCL3, MCL4, MCU1, MCU2, MCU3, MCU4)이 위치할 수 있다.
메모리셀(MCL1)을 기준으로 하여 살펴 보면, 하나의 플레이트라인(PL1)에 하나의 메모리셀(MCL1)이 접속될 수 있다. 제1방향(D1)을 따라 수직하게 배열되는 복수의 메모리 셀(MCL1, MCU1)이 하나의 플레이트라인(PL1)에 접속될 수 있다. 제2방향(D2)을 따라 수평하게 배열되는 복수의 메모리 셀(MCL1, MCL2)이 하나의 플레이트라인(PL1)에 접속될 수 있다. 제3방향(D3)을 따라 수평하게 배열되는 복수의 메모리 셀(MCL1, MCL3)이 하나의 플레이트라인(PL1)에 접속될 수 있다.
메모리셀들(MCL1, MCL2, MCL3, MCL4, MCU1, MCU2, MCU3, MCU4)은 각각 트랜지스터(TL1, TL2, TL3, TL4, TU1, TU2, TU3, TU4) 및 캐패시터들(CL1, CL2, CL3, CL4, CU1, CU2, CU3, CU4)을 포함할 수 있다. 트랜지스터들(TL1, TL2, TL3, TL4, TU1, TU2, TU3, TU4) 및 캐패시터들(CL1, CL2, CL3, CL4, CU1, CU2, CU3, CU4)은 비트라인들(BL1, BL2, BL3, BL4)과 플레이트라인들(PL1, PL2) 사이에 위치할 수 있다. 트랜지스터들(TL1, TL2, TL3, TL4, TU1, TU2, TU3, TU4) 및 캐패시터들(CL1, CL2, CL3, CL4, CU1, CU2, CU3, CU4)은 평면(CP)에 대해 평행하는 제2방향(D2)을 따라 연장되는 수평적인 배열(LA)로 위치할 수 있다.
도 1, 도 2 및 도 3을 참조하여, 플레이트라인을 공유하는 미러형 구조(100A)를 설명한다.
메모리셀들(MCL1, MCL2)은 서로 다른 비트라인들(BL1, BL2)에 접속되면서 플레이트라인(PL1)을 공유하는 미러형 구조로 배열될 수 있다. 메모리셀들(MCL1, MCL2)은 평면(CP)에 대해 평행하는 제2방향(D2)을 따라 수평적으로 배열될 수 있다.
메모리셀들(MCL3, MCL4)은 서로 다른 비트라인들(BL3, BL4)에 접속되면서 플레이트라인(PL1)을 공유하는 미러형 구조로 배열될 수 있다. 메모리셀들(MCL3, MCL4)은 평면(CP)에 대해 평행하는 제2방향(D2)을 따라 수평적으로 배열될 수 있다.
메모리셀들(MCU1, MCU2)은 서로 다른 비트라인들(BL1, BL2)에 접속되면서 플레이트라인(PL1)을 공유하는 미러형 구조로 배열될 수 있다. 메모리셀들(MCU1, MCU2)은 평면(CP)에 대해 평행하는 제2방향(D2)을 따라 수평적으로 배열될 수 있다.
메모리셀들(MCU3, MCU4)은 서로 다른 비트라인들(BL3, BL4)에 접속되면서 플레이트라인(PL1)을 공유하는 미러형 구조로 배열될 수 있다. 메모리셀들(MCU3, MCU4)은 평면(CP)에 대해 평행하는 제2방향(D2)을 따라 수평적으로 배열될 수 있다.
도 1 및 도 4를 참조하여, 비트라인을 공유하는 미러형 구조(100B)를 설명한다.
메모리셀들(MCL2, MCL5)은 서로 다른 플레이트라인(PL1, PL2)에 접속되면서 비트라인(BL2)을 공유하는 미러형 구조로 배열될 수 있다. 메모리셀들(MCL2, MCL5)은 평면(CP)에 대해 평행하는 제2방향(D2)을 따라 수평적으로 배열될 수 있다.
메모리셀들(MCL4, MCL6)은 서로 다른 플레이트라인(PL1, PL2)에 접속되면서 비트라인(BL4)을 공유하는 미러형 구조로 배열될 수 있다. 메모리셀들(MCL4, MCL6)은 평면(CP)에 대해 평행하는 제2방향(D2)을 따라 수평적으로 배열될 수 있다.
메모리셀들(MCU2, MCU5)은 서로 다른 플레이트라인(PL1, PL2)에 접속되면서 비트라인(BL2)을 공유하는 미러형 구조로 배열될 수 있다. 메모리셀들(MCU2, MCU5)은 평면(CP)에 대해 평행하는 제2방향(D2)을 따라 수평적으로 배열될 수 있다.
메모리셀들(MCU4, MCU6)은 서로 다른 플레이트라인(PL1, PL2)에 접속되면서 비트라인(BL4)을 공유하는 미러형 구조로 배열될 수 있다. 메모리셀들(MCU4, MCU6)은 평면(CP)에 대해 평행하는 제2방향(D2)을 따라 수평적으로 배열될 수 있다.
도 1에 도시된 메모리장치(100)는 플레이트라인을 공유하는 미러형 구조(100A) 및 비트라인을 공유하는 미러형 구조(100B)를 모두 포함할 수 있다.
도 5는 도 1의 메모리장치(100)의 일부를 설명하기 위한 단면도로서, 비트라인들(BL1, BL2)과 플레이트라인들(PL1, PL2)에 접속된 메모리셀들을 설명하고 있다.
도 1 내지 도 5를 참조하면, 메모리장치(100)는 주변 구조물(110) 보다 위에 위치하는 메모리셀어레이스택(MCA)을 포함할 수 있고, 메모리셀어레이스택(MCA)은 수직하게 적층된 하위 메모리셀어레이(MCAL) 및 상위 메모리셀어레이(MCAU)을 포함할 수 있다. 메모리장치(100)는 주변 구조물(110)로부터 서로 이격되어 각각 수직 배향된 비트라인들(BL1, BL2) 및 플레이트라인들(PL1, PL2)을 포함할 수 있다.
비트라인(BL1)과 플레이트라인(PL1) 사이에 수평적인 배열로 위치하는 트랜지스터(TL1, TU1) 및 캐패시터(CL1, CU1)를 포함하는 메모리셀들(MCL1, MCU1)이 형성될 수 있다. 비트라인(BL2)과 플레이트라인(PL1) 사이에 수평적인 배열로 위치하는 트랜지스터(TL2, TU2) 및 캐패시터(CL2, CU2)를 포함하는 메모리셀들(MCL2, MCU2)이 형성될 수 있다. 비트라인(BL2)과 플레이트라인(PL2) 사이에 수평적인 배열로 위치하는 트랜지스터(TL5, TU5) 및 캐패시터(CL5, CU5)를 포함하는 메모리셀들(MCL5, MCU5)이 형성될 수 있다.
트랜지스터들(TL1, TL2, TL5, TU1, TU2, TU5)은 각각 주변 구조물(110)에 대해 수평 배향된 활성층(ACT)을 포함할 수 있고, 활성층(ACT)은 제1소스/드레인영역(T1), 채널(CH) 및 제2소스/드레인영역(T2)을 포함할 수 있다. 제1소스/드레인영역(T1), 채널(CH) 및 제2소스/드레인영역(T2)은 주변 구조물(110)에 대해 평행하는 수평적인 배열로 위치할 수 있다. 트랜지스터들(TL1, TL2, TL5, TU1, TU2, TU5)은 각각 워드라인(WLL1, WLL2, WLL3, WLU1, WLU2, WLU3)을 포함할 수 있고, 워드라인들(WLL1, WLL2, WLL3, WLU1, WLU2, WLU3)은 각각 활성층(ACT)에 대해 교차하도록 연장되는 라인 형상일 수 있다. 워드라인들(WLL1, WLL2, WLL3, WLU1, WLU2, WLU3)은 각각 활성층(ACT)을 사이에 두고 수직하게 적층되는 더블 워드라인 구조일 수 있다. 워드라인들(WLL1, WLL2, WLL3, WLU1, WLU2, WLU3)과 활성층(ACT) 사이에 게이트절연층(GD)이 형성될 수 있다.
캐패시터들(CL1, CL2, CL5, CU1, CU2, CU5)은 각각 제1노드(N1), 제2노드(N2) 및 제1노드(N1)와 제2노드(N2) 사이의 유전물질(N3)을 포함할 수 있다. 제1노드(N1), 유전물질(N3) 및 제2노드(N2)는 주변 구조물(110)에 대해 평행하는 수평적인 배열로 위치할 수 있다. 제1노드(N1)는 실린더 형상일 수 있고, 제2노드(N2)는 플레이트라인들(PL1, PL2)로부터 제1노드(N1)의 실린더 내부로 확장될 수 있다.
수직하게 적층된 하위 메모리셀들(MCL1, MCL2, MCL5)과 상위 메모리셀들(MCU1, MCU2, MCU5) 사이에 절연물질들(ILD)이 형성될 수 있다. 따라서, 메모리셀어레이스택(MCA)에서, 하위 메모리셀어레이(MCAL)와 상위 메모리셀어레이(MCAU) 사이에 절연물질들(ILD)이 위치할 수 있다. 복수의 메모리셀어레이가 적층되는 경우, 하위 메모리셀어레이들(MCAL), 절연물질들(ILD) 및 상위 메모리셀어레이들(MCAU)이 교번하여 수직하게 적층될 수 있다.
도 6은 메모리셀어레이스택(MCA)의 하위 메모리셀어레이(MCAL)을 설명하기 위한 평면도이다.
도 1 내지 도 6을 참조하면, 하위 메모리셀어레이(MCAL)은 주변 구조물(110)로부터 서로 이격되어 각각 수직 배향된 비트라인들(BL1, BL2, BL3, BL4) 및 플레이트라인들(PL1, PL2)을 포함할 수 있다.
비트라인(BL1)과 플레이트라인(PL1) 사이에 수평적인 배열(LA)로 위치하는 트랜지스터(TL1) 및 캐패시터(CL1)를 포함하는 메모리셀(MCL1)이 형성될 수 있다. 비트라인(BL3)과 플레이트라인(PL1) 사이에 수평적인 배열(LA)로 위치하는 트랜지스터(TL3) 및 캐패시터(CL3)를 포함하는 메모리셀(MCL3)이 형성될 수 있다. 비트라인(BL2)과 플레이트라인(PL1) 사이에 수평적인 배열(LA)로 위치하는 트랜지스터(TL2) 및 캐패시터(CL2)를 포함하는 메모리셀(MCL2)이 형성될 수 있다. 비트라인(BL4)과 플레이트라인(PL1) 사이에 수평적인 배열(LA)로 위치하는 트랜지스터(TL4) 및 캐패시터(CL4)를 포함하는 메모리셀(MCL4)이 형성될 수 있다.
비트라인(BL2)과 플레이트라인(PL2) 사이에 수평적인 배열(LA)로 위치하는 트랜지스터(TL5) 및 캐패시터(CL5)를 포함하는 메모리셀(MCL5)이 형성될 수 있다. 비트라인(BL4)과 플레이트라인(PL2) 사이에 수평적인 배열(LA)로 위치하는 트랜지스터(TL6) 및 캐패시터(CL6)를 포함하는 메모리셀(MCL6)이 형성될 수 있다.
트랜지스터들(TL1, TL2, TL3, TL4, TL5, TL6)은 각각 주변 구조물(110)에 대해 수평 배향된 활성층(ACT)을 포함할 수 있고, 활성층(ACT)은 제1소스/드레인영역(T1), 채널(CH) 및 제2소스/드레인영역(T2)을 포함할 수 있다. 제1소스/드레인영역(T1), 채널(CH) 및 제2소스/드레인영역(T2)은 주변 구조물(110)에 대해 평행하는 수평적인 배열(LA)로 위치할 수 있다. 트랜지스터들(TL1, TL2, TL3, TL4, TL5, TL6)은 각각 워드라인(WLL1, WLL2, WLL3)을 포함할 수 있고, 워드라인들(WLL1, WLL2, WLL3)은 각각 활성층(ACT)에 대해 교차하도록 연장되는 라인 형상일 수 있다. 워드라인들(WLL1, WLL2, WLL3)은 각각 활성층(ACT)을 사이에 두고 수직하게 적층되는 더블 워드라인 구조일 수 있다. 트랜지스터들(TL1, TL3)은 워드라인(WLL1)을 공유할 수 있고, 트랜지스터들(TL2, TL4)은 워드라인(WLL2)을 공유할 수 있으며, 트랜지스터들(TL5, TL6)은 워드라인(WLL3)을 공유할 수 있다.
캐패시터들(CL1, CL2, CL3, CL4, CL5, CL6)은 각각 제1노드(N1), 제2노드(N2) 및 제1노드(N1)와 제2노드(N2) 사이의 유전물질(N3)을 포함할 수 있다. 제1노드(N1), 유전물질(N3) 및 제2노드(N2)는 주변 구조물(110)에 대해 평행하는 수평적인 배열로 위치할 수 있다. 제1노드(N1)는 실린더 형상일 수 있고, 제2노드(N2)는 플레이트라인(PL1, PL2)으로부터 제1노드(N1)의 실린더 내부로 확장될 수 있다.
도 7은 메모리셀의 상세 내용을 나타내는 사시도이다. 도 8은 도 7의 A1-A1'방향에 따른 단면도이다. 도 9은 도 7의 A2-A2'방향에 따른 평면도이다. 도 10은 캐패시터의 상세 사시도이다. 도 7 내지 도 10은 메모리셀(MCL1)을 설명한다.
도 7 내지 도 10을 참조하면, 비트라인(BL1)과 플레이트라인(PL1) 사이에서 메모리셀(MCL1)이 주변 구조물(110)의 평면(CP)에 대해 평행하는 제2방향(D2)을 따라 수평적인 배열(LA)로 위치할 수 있다.
메모리셀(MCL1)은 트랜지스터(TL1) 및 캐패시터(CL1)를 포함할 수 있고, 트랜지스터(TL1) 및 캐패시터(CL1)는 주변 구조물(110)의 평면(CP)에 대해 평행하는 제2방향(D2)을 따라 연장되는 수평적인 배열(LA)로 위치할 수 있다.
트랜지스터(TL1)는 활성층(ACT), 게이트절연층(GD), 워드라인(WLL1)을 포함할 수 있다. 워드라인(WLL1)은 상부 워드라인(G1) 및 하부 워드라인(G2)을 포함할 수 있다.
활성층(ACT)은 비트라인(BL1)에 접속된 제1소스/드레인영역(T1), 캐패시터(CL1)에 접속된 제2소스/드레인영역(T2) 및 제1소스/드레인영역(T1)과 제2소스/드레인영역(T2) 사이에 위치하는 채널(CH)을 포함할 수 있다. 활성층(ACT)은 비트라인(BL1)과 캐패시터(CL1) 사이에서 제2방향(D2)을 따라 수평적으로 배향될 수 있다. 활성층(ACT)은 평판 현상일 수 있다. 따라서, 제1소스/드레인영역(T1), 채널(CH) 및 제2소스/드레인영역(T2)은 평면(CP)에 대해 평행하는 제2방향(D2)을 따라 배향되는 수평적인 배열(LA)로 위치할 수 있다. 활성층(ACT) 내에 제1소스/드레인영역(T1), 제2소스/드레인영역(T2) 및 채널(CH)이 형성될 수 있다. 활성층(ACT)은 반도체물질을 포함할 수 있다. 활성층(ACT)은 도프드 폴리실리콘, 언도프드 폴리실리콘 또는 비정질 실리콘을 포함할 수 있다. 제1소스/드레인영역(T1) 및 제2소스/드레인영역(T2)은 N형 불순물 또는 P형 불순물로 도핑되어 있을 수 있다. 제1소스/드레인영역(T1) 및 제2소스/드레인영역(T2)은 동일 도전형 불순물로 도핑될 수 있다. 제1소스/드레인영역(T1) 및 제2소스/드레인영역(T2)은 아세닉(Arsenic, As), 포스포러스(Phosphorus, P), 보론(Boron, B), 인듐(Indium, In) 및 이들의 조합으로부터 선택된 적어도 어느 하나의 불순물을 포함할 수 있다. 일부 실시예에서, 채널(CH)은 도전형 불순물로 도핑되어 있을 수 있다. 도 9를 참조하면, 제3방향(D3)에 따른 채널(CH)의 폭이 제1 및 제2소스/드레인영역(T1, T2)의 폭보다 더 클 수 있다.
상부 워드라인(G1)과 하부 워드라인(G2)은 하나의 쌍을 이룰 수 있다. 상부 워드라인(G1)과 하부 워드라인(G2)은 채널(CH)을 사이에 두고 제1방향(D1)을 따라 수직하게 스택되며, 제3방향(D3)을 따라 길게 연장될 수 있다. 상부 워드라인(G1) 및 하부 워드라인(G2)은 평면(CP)에 대해 평행하고, 제2방향(D2)에 직교하는 제3방향(D3)을 따라 연장될 수 있다. 상부 워드라인(G1) 및 하부 워드라인(G2)은 제3방향(D3)을 따라 연장되는 라인 형상(Line-shape)일 수 있다. 한 쌍의 상부 워드라인(G1)과 하부 워드라인(G2)은 수직하게 스택된 더블 게이트(Vertically stacked double gate)를 구성할 수 있다. 상부 워드라인(G1)과 하부 워드라인(G2)은 실리콘-베이스 물질, 금속-베이스 물질 또는 이들의 조합을 포함할 수 있다. 상부 워드라인(G1)과 하부 워드라인(G2)은 폴리실리콘, 티타늄질화물, 텅스텐, 알루미늄, 구리, 텅스텐실리사이드, 티타늄실리사이드, 니켈실리사이드, 코발트실리사이드 또는 이들의 조합을 포함할 수 있다. 상부 워드라인(G1)과 하부 워드라인(G2)은 동일한 전위로 설정될 수 있고, 일측 끝단에서 서로 전기적으로 접속될 수 있다. 상부 워드라인(G1) 및 하부 워드라인(G2)은 제2방향(D2)에 따른 폭이 서로 동일할 수 있고, 또한 제3방향(D3)에 따른 길이가 서로 동일할 수 있다. 상부 워드라인(G1) 및 하부 워드라인(G2)은 동일한 두께를 가질 수 있다. 상부 워드라인(G1), 하부 워드라인(G2) 및 활성층(ACT)은 동일 두께이거나 서로 다른 두께일 수 있다. 상부 워드라인(G1)의 양측 에지와 하부 워드라인(G2)의 양측 에지는 서로 정렬될 수 있다. 다른 실시예에서, 상부 워드라인(G1)의 양측 에지와 하부 워드라인(G2)의 양측 에지는 서로 비-정렬될 수 있다. 상부 워드라인(G1) 및 하부 워드라인(G2)은 제1방향(D1)을 따라 활성층(ACT)의 채널(CH)에 수직하게 오버랩될 수 있다. 상부 워드라인(G1) 및 하부 워드라인(G2)은 활성층(ACT)의 상부 및 하부를 부분적으로 커버링할 수 있다. 상부 워드라인(G1) 및 하부 워드라인(G2)은 활성층(ACT)과는 다른 물질로 형성될 수 있다. 상부 워드라인(G1)과 하부 워드라인(G2)은 쌍을 이룰 수 있다. 상부 워드라인(G1)과 하부 워드라인(G2)을 포함하는 한 쌍의 워드라인을 형성하므로, 워드라인 저항을 낮출 수 있다. 아울러, 한 쌍의 상부 워드라인(G1)과 하부 워드라인(G2)을 형성하므로, 수직하게 이웃하는 메모리셀들 간의 간섭을 방지할 수 있다.
게이트절연층(GD)은 활성층(ACT)의 상부 표면 및 하부 표면에 각각 형성될 수 있다. 게이트절연층(GD)은 제1절연부(GD1) 및 제2절연부(GD2)를 포함할 수 있다. 제1절연부(GD1)는 상부 워드라인(G1)과 채널(CH) 사이에 형성될 수 있고, 제2절연부(GD2)는 하부 워드라인(G2)과 채널(CH) 사이에 형성될 수 있다. 제1절연부(GD1)는 제2절연부(GD2)로부터 불연속될 수 있다. 제1절연부(GD1)와 제2절연부(GD2)는 동일 두께일 수 있고, 동일 물질로 형성될 수 있다. 게이트절연층(GD)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 게이트절연층(GD)은 활성층(ACT)의 열산화에 의해 형성될 수 있다. 다른 실시예에서, 게이트절연층(GD)은 고유전율 물질(High-k material)을 포함할 수 있고, 고유전율 물질은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 란탄산화물(La2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 게이트절연층(GD)은 실리콘산화물과 고유전율 물질의 스택을 포함할 수 있고, 실리콘산화물은 채널(CH)에 직접 접촉할 수 있고, 고유전율 물질은 상부 및 하부 워드라인(G1, G2)에 직접 접촉할 수 있다.
캐패시터(CL1)는, 트랜지스터(TL1)에 접속된 제1노드(N1), 플레이트라인(PL1)에 접속된 제2노드(N2) 및 제1노드(N1)와 제2노드(N2) 사이의 유전물질(N3)을 포함할 수 있다. 제1노드(N1), 유전물질(N3) 및 제2노드(N2)는 평면(CP)에 대해 평행하는 수평적인 배열로 위치할 수 있다.
캐패시터(CL1)의 제1노드(N1)는 3차원 구조를 갖되, 3차원 구조의 제1노드(N1)는 평면(CP)에 대해 평행하는 수평적 3차원 구조일 수 있다. 3차원 구조의 예로서, 캐패시터(CL1)의 제1노드(N1)는 실린더 형상(Cylinder shape), 필라 형상(Pillar shape) 또는 필라 형상과 실린더 형상이 머지된(Merged) 필린더 형상(Pylinder shape)을 가질 수 있다. 제1노드(N1)는 폴리실리콘, 금속, 귀금속, 금속질화물, 도전성 금속산화물, 도전성 귀금속산화물, 금속탄화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1노드(N1)는 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 백금(Pt), 몰리브덴(Mo), 몰리브덴산화물(MoO), 티타늄질화물/텅스텐(TiN/W) 스택, 텅스텐질화물/텅스텐(WN/W) 스택을 포함할 수 있다.
캐패시터(CL1)의 제2노드(N2)는 플레이트라인(PL1)으로부터 평면(CP)에 대해 평행하는 제2방향(D2)으로 연장된 브랜치 형상(Branch shape)일 수 있다. 유전물질(N3)은 브랜치 형상의 제2노드(N2)를 에워싸는 형상이며, 제1노드(N1)는 유전물질(N3)을 사이에 두고 제2노드(N2)를 에워싸는 형상일 수 있다. 예를 들어, 실린더 형상의 제1노드(N1)는 트랜지스터(TL1)의 제2소스/드레인영역(T2)에 전기적으로 접속될 수 있고, 제1노드(N1)의 실린더 내부에 제2노드(N2)가 위치할 수 있으며, 제2노드(N2)는 플레이트라인(PL1)에 전기적으로 접속될 수 있다.
도 10을 참조하면, 캐패시터(CL1)의 제2노드(N2)는 플레이트라인(PL1)에 접속된 외부(Outer) 제2노드들(N21, N22, N23, N24)을 더 포함할 수 있다. 외부 제2노드들(N21, N22, N23, N24)은 유전물질(N3)을 사이에 두고 제1노드(N1)의 외측에 위치할 수 있다. 제2노드(N2)는 '내부(Inner) 제2노드'라고 약칭할 수 있고, 내부 제2노드(N2)는 제1노드(N1)의 실린더 내부에 위치할 수 있다.
외부 제2노드들(N21, N22, N23, N24)은 제1노드(N1)의 실린더 외벽을 에워싸도록 위치할 수 있다. 외부 제2노드들(N21, N22, N23, N24)은 서로 연속될 수 있다.
캐패시터(CL1)는 MIM(Metal-Insulator-Metal) 캐패시터를 포함할 수 있다. 제1노드(N1)와 제2노드들(N2, N21, N22, N23, N24)은 금속-베이스 물질(Metal-base material)을 포함할 수 있고, 유전물질(N3)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 유전물질(N3)은 실리콘산화물보다 높은 유전율을 갖는 고유전 물질(High-k material)을 포함할 수 있다. 실리콘산화물(SiO2)은 약 3.9의 유전율을 가질 수 있고, 유전물질(N3)은 4 이상의 유전율을 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 약 20 이상의 유전율을 가질 수 있다. 고유전율 물질은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 란탄산화물(La2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전물질(N3)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다.
제1노드(N1)와 제2노드들(N2, N21, N22, N23, N24)은 금속, 귀금속, 금속질화물, 도전성 금속산화물, 도전성 귀금속산화물, 금속탄화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1노드(N1)와 제2노드들(N2, N21, N22, N23, N24)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 백금(Pt), 몰리브덴(Mo), 몰리브덴산화물(MoO), 티타늄질화물/텅스텐(TiN/W) 스택, 텅스텐질화물/텅스텐(WN/W) 스택을 포함할 수 있다. 제1노드(N1) 및 제2노드들(N2, N21, N22)은 금속-베이스 물질과 실리콘-베이스 물질의 조합을 포함할 수도 있다. 예를 들어, 제2노드들(N2, N21, N22, N23, N24)은 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN)의 스택일 수 있다.
유전물질(N3)은 지르코늄-베이스 산화물(Zr-base oxide)로 형성될 수 있다. 유전물질(N3)은 지르코늄산화물(ZrO2)을 포함하는 스택 구조일 수 있다. 지르코늄산화물(ZrO2)을 포함하는 스택 구조는 ZA(ZrO2/Al2O3) 스택 또는 ZAZ(ZrO2/Al2O3/ZrO2) 스택을 포함할 수 있다. ZA 스택은 지르코늄산화물(ZrO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조로서, 지르코늄산화물(ZrO2)은 제1노드(N1)에 접촉할 수 있고, 알루미늄산화물(Al2O3)은 제2노드(N2)에 접촉할 수 있다. ZAZ 스택은 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3) 및 지르코늄산화물(ZrO2)이 순차적으로 적층된 구조일 수 있다. ZA 스택 및 ZAZ 스택은 지르코늄산화물-베이스층(ZrO2-base layer)이라고 지칭될 수 있다. 다른 실시예에서, 유전물질(N3)은 하프늄-베이스 산화물(Hf-base oxide)로 형성될 수 있다. 유전물질(N3)은 하프늄산화물(HfO2)을 포함하는 스택 구조일 수 있다. 하프늄산화물(HfO2)을 포함하는 스택 구조는 HA(HfO2/Al2O3) 스택 또는 HAH(HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. HA 스택은 하프늄산화물(HfO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조로서, 하프늄산화물(HfO2)은 제1노드(N1)에 접촉할 수 있고, 알루미늄산화물(Al2O3)은 제2노드(N2)에 접촉할 수 있다. HAH 스택은 하프늄산화물(HfO2), 알루미늄산화물(Al2O3) 및 하프늄산화물(HfO2)이 순차적으로 적층된 구조일 수 있다. HA 스택 및 HAH 스택은 하프늄산화물-베이스층(HfO2-base layer)이라고 지칭될 수 있다. ZA 스택, ZAZ 스택, HA 스택 및 HAH 스택에서 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 밴드갭(Band gap)이 클 수 있다. 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 유전율이 낮을 수 있다. 따라서, 유전물질(N3)은 고유전율물질 및 고유전물질보다 밴드갭이 큰 고밴드갭물질(High band gap material)의 스택을 포함할 수 있다. 유전물질(N3)은 알루미늄산화물(Al2O3) 외에 다른 고밴드갭물질로서 실리콘산화물(SiO2)을 포함할 수도 있다. 유전물질(N3)은 고밴드갭물질을 포함하므로써 누설전류가 억제될 수 있다. 고밴드갭물질은 극히 얇을 수 있다. 고밴드갭물질은 고유전율 물질보다 얇을 수 있다.
다른 실시예에서, 유전물질(N3)은 고유전율 물질과 고밴드갭 물질이 번갈아 적층된 라미네이트 구조(Laminated structure)를 포함할 수 있다. 예컨대, ZAZA(ZrO2/Al2O3/ZrO2/Al2O3), ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2), HAHA(HfO2/Al2O3/HfO2/Al2O3) 또는 HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)를 포함할 수 있다. 위와 같은 라미네이트 구조에서, 알루미늄산화물(Al2O3)은 극히 얇을 수 있다.
다른 실시예에서, 유전물질(N3)은 지르코늄산화물, 하프늄산화물, 알루미늄산화물을 포함하는 스택 구조, 라미네이트구조 또는 상호 믹싱 구조를 포함할 수 있다.
다른 실시예에서, 제1노드(N1)와 유전물질(N3) 사이에 누설전류 개선을 위한 계면제어층이 더 형성될 수 있다. 계면제어층은 티타늄산화물(TiO2)을 포함할 수 있다. 계면제어층은 제2노드(N2)와 유전물질(N3) 사이에도 형성될 수 있다.
비트라인(BL1) 및 플레이트라인(PL1)은, 실리콘-베이스 물질(Silicon-base material), 금속-베이스 물질(Metal-base material) 또는 이들의 조합을 포함할 수 있다. 비트라인(BL1)은 폴리실리콘, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 비트라인(BL1)은 N형 불순물이 도핑된 폴리실리콘 또는 티타늄질화물(TiN)을 포함할 수 있다. 비트라인(BL1)은 티타늄질화물 및 텅스텐의 스택(TiN/W)을 포함할 수 있다. 비트라인(BL1)과 트랜지스터(TL1)의 제1소스/드레인영역(T1) 사이에 금속실리사이드와 같은 오믹콘택(Ohmic contact)이 더 형성될 수 있다. 플레이트라인(PL1)은 제2노드들(N2, N21, N22, N23, N24)과 동일한 물질로 형성될 수도 있다. 플레이트라인(PL1)은 제2노드들(N2, N21, N22, N23, N24)은 동시에 형성될 수 있다.
비트라인(BL1)은 평면(CP)으로부터 제1방향(D1)으로 수직하게 연장된 필라(Pillar) 형상일 수 있다. 제2방향(D2)에 따른 비트라인(BL1)의 횡단면은 원형(circle-shape) 또는 타원형(oval-shape)일 수 있다. 필라 형상의 비트라인(BL1)은 저항을 낮출 수 있다.
플레이트라인(PL1)은 평면(CP)으로부터 제1방향(D1)으로 수직하게 연장된 리니어 형상 필라(Linear-shape Pillar)일 수 있다. 제2방향(D2)에 따른 플레이트라인(PL1)의 횡단면은 사각형(rectanglular-shape)일 수 있다. 제3방향(D3)에 따른 플레이트라인(PL1)은 길게 연장된 리니어 형상의 사각형일 수 있다.
상술한 바에 따르면, 상부 워드라인(G1) 및 하부 워드라인(G2)은 비트라인(BL1) 및 플레이트라인(PL1)으로부터 수평적으로 이격되어 형성될 수 있다. 이에 따라, 워드라인(WLL1)과 캐패시터(CL1)간의 기생캐패시턴스를 감소시킬 수 있고, 워드라인(WLL1)과 비트라인(BL1)간의 기생캐패시턴스를 감소시킬 수 있다.
도 7 내지 도 10의 메모리셀(MCL1)을 형성하는 방법은 트랜지스터(TL1)를 형성하는 공정, 비트라인(BL1)을 형성하는 공정, 캐패시터(CL1)를 형성하는 공정, 플레이트라인(PL1)을 형성하는 공정을 포함할 수 있다.
트랜지스터(TL1)를 형성하는 공정을 설명하면 다음과 같다. 먼저, 주변 구조물(110)의 평면(CP)으로부터 수직하게 이격되도록 활성층(ACT)을 형성하고, 활성층(ACT)의 상부와 하부에 각각 게이트절연층(GD)을 형성할 수 있다. 다음으로, 게이트절연층(GD) 상에 상부 워드라인(G1) 및 하부 워드라인(G2)을 형성할 수 있다. 다음으로, 활성층(ACT) 내에 불순물의 이온주입을 통해 제1소스/드레인영역(T1) 및 제2소스/드레인영역(T2)을 형성할 수 있다.
비트라인(BL1)은 주변 구조물(110)의 평면(CP)으로부터 수직하게 배향되도록 형성할 수 있다. 비트라인(BL1)은 제1소스/드레인영역(T1)에 접속되도록 형성할 수 있다.
캐패시터(CL1)를 형성하는 공정을 설명하면 다음과 같다. 먼저, 제2소스/드레인영역(T2)에 접속되도록 제1노드(N1)를 형성할 수 있다. 다음으로, 제1노드(N1) 상에 유전물질(N3)을 형성할 수 있다. 다음으로, 유전물질(N3) 상에 제2노드(N2)를 형성할 수 있다. 제2노드(N2)를 형성하는 동안에 플레이트라인(PL1)을 형성할 수 있다. 플레이트라인(PL1)은 주변 구조물(110)의 평면(CP)으로부터 수직하게 배향될 수 있다.
도 11a 내지 도 11c는 다른 실시예에 따른 3차원 구조의 캐패시터의 제1노드를 설명하기 위한 도면이다. 도 11a는 필라 형상의 제1노드(LP)를 도시하고 있으며, 도 11b 및 도 11c는 필린더 형상의 제1노드(N1)를 도시하고 있다.
도 11a에서, 제1노드(N1)는 수평형 필라(Lateral pillar, LP)일 수 있다. 수평형 필라(LP)는 금속-베이스 물질, 실리콘-베이스 물질 또는 이들의 조합을 포함할 수 있다. 예컨대, 수평형 필라(LP)는 티타늄질화물 단독으로 형성되거나 티타늄질화물과 폴리실리콘의 스택으로 형성될 수 있다.
도 11b 및 도 11c에 도시된 바와 같이, 필린더 형상의 제1노드(N1)는 평면(CP)에 대해 평행하는 수평형 실린더(LC) 및 수평형 필라(LP)를 포함할 수 있다. 도 11b를 참조하면, 수평형 실린더(LC) 내에 수평형 필라(LP)가 위치할 수 있다. 수평형 실린더(LC)의 수평적 길이는 수평형 필라(LP)의 수평적 길이보다 길 수 있다. 예컨대, 수평형 실린더(LC)의 입구는 수평형 필라(LP)로 채워지지 않을 수 있다. 도 11c를 참조하면, 수평형 필라(LP) 상에 수평형 실린더(LC)가 수평적 배열로 형성될 수 있다.
도 11b에서, 수평형 실린더(LC) 및 수평형 필라(LP)는 동일 물질이거나 서로 다른 물질일 수 있다. 수평형 실린더(LC) 및 수평형 필라(LP)는 금속-베이스 물질, 실리콘-베이스 물질 또는 이들의 조합을 포함할 수 있다. 예를 들어, 수평형 실린더(LC)는 티타늄질화물일 수 있고, 수평형 필라(LP)는 폴리실리콘일 수 있다.
도 11c에서, 수평형 실린더(LC) 및 수평형 필라(LP)는 동일 물질이거나 서로 다른 물질일 수 있다. 수평형 실린더(LC) 및 수평형 필라(LP)는 금속-베이스 물질, 실리콘-베이스 물질 또는 이들의 조합을 포함할 수 있다. 예를 들어, 수평형 실린더(LC) 및 수평형 필라(LP)는 티타늄질화물일 수 있다. 또한, 수평형 실린더(LC)는 티타늄질화물일 수 있고, 수평형 필라(LP)는 폴리실리콘일 수 있다.
도 12a 및 도 12b는 다른 실시예에 따른 메모리장치(200, 200')를 설명하기 위한 도면이다.
도 12a 및 도 12b를 참조하면, 메모리 장치(200, 200')는 주변회로부(210) 및 메모리셀어레이스택(MCA)을 포함할 수 있다. 메모리셀어레이스택(MCA)은 도 1의 메모리셀어레이스택(MCA)과 동일할 수 있다.
도 12a를 참조하면, 메모리셀어레이스택(MCA)은 주변회로부(210)보다 위에 위치할 수 있다. 주변회로부(210)는 도 1의 주변 구조물(110)에 대응될 수 있다. 따라서, 메모리 장치(200)는 PUC(Peripheral circuit Under Cell) 구조가 될 수 있다.
도 12b를 참조하면, 메모리셀어레이스택(MCA)은 주변회로부(210)보다 아래에 위치할 수 있다. 주변회로부(210)는 도 1의 주변 구조물(110)에 대응될 수 있다. 예를 들어, 도 1에서, 주변 구조물(110)이 메모리셀어레이스택(MCA)보다 위에 적층될 수 있다. 따라서, 메모리 장치(200')는 CUP(Cell Under Peripheral circuit) 구조가 될 수 있다.
도 12a 및 도 12b에서, 주변 회로부(210)는, 메모리셀어레이스택(MCA)의 동작(operation)을 제어(contrcol)하기 위한 적어도 하나 이상의 제어회로(control circuit)를 포함할 수 있다. 적어도 하나 이상의 제어회로는 리드/라이트(read/write) 동작시 메모리셀어레이스택(MCA)을 구동하기 위한 회로를 지칭할 수 있다. 주변회로부(210)는 센스앰프(sense amplifier, SA), 서브워드라인드라이버(sub-word line driver, SWD) 등을 포함할 수 있다. 주변회로부(210)는, N-채널 트랜지스터, P-채널 트랜지스터, CMOS 회로 또는 이들의 조합을 포함할 수 있다. 주변회로부(210)는
예를 들어, 주변 회로부(210)는 반도체 기판(211) 및 반도체 기판(211)의 표면에 센스 앰프(212)가 배열되는 구조일 수 있다. 센스 앰프(212)는 반도체 기판(211)을 채널로 하는 트랜지스터들(SA_T)을 포함할 수 있고, 트랜지스터들(SA_T)은 채널이 반도체 기판(211)의 표면에 평행한 플라나 채널 트랜지스터(Planar channel transistor)일 수 있다. 센스 앰프(211) 내의 트랜지스터 구조는 플라나 채널 트랜지스터 외에 리세스채널 트랜지스터(Recess channel transistor), 매립게이트 트랜지스터(Buried gate transistor), 핀채널 트랜지스터 (Fin channel transistor, FinFET) 등을 포함할 수도 있다.
메모리셀어레이스택(MCA)의 비트라인들(BL)은 센스앰프(211)의 트랜지스터들(SA_T)에 전기적으로 접속될 수 있다. 비트라인들(BL)과 트랜지스터(SA_T)는 멀티레벨금속배선(MLM, 213)을 통해 상호 접속될 수도 있다. 다층 레벨 금속배선(MLM, 213)은 다마신 프로세스에 의해 형성될 수 있다.
도시하지 않았으나, 또다른 실시예로서, 메모리 장치(200, 200')는 제1반도체 기판 및 제1반도체기판에 본딩된 제2반도체기판을 포함할 수 있다. 메모리셀어레이스택(MCA)은 제1반도체기판 상에 형성될 수 있고, 주변회로부(210)는 제2반도체 기판 상에 형성될 수 있다. 제1반도체기판과 제2반도체기판은 각각 도전성 본딩패드들(Conductive bonding pad)을 포함할 수 있고, 도전성 본딩패드들을 통해 제1반도체기판과 제2반도체기판이 본딩될 수 있다. 이에 따라, 메모리셀어레이스택(MCA)과 주변회로부(210)가 전기적으로 접속될 수 있다.
도 13은 실시예에 따른 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다. 도 14a는 도 13의 일부분(300)을 설명하기 위한 상세도면이다. 도 14b는 도 14a의 A-A'선에 따른 단면도이다. 도 15 및 도 16은 어느 하나의 메모리셀매트와 주변회로부간의 연결관계를 설명하기 위한 도면이다. 메모리장치는 복수의 메모리셀매트를 포함할 수 있고, 메모리셀매트들은 로우(Row) 및 컬럼(column)으로 배열될 수 있다.
도 13을 참조하면, 메모리 장치(300M)는 메모리셀어레이스택(MCA)을 포함할 수 있다. 메모리셀어레이스택(MCA)은 복수의 메모리셀매트(MAT10~MAT40)를 포함할 수 있고, 메모리셀매트들(MAT10~MAT40)은 수직하게 적층될 수 있다. 메모리셀매트는 메모리셀어레이스택(MCA)을 구성하는 단위층의 메모리셀 어레이 매트릭스를 지칭할 수 있다. 즉, 메모리셀어레이스택(MCA)은 복수의 메모리셀매트(MAT10~MAT40)가 컬럼 방향으로 적층되면서 아울러 로우 방향으로 수평하게 배열될 수 있다.
메모리셀매트(MAT10~MAT40)는 주변회로부(PRP) 상부에 위치할 수 있다.
주변 회로부(PRP)는, 메모리셀어레이스택(MCA)의 동작(operation)을 제어(contrcol)하기 위한 적어도 하나 이상의 제어회로(control circuit)를 포함할 수 있다. 적어도 하나 이상의 제어회로는 센스앰프(Sense amplifier), 서브워드라인드라이버회로(SWD), 리프레시 회로(refresh circuit), 프리차아지회로(pre-charge circuit), 컬럼어드레스회로(column address circuit), 로우/컬럼 리페어회로(row/column repair circuit), 로우-컬럼 제어회로(row-column control circuit), 테스트모드회로(test mode circuit), 데이터드라이버회로(data driver circuit) 또는 아날로그 회로(analog circuit)를 포함할 수 있다.
메모리셀매트(MAT10~MAT40) 각각은 동일 레벨(즉, 수평 레벨)에 배열된 복수의 메모리셀을 포함할 수 있다. 메모리셀은 DRAM 메모리셀을 포함할 수 있다. 메모리셀에 대한 설명은 전술한 실시예들을 참조하기로 한다. 예를 들어, 메모리셀 각각은 주변회로부(PRP)보다 높은 레벨에서 수직 배향된 비트라인, 주변회로부(PRP)보다 높은 레벨에서 수직 배향된 플레이트라인 및 비트라인과 플레이트라인 사이의 트랜지스터 및 캐패시터를 포함할 수 있고, 트랜지스터의 활성층을 사이에 두고 수직하게 적층된 더블 구조의 워드라인을 포함할 수 있다.
메모리셀의 워드라인(WL)은 '서브워드라인(SWL)'이라고 약칭할 수 있다. 메모리셀매트(MAT)는 주변회로부(PRP)로부터 수직하게 형성될 수 있다.
도 14a는 도 13의 일부분(300)을 상세히 도시하고 있으며, 컬럼방향으로 적층된 메모리셀매트(MAT10~MAT40)의 서브워드라인들(SWL1~SWL8)을 도시하고 있다.
도 14a를 참조하면, 메모리셀매트(MAT10~MAT40) 각각은 8개의 서브워드라인들(SWL1~SWL8)을 포함할 수 있다. 이에 따라 메모리셀매트(MAT10~MAT40)의 적층구조는 수직하게 적층된 서브워드라인스택으로 이루어질 수 있다. 예를 들어, 제1서브워드라인스택(SWL1)은 4개의 서브워드라인들(SWL11~SWL14)이 수직하게 적층될 수 있다. 제2서브워드라인스택(SWL2)은 4개의 서브워드라인들(SWL21~SWL24)이 수직하게 적층될 수 있다. 제3서브워드라인스택(SWL3)은 4개의 서브워드라인들(SWL31~SWL34)이 수직하게 적층될 수 있다. 제4서브워드라인스택(SWL4)은 4개의 서브워드라인들(SWL41~SWL44)이 수직하게 적층될 수 있다. 제5서브워드라인스택(SWL5)은 4개의 서브워드라인들(SWL51~SWL54)이 수직하게 적층될 수 있다. 제6서브워드라인스택(SWL6)은 4개의 서브워드라인들(SWL61~SWL64)이 수직하게 적층될 수 있다. 제7서브워드라인스택(SWL7)은 4개의 서브워드라인들(SWL71~SWL74)이 수직하게 적층될 수 있다. 제8서브워드라인스택(SWL8)은 4개의 서브워드라인들(SWL81~SWL84)이 수직하게 적층될 수 있다. 이와 같이, 서브워드라인스택 각각은 4층 레벨로 형성될 수 있다.
각 서브워드라인스택에서, 최하위 레벨 서브워드라인들(SWL11~SWL81)로부터 최상위 레벨 서브워드라인들(SWL14~SWL84)까지 점진적으로 높이가 높아질 수 있다. 동일 레벨에 8개의 서브워드라인들이 수평하게 배열될 수 있다. 예를 들어, 최하위 레벨에 제1서브워드라인(SWL11) 내지 제8서브워드라인(SWL81)이 수평하게 배열될 수 있다.
각 서브워드라인스택의 일측 끝단부는 워드라인콘택영역(C_SWL)으로 약칭할 수 있다. 워드라인콘택영역(C_SWL)의 아래에 서브워드라인드라이버회로(SWD)가 위치할 수 있다. 서브워드라인스택 각각은 인터커넥션(STL)을 통해 서브워드라인드라이버회로(SWD)에 전기적으로 접속될 수 있다.
도 14b를 참조하면, 서브워드라인드라이버회로(SWD)는 기판(301) 상에 형성될 수 있다. 서브워드라인드라이버회로(SWD)는 복수의 서브워드라인드라이버(SWD1~SWD8)를 포함할 수 있다. 서브워드라인드라이버들(SWD1~SWD8)은 각각 인터커넥션(STL)을 통해 서브워드라인들(SWL11~SWL81)에 접속될 수 있다.
서브워드라인들(SWL11~SWL81)은 수평적으로 배열(도면부호 'LA' 참조)될 수 있다. 서브워드라인들(SWL11~SWL81)은 서브워드라인드라이버들(SWD1~SWD8)보다 위에 배치될 수 있다. 서브워드라인드라이버들(SWD1~SWD8)과 서브워드라인들(SWL1~SWL8)은 수직적으로 배열될 수 있다.
도 15는 어느 하나의 메모리셀매트(MAT10) 및 하나의 메모리셀매트(MAT10)에 대응하는 주변회로부(PRP)의 상세도이다.
도 15를 참조하면, 메모리셀매트(MAT10)는 복수의 서브워드라인을 포함할 수 있다. 예를 들어, 메모리셀매트(MAT10)는 8개의 서브워드라인(SWL1~SWL8)을 포함할 수 있다. 서브워드라인(SWL1~SWL8)은 도 5에 도시된 바와 같이, 더블 워드라인 구조일 수 있다. 이하, 설명의 편의를 위해 서브워드라인(SWL1~SWL8)은 싱글(Single)로 도시하기로 한다.
주변회로부(PRP)는 서브워드라인드라이버회로(SWD)를 포함할 수 있다. 서브워드라인드라이버회로(SWD)는 메모리셀매트(MAT)의 바로 아래에 배치될 수 있다. 예를 들어, 서브워드라인드라이버회로(SWD)는 메모리셀매트(MAT)의 양측 끝단부 아래에 배치될 수 있다.
이하, 설명의 편의를 위해 서브워드라인드라이버(SWD)를 메모리셀매트의 우측에 도시하여 설명하기로 한다.
도 16은 어느 하나의 메모리셀매트와 주변회로부의 연결관계를 설명하고 있다. 최하위 레벨 서브워드라인들(SWL11~SWL81)을 예로 들어, 서브워드라인들과 서브워드라인드라이버의 연결 관계를 설명하기로 한다. 이하, 설명의 편의를 위해 최하위 레벨 서브워드라인들은 도면 부호 "SWL1~SWL8"이라고 도시하기로 한다.
도 16을 참조하면, 서브워드라인(SWL1~SWL8)은 제1그룹서브워드라인(G1_SWL)과 제2그룹서브워드라인(G2_SWL)을 포함할 수 있다. 제1그룹서브워드라인(G1_SWL)은 4개의 서브워드라인(SWL1~SWL4)을 포함할 수 있고, 제2그룹서브워드라인(G2_SWL)은 4개의 서브워드라인(SWL5~SWL8)을 포함할 수 있다. 다른 실시예에서, 제1그룹서브워드라인(G1_SWL)은 오드 서브워드라인(Odd SWL), 즉 SWL1, SWL3, SWL5, SWL7을 포함할 수 있고, 제2그룹서브워드라인(G2_SWL)은 이븐 서브워드라인(Even SWL), 즉 SWL2, SWL4, SWL6, SWL8을 포함할 수 있다.
주변회로부(PRP)는 적어도 하나 이상의 제어회로를 포함할 수 있다. 주변회로부(PRP)는 복수의 서브워드라인드라이버회로(SWD)를 포함할 수 있다. 서브워드라인드라이버회로들(SWD)은 각각 제1그룹서브워드라인드라이버회로(G1_SWD)와 제2그룹서브워드라인드라이버회로(G2_SWD)를 포함할 수 있다. 제1그룹서브워드라인드라이버회로(G1_SWD)는 제1그룹서브워드라인(G1_SWL)을 제어하기 위한 회로일 수 있다. 제2그룹서브워드라인드라이버회로(G2_SWD)는 제2그룹서브워드라인(G2_SWL)을 제어하기 위한 회로일 수 있다.
제1그룹서브워드라인드라이버회로(G1_SWD)는 서브워드라인들(SWL1~SWL4)을 구동하기 위한 복수의 서브워드라인드라이버(SWD1~SWD4)를 포함할 수 있다. 제2그룹서브워드라인드라이버회로(G1_SWD)는 서브워드라인들(SWL5~SWL8)을 구동하기 위한 복수의 서브워드라인드라이버(SWD5~SWD8)를 포함할 수 있다. 예를 들어, 제1 내지 제4서브워드라인들(SWL1~SWL4)은 각각 제1 내지 제4서브워드라인드라이버들(SWD1~SWD4)에 의해 구동될 수 있다. 제5 내지 제8서브워드라인들(SWL5~SWL8)은 각각 제5 내지 제8서브워드라인드라이버들(SWD5~SWD8)에 의해 구동될 수 있다.
주변회로부(PRP)는 복수의 서브홀회로부(SH1~SH2)를 더 포함할 수 있다. 서브홀회로부(SH1~SH2)는 제1 및 제2그룹서브워드라인드라이버(G1_SWD, G2_SWD)를 제어하기 위한 회로일 수 있다. 서브홀회로부(SH1~SH2)는 메모리셀매트(MAT)보다 아래에 위치할 수 있다.
도 17은 도 16의 서브워드라인드라이버회로(SWD)의 등가회로도이다.
도 17는 서브워드라인드라이버회로(SWD)는 제1그룹서브워드라인드라이버회로(G1_SWD)와 제2그룹서브워드라인드라이버회로(G2_SWD)를 포함할 수 있다. 제1그룹서브워드라인드라이버회로(G1_SWD)는 4개의 서브워드라인드라이버(SWD1, SWD2, SWD3, SWD4)를 포함할 수 있다. 제2그룹서브워드라인드라이버회로(G2_SWD)는 4개의 서브워드라인드라이버(SWD5, SWD6, SWD7, SWD8)을 포함할 수 있다.
제1그룹서브워드라인드라이버회로(G1_SWD)의 4개의 서브워드라인드라이버(SWD1, SWD2, SWD3, SWD4)는 제1메인워드라인(MWL1)에 응답하여 구동할 수 있다. 제2그룹서브워드라인드라이버회로(G2_SWD)의 4개의 서브워드라인드라이버(SWD5, SWD6, SWD7, SWD8)는 제2메인워드라인(MWL2)에 응답하여 구동할 수 있다. 서브워드라인드라이버들(SWD1~SWD8)은 제1서브워드라인드라이버인에이블신호(FX0, FX2, FX4, FX6) 및 제2서브워드라인드라이버인에이블신호(FXB0, FXB2, FXB4, FXB6)에 의해 활성화되고, 활성화된 서브워드라인드라이버들(SWD1~SWD8)은 각각 서브워드라인들(SWL1~SWL8)을 구동시킬 수 있다. 제1그룹서브워드라인드라이버회로(G1_SWD)와 제2그룹서브워드라인드라이버회로(G2_SWD)는 제1서브워드라인드라이버인에이블신호(FX0, FX2, FX4, FX6) 및 제2서브워드라인드라이버인에이블신호(FXB0, FXB2, FXB4, FXB6)를 공통으로 입력받을 수 있다.
제2서브워드라인드라이버인에이블신호(FXB0~FXB6)는 제1서브워드라인드라이버인에이블신호(FX0~FX6)의 반전 신호들일 수 있다. 제1서브워드라인드라이버인에이블신호(FX0~FX6) 및 제2서브워드라인드라이버인에이블신호(FXB0~FXB6)는 제1서브홀회로부(도 16의 SH1, SH2)로부터 제공될 수 있다.
서브워드라인드라이버들(SWD1~SWD8) 각각은 하나의 PMOSFET(MP)와 2개의 NMOSFET(MN1, MN2)를 포함할 수 있다.
서브워드라인드라버(SWD5)를 예로 들어 설명하면, 서브워드라인드라이버(SWD5)는 PMOSFET(MP)와 NMOSFET(MN1)의 각 게이트가 제2메인워드라인(MWL2)에 접속되고, PMOFET(MP) 및 NMOSFET(MN1, MN2)의 각 드레인이 서브워드라인(SWL5)에 접속되고 있다. PMOSFET(MP)의 소스에 제1서브워드라인드라이버인에이블신호(FX0)가 인가되고 있다. NMOSFET(MN2)의 게이트에 제2서브워드라인드라이버인에이블신호(FXB0)가 인가되고 있다. NMOSFET(MN1, MN2)의 소스에는 접지 전위(VBBW)가 공급되어 있다.
도 18은 도 17의 서브워드라인드라이버회로(SWD)를 설명하기 위한 레이아웃도이다. 도 19는 도 18의 각 콘택들에 접속되는 인터커넥션을 설명하기 위한 도면이다. 도 18에 도시된 구성 요소들 중 콘택들을 제외한 나머지 구성요소들은 생략하고 인터커넥션 및 콘택들만을 도시하여 설명한다.
도 18 및 도 19를 참조하면, 제1,2그룹서브워드라인드라이버회로(G1_SWDL, G2_SWD)는 각각 PMOSFET 영역(300P) 및 NMOSFET 영역(300N)을 포함할 수 있다. PMOSFET 영역(300P)과 NMOSFET 영역(300N)에는 복수의 활성영역(AP1∼AP4, AN1, AN2)이 배치된다. 이때, PMOSFET 영역(300P)의 제1활성영역들(AP1∼AP4)은 바 형태로 일정 간격 이격되게 배치될 수 있다. NMOSFET 영역(300N)의 제2활성영역들(AN1, AN2)은 인접한 두 서브활성영역들의 중앙부가 연결된 ‘H’자 형태로 형성될 수 있다. 제1,2그룹서브워드라인드라이버회로(G1_SWDL, G2_SWD)는 PMOSFET 영역(300P)의 제1활성영역들(AP1∼AP4)을 서로 공유할 수 있고, NMOSFET 영역(300N)의 제2활성영역영역들(AN1, AN2)을 서로 공유할 수 있다.
PMOSFET 영역(300P)의 제1활성영역들(AP1∼AP4)과 NMOSFET 영역(300N)의 제2활성영역영역들(AN1, AN2) 상부에는 제1방향(D1)으로 진행하는 게이트들(G1, G2)이 배치된다. 이때, 게이트들(G1, G2)은 PMOSFET 영역(300P) 및 NMOSFET 영역(300N)에서 선폭이 다르게 형성될 수 있다. 예컨대, 게이트들(G1, G2)에서, PMOSFET 영역(300P)의 제1활성영역들(AP1∼AP4)을 가로지르는 부분의 선폭이 NMOSFET 영역(300N)의 제2활성영역들(AN1, AN2)을 가로지르는 부분의 선폭보다 크게 형성될 수 있다.
게이트들(G1, G2) 중에서 제2게이트(G2)는 제1그룹서브워드라인드라이버(G1_SWD)을 구동하기 위한 제1메인워드라인(MWL1)에 접속될 수 있고, 제1게이트(G1)는 제2그룹서브워드라인드라이버(G2_SWD)을 구동하기 위한 제2메인워드라인(MWL2)에 접속될 수 있다.
NMOSFET 영역(300N)의 제2활성영역들(AN1, AN2) 상에 선택게이트들(G11, G12, G13, G14)이 배치될 수 있다. 선택게이트들(G11~G14)은 제1게이트(G1)와 제2게이트(G2) 사이에 배치될 수 있고, 각각 제2서브워드라인인에이블신호(FXB0, FXB2, FXB4, FXB6)를 인가받을 수 있다.
PMOSFET 영역(300P)의 제1활성영역들(AP1∼AP4)에는 제1서브워드라인드라이버인에이블신호(FX0, FX2, FX4, FX6)에 접속되는 제1콘택들(C1~C4) 및 서브 워드라인들(SWL1~SWL8)과의 연결을 위한 제2콘택들(LP_C11~LP_C14, RP_C11~RP_C14)이 배치될 수 있다. 제1콘택들(C1~C4)은 제1게이트(G1)와 제2게이트(G2) 사이의 제1활성영역들(AP1∼AP4)의 중앙부에 배치될 수 있다. 제2콘택들(LP_C11~LP_C14, RP_C11~RP_C14)은 제1활성영역들(AP1∼AP4)의 양측 끝단부에 각각 배치될 수 있다.
제2활성영역들(AN1, AN2)에는 서브워드라인들(SWL1~SWL8)과 연결되는 제3콘택들(LN_C11~LN_C14, RN_C11~RN_C14) 및 접지전위(VBBW)와 연결되는 제4콘택들(C21~C30)이 각각 배치될 수 있다. 제3콘택들(LN_C11~LN_C14)은 제1게이트(G1)와 선택게이트(G11~G14) 사이의 제2활성영역(AN1, AN2)의 일부분에 배치될 수 있고, 제3콘택들(RN_C11~RN_C14))은 제2게이트(G2)와 선택 게이트(G11~G14) 사이에 배치될 수 있다. 제4콘택들(C21~C30)의 일부(C21, C22, C24, C25, C26, C27, C29, C30)는 제2활성영역들(AN1, AN2)의 양측 에지에 배치될 수 있다. 또한, 제4콘택들(C21~C30)의 일부(C23, C28)는 제2활성영역(AN1, AN2)의 중앙부, 즉 이웃하는 선택게이트(G11, G12, G13, G14) 사이에 배치될 수 있다.
선택게이트(G11~G14) 상부에는 제2서브워드라인드라이버인에이블신호(FXB0~FXB6)를 입력받는 제5콘택들(C31~C34)이 배치될 수 있다.
제2게이트(G2) 상부에는 제1메인워드라인(MWL1)과 접속되는 제6콘택(C41)이 배치될 수 있고, 제1게이트(G1) 상부에는 제2메인워드라인(MWL2)과 접속되는 제6콘택(C42)이 배치될 수 있다.
도 19는 도 18의 각 콘택들에 접속되는 인터커넥션을 설명하고 있으며, 도 18에 도시된 구성 요소들 중 콘택들을 제외한 나머지 구성요소들은 생략하고 인터커넥션 및 콘택들만을 도시하여 설명한다.
도 17 내지 도 19를 참조하여 설명하면, 서브워드라인들(SWL1~SWL8)은 제1인터커넥션(STL11, STL12)을 통해 PMOFET(MP) 및 NMOSFET(MN1, MN2)의 각 드레인에 접속될 수 있다. 제1,2서브워드라인드라인버인에이블신호(FX0~FX6, FXB0~FXB6) 및 접지전위(VBBW)는 제2인터커넥션(STL21, STL22)을 통해 인가될 수 있다. 서브워드라인드라이버들(SWD1~SWD8)은 제1인터커넥션(STL11, STL12)을 통해 서브워드라인들(SWL1~SWL8)에 접속될 수 있다.
제1,2인터커넥션(STL11, STL12, STL21, STL22)은 다층 레벨 구조일 수 있다. 다층 레벨 구조는 하위 레벨에 제1인터커넥션(STL11, STL12)이 위치할 수 있고, 제1인터커넥션(STL11, STL12)보다 상위 레벨에 제2인터커넥션(STL21, STL22)이 위치할 수 있다. 제1인터커넥션(STL11, STL12) 및 제2인터커넥션(STL21, STL22)은 텅스텐, 알루미늄, 구리 등의 금속-베이스 물질을 포함할 수 있다. 제1인터커넥션(STL11, STL12) 및 제2인터커넥션(STL21, STL22)은 각각 금속배선이라고 지칭할 수 있다. 따라서, 제1인터커넥션(STL11, STL12) 및 제2인터커넥션(STL21, STL22)은 멀티레벨 금속배선(MLM)이라고 지칭할 수 있다. 제1인터커넥션(STL11, STL12)은 복수의 제1인터커넥션라인들을 포함할 수 있고, 제1인터커넥션라인들은 서로 이격되어 제1방향(D1)으로 길게 연장될 수 있다. 제2인터커넥션(STL21, STL22)은 복수의 제2인터커넥션라인들을 포함할 수 있고, 제2인터커넥션라인들은 서로 이격되어 제2방향(D2)으로 길게 연장될 수 있다.
제1인터커넥션(STL11, STL12)은 서브워드라인들(SWL1~SWL8)과 서브워드라인드라이버들(SWD1~SWD8)을 접속시킬 수 있다. 제2인터커넥션(STL21, STL22)은 제1,2서브홀회로부(SH1, SH2)와 서브워드라인드라이버들(SWD1~SWD8)을 접속시킬 수 있다.
제1인터커넥션(STL11, STL12)은 제2콘택들(LP_C11~LP_C14, RP_C11~RP_C14) 및 제3콘택들(LN_C11~LN_C14, RN_C11~RN_C14)을 통해 서브워드라인드라이버들(SWD1~SWD8)에 접속될 수 있다. 예를 들어, 서브워드라인드라이버들(SWD1~SWD4)은 제2콘택들(RP_C11~RP_C14) 및 제3콘택들(RN_C11~RN_C14)을 통해 서브워드라인드라이버들(SWD1~SWD4)에 접속될 수 있다. 서브워드라인드라이버들(SWD5~SWD8)은 제2콘택들(LP_C11~LP_C14) 및 제3콘택들(LN_C11~LN_C14)을 통해 서브워드라인드라이버들(SWD5~SWD8)에 접속될 수 있다.
제2인터커넥션(STL21, STL22)은 제1콘택들(C1~C4) 및 제4콘택들(C21~C30)을 통해 서브워드라인드라이버들(SWD1~SWD8)에 접속될 수 있다.
제1 및 제2메인워드라인(MWL1, MWL2)은 제2인터커넥션(STL21, STL22)보다 상위 레벨에 위치할 수 있다. 제1 및 제2메인워드라인(MWL1, MWL2)은 제3인터커넥션이라고 지칭할 수 있다. 제1인터커넥션(STL11, STL12)은 제1방향(D1)으로 길게 연장될 수 있다. 제2인터커넥션(STL21, STL22)은 제2방향(D2)으로 길게 연장될 수 있다. 제1 및 제2메인워드라인(MWL1, MWL2)은 제2방향(D2)으로 길게 연장될 수 있다. 제1인터커넥션(STL11, STL12)의 일부는 벤딩(Bending) 구조를 가질 수 있다.
도 20a는 제1그룹서브워드라인과 제1그룹서브워드라인드라이버회로의 연결관계를 설명하기 위한 사시도이다. 도 20b는 제2그룹서브워드라인과 제2그룹서브워드라인드라이버회로의 연결관계를 설명하기 위한 사시도이다.
도 20a을 참조하면, 제1그룹서브워드라인(SWL1, SWL2, SWL3, SWL4)은 다층 레벨 인터커넥션(STL_L, STL_H)을 통해 제1그룹서브워드라인드라이버(G1_SWD)의 각 콘택들RP_C11~RP_C14, RN_C11~RN_C14)에 접속될 수 있다.
도 20b를 참조하면, 제2그룹서브워드라인(SWL5, SWL6, SWL7, SWL8)은 다층 레벨 인터커넥션(STL_L, STL_H)을 통해 제2그룹서브워드라인드라이버(G2_SWD)의 각 콘택들(LP_C11~LP_C14, LN_C11~LN_C14)에 접속될 수 있다.
다층 레벨 인터커넥션(STL_L, STL_H)은 하위 레벨 인터커넥션(STL_L)과 상위 레벨 인터커넥션(STL_H)을 포함할 수 있다. 하위 레벨 인터커넥션(STL_L)은 상위 레벨 인터커넥션(STL_H)보다 아래에 위치할 수 있다. 하위 레벨 인터커넥션(STL_L)과 상위 레벨 인터커넥션(STL_H)은 각각 비아들 및 금속배선들을 포함할 수 있다.
다층 레벨 인터커넥션(STL_L, STL_H)은 도 19의 제1인터커넥션(STL11, STL12)에 대응할 수 있다. 다층 레벨 인터커넥션(STL_L, STL_H)은 스트래핑부(Strapping)라고 지칭할 수 있다.
도 21은 다른 실시예에 따른 메모리장치의 구성 개략도이다.
도 21을 참조하면, 메모리장치(400)는 복수의 메모리셀매트(MAT1, MAT2)를 포함할 수 있다. 메모리셀매트(MAT1, MAT2)는 로우(Row) 방향으로 배치될 수 있고, 제1메모리셀매트(MAT1)와 제2메모리셀매트(MAT2)를 포함할수 있다. 제1메모리셀매트(MAT1)와 제2메모리셀매트(MAT2) 사이에 한 쌍의 서브워드라인드라이버회로가 배치될 수 있다. 즉, 제1메모리셀매트(MAT1)와 제2메모리셀매트(MAT2) 사이에 제1,2서브워드라인드라이버회로(SWDL, SWDR)가 배치될 수 있다. 설명의 편의를 위해, 제1메모리셀매트(MAT1)와 제2메모리셀매트(MAT2) 사이에 제1,2서브워드라인드라이버회로(SWDL, SWDR)가 배치되는 것으로 도시하였으나, 제1,2서브워드라인드라이버회로(SWDL, SWDR)는 제1메모리셀매트(MAT1) 및 제2메모리셀매트(MAT2)의 일측 끝단부 아래에 각각 배치될 수 있다. 제1서브워드라인드라이버회로(SWDL)는 제1메모리셀매트(MAT1)의 일측 끝단부 아래에 배치될 수 있고, 제2서브워드라인드라이버회로(SWDR)는 제2메모리셀매트(MAT2)의 일측 끝단부 아래에 배치될 수 있다. 제1메모리셀매트(MAT1)와 제2메모리셀매트(MAT2) 사이에서 제1서브워드라인드라이버회로(SWDL)와 제2서브워드라인드라이버회로(SWDR)는 서로 대칭될 수 있다.
제1메모리셀매트(MAT1)는 복수의 서브워드라인(SWL1~SWL8)을 포함할 수 있다. 제2메모리셀매트(MAT2)는 복수의 서브워드라인(SWL1~SWL8)을 포함할 수 있다. 제1메모리셀매트(MAT1)의 서브워드라인들(SWL1~SWL8)의 끝단부 아래에 제1서브워드라인드라이버회로(SWDL)가 배치될 수 있다. 제2메모리셀매트(MAT2)의 서브워드라인들(SWL1~SWL8)의 끝단부 아래에 제서브워드라인드라이버회로(SWDR)가 배치될 수 있다.
제1서브워드라인드라이버회로(SWDL)는 제1,2그룹서브워드라인드라이버회로(G11_SWD, G12_SWD)를 포함할 수 있다. 제2서브워드라인드라이버회로(SWDR)는 제1,2그룹서브워드라인드라이버회로(G21_SWD, G22_SWD)를 포함할 수 있다.
제1 및 제2그룹서브워드라인드라이버회로(G11_SWD, G12_SWD, G21_SWD, G22_SWD)는 각각 도 17 내지 도 19와 동일할 수 있다. 제1 및 제2그룹서브워드라인드라이버(G11_SWD, G12_SWD)는 제1메모리셀매트(MAT1)의 서브워드라인들(SWL1~SWL8)에 접속될 수 있다. 제1 및 제2그룹서브워드라인드라이버회로(G21_SWD, G22_SWD)는 제2메모리셀매트(MAT2)의 서브워드라인들(SWL1~SWL8)에 접속될 수 있다. 제1 및 제2그룹서브워드라인드라이버회로(G11_SWD, G12_SWD, G21_SWD, G22_SWD)는 각각 4개의 서브워드라인드라이버를 포함할 수 있다.
제1그룹서브워드라인드라이버회로(G11_SWD)는 제1메모리셀매트(MAT1)의 서브워드라인들(SWL1~SWL4)을 구동할 수 있고, 제2그룹서브워드라인드라이버회로(G12_SWD)는 제1메모리셀매트(MAT1)의 서브워드라인들(SWL5~SWL8)을 구동할 수 있다. 제1그룹서브워드라인드라이버회로(G21_SWD)는 제2메모리셀매트(MAT2)의 서브워드라인들(SWL5~SWL8)을 구동할 수 있고, 제2그룹서브워드라인드라이버회로(G22_SWD)는 제2메모리셀매트(MAT2)의 서브워드라인들(SWL1~SWL4)을 구동할 수 있다.
제1그룹서브워드라인드라이버회로(G11_SWD)는 콘택(S1)을 통해 제1메인워드라인(MWL1)에 접속될 수 있고, 제2그룹서브워드라인드라이버회로(G12_SWD)는 콘택(S2)을 통해 제2메인워드라인(MWL2)에 접속될 수 있다. 제1그룹서브워드라인드라이버회로(G11_SWD)는 제1메인워드라인(MWL1)에 의해 활성화될 수 있고, 제1메모리셀매트(MAT1)의 서브워드라인들(SWL1~SWL4)을 구동할 수 있다. 서브워드라인들(SWL1~SWL4)은 제1그룹 수평 레벨 서브워드라인이라고 지칭할 수 있다. 제2그룹서브워드라인드라이버회로(G12_SWD)는 제2메인워드라인(MWL2)에 의해 활성화될 수 있고, 제1메모리셀매트(MAT1)의 서브워드라인들(SWL5~SWL8)을 구동할 수 있다. 서브워드라인들(SWL5~SWL8)은 제2그룹 수평 레벨 서브워드라인이라고 지칭할 수 있다.
제1그룹서브워드라인드라이버회로(G21_SWD)는 콘택(S3)을 통해 제1메인워드라인(MWL1)에 접속될 수 있고, 제2그룹서브워드라인드라이버회로(G22_SWD)는 콘택(S4)을 통해 제2메인워드라인(MWL2)에 접속될 수 있다. 제1그룹서브워드라인드라이버회로(G21_SWD)는 제1메인워드라인(MWL1)에 의해 활성화될 수 있고, 제2메모리셀매트(MAT2)의 서브워드라인들(SWL5~SWL8)을 구동할 수 있다. 서브워드라인들(SWL5~SWL8)은 제2그룹 수평 레벨 서브워드라인이라고 지칭할 수 있다. 제2그룹서브워드라인드라이버회로(G22_SWD)는 제2메인워드라인(MWL2)에 의해 활성화될 수 있고, 제2메모리셀매트(MAT2)의 서브워드라인들(SWL1~SWL4)을 구동할 수 있다. 서브워드라인들(SWL1~SWL4)은 제1그룹 수평 레벨 서브워드라인이라고 지칭할 수 있다.
상술한 바와 같이, 제1메인워드라인(MWL1)에 의해 제1메모리셀매트(MAT1)의 제1그룹 수평 레벨 서브워드라인들(SWL1~SWL4)과 제2메모리셀매트(MAT2)의 제2그룹 수평 레벨 서브워드라인들(SWL5~SWL8)을 동시에 구동할 수 있다. 또한, 제2메인워드라인(MWL2)에 의해 제1메모리셀매트(MAT1)의 제2그룹 수평 레벨 서브워드라인들(SWL4~SWL8)과 제2메모리셀매트(MAT2)의 제1그룹 수평 레벨 서브워드라인들(SWL1~SWL4)을 동시에 구동할 수 있다.
이하, 후속 실시예들의 서브워드라인드라이버회로들은 각각 도 21과 동일할 수 있다.
도 22 및 도 23은 다른 실시예에 따른 메모리장치의 구성 개략도이다. 도 22의 메모리 장치는 1:8 코딩 방식에 의해 구동될 수 있고, 도 23의 메모리 장치는 1:16 코딩 방식에 의해 구동될 수 있다.
도 22를 참조하면, 메모리 장치(500)는 복수의 메모리셀매트(MAT11, MAT12)를 포함할 수 있다. 메모리셀매트(MAT11, MAT12)는 로우(Row) 방향으로 배치될 수 있고, 제1메모리셀매트(MAT11)와 제2메모리셀매트(MAT12)를 포함할수 있다.
제1 및 제2메모리셀매트(MAT11, 12)는 각각 다층 레벨 메모리셀매트를 포함할 수 있다. 즉, 제1 및 제2메모리셀매트(MAT11, 12)는 다층 레벨(L1~LN)의 서브워드라인들을 포함할 수 있다. 서브워드라인들은 최하위 레벨(L1)로부터 최상위 레벨(LN)까지 점진적으로 높이가 높아질 수 있다. 각 레벨에는 복수의 서브워드라인들이 수평적인 배열로 배치될 수 있다. 예를 들어, 도 21과 같이, 각 레벨에 8개의 서브워드라인들(SWL1~SWL8)이 수평적인 배열로 배치될 수 있다.
제1메모리셀매트(MAT11)와 제2메모리셀매트(MAT12) 사이에 서브워드라인드라이버회로(SWD)가 배치될 수 있다. 서브워드라인드라이버회로(SWD)는 제1,2서브워드라인드라이버회로(SWDL, SWDR)를 포함할 수 있다. 설명의 편의를 위해, 제1메모리셀매트(MAT11)와 제2메모리셀매트(MAT12) 사이에 제1,2서브워드라인드라이버회로(SWDL, SWDR)가 배치되는 것으로 도시하였으나, 제1,2서브워드라인드라이버회로(SWDL, SWDR)는 제1메모리셀매트(MAT11) 및 제2메모리셀매트(MAT12)의 일측 끝단부 아래에 각각 배치될 수 있다. 제1서브워드라인드라이버회로(SWDL)는 제1메모리셀매트(MAT11)의 일측 끝단부 아래에 배치될 수 있고, 제2서브워드라인드라이버회로(SWDR)는 제2메모리셀매트(MAT12)의 일측 끝단부 아래에 배치될 수 있다. 제1메모리셀매트(MAT11)와 제2메모리셀매트(MAT12) 사이에서 제1서브워드라인드라이버회로(SWDL)와 제2서브워드라인드라이버회로(SWDR)는 서로 대칭될 수 있다. 제1서브워드라인드라이버회로(SWDL)는 제1메모리셀매트(MAT11)의 서브워드라인들을 구동할 수 있고, 제2서브워드라인드라이버회로(SWDR)는 제2메모리셀매트(MAT12)의 서브워드라인들을 구동할 수 있다.
제1서브워드라인드라이버회로(SWDL)는 제1 수평 레벨 서브워드라인드라이버회로(SWDL_L1~SWDL_LN)를 포함할 수 있다. 제1 수평 레벨 서브워드라인드라이버회로(SWDL_L1~SWDL_LN)는 수평적으로 배치되는 복수의 서브워드라인드라이버회로들을 지칭할 수 있다. 제1 수평 레벨 서브워드라인드라이버회로(SWDL_L1~SWDL_LN)는 다층 레벨 서브워드라인들을 구동할 수 있다. 예를 들어, 제1 수평 레벨 서브워드라인드라이버회로(SWDL_L1)는 최하층 레벨(L1) 서브워드라인들을 구동할 수 있고, 제1 수평 레벨 서브워드라인드라이버회로(SWDL_LN)는 최상층 레벨(LN) 서브워드라인들을 구동할 수 있다. 이와 같이, 제1 수평 레벨 서브워드라인드라이버회로(SWDL_L1)는 각 층의 서브워드라인들에 대응하여 형성될 수 있다. 최하층 레벨 (L1) 서브워드라인들을 구동하기 위한 제1 수평 레벨 서브워드라인드라이버회로(SWDL_L1)는 서브워드라인드라이버회로(SWD)의 중앙부에 배치될 수 있다. 최상층 레벨(LN) 서브워드라인들을 구동하기 위한 제1 수평 레벨 서브워드라인드라이버회로(SWDL_LN)는 서브워드라인드라이버회로(SWD)의 에지에 배치될 수 있다.
제2서브워드라인드라이버회로(SWDR)는 제2 수평 레벨 서브워드라인드라이버회로(SWDR_L1~SWDR_LN)를 포함할 수 있다. 제2 수평 레벨 서브워드라인드라이버회로(SWDR_L1~SWDR_LN)는 수평적으로 배치되는 복수의 서브워드라인드라이버회로들을 지칭할 수 있다. 제2 수평 레벨 서브워드라인드라이버회로(SWDR_L1~SWDR_LN)는 다층 레벨(L1~LN) 서브워드라인들을 구동할 수 있다. 예를 들어, 제2 수평 레벨 서브워드라인드라이버회로(SWDR_L1)는 최하층 레벨(L1) 서브워드라인들을 구동할 수 있고, 제2 수평 레벨 서브워드라인드라이버회로(SWDR_LN)는 최상층 레벨(LN) 서브워드라인들을 구동할 수 있다. 이와 같이, 제2 수평 레벨 서브워드라인드라이버회로(SWDR_L1)는 각 층의 서브워드라인들에 대응하여 형성될 수 있다. 최하층 레벨 (L1) 서브워드라인들을 구동하기 위한 제2 수평 레벨 서브워드라인드라이버회로(SWDR_L1)는 서브워드라인드라이버회로(SWD)의 중앙부에 배치될 수 있다. 최상층 레벨(LN) 서브워드라인들을 구동하기 위한 제2 수평 레벨 서브워드라인드라이버회로(SWDR_LN)는 서브워드라인드라이버회로(SWD)의 에지에 배치될 수 있다.
제1 및 제2 수평 레벨 서브워드라인드라이버회로(SWDL_L1~SWDL_LN, SWDR_L1~SWDR_LN) 각각은 도 21과 같이, 제1,2그룹서브워드라인드라이버회로들(G11_SWD, G12_SWD, G21_SWD, G22_SWD)을 포함할 수 있다.
다층 레벨(L1~LN) 서브워드라인들의 각 레벨 서브워드라인은 도 21에 설명된 방법에 의해 구동될 수 있다.
도 23을 참조하면, 메모리장치(600)는 복수의 메모리셀매트(MAT11, MAT12, MAT21, MAT22)를 포함할 수 있다. 메모리셀매트(MAT11, MAT12, MAT21, MAT22)는 로우(Row) 방향 및 컬럼(Column) 방향으로 배치될 수 있고, 4개의 모리셀매트(MAT11, MAT12, MAT21, MAT22)를 포함할수 있다.
메모리셀매트(MAT11, MAT12, MAT21, MAT22)는 각각 다층 레벨 메모리셀매트를 포함할 수 있다. 따라서, 메모리셀매트(MAT11, MAT12, MAT21, MAT22)는 각각 다층 레벨(L1~LN)의 서브워드라인들을 포함할 수 있다. 서브워드라인들은 최하위 레벨(L1)로부터 최상위 레벨(LN)까지 점진적으로 높이가 높아질 수 있다. 각 레벨에는 복수의 서브워드라인들이 수평적인 배열로 배치될 수 있다. 예를 들어, 도 21과 같이, 각 레벨에 8개의 서브워드라인들(SWL1~SWL8)이 수평적인 배열로 배치될 수 있다.
제1메모리셀매트(MAT11)와 제2메모리셀매트(MAT12) 사이에 서브워드라인드라이버회로(SWD_H)가 배치될 수 있다. 서브워드라인드라이버회로(SWD_H)는 제1,2서브워드라인드라이버회로(SWDL, SWDR)를 포함할 수 있다. 제3메모리셀매트(MAT21)와 제4메모리셀매트(MAT22) 사이에 서브워드라인드라이버회로(SWD_L)가 배치될 수 있다. 서브워드라인드라이버회로(SWD_L)는 서브워드라인드라이버회로(SWD_H)와 동일하게 제1,2서브워드라인드라이버회로(SWDL, SWDR)를 포함할 수 있다. 서브워드라인드라이버회로(SWD_H, SWD_L)는 도 22의 서브워드라이드라이버회로(SWD)와 동일할 수 있다.
도 23의 메모리 장치(600)는 컬럼 방향의 2개의 메모리셀매트(MAT11, MAT21)의 서브워드라인드라이버회로들(SWD_H, SWD_L)은 각각 제1 및 제2메인워드라인(MWL1, MWL2)을 서로 공유할 수 있다. 이에 따라, 서브워드라인들은 1:16 코딩 방식에 의해 구동될 수 있다. 즉, 하나의 메인워드라인에 의해 16개의 서브워드라인드라이버가 활성화될 수 있고, 이로써 16개의 서브워드라인을 구동할 수 있다.
제1 및 제2메인워드라인(MWL1, MWL2)을 서로 공유시키기 위해, 예를 들어, 컬럼 방향으로 이웃하는 서브워드라인드라이버들의 게이트들을 서로 연결시킬 수 있다.
일부 실시예들에서, 제1 및 제2서브홀회로부(SH1, SH2)는 메모리셀매트와 오버랩되도록 기판 상에 배치될 수 있다. 즉, 상부 메모리셀매트와 하부 메모리셀매트 사이에 위치하는 구조 외에, 제1 및 제2서브홀회로부(SH1, SH2)가 각각의 메모리셀매트 아래에 위치할 수 있다.
상술한 실시예들에 따르면, 서브워드라인드라이버회로를 메모리셀매트의 바로 아래에 배치하므로써, 넷닷이(net die)를 증가시킬 수 있다.
도 24a 내지 도 24e는 다른 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 24a를 참조하면, 메모리 장치(700)는 메모리셀매트(MAT1) 및 주변회로부(PRP)를 포함할 수 있다. 메모리셀매트(MAT1)는 주변회로부(PRP) 상부에 위치할 수 있다. 메모리셀매트(MAT1)는 복수의 서브워드라인을 포함할 수 있다. 예를 들어, 메모리셀매트(MAT1)는 8개의 서브워드라인(SWL1~SWL8)을 포함할 수 있다. 서브워드라인들(SWL1~SWL8)은 도 14a와 동일하게, 각각 수직하게 적층된 서브워드라인스택으로 이루어질 수 있다.
주변회로부(PRP)는 적어도 하나 이상의 제어회로를 포함할 수 있다. 주변회로부(PRP)는 서브워드라인드라이버회로(SWD)를 포함할 수 있다. 서브워드라인드라이버회로(SWD)는 메모리셀매트(MAT1)의 일측 에지 아래에 배치될 수 있다. 서브워드라인드라이버회로(SWD)는 메모리셀매트(MAT1)의 타측 에지 아래에 배치되지 않을 수 있다.
서브워드라인드라이버회로(SWD)는 메모리셀매트(MAT1)의 일측 끝단부 바로 아래에 배치될 수 있다. 여기서, 메모리셀매트(MAT1)의 일측 끝단부는 서브워드라인들(SWL1~SWL8)의 일측 계단형 끝단부일 수 있다. 서브워드라인드라이버회로(SWD)는 서브워드라인들(SWL1~SWL8)을 모두 구동할 수 있다.
서브워드라인드라이버회로(SWD)는 서브워드라인들(SWL1~SWL8)의 타측 계단형 끝단부 아래에 배치되지 않을 수 있다.
도 24b를 참조하면, 메모리 장치(710)는 복수의 메모리셀매트(MAT1, MAT2)를 포함할 수 있다. 메모리셀매트(MAT1, MAT2)는 로우(Row) 방향으로 배치될 수 있다.
서브워드라인드라이버회로(SWD)는 각각 메모리셀매트(MAT1, MAT2)의 일측 끝단부 바로 아래에 배치될 수 있다. 여기서, 메모리셀매트(MAT1, MAT2)의 일측 끝단부는 서브워드라인들(SWL1~SWL8)의 일측 계단형 끝단부일 수 있다. 서브워드라인드라이버회로(SWD)는 서브워드라인들(SWL1~SWL8)을 모두 구동할 수 있다.
메모리셀매트(MAT1)를 기준으로 살펴보면, 서브워드라인드라이버회로(SWD)는 메모리셀매트(MAT1)의 우측 아래에 배치될 수 있다. 메모리셀매트(MAT1)의 좌측 아래에는 서브워드라인드라이버회로(SWD)가 배치되지 않을 수 있다. 메모리셀매트(MAT2)를 기준으로 살펴보면, 서브워드라인드라이버회로(SWD)는 메모리셀매트(MAT2)의 우측 아래에 배치될 수 있다. 메모리셀매트(MAT2)의 좌측 아래에는 서브워드라인드라이버회로(SWD)가 배치되지 않을 수 있다.
도 24c를 참조하면, 메모리 장치(720)는 복수의 메모리셀매트(MAT1, MAT2)를 포함할 수 있다. 메모리셀매트(MAT1, MAT2)는 로우(Row) 방향으로 배치될 수 있다.
서브워드라인드라이버회로(SWD)는 각각 메모리셀매트(MAT1, MAT2)의 일측 끝단부 바로 아래에 배치될 수 있다. 여기서, 메모리셀매트(MAT1, MAT2)의 일측 끝단부는 서브워드라인들(SWL1~SWL8)의 일측 계단형 끝단부일 수 있다. 서브워드라인드라이버회로(SWD)는 서브워드라인들(SWL1~SWL8)을 모두 구동할 수 있다.
메모리셀매트(MAT1)를 기준으로 살펴보면, 서브워드라인드라이버회로(SWD)는 메모리셀매트(MAT1)의 좌측 아래에 배치될 수 있다. 메모리셀매트(MAT1)의 우측 아래에는 서브워드라인드라이버회로(SWD)가 배치되지 않을 수 있다. 메모리셀매트(MAT2)를 기준으로 살펴보면, 서브워드라인드라이버회로(SWD)는 메모리셀매트(MAT2)의 우측 아래에 배치될 수 있다. 메모리셀매트(MAT2)의 좌측 아래에는 서브워드라인드라이버회로(SWD)가 배치되지 않을 수 있다.
도 24d를 참조하면, 메모리 장치(730)는 복수의 메모리셀매트(MAT1, MAT2)를 포함할 수 있다. 메모리셀매트(MAT1, MAT2)는 로우(Row) 방향으로 번갈아 배치될 수 있다.
서브워드라인드라이버회로(SWD)는 각각 메모리셀매트(MAT1, MAT2)의 일측 끝단부 바로 아래에 배치될 수 있다.
메모리셀매트(MAT1)를 기준으로 살펴보면, 서브워드라인드라이버회로(SWD)는 메모리셀매트(MAT1)의 좌측 아래에 배치될 수 있다. 메모리셀매트(MAT1)의 우측 아래에는 서브워드라인드라이버회로(SWD)가 배치되지 않을 수 있다. 메모리셀매트(MAT2)를 기준으로 살펴보면, 서브워드라인드라이버회로(SWD)는 메모리셀매트(MAT2)의 우측 아래에 배치될 수 있다. 메모리셀매트(MAT2)의 좌측 아래에는 서브워드라인드라이버회로(SWD)가 배치되지 않을 수 있다.
도 24e를 참조하면, 메모리 장치(740)는 복수의 메모리셀매트(MAT1, MAT2)를 포함할 수 있다. 메모리셀매트(MAT1, MAT2)는 로우(Row) 방향으로 번갈아 배치될 수 있다.
서브워드라인드라이버회로(SWD)는 각각 메모리셀매트(MAT1, MAT2)의 일측 끝단부 바로 아래에 배치될 수 있다.
메모리셀매트(MAT1)를 기준으로 살펴보면, 서브워드라인드라이버회로(SWD)는 메모리셀매트(MAT1)의 우측 아래에 배치될 수 있다. 메모리셀매트(MAT1)의 좌측 아래에는 서브워드라인드라이버회로(SWD)가 배치되지 않을 수 있다. 메모리셀매트(MAT2)를 기준으로 살펴보면, 서브워드라인드라이버회로(SWD)는 메모리셀매트(MAT2)의 우측 아래에 배치될 수 있다. 메모리셀매트(MAT2)의 좌측 아래에는 서브워드라인드라이버회로(SWD)가 배치되지 않을 수 있다.
도 24a 내지 도 24e에 따르면, 서브워드라인드라이버회로(SWD)의 점유 면적을 감소시켜 넷다이를 증가시킬 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100 : 메모리 장치
110 : 주변 구조물
MCA : 메모리셀어레이스택
MCAL : 하위 메모리셀어레이
MCAU : 상위 메모리셀어레이
WLL1, WLL2, WLL3, WLU1, WLU2, WLU3 : 워드라인
BL1, BL2, BL3, BL4 : 비트라인
MCL1~MCL6, MCU1~MCU6 : 메모리셀
PL1, PL2 : 플레이트라인
TL1~TL6, TU1~TU6 : 트랜지스터
CL1~CL6, CU1~CU6 : 캐패시터

Claims (23)

  1. 기판 상부에 위치하는 제1 다층 레벨 서브워드라인을 포함하는 제1메모리셀매트;
    상기 제1메모리셀매트로부터 수평하게 이격되고, 제2 다층 레벨 서브워드라인을 포함하는 제2메모리셀매트;
    상기 제1메모리셀매트 아래에 위치하는 제1서브워드라인드라이버회로; 및
    상기 제2메모리셀매트 아래에 위치하는 제2서브워드라인드라이버회로를 포함하고,
    상기 제1서브워드라인드라이버회로는 상기 제1 다층 레벨 서브워드라인들의 끝단부의 바로 아래에 배치되고, 상기 제2서브워드라인드라이버회로는 상기 제2 다층 레벨 서브워드라인들의 끝단부의 바로 아래에 배치되는
    메모리 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 다층 레벨 서브워드라인들의 끝단부는 계단형 구조를 갖는 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 및 제2 다층 레벨 서브워드라인들의 끝단부와 상기 제1 및 제2서브워드라인드라이버회로를 접속시키기 위한 인터커넥션을 더 포함하는 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 및 제2 다층 레벨 서브워드라인은 각 레벨에 수평적으로 배열된 복수의 수평 레벨 서브워드라인을 포함하고, 상기 제1 및 제2서브워드라인드라이버회로는 각각 상기 수평 레벨 서브워드라인들을 제1그룹 및 제2그룹으로 그룹핑하여 구동하는
    메모리 장치.
  5. 제4항에 있어서,
    상기 제1 및 제2서브워드라인드라이버회로는 각각,
    상기 제1그룹 수평 레벨 서브워드라인을 구동하기 위한 제1그룹서브워드라인드라이버회로; 및
    상기 제2그룹 수평 레벨 서브워드라인을 구동하기 위한 제2그룹서브워드라인드라이버회로
    를 포함하는 메모리 장치.
  6. 제5항에 있어서,
    상기 제1메모리셀매트의 제1그룹서브워드라인드라이버회로 및 상기 제2메모리셀매트의 제2그룹서브워드라인드라이버회로를 동시에 활성화시키기 위한 제1메인워드라인; 및
    상기 제1메모리셀매트의 제2그룹서브워드라인드라이버회로 및 상기 제2메모리셀매트의 제1그룹서브워드라인드라이버회로를 동시에 활성화시키기 위한 제2메인워드라인
    을 더 포함하는 메모리 장치.
  7. 제1항에 있어서,
    상기 제1 및 제2메모리셀매트는 각각,
    상기 제1 및 제2서브워드라인드라이버회로보다 높은 레벨에서 수직 배향된 비트라인;
    상기 제1 및 제2서브워드라인드라이버회로보다 높은 레벨에서 수직 배향된 플레이트라인; 및
    상기 비트라인과 플레이트라인 사이의 캐패시터를 포함하고,
    상기 다층 레벨 서브워드라인들은 상기 비트라인과 캐패시터 사이에 위치하되 상기 기판으로부터 수직한 방향으로 배열되는
    메모리 장치
  8. 제1항에 있어서,
    상기 제1 및 제2서브워드라인드라이버회로는 각각 상기 제1 및 제2다층 레벨 서브워드라인들의 양측 끝단부의 바로 아래에 배치되는
    메모리 장치.
  9. 제1항에 있어서,
    상기 제1 및 제2서브워드라인드라이버회로는 각각 상기 제1 및 제2다층 레벨 서브워드라인들의 일측 끝단부의 바로 아래에 배치되는
    메모리 장치.
  10. 기판의 상면에 대해 수직하는 방향으로 적층된 다층 레벨 서브워드라인들을 포함하는 메모리셀매트;
    상기 메모리셀매트의 바로 아래에 배치되며, 상기 다층 레벨 서브워드라인들을 각각 구동하는 복수의 서브워드라인드라이버를 포함하는 서브워드라인드라이버회로;
    상기 다층 레벨 서브워드라인들과 상기 서브워드라인드라이버들을 전기적으로 접속시키는 제1레벨 인터커넥션; 및
    상기 서브워드라인드라이버들의 활성화신호들을 입력받되, 상기 제1레벨 인터커넥션보다 상위 레벨에 위치하는 제2레벨 인터커넥션
    를 포함하는 메모리 장치.
  11. 제10항에 있어서,
    상기 다층 레벨 서브워드라인은 각 레벨에 수평적으로 배열된 복수의 수평레벨 서브워드라인을 포함하고, 상기 서브워드라인드라이버들은 상기 수평레벨 서브워드라인들을 그룹핑하여 구동하는
    메모리 장치.
  12. 제10항에 있어서,
    상기 복수의 서브워드라인드라이버들은,
    상기 기판의 표면에 대해 평행하는 수평적인 배열로 위치하는 메모리 장치.
  13. 제12항에 있어서,
    상기 서브워드라인드라이버들은 각각 동일 레벨에 배치되는 상기 수평레벨 서브워드라인들을 1:8 코딩 방식으로 제어하는 메모리 장치.
  14. 제12항에 있어서,
    상기 서브워드라인드라이버들은 각각 동일 레벨에 배치되는 상기 수평레벨 서브워드라인들을 1:16 코딩 방식으로 제어하는 메모리 장치.
  15. 제10항에 있어서,
    상기 서브워드라인드라이버회로는,
    상기 다층 레벨 서브워드라인들 중 상위레벨 서브 워드라인을 구동하기 위한 제1서브워드라인드라이버회로; 및
    상기 다층 레벨 서브워드라인들 중 하위레벨 서브 워드라인을 구동하기 위한 제2서브워드라인드라이버회로를 포함하고,
    상기 제1서브워드라인드라이버회로와 제2서브워드라인드라이버회로는 수평적으로 배치되는 메모리 장치.
  16. 제10항에 있어서,
    상기 다층 레벨 서브워드라인들은 각각 그 끝단부들이 계단형 구조를 갖는 메모리 장치.
  17. 제10항에 있어서,
    상기 메모리셀매트는,
    상기 서브워드라인드라이버들 위에서 수직 배향된 비트라인;
    상기 서브워드라인드라이버들 위에서 수직 배향된 플레이트라인; 및
    상기 비트라인과 플레이트라인 사이의 캐패시터를 포함하고,
    상기 다층 레벨 서브워드라인들은 상기 비트라인과 캐패시터 사이에 위치하되 상기 기판으로부터 수직한 방향으로 배열되는
    메모리 장치.
  18. 기판 상에 위치하는 서브워드라인드라이버들을 포함하는 서브워드라인드라이버회로;
    상기 서브워드라인드라이버들 위에서 각각 수직 배향된 비트라인 및 플레이트라인;
    상기 비트라인과 플레이트라인 사이에 위치하되 상기 기판으로부터 수직한 방향으로 배열된 다층 레벨 서브워드라인들; 및
    상기 다층 레벨 워드라인들을 상기 서브워드라이버들에 전기적으로 결합하는 인터커넥션을 포함하고,
    상기 서브워드라인드라이버들은 상기 다층 레벨 서브워드라인들의 끝단부의 바로 아래에 배치되는
    메모리 장치.
  19. 제18항에 있어서,
    상기 다층 레벨 서브워드라인은 각 레벨에 수평적으로 배열된 복수의 수평 레벨 서브워드라인을 포함하고, 상기 서브워드라인드라이버회로는 상기 수평레벨 서브워드라인을 2개의 그룹으로 그룹핑하여 구동하는
    메모리 장치.
  20. 제18항에 있어서,
    상기 서브워드라인드라이버회로는,
    상기 다층 레벨 서브워드라인들의 양측 끝단부의 바로 아래에 배치되는
    메모리 장치.
  21. 제18항에 있어서,
    상기 서브워드라인드라이버회로는,
    상기 다층 레벨 서브워드라인들의 일측 끝단부의 바로 아래에 배치되는
    메모리 장치.
  22. 제18항에 있어서,
    상기 다층 레벨 서브워드라인들의 끝단부는 계단형 구조를 갖고, 상기 서브워드라인드라이버들은 상기 다층 레벨 서브워드라인들의 계단형 구조의 바로 아래에 배치되는
    메모리 장치.
  23. 제22항에 있어서,
    상기 인터커넥션은 상기 다층 레벨 서브워드라인들의 계단형 구조에 접속되는 메모리 장치.
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