KR20210002379A - 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법 - Google Patents

부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법 Download PDF

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KR20210002379A
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circuit board
die
paste
film
electrode
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KR1020190090832A
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칭-훙 리엔
싱-샹 황
싱-차이 황
청-시엔 취
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에스에프아이 일렉트로닉스 테크날러지 인코어퍼레이티드
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29301—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/29317—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/29324—Aluminium [Al] as principal constituent
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    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
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    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H01L2224/75753—Means for optical alignment, e.g. sensors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9221—Parallel connecting processes
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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Abstract

본 발명은 부착식(SMD형) 단일 소형 및 어레이형(Array Type) 칩반도체 소자의 새로운 패키징 방법에 관한 것으로, 회로 기판의 양면 연통 설계 방식을 이용하여 양면 회로 기판의 내외층에 2개 이상의 연결 단자를 두고, 천공 및 도금하는 공정 방식을 이용하여 내외층의 회로를 연결하여, 내층의 2개 이상의 연결 단자를 내부 전극과 반도체 다이의 연결용으로 하고, 외층의 2개 이상의 연결 단자를 외부 전극의 SMT 용접 시 사용한다.
또한, 회로 기판의 일면 연통 설계 및 회로 기판의 양면 연통 설계를 동시에 사용하여 반도체 다이의 전극을 연결하고, 회로 기판의 일면 연통 설계는 일면 회로 기판 상에 2개 이상의 연결 단자를 두며, 회로를 수평의 방식으로 측변으로 인출하고, 코팅, 실버 디핑, 박막 공정 등 방식을 이용하여 외부 전극으로 연통시키는 것이며; 회로 기판의 양면 연통 설계는 양면 회로 기판의 내외층에 2개 이상의 연결 단자를 두며, 천공 및 도금하는 공정 방식을 이용하여 내외층의 회로를 연결하고, 도전성 페이스트를 도포하며, 도전성 페이스트 상에 반도체 다이를 탑재하여, 반도체 다이의 전극과 연결하고, 라미네이팅, 코팅, 스크래핑, 포팅 ... 등 방법으로 표면에 전체적으로 절연 패키징 재료를 배치하며, 패키징한 후의 결합판을 절단하고, 절단 후 코팅, 실버 디핑, 박막 공정 등 방식을 더 거쳐 회로 기판의 일면 연통 설계의 측변으로 인출된 내부 전극을 외부 전극에 연통시켜야 하고, 도금하면 SMD형 단일 소형 또는 어레이형 칩반도체 소자로 제작된다.

Description

부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법{PACKAGE METHOD FOR ATTACHED SINGLE SMALL SIZE AND ARRAY TYPE OF CHIP SEMICONDUCTOR COMPONENT}
본 발명은 칩반도체 패키지의 새로운 제작 방법에 관한 것으로, 특히 부착식 단일 소형 및 어레이형 칩반도체 패키지의 새로운 제작 방법에 관한 것이다.
반도체 패키지의 종래 기술은 리드프레임을 에폭시 수지(100)로 패키징한 후, 칩 양단에 외부 리드(101)를 남겨, 후속 용접 공정이 편리하도록 하는 것이다. 공정 및 응용이 다르기 때문에, 외부 리드의 형태는 각자 다르며, 도 1에 도시된 바와 같다.
본 발명은 전술한 문제를 해결하기 위한 것이다.
본 발명은, 양극 및 음극을 포함하는 다이를 제공하고, 박막 또는 후막 양면 회로를 포함하는 회로 기판을 제공하며, 양면의 상기 회로 기판 상에 2개 이상의 연결 단자를 두고, 또한 천공 및 도금하는 공정 방법을 이용하여 상하 양면의 회로를 수직 방식으로 연결시키는 단계; 베이킹 방식으로 도전성 페이스트를 상기 다이의 양극 및 음극과 박막 또는 후막 양면 회로에 연결시키며, 라미네이팅, 코팅, 스크래핑 ... 등 방법으로 표면에 전체적으로 절연 패키징 재료를 배치시키고, 절연 패키징 재료의 에이징 처리를 진행하는 단계; 상기 다이 이외의 위치에서 절단하면, 외부 리드가 없는 패키지 구조가 형성되어, 단일 소형 칩타입 반도체의 제작이 완료하는 단계; 및 다이의 설계 방식에 따라, 정방향, 역방향 또는 양방향의 칩타입 반도체 소자로 제작하는 단계를 포함하는 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법을 제공한다.
본 발명의 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법에 있어서, 상기 다이는 1개의 상부 전극과 1개의 하부 전극, 1개의 상부 전극과 2개의 하부 전극, 2개의 상부 전극과 1개의 하부 전극, 2개의 하부 전극, 1개의 상부 전극과 다수개의 하부 전극 또는 다수개의 상부 전극과 1개의 하부 전극 ... 등을 구비한다.
본 발명은, 양극 및 음극을 포함하는 다이를 제공하고, 박막 또는 후막 양면 회로를 포함하는 회로 기판을 제공하며, 양면의 상기 회로 기판 상에 2개 이상의 연결 단자를 두고, 또한 천공 및 도금하는 공정 방법을 이용하여 상하 양면의 회로를 수직 방식으로 연결시키는 단계; 베이킹 방식을 이용하여 도전성 페이스트를 상기 다이의 양극 및 음극과 상기 박막 또는 후막 양면 회로의 회로 기판에 연결시키는 단계; 및 상부 커버의 표면에 한 층의 접착제를 도포하여, 상기 상부 커버와 상기 다이를 연결시키며, 포팅 방법으로 내부에 절연 패키징 재료를 채우고, 절연 패키징 재료의 에이징 처리를 진행하는 단계를 포함하는 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법을 제공한다.
본 발명의 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법에 있어서, 상기 상부 커버는 세라믹판(예를 들면, 산화알루미늄판, 질화알루미늄판 ... 등), 플라스틱판(예를 들면, PE, PP, PC, 폴리이미드, 엔지니어링 플라스틱 ... 등), 복합재료판(예를 들면, 탄소섬유판, 유리섬유판 ... 등) ... 등이며, 방열 특성이 증가하도록 방열판을 부착할 수도 있다.
본 발명의 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법에 있어서, 박막 또는 후막 양면 회로를 포함하는 상기 회로 기판은 양면에 연통되게 설계된 어레이식 외부 전극을 더 포함한다.
본 발명은, 3개의 전극을 포함하는 다이를 제공하고, 박막 또는 후막 양면 회로를 포함하는 적어도 2개의 회로 기판을 제공하는 단계; 베이킹 방식을 이용하여 도전성 페이스트로 상기 다이의 3개 전극과 상기 박막 또는 후막 회로를 연결시시키는 단계; 및 포팅 방식으로 절연 패키징 재료를 채우고, 절연 패키징 재료의 에이징 처리를 진행하는 단계를 포함하는 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법을 제공한다.
본 발명의 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법에 있어서, 패키징된 상기 부착식 단일 소형 및 어레이형 칩반도체 소자는 전류방향 1인(in) 2아웃(out) 또는 정방향 + 접지인출부, 역방향 + 접지인출부 및 양방향 + 접지인출부의 형태를 가진다.
본 발명은, 양극 및 음극을 포함하는 다이를 제공하고, 박막 또는 후막 양면 회로를 포함하는 적어도 2개의 회로 기판을 제공하는 단계; 베이킹 방식을 이용하여 도전성 페이스트를 상기 다이의 양극 및 음극과 상기 박막 또는 후막 회로에 연결시키는 단계; 포팅 방법으로 내부에 절연 패키징 재료를 채우고, 절연 패키징 재료의 에이징 처리를 진행하는 단계; 절단 후 코팅, 실버 디핑, 박막 공정 등 방식으로 일측 단자 전극을 제작하여, 일측 단자 전극과 예비 전극 접점이 연통되게 하면, 단일 소형 칩반도체의 제작이 완료하는 단계; 및 도금 공정을 진행하여 단일 SMD형 반도체칩 소자로 제작하는 단계를 포함하는 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법을 제공한다.
본 발명은, 3개의 전극을 포함하는 다이를 제공하고, 박막 또는 후막 양면 회로를 포함하는 적어도 2개의 회로 기판을 제공하는 단계; 베이킹 방식을 이용하여 도전성 페이스트로 상기 다이의 3개 전극과 상기 박막 또는 후막 회로를 연결시시키는 단계; 포팅 방법으로 내부에 절연 패키징 재료를 채우고, 절연 패키징 재료의 에이징 처리를 진행하는 단계; 절단 후 코팅, 실버 디핑, 박막 공정 등 방식으로 양단의 단자 전극을 제작하여, 양단의 단자 전극과 예비 전극 접점을 연통되게 하면, 단일 소형 3전극 칩반도체의 제작이 완료하는 단계; 및 도금 공정을 진행하여 단일 SMD형 반도체칩 소자로 제작하는 단계를 포함하는 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법을 제공한다.
본 발명의 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법에 있어서, 박막 또는 후막 양면 회로를 포함하는 상기 회로 기판은 양면에 연통되게 설계된 어레이식 외부 전극을 더 포함하며, 상기 회로 기판의 일면에는 연통되게 제작된 양단의 수평 인출 전극을 더 구비하고, 절단 후 코팅, 실버 디핑, 박막 공정 등 방식으로 양단 전극을 제작하여, 양단 전극과 예비 전극 접점을 연통되게 한다.
본 발명의 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법에 있어서, 상기 칩은 아래 규격을 포함한다.
칩 유형 단자 전극
갯수		 길이 폭 두께 비고
단일 01005 2개 0.4mm 0.2mm 0.2mm 두께 미세 조정 가능
단일 0201 ≤3개 0.6mm 0.3mm 0.3mm 두께 미세 조정 가능
단일 0402 ≤3개 1.0mm 0.5mm 0.5mm 두께 미세 조정 가능
Array Type 0204 ≥4개 1.0mm 0.5mm 0.3mm 두께 미세 조정 가능
Array Type 0306 ≥4개 1.6mm 0.8mm 0.4mm 두께 미세 조정 가능
Array Type 0405 ≥4개 1.3mm 1.0mm 0.4mm 두께 미세 조정 가능
Array Type 0508 ≥4개 2.0mm 1.3mm 0.5mm 두께 미세 조정 가능
Array Type 0510 ≥4개 2.5mm 1.3mm 0.5mm 두께 미세 조정 가능
Array Type 0612 ≥4개 3.0mm 1.5mm 0.6mm 두께 미세 조정 가능
본 발명의 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법에 있어서, 상기 칩의 종류는 TVS 다이오드, 쇼트키 다이오드, 스위칭 다이오드, 제너 다이오드, 정류기 및 트랜지스터 ... 등을 포함하나, 이들 6종의 반도체 다이에 한정되지 않으며, 반도체 다이의 탑재 공정에 적용되는 것은 모두 가능하다. 본 발명의 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법에 있어서, 상기 회로 기판은 박막 또는 후막 회로를 세라믹판(예를 들면, 산화알루미늄판, 질화알루미늄판 ... 등), 플라스틱판(예를 들면, PE, PP, PC, 폴리이미드, 엔지니어링 플라스틱 ... 등) 및 복합재료판(예를 들면, 탄소섬유판, 유리섬유판 ... 등) ... 등에 제작한 것이며, 방열 특성이 증가하도록 방열판 상에 인쇄할 수도 있다.
본 발명의 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법에 있어서, 상기 도전성 페이스트는 다양한 도전성 페이스트(예를 들면, 실버 페이스트, 실버-팔라듐 페이스트, 팔라듐 페이스트, 백금 페이스트, 구리 페이스트, 니켈 페이스트, 알루미늄 페이스트, 주석 페이스트 및 주석-납 페이스트 ... 등)로서 반도체 다이와 인쇄 회로를 연결시킨다. 무연 도전성 페이스트(예를 들면, 실버 페이스트, 실버-팔라듐 페이스트, 팔라듐 페이스트, 백금 페이스트, 구리 페이스트, 니켈 페이스트, 알루미늄 페이스트 및 주석 페이스트 ... 등)로 기존의 유연 솔더 페이스트를 대체하여, 무연화 반도체 패키지 제품를 제작할 수 있다.
본 발명의 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법에 있어서, 상기 절연 패키징 재료는 라미네이팅, 코팅, 스크래핑, 포팅 ... 등 방법으로 상기 다이, 도전성 페이스트 및 내부 회로 기판에 피복되어, 다이의 전기적 및 물리적 특성을 보호하는 기능을 한다.
본 발명의 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법에 있어서, 상기 다이는 반도체 다이의 설계 방식에 따라 정방향, 역방향 또는 양방향의 칩타입 반도체 소자로 제작될 수 있고, 설계 방식은 1인 1아웃 또는 1인 2아웃일 수 있다.
본 발명의 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법에 있어서, 상기 단자 전극은 도금 공정으로 또는 도금 없이 용접성이 있는 단자 전극 재료(예를 들면, Ag, Au, Pd, Pt, Ag/Pd 합금, Ag/Pt 합금... 등)을 사용하여, 상기 단자 전극이 솔더링성을 갖도록 하여, 부착식 단일 소형 및 어레이형 칩반도체 소자를 제작한다.
본 발명의 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법에 있어서, 상기 박막 회로 기판 재료는 박막 공정(예를 들면, 스퍼터링, 증착, 화학 도금, 노광, 현상, 식각 ... 등)을 이용하여 제작하고, 후박 회로는 인쇄 방식으로 제작할 수 있다.
도 1은 종래 기술의 회로 기판의 양면 연통 설계를 단독으로 사용하여 단일 소형 칩타입 반도체를 제작하는 패키징 및 제작 방법의 개략도이다.
도 2a 내지 도 2c는 본 발명의 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법의 실시예 1의 개략도이다.
도 3a 내지 도 3c는 본 발명의 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법의 실시예 2의 개략도이다.
도 4a 내지 도 4c는 본 발명의 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법의 실시예 3의 개략도이다.
도 5a 내지 도 5d는 본 발명의 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법의 실시예 4의 개략도이다.
도 6a 내지 도 6c는 본 발명의 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법의 실시예 5의 개략도이다.
도 7a는 본 발명의 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법의 실시예 6의 개략도이다.
도 8a는 본 발명의 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법의 실시예 7의 개략도이다.
본 발명의 목적, 특징 및 효과를 충분히 이해하도록, 하기 구체적인 실시예와 첨부도면을 결합하여, 본 발명에 대해 상세하게 설명한다.
본 발명은 회로 기판의 양면 연통 설계를 단독으로 사용하거나 또는 회로 기판의 일면 연통 설계 및 회로 기판의 양면 연통 설계를 동시에 사용하여 반도체 다이와 전극을 연결시키고, 회로를 박막 또는 후막 인쇄 ... 등 기술로 세라믹판(예를 들면, 산화알루미늄판, 질화알루미늄판 ... 등), 플라스틱판(예를 들면, PE, PP, PC, 폴리이미드, 엔지니어링 플라스틱 ... 등), 복합재료판(예를 들면, 탄소섬유판, 유리섬유판 ... 등) ... 등에 제작할 수 있으며, 회로 기판의 일면 연통 설계는 일면 회로 기판 상에 2개 이상의 연결 단자를 두고, 회로를 수평의 방식으로 측변까지 인출하는 것이고, 회로 기판의 양면 연통 설계는 양면 회로 기판 상에 2개 이상의 연결 단자를 두고, 또한 천공 및 도금하는 공정 방법을 이용하여 상하 양면의 회로를 수직 방식으로 연결시켜, 내층 회로를 내부 전극과 반도체 다이의 연결용으로 하며, 외층 회로를 외부 전극과 SMT판 연결용으로 한다.
2개 이상의 연결 단자에 무연 도전성 페이스트(예를 들면, 실버 페이스트, 실버-팔라듐 페이스트, 팔라듐 페이스트, 백금 페이스트, 구리 페이스트, 니켈 페이스트, 알루미늄 페이스트, 주석 페이스트 ... 등)를 도포하고, 도전성 페이스트 상에 반도체 다이를 탑재하며, 페이스트 도포 및 다이 탑재 단계는 모두 CCD 방식으로 위치 결정되고, 반도체 다이를 예비 전극 상에 정확하게 탑재하여, 반도체 다이와 박막 또는 후막 회로를 연결시킬 수 있고, 반도체 다이의 2개 이상의 전극은 예비 내부 전극 접점과 연통될 수 있으며, 단일 소형 반도체 다이의 패키징(예를 들면, 01005, 0201, 0402 ... 등 소형의 반도체 다이의 패키징) 또는 어레이형 반도체 다이의 패키징(예를 들면, 0204, 0306, 0405, 0508, 0510, 0612 ... 등 어레이형의 칩반도체 다이의 패키징)을 만족시킬 수 있다.
라미네이팅, 코팅, 스크래핑, 포팅 ... 등 방법으로 표면에 전체적으로 절연 패키징 재료를 배치시키며, 절연 패키징 재료를 라미네이팅 및 코팅하는 방식은, 라미네이팅 수회 후 절연 패키징 재료가 일정한 두께로 쌓일 수 있고, 절연 패키징 재료를 스크래핑 및 포팅하는 방식은, 스크래핑 및 포팅 1~2회 후 절연 패키징 재료가 일정한 두께로 쌓일 수 있다. 절연 패키징 재료의 에이징 처리를 진행한 후, 바로 절단할 수 있으며, 회로 기판의 양면 연통 설계를 단독으로 사용할 경우, 절단 후 완성된 패키징 제품은 부착식 단일 소형 또는 어레이형 반도체 소자로 제작된다. 회로 기판의 일면 연통 설계 및 회로 기판의 양면 연통 설계를 동시에 사용할 경우, 절단 후 코팅, 실버 디핑, 박막 공정 등 방식을 거쳐 회로 기판의 일면 연통 설계의 측변에서 인출된 내부 전극을 외부 전극으로 연통시켜야 하며, 도금 후 부착식 단일 소형 또는 어레이형 반도체 소자로 제작된다.
실시예 1:
회로 기판의 양면 연통 설계를 단독으로 사용하여 단일 소형 칩타입 반도체를 제작하는 패키징 및 제작 방법: (1) 도 2a에 도시된 바와 같이, 회로 기판(200) 상에 박막 또는 후막 양면 회로(201)가 포함되며, 양면 회로 기판 상에 2개 이상의 연결 단자를 두고, 또한 천공 및 도금하는 공정 방법을 이용하여 상하 양면의 회로를 수직 방식으로 연결시키며, 반도체 다이(210)는 양극 및 음극의 두 전극(211 및 212)을 포함하고, 베이킹 방식을 이용하여 도전성 페이스트(221 및 222)를 반도체 다이의 양극 및 음극(211 및 212)과 박막 또는 후막 회로(201)에 연결시키며, 라미네이팅, 코팅, 스크래핑 ... 등 방법으로 표면에 전체적으로 절연 패키징 재료(230)를 배치시키고, 절연 패키징 재료의 에이징 처리를 진행한다. (2) 박막 회로 기판 재료는 박막 공정(예를 들면, 스퍼터링, 증착, 화학 도금, 노광, 현상, 식각 ... 등)으로 제작할 수 있다. 후막 회로는 인쇄 방식으로 제작할 수 있다. (3) 290로 표시된 위치에서 절단하면, 외부 리드가 없는 패키지 구조를 형성하여, 단일 소형(예를 들면, 01005, 0201, 0402 ... 등) 칩타입 반도체의 제작이 완료되어, 도 2b에 도시된 바와 같이 단일 SMD형 반도체 소자로 제작된다. (4) 다이 설계 방식에 따라, 도 2c에 도시된 바와 같이 정방향, 역방향 또는 양방향의 칩타입 반도체 소자로 제작할 수 있다.
실시예 2:
회로 기판의 양면 연통 설계를 단독으로 사용하여 커버를 포함하는 단일 소형 칩타입 반도체를 제작하는 패키징 및 제작 방법: (1) 도 3a에 도시된 바와 같이, 회로 기판(300) 상에 박막 또는 후막 양면 회로(301)가 포함되며, 양면 회로 기판 상에 2개 이상의 연결 단자를 두고, 또한 천공 및 도금하는 공정 방법을 이용하여 상하 양면의 회로를 수직 방식으로 연결시키며, 반도체 다이(310)는 양극 및 음극의 두 전극(311 및 312)을 포함하고, 베이킹 방식을 이용하여 도전성 페이스트(321 및 322)를 반도체 다이의 양극 및 음극(311 및 312)과 박막 또는 후막 회로(301)에 연결시킨다. (2) 상부 커버(350)의 표면에 한 층의 접착제(340)를 도포하여, 상부 커버(350)와 다이(310)를 연결시키고, 상부 커버는 세라믹판(예를 들면, 산화알루미늄판, 질화알루미늄판 ... 등), 플라스틱판(예를 들면, PE, PP, PC, 폴리이미드, 엔지니어링 플라스틱 ... 등), 복합재료판(예를 들면, 탄소섬유판, 유리섬유판 ... 등) ... 등이며, 방열 특성이 증가하도록 방열판을 부착할 수도 있다. (3) 포팅 방법으로 내부에 절연 패키징 재료(330)를 채우고, 절연 패키징 재료의 에이징 처리를 진행한다. (4) 390로 표시된 위치에서 절단하면, 도 3b에 도시된 바와 같이 외부 리드가 없는 패키지 구조가 형성된다. (5) 다이 설계 방식에 따라, 도 3c에 도시된 바와 같이, 정방향, 역방향 또는 양방향의 칩타입 반도체 소자로 제작할 수 있다.
실시예 3:
회로 기판의 양면 연통 설계를 단독으로 사용하여 단일 소형 칩의 3전극형 반도체를 제작하는 패키징 및 제작 방법: (1) 도 4a에 도시된 바와 같이, 회로 기판(400) 상에 박막 또는 후막 양면 회로(401)가 포함되며, 양면 회로 기판 상에 2개 이상의 연결 단자를 두고, 또한 천공 및 도금하는 공정 방법을 이용하여 상하 양면의 회로를 수직 방식으로 연결시키며, 회로 기판(450) 상에 박막 또는 후막 양면 회로(402)가 포함되며, 양면 회로 기판 상에 1개 이상의 연결 단자를 두고, 또한 천공 및 도금하는 공정 방법을 이용하여 상하 양면의 회로를 수직 방식으로 연결시키며, 반도체 다이(410)는 양극 및 음극의 두 전극(411, 412) 및 접지인출부(413)를 포함하고, 베이킹 방식을 이용하여 도전성 페이스트(421, 422 및 440)를 반도체 다이의 3개의 전극(411, 412 및 413)과 박막 또는 후막 회로(401, 402)에 연결시킨다. (2) 포팅 방법으로 내부에 절연 패키징 재료(430)를 배치시키고, 절연 패키징 재료의 에이징 처리를 진행한다. (3) 490로 표시된 위치에서 절단하면, 도 4b에 도시된 바와 같이 외부 리드가 없는 패키지 구조가 형성된다. (4) 다이 설계 방식에 따라, 도 4c에 도시된 바와 같이 정방향 + 접지인출부, 역방향 + 접지인출부 및 양방향 + 접지인출부 또는 전류 1인 2아웃 형태의 칩타입 반도체 소자로 제작할 수 있다.
실시예 4:
회로 기판의 일면 연통 설계 및 회로 기판의 양면 연통 설계를 동시에 사용하여 단일 소형 칩타입 반도체를 제작하는 패키징 및 제작 방법: (1) 도 5a에 도시된 바와 같이, 회로 기판(500) 상에 박막 또는 후막 양면 회로(501)가 포함되며, 양면 회로 기판 상에 2개 이상의 연결 단자를 두고, 또한 천공 및 도금하는 공정 방법을 이용하여 상하 양면의 회로를 수직 방식으로 연결시키며, 회로 기판(550) 상에 박막 또는 후막 일면 회로(502)가 포함되며, 반도체 다이(510)는 양극 및 음극의 두 전극(511 및 512)를 포함하고, 베이킹 방식을 이용하여 도전성 페이스트(521 및 522)를 반도체 다이의 양극 및 음극(511 및 512)과 박막 또는 후막 회로(501 및 502)에 연결시킨다. (2) 포팅 방법으로 내부에 전체적으로 절연 패키징 재료(530)를 배치시키고, 절연 패키징 재료의 에이징 처리를 진행한다. (3) 590로 표시된 위치에서 절단하면, 도 5b에 도시된 바와 같이 하나의 외부 리드가 없는 패키지 구조 및 하나의 외부 리드가 있는 패키지 구조가 형성된다. (4) 다이 설계 방식에 따라, 도 5c에 도시된 바와 같이 정방향, 역방향 또는 양방향의 칩타입 반도체 소자로 제작할 수 있다. (5) 코팅, 실버 디핑, 박막 공정 등 방식으로 회로 기판의 일면 연통 설계의 측변에서 인출된 내부 전극을 외부 전극으로 연통시키고, 도 5d에 도시된 바와 같이 도금하면 단일 소형(예를 들면, 01005, 0201, 0402 ... 등) 칩타입 반도체 SMD형 반도체칩으로 제작된다.
실시예 5:
회로 기판의 일면 연통 설계 및 회로 기판의 양면 연통 설계를 동시에 사용하여 단일 소형 3전극 반도체를 제작하는 패키징 및 제작 방법: (1) 도 6a에 도시된 바와 같이, 회로 기판(600) 상에 박막 또는 후막 양면 회로(601)가 포함되며, 양면 회로 기판 상에 2개 이상의 연결 단자를 두고, 또한 천공 및 도금하는 공정 방법을 이용하여 상하 양면의 회로를 수직 방식으로 연결시키며, 회로 기판(650) 상에 박막 또는 후막 일면 회로(602)가 포함되며, 반도체 다이(610)는 3개의 전극(611, 612 및 613)을 포함하고, 베이킹 방식을 이용하여 도전성 페이스트(621, 622 및 623)로 반도체 다이의 3개의 전극(611, 612 및 613)과 박막 또는 후막 회로(601 및 602)를 연결시킨다. (2) 포팅 방식으로 절연 패키징 재료(630)를 채우고, 절연 패키징 재료의 에이징 처리를 진행한다. (3) 690로 표시된 위치에서 절단하면, 도 6b에 도시된 바와 같이 하나의 외부 리드가 없는 패키지 구조 및 2개의 외부 리드가 있는 패키지 구조가 형성된다. (4) 다이 설계 방식에 따라, 도 46에 도시된 바와 같이 3전극형 칩타입 반도체 소자로 제작할 수 있다. 이 설계 방식은 정방향 + 접지인출부, 역방향 + 접지인출부 및 양방향 + 접지인출부 또는 전류 1인 2아웃 형태를 갖는 칩타입 반도체 소자의 설계 방식이다. (5) 코팅, 실버 디핑, 박막 공정 등 방식으로 양단 전극을 제작하여, 양단 전극과 예비 전극 접점을 연통시키면, 단일 소형(예를 들면, 01005, 0201, 0402 ... 등) 칩타입 반도체의 피키징이 완료된다. 도금 공정 후, 도 6d에 도시된 바와 같이 단일 SMD형 반도체 소자로 제작된다.
실시예 6:
회로 기판의 양면 연통 설계를 단독으로 사용하여 어레이형 칩타입 반도체를 제작하는 패키징 및 제작 방법: (1) 양면 회로 기판 상에 내외층으로 다수의 연결 단자를 나열하고, 천공 및 도금하는 공정 방법을 이용하여 상하 양면의 회로를 수직 방식으로 연결시키면, 2 X 2 (791), 2 X 3 (792), 2 X 4 (793) ... 등등의 어레이식 외부 전극을 제작할 수 있다. (2) 실시예 1 또는 실시예 2의 방식으로 패키징하면, 도 7a에 도시된 바와 같이 어레이형(예를 들면, 0204, 0306, 0405, 0508 ... 등) 칩반도체의 제작이 완료된다.
실시예 7:
회로 기판의 일면 연통 설계 및 회로 기판의 양면 연통 설계를 동시에 사용하여 어레이형 칩반도체를 제작하는 패키징 및 제작 방법: (1) 회로 기판의 양면 연통 설계는 양면 회로 기판에 내외층으로 다수의 연결 단자를 나열하고, 천공 및 도금하는 공정 방법을 이용하여 상하 양면의 회로를 수직 방식으로 연결시키면, 2 X 2 (891), 2 X 3 (892), 2 X 4(893) ... 등등의 어레이식 외부 전극을 제작할 수 있다. 회로 기판의 일면 연통 설계는 일면 회로 기판에서 내층 회로를 수평 방식으로 측변(예를 들어 894, 895, 896)으로 인출한 것이다. (2) 실시예 5의 방식으로 패키징하고, 절단 후 코팅, 실버 디핑, 박막 공정 등 방식으로 양단 전극을 제작하여, 양단 전극을 예비 전극 접점과 연통시키고(예를 들어 897, 898, 899), 도금 공정을 하면 도 8a에 도시된 바와 같이 어레이형(예를 들면, 0204, 0306, 0405, 0508 ... 등) 칩반도체의 제작이 완료된다.
종합하면, 본 발명은 부착식 단일 소형 및 어레이형 칩반도체 소자에 적용되는 여러 가지 패키징 방법을 제공할 수 있다.
이상 바람직한 실시예를 통해 본 발명을 설명했으나, 해당 기술분야의 통상 지식을 가진 자라면, 상기 실시예들은 본 발명을 설명하기 위한 것일 뿐, 본 발명의 범위를 한정하기 위한 것이 아님을 이해할 것이다. 상기 실시예들의 등가 변화 및 치환은 모두 본 발명의 범위 내에 포함된다. 따라서, 본 발명의 보호 범위는 특허청구범위에 의해 한정된다.
100: 에폭시 수지
101: 외부 리드
200: 회로 기판
201: 박막 또는 후막 양면 회로
210: 반도체 다이
211: 양극
212: 음극
221: 도전성 페이스트
222: 도전성 페이스트
230: 절연 패키징 재료
290: 위치
300: 회로 기판
301: 박막 또는 후막 회로
310: 반도체 다이
311: 양극
312: 음극
321: 도전성 페이스트
322: 도전성 페이스트
330: 절연 패키징 재료
340: 접착제
350: 상부 커버
390: 위치
400: 회로 기판
401: 박막 또는 후막 양면 회로
402: 박막 또는 후막 양면 회로
410: 반도체 다이
411: 전극
412: 전극
413: 접지인출부
421: 도전성 페이스트
422: 도전성 페이스트
430: 절연 패키징 재료
440: 도전성 페이스트
450: 회로 기판
490: 위치
500: 회로 기판
501: 박막 또는 후막 일면 회로
502: 박막 또는 후막 일면 회로
521: 도전성 페이스트
522: 도전성 페이스트
530: 절연 패키징 재료
550: 회로 기판
590: 위치
600: 회로 기판
601: 박막 또는 후막 일면 회로
602: 박막 또는 후막 일면 회로
610: 다이
611: 전극
612: 전극
613: 전극
621: 도전성 페이스트
622: 도전성 페이스트
623: 도전성 페이스트
630: 절연 패키징 재료
650: 회로 기판
690: 위치
791: 어레이식 외부 전극
792: 어레이식 외부 전극
793: 어레이식 외부 전극
891: 어레이식 외부 전극
892: 어레이식 외부 전극
893: 어레이식 외부 전극
894: 전극
895: 전극
896: 전극
897: 양단 전극
898: 양단 전극
899: 양단 전극

Claims (18)

  1. 양극 및 음극을 포함하는 다이를 제공하고, 박막 또는 후막 양면 회로를 포함하는 회로 기판을 제공하며, 양면의 상기 회로 기판 상에 2개 이상의 연결 단자를 두고, 또한 천공 및 도금하는 공정 방법을 이용하여 상하 양면의 회로를 수직 방식으로 연결시키는 단계;
    베이킹 방식으로 도전성 페이스트를 상기 다이의 양극 및 음극과 박막 또는 후막 양면 회로에 연결시키며, 라미네이팅, 코팅, 스크래핑 ... 등 방법으로 표면에 전체적으로 절연 패키징 재료를 배치시키고, 절연 패키징 재료의 에이징 처리를 진행하는 단계;
    상기 다이 이외의 위치에서 절단하면, 외부 리드가 없는 패키지 구조가 형성되어, 단일 소형 칩타입 반도체의 제작이 완료하는 단계; 및
    다이의 설계 방식에 따라, 정방향, 역방향 또는 양방향의 칩타입 반도체 소자로 제작하는 단계;
    를 포함하는 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법.
  2. 제1항에 있어서,
    상기 다이는 1개의 상부 전극과 1개의 하부 전극, 1개의 상부 전극과 2개의 하부 전극, 2개의 상부 전극과 1개의 하부 전극, 2개의 하부 전극, 1개의 상부 전극과 다수개의 하부 전극 또는 다수개의 상부 전극과 1개의 하부 전극 ... 등을 구비하는, 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법.
  3. 양극 및 음극을 포함하는 다이를 제공하고, 박막 또는 후막 양면 회로를 포함하는 회로 기판을 제공하며, 양면의 상기 회로 기판 상에 2개 이상의 연결 단자를 두고, 또한 천공 및 도금하는 공정 방법을 이용하여 상하 양면의 회로를 수직 방식으로 연결시키는 단계;
    베이킹 방식을 이용하여 도전성 페이스트를 상기 다이의 양극 및 음극과 상기 박막 또는 후막 양면 회로의 회로 기판에 연결시키는 단계; 및
    상부 커버의 표면에 한 층의 접착제를 도포하여, 상기 상부 커버와 상기 다이를 연결시키며, 포팅 방법으로 내부에 절연 패키징 재료를 채우고, 절연 패키징 재료의 에이징 처리를 진행하는 단계;
    를 포함하는 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법.
  4. 제3항에 있어서,
    상기 상부 커버는, 산화알루미늄판, 질화알루미늄판 등의 세라믹판; PE, PP, PC, 폴리이미드, 엔지니어링 플라스틱 등의 플라스틱판; 탄소섬유판, 유리섬유판 등의 복합재료판;이며, 방열 특성이 증가하도록 방열판을 부착할 수도 있는, 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법.
  5. 제1항 또는 제3항에 있어서,
    박막 또는 후막 양면 회로를 포함하는 상기 회로 기판은 양면에 연통되게 설계된 어레이식 외부 전극을 더 포함하는, 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법.
  6. 3개의 전극을 포함하는 다이를 제공하고, 박막 또는 후막 양면 회로를 포함하는 적어도 2개의 회로 기판을 제공하는 단계;
    베이킹 방식을 이용하여 도전성 페이스트로 상기 다이의 3개 전극과 상기 박막 또는 후막 회로를 연결시시키는 단계; 및
    포팅 방식으로 절연 패키징 재료를 채우고, 절연 패키징 재료의 에이징 처리를 진행하는 단계;
    를 포함하는 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법.
  7. 제6항에 있어서,
    패키징된 상기 부착식 단일 소형 및 어레이형 칩반도체 소자는 전류방향 1인 2아웃 또는 정방향 + 접지인출부, 역방향 + 접지인출부 및 양방향 + 접지인출부의 형태를 가지는, 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법.
  8. 양극 및 음극을 포함하는 다이를 제공하고, 박막 또는 후막 양면 회로를 포함하는 적어도 2개의 회로 기판을 제공하는 단계;
    베이킹 방식을 이용하여 도전성 페이스트를 상기 다이의 양극 및 음극과 상기 박막 또는 후막 회로에 연결시키는 단계;
    포팅 방법으로 내부에 절연 패키징 재료를 채우고, 절연 패키징 재료의 에이징 처리를 진행하는 단계;
    절단 후 코팅, 실버 디핑, 박막 공정 등 방식으로 일측 단자 전극을 제작하여, 일측 단자 전극과 예비 전극 접점이 연통되게 하면, 단일 소형 칩반도체의 제작이 완료하는 단계; 및
    도금 공정을 진행하여 단일 SMD형 반도체칩 소자로 제작하는 단계;
    를 포함하는 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법.
  9. 3개의 전극을 포함하는 다이를 제공하고, 박막 또는 후막 양면 회로를 포함하는 적어도 2개의 회로 기판을 제공하는 단계;
    베이킹 방식을 이용하여 도전성 페이스트로 상기 다이의 3개 전극과 상기 박막 또는 후막 회로를 연결시시키는 단계;
    포팅 방법으로 내부에 절연 패키징 재료를 채우고, 절연 패키징 재료의 에이징 처리를 진행하는 단계;
    절단 후 코팅, 실버 디핑, 박막 공정 등 방식으로 양단의 단자 전극을 제작하여, 양단의 단자 전극과 예비 전극 접점을 연통되게 하면, 단일 소형 3전극 칩반도체의 제작이 완료하는 단계; 및
    도금 공정을 진행하여 단일 SMD형 반도체칩 소자로 제작하는 단계;
    를 포함하는 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법.
  10. 제9항에 있어서,
    박막 또는 후막 양면 회로를 포함하는 상기 회로 기판은 양면에 연통되게 설계된 어레이식 외부 전극을 더 포함하며, 상기 회로 기판의 일면에는 연통되게 제작된 양단의 수평 인출 전극을 더 구비하고, 절단 후 코팅, 실버 디핑, 박막 공정 등 방식으로 양단 전극을 제작하여, 양단 전극과 예비 전극 접점을 연통되게 하는, 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법.
  11. 제1항, 제3항, 제6항, 제8항 또는 제9항 중 어느 한 항에 있어서,
    상기 칩은 아래 규격을 포함하는, 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법.
    Figure pat00001
  12. 제1항 또는 제3항에 있어서,
    상기 칩의 종류는 TVS 다이오드, 쇼트키 다이오드, 스위칭 다이오드, 제너 다이오드, 정류기 및 트랜지스터 ... 등을 포함하나, 이들 6종의 반도체 다이에 한정되지 않으며, 반도체 다이의 탑재 공정에 적용되는 것은 모두 가능한, 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법.
  13. 제1항, 제3항, 제6항, 제8항 또는 제9항 중 어느 한 항에 있어서,
    상기 회로 기판은 박막 또는 후막 회로를, 산화알루미늄판, 질화알루미늄판등의 세라믹판; PE, PP, PC, 폴리이미드, 엔지니어링 플라스틱 등의 플라스틱판; 및 탄소섬유판, 유리섬유판 등의 복합재료판에 제작한 것이며, 방열 특성이 증가하도록 방열판 상에 인쇄할 수도 있는, 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법.
  14. 제1항, 제3항, 제6항, 제8항 또는 제9항 중 어느 한 항에 있어서,
    상기 도전성 페이스트는, 실버 페이스트, 실버-팔라듐 페이스트, 팔라듐 페이스트, 백금 페이스트, 구리 페이스트, 니켈 페이스트, 알루미늄 페이스트, 주석 페이스트 및 주석-납 페이스트 등의 다양한 도전성 페이스트로서 반도체 다이와 인쇄 회로를 연결시키며, 실버 페이스트, 실버-팔라듐 페이스트, 팔라듐 페이스트, 백금 페이스트, 구리 페이스트, 니켈 페이스트, 알루미늄 페이스트 및 주석 페이스트 등의 무연 도전성 페이스트로 기존의 유연 솔더 페이스트를 대체하여, 무연화 반도체 패키지 제품을 제작할 수 있는, 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법.
  15. 제1항, 제3항, 제6항, 제8항 또는 제9항 중 어느 한 항에 있어서,
    상기 절연 패키징 재료는 라미네이팅, 코팅, 스크래핑, 포팅 ... 등의 방법으로 상기 다이, 도전성 페이스트 및 내부 회로 기판에 피복되어, 다이의 전기적 및 물리적 특성을 보호하는 기능을 하는, 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법.
  16. 제1항, 제3항, 제6항, 제8항 또는 제9항 중 어느 한 항에 있어서,
    상기 다이는 반도체 다이의 설계 방식에 따라 정방향, 역방향 또는 양방향의 칩타입 반도체 소자로 제작될 수 있고, 설계 방식은 1인 1아웃 또는 1인 2아웃일 수 있는, 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법.
  17. 제8항 또는 제9항에 있어서,
    상기 단자 전극은 도금 공정으로 또는 도금 없이 용접성이 있는 Ag, Au, Pd, Pt, Ag/Pd 합금, Ag/Pt 합금 등의 단자 전극 재료를 사용하여, 상기 단자 전극이 솔더링성을 갖도록 하여, 부착식 단일 소형 및 어레이형 칩반도체 소자를 제작하는 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법.
  18. 제1항, 제3항, 제6항, 제8항 또는 제9항 중 어느 한 항에 있어서,
    상기 박막 회로 기판 재료는 스퍼터링, 증착, 화학 도금, 노광, 현상, 식각 등의 박막 공정을 이용하여 제작하고, 후박 회로는 인쇄 방식으로 제작할 수 있는, 부착식 단일 소형 및 어레이형 칩반도체 소자의 패키징 방법.
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