KR20200136910A - 3차원 집적 구조물을 생성하기 위한 도너 기판을 생산하는 방법 및 이러한 집적 구조물을 생산하는 방법 - Google Patents

3차원 집적 구조물을 생성하기 위한 도너 기판을 생산하는 방법 및 이러한 집적 구조물을 생산하는 방법 Download PDF

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Abstract

본 발명은 3차원 집적 구조물(40)의 생성을 위한 도너 기판(20)의 생산 방법에 관한 것으로서, 활성층으로 지칭되는 표면층(14) 및 상기 활성층 아래에서 연장되는 복수의 캐비티들(12)을 포함하는 층(11)을 포함하는 반도체 기판(10)을 제공하는 단계로서, 각 캐비티(12)는 격벽(13)에 의해 인접한 캐비티와 격리되어 있는, 상기 반도체 기판을 제공하는 단계; 상기 캐비티(12)와 수직으로 위치된 상기 활성층(14)의 영역(14A)에 전자 디바이스(15)를 형성하는 단계; 각각의 상기 격벽(13)과 수직으로 위치된 상기 활성층의 영역(16)을 노출시키면서, 상기 전자 디바이스(15)를 커버하도록 상기 활성층(14) 상에 보호 마스크(17)를 퇴적하는 단계; 각각의 상기 격벽(13)에 약화된 구역(19)을 형성하기 위해 상기 마스크에 의해 노출된 상기 활성층의 상기 영역들을 통하여 원자 종을 주입하는 단계를 포함한다.

Description

3차원 집적 구조물을 생성하기 위한 도너 기판을 생산하는 방법 및 이러한 집적 구조물을 생산하는 방법
본 발명은 반도체-온-절연체 유형의 3차원 집적 구조물의 생산을 위한 "도너 기판(donor substrate)"으로 지칭되는 기판의 제조에 관한 것이다. 본 발명은 또한 도너 기판의 층을 "리시버 기판(receiver substrate)"으로 지칭되는 제2 기판으로 전사(transfer)함으로써, 층들의 스택, 특히 전자 장치들이 제공된 층들의 스택으로 형성된 이러한 3차원 집적 구조물을 제조하는 공정에 관한 것이다.
3차원 집적 구조물, 특히 반도체 온 절연체(SeOI) 유형의, 특히 반도체 재료가 실리콘인 경우 실리콘 온 절연체(SOI) 유형의 3차원 집적 구조물은 특히 전자 장치들 또는 "활성층들"이라고 지칭되는 회로들이 형성된 층들을 포함하는 여러 층들의 스택을 포함한다. 이러한 집적 구조물들을 제조하는 공정들은 일반적으로 3차원(3D) 집적 공정들이라고 나타낸다.
가능한 집적 공정들 중에서, 도너 기판에서 리시버 기판으로의 층 전사에 의한 3D 집적은 활성층들을 적층하기 위한 유망한 솔루션으로 제시된다.
이러한 유형의 공정에 따라, "약화된(weakened)" 구역이 도너 기판에 생성되어 전사될 층을 한정하고, 도너 기판이 리시버 기판에 결합되고, 이어서 도너 기판이 약화된 구역을 따라 분리되어 상기 층을 리시버 기판으로 전사한다.
공지된 층 전사 공정 중 하나는 스마트 컷(Smart Cut™) 공정이며, 여기서 상기 약화된 구역은 전사될 층의 두께에 실질적으로 대응하는 미리 결정된 깊이로 도너 기판에 수소 및/또는 헬륨 원자들의 주입에 의해 생성된다.
상기 Smart Cut™ 공정은, 다른 후속 응용들을 위해 상기 층의 전사 후에 도너 기판을 재사용할 수 있고, 그리고 얇은 층들을 균일하게 전사할 수 있기 때문에 유리하다.
Smart Cut™ 공정에 따라, 주입 에너지를 증가시킴으로써 매우 두꺼운 활성층들을 전사하기 위해 매우 깊은 곳에 이온들을 주입하려는 시도들이 수행되었다. 그러나 주입 에너지가 높을수록, 주입되는 이온들의 양이 더 많아야 하며, 그리고 생산 비용들을 증가시키고 공정의 실현 가능성을 제한하게 하는 주입 전류(전류 밀도)가 더 낮아지게 된다.
또한, 이온 주입은 전자 장치들을 포함하는 도너 기판의 활성면을 이온 방사선에 노출시켜 수행된다. 이 방사는 활성층의 전자 장치들에 손상을 일으키므로 손상된 전자 장치들을 수리하기 위한 추가 단계들 제공할 필요가 있다. 주입 에너지와 주입되는 이온의 양이 높을수록 전자 장치들에 야기된 손상은 더욱 커진다.
전자 장치들의 전기적 특성들을 보존하기 위해, 수소를 제거하고 도핑을 활성화하기 위해 열 예산(thermal budget)을 적용하는 것을 상상할 수 있다. 그러나,이 경우 온도는 700 ℃ 이상이어야 하며, 이는 활성층들을 적층하여 3D 구조물을 제조하는 것과 양립될 수 없다. 열 예산을 줄이기 위해 고체상 에피택셜 성장을 수행하는 것이 고려되었다. 따라서 높게 유지되는, 실리콘의 에피택시의 경우 525 ℃보다 약간 높은 온도에 도달할 수 있다. 산업적 생산율과 양립할 수 없는, 매우 크게 증가하고 24 시간보다 상당히 길어지는 열적 어닐링 시간을 희생하면서, 475 ℃ 정도의 온도에 도달하기 위해 열 예산을 더 줄이는 것이 가능하다.
이온들의 침투 깊이보다 작아야 하기 때문에, 전면과 후면 상의 전자 장치들의 스택들의 총 두께는 제한될 것이다. 따라서 이로 인해 심지어 사용된 이온들이 높은 에너지 수준을 갖는 경우에 조차도, 약 1 또는 2 마이크로미터 이하의 매우 작은 총 두께로 결과된다.
또한, 적층될 층들은 실리콘 층들뿐만 아니라 유전체 및 금속 층들을 포함한다. 따라서 충분히 깊은 이온 주입을 수행하려면 나중의 단계에서 도너 기판을 잘 분리할 수 있도록 높은 에너지와 매우 많은 양의 주입된 이온들이 필요하다. 그러나, 이온 주입 전류가 에너지에 따라 감소할 수 있다는 점을 감안할 때, 도너 기판의 분리 및 활성층의 전사에 필요한 이온 주입 시간이 매우 길며, 이는 이러한 공정을 수행하는 데 있어 큰 단점이 된다.
마지막으로, 이온들의 주입 깊이는 활성층들의 물리 화학적 특성들에 의존하며, 이는 이온 주입 동안에 이온을 더 크게 또는 더 작게 느리게 할 수 있다. 예를 들어, 활성층들은 활성층들의 이러한 구역들을 통과하는 이온들의 거동에 영향을 미치는, 금속을 함유하는 특정 구역들과 그렇지 않은 구역을 포함하는 금속층들의 배열에서 상이할 수 있다. 이것은 불연속적인 약화된 구역의 형성을 유도하고, 따라서 이 약화된 구역을 따라 도너 기판의 불량한 분리를 초래한다.
다른 전사 기술들도 사용될 수 있다.
이들 중 다양한 기능의 칩들의 적층 또는 "칩 적층(chip stacking)"은, 얇은 기판에서 시작하여, 3차원 구조물을 형성하기 위해 칩들을 서로 상에 적층함으로써 칩들을 기판에 결합하고, 이어서 예를 들어, 배선에 의해 또는 2 개의 칩들 사이에 삽입된 실리콘 층들의 사용에 의해 이러한 목적을 위해 제공된 수단에 의해 상기 칩들과 상기 기판을 상호 연결하는 것으로 구성된다. 따라서 조립된 칩들의 다양한 기능들로 인해 다기능 3D 구조물이 얻어진다.
이 기술의 가장 큰 단점은 높은 비용 외에도 이렇게 조립된 칩들의 정렬이 최적(전형적으로 < 0.5 ㎛, 200 nm 3σ)이 아니라는 것이다. 따라서 칩들과 큰 직경을 가진 기판 사이에 접촉들 또는 연결들을 제공하는 것이 필요하며, 이는 전기적 손실들을 초래하고 집적의 선택권들을 제한한다.
3D의 순차적 적층은 하부에 놓이는 활성층의 전자 디바이스들 상에 새로운 전자 디바이스들을 제조할 수 있도록 활성층에 실리콘층을 전사하는 것으로 구성된다. 이 경우 상기 층들의 정렬은 사용된 리소그래피 기술에 의해서만 제한되며, 나노미터 정도로 매우 정밀할 수 있다. 그런 다음 3D 구조물를 형성하는 전사된 다양한 활성층들이 상호배선된다. 이 기술은 이전에 설명한 "칩 적층"에 비해 리소그래피 층들 및 상호배선 층들의 수를 줄일 수 있게 한다.
이 기술의 주요 단점은 새로운 전자 디바이스들을 제조하기 위한 공정이, 특히 상기 새로운 전자 디바이스들 및 상기 하부에 놓이는 활성층 모두의 성능들을 제한할 수 있는, 그들의 완전함을 유지함에 의해, 상기 하부에 놓이는 활성층의 특성들과 양립할 수 있어야 한다는 것이다.
전자 디바이스들의 3D 적층 또는 "3D 소자 적층(3D device stacking)"은 앞에서 설명한 3D의 순차적 적층과 유사하며, 일반적으로 마이크로미터 미만인 상기 층들의 상대적으로 정밀한 정렬(전형적으로 < 0.5 ㎛, 200 nm 3σ)을 얻을 수 있게 한다.
이 기술의 한 가지 단점은 적층된 활성층이 균일하지 않다는 것이다. 그러나 SOI 도너 기판을 사용하면 이러한 상황을 개선할 수 있지만 추가 비용이 발생한다. 더욱이, 도너 기판의 일부의 제거(일반적으로 연마에 의한)는 리시버 기판의 활성층의 구성 요소들을 손상시킬 수 있다.
더욱이, 도너 기판의 특성에 관계없이, 이 기판은 부분적으로 연마되었기 때문에 공정의 실행 후에 이 기판은 더 이상 재사용할 수 없다. 이는 3D 구조물의 제조 시간을 늘리는 것에 부가하여 상당한 재정적 영향을 미치는, 각각의 전사마다 도너 기판을 변경해야하기 때문에 상기 공지된 기술들의 주요 단점을 구성한다.
본 발명의 하나의 목적은 3차원(3D) 집적 구조물의, 특히 전자 디바이스들이 구비된 층들의 스택으로 형성된 반도체 온 절연체 유형의, 생산을 위한 도너 기판을 제조하기 위한 공정, 및 또한 도너 기판에서 리시버 기판으로 활성층을 전사하여 이러한 집적 구조물들을 제조하기 위한 공정을 제안하는 것이며, 이것은 기존의 공정들, 특히 위에서 설명된 공정들에 내재된 실험적 제약들을 방지할 수 있게 한다.
제안된 제조 공정들은, 특히 전자 디바이스들의 구조 및 기계적 특성을 저하시키지 않으면서 전자 디바이스들이 제공된 활성층들을 적층하여 3D 구조물을 생산하는 것을 목표로 한다.
제안된 공정들은 3D 구조물들을 생산하는 동시에 다른 활성층들 또는 활성층의 일부를 전사하기 위해 도너 기판을 재사용할 수 있도록 하는 것을 목표로 한다.
제안된 공정들은 또한 매우 두꺼운 활성층들의, 즉 1 ㎛(마이크로미터)에서 수 마이크로미터의, 전사를 가능하게 하고, 특히 스마트 컷 공정이 매우 두꺼운 활성층들의 전사와 양립될 수 있도록 하는 것을 목표로 한다.
본 목적을 위해, 본 발명은 3차원 집적 구조물의 생산을 위한 도너 기판의 제조 공정을 제공하며, 다음 단계들을 포함한다:
- 활성층으로 지칭되는 표면층 및 상기 활성층 아래에서 연장되는 복수의 캐비티들을 포함하는 층을 포함하는 반도체 기판을 제공하는 단계로서, 각 캐비티는 격벽에 의해 인접한 캐비티와 격리되어 있는, 상기 반도체 기판을 제공하는 단계,
- 캐비티와 수직으로 위치된 상기 활성층의 영역에 전자 디바이스를 형성하는 단계;
- 각각의 상기 격벽과 수직으로 위치된 상기 활성층의 영역을 노출시키면서, 상기 전자 디바이스를 커버하도록 상기 활성층 상에 보호 마스크를 퇴적하는 단계;
- 각각의 상기 격벽에 약화된 구역을 형성하기 위해 상기 마스크에 의해 노출된 상기 활성층의 상기 영역들을 통하여 원자 종을 주입하는 단계.
또한, 본 발명은 도너 기판에서 리시버 기판으로 층의 전사(transfer)에 의해, 전자 디바이스들이 제공된 활성층들의 스택으로 형성된, 3차원 집적 구조물의 제조 공정에 관한 것으로서, 상기 공정은 다음 단계들을 포함하는 것을 특징으로 한다:
- 상기 선행하는 제조 공정에 의해 상기 도너 기판을 제조하는 단계;
- 상기 도너 기판을 상기 리시버 기판에 결합시키는 단계로서, 전사될 상기 활성층에 대해 상기 약화된 구역들 반대편의 상기 도너 기판의 표면이 결합 인터페이스에 있는, 상기 결합시키는 단계;
- 상기 활성층의 적어도 하나의 부분을 상기 리시버 기판으로 전사하기 위해 상기 약화된 구역들을 따라 상기 도너 기판을 분리하는 단계.
다른 양태들에 따라, 상기 선행하는 제조 공정들은 다음의 다양한 피쳐들(features)을 단독으로 또는 기술적으로 실행 가능한 그의 조합들을 가진다:
- 상기 격벽들 내에 약화된 구역을 형성하기 위한 원자 종의 주입 이전에, 격벽과 수직으로 위치된 상기 활성층의 적어도 하나의 부분을 제거하기 위해 상기 활성층의 선택적 에칭이 수행되는 것;
- 상기 격벽들 내에 약화된 구역을 형성하기 위한 원자 종의 상기 주입 이전에, 적어도 하나의 캐비티를 다른 캐비티들로부터 격리되도록 상기 캐비티들을 넘어 상기 격벽들 내로 연장되는 트렌치들이 추가적으로 생성되는 것;
- 상기 보호 마스크의 상기 퇴적 전에, 격리된 상기 캐비티와 수직으로 위치된 활성층 부분 상에 초과 두께를 형성하는 추가 층이 퇴적되는 것;
- 상기 트렌치들의 상기 형성으로부터 결과된 격벽 부분들 내에 원자 종의 주입에 의해 형성된 상기 약화된 구역들을 따라 상기 도너 기판의 상기 분리가 수행되며, 격리된 상기 캐비티와 수직으로 위치된 상기 활성층 부분이 상기 리시버 기판으로 선택적으로 전사되는 것;
- 상기 반도체 기판이 다음 단계들의 구현에 의해 제조되는 것:
- 상기 캐비티들을 포함하는 상기 층을 형성하기 위해 기판의 상기 표면에 복수의 캐비티들을 생성하는 단계,
- 상기 캐비티들을 밀봉하기 위해 상기 활성층을 상기 기판으로 전사하는 단계;
- 상기 캐비티들은 건식 에칭 및/또는 습식 에칭에 의해 형성되는 것;
- 상기 캐비티들은 중공(hollow)인 것;
- 상기 캐비티들은 전기화학적 처리에 의해 형성되는 것;
- 상기 캐비티들은 다음 단계들의 구현에 의해 형성되는 것:
- 기판의 자유 표면 상에 보호 마스크를 퇴적하는 단계로서, 상기 보호 마스크는 커버된 표면 부분들 및 커버되지 않은 표면 부분들을 만들도록 위치되어 있는, 상기 퇴적하는 단계,
- 상기 마스크로 커버된 상기 기판의 상기 표면을 원자 종의 입사 플럭스에 노출시킴으로써, 상기 주입 구역들의, 상기 보호 마스크에 의해 커버되지 않은 상기 표면 부분들과 수직인 상기 기판 내에 원자 종을 주입하는 단계,
- 상기 주입 구역들에 캐비티들을 형성하기 위해 상기 기판의 열적 어닐링을 수행하는 단계;
- 각각의 캐비티는, 상기 캐비티의 총 체적에 대하여 20% 이상의, 바람직하게는 30% 이상의 기공률을 갖는 다공성 매체로 구성된 것;
- 상기 활성층은 다음 단계들의 구현에 의해 상기 캐비티-함유 층으로 전사되는 것:
- 전사될 반도체 재료의 층의 경계를 정하기 위하여 반도체 재료로 만들어진 제2 도너 기판 내에 약화된 구역을 형성하기 위해 원자 종을 주입하는 단계,
- 상기 제2 도너 기판을 상기 도너 기판의 상기 캐비티-함유 층에 결합시키는 단계로서, 전사될 상기 층에 대하여 상기 약화된 구역 반대편의 전사될 상기 층의 상기 표면이 상기 결합 인터페이스에 있는, 상기 결합시키는 단계,
- 반도체 재료의 상기 층을 상기 기판으로 전사하기 위해 상기 약화된 구역을 따라 상기 제2 도너 기판을 분리하는 단계;
또한, 본 발명은 리시버 기판으로 전사되도록 의도된 활성층을 포함하는 도너 기판(10)에 관한 것이다. 상기 도너 기판은,
- 상기 도너 기판의 두께 내로 연장되며 격벽들에 의해 경계가 정해지는 캐비티들을 포함하는 층,
- 적어도 하나의 전자 디바이스를 포함하는, 상기 캐비티-함유 층 상에 위치된 활성층으로서, 각각의 전자 디바이스는 캐비티와 수직으로 위치된 상기 활성층의 영역에 배열되어 있는, 상기 활성층,
- 상기 캐비티들을 격리하는 상기 격벽들의 적어도 하나의 부분 내의 약화된 구역들.
본 발명의 다른 장점들 및 특징들은 아래에 해당하는 첨부된 도면들을 참조하여, 예시적이며 그리고 비제한적인 예의 형태로 주어진 이어지는 설명을 읽음으로써 명백해질 것이다:
도 1은 하나의 실시 예에 따라, 활성층이 그 위에 퇴적된 캐비티들을 포함하는, "캐비티 실리콘 온 절연체"(C-SOI) 유형의 기판, 즉 캐비티들이 제공된 SOI 유형의 기판의 개략적인 단면도이며;
도 2는 전자 디바이스들이 활성층 상에 생성된, 도 1로부터의 기판의 개략적인 단면도이며,
도 3은 도너 기판을 형성하기 위하여, 활성층의 전자 디바이스들 상에 보호 마스크의 이전의 퇴적과 함께, 약화된 구역들을 형성하기 위해 원자 종의 주입이 수행된 도 1로부터의 기판의 개략적인 단면도이며,
도 4는 활성층 상에 퇴적된 산화물층을 갖는 도 3으로부터의 도너 기판의 개략도이며,
도 5는 활성층이 제공된 리시버 기판과 도너 기판의 정렬을 도시하는 개략도이며,
도 6은 리시버 기판과 도너 기판의 결합을 도시하는 개략도이며,
도 7은 약화된 구역들에서 도너 기판의 분리를 도시하는 개략도이며,
도 8은 선택적 식각에 의해 분리 잔류물들의 제거 후에 얻어진 반도체 유형의 3D 구조물의 개략도이며,
도 9a, 9b, 및 9c는 하나의 실시 예에 따른, 기판 상에 식각에 의해 캐비티들을 포함하는 층의 제조, 및 스마트 컷 공정에 의해 캐비티들을 포함하는 상기 층 상에 활성층의 퇴적을 도시하는 개략도들이며,
도 10a, 10b, 및 10c는 하나의 실시 예에 따른, 기판의 전자화학적 처리에 의해 캐비티들을 포함하는 층의 제조, 및 스마트 컷 공정에 의해 캐비티들을 포함하는 상기 층 상에 활성층의 퇴적을 도시하는 개략도들이며,
도 11a, 11b, 및 11c는 하나의 실시 예에 따른, 기판 내에 원자 종의 주입에 의해 캐비티들을 포함하는 층의 제조를 도시하는 개략도들이며,
도 12는 하나의 실시 예에 따른, 격벽들과 수직으로 위치된 활성층의 일부들을 선택적으로 제거하기 위한 식각의 수행, 이어서 식각된 기판에 원자 종의 주입을 도시하는 개략도이며,
도 13은 하나의 실시 예에 따른, 활성층의 주어진 전자 디바이스의 후속되는 선택적 전사를 위해, 선택적 식각 후에 격벽들에서 트랜치들의 생성을 도시하는 도너 기판의 개략도이다.
본 발명의 제1 주제는 3차원 집적 구조물의 생산을 위한 도너 기판을 제조하기 위한 공정에 관한 것이다. 도너 기판은 반도체 기판으로부터 얻어지며, 그 하나의 실시 예가 도 1에 나타나 있다.
도 1을 참조하면, 반도체 기판(10)은 기판(1), 복수의 캐비티들(12)을 포함하는 층(11), 및 캐비티들(12)을 커버하도록 캐비티들을 포함하는 층(11) 상에 위치하는 활성층(14)을 포함한다.
캐비티들(12)은 기판의 나머지 부분보다 낮은 밀도를 갖는 기판의 영역들이다. 상기 캐비티들은 중공이거나 다공성 매체로 구성될 수 있다. 캐비티들(12)은 제1 깊이(도시된 예에서, 기판(1)의 상부 표면에 대응함)와 더 큰 제2 깊이 사이에서 기판(10)의 두께 내로 연장되고, 격벽들(13)에 의해 서로 격리된다.
기판(1), 또는 캐비티들이 생성되는 기판의 적어도 일부는, 예를 들어 실리콘, 게르마늄 및 이들의 합금과 같은 결정질 반도체 재료로, 그리고 정의에 따라, 원소 주기율표의 그룹 III으로부터의 적어도 하나의 원소와 그룹 V로부터의 적어도 하나의 원소를 포함하는 III/V 반도체 화합물로 제조된다.
도 1에 개략적으로 나타낸 캐비티들(12)은 기판의 주 표면에 평행한 평면에서 정사각형 또는 직사각형 단면을 가지며, 기판에서 입방체 또는 평행 육면체 체적들을 형성한다. 그러나 캐비티들은 선택적으로 다른 형상일 수도 있음을 이해할 것이다.
캐비티들(12)은 더 큰 밀도, 예를 들어 기판(1)을 구성하는 재료의 자연 밀도(natural density)를 갖는 기판(1)의 일부들에 대응하는 격벽들(13)에 의해 서로 격리된다. 따라서 격벽들(13)은 캐비티들(12)의 형상과 상보적인 형상을 갖는다.
바람직하게는, 임의의 불시의 파단(fracture) 개시를 방지기 위해 상기 캐비티들은 기판의 에지상에서 개방되지 않는다.
활성층(14)은 캐비티들을 포함하는 층(11) 상에 배열되며, 캐비티들(12)을 커버한다. 환언하면, 캐비티들(12)은 폐쇄되고, 각각의 캐비티는 활성층(14)의 일부 및 기판(1)에 의해 기판의 두께 방향으로, 그리고 2 개의 인접한 격벽들(13)에 의해 기판의 노출된 표면에 평행한 방향으로 경계가 정해진다.
전술한 반도체 기판(10)으로부터 시작하여, 도 2에 도시된 바와 같이 캐비티들(12)과 수직으로 위치하는 활성층의 영역들(14A)에 전자 디바이스들(15)가 형성된다. 바람직하게는, 전자 디바이스(15)는 통상적으로 각각의 캐비티(12)와 수직으로 위치된 활성층의 상기 영역들(14A)의 각각에 형성된다.
그러나 전자 디바이스들(15)은 격벽들(13)과 수직으로 위치된 영역들(16) 내로 확장되지 않는다.
상기 리시버 기판에 결합시키기 전에 반도체 기판(도너 기판을 형성하도록 의도된)에 전자 디바이스들을 생산한다는 사실은, 상기 전자 디바이스들이 단지 활성층을 리시버 기판에 전사한 후에만 생산되는 이전에 공지된 공정들과 달리, 이러한 전자 디바이스들을 생산하기 위한 열 예산을 제한하는 제약들을 방지할 수 있게 한다. 구체적으로, 종래 기술로부터 공지된 공정들에서, 전사된 활성층 상에 전자 디바이스들을 형성하기 위한 열 예산은 상기 리시버 기판에 이미 존재하는 전자 디바이스들을 열화시키지 않도록 제한된다.
그 후 보호 마스크(17)가 활성층 상에 퇴적된다. 이 단계는 도 3에 도시되어있다. 보호 마스크(17)는 전자 디바이스들(15)을 커버하도록 퇴적되며, 반면에 격벽들과 수직으로 위치된 활성층의 영역들(16)을 노출시킨다. 따라서, 캐비티들과 수직으로 위치되는 활성층의 영역들(14A)은 보호 마스크(17)의 일부에 의해 위에 얹혀있는 전자 디바이스(15)를 포함한다.
보호 마스크는 레지스트 또는 예를 들어, 산화물 또는 질화물에 기초한 고체 마스크일 수 있다.
여전히 도 3을 참조하면, 상기 마스크가 퇴적된 기판의 표면은 이어서 원자 종(atomic species)의 플럭스(18)에 노출된다.
원자 종은 활성층의 노출된 영역들을 통해 기판(10) 내로 침투하고, 주입 파라미터들에 의해 결정된 깊이에서 하부에 놓이는 격벽들(13)에 주입된다. 원자 종은 각 격벽에서 약화된 구역(19)을 형성하고, 점선으로 도 3에 도시된 모든 약화된 영역들은 나중에 리시버 기판으로 전사되도록 의도된 표면층을 한정한다.
보호 마스크와 만나는 원자 종은 그 자체로 상기 마스크에 의해 차단되고 기판으로 침투하지 않는다.
바람직하게는, 주입된 원자 종은 수소 이온들 및/또는 헬륨 이온들이다.
당업자는 원자 종을 격벽들 내의 원하는 깊이로 주입하기 위해 주입 파라미터들, 특히 원자 종의 특성, 상기 종들의 도즈(dose) 및 에너지를 결정할 수 있다.
활성층에 전자 디바이스들을 형성한 후에 주입이 수행된다는 사실은, 약화된 구역들을 따라 도너 기판이 불시에 파단되는 것을 방지하게 해준다. 특히, 전자 디바이스들의 형성은 미리 형성된 약화된 구역에서 파단을 개시하기에 용이한 열 예산을 사용한다.
따라서, 마스크를 제거한 후, 후술하는 본 발명의 제2 주제에 따라, 활성층(14)을 리시버 기판으로 전사하는 데 사용되는 도너 기판(20)이 얻어진다.
본 발명의 제2 주제는 전술한 바와 같이 도너 기판으로부터 3차원 집적 구조물을 제조하기 위한 공정에 관한 것이다.
이 공정의 선택적인 제1 단계는 전자 디바이스들(15)을 커버하도록 도너 기판(20)의 전사될 활성층(14) 상에 산화물 층(21)을 퇴적하는 것으로 구성된다. 산화물 층(21)의 퇴적은 도 4에 도시되어 있다. "매립 산화물 층"(BOX)으로 지칭되는 이 산화물 층은, 후속되는 결합 후에 리시버 기판과의 결합 계면에서 발견된다. 산화물 층은 리시버 기판에 대한 도너 기판의 후속되는 결합을 개선하는 것을 가능하게한다. 또한, 리시버 기판 상에, 또는 도너 기판 및 리시버 기판 양자 모두 상에 산화물 층을 퇴적하는 것이 가능하다. 도너 기판 및 리시버 기판 모두에 산화물 층을 퇴적하는 것은 산화물-산화물 유형 결합을 가능하게 하며, 이는 결합의 품질이 더욱 향상시킨다.
일 실시 예에 따르면, 결합 인터페이스를 형성하도록 의도된 표면은 소위 하이브리드 결합, 예를 들어 산화물-금속 유형 결합을 생성하기 위해 다양한 성질의 부분들을 포함한다. 구체적으로, 적층된 층들의 전자 디바이스들 사이에서 상호 배선들을 생성하기 위해, 특히 산화물로 이루어진 결합 인터페이스에서 상기 표면에 개방되는 연결들이 고려될 수 있다. 따라서, 예를 들어 산화물-산화물 (Ox/Ox), 금속-산화물(Me/Ox), 금속-금속(Me/Me), 산화물-금속(Ox/Me)과 같은 혼합된 결합 인터페이스 부분들을 갖는 것이 가능하다. 상기 금속은 바람직하게는 구리이다.
산화물 층(21)의 노출된 표면의 평활화(smoothing)는 그의 표면 거칠기(roughness)를 감소시키고 결합의 품질을 더욱 향상시키기 위해 수행될 수 있다. 화학기계적 연마(CMP)에 의한 평활화는 이러한 목적에 특히 적합하다.
이어서, 도너 기판(20)과 리시버 기판(30)의 접합이 수행된다.
도 5를 참조하면, 도너 기판(20)과 리시버 기판(30)은 먼저 서로 마주 보게 배치된다. 결합 인터페이스를 형성하도록 의도된 표면들, 즉 도너 기판의 활성층의 자유 표면(22)과 리시버 기판의 자유 표면(31)은 평행하다.
도 5에 도시된 리시버 기판(30) 자체는 유리하게는 복수의 전자 디바이스들(33)을 포함하는 활성층(32)을 포함한다. 이 활성층은 그 제조 동안 리시버 기판 상에 형성될 수 있다. 이 활성층은 제1 전사 동안에, 본 공정에 따라 퇴적될 수 있으며, 이 경우 도 5는 상기 공정의 제2 반복에 따라 도너 기판(30)으로의 제2 활성층(32)의 전사를 도시한다. 이하에서 더 상세히 설명되는 바와 같이, 상기 공정은 구체적으로, 3차원 집적 구조물을 제조하기 위해, 상기 공정 단계들의 반복에 의해 상기 리시버 기판 상에 복수의 활성층들 또는 활성층들의 일부들을, 도너 기판를 이용하여, 퇴적하는 것을 목표로 한다.
도 6을 참조하면, 도너 기판(20)은 리시버 기판(30)에 결합된다. 도너 기판 및 리시버 기판의 활성층들(14, 32), 그리고 적절한 경우 이들 활성층들의 하나 및/또는 다른 활성층 상에 퇴적된 산화물 층들(21, 34)이, 결합 인터페이스를 형성한다. 더욱이, 전사될 활성층에 대해 약화된 구역들 반대편의 도너 기판의 표면은 결합 인터페이스에 있다.
이어서 도너 기판(20)은 도 7에 나타낸 바와 같이, 약화된 구역들(19) 및 캐비티들(12)을 따라 분리된다. 이러한 목적을 위해, 예를 들어 열 응력과 같은 응력이, 본질적으로 기판의 더 약한 구역들인 상기 약화된 구역들(19) 및 캐비티들(12)에서 파단을 개시하고 이어서 전파하는 도너 기판에 가해진다. 따라서 도너 기판의 활성층(14)은 리시버 기판으로 전사된다.
분리 후, 캐비티들을 포함하는 층이 제공된 도너 기판(20)은 유지된다. 결과적으로 도너 기판은 전술한 단계의 반복에 의해 활성층들의 스택을 생성하고 집적 구조물을 형성하기 위해 다른 활성층을 동일한 리시버 기판(30)으로 또는 다른 리시버 기판으로 전사하기 위해 재사용할 수 있다.
격벽들(13)이 파단된 경우, 격벽 부분들(35)도 활성층과 함께 리시버 기판으로 전사되었다. 결과적으로, 전사 후에 도너 기판의 격벽들(13)의 높이 및 각각의 캐비티들(12)의 높이는, 도너 기판의 재사용을 양보함이 없이, 약간 감소된다.
따라서 전사된 활성층의 자유 표면의 처리는 바람직하게는 격벽 부분들(35)을 제거하기 위해 수행된다.
매립 산화물 층(21)이 결합 전에 도너 기판에 퇴적된 경우, 전사된 활성층은 매립 산화물 층에 악영향을 주지 않고 격벽 부분들을 제거하기 위해 우선적으로 화학적 에칭에 의해 처리된다. 예를 들어, 테트라메틸암모늄 하이드록사이드(TMAH)를 기반으로 한 화학적 에칭이 적합하다.
획득된 3차원 최종 구조물(40)이 도 8에 도시되어 있다. 이것은 리시버 기판(30) 및 또한 각각 전자 디바이스들이 제공된 2 개의 활성층들(14,32)의 스택을 포함한다.
그 다음, 도너 기판은 리시버 기판으로 새로운 활성층의 전사를 수행하기 위해 재사용될 수 있다. 이를 위해, 캐비티들을 커버하는 도너 기판 상에 새로운 활성층을 형성하고, 이어서 활성층 상에 전자 디바이스들을 형성하는 단계들, 선택적으로 산화물 층의 퇴적, 전자 디바이스들 상에 보호 마스크의 퇴적, 격벽들 내에 원자 종의 주입, 결합, 그리고 도너 기판의 분리가 반복된다.
활성층(14)은 바람직하게는 스마트 컷 (Smart Cut™) 공정(미도시)에 따라 제2 도너 기판으로부터 반도체 기판의 캐비티-함유 층으로 전사된다.
구체적으로, 전사될 활성층을 한정하기 위해 제2 도너 기판 내에 약화된 구역을 형성하기 위해 원자 종의 구현이 수행된다.
다음으로, 제2 도너 기판은 기판의 캐비티-함유 층에 결합된다. 결합 동안, 전사될 층에 대해 상기 약화된 구역 반대편에 전사될 활성층의 표면은 결합 인터페이스에 있다.
이어서 제2 도너 기판은 활성층을 기판에 전사하기 위해 약화된 구역을 따라 분리된다.
도너 기판의 캐비티들(12)은 바람직하게는 도 9a-9c, 10a-10c 및 11a-11c를 참조하여 이후에 설명되는 실시 예들에 따라 형성된다.
제1 실시 예에 따르면, 캐비티들(12)은 건식 에칭 및/또는 습식 에칭에 의해도 9a에 도시된 기판(1)에 형성된다. 캐비티들(12)이 제공된 층(11)을 포함하는 도 9b의 기판이 얻어진다.
에칭은 중공(hollow)의 캐비티들을 얻을 수 있게 한다. 에칭은 반도체 구조물들의 제조 분야에서 일반적으로 사용되는 장점을 가지며, 그 구현이 비교적 간단하다. 에칭 이외의 기술들은 중공의 캐비티들을 형성할 수 있는 조건에 적합할 수 있다고 명시되어 있다.
캐비티들(12)의 형성은 도 9c에 도시된 바와 같이, 캐비티들을 커버하도록 활성층(14)의 전사에 이어진다. 활성층의 전사는 바람직하게는 위에서 설명한 Smart Cut™ 공정에 따라 수행된다.
제2 실시 예에 따르면, 캐비티들(12)은 전기 화학적 처리에 의해 도 10a에 도시된 기판(1)에 형성된다. 캐비티들(12)이 제공된 층(11)을 포함하는 도 10b로부터의 기판이 얻어진다.
이러한 처리는 전류의 인가에 의해 국부적으로 공극(porosity)들을 형성하는 것으로 구성되며, 일반적으로 "전기 화학적 다공성화 (electrochemical- porosification)"로 나타낸다.
이 전기 화학적 처리는 다공성 매질로 구성된 캐비티들을 얻을 수 있게 한다. 형성된 캐비티들의 기공률(porosity)은 캐비티의 총 체적에 대하여, 바람직하게는 20% 이상, 더욱 바람직하게는 30% 이상이다.
캐비티들(12)의 형성은 도 10c에 도시된 바와 같이, 캐비티들을 커버하도록 활성층(14)의 전사에 의해 이어진다. 활성층의 전사는 바람직하게는 위에서 설명한 Smart Cut™ 공정에 따라 수행된다.
제3 실시 예에 따르면, 캐비티들(12)은 상기 기판에 원자 종의 주입에 의해 도 11a에 나타낸 기판(1)에 형성된다.
이것은 기판의 자유 표면 상에 보호 마스크(2)의 퇴적과 함께 시작된다. 마스크는 커버된 표면 부분들 및 커버되지 않은 표면 부분들을 만든다.
이어서 마스크로 커버된 기판의 면은 기판에 원자 종을 주입하기 위해 원자 종(4)의 입사 플럭스에 노출된다. 이것은 바람직하게는 수소 이온들 및/또는 헬륨 이온들의 플럭스이다.
원자 종은 마스크에 의해 커버되지 않은 영역들(3)을 통해 기판으로 침투하고, 상기 커버되지 않은 구역들로 수직으로 주입된다. 기판에 주입된 원자 종은 도 11b에서 점선들(5로) 표시된다. 원자 종은 서로 이격된 주입 구역들을 형성하며, 각 주입 구역은 캐비티를 형성하도록 의도되어 있다.
보호 마스크와 만나는 원자 종은 그 자체로 상기 마스크에 의해 차단되고 기판 내로 침투하지 않는다.
당업자는 기판 내에 원자 종을 원하는 깊이로 주입하기 위해 주입 파라미터들, 특히 원자 종의 특성, 상기 종들의 도즈 및 에너지를 결정할 수 있다.
그 다음, 기판의 어닐링이 주입에 의해 생성된 결함들(혈소판들(platelets))을 주입 구역들 내에 성장시키기 위해 수행된다. 이렇게 얻어진 기판은 그림 11c에 나타나 있다. 캐비티들(12)은 리소그래피 마스크(2)에 의해 커버되지 않은 표면 부분들(3)과 수직으로 위치된 격벽들(13)에 의해 서로 격리된다.
제1 및 제2 실시 예와 달리, 활성층은 캐비티-함유 층(11)에 의해 경계가 정해지는 표면층(14)으로서 정의된다(도 11c 참조). 따라서, 이 제3 실시 예는 도너 기판을 제조하기 위해 캐비티들이 제공된 층으로 활성층을 전사하는 것과 관련되지 않는다. 이것은 하나의 제조 단계를 생략할 수 있게 하며, 따라서 도너 기판의 제조 시간을 감소시킬 수 있다.
선택적으로, 이어서 결합을 개선하기 위해 전자 디바이스들을 커버하기 위해 전술한 바와 같은 산화물 층이 활성층 상에 퇴적된다.
도 12에 나타낸 일 실시 예에 따르면, 활성층(14)의 선택적 에칭이 격벽들과 수직으로 위치하는 활성층들의 부분들을 제거하기 위해 수행된다. 이 에칭은 원자 종의 주입에 의해 격벽들에서 약화된 구역들의 형성 이전에 수행된다.
이러한 선택적 에칭은 격벽들이 입사 플럭스에 더 접근 가능하게 하고, 격벽들내에 원자 종의 주입을 개선하고 도너 기판의 분리 동안에 격벽들의 파단의 실행 가능성을 개선한다. 구체적으로, 원자 종은 따라서 활성층(14)을 통과하지 않고 격벽들(13)과 수직으로 위치하는 중공의 부분들(23)에 의해 기판내로 침투한다.
이 실시 예는 활성층이, 주입을 제한하는 경향이 있는 상당한 두께, 즉 1 ㎛(마이크로미터) 내지 수 마이크로미터의 두께를 가질 때 특히 유리하다. 이러한 리세스들로 인해, 원자 종의 주입은 활성층의 두께에 의해 더 이상 제한되지 않는다.
도 13에 도시된 일 실시 예에 따르면, 트렌치들(24)은 격벽들에 약화된 구역들을 형성하기 전에 격벽들(13)의 적어도 일부에 추가적으로 만들어진다.
트렌치들(24)는 캐비티들(12)를 넘어, 즉 캐비티들보다 더 깊게 기판의 두께 내로 연장된다.
트렌치들(24)은, 후속적으로 리시버 기판으로의 그의 선택적 전사를 가능하게 하기 위해, 주어진 캐비티, 특히 상기 캐비티와 수직으로 위치된 주어진 전자 디바이스를 분리하는 것을 가능하게 한다.
트렌치(24)는 격벽을 2 개의 부분들(13A, 13B)로 분리하는데, 이 부분들의 제1 부분은 전자 디바이스와 수직인 제1 캐비티(12A)를 한정하고, 제2 부분은 다른 전자 디바이스와 수직인, 상기 제1 캐비티에 인접한 제2 캐비티(12B)을 한정한다.
트렌치들은 해당하는 격벽들에서, 전사될 활성층의 상기 부분 모든 주위에 만들어진다. 예를 들어, 캐비티들(12A, 12B, 12C)과 같은 입방체 캐비티의 경우, 상기 캐비티는 4 개의 격벽들에 의해 한정되며, 격벽들의 각각은 트렌치에 의해 뚫혀진다.
도 13을 참조하면, 트렌치들(24)은 그의 전자 디바이스(15A)와 함께 전사될 활성층의 상기 부분(14A)과 수직인 상기 캐비티(12A)를 한정하는 격벽들(13)에 만들어 진다. 캐비티(12A)를 한정하는 상기 2 개의 다른 격벽들은 도 13에서 보이지 않기 때문에 도 13에는 단지 2 개의 트렌치들만이 나타난다.
전사될 활성층의 상기 부분(12A)을 한정하는 격벽 부분들(13A)은 상기 활성층 부분으로부터 측방으로 돌출하며, 돌출부는 도 13에서 참조 번호 16A에 의해 캡션되고, 미리 에칭된 활성층 부분들과 부분적으로 정렬된다.
전사될 활성층의 상기 부분(14A)에 인접한 활성층 부분들(14B, 14C)을 한정하는 다른 격벽 부분들(13B, 13C)은 그 자체가 그들 각각의 활성층 부분(14B, 14C)으로부터 돌출되지 않는다.
따라서, 원자 종을 주입하는 단계 동안에, 전사될 활성층 부분(14A)을 한정하는 격벽 부분들(13A)은 입사 플럭스에 노출된다. 그 다음 원자 종은 상기 노출된 격벽 부분들에 주입된다.
전사될 상기 활성층 부분에 인접한 활성층 부분들(14B, 14C)을 한정하는 다른 격벽 부분들(13B, 13C)은 그 자체가 입사 플럭스에 노출되지 않기 때문에 원자 종이 그 내부에 주입되지 않는다.
따라서 약화된 구역들(19)은 전사될 활성층 부분(14A)을 한정하는 각각의 격벽 부분들에 형성된다.
다음으로, 도너 기판이 리시버 기판에 결합되고, 이어서 주어진 활성층 부분(14A)이 격벽 부분들(13A)의 약화된 구역들(19)을 따라 분리되며, 이는 활성층 부분(14A)을 리시버 기판으로 선택적으로 전사할 수 있게 해주며, 반면에 활성층(14)의 나머지는 도너 기판 상에 남아 있는다.
도 13을 참조하여 주어진 이 선택적 전사에 대한 설명은 활성층의 단일 부분의 전사와 관련된다. 그러나, 원하는 전자 디바이스들을 리시버 기판으로 또는 동일한 도너 기판을 사용하여 여러 개의 다른 리시버 기판들로 전사하기 위해, 하나 이상의 연속적인 전사들을 수행함으로써 활성층의 몇 개의 주어진 부분들이 선택적으로 전사될 수 있음을 이해해야 한다.
바람직한 일 실시 예에 따르면, 추가 층(25)이 초과 두께를 형성하기 위해 보호 마스크의 퇴적 이전에 전사될 활성층 부분(14A) 상에 퇴적된다. 이어서 추가 층은 상기 활성층 부분과 상기 보호 마스크 사이에 놓인다.
마스크의 제거 및 선택적으로 활성층 상에 산화물 층의 퇴적 및 바람직하게는 CMP에 의한 표면 처리 후, 초과 두께(25)를 갖는 활성층 부분(14A)이 리시버 기판(30)으로 전사된다.
초과 두께(25)의 형성은 전사될 활성층 부분(들)을 더욱 개별화하는 것을 가능하게 하고, 따라서 그의 전사를 단순화할 수 있다. 구체적으로, 결합 동안에, 상승된 활성층 부분들만이 리시버 기판과 접촉하게 된다. 대응하는 격벽 부분들의 파단에 의한 도너 기판의 간단한 분리는 원하는 전자 디바이스들을 리시버 기판으로 전사할 수 있게 해주며, 반면에 다른 활성층 부분들은 리시버 기판으로부터 거리를 두고 도너 기판 상에 남아 있는다.
그 다음, 초과 두께들을 형성하기 위해 도너 기판 상의 나머지 활성층 부분들 중의 하나 이상 상에 추가 층을 퇴적하여 상기 나머지 부분들을 다른 리시버 기판으로 전사하는 것이 가능하다.
따라서 설명된 공정은 동일한 도너 기판을 재사용함으로써, 도너 기판에서 하나 이상의 상이한 리시버 기판들로 전자 디바이스들을 선택적으로 전사할 수 있게 한다.

Claims (14)

  1. 3차원 집적 구조물(40)의 생산을 위한 도너 기판(20)의 제조 공정으로서,
    활성층으로 지칭되는 표면층(14) 및 상기 활성층 아래에서 연장되는 복수의 캐비티들(12)을 포함하는 층(11)을 포함하는 반도체 기판(10)을 제공하는 단계로서, 각 캐비티(12)는 격벽(13)에 의해 인접한 캐비티와 격리되어 있는, 상기 반도체 기판을 제공하는 단계;
    상기 캐비티(12)와 수직으로 위치된 상기 활성층(14)의 영역(14A)에 전자 디바이스(15)를 형성하는 단계;
    각각의 상기 격벽(13)과 수직으로 위치된 상기 활성층의 영역(16)을 노출시키면서, 상기 전자 디바이스(15)를 커버하도록 상기 활성층(14) 상에 보호 마스크(17)를 퇴적하는 단계;
    각각의 상기 격벽(13)에 약화된(weakened) 구역(19)을 형성하기 위해 상기 마스크에 의해 노출된 상기 활성층의 상기 영역들을 통하여 원자 종(atomic species)을 주입하는 단계;를 포함하는 공정.
  2. 도너 기판(20)에서 리시버 기판(30)으로 층의 전사(transfer)에 의해, 전자 디바이스들(15)이 제공된 활성층들(14)의 스택으로 형성된, 3차원 집적 구조물(40)의 제조 공정으로서, 상기 공정은,
    청구항 1에 따른 상기 제조 공정에 의해 상기 도너 기판(20)을 제조하는 단계;
    상기 도너 기판(20)을 상기 리시버 기판(30)에 결합시키는 단계로서, 전사될 상기 활성층(14)에 대해 상기 약화된 구역들(19) 반대편의 상기 도너 기판의 표면이 결합 인터페이스에 있는, 상기 결합시키는 단계;
    상기 활성층(14)의 적어도 하나의 부분을 상기 리시버 기판(30)으로 전사하기 위해 상기 약화된 구역들(19)을 따라 상기 도너 기판(20)을 분리하는 단계;를 포함하는 것을 특징으로 하는 공정.
  3. 청구항 1 및 2 중의 어느 하나에 있어서,
    상기 격벽들(13) 내에 약화된 구역(19)을 형성하기 위한 원자 종의 주입 이전에, 격벽(13)과 수직으로 위치된 상기 활성층의 적어도 하나의 부분을 제거하기 위해 상기 활성층(14)의 선택적 에칭이 수행되는 것을 특징으로 하는 공정.
  4. 청구항 3에 있어서,
    상기 격벽들(13) 내에 약화된 구역(19)을 형성하기 위한 원자 종의 상기 주입 이전에, 적어도 하나의 캐비티(12)를 다른 캐비티들로부터 격리되도록 상기 캐비티들(12)을 넘어 상기 격벽들(13) 내로 연장되는 트렌치들(24)이 추가적으로 생성되는 것을 특징으로 하는 공정.
  5. 청구항 4에 있어서,
    상기 보호 마스크(17)의 상기 퇴적 전에, 격리된 상기 캐비티(12A)와 수직으로 위치된 활성층 부분(14A) 상에 초과 두께를 형성하는 추가 층(25)이 퇴적되는 것을 특징으로 하는 공정.
  6. 청구항 4 또는 5와 조합하여 청구항 2에 있어서,
    상기 트렌치들(24)의 상기 형성으로부터 결과된 격벽 부분들(13A) 내에 원자 종의 주입에 의해 형성된 상기 약화된 구역들(19)을 따라 상기 도너 기판(20)의 상기 분리가 수행되며, 격리된 상기 캐비티(12A)와 수직으로 위치된 상기 활성층 부분(14A)이 상기 리시버 기판(30)으로 선택적으로 전사되는 것을 특징으로 하는 공정.
  7. 청구항 1 내지 6 중의 어느 하나에 있어서,
    상기 반도체 기판(10)은 다음 단계들:
    상기 캐비티들(12)을 포함하는 상기 층(11)을 형성하기 위해 기판(1)의 상기 표면에 복수의 캐비티들(12)을 생성하는 단계;
    상기 캐비티들(12)을 밀봉하기 위해 상기 활성층(14)을 상기 기판(1)으로 전사하는 단계;
    의 구현에 의해 제조되는 것을 특징으로 하는 공정.
  8. 청구항 1 및 7 중의 어느 하나에 있어서,
    상기 캐비티들(12)은 건식 에칭 및/또는 습식 에칭에 의해 형성되는 것을 특징으로 하는 공정.
  9. 청구항 1, 7 및 8 중의 어느 하나에 있어서,
    상기 캐비티들(12)은 중공(hollow)인 것을 특징으로 하는 공정.
  10. 청구항 1 및 7 중의 어느 하나에 있어서,
    상기 캐비티들(12)은 전기화학적 처리에 의해 형성되는 것을 특징으로 하는 공정.
  11. 청구항 1에 있어서,
    상기 캐비티들(12)은 다음 단계들:
    기판(1)의 자유 표면 상에 보호 마스크(2)를 퇴적하는 단계로서, 상기 보호 마스크는 커버된 표면 부분들 및 커버되지 않은 표면 부분들(3)을 만들도록 위치되어 있는, 상기 퇴적하는 단계;
    상기 마스크로 커버된 상기 기판의 상기 표면을 원자 종의 입사 플럭스에 노출시킴으로써, 상기 주입 구역들(5)의, 상기 보호 마스크에 의해 커버되지 않은 상기 표면 부분들(3)과 수직인 상기 기판 내에 원자 종을 주입하는 단계;
    상기 주입 구역들(5)에 캐비티들(12)을 형성하기 위해 상기 기판(1)의 열적 어닐링을 수행하는 단계;
    의 구현에 의해 형성되는 것을 특징으로 하는 공정.
  12. 청구항 1, 10 및 11 중의 어느 하나에 있어서,
    각각의 캐비티(12)는, 상기 캐비티의 총 체적에 대하여 20% 이상의, 바람직하게는 30% 이상의 기공률을 갖는 다공성 매체로 구성된 것을 특징으로 하는 공정.
  13. 청구항 7에 있어서,
    상기 활성층(14)은 다음 단계들:
    전사될 반도체 재료의 층의 경계를 정하기 위하여 반도체 재료로 만들어진 제2 도너 기판 내에 약화된 구역을 형성하기 위해 원자 종을 주입하는 단계;
    상기 제2 도너 기판을 상기 도너 기판의 상기 캐비티-함유 층(11)에 결합시키는 단계로서, 전사될 상기 층에 대하여 상기 약화된 구역 반대편의 전사될 상기 층의 상기 표면이 상기 결합 인터페이스에 있는, 상기 결합시키는 단계;
    반도체 재료의 상기 층을 상기 기판으로 전사하기 위해 상기 약화된 구역을 따라 상기 제2 도너 기판을 분리하는 단계;
    의 구현에 의해 상기 캐비티-함유 층(11)으로 전사되는 것을 특징으로 하는 공정.
  14. 리시버 기판(20)으로 전사되도록 의도된 활성층(14)을 포함하는 도너 기판(10)으로서,
    상기 도너 기판(10)의 두께 내로 연장되며 격벽들(13)에 의해 경계가 정해지는 캐비티들(12)을 포함하는 층(11);
    적어도 하나의 전자 디바이스(15)를 포함하는, 상기 캐비티-함유 층(11) 상에 위치된 활성층(14)으로서, 각각의 전자 디바이스(15)는 캐비티와 수직으로 위치된 상기 활성층의 영역(14A)에 배열되어 있는, 상기 활성층;
    상기 캐비티들(12)을 격리하는 상기 격벽들(13)의 적어도 하나의 부분 내의 약화된 구역들(19);을 포함하는 것을 특징으로 하는 도너 기판.
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