KR20200094786A - 화합물 반도체 기판 - Google Patents

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미츠히사 나루카와
케이스케 가와무라
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에어 워터 가부시키가이샤
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Abstract

휨을 용이하게 제어할 수 있는 화합물 반도체 기판을 제공한다. 화합물 반도체 기판은, SiC(탄화규소)층과, SiC층 위에 형성된 AlN(질화알루미늄) 버퍼층과, AlN 버퍼층 위에 형성된 하부 복합층과, 하부 복합층 위에 형성된 상부 복합층을 구비한다. 하부 복합층은, 상하 방향으로 적층된 복수의 하부 Al(알루미늄) 질화물 반도체층과, 복수의 하부 Al 질화물 반도체층의 각각의 사이에 형성된 하부 GaN(질화갈륨)층을 포함한다. 상부 복합층은, 상하 방향으로 적층된 복수의 상부 GaN층과, 복수의 상부 GaN층의 각각의 사이에 형성된 상부 Al 질화물 반도체층을 포함한다.

Description

화합물 반도체 기판
본 발명은, 화합물 반도체 기판에 관한 것으로, 보다 특정적으로는, 휨을 용이하게 제어할 수 있는 화합물 반도체 기판에 관한 것이다.
GaN(질화갈륨)은, Si(규소)에 비해 밴드 갭이 크고, 절연 파괴 전계 강도가 높은 와이드 밴드 갭 반도체 재료로서 알려져 있다. GaN은, 다른 와이드 밴드 갭 반도체 재료와 비교해도 높은 내절연 파괴성을 가지므로, 차세대의 저손실 파워 디바이스로의 적용이 기대되고 있다.
GaN을 사용한 반도체 디바이스의 스타트 기판(하지 기판)에 Si 기판을 사용한 경우, GaN과 Si와의 사이의 격자 상수 및 열팽창 계수의 큰 차에 기인하여, 기판에 휨이 발생하거나, GaN층 내에 크랙이 발생하거나 하는 현상이 일어나기 쉬워진다. 이 때문에, 스타트 기판으로서, Si 기판 위에 SiC(탄화규소)층 등을 형성한 화합물 반도체 기판을 채용함으로써, GaN과 Si와의 사이의 격자 상수 및 열팽창 계수의 차를 SiC층 등에 의해 완화하는 기술이 제안되어 있다.
이러한 기술로서, 하기 특허문헌 1 등에는, 기판의 휨이나 크랙의 발생을 억지하는 기술이 개시되어 있다. 하기 특허문헌 1에는, SiC층과, SiC층 위에 형성된 AlN(질화알루미늄) 버퍼층과, AlN 버퍼층 위에 형성된 Al(알루미늄)을 포함하는 질화물 반도체층과, 질화물 반도체층 위에 형성된 제1 GaN층과, 제1 GaN층에 접촉하여 제1 GaN층 위에 형성된 제1 AlN 중간층과, 제1 AlN 중간층에 접촉하여 제1 AlN 중간층 위에 형성된 제2 GaN층을 구비한 화합물 반도체 기판이 개시되어 있다.
특허문헌 1: 국제공개 제2017/069087호
적절한 조건에서 기판의 표면에 박막을 에피택셜 성장시키면, 박막은 기판의 표면의 결정면에 맞춰지도록 성장한다. 기판의 표면과 박막이 다른 물질인 경우, 기판의 표면과 박막과의 격자 상수의 차이에 기인하여 박막 내에는 인장 응력이나 압축 응력이 발생한다. 즉, 기판의 표면의 격자 상수보다도 박막의 격자 상수가 작은 경우에는 박막 내에는 인장 응력이 발생하고, 기판의 표면의 격자 상수보다도 박막의 격자 상수가 큰 경우에는 박막 내에는 압축 응력이 발생한다. 박막 내에 인장 응력이 발생하고 있는 상태에서는 기판에는 오목(
Figure pct00001
) 형상이 되는 휨이 발생하고, 박막 내에 압축 응력이 발생하고 있는 상태에서는 기판에는 볼록(
Figure pct00002
) 형상이 되는 휨이 발생한다. 휨의 방향이 오목 형상 및 볼록 형상 중 어느 것이라도, 기판의 휨량이 커지면 박막 중에 크랙이 발생하기 쉬워진다.
상술한 바와 같이, 박막 형성 후의 기판의 휨의 방향이 오목 형상이 될지 볼록 형상이 될지는, 박막의 종류(격자 상수의 크기)에 따라서 다르다. 이것을 감안하면, 박막 형성 후의 기판의 휨의 방향이 오목 형상이 된다고 미리 알고 있는 경우에는 볼록 형상의 기판을 사용하고, 박막 형성 후의 기판의 휨의 방향이 볼록 형상이라고 미리 알고 있는 경우에는 오목 형상의 기판을 사용하면, 박막 형성 후의 기판의 휨량을 완화할 수 있을 것이다.
그러나, 특허문헌 1 등의 종래 기술에 있어서 기판의 휨을 제어하는 것은 곤란하고, 상술한 방법으로 박막 형성 후의 휨량을 완화할 수 없었다.
당연한 일이지만, 기판의 휨을 제어하는 것이 곤란하다는 문제는, 형성하는 박막이 GaN으로 이루어진 경우에 한정되는 것이 아니라, 모든 종류의 박막을 형성할 때에 일어날 수 있는 문제이다.
본 발명은, 상기 과제를 해결하기 위한 것으로, 그 목적은, 휨을 용이하게 제어할 수 있는 화합물 반도체 기판을 제공하는 것이다.
본 발명의 일 국면에 따른 화합물 반도체 기판은, 하지층과, 하지층 위에 형성된 AlN으로 이루어진 버퍼층과, 버퍼층 위에 형성된 하부 복합층과, 하부 복합층 위에 형성된 상부 복합층을 구비하고, 하부 복합층은, 상하 방향으로 적층되고, Al을 포함하는 복수의 하부 질화물 반도체층과, 복수의 하부 질화물 반도체층의 각각의 사이에 형성된 하부 GaN층을 포함하고, 상부 복합층은, 상하 방향으로 적층된 복수의 상부 GaN층과, 복수의 상부 GaN층의 각각의 사이에 형성된 Al을 포함하는 상부 질화물 반도체층을 포함한다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 하지층은 SiC로 이루어진다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 하부 GaN층은, 3nm 이상 100nm 이하의 두께를 갖는다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 상부 질화물 반도체층은, 3nm 이상 50nm 이하의 두께를 갖는다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 복수의 하부 질화물 반도체층은 3층이고, 하부 GaN층은 2층이다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 복수의 하부 질화물 반도체층은, Al 및 Ga(갈륨)를 포함하고, 복수의 하부 질화물 반도체층의 각각의 Al의 평균 조성비를 비교한 경우, 하지층으로부터 떨어진 위치에 형성된 하부 질화물 반도체층일수록, Al의 평균 조성비가 작아진다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 복수의 상부 GaN층은 3층이고, 상부 질화물 반도체층은 2층이다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 복수의 하부 질화물 반도체층 중 하부 GaN층과 접촉하여 하부 GaN층 위에 형성된 하부 질화물 반도체층은, 인장 변형을 포함하고, 복수의 상부 GaN층 중 상부 질화물 반도체층과 접촉하여 상부 질화물 반도체층 위에 형성된 상부 GaN층은, 압축 변형을 포함한다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 상부 질화물 반도체층은 AlN으로 이루어진다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 상부 복합층 위에 형성된 GaN으로 이루어진 전자 주행층과, 전자 주행층 위에 형성된 장벽층을 추가로 구비한다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 복수의 상부 GaN층의 각각은, 1×1018개/㎤ 이상 1×1021개/㎤ 이하의 평균 탄소 원자 농도를 갖는다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 복수의 상부 GaN층의 각각은, 550nm 이상 3000nm 이하의 두께를 갖는다.
본 발명에 의하면, 휨을 용이하게 제어할 수 있는 화합물 반도체 기판을 제공할 수 있다.
[도 1] 본 발명의 제1 실시형태에서의 화합물 반도체 기판(CS1)의 구성을 나타내는 단면도이다.
[도 2] 본 발명의 제1 실시형태에서의 복합층(4) 내부의 Al 조성비의 분포를 나타내는 도면이다.
[도 3] 본 발명의 제 2 실시형태에서의 화합물 반도체 기판(CS2)의 구성을 나타내는 단면도이다.
[도 4] 본 발명의 일 실시예에서의 시료 A1, A2, 및 A3의 각각의 휨량의 계측 결과를 나타내는 도면이다.
[도 5] 본 발명의 일 실시예에서의 시료 A1, A2, 및 A3의 각각의 휨량의 계측 결과로부터 얻어진 GaN층(42b)의 두께와 휨량과의 관계를 나타내는 그래프이다.
[도 6] 본 발명의 일 실시예에서의 시료 B1, B2, 및 B3의 각각의 휨량의 계측 결과를 나타내는 도면이다.
[도 7] 본 발명의 일 실시예에서의 시료 B1, B2, 및 B3의 각각의 휨량의 계측 결과로부터 얻어진 Al 질화물 반도체층(52a 및 52b)의 두께와 휨량과의 관계를 나타내는 그래프이다.
이하, 본 발명의 실시형태에 대해 도면에 기초하여 설명한다.
[제1 실시형태]
도 1은 본 발명의 제1 실시형태에서의 화합물 반도체 기판(CS1)의 구성을 나타내는 단면도이다.
도 1을 참조하여, 본 실시형태에서의 화합물 반도체 기판(CS1)은, HEMT(High Electron Mobility Transistor)를 포함하고 있다. 화합물 반도체 기판(CS1)은, Si 기판(1)과, SiC층(2)(하지층의 일례)과, AlN 버퍼층(3)(버퍼층의 일례)과, 복합층(4)(하부 복합층의 일례)과, 복합층(5)(상부 복합층의 일례)과, GaN층(7)(전자 주행층의 일례)과, Al 질화물 반도체층(10)(장벽층의 일례)을 구비하고 있다.
Si 기판(1)은 예를 들어 p+형의 Si로 이루어져 있다. Si 기판(1)의 표면에는 (111)면이 노출되어 있다. 또한, Si 기판(1)은, n형의 도전형을 갖고 있어도 좋고, 반절연성이라도 좋다. Si 기판(1)의 표면에는 (100)면이나 (110)면이 노출되어 있어도 좋다. Si 기판(1)은, 예를 들어 6인치의 직경을 갖고 있고, 1000㎛의 두께를 갖고 있다.
SiC층(2)은 Si 기판(1)에 접촉하고 있으며, Si 기판(1) 위에 형성되어 있다. SiC층(2)은, 3C-SiC, 4H-SiC, 또는 6H-SiC 등으로 이루어져 있다. 특히, SiC층(2)이 Si 기판(1) 위에 에피택셜 성장된 것인 경우, 일반적으로, SiC층(2)은 3C-SiC로 이루어져 있다.
SiC층(2)은, Si 기판(1)의 표면을 탄화함으로써 얻어진 SiC로 이루어진 하지층 위에, MBE(Molecular Beam Epitaxy)법, CVD(Chemical Vapor Deposition)법, 또는 LPE(Liquid Phase Epitaxy)법 등을 사용하여, SiC를 호모 에피택셜 성장시킴으로써 형성되어도 좋다. SiC층(2)은, Si 기판(1)의 표면을 탄화하는 것만으로 형성되어도 좋다. 또한, SiC층(2)은, Si 기판(1)의 표면에(또는 버퍼층을 사이에 두고) 헤테로 에피택셜 성장시킴으로써 형성되어도 좋다. SiC층(2)은, 예를 들어 N(질소) 등이 도프되어 있고, n형의 도전형을 갖고 있다. SiC층(2)은, 예를 들어 0.1㎛ 이상 3.5㎛ 이하의 두께를 갖고 있다. 또한, SiC층(2)은 p형의 도전형을 갖고 있어도 좋고, 반절연성이라도 좋다.
또한, AlN 버퍼층(3)의 하지층으로서는 임의의 재료로 이루어진 층을 사용할 수 있다. 일례로서, Si 기판(1) 위에 SiC층(2)을 형성하지 않고, AlN 버퍼층(3)을 Si 기판(1) 위에 직접 형성해도 좋다. 이 경우, AlN 버퍼층(3)의 하지층은 Si 기판(1)이 된다. 그러나, Si 기판(1)과 AlN 버퍼층(3)과의 사이에 SiC층(2)을 형성함으로써, 멜트 백 에칭(Meltback etching)(GaN층(7) 중의 Ga가 확산되어 Si 기판(1) 중의 Si와 반응하여, Si 기판(1)이 파괴되는 현상)을 SiC층(2)에 의해 확실하게 억지할 수 있다.
AlN 버퍼층(3)은, SiC층(2)에 접촉하고 있으며, SiC층(2) 위에 형성되어 있다. AlN 버퍼층(3)은, SiC층(2)과, 복합층(4)을 구성하는 Al 질화물 반도체층과의 격자 상수의 차를 완화하는 버퍼층으로서의 기능을 한다. AlN 버퍼층(3)은, 예를 들어 MOCVD(Metal Organic Chemical Vapor Deposition)법을 사용하여 형성된다. AlN 버퍼층(3)의 성장 온도는, 예를 들어 1000℃ 이상 Si 융점 미만으로 된다. 이때, Al원 가스로서는, 예를 들어 TMA(Tri Methyl Aluminium)나, TEA(Tri Ethyl Aluminium) 등이 사용된다. N원 가스로서는, 예를 들어 NH3(암모니아)가 사용된다. AlN 버퍼층(3)은, 예를 들어 100nm 이상 1000nm 이하의 두께를 갖고 있다.
복합층(4)은, AlN 버퍼층(3)에 접촉하고 있으며, AlN 버퍼층(3) 위에 형성되어 있다. 복합층(4)은, 상하 방향(Si 기판(1), SiC층(2), 및 AlN 버퍼층(3)의 적층 방향과 동일한 방향, 도 1 중 세로 방향)으로 적층된 복수의 Al 질화물 반도체층과, 복수의 Al 질화물 반도체층의 각각의 사이에 형성된 GaN층을 포함하고 있다. 바꿔 말하면, 복합층(4)은, Al 질화물 반도체층과 GaN층이 1 이상의 횟수만큼 교대로 적층된 구성을 갖고 있고, 복합층(4)의 최상층 및 최하층은, 모두 Al 질화물 반도체층이다.
복합층(4)을 구성하는 Al 질화물 반도체층의 층수는 2층 이상이면 좋고, 복합층(4)을 구성하는 GaN층의 층수도 1층 이상이면 좋다. 본 실시형태의 복합층(4)은, Al 질화물 반도체층으로서, 3층의 Al 질화물 반도체층(41a, 41b, 및 41c)(복수의 하부 질화물 반도체층의 일례)을 포함하고 있고, GaN층으로서 2층의 GaN층(42a 및 42b)(하부 GaN층의 일례)dmf 포함하고 있다. Al 질화물 반도체층(41a)은, 3층의 Al 질화물 반도체층(41a, 41b, 및 41c) 중 Si 기판(1)에 가장 가까운 위치에 형성되어 있고, AlN 버퍼층(3)과 접촉하고 있다. Al 질화물 반도체층(41b)은, 3층의 Al 질화물 반도체층(41a, 41b, 및 41c) 중 2번째로 Si 기판(1)에 가까운 위치에 형성되어 있다. Al 질화물 반도체층(41c)은, 3층의 Al 질화물 반도체층(41a, 41b, 및 41c) 중 Si 기판(1)으로부터 가장 먼 위치에 형성되어 있다. GaN층(42a)은, Al 질화물 반도체층(41a)과 Al 질화물 반도체층(41b)과의 사이에 형성되어 있다. GaN층(42b)은, Al 질화물 반도체층(41b)과 Al 질화물 반도체층(41c)과의 사이에 형성되어 있다.
복합층(4)을 구성하는 Al 질화물 반도체층의 각각은, Al을 포함하는 질화물 반도체로 이루어져 있고, 바람직하게는 AlN으로 이루어져 있다. 복합층(4)을 구성하는 Al 질화물 반도체층의 각각은, 예를 들어 AlxGa1-xN(0<x≤1)으로 표시되는 재료로 이루어져 있다. 이 경우, Al의 조성비 x를 0.5 이상으로 함으로써, Ga의 조성비가 0.5 이하가 되고, 복합층(4)에 의한 휨 제어의 효과를 크게 할 수 있다. 또한 복합층(4)을 구성하는 Al 질화물 반도체층의 각각은, AlxInyGa1-x-yN(0<x≤1, 0≤y<1)으로 표시되는 재료로 이루어져 있어도 좋다. 복합층(4)을 구성하는 Al 질화물 반도체층은, AlN 버퍼층(3)과 복합층(5) 중의 GaN층과의 격자 상수의 차를 완화하는 버퍼층으로서의 기능을 한다. 복합층(4)을 구성하는 Al 질화물 반도체층의 총 막 두께는, 예를 들어 100nm 이상 3㎛ 이하, 바람직하게는 900nm 이상 2㎛ 이하의 두께를 갖고 있다.
복합층(4)을 구성하는 Al 질화물 반도체층은, 예를 들어 MOCVD법을 사용하여 형성된다. 이때, Ga원 가스로서는, 예를 들어 TMG(Tri Methyl Gallium)나, TEG(Tri Ethyl Gallium) 등이 사용된다. Al원 가스로서는, 예를 들어 TMA나 TEA 등이 사용된다. N원 가스로서는, 예를 들어 NH3 등이 사용된다.
복합층(4)을 구성하는 GaN층은, 후술하는 바와 같이 화합물 반도체 기판(CS1)에 오목 형상의 휨을 발생시키는 역할을 한다.
복합층(4)을 구성하는 GaN층은, 예를 들어 MOCVD법을 사용하여 형성된다. 이때, Ga원 가스로서는, 예를 들어 TMG나 TEG 등이 사용된다. N원 가스로서는, 예를 들어 NH3 등이 사용된다.
복합층(4)을 구성하는 GaN층은, 예를 들어 3nm 이상 100nm 이하의 두께를 갖고 있고, 바람직하게는 10nm 이상 60nm 이하의 두께를 갖고 있다. 복합층(4)을 구성하는 GaN층이 복수인 경우, 복합층(4)을 구성하는 GaN층의 각각은, 동일한 두께를 갖고 있어도 좋고, 서로 다른 두께를 갖고 있어도 좋다.
복합층(5)은, 복합층(4)(Al 질화물 반도체층(41c))에 접촉하고 있으며, 복합층(4)(Al 질화물 반도체층(41c)) 위에 형성되어 있다. 복합층(5)은, 상하 방향(Si 기판(1), SiC층(2), AlN 버퍼층(3), 및 복합층(4)의 적층 방향과 동일한 방향, 도 1 중의 세로 방향)으로 적층된 복수의 GaN층과, 복수의 GaN층의 각각의 사이에 형성된 Al 질화물 반도체층을 포함하고 있다. 바꿔 말하면, 복합층(5)은, GaN층과 Al 질화물 반도체층이 1 이상의 횟수만큼 교대로 적층된 구성을 갖고 있고, 복합층(5)의 최상층 및 최하층은, 모두 GaN층이다.
복합층(5)을 구성하는 GaN층의 층수는 2층 이상이면 좋고, 복합층(5)을 구성하는 Al 질화물 반도체층의 층수도 1층 이상이면 좋다. 본 실시형태의 복합층(5)은, GaN층으로서 3층의 GaN층(51a, 51b, 및 51c)(복수의 상부 GaN층의 일례)을 포함하고 있고, Al 질화물 반도체층으로서 2층의 Al 질화물 반도체층(52a 및 52b)(상부 질화물 반도체층의 일례)을 포함하고 있다. GaN층(51a)은, 3층의 GaN층(51a, 51b, 및 51c) 중 Si 기판(1)에 가장 가까운 위치에 형성되어 있고, 복합층(4)(Al 질화물 반도체층(41c))과 접촉하고 있다. GaN층(51b)은, 3층의 GaN층(51a, 51b, 및 51c) 중 2번째로 Si 기판(1)에 가까운 위치에 형성되어 있다. GaN층(51c)은, 3층의 GaN층(51a, 51b, 및 51c) 중 Si 기판(1)으로부터 가장 먼 위치에 형성되어 있다. Al 질화물 반도체층(52a)은, GaN층(51a)과 GaN층(51b)과의 사이에 형성되어 있다. Al 질화물 반도체층(52b)은, GaN층(51b)과 GaN층(51c)와의 사이에 형성되어 있다.
복합층(5)을 구성하는 GaN층의 각각에는 C(탄소)가 도프되어 있는 것이 바람직하다. C는 GaN층의 절연성을 높이는 역할을 한다. C가 도프되어 있는 GaN층은, 1×1018개/㎤ 이상 1×1021개/㎤ 이하의 평균 탄소 원자 농도를 갖고 있는 것이 바람직하고, 3×1018개/㎤ 이상 2×1019개/㎤ 이하의 평균 탄소 원자 농도를 갖고 있는 것이 보다 바람직하다. C가 도프되어 있는 GaN층이 복수 존재하는 경우, 그들 GaN층은, 동일한 평균 탄소 원자 농도를 갖고 있어도 좋고, 서로 다른 평균 탄소 원자 농도를 갖고 있어도 좋다.
복합층(5)을 구성하는 GaN층에 C를 도프하는 경우, TMG에 포함되는 C가 GaN층에 도입되는 GaN의 성장 조건이 채용된다. GaN층 중에 C를 도프하는 구체적인 방법으로서는, GaN의 성장 온도를 낮추는 방법, GaN의 성장 압력을 낮추는 방법, 또는, NH3에 대하여 TMG의 몰 유량비를 높게 하는 방법 등이 있다.
또한, 복합층(5)을 구성하는 GaN층의 각각은, 예를 들어 550nm 이상 3000nm 이하의 두께를 갖고 있고, 바람직하게는 800nm 이상 2000nm 이하의 두께를 갖고 있다. 복합층(5)을 구성하는 GaN층의 각각은, 동일한 두께를 갖고 있어도 좋고, 서로 다른 두께를 갖고 있어도 좋다. 복합층(5)을 구성하는 GaN층은, 복합층(4)을 구성하는 GaN층과 동일한 방법으로 형성된다.
복합층(5)을 구성하는 Al 질화물 반도체층은, 후술하는 바와 같이 화합물 반도체 기판(CS1)에 볼록 형상의 휨을 발생시키는 역할을 한다.
복합층(5)을 구성하는 Al 질화물 반도체층은, Al을 포함하는 질화물 반도체로 이루어져 있고, 바람직하게는 AlN으로 이루어져 있다. 복합층(5)을 구성하는 Al 질화물 반도체층은, 예를 들어 AlxGa1-xN(0<x≤1)으로 표시되는 재료로 이루어져 있다. 이 경우, Al의 조성비 x를 0.5 이상으로 함으로써, Ga의 조성비가 0.5 이하가 되고, 복합층(4)에 의한 휨 제어의 효과를 크게 할 수 있다. 또한 복합층(5)을 구성하는 Al 질화물 반도체층은, AlxInyGa1-x-yN(0<x≤1, 0≤y<1)으로 표시되는 재료로 이루어져 있어도 좋다.
복합층(5)을 구성하는 Al 질화물 반도체층은, 예를 들어 3nm 이상 50nm 이하의 두께를 갖고 있고, 바람직하게는 20nm 이하의 두께를 갖고 있다. 복합층(5)을 구성하는 Al 질화물 반도체층이 복수인 경우, 복합층(5)을 구성하는 Al 질화물 반도체층의 각각은, 동일한 두께를 갖고 있어도 좋고, 서로 다른 두께를 갖고 있어도 좋다. 또한, 복합층(5)을 구성하는 Al 질화물 반도체층의 각각의 Al 조성비는 임의이다. 복합층(5)을 구성하는 Al 질화물 반도체층은, 복합층(4)을 구성하는 Al 질화물 반도체층과 동일한 방법으로 형성된다.
GaN층(7)은, 복합층(5)에 접촉하고 있으며, 복합층(5) 위에 형성되어 있다. GaN층(7)은, 언도프이고, 반절연성이다. GaN층(7)은, HEMT의 전자 주행층이 된다. GaN층(7)은, 예를 들어 100nm 이상 1500nm 이하의 두께를 갖고 있다. GaN층(7)은, 복합층(4)을 구성하는 GaN층과 동일한 방법으로 형성된다.
Al 질화물 반도체층(10)은 GaN층(7)에 접촉하고 있으며, GaN층(7) 위에 형성되어 있다. Al 질화물 반도체층(10)은, Al을 포함하는 질화물 반도체로 이루어져 있고, 예를 들어 AlxGa1-xN(0<x≤1)으로 표시되는 재료로 이루어져 있다. 또한 Al 질화물 반도체층(10)은, AlxInyGa1-x-yN(0<x≤1, 0≤y<1)으로 표시되는 재료로 이루어져 있어도 좋다. Al 질화물 반도체층(10)은, HEMT의 장벽층이 된다. Al 질화물 반도체층(10)은, 예를 들어 10nm 이상 50nm 이하의 두께를 갖고 있다. Al 질화물 반도체층(10)은, 복합층(4)을 구성하는 GaN층과 동일한 방법으로 형성된다.
도 2는, 본 발명의 제1 실시형태에서의 복합층(4) 내부의 Al 조성비의 분포를 나타내는 도면이다.
도 2를 참조하여, 복합층(4)을 구성하는 Al 질화물 반도체층인 Al 질화물 반도체층(41a, 41b, 및 41c)의 각각의 Al의 평균 조성비를 비교한 경우, 하지층인 SiC층(2)으로부터 떨어진 위치에 형성된 Al 질화물 반도체층일수록, Al의 평균 조성비가 작아지는 것이 바람직하다. 구체적으로는, SiC층(2)에 가장 가까운 Al 질화물 반도체층(41a)은, Al0.75Ga0.25N(Al의 조성비가 0.75인 AlGaN)으로 이루어져 있다. SiC층(2)에 2번째로 가까운 Al 질화물 반도체층(41b)은, Al0.5Ga0.5N(Al의 조성비가 0.5인 AlGaN)으로 이루어져 있다. SiC층(2)으로부터 가장 먼 Al 질화물 반도체층(41c)은, Al0.25Ga0.75N(Al의 조성비가 0.25인 AlGaN)으로 이루어져 있다. 또한, 상기의 Al 조성비는 일례이고, 복합층(4)을 구성하는 Al 질화물 반도체층의 각각은 다른 조성비를 갖고 있어도 좋다. 또한, 1개의 Al 질화물 반도체층의 내부에 있어서 Al의 평균 조성비가 변화하고 있어도 좋고, 1개의 Al 질화물 반도체층의 내부에 있어서 Si 기판(1)으로부터 멀어짐에 따라서 Al의 조성비가 작아지고 있어도 좋다.
계속해서, 본 실시형태의 효과를 설명한다.
또한, 이후의 설명에서의 「볼록 형상」 및 「오목 형상」이란, Si 기판(1)을 아래측, Al 질화물 반도체층(10)을 위측으로 한 경우의 볼록 형상 및 오목 형상을 의미하고 있다.
도 1을 참조하여, 복합층(4)에서의 GaN층(42b)과, GaN층(42b)의 하지층인 Al 질화물 반도체층(41b)과, GaN층(42b)의 상층인 Al 질화물 반도체층(41c)과의 관계에 주목한다.
GaN층(42b)과 Al 질화물 반도체층(41b)과의 계면(BR1)은 미끄러짐면으로 되어 있다. 바꿔 말하면, 계면(BR1)에 있어서 GaN층(42b)의 결정과 Al 질화물 반도체층(41b)의 결정은 부정합으로 되어 있다. 이 때문에, GaN층(42b)의 결정 구조에 미치는 Al 질화물 반도체층(41b)의 결정 구조의 영향은 작고, GaN층(42b)의 격자 상수에 미치는 Al 질화물 반도체층(41b)의 격자 상수의 영향은 작다.
한편, Al 질화물 반도체층(41c)은, 하지층인 GaN층(42b)의 표면의 결정면에 맞춰지도록 성장한다. 이 때문에, Al 질화물 반도체층(41c)의 결정 구조는 GaN층(42b)의 결정 구조의 영향을 받고, Al 질화물 반도체층(41c)의 격자 상수는 GaN층(42b)의 격자 상수의 영향을 받는다. Al 질화물 반도체층(41c)을 구성하는 재료(AlGaN이나 AlN 등)의 격자 상수는 GaN층(42b)을 구성하는 GaN의 격자 상수보다도 작기 때문에, Al 질화물 반도체층(41c)에는 인장 응력이 가해져, Al 질화물 반도체층(41c)의 내부에는 인장 변형이 발생한다. 인장 응력의 반작용으로서, 복합층(4)은 화합물 반도체 기판(CS1)에 오목 형상의 휨을 발생시킨다.
또한, GaN층(42b)의 에피택셜 성장의 조건(온도나 압력 등)을 제어함으로써, GaN층(42b)과 Al 질화물 반도체층(41b)과의 계면(BR1)을 미끄러짐면으로 할 수 있다. 또한, Al 질화물 반도체층(41c)의 에피택셜 성장의 조건(온도나 압력 등)을 제어함으로써, Al 질화물 반도체층(41c)을 GaN층(42b)의 표면의 결정면에 미끄러짐이 생기지 않도록 성장(코히런트 성장)시킬 수 있다.
복합층(4)에서의 GaN층(42a)과, GaN층(42a)의 하지층인 Al 질화물 반도체층(41a)과, GaN층(42a)의 상부인 Al 질화물 반도체층(41b)과의 관계에 주목한 경우에도 마찬가지의 것을 말할 수 있다. 즉, GaN층(42a)의 결정 구조에 미치는 Al 질화물 반도체층(41a)의 결정 구조의 영향은 작고, GaN층(42a)의 격자 상수에 미치는 Al 질화물 반도체층(41a)의 격자 상수의 영향은 작다. 한편, Al 질화물 반도체층(41b)은, 하지층인 GaN층(42a)의 표면의 결정면에 맞춰지도록 성장한다. Al 질화물 반도체층(41b)에는 GaN층(42a)의 영향에 의해 인장 응력이 가해져, Al 질화물 반도체층(41b)의 내부에는 인장 변형이 발생한다.
오목 형상의 휨을 발생시키는 복합층(4)의 작용은, 복합층(4)을 구성하는 GaN층이 두꺼워질수록 커진다. 한편, 복합층(4)을 구성하는 GaN층이 너무 두꺼우면 GaN층의 내부에 크랙이 발생하기 쉬워진다. 복합층(4)을 구성하는 GaN층의 내부로의 크랙의 발생을 억지하면서 복합층(4)에 의한 오목 형상의 휨을 효과적으로 발생시키기 위해, 복합층(4) 중의 1층당의 GaN층의 두께 를 3nm 이상 100nm 이하, 바람직하게는 10nm 이상 60nm 이하로 하고, 복합층(4) 중의 GaN층의 수를 1 내지 2층 정도로 하는 것이 바람직하다.
다음으로, 복합층(5)에서의 Al 질화물 반도체층(52b)과, Al 질화물 반도체층(52b)의 하지층인 GaN층(51b)과, Al 질화물 반도체층(52b)의 상층인 GaN층(51c)과의 관계에 주목한다.
Al 질화물 반도체층(52b)과 GaN층(51b)과의 계면(BR2)은 미끄러짐면으로 되어 있다. 바꿔 말하면, 계면(BR2)에 있어서 Al 질화물 반도체층(52b)의 결정과 GaN층(51b)의 결정은 부정합으로 되어 있다. 이 때문에, Al 질화물 반도체층(52b)의 결정 구조에 미치는 GaN층(51b)의 결정 구조의 영향은 작고, Al 질화물 반도체층(52b)의 격자 상수에 미치는 GaN층(51b)의 격자 상수의 영향은 작다.
한편, GaN층(51c)은, 하지층인 Al 질화물 반도체층(52b)의 표면의 결정면에 맞춰지도록 성장한다. 이 때문에, GaN층(51c)의 결정 구조는 Al 질화물 반도체층(52b)의 결정 구조의 영향을 받고, GaN층(51c)의 격자 상수는 Al 질화물 반도체층(52b)의 격자 상수의 영향을 받는다. GaN층(51c)을 구성하는 GaN의 격자 상수는 Al 질화물 반도체층(52b)을 구성하는 재료(AlGaN이나 AlN 등)의 격자 상수보다 크기 때문에, GaN층(51c)에는 압축 응력이 가해져, GaN층(51c)의 내부에는 압축 변형이 발생한다. 압축 응력의 반작용으로서, 복합층(5)은 화합물 반도체 기판(CS1)에 볼록 형상의 휨을 발생시킨다.
또한, Al 질화물 반도체층(52b)의 에피택셜 성장의 조건(온도나 압력 등)을 제어함으로써, Al 질화물 반도체층(52b)과 GaN층(51b)과의 계면(BR2)을 미끄러짐면으로 할 수 있다. 또한, GaN층(51c)의 에피택셜 성장의 조건(온도나 압력 등)을 제어함으로써, GaN층(51c)을 Al 질화물 반도체층(52b)의 표면의 결정면에 맞춰지도록 성장시킬 수 있다.
복합층(5)에서의 Al 질화물 반도체층(52a)과, Al 질화물 반도체층(52a)의 하지층인 GaN층(51a)과, Al 질화물 반도체층(52a)의 상층인 GaN층(51b)과의 관계에 주목한 경우에도 마찬가지의 것을 말할 수 있다. 즉, Al 질화물 반도체층(52a)의 결정 구조에 미치는 GaN층(51a)의 결정 구조의 영향은 작고, Al 질화물 반도체층(52a)의 격자 상수에 미치는 GaN층(51a)의 격자 상수의 영향은 작다. 한편, GaN층(51b)은, 하지층인 Al 질화물 반도체층(52a)의 표면의 결정면에 맞춰지도록 성장한다. GaN층(51b)에는 Al 질화물 반도체층(52a)의 영향에 의해 압축 응력이 가해져, GaN층(51b)의 내부에는 압축 변형이 발생한다.
볼록 형상의 휨을 발생시키는 복합층(5)의 작용은, 복합층(5)을 구성하는 Al 질화물 반도체층이 두꺼워질수록 커진다. 한편, 복합층(5)을 구성하는 Al 질화물 반도체층이 너무 두꺼우면 Al 질화물 반도체층의 내부에 크랙이 발생하기 쉬워진다. 복합층(5)을 구성하는 Al 질화물 반도체층의 내부로의 크랙의 발생을 억지하면서 복합층(5)에 의한 볼록 형상의 휨을 효과적으로 발생시키기 위해, 복합층(5) 중의 1층당의 Al 질화물 반도체층의 두께를 3nm 이상 50nm 이하, 바람직하게는 20nm 이하로 하고, 복합층(5) 중의 Al 질화물 반도체층의 수를 1 내지 2층 정도로 하는 것이 바람직하다.
본 실시형태에 의하면, 화합물 반도체 기판(CS1)에 오목 형상의 휨을 발생시키는 기능을 갖는 복합층(4)과, 화합물 반도체 기판(CS1)에 볼록 형상의 휨을 발생시키는 기능을 갖는 복합층(5)의 각각 조절함으로써, 화합물 반도체 기판(CS1)의 휨을 용이하게 제어할 수 있다.
추가로, 미끄러짐면인 계면(BR1 및 BR2) 위의 반도체층은, 하지층의 격자 상수차나 변형의 영향을 받지 않고 성장할 수 있으므로, 크랙의 발생도 억지할 수 있다.
[제2 실시형태]
도 3은, 본 발명의 제2 실시형태에서의 화합물 반도체 기판(CS2)의 구성을 나타내는 단면도이다.
도 3을 참조하여, 본 실시형태의 화합물 반도체 기판(CS2)에서의 복합층(4)은, Al 질화물 반도체층으로서, 2층의 Al 질화물 반도체층(41a 및 41b)을 포함하고 있고, GaN층으로서 1층의 GaN층(42a)을 포함하고 있다. Al 질화물 반도체층(41a)은, 2층의 Al 질화물 반도체층(41a 및 41b) 중 Si 기판(1)에 보다 가까운 위치에 형성되어 있고, AlN 버퍼층(3)과 접촉하고 있다. Al 질화물 반도체층(41b)은, 2층의 Al 질화물 반도체층(41a 및 41b) 중 Si 기판(1)으로부터 보다 먼 위치에 형성되어 있다. GaN층(42a)은, Al 질화물 반도체층(41a)과 Al 질화물 반도체층(41b)과의 사이에 형성되어 있다.
본 실시형태에서의 복합층(4)을 구성하는 GaN층의 두께가 제1 실시형태의 경우와 동일하다고 가정한 경우, 본 실시형태에서의 복합층(4)에 의한 오목 형상의 휨을 발생시키는 효과는, 제1 실시형태의 복합층(4)에 의한 오목 형상의 휨을 발생시키는 효과보다도 작아진다. 이 때문에, 화합물 반도체 기판(CS2)에서는, 화합물 반도체 기판(CS1)보다도 볼록 형상의 휨량을 크게 할 수 있다. 한편, 본 실시형태에서의 복합층(4)을 구성하는 GaN층의 두께를 1의 실시형태의 경우보다도 두껍게 한 경우에는, 화합물 반도체 기판(CS2)에 있어서도, 화합물 반도체 기판(CS1)과 동등한 휨량으로 할 수도 있다.
또한, 상술 이외의 화합물 반도체 기판(CS2)의 구성은, 제1 실시형태에서의 화합물 반도체 기판(CS1)의 구성과 동일하므로, 그 설명은 반복하지 않는다.
본 실시형태에 의하면, 제1 실시형태와 동일한 효과를 얻을 수 있다. 추가로, 복합층(4)의 층의 수가 적기 때문에, 용이하게 화합물 반도체 기판(CS2)을 제작할 수 있다.
[실시예]
본원 발명자들은, 본 발명의 화합물 반도체 기판에 의한 휨의 제어의 효과를 확인하기 위해, 이하의 실험을 행하였다.
GaN층(42b)의 두께를 15nm(시료 A1), 45nm(시료 A2), 또는 60nm(시료 A3)로 한 3종류의 화합물 반도체 기판(CS1)을 제작하였다. 시료 A1, A2, 및 A3은 모두, Al 질화물 반도체층(52a 및 52b)의 각각의 두께를 15nm로 하고, GaN층(42a)의 두께를 15nm로 하였다. Al 질화물 반도체층(52a 및 52b)을 AlN으로 하였다. 얻어진 화합물 반도체 기판(CS1)의 휨량을 계측하였다.
도 4는, 본 발명의 일 실시예에서의 시료 A1, A2, 및 A3의 각각의 휨량의 계측 결과를 나타내는 도면이다. 도 5는, 본 발명의 일 실시예에서의 시료 A1, A2, 및 A3의 각각의 휨량의 계측 결과로부터 얻어진 GaN층(42b)의 두께와 휨량과의 관계를 나타내는 그래프이다. 또한, 도 5 및 도 7에서는, 볼록 형상이 되는 휨의 방향을 마이너스로 하고, 오목 형상이 되는 휨의 방향을 플러스로 하고 있다.
도 4 및 도 5를 참조하여, GaN층(42b)의 두께가 15nm인 시료 A1은 볼록 형상으로 90㎛의 휨량이 되었다. GaN층(42b)의 두께가 45nm인 시료 A2는 볼록 형상으로 15㎛의 휨량이 되었다. GaN층(42b)의 두께가 60nm인 시료 A3은 오목 형상으로 39㎛의 휨량이 되었다. 또한, GaN층(42b)의 두께가 증가함에 따라, 화합물 반도체 기판(CS1)의 휨량은 오목 형상이 되는 방향으로 대략 일정의 비율로 증가하였다.
다음으로, Al 질화물 반도체층(52b)의 두께/Al 질화물 반도체층(52b)의 두께를, 15nm/15nm(시료 B1), 15nm/10nm(시료 B2), 또는 10nm/10nm(시료 B3)로 한 3종류의 화합물 반도체 기판(CS1)을 제작하였다. 시료 B1, B2, 및 B3에서는 모두, GaN층(42a 및 42b)의 각각의 두께를 15nm로 하였다. Al 질화물 반도체층(52a 및 52b)을 AlN으로 하였다. 얻어진 화합물 반도체 기판(CS1)의 휨량을 계측하였다.
도 6은, 본 발명의 일 실시예에서의 시료 B1, B2, 및 B3의 각각의 휨량의 계측 결과를 나타내는 도면이다. 도 7은, 본 발명의 일 실시예에서의 시료 B1, B2, 및 B3의 각각의 휨량의 계측 결과로부터 얻어진 Al 질화물 반도체층(52a 및 52b)의 두께와 휨량과의 관계를 나타내는 그래프이다.
도 6 및 도 7을 참조하여, Al 질화물 반도체층(52b)의 두께/Al 질화물 반도체층(52a)의 두께가 15nm/15nm인 시료 B1은, 볼록 형상으로 90㎛의 휨량이 되었다. Al 질화물 반도체층(52b)의 두께/Al 질화물 반도체층(52a)의 두께가 15nm/10nm인 시료 B2는, 볼록 형상으로 23㎛의 휨량이 되었다. Al 질화물 반도체층(52b)의 두께/Al 질화물 반도체층(52a)의 두께가 10nm/10nm인 시료 B3은, 오목 형상으로 46㎛의 휨량이 되었다. 또한, Al 질화물 반도체층(52b)의 두께와 Al 질화물 반도체층(52a)의 두께와의 합계값이 감소함에 따라, 화합물 반도체 기판(CS1)의 휨량은 오목 형상이 되는 방향으로 대략 일정의 비율로 증가하였다.
이상의 실험 결과로부터, 복합층(4)을 구성하는 GaN층의 두께 또는 복합층(5)을 구성하는 Al 질화물 반도체층의 두께를 조절함으로써, 화합물 반도체 기판(CS1)의 휨을 용이하게 제어할 수 있는 것을 알았다.
[기타]
상술한 실시형태 및 실시예는 적절히 조합하는 것이 가능하다.
상술한 실시형태 및 실시예는 모든 점에서 예시이지 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 청구범위에 의해 나타나고, 청구범위와 균등의 의미 및 범위 내의 모든 변경이 포함되는 것으로 의도된다.
1 Si(규소) 기판
2 SiC(탄화규소)층(하지층의 일례)
3 AlN(질화알루미늄) 버퍼층(버퍼층의 일례)
4 복합층(하부 복합층의 일례)
5 복합층(상부 복합층의 일례)
7, 42a, 42b, 51a, 51b, 51c GaN(질화갈륨)층(하부 GaN층의 일례, 상부 GaN층의 일례, 전자 주행층의 일례)
10, 41a, 41b, 41c, 52a, 52b Al(알루미늄) 질화물 반도체층(하부 질화물 반도체층의 일례, 상부 질화물 반도체층의 일례, 장벽층의 일례)
BR1, BR2 계면
CS1, CS2 화합물 반도체 기판

Claims (12)

  1. 하지층과,
    상기 하지층 위에 형성된 AlN으로 이루어진 버퍼층과,
    상기 버퍼층 위에 형성된 하부 복합층과,
    상기 하부 복합층 위에 형성된 상부 복합층을 구비하고,
    상기 하부 복합층은,
    상하 방향으로 적층되고, Al을 포함하는 복수의 하부 질화물 반도체층과,
    상기 복수의 하부 질화물 반도체층의 각각의 사이에 형성된 하부 GaN층을 포함하고,
    상기 상부 복합층은,
    상하 방향으로 적층된 복수의 상부 GaN층과,
    상기 복수의 상부 GaN층의 각각의 사이에 형성된 Al을 포함하는 상부 질화물 반도체층을 포함하는, 화합물 반도체 기판.
  2. 제1항에 있어서, 상기 하지층은 SiC로 이루어진, 화합물 반도체 기판.
  3. 제1항에 있어서, 상기 하부 GaN층은 3nm 이상 100nm 이하의 두께를 갖는, 반도체 기판.
  4. 제1항에 있어서, 상기 상부 질화물 반도체층은 3nm 이상 50nm 이하의 두께를 갖는, 화합물 반도체 기판.
  5. 제1항에 있어서, 상기 복수의 하부 질화물 반도체층은 3층이고, 상기 하부 GaN층은 2층인, 화합물 반도체 기판.
  6. 제1항에 있어서, 상기 복수의 하부 질화물 반도체층은 Al 및 Ga를 포함하고,
    상기 복수의 하부 질화물 반도체층의 각각의 Al의 평균 조성비를 비교한 경우, 상기 하지층으로부터 떨어진 위치에 형성된 하부 질화물 반도체층일수록, Al의 평균 조성비가 작아지는, 화합물 반도체 기판.
  7. 제1항에 있어서, 상기 복수의 상부 GaN층은 3층이고, 상기 상부 질화물 반도체층은 2층인, 화합물 반도체 기판.
  8. 제1항에 있어서, 상기 복수의 하부 질화물 반도체층 중 상기 하부 GaN층과 접촉하여 상기 하부 GaN층 위에 형성된 하부 질화물 반도체층은, 인장 변형을 포함하고,
    상기 복수의 상부 GaN층 중 상기 상부 질화물 반도체층과 접촉하여 상기 상부 질화물 반도체층 위에 형성된 상부 GaN층은, 압축 변형을 포함하는, 화합물 반도체 기판.
  9. 제1항에 있어서, 상기 상부 질화물 반도체층은 AlN으로 이루어진, 화합물 반도체 기판.
  10. 제1항에 있어서, 상기 상부 복합층 위에 형성된 GaN으로 이루어진 전자 주행층과, 상기 전자 주행층 위에 형성된 장벽층을 추가로 구비한, 화합물 반도체 기판.
  11. 제1항에 있어서, 상기 복수의 상부 GaN층의 각각은 1×1018개/㎤ 이상 1×1021개/㎤ 이하의 평균 탄소 원자 농도를 갖는, 화합물 반도체 기판.
  12. 제1항에 있어서, 상기 복수의 상부 GaN층의 각각은 550nm 이상 3000nm 이하의 두께를 갖는, 화합물 반도체 기판.
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