KR102457317B1 - 화합물 반도체 기판 - Google Patents

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스미토 오우치
히로키 스즈키
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Abstract

화합물 반도체 기판은, SiC(탄화규소) 층과, SiC 층 위에 형성된 AlN(질화알루미늄) 버퍼 층과, AlN 버퍼 층 위에 형성된 Al(알루미늄) 질화물 반도체 층과, Al 질화물 반도체 층 위에 형성된 복합 층과, 복합 층 위에 형성된 전자 주행 층으로서의 GaN(질화갈륨) 층과, GaN 층 위에 형성된 장벽층으로서의 Al 질화물 반도체 층을 구비하고 있다. 복합 층은, 상하 방향으로 적층된 복수의 C-GaN 층과, 복수의 C-GaN 층의 사이에 형성된 AlN 층을 포함하고 있다.

Description

화합물 반도체 기판
본 발명은, 화합물 반도체 기판에 관한 것으로, 보다 특정적으로는, SiC(탄화규소) 층을 구비한 화합물 반도체 기판에 관한 것이다.
GaN(질화갈륨)은, Si(규소)에 비하여 밴드 갭이 크고, 절연 파괴 전계 강도가 높은 와이드 밴드 갭 반도체 재료로서 알려져 있다. GaN은, 다른 와이드 밴드 갭 반도체 재료와 비교해도 높은 내절연 파괴성을 가지므로, 차세대 저손실 파워 디바이스에 대한 적용이 기대되고 있다.
GaN을 사용한 반도체 디바이스의 스타트 기판(하지(下地) 기판)에 Si 기판을 사용한 경우, GaN과 Si 사이의 격자 상수 및 열 팽창 계수의 큰 차에 기인하여, 기판에 휨이 발생하거나, GaN 층 내에 크랙이 발생하거나 하는 현상이 일어나기 쉬워진다.
기판의 휨이나 GaN 층 내로의 크랙 발생의 대책으로서, 예를 들어 하기 특허문헌 1 등에는, Si 기판과, Si 기판 위에 형성된 3C-SiC 층과, 교호하여 형성된 복수의 AlN(질화알루미늄) 층 및 GaN 층을 구비한 반도체 기판이 개시되어 있다.
종래의 GaN 층을 구비한 반도체 기판은, 하기 특허문헌 2 및 3 등에도 개시되어 있다. 하기 특허문헌 2에는, SiC로 이루어진 기판과, 기판 위에 형성된 AlN으로 이루어진 핵 생성층과, 핵 생성층 위에 형성된 AlGaN(질화알루미늄갈륨)으로 이루어진 경사층과, 경사층 위에 형성된 GaN으로 이루어진 질화물층을 구비한 반도체 구조가 개시되어 있다.
하기 특허문헌 3에는, 기판과, 기판 위의 버퍼 층과, 버퍼 층 위의 질화물계 반도체로 이루어지고, 전이 금속 및 탄소를 포함하는 고저항층과, 고저항층 위의 질화물계 반도체로 이루어진 채널층을 갖는 반도체 기판이 개시되어 있다. 고저항층은, 채널층에 접하는 동시에 버퍼 층측으로부터 채널층측을 향해서 전이 금속의 농도가 감소하는 감소층을 갖고 있다. 탄소 농도가 채널층을 향해서 감소하는 감소율은, 전이 금속의 농도가 채널층을 향해서 감소하는 감소율보다도 크다.
일본 공개특허공보 특개2013-179121호 일본 공표특허공보 특표2010-521065호 일본 공개특허공보 특개2015-201574호
특허문헌 1 등의 기술에서는, 기판의 휨이나 GaN 층 내로의 크랙의 발생을 어느 정도 억지할 수 있어, 비교적 양호한 결정 품질의 GaN 층이 얻어진다. 한편, 특허문헌 1 등의 기술에서는, GaN 층의 후막화에 한계가 있어, 내전압에도 마찬가지로 한계가 있었다. 이것은, GaN 층을 후막화하면, 기판에 휨이 발생하거나, GaN 층 내에 크랙이 발생하거나 하기 때문이다. GaN의 파워 디바이스로서의 용도를 고려하면, GaN을 사용한 반도체 디바이스의 내전압을 향상시키는 것은 중요하다.
본 발명은, 상기 과제를 해결하기 위한 것으로, 그 목적은, 원하는 품질을 갖는 화합물 반도체 기판을 제공하는 것이다.
본 발명의 일 국면에 따른 화합물 반도체 기판은, SiC 층과, SiC 층 위에 형성된 AlN으로 이루어진 버퍼 층과, 버퍼 층 위에 형성된, Al을 포함하는 질화물 반도체 층과, 질화물 반도체 층 위에 형성된 복합 층과, 복합 층 위에 형성된 GaN으로 이루어진 전자 주행 층과, 전자 주행 층 위에 형성된 장벽층을 구비하고, 복합 층은 상하 방향으로 적층되고, 탄소를 포함하는 GaN으로 이루어진 복수의 제1 층과, 복수의 제1 층 각각의 사이에 형성된 AlN으로 이루어진 제2 층을 포함한다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 복수의 제1 층 각각은, 1×1018개/㎤ 이상 1×1021개/㎤ 이하의 평균 탄소 원자 농도를 갖는다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 제2 층은, 10nm 이상 15nm 이하의 두께를 갖는다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 제1 층은, 550nm 이상 2,000nm 이하의 두께를 갖는다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 질화물 반도체 층의 내부에서의 Al의 조성비는, 하부로부터 상부로 향함에 따라서 감소한다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 질화물 반도체 층은, Al 및 Ga를 포함하는 제1 질화물 반도체 층과, 제1 질화물 반도체 층에 접촉하여 제1 질화물 반도체 층 위에 형성된, Al을 포함하는 제2 질화물 반도체 층과, 제2 질화물 반도체 층에 접촉하여 제2 질화물 반도체 층 위에 형성된, Al 및 Ga를 포함하는 제3 질화물 반도체 층을 포함하고, 제1 및 제3 질화물 반도체 층 중 적어도 어느 한쪽의 층의 내부에서의 Al의 조성비는, 하부로부터 상부로 향함에 따라서 감소한다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 복수의 제1 층 중 제2 층 위에 형성된 제1 층은, 압축 변형을 포함한다.
상기 화합물 반도체 기판에 있어서 바람직하게는, 질화물 반도체 층은, 900nm 이상 2μm 이하의 두께를 갖는다.
본 발명에 의하면, 원하는 품질을 갖는 화합물 반도체 기판을 제공할 수 있다.
[도 1] 본 발명의 제1 실시형태에서의 화합물 반도체 기판(CS1)의 구성을 도시하는 단면도이다.
[도 2] 본 발명의 제1 실시형태에서의 Al 질화물 반도체 층(4) 내부의 Al 조성비의 분포를 도시하는 도면이다.
[도 3] 본 발명의 제2 실시형태에서의 화합물 반도체 기판(CS2)의 구성을 도시하는 단면도이다.
[도 4] 본 발명의 제1 변형예에서의 Al 질화물 반도체 층(4) 내부의 Al 조성비의 분포를 도시하는 도면이다.
[도 5] 본 발명의 제2 변형예에서의 Al 질화물 반도체 층(4) 내부의 Al 조성비의 분포를 도시하는 도면이다.
[도 6] 본 발명의 일 실시예에서의 비교예(화합물 반도체 기판(CS10))의 구성을 도시하는 단면도이다.
[도 7] 본 발명의 일 실시예에서의 각 시료의 평가 결과를 나타내는 표이다.
[도 8] 본 발명의 일 실시예에서의 세로 내전압의 계측 방법을 도시하는 단면도이다.
이하, 본 발명의 실시형태에 대하여, 도면에 기초하여 설명한다.
[제1 실시형태]
도 1은, 본 발명의 제1 실시형태에서의 화합물 반도체 기판(CS1)의 구성을 도시하는 단면도이다.
도 1을 참조하여, 본 실시형태에서의 화합물 반도체 기판(CS1)은, HEMT(High Electron Mobility Transistor)를 포함하고 있다. 화합물 반도체 기판(CS1)은, Si 기판(1)과, SiC 층(2)과, AlN 버퍼 층(3)(AlN으로 이루어진 버퍼 층의 일례)과, Al 질화물 반도체 층(4)(Al을 포함하는 질화물 반도체 층의 일례)과, 복합 층(5)과, GaN 층(7)(전자 주행 층의 일례)과, Al 질화물 반도체 층(10)(장벽층의 일례)을 구비하고 있다.
Si 기판(1)은, 예를 들어 p+형 Si로 이루어져 있다. Si 기판(1)의 표면에는 (111)면이 노출되어 있다. 또한, Si 기판(1)은, n형 도전형을 갖고 있어도 좋고, 반절연성이라도 좋다. Si 기판(1)의 표면에는 (100)면이나 (110)면이 노출되어 있어도 좋다. Si 기판(1)은, 예를 들어 6인치의 직경을 갖고 있고, 900μm의 두께를 갖고 있다.
SiC 층(2)은, Si 기판(1)에 접촉하고 있으며, Si 기판(1) 위에 형성되어 있다. SiC 층(2)은, 3C-SiC, 4H-SiC, 또는 6H-SiC 등으로 이루어져 있다. 특히, SiC 층(2)이 Si 기판(1) 위에 에피택셜 성장된 것인 경우, 일반적으로, SiC 층(2)은 3C-SiC로 이루어져 있다.
SiC 층(2)은, Si 기판(1)의 표면을 탄화함으로써 얻어진 SiC로 이루어진 하지층 위에, MBE(Molecular Beam Epitaxy)법, CVD(Chemical Vapor Deposition)법, 또는 LPE(Liquid Phase Epitaxy)법 등을 사용하여, SiC를 호모 에피택셜 성장시킴으로써 형성되어도 좋다. SiC 층(2)은, Si 기판(1)의 표면을 탄화하는 것만에 의해서 형성되어도 좋다. 또한, SiC 층(2)은, Si 기판(1)의 표면에 (또는 버퍼 층을 사이에 두고) 헤테로 에피택셜 성장시킴으로써 형성되어도 좋다. SiC 층(2)은, 예를 들어 N(질소) 등이 도핑되어 있고, n형 도전형을 갖고 있다. SiC 층(2)은, 예를 들어 0.1μm 이상 3.5μm 이하의 두께를 갖고 있다. 또한, SiC 층(2)은 p형 도전형을 갖고 있어도 좋고, 반절연성이라도 좋다.
AlN 버퍼 층(3)은, SiC 층(2)에 접촉하고 있으며, SiC 층(2) 위에 형성되어 있다. AlN 버퍼 층(3)은, SiC 층(2)과 Al 질화물 반도체 층(4)의 격자 상수의 차를 완화하는 버퍼 층으로서의 기능을 한다. AlN 버퍼 층(3)은, 예를 들어 MOCVD(Metal Organic Chemical Vapor Deposition)법을 사용하여 형성된다. AlN 버퍼 층(3)의 성장 온도는, 예를 들어 1,000℃ 이상 1,300℃ 이하가 된다. 이때, Al원(源) 가스로서는, 예를 들어 TMA(Tri Methyl Aluminium)나, TEA(Tri Ethyl Aluminium) 등이 사용된다. N원 가스로서는, 예를 들어 NH3(암모니아)가 사용된다. AlN 버퍼 층(3)은, 예를 들어 100nm 이상 1,000nm 이하의 두께를 갖고 있다.
Al 질화물 반도체 층(4)은, AlN 버퍼 층(3)에 접촉하고 있으며, AlN 버퍼 층(3) 위에 형성되어 있다. Al 질화물 반도체 층(4)은, Al을 포함하는 질화물 반도체로 이루어져 있고, 예를 들어 AlxGa1-xN(0<x≤1)으로 표시되는 재료로 이루어져 있다. 또한, Al 질화물 반도체 층(4)은, AlxInyGa1-x-yN(0<x≤1, 0≤y<1)으로 표시되는 재료로 이루어져 있어도 좋다. Al 질화물 반도체 층(4)은, AlN 버퍼 층(3)과 복합 층(5) 중의 C-GaN 층(51a)과의 격자 상수의 차를 완화하는 버퍼 층으로서의 기능을 한다. Al 질화물 반도체 층(4)은, 예를 들어 500nm 이상 2μm 이하, 바람직하게는 900nm 이상 2μm 이하의 두께를 갖고 있다. Al 질화물 반도체 층(4)은, 예를 들어 MOCVD법을 사용하여 형성된다.
복합 층(5)은, Al 질화물 반도체 층(4)에 접촉하고 있고, Al 질화물 반도체 층(4) 위에 형성되어 있다. 복합 층(5)은, 상하 방향(Si 기판(1), SiC 층(2), AlN 버퍼 층, 및 Al 질화물 반도체 층(4)의 적층 방향과 같은 방향, 도 1 중 세로 방향)으로 적층된 복수의 C-GaN 층과, 복수의 C-GaN 층 각각의 사이에 형성된 AlN 층을 포함하고 있다. 바꿔 말하면, 복합 층(5)은, C-GaN 층과 AlN 층이 1 이상의 횟수만큼 교호하여 적층된 구성을 갖고 있으며, 복합 층(5)의 최상층 및 최하층은, 모두 C-GaN 층이다. C-GaN 층이란, C(탄소)를 포함하는 GaN 층(C가 도핑된 GaN 층)이다. C는 GaN 층의 절연성을 높이는 역할을 한다.
복합 층(5)을 구성하는 C-GaN 층의 층 수는 2 이상이면 좋고, 복합 층(5)을 구성하는 AlN 층의 층 수도 임의이다. 본 실시형태의 복합 층(5)은, C-GaN 층으로서, 2층의 C-GaN 층(51a 및 51b)(복수의 제1 층의 일례)과, 1층의 AlN 층(52a)(제2 층의 일례)을 포함하고 있다. C-GaN 층(51a)은 복합 층(5)을 구성하는 층 중 최하층이 되어 있고, Al 질화물 반도체 층(4)과 접촉하고 있다. C-GaN 층(51b)은 복합 층(5)을 구성하는 층 중 최상층으로 되어 있으며, GaN 층(7)과 접촉하고 있다. AlN 층(52a)은, C-GaN 층(51a)과 C-GaN 층(51b) 사이에 형성되어 있다.
복합 층(5)을 구성하는 복수의 C-GaN 층(본 실시형태에서는 C-GaN 층(51a 및 51b) 각각은, 예를 들어 1×1018개/㎤ 이상 1×1021개/㎤ 이하의 평균 탄소 원자 농도를 갖고 있고, 바람직하게는 3×1018개/㎤ 이상 2×1019개/㎤의 평균 탄소 농도를 갖고 있다. 복합 층(5)을 구성하는 복수의 GaN 층 각각은, 동일한 평균 탄소 원자 농도를 갖고 있어도 좋고, 서로 다른 평균 탄소 원자 농도를 갖고 있어도 좋다.
또한, 복합 층(5)을 구성하는 복수의 C-GaN 층 각각은, 예를 들어 550nm 이상 2,000nm 이하의 두께를 갖고 있고, 바람직하게는 800nm 이상 1,500nm 이하의 두께를 갖고 있다. 복합 층(5)을 구성하는 복수의 C-GaN 층 각각은, 동일한 두께를 갖고 있어도 좋고, 서로 다른 두께를 갖고 있어도 좋다.
복합 층(5)을 구성하는 AlN 층(본 실시형태에서는 AlN 층(52a))은, 예를 들어 10nm 이상 15nm 이하의 두께를 갖고 있다. 복합 층(5)을 구성하는 AlN 층이 복수인 경우, 복합 층(5)을 구성하는 AlN 층 각각은 동일한 두께를 갖고 있어도 좋고, 서로 다른 두께를 갖고 있어도 좋다.
복합 층(5)을 구성하는 C-GaN 층(51a 및 51b)은, 예를 들어, MOCVD법을 사용하여 형성된다. 이때, Ga원 가스로서는, 예를 들어, TMG(Tri Methyl Gallium)나, TEG(Tri Ethyl Gallium) 등이 사용된다. N원 가스로서는, 예를 들어 NH3 등이 사용된다. 복합 층(5)을 구성하는 AlN 층은, AlN 버퍼 층(3)과 동일한 방법으로 형성된다.
C-GaN 층(51a 및 51b)을 형성할 때에는, TMG에 포함되는 C가 GaN 층에 도입되는 GaN의 성장 조건을 채용함으로써, GaN 층 중에 C를 도핑할 수 있다. GaN 층 중에 C를 도핑하는 구체적인 방법으로서는, GaN의 성장 온도를 낮추는 방법, GaN의 성장 압력을 낮추는 방법, 또는, NH3에 대하여 TMG의 몰 유량비를 높게 하는 방법 등이 있다.
또한, Al 질화물 반도체 층(4)과 복합 층(5) 사이에는, 언도핑된 GaN 층 등의 다른 층이 개재되어 있어도 좋다.
GaN 층(7)은, 복합 층(5)에 접촉하고 있고, 복합 층(5) 위에 형성되어 있다. GaN 층(7)은, 언도핑되어 있고, 반절연성이다. GaN 층(7)은, HEMT의 전자 주행 층이 된다. GaN 층(7)은, 예를 들어 100nm 이상 1,000nm 이하의 두께를 갖고 있다. GaN 층(7)은, 예를 들어, MOCVD법을 사용하여 형성된다. 이때, Ga원 가스로서는, 예를 들어 TMG나 TEG 등이 사용된다. N원 가스로서는, 예를 들어 NH3 등이 사용된다.
Al 질화물 반도체 층(10)은, GaN 층(7)에 접촉하고 있고, GaN 층(7) 위에 형성되어 있다. Al 질화물 반도체 층(10)은, Al을 포함하는 질화물 반도체로 되어 있고, 예를 들어 AlxGa1-xN(0<x≤1)으로 표시되는 재료로 이루어져 있다. 또한 Al 질화물 반도체 층(10)은, AlxInyGa1-x-yN(0<x≤1, 0≤y<1)으로 표시되는 재료로 이루어져 있어도 좋다. Al 질화물 반도체 층(10)은, HEMT의 장벽층이 된다. Al 질화물 반도체 층(10)은, 예를 들어 10nm 이상 50nm 이하의 두께를 갖고 있다. Al 질화물 반도체 층(10)은, Al 질화물 반도체 층(4)과 동일한 방법으로 형성된다.
도 2는, 본 발명의 제1 실시형태에서의 Al 질화물 반도체 층(4) 내부의 Al 조성비의 분포를 나타내는 도면이다.
도 2를 참조하여, Al 질화물 반도체 층(4)의 내부에서의 Al의 조성비는, 하부로부터 상부로 향함에 따라서 감소하고 있다. Al 질화물 반도체 층(4)은, Al0.75Ga0.25N층(41)(Al의 조성비가 0.75인 AlGaN 층)과, Al0.5Ga0.5N층(42)(Al의 조성비가 0.5인 AlGaN 층)과, Al0.25Ga0.75N층(43)(Al의 조성비가 0.25인 AlGaN 층)을 포함하고 있다. Al0.75Ga0.25N층(41)은, AlN 버퍼 층(3)에 접촉하여 AlN 버퍼 층(3) 위에 형성되어 있다. Al0.5Ga0.5N층(42)은, Al0.75Ga0.25N층(41)에 접촉하여 Al0.75Ga0.25N층(41) 위에 형성되어 있다. Al0.25Ga0.75N층(43)은, Al0.5Ga0.5N층(42)에 접촉하여 Al0.5Ga0.5N층(42) 위에 형성되어 있다. 또한, 상기 Al 조성비는 일례이며, Al 조성비가, 하부로부터 상부로 향함에 따라서 감소하고 있으면, 다른 조성으로 할 수도 있다.
본 실시형태에 의하면, 복합 층(5)에 있어서, C-GaN 층(51a)과 C-GaN 층(51b) 사이에 AlN 층(52a)을 형성함으로써, Si 기판(1)의 휨의 발생을 억지할 수 있고, C-GaN 층(51b) 및 GaN 층(7)에 대한 크랙의 발생을 억지할 수 있다. 이것에 대하여 이하에 설명한다.
AlN 층(52a)을 구성하는 AlN은, C-GaN 층(51a)을 구성하는 GaN의 결정에 대하여 부정합인 상태(미끄러짐이 발생한 상태)에서, C-GaN 층(51a) 위에 에피택셜 성장한다. 한편, C-GaN 층(51b) 및 GaN 층(7)을 구성하는 GaN은, 하지인 AlN 층(52a)을 구성하는 AlN의 결정의 영향을 받는다. 즉, C-GaN 층(51b) 및 GaN 층(7)을 구성하는 GaN은, AlN 층(52a)을 구성하는 AlN의 결정 구조를 이어가도록, AlN 층(52a) 위에 에피택셜 성장한다. GaN의 격자 상수는 AlN의 격자 상수보다도 크기 때문에, GaN 층(51b)을 구성하는 GaN의 도 1 중 가로 방향의 격자 상수는, 일반적인(압축 변형을 포함하지 않음) GaN의 격자 상수보다 작아진다. 바꿔 말하면, C-GaN 층(51b) 및 GaN 층(7)은, 그 내부에 압축 변형을 포함하고 있다.
C-GaN 층(51b) 및 GaN 층(7) 형성 후의 강온시에는, GaN과 Si의 열 팽창 계수의 차에 기인하여, C-GaN 층(51b) 및 GaN 층(7)은 AlN 층(52a)으로부터 응력을 받는다. 이 응력이 Si 기판(1)의 휨의 발생의 원인이 되고, C-GaN 층(51b) 및 GaN 층(7)에 대한 크랙 발생의 원인이 된다. 그러나 이 응력은, C-GaN 층(51b) 및 GaN 층(7) 형성시에 C-GaN 층(51b) 및 GaN 층(7) 내부에 도입된 압축 변형에 의해 완화된다. 그 결과, Si 기판(1)의 휨의 발생을 억지할 수 있고, C-GaN 층(51b) 및 GaN 층(7)에 대한 크랙의 발생을 억지할 수 있다.
또한, 화합물 반도체 기판(CS1)은, GaN의 절연 파괴 전압보다도 높은 절연 파괴 전압을 갖는 C-GaN 층(51a 및 51b), AlN 층(52a), 및 Al 질화물 반도체 층(4)을 포함하고 있다. 그 결과, 화합물 반도체 기판의 세로 방향의 내전압을 향상시킬 수 있다.
또한, 본 실시형태에 의하면, 화합물 반도체 기판(CS1)이, AlN 버퍼 층(3)과 복합 층(5) 중의 C-GaN 층(51a) 사이에 Al 질화물 반도체 층(4)을 포함하고 있으므로, Si의 격자 상수와 GaN의 격자 상수의 차를 완화할 수 있다. Al 질화물 반도체 층(4)의 격자 상수는, Si의 격자 상수와 GaN의 격자 상수 사이의 값을 갖고 있기 때문이다. 그 결과, C-GaN 층(51a 및 51b)의 결정 품질을 향상시킬 수 있다. 또한, Si 기판(1)의 휨의 발생을 억지할 수 있고, C-GaN 층(51a 및 51b)에 대한 크랙의 발생을 억지할 수 있다.
또한, 본 실시형태에 의하면, 상기한 바와 같이 Si 기판(1)의 휨의 발생, 및 C-GaN 층(51b) 및 GaN 층(7)에 대한 크랙의 발생이 억지되므로, GaN 층(7)을 후막화할 수 있다.
또한, 화합물 반도체 기판(CS1)은, C-GaN 층(51a 및 51b), 및 GaN 층(7)의 하지층으로서 SiC 층(2)을 포함하고 있다. SiC의 격자 상수는, Si의 격자 상수와 비교하여 GaN의 격자 상수에 가까우므로, SiC 층(2) 위에, C-GaN 층(51a 및 51b), 및 GaN 층(7)이 형성됨으로써, C-GaN 층(51a 및 51b), 및 GaN 층(7)의 결정 품질을 향상시킬 수 있다.
상기한 바와 같이 본 실시형태에 의하면, Al 질화물 반도체 층(4), 복합 층(5), 및 SiC 층(2) 각각의 기능을 나눔으로써, Si 기판(1)의 휨의 발생을 억지하는 효과, C-GaN 층(51b) 및 GaN 층(7)에 대한 크랙의 발생을 억지하는 효과, 화합물 반도체 기판(CS1)의 내전압을 향상시키는 효과, 및 C-GaN 층(51a 및 51b), 및 GaN 층(7)의 결정 품질을 향상시키는 효과 각각을 증대시킬 수 있다. 특히, 본 실시형태에서는, SiC 층(2)을 하지층으로 함으로써, GaN 층(7)의 결정 품질을 개선할 수 있는 점의 기여가 크다.
본 실시형태에 의하면, SiC 층(2)이 있어, C-GaN 층(51a 및 51b) 및 GaN 층(7)의 결정 품질이 향상됨으로써, 복합 층(5) 중의 AlN 층의 두께를 얇게 할 수 있고, 보다 효율적으로 휨의 발생 및 크랙의 발생을 억제할 수 있다. 또한, SiC 층(2)이 있어, C-GaN 층(51a)의 결정 품질이 향상됨으로써, C-GaN 층(51a 및 51b) 및 GaN 층(7)을 두껍게 할 수 있기 때문에, 보다 내전압을 개선할 수 있다. HEMT의 성능도 향상시킬 수 있다.
[제2 실시형태]
도 3은, 본 발명의 제2 실시형태에서의 화합물 반도체 기판(CS2)의 구성을 도시하는 단면도이다.
도 3을 참조하여, 본 실시형태에서의 화합물 반도체 기판(CS2)은, 제1 실시형태에서의 화합물 반도체 기판(CS1)과 비교하여, 복합 층(5)의 내부의 구성이 다르다. 구체적으로는, 본 실시형태에서의 복합 층(5)은, C-GaN 층으로서, 3층의 C-GaN 층(51a, 51b 및 51c)(복수의 제1 층의 일례)과, 2층의 AlN 층(52a 및 52b)(제2 층의 일례)을 포함하고 있다. C-GaN 층(51a)은 복합 층(5)을 구성하는 층 중 최하층으로 되어 있고, Al 질화물 반도체 층(4)과 접촉하고 있다. AlN 층(52a)은 C-GaN 층(51a)과 접촉하여 C-GaN 층(51a) 위에 형성되어 있다. C-GaN 층(51b)은 AlN 층(52a)과 접촉하여 AlN 층(52a) 위에 형성되어 있다. AlN 층(52b)은 C-GaN 층(51b)과 접촉하여 C-GaN 층(51b) 위에 형성되어 있다. C-GaN 층(51c)은 AlN 층(52b)과 접촉하여 AlN 층(52b) 위에 형성되어 있다. C-GaN 층(51c)은 복합 층(5)을 구성하는 층 중 최상층으로 되어 있고, GaN 층(7)과 접촉하고 있다.
또한, 상기한 것 이외의 화합물 반도체 기판(CS2)의 구성은, 제1 실시형태에서의 화합물 반도체 기판(CS1)의 구성과 동일하기 때문에, 동일한 부재에는 동일한 부호를 붙이고, 이의 설명은 반복하지 않는다.
본 실시형태에 의하면, 제1 실시형태와 동일한 효과를 얻을 수 있다. 게다가, 복합 층(5) 중에 2층의 AlN 층(52a 및 52b)이 존재하고 있으므로, 상층의 GaN 층(51b 및 51c), 및 GaN 층(7)에 대하여 압축 변형을 부여하는 효과가 커진다. 그 결과, Si 기판(1)의 휨의 발생을 억지할 수 있고, C-GaN 층(51a, 51b 및 51c), 및 GaN 층(7)에 대한 크랙의 발생을 억지할 수 있다.
또한, 복합 층(5) 중에 2층의 AlN 층(52a 및 52b)이 존재하고 있으므로, 화합물 반도체 기판의 세로 방향의 내전압을 향상시킬 수 있다.
[변형예]
본 변형예에서는, 화합물 반도체 기판(CS1 및 CS2) 각각의 Al 질화물 반도체 층(4)의 변형예의 구성에 대하여 설명한다.
도 4는, 본 발명의 제1 변형예에서의 Al 질화물 반도체 층(4) 내부의 Al 조성비의 분포를 나타내는 도면이다.
도 4를 참조하여, 본 변형예에서의 Al 질화물 반도체 층(4)은, AlGaN 층(4a)(제1 질화물 반도체 층의 일례)과, AlN 중간층(44)(제2 질화물 반도체 층의 일례)과, AlGaN 층(4b)(제3 질화물 반도체 층의 일례)을 포함하고 있다.
AlGaN 층(4a)은, AlN 버퍼 층(3)에 접촉하여 AlN 버퍼 층(3) 위에 형성되어 있다. AlGaN 층(4a)은, Al0.75Ga0.25N층(41)(Al의 조성비가 0.75인 AlGaN 층)으로 되어 있다. AlGaN 층(4a)의 내부에서의 Al의 조성비는 일정하다.
AlN 중간층(44)은, AlGaN 층(4a) 위에 형성되어 있다. AlN 중간층(44)의 하면은 AlGaN 층(4a)의 상면에 접촉하고 있고, AlN 중간층(44)의 상면은 AlGaN 층(4b)의 하면에 접촉하고 있다.
AlGaN 층(4b)은, AlN 중간층(44) 위에 형성되어 있다. AlGaN 층(4b)의 내부에서의 Al의 조성비는, 하부로부터 상부로 향함에 따라서 감소하고 있다. AlGaN 층(4b)은, Al0.5Ga0.5N층(42)(Al의 조성비가 0.5인 AlGaN 층)과, Al0.5Ga0.5N층(42)에 접촉하여 Al0.5Ga0.5N층(42) 위에 형성된 Al0.25Ga0.75N층(43)(Al의 조성비가 0.25인 AlGaN 층)으로 구성되어 있다.
도 5는, 본 발명의 제2 변형예에서의 Al 질화물 반도체 층(4) 내부의 Al 조성비의 분포를 나타내는 도면이다.
도 5를 참조하여, 본 변형예에서의 Al 질화물 반도체 층(4)은, AlGaN 층(4a)(제1 질화물 반도체 층의 일례)과, AlN 중간층(44)(제2 질화물 반도체 층의 일례)과, AlGaN 층(4b)(제3 질화물 반도체 층의 일례)을 포함하고 있다.
AlGaN 층(4a)은, AlN 버퍼 층(3)에 접촉하여 AlN 버퍼 층(3) 위에 형성되어 있다. AlGaN 층(4a)의 내부에서의 Al의 조성비는, 하부로부터 상부로 향함에 따라서 감소하고 있다. AlGaN 층(4a)은, Al0.75Ga0.25N층(41)(Al의 조성비가 0.75인 AlGaN 층)과, Al0.75Ga0.25N층(41)에 접촉하여 Al0.75Ga0.25N층(41) 위에 형성된 Al0.5Ga0.5N층(42)(Al의 조성비가 0.5인 AlGaN 층)으로 구성되어 있다.
AlN 중간층(44)은, AlGaN 층(4a) 위에 형성되어 있다. AlN 중간층(44)의 하면은 AlGaN 층(4a)의 상면에 접촉하고 있고, AlN 중간층(44)의 상면은 AlGaN 층(4b)의 하면에 접촉하고 있다.
AlGaN 층(4b)은, AlN 중간층(44) 위에 형성되어 있다. AlGaN 층(4b)은, Al0.25Ga0.75N층(43)(Al의 조성비가 0.25인 AlGaN 층)으로 되어 있다. AlGaN 층(4b)의 내부에서의 Al의 조성비는 일정하다.
또한, 제1 및 제2 변형예의 화합물 반도체 기판 각각에서의 상기한 것 이외의 구성은, 상기한 실시형태의 경우의 구성과 동일하기 때문에, 이의 설명은 반복하지 않는다.
AlN 중간층(44)은, AlGaN 층(4b)에 압축 변형을 일으키는 기능을 한다. 제1 및 제2 변형예와 같이, AlN 중간층(44)을 설치함으로써, 변형이나 크랙을 더욱 억제할 수 있다.
[실시예]
본원 발명자는, 시료로서 이하에 설명하는 구성을 갖는 본 발명예 1 및 2, 및 비교예 각각을 제조했다.
본 발명예 1: 도 1에 도시하는 화합물 반도체 기판(CS1)을 제조했다. C-GaN 층(51a 및 51b) 각각의 두께를 1,450nm로 하고, AlN 층(52a)의 두께를 15nm로 했다. C-GaN 층(51a 및 51b) 각각의 평균 탄소 농도를 1×1019개/㎤ 이상 2×1019개/㎤ 이하의 범위 내의 값으로 했다.
본 발명예 2: 도 3에 나타내는 화합물 반도체 기판(CS2)을 제조했다. C-GaN 층(51a, 51b 및 51c) 각각의 두께를 967nm로 하고, AlN 층(52a 및 52b) 각각의 두께를 15nm로 했다. C-GaN 층(51a, 51b 및 51c) 각각의 평균 탄소 농도를 1×1019개/㎤ 이상 2×1019개/㎤ 이하의 범위 내의 값으로 했다.
비교예: 도 6에 도시하는 화합물 반도체 기판(CS10)을 제조했다. 화합물 반도체 기판(CS10)은, 복합 층(5) 대신에 C-GaN 층(105)이 형성되어 있는 점에서, 화합물 반도체 기판(CS1)(본 발명예 1)과 다르고, 이것 이외의 구성은 화합물 반도체 기판(CS1)(본 발명예 1)과 같다. C-GaN 층(105)의 평균 탄소 농도를 1×1019개/㎤ 이상 2×1019개/㎤ 이하의 범위 내의 값으로 했다.
본원 발명자들은, 얻어진 각 시료에 대하여, 육안에 의한 크랙의 발생 유무의 확인과, 휨량의 측정과, 세로 내전압(화합물 반도체 기판의 두께 방향의 내전압)의 측정을 행했다.
도 7은, 본 발명의 일 실시예에서의 각 시료의 평가 결과를 나타내는 표이다. 또한 도 7에서는, 세로 내전압으로서, 비교예의 세로 내전압을 기준(제로)으로 했을 경우의 값이 나타나 있다. 또한 휨량으로서, 화합물 반도체 기판에서의 Si 기판을 아래측으로 한 경우에 볼록(凸)형이 되도록 휨이 발생한 경우에는 「凸」, 화합물 반도체 기판에서의 Si 기판을 아래측으로 한 경우에 오목(凹)형이 되도록 휨이 발생한 경우에는 「凹」이라는 문자가 나타내어져 있다.
도 7을 참조하여, 비교예에서는 크랙의 발생이 보인 것에 반하여, 본 발명 예 1 및 2에서는 크랙의 발생은 보이지 않았다. 또한, 비교예에서는 오목형으로 146μm라는 큰 휨량이 되어 있던 것에 반하여, 본 발명예 1에서는 오목형으로 43μm라는 작은 휨량이 되어 있었다. 또한, 본 발명예 2에서는 볼록형으로 27μm라는 휨량이 되어 있었다. 또한, 본 발명예 2의 볼록형 휨은, 화합물 반도체 기판 내의 C-GaN 층의 압축 변형이 큰 것에 기인하는 것으로, 크랙의 발생을 억지하는 효과가 큰 것을 나타내고 있다. 이러한 결과로부터, 본 발명예 1 및 2에서는, 비교예에 비해서 크랙의 발생이 억지되어, 기판의 휨이 개선되어 있는 것을 알 수 있다.
도 8은, 본 발명의 일 실시예에서의 세로 내전압의 계측 방법을 도시하는 단면도이다.
도 7 및 도 8을 참조하여, 유리판(21) 위에 부착된 동판(22) 위에, 계측 대상이 되는 시료의 화합물 반도체 기판(CS)을 고정했다. 고정된 화합물 반도체 기판(CS)의 Al 질화물 반도체 층(10) 위에, Al 질화물 반도체 층(10)에 접촉하도록 Al로 이루어진 전극(23)을 설치했다. 커브 트레이서(24)의 한쪽 단자를 동판(22)에 접속시키고, 다른쪽 단자를 전극(23)에 접속시켰다. 커브 트레이서(24)를 사용하여 동판(22)과 전극(23) 사이에 전압을 가하여, 동판(22)과 전극(23) 사이를 흐르는 전류(시료를 세로 방향으로 흐르는 전류)의 밀도를 계측했다. 계측된 전류의 밀도가 1×10-6A/㎟에 도달했을 때에 시료가 절연 파괴된 것으로 간주하여, 이때의 동판(22)과 전극(23) 사이의 전압을 내전압으로서 계측했다.
측정 결과, 본 발명예 1에서는 비교예에 비하여 세로 내전압이 60V만큼 높아졌다. 본 발명예 2에서는 비교예에 비하여 세로 내전압이 85V만큼 높아졌다. 이러한 결과로부터, 본 발명예 1 및 2에서는, 비교예에 비하여 세로 내전압이 향상되어 있는 것을 알 수 있다.
[기타]
상기 실시형태 및 변형예는, 적절히 조합하는 것이 가능하다.
상기 실시형태, 변형예 및 실시예는, 모든 점에서 예시이지 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 청구범위에 의해 나타내어지고, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
1 Si(규소) 기판
2 SiC(탄화규소) 층
3 AlN(질화알루미늄) 버퍼 층
4, 10 Al(알루미늄) 질화물 반도체 층
4a, 4b AlGaN(질화알루미늄갈륨) 층
5 복합 층
7 GaN(질화갈륨) 층
21 유리판
22 동판
23 전극
24 커브 트레이서
41 Al0.75Ga0.25N층
42 Al0.5Ga0.5N층
43 Al0.25Ga0.75N층
44 AlN 중간층
51a, 51b, 51c, 105 C(탄소)-GaN 층
52a, 52b AlN 층
CS, CS1, CS2, CS10 화합물 반도체 기판

Claims (8)

  1. Si 기판과,
    상기 Si 기판 위에 형성된 SiC 층과,
    상기 SiC 층 위에 형성된 AlN으로 이루어진 버퍼 층과,
    상기 버퍼 층 위에 형성된, Al을 포함하는 질화물 반도체 층과,
    상기 질화물 반도체 층 위에 형성된 복합 층과,
    상기 복합 층 위에 형성된 GaN으로 이루어진 전자 주행 층과,
    상기 전자 주행 층 위에 형성된 장벽층을 구비하고,
    상기 복합 층은, 상하 방향으로 적층되고, 탄소를 포함하는 GaN으로 이루어진 복수의 제1 층과, 상기 복수의 제1 층 각각의 사이에 형성된 AlN으로 이루어진 제2 층을 포함하고,
    상기 복수의 제1 층 각각은, 550nm 이상 2,000nm 이하의 두께를 갖고,
    상기 제2 층은, 상기 복수의 제1 층 중 2개의 사이에 존재하고, 상기 복수의 제1 층 중 상기 2개와 접촉하는, 화합물 반도체 기판.
  2. 제1항에 있어서, 상기 복수의 제1 층 각각은, 1×1018개/㎤ 이상 1×1021개/㎤ 이하의 평균 탄소 원자 농도를 갖는, 화합물 반도체 기판.
  3. 제1항에 있어서, 상기 제2 층은, 10nm 이상 15nm 이하의 두께를 갖는, 화합물 반도체 기판.
  4. 제1항에 있어서, 상기 질화물 반도체 층의 내부에서의 Al의 조성비는, 하부로부터 상부로 향함에 따라서 감소하는, 화합물 반도체 기판.
  5. 제1항에 있어서, 상기 질화물 반도체 층은,
    Al 및 Ga를 포함하는 제1 질화물 반도체 층과,
    　상기 제1 질화물 반도체 층에 접촉하여 상기 제1 질화물 반도체 층 위에 형성된, Al을 포함하는 제2 질화물 반도체 층과,
    　상기 제2 질화물 반도체 층에 접촉하여 상기 제2 질화물 반도체 층 위에 형성된, Al 및 Ga를 포함하는 제3 질화물 반도체 층을 포함하고,
    상기 제1 및 상기 제3 질화물 반도체 층 중 적어도 어느 한쪽 층의 내부에서의 Al의 조성비는, 하부로부터 상부로 향함에 따라서 감소하는, 화합물 반도체 기판.
  6. 제1항에 있어서, 상기 복수의 제1 층 중 상기 제2 층 위에 형성된 제1 층은 압축 변형을 포함하는, 화합물 반도체 기판.
  7. 제1항에 있어서, 상기 질화물 반도체 층은, 900nm 이상 2μm 이하의 두께를 갖는, 화합물 반도체 기판.
  8. 삭제
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