KR20200027603A - 반도체 패키지 - Google Patents

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    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/4848—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball outside the semiconductor or solid-state body
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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Abstract

기판; 상기 기판 위에 적층되는 제1 반도체 칩; 상기 제1 반도체 칩 위에 적층되는 제2 반도체 칩; 및 연결 구조체; 를 포함하고, 상기 제2 반도체 칩은 상기 제1 반도체 칩의 외측으로 돌출되는 제2 반도체 칩의 제1 부분을 포함하되, 상기 제2 반도체 칩의 제1 부분은 그 하면 상에 제공된 제2 연결패드를 포함하고, 상기 연결 구조체는 상기 제2 반도체 칩의 제1 부분과 상기 기판 사이에 위치하는 제1 구조체 및 상기 제1 구조체를 따라 전개되며 상기 제2 반도체 칩과 상기 기판을 전기적으로 연결하는 제1 전도체를 포함하는 반도체 패키지가 제공된다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 연장 구조체를 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 반도체 실장 기술은 하나의 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 사용되고 있다.
기판에 적층된 반도체 칩들은 각각 기판에 연결될 필요가 있을 수 있다. 반도체 칩들의 각각을 기판에 연결하기 위해 다양한 방법이 사용될 수 있다. 예를 들어, 와이어(wire)를 사용하여 반도체 칩들의 각각을 기판과 연결할 수 있다. 혹은, 반도체 칩들의 각각에 구멍을 뚫어 상단 칩과 기판 혹은 하단 칩을 전극으로 연결하는 TSV(Through Silicon Via)가 사용될 수 있다.
본 발명이 해결하고자 하는 과제는 신호 경로를 단축할 수 있는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 제조단가를 낮출 수 있는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 전력을 절약할 수 있는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 응력 집중을 방지하여 칩 또는 패키지의 결함을 예방할 수 있는 반도체 패키지 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 반도체 패키지는 기판; 상기 기판 위에 적층되는 제1 반도체 칩; 상기 제1 반도체 칩 위에 적층되는 제2 반도체 칩; 및 연결 구조체; 를 포함하고, 상기 제2 반도체 칩은 상기 제1 반도체 칩의 외측으로 돌출되는 제2 반도체 칩의 제1 부분을 포함하되, 상기 제2 반도체 칩의 제1 부분은 그 하면 상에 제공된 제2 연결패드를 포함하고, 상기 연결 구조체는 상기 제2 반도체 칩의 제1 부분과 상기 기판 사이에 위치하는 제1 구조체 및 상기 제1 구조체를 따라 전개되며 상기 제2 반도체 칩과 상기 기판을 전기적으로 연결하는 제1 전도체를 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 반도체 패키지는 기판; 및 상기 기판의 상면에 결합된 연결 구조체; 를 포함하며, 상기 연결 구조체는 상기 기판에서 위로 연장되는 제1 구조체 및 상기 제1 구조체를 따라 전개되는 제1 전도체를 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 반도체 패키지 제조방법은 연장 전도부가 제공된 기판을 준비하는 것; 및 상기 기판에 반도체 칩을 적층하는 것; 을 포함하며, 상기 연장 전도부는 상기 기판에서 위로 연장되는 제1 연장 전도체를 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 반도체 패키지에 따르면, 신호 경로를 단축할 수 있다.
본 발명의 반도체 패키지에 따르면, 제조단가를 낮출 수 있다.
본 발명의 반도체 패키지에 따르면, 전력을 절약할 수 있다.
본 발명의 반도체 패키지 제조방법에 따르면, 응력 집중을 방지하여 칩 또는 패키지의 결함을 예방할 수 있다.
본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 본 발명의 실시 예들에 따른 반도체 패키지 제조방법을 나타낸 순서도이다.
도 3은 본 발명의 실시 예들에 따른 기판을 나타낸 단면도이다.
도 4는 본 발명의 실시 예들에 따른 기판에 연결 구조체가 결합된 상태를 나타낸 단면도이다.
도 5는 본 발명의 실시 예들에 따른 연결 구조체에 구멍이 형성된 상태를 나타낸 단면도이다.
도 6은 본 발명의 실시 예들에 따른 연결 구조체의 구멍에 전도성 물질을 채워 넣은 상태를 나타낸 단면도이다.
도 7은 본 발명의 제1 반도체 칩 적층단계를 설명하기 위한 단면도이다.
도 8은 본 발명의 제2 반도체 칩 적층단계를 설명하기 위한 단면도이다.
도 9는 본 발명의 실시 예들에 따른 반도체 칩들의 적층이 완료된 상태를 나타낸 단면도이다.
도 10은 본 발명의 몰딩단계를 설명하기 위한 단면도이다.
도 11은 본 발명의 실시 예들에 따른 반도체 패키지에 외부 볼들이 결합된 상태를 나타낸 단면도이다.
도 12는 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 13은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 14는 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 15는 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 16은 도 15의 실시 예들에 따른 반도체 패키지를 제조하는 방법을 설명하기 위한 순서도이다.
도 17은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 18은 도 17의 실시 예들에 따른 반도체 패키지를 제조하는 방법을 설명하기 위한 순서도이다.
도 19는 본 발명의 실시 예들에 따른 기판에 연결 구조체를 결합하는 과정을 나타낸 단면도이다.
도 20은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 21은 도 20의 실시 예들에 따른 반도체 패키지를 제조하는 방법을 설명하기 위한 순서도이다.
도 22는 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 23은 도 20의 실시 예들에 따른 반도체 패키지를 제조하는 방법을 설명하기 위한 순서도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예들에 대하여 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1은 본 발명의 예시적인 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
이하에서, 도 1의 D1 방향을 제1 방향, D2 방향을 제2 방향, D3 방향을 제3 방향이라 칭할 수 있다. 제1 방향은 윗 방향, 제1 방향의 반대 방향은 아랫 방향, 제2 방향은 우측, 제2 방향의 반대 방향은 좌측이라 칭할 수도 있다.
도 1을 참고하면, 반도체 패키지는 기판(1), 반도체 칩들(3), 연결 구조체(5), 몰딩부(7) 및 외부 볼(8)을 포함할 수 있다.
기판(1)은 반도체 칩들(3)과 전기적으로 연결될 수 있다. 실시 예에서, 기판(1)은 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다. 실시 예에서, 기판(1)은 웨이퍼(wafer)일 수 있다. 이 외에 기판(1)은 반도체 칩들(3)과 전기적으로 연결되는 다른 구성일 수 있다.
반도체 칩들(3)은 기판(1) 위에 적층될 수 있다. 반도체 칩들(3)은 두 개 이상의 칩을 포함할 수 있다. 도 1에는 제1 반도체 칩(31), 제2 반도체 칩(32), 제3 반도체 칩(33), 제4 반도체 칩(34), 제5 반도체 칩(35), 제6 반도체 칩(36), 제7 반도체 칩(37) 및 제8 반도체 칩(38)을 포함하는 실시 예를 도시하였다. 그러나 이에 한정하는 것은 아니며, 반도체 칩들(3)은 제1 반도체 칩(31) 및 제2 반도체 칩(32)만을 포함할 수도 있고, 또는 9개 이상의 칩들을 포함할 수도 있다. 반도체 칩들(3)의 각각은 로직 칩 또는 메모리 칩 등일 수 있다.
실시 예들에서, 반도체 칩들(3)의 각각은 같은 면적을 가질 수 있다. 실시 예들에서, 반도체 칩들(3)의 각각은 면적이 다를 수 있다. 혹은, 일부는 같은 면적을 갖고, 일부는 다른 면적을 가질 수 있다. 실시 예들에서, 반도체 칩들(3)의 각각은 동종의 칩일 수 있다. 실시 예들에서, 반도체 칩들(3)의 각각은 이종의 칩일 수 있다.
연결 구조체(5)는 기판(1)과 반도체 칩들(3)의 일부 또는 전부를 전기적으로 연결할 수 있다. 실시 예들에서, 연결 구조체(5)는 반도체 칩들(3)의 일부 또는 전부를 지지할 수 있다.
몰딩부(7)는 반도체 칩들(3)을 둘러쌀 수 있다. 몰딩부(7)는 반도체 칩들(3)을 외부로부터 보호할 수 있다. 반도체 칩들(3)은 몰딩부(7)에 의해 외부의 열, 수분, 충격 등으로부터 보호될 수 있다. 몰딩부(7)는 반도체 칩들(3) 혹은 기판(1)에서 발생하는 열을 외부로 방출할 수 있다. 실시 예들에서, 몰딩부(7)는 EMC(Epoxy Molding Compound)를 포함할 수 있다. 그러나 이에 한정하는 것은 아니며, 다른 절연체를 포함할 수도 있다.
외부 볼(8)은 기판(1)의 하면에 결합될 수 있다. 외부 볼(8)은 기판(1)을 다른 패키지 또는 보드 등의 구성과 전기적으로 연결시킬 수 있다.
기판(1), 반도체 칩들(3), 연결 구조체(5), 몰딩부(7) 및 외부 볼(8)에 대한 상세한 내용은 후술하도록 한다.
도 2는 본 발명의 예시적인 실시 예에 따른 반도체 패키지 제조방법을 나타낸 순서도이며, 도 3 내지 도 11은 도 2에 따른 반도체 패키지 제조방법을 순서대로 나타낸 단면도이다.
도 2를 참고하면, 반도체 패키지 제조방법(S)은 패키징 준비단계(S1) 및 패키징 단계(S2)를 포함할 수 있다. 패키징 준비단계(S1)는 기판 제조단계(S11) 및 연결 구조체 형성단계(S12)를 포함할 수 있다. 패키징 단계(S2)는 칩 적층단계(S21) 및 몰딩단계(S22)를 포함할 수 있다.
도 2 및 도 3을 참고하면, 기판 제조단계(S11)에서는 기판(1)이 제조될 수 있다. 기판(1)은 중간 절연층(11), 상부 전도층(131), 하부 전도층(133), 상부 절연층(151) 및 하부 절연층(153)을 포함할 수 있다.
중간 절연층(11)은 기판(1)의 몸체일 수 있다. 중간 절연층(11)은 절연물질을 포함할 수 있다. 실시 예들에서, 중간 절연층(11)은 기판(1)의 코어(core)일 수 있다. 실시 예들에서, 중간 절연층(11)은 수지(Resin)를 포함할 수 있다. 그러나 이에 한정하는 것은 아니며, 다른 물질을 포함할 수도 있다. 중간 절연층(11)의 단면은 직사각형일 수 있으나, 이에 한정하는 것은 아니다.
상부 전도층(131)은 중간 절연층(11)의 상측에 제공될 수 있다. 상부 전도층(131)은 다양한 패턴을 형성할 수 있다. 단면도인 도 3에는 복수의 상부 전도층(131)이 모두 끊긴 형태로 표현되었으나, 상부 전도층(131)의 일부는 제3 방향(D3)에서 연결될 수도 있다. 상부 전도층(131)은 금속을 포함할 수 있다. 실시 예들에서, 상부 전도층(131)은 구리(copper)를 포함할 수 있다.
하부 전도층(133)은 중간 절연층(11)의 하측에 결합될 수 있다. 하부 전도층(133)은 다양한 패턴을 형성할 수 있다. 도 3에는 복수의 하부 전도층(133)이 모두 끊긴 형태로 표현되었으나, 하부 전도층(133)의 일부는 제3 방향(D3)에서 연결될 수도 있다. 하부 전도층(133)은 전도체를 포함할 수 있다. 실시 예들에서, 하부 전도층(133)은 구리(copper)를 포함할 수 있다.
상부 절연층(151)은 상부 전도층(131)의 상측에 제공될 수 있다. 상부 절연층(151)은 절연물질을 포함할 수 있다. 상부 절연층(151)은 상부 전도층(131) 등을 외부로부터 보호할 수 있다. 실시 예들에서, 상부 절연층(151)은 SR(Solder Resist)을 포함할 수 있다. 보다 구체적으로, 상부 절연층(151)은 PSR(Photo Solder Resist)을 포함할 수 있다. 그러나 이에 한정하는 것은 아니다. 상부 절연층(151)은 상부 홀들(151x)을 가질 수 있다. 상부 홀들(151x)은 상부 절연층(151)의 상면으로부터 상부 전도층(131)으로 연장될 수 있다. 실시 예들에서, 상부 홀들(151x)은 제1 상부 홀(151a), 제2 상부 홀(151b), 제3 상부 홀(151c), 제4 상부 홀(151d), 제5 상부 홀(151e), 제6 상부 홀(151f), 제7 상부 홀(151g) 및 제8 상부 홀(151h)을 포함할 수 있다. 그러나 8개에 한하는 것은 아니며, 한 개 혹은 그 이상을 포함할 수도 있다. 예시적인 실시 예들에서, 상부 절연층(151)은 스크린 인쇄(Screen Print) 또는 롤 코팅(Roll Coating) 등으로 형성될 수 있다.
하부 절연층(153)은 하부 전도층(133)의 하측에 제공될 수 있다. 하부 절연층(153)은 절연물질을 포함할 수 있다. 하부 절연층(153)은 하부 전도층(133) 등을 외부로부터 보호할 수 있다. 실시 예들에서, 하부 절연층(153)은 SR(Solder Resist)을 포함할 수 있다. 보다 구체적으로, 후부 절연층(153)은 PSR(Photo Solder Resist)을 포함할 수 있다. 그러나 이에 한정하는 것은 아니다. 하부 절연층(153)은 하부 홀들(153y)을 가질 수 있다. 하부 홀들(153y)은 하부 절연층(153)의 하면으로부터 하부 전도층(133)으로 연장될 수 있다. 실시 예들에서, 하부 홀들(151y)은 제1 하부 홀(153a), 제2 하부 홀(153b), 제3 하부 홀(153c), 제4 하부 홀(153d) 및 제5 하부 홀(153e)을 포함할 수 있다. 그러나 5개에 한하는 것은 아니며, 한 개 혹은 그 이상을 포함할 수도 있다. 예시적인 실시 예들에서, 하부 절연층(153)은 스크린 인쇄(Screen Print) 또는 롤 코팅(Roll Coating) 등으로 형성될 수 있다.
실시 예들에서, 기판 제조단계(S11)는 패키징 단계(S2)와는 다른 장소에서 실시될 수 있다. 실시 예들에서, 기판 제조단계(S11)는 패키징 단계(S2)와 같은 장소에서 실시될 수 있다.
도 2 및 도 4를 참고하면, 연결 구조체 형성단계(S12)는 기판(1)에 연결 구조체(5)를 형성하는 것을 포함할 수 있다. 연결 구조체(5)는 절연물질을 포함할 수 있다. 실시 예들에서, 연결 구조체(5)는 SR(Solder Resist)을 포함할 수 있다. 보다 구체적으로, 연결 구조체(5)는 PSR(Photo Solder Resist)을 포함할 수 있다. 그러나 이에 한정하는 것은 아니다. 실시 예들에서, 연결 구조체(5)는 상부 절연층(151) 위에 적층될 수 있다.
연결 구조체(5)는 상부 절연층(151)의 상면으로부터 제1 방향으로 일정 높이 연장될 수 있다. 연결 구조체(5)는 구조체를 하나 이상 포함할 수 있다. 예시적인 실시 예에서, 연결 구조체(5)는 제1 구조체(5a), 제2 구조체(5b), 제3 구조체(5c), 제4 구조체(5d), 제5 구조체(5e), 제6 구조체(5f), 제7 구조체(5g) 및 제8 구조체(5h)를 포함할 수 있다. 그러나 이에 한정하는 것은 아니며, 1개의 구조체만을 포함할 수도 있다. 구조체들(5a 내지 5g)의 각각은 그 길이가 서로 다를 수 있다.
구조체들(5a 내지 5g)의 각각은 상부 절연층(151)과 일체로 형성될 수 있다. 즉, 구조체들(5a 내지 5g)의 각각은 상부 절연층(151)과 경계면 없이 동일한 물질로 형성될 수 있다. 구조체들(5a 내지 5g)의 각각은 마스크(mask) 등을 이용하여 적층-식각(etching)을 반복하며 형성될 수 있다. 실시 예들에서, 구조체들(5a 내지 5g)의 각각은 금형 속에서 사출성형 등의 공정으로 형성될 수 있다. 그 밖에 다양한 공정이 구조체들(5a 내지 5g)을 형성하기 위해 사용될 수 있다.
제1 구조체(5a)는 상부 절연층(151)에서 위로 일정 길이 연장될 수 있다. 제1 구조체(5a)는 제2 상부 홀(151b) 위에 배치될 수 있다. 제1 구조체(5a)는 제1 상면(51a)을 포함할 수 있다. 실시 예들에서, 제1 상면(51a)은 기판(1)과 실질적으로 평행하게 전개될 수 있다. 그러나 이에 한정하는 것은 아니다.
실시 예들에서, 제2 구조체(5b)는 제1 구조체(5a)의 우측에 위치할 수 있다. 실시 예들에서, 제2 구조체(5b)는 제1 구조체(5a)를 기준으로 제3 방향(D3)에 위치할 수 있다. 실시 예들에서, 제2 구조체(5b)는 제1 구조체(5a)와 연결되어 있을 수 있다. 실시 예들에서, 제2 구조체(5b)는 제1 구조체(5a)과 이격되어 있을 수 있다.
제2 구조체(5b)는 상부 절연층(151)으로부터 제1 방향으로 일정 높이 연장될 수 있다. 제2 구조체(5b)는 제3 상부 홀(151c) 위에 배치될 수 있다. 제2 구조체(5b)는 제2 상면(51b)을 포함할 수 있다. 실시 예들에서, 제2 상면(51b)은 상부 절연층(151)의 상면과 실질적으로 평행하게 전개될 수 있다. 그러나 이에 한정하는 것은 아니다. 제2 상면(51b)은 제1 상면(51a)보다 위에 위치할 수 있다. 즉, 제2 상면(51b)과 상부 절연층(151)의 거리는, 제1 상면(51b)과 상부 절연층(151)과의 거리보다 멀 수 있다. 제2 구조체(5b)는 제1 구조체(5a)보다 길 수 있다.
제3 구조체(5c) 내지 제8 구조체(5g)도 같은 방식으로 형성될 수 있다. 제1 구조체(5a)에서 제8 구조체(5g)로 갈수록 높이는 증가할 수 있다. 제1 구조체(5a)에서부터 제8 구조체(5g)까지 각 구조체는 우측으로 나열될 수 있다. 실시 예들에서, 일부 구조체는 우측으로 나열되고, 일부 구조체는 제3 방향(D3)으로 나열될 수 있다.
실시 예들에서, 각 구조체의 하면은 동일 평면 상에 위치하여, 하나의 평면(55)을 형성할 수 있다. 그러나 이에 한정하는 것은 아니며, 각 하면은 다른 평면 상에 위치할 수도 있다.
도 5를 참고하면, 연결 구조체(5)에 구멍이 형성될 수 있다. 제1 상면(51a)에서부터 상부 절연층(151)까지 연장된 구멍은 제1 홀(511a)이라 칭할 수 있다. 제2 상면(51b)에서부터 상부 절연층(151)까지 연장된 구멍은 제2 홀(511b)이라 칭할 수 있다. 이와 같은 방식으로, 제3 홀(511c) 내지 제8 홀(511g)들의 각각이 제3 상면(51c) 내지 제8 상면(51g)들의 각각에서부터 상부 절연층(151)까지 각각 형성될 수 있다. 실시 예들에서, 각 홀들(511a 내지 511g)은 레이져 드릴링 혹은 기계적 드릴링을 통해 형성될 수 있다. 실시 예들에서, 연결 구조체(5)가 적층될 때 마스크 등을 이용하여 각 홀들(511a 내지 511g)이 동시에 형성될 수 있다.
각 홀들(511a 내지 511g)은 제2 상부 홀(151b) 내지 제8 상부 홀(151h)들의 각각과 연통될 수 있다. 각 홀들(511a 내지 511g)의 각각은 제2 상부 홀(151b) 내지 제8 상부 홀(151h)들의 각각을 통해 상부 전도층(131)을 노출시킬 수 있다.
도 6을 참고하면, 홀들(511a 내지 511g)의 각각에는 전도체가 형성될 수 있다. 제1 홀(511a)에는 제1 전도체(513a)가 형성될 수 있다. 제2 홀(511b)에는 제2 전도체(513b)가 들어갈 수 있다. 마찬가지 방식으로, 제3 홀(511c) 내지 제8 홀(511g)들의 각각에는 제3 전도체(513c) 내지 제8 전도체(513g)의 각각이 형성될 수 있다. 도 6에서는 각 전도체들(513a 내지 513g)이 각 구조체들(5a 내지 5g)의 내부에 형성된 각 홀들(511a 내지 511g) 안에 위치하는 것으로 도시되었지만, 이에 한정하는 것은 아니다. 각 전도체들(513a 내지 513g)은 각 구조체들(5a 내지 5g)을 따라 전개될 수 있다. 즉, 각 전도체들(513a 내지 513g)은 각 구조체들(5a 내지 5g)의 측면에 결합될 수도 있다. 각 전도체들(513a 내지 513g)은 각 구조체들(5a 내지 5g)에 의해 지지되는 방식으로 다양하게 배치될 수 있다.
실시 예들에서, 제1 전도체(513a)의 상면과 제1 상면(51a)은 동일 평면에 위치될 수 있다. 실시 예들에서, 제1 전도체(513a)의 상면은 제1 상면(51a)보다 위에 위치하거나, 밑에 위치할 수 있다. 나머지 각 전도체들(513b 내지 513g)도 마찬가지로 배치될 수 있다.
실시 예들에서, 연결 구조체 형성단계(S12)는 패키징 단계(S2)와는 다른 장소에서 실시될 수 있다. 실시 예들에서, 연결 구조체 형성단계(S12)는 패키징 단계(S2)와 같은 장소에서 실시될 수 있다.
도 2 및 도 7을 참고하면, 먼저 연결 구조체(5)가 제공된 기판(1)이 준비될 수 있다. 칩 적층단계(S1)는 제1 반도체 칩 적층단계(S11)를 포함할 수 있다. 제1 반도체 칩 적층단계(S11)에서, 제1 반도체 칩(31)은 기판(1) 위에 적층될 수 있다. 실시 예들에서, 제1 반도체 칩(31)은 기판(1) 위에 바로 적층되지 아니하고, 도시되지 아니한 연결 구조체(5) 또는 다른 구성을 매개로 기판(1) 위에 적층될 수 있다. 실시 예들에서, 제1 반도체 칩(31)은 기판(1) 위에 바로 적층될 수 있다. 제1 반도체 칩(31)은 제1 연결패드(311), 제1 연결단자(311a), 제1 일반패드(313) 및 제1 일반단자(313a)을 포함할 수 있다.
실시 예들에서, 제1 연결패드(311)는 제1 반도체 칩(31)의 하면에 제공될 수 있다. 제1 연결패드(311)는 전도체를 포함할 수 있다. 제1 연결패드(311)의 단면은 직사각형일 수 있으나, 이에 한정하지 않는다. 제1 연결단자(311a)은 제1 연결패드(311) 밑에 위치할 수 있다. 제1 연결단자(311a)은 전도체를 포함할 수 있다. 실시 예들에서, 제1 연결단자(311a)는 솔더(solder)를 포함할 수 있다. 제1 연결단자(311a)은 제1 상부 홀(151a)을 통해 노출된 상부 전도층(131) 위에 위치할 수 있다. 제1 연결패드(311)는 제1 연결단자(311a)을 매개로 상부 전도층(131)에 연결될 수 있다. 제1 반도체 칩(31)은 기판(1)과 전기적으로 연결될 수 있다.
제1 일반패드(313)는 제1 연결패드(311)를 기준으로 제1 반도체 칩(31)의 타단에 위치할 수 있다. 제1 일반패드(313)는 전도체를 포함할 수 있다. 실시 예들에서, 제1 일반패드(313)는 전도체를 포함하지 아니할 수 있다. 제1 일반단자(313a)은 제1 일반패드(313) 밑에 위치할 수 있다. 제1 일반단자(313a)은 전도체를 포함할 수 있다. 실시 예들에서, 제1 일반단자(313a)은 전도체를 포함하지 아니할 수 있다. 제1 일반단자(313a)은 기판(1)의 상부 절연층(151) 위에 위치할 수 있다. 제1 일반패드(313) 및 제1 일반단자(313a)는 제1 반도체 칩(31)과 기판(1)을 전기적으로 연결시키는 기능을 수행하지 아니할 수 있다. 제1 일반패드(313) 및 제1 일반단자(313a)은 제1 반도체 칩(31)을 단순히 지지할 수 있다.
제1 반도체 칩(31) 위에는 접착제(9)가 도포될 수 있다. 접착제(9)는 제1 반도체 칩(31)과 다른 구성을 접착시킬 수 있다. 그러나 이에 한정하는 것은 아니며, 접착제(9)는 존재하지 아니할 수도 있다.
도 2, 도 8 및 도 9를 참고하면, 칩 적층단계(S1)는 제n 칩 적층단계(S12)를 포함할 수 있다. n은 2 이상의 자연수일 수 있다.
도 8을 참고하면, 제2 반도체 칩 적층단계에서 제2 반도체 칩(32)은 제1 반도체 칩(31) 위에 적층되는 것을 포함할 수 있다. 제2 반도체 칩(32)은 제1 반도체 칩(31) 위에 적층될 때, 제2 반도체 칩(32)의 일부는 제1 반도체 칩(31)과 중첩되고, 다른 일부는 제1 반도체 칩(31)의 외측으로 돌출될 수 있다. 제2 반도체 칩(32)의 일부가 제1 반도체 칩(31)의 외측으로 돌출된다는 말은, 제2 반도체 칩(32)의 일부가 오른쪽 또는 제3 방향(D3)으로 튀어나와 있다는 것을 의미할 수 있다. 제1 반도체 칩(31)의 외측으로 튀어나온 제2 반도체 칩(32)의 일부분은 제2 반도체 칩의 제1 부분(32a)이라 칭할 수 있다.
제2 반도체 칩의 제1 부분(32a)은 제1 구조체(5a) 위에 배치될 수 있다. 제2 반도체 칩의 제1 부분(32a)은 제2 연결패드(321) 및 제2 연결단자(321a)을 포함할 수 있다. 제2 연결패드(321)는 전도체를 포함할 수 있다. 실시 예들에서, 제2 연결패드(321)는 제2 반도체 칩의 제1 부분(32a)의 하면에 위치할 수 있다. 제2 연결단자(321a)은 제2 연결패드(321) 밑에 위치할 수 있다. 제2 연결단자(321a)은 전도체를 포함할 수 있다. 실시 예들에서, 제2 연결단자(321a)은 솔더(solder)를 포함할 수 있다. 제2 연결단자(321a)은 제1 전도체(513a) 위에 위치할 수 있다. 제2 연결단자(321a)은 제2 연결패드(321)와 제1 전도체(513a)를 연결할 수 있다. 제2 연결단자(321a)와 제1 전도체(513a)를 통해 제2 반도체 칩(32)은 기판(1)과 전기적으로 연결될 수 있다.
제2 반도체 칩(32)은 제2 일반패드(323) 및 제2 일반단자(323a)을 더 포함할 수 있다. 제2 일반패드(323)는 제2 연결패드(321)를 기준으로 제2 반도체 칩(32)의 타단에 위치할 수 있다. 제2 일반패드(323)는 전도체를 포함할 수 있다. 실시 예들에서, 제2 일반패드(323)는 전도체를 포함하지 아니할 수 있다. 제2 일반단자(323a)은 제2 일반패드(323) 밑에 위치할 수 있다. 제2 일반단자(323a)은 전도체를 포함할 수 있다. 실시 예들에서, 제2 일반단자(323a)은 전도체를 포함하지 아니할 수 있다. 제2 일반단자(323a)은 제1 반도체 칩(31)의 접착제(9) 위에 위치할 수 있다. 실시 예들에서, 제2 일반단자(323a)은 제1 반도체 칩(31)의 상면에 접할 수 있다. 제2 일반패드(323) 및 제2 일반단자(323a)는 제2 반도체 칩(32)과 기판(1)을 전기적으로 연결시키는 기능을 수행하지 아니할 수 있다. 제2 일반패드(323) 및 제2 일반단자(323a)는 제2 반도체 칩(32)을 단순히 지지할 수 있다.
제1 반도체 칩(31) 위에 적층된 제2 반도체 칩(32)은 제1 반도체 칩(31)과 실질적으로 평행할 수 있다. 그러나 이에 한정하는 것은 아니다. 실시 예들에서, 도 8에 도시된 바와 같이 제2 반도체 칩(32)은 제1 반도체 칩(31)과 같은 크기일 수 있다. 실시 예들에서, 제2 반도체 칩(32)의 크기와 제1 반도체 칩(31)의 크기는 다를 수 있다. 제2 반도체 칩(32)의 면적은 제1 반도체 칩(31)의 면적보다 클 수 있다. 제1 반도체 칩(31)과 제2 반도체 칩(32)은 동종의 칩일 수도 있고, 다른 종류의 칩일 수도 있다.
제2 반도체 칩(32) 위에는 접착제(9)가 도포될 수 있다. 접착제(9)는 제2 반도체 칩(32)과 다른 구성을 접착시킬 수 있다. 그러나 이에 한정하는 것은 아니며, 접착제(9)는 존재하지 아니할 수도 있다.
제2 반도체 칩의 제1 부분(32a)이 제1 전도체(513a)에 의해 지지되므로, 제2 반도체 칩의 제1 부분(32a)의 존재에도 불구하고 제2 반도체 칩(32)은 견고하게 지지될 수 있다. 혹은, 제2 반도체 칩의 제1 부분(32a)이 제1 구조체(5a)에 의해 지지되므로, 제2 반도체 칩의 제1 부분(32a)의 존재에도 불구하고 제2 반도체 칩(32)은 견고하게 지지될 수 있다.
도 9를 참고하면, 제3 반도체 칩(33) 내지 제8 반도체 칩(38)도 제2 반도체 칩(32)과 같은 방식으로 적층될 수 있다. 칩들(33 내지 38)의 각각은 제2 전도체(513b) 내지 제7 전도체(513g)들의 각각에 의해 지지될 수 있다. 칩들(33 내지 38)의 각각은 제2 전도체(513b) 내지 제7 전도체(513g)들의 각각에 의해 기판(1)과 전기적으로 연결될 수 있다.
도 9에는 제2 반도체 칩(32) 내지 제8 반도체 칩(38)이 적층될 때, 제n 칩의 제1 부분은 제n-1칩의 제1 부분의 우측으로 돌출되는 것으로 도시하였다. 그러나 이에 한정하는 것은 아니며, 제n 칩의 제1 부분은 제n-1칩을 기준으로 제3 방향(D3)으로 돌출될 수도 있다. 또는, 일부는 우측으로, 일부는 제3 방향(D3)으로 돌출될 수 있다.
반도체 칩들(3)이 적층되면, 각각의 볼들과 각각의 전도체들을 접합시키기 위하여, 본딩단계가 진행될 수 있다. 본딩단계는 리플로우(reflow) 공정 또는 열 압착(thermo-compression) 공정으로 수행될 수 있다. 본딩단계에서 열 및/또는 압력에 의해 각각의 볼들과 각각의 전도체들은 전부 또는 일부가 녹아 서로 접합될 수 있다.
실시 예들에서, 본딩단계는 반도체 칩 적층단계(S21)가 모두 완료된 후 진행될 수 있다. 각각의 볼들과 각각의 전도체들은 한번에 접합될 수 있다. 실시 예들에서, 본딩단계는 각 칩(31 내지 38)이 하나 적층될 때마다 한번씩 진행될 수 있다. 각각의 볼들과 각각의 전도체들은 하나씩 접합될 수 있다.
도 2 및 도 10을 참고하면, 반도체 칩 적층단계(S21)가 끝나면 몰딩단계(S22)가 진행될 수 있다. 몰딩단계(S22)에서 반도체 칩들(3)은 몰딩부(7)에 의해 둘러 쌓일 수 있다. 실시 예들에서, 반도체 칩들(3)이 적층된 기판(1)을 금형 속에 넣고, 몰딩부(7)의 재료를 주입하여 몰딩부(7)를 형성할 수 있다. 몰딩부(7)는 반도체 칩들(3)을 외부의 열, 충격, 수분 등으로부터 보호할 수 있다. 몰딩부(7)를 통해 반도체 칩들(3) 등에서 발생하는 열은 외부로 방출될 수 있다.
도 11을 참고하면, 몰딩단계(S22)가 완료된 후, 외부 볼(8)이 형성될 수 있다. 하부 홀들을 통해 기판(1)의 하면 상에 노출된 하부 전도층(133)에, 외부 볼(8)들을 결합시킬 수 있다. 외부 볼(8)들은 전도체를 포함할 수 있다. 실시 예들에서, 외부 볼(8)들은 솔더를 포함할 수 있다. 외부 볼(8)과 하부 전도층(133) 간의 결합은 리플로우 공정 등으로 진행될 수 있다. 반도체 패키지는 외부 볼(8)을 통해 다른 패키지나 보드 등에 전기적으로 연결될 수 있다.
본 발명의 예시적인 실시 예에 따른 반도체 패키지 제조방법에 따르면, 적층된 칩들이 기판에 바로 연결될 수 있다. 와이어 본딩에서 필요한 와이어나 추가 공정은 생략될 수 있다. 반도체 패키지의 제조 공정은 단순화되고, 단가는 낮춰질 수 있다. 와이어 본딩에 필요한 본딩핑거(bonding finger)는 생략될 수 있다. 반도체 패키지의 크기는 축소될 수 있다. TSV 방식보다 저렴하게 반도체 패키지를 만들 수 있다.
본 발명의 예시적인 실시 예에 따른 반도체 패키지 제조방법에 따르면, 위에 적층된 칩들도 기판에 바로 연결되므로, 신호 경로는 단축될 수 있다. 따라서 전력도 적게 소모될 수 있으며, 전달 속도도 증가하고, noise도 줄일 수 있다. 또한 발생하는 열도 줄일 수 있다.
본 발명의 예시적인 실시 예에 따른 반도체 패키지 제조방법에 따르면, 위에 적층된 칩이 아래 위치한 칩의 외측으로 돌출된 제1 부분(overhang 구조)을 포함하더라도, 연결 구조체에 의해 지지되므로 안정적인 적층이 가능할 수 있다. 위에 적층된 칩이 아래 위치한 칩보다 크거나, 제1 부분이 존재하더라도, overhang 구조에 의해 응력(stress)이 일측에 집중되는 것을 방지할 수 있다. 본딩단계 또는 몰딩단계에서 열이 가해지더라도, 제1 부분이 연결 구조체에 의해 지지되므로 응력 집중 현상을 방지할 수 있다. 반도체 패키지의 휨(warpage) 또는 크랙(crack) 등의 결함은 방지될 수 있다. 이에 따라 반도체 패키징 공정의 수율은 향상될 수 있고, 반도체 패키지의 제조 단가는 낮춰질 수 있다.
도 12는 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
이하에서, 도 1 내지 도 11을 참고하여 설명한 것과 실질적으로 동일 또는 유사한 구성/단계에 대한 내용은, 설명의 편의를 위하여 생략될 수 있다.
도 12를 참고하면, 연결 구조체(5)의 각 전도체는 서로 연결될 수 있다. 제7 전도체(513g')는 제6 전도체(513f')에 연결될 수 있다. 연결 구조체(5)는 제7 전도체(513g')와 제6 전도체(513f')를 연결시키는 제7 연결부(513g'')를 더 포함할 수 있다. 제7 연결부(513g'')는 제7 전도체(513g')와 제6 전도체(513f')를 연결시킬 수 있다. 제7 연결부(513g'')는 전도체를 포함할 수 있다. 제7 연결부(513g'')는 제7 전도체(513g')의 전개방향과 수직으로 전개될 수 있다. 그러나 이에 한정하는 것은 아니며, 제7 연결부(513g'')와 제7 전도체(513g')는 비스듬하게 연결될 수도 있다. 이와 유사하게, 제n 전도체와 제n-1 전도체는 제n 연결부에 의해 연결될 수 있다. 제n 연결부는 제2 연결부(513b'') 내지 제7 연결부(513f'')일 수 있다.
제2 전도체(513b') 내지 제7 전도체(513g')들의 각각은 기판(1)의 상부 전도층(131)에 바로 연결되지 아니할 수 있다. 제2 전도체(513b') 내지 제7 전도체(513g')들의 각각은 제1 전도체(513a')를 통하여 상부 전도층(131)에 연결될 수 있다.
본 발명의 예시적인 실시 예에 따른 연결 구조체(5)는 몰딩단계에 선행되어 제조되므로, 내부 홀 및 그 안에 위치하는 각 전도체들(513a' 내지 513g')은 형상의 제약이 없을 수 있다. 각 전도체들(513a' 내지 513g')은 필요에 따라 다양하게 분기하여 다른 전도체와 연결될 수 있다.
도 13은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
이하에서, 도 1 내지 도 12를 참고하여 설명한 것과 실질적으로 동일 또는 유사한 구성/단계에 대한 내용은, 설명의 편의를 위하여 생략될 수 있다.
도 13을 참고하면, 연결 구조체(5)의 각 전도체는 일부만 서로 연결되고, 일부는 서로 연결되지 아니할 수 있다. 즉, 제2 연결부(513b'') 내지 제7 연결부(513g'') 중 일부는 존재하지 아니할 수 있다. 도 13의 경우, 제2 연결부(513b''), 제3 연결부(513c''), 제5 연결부(513e'') 내지 제7 연결부(513g'')는 존재하지만, 제 4 연결부(513d'', 도 12 참고)는 존재하지 아니할 수 있다. 제4 전도체(513d')는 기판(1)의 상부 전도층(131)에 연결될 수 있다. 제2 전도체(513b') 내지 제3 전도체(513g'), 제5 전도체(513e') 내지 제7 전도체(513g')의 각각은 기판(1)의 상부 전도층(131)에 바로 연결되지 아니할 수 있다. 제2 전도체(513b') 내지 제3 전도체(513c')는 각각 제1 전도체(513a')를 통하여 상부 전도층(131)에 연결될 수 있다. 제5 전도체(513e') 내지 제7 전도체(513g')들의 각각은 제4 전도체(513d)를 통해 기판(1)의 상부 전도층(131)에 연결될 수 있다.
이상에서는 제1 전도체(513a') 및 제4 전도체(513d)가 상부 전도층(131)에 직접 연결되고, 나머지 전도체들은 상부 전도층(131)에 직접 연결되지 아니하는 것으로 설명하였지만, 상부 전도층(131)에 연결되거나 연결되지 아니하는 전도체는 필요에 따라 다양하게 바뀔 수 있다.
도 14는 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
이하에서, 도 1 내지 도 11을 참고하여 설명한 것과 실질적으로 동일 또는 유사한 구성/단계에 대한 내용은, 설명의 편의를 위하여 생략될 수 있다.
도 14를 참고하면, 연결 구조체(5)의 각 전도체들(513a 내지 513g)은 각 칩들(32 내지 38)의 제n 연결패드(311, 321 등)에 직접 접할 수 있다. 실시 예들에서, 제1 전도체(513a)는 제1 전도체 단부(5131a)를 포함할 수 있다. 제1 전도체 단부(5131a)는 제1 상면(51a)에 노출될 수 있다. 제1 전도체 단부(5131a)의 상면은 제2 연결패드(321)의 하면과 접할 수 있다. 제2 연결패드(321)는 제1 전도체 단부(5131a)를 통해 제1 전도체(513a)에 전기적으로 연결될 수 있다. 제2 전도체(513b)는 제2 전도체 단부(5131b)를 포함할 수 있다. 제2 전도체 단부(5131b)는 제2 상면(51b)에 노출될 수 있다. 제2 전도체 단부(5131b)의 상면은 제3 연결패드(331)의 하면과 접할 수 있다. 제3 연결패드(331)는 제2 전도체 단부(5131b)를 통해 제2 전도체(513b)에 전기적으로 연결될 수 있다. 나머지 전도체들도 나머지 패드들과 접할 수 있다. 제1 전도체 단부(5131a) 내지 제7 전도체 단부(5131g)들의 각각은 제2 연결패드(321) 내지 제8 연결패드(381)들의 각각과 열 압착 공정 등을 통해 접합될 수 있다.
제2 반도체 칩(32)은 제1 반도체 칩(31)의 상면에 도포된 접착제(9)를 통해 접합될 수 있다. 나머지 칩들도 접착제(9)에 의해 직접 접합될 수 있다.
도 15는 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이며, 도 16은 도 15의 실시 예들에 따른 반도체 패키지의 제조방법을 나타낸 순서도이다.
이하에서, 도 1 내지 도 14를 참고하여 설명한 것과 실질적으로 동일 또는 유사한 구성/단계에 대한 내용은, 설명의 편의를 위하여 생략될 수 있다.
도 16을 참고하면, 패키징 단계(S'2)는 더미 기판 준비단계(S'21), 기판 및 연결 구조체 적층단계(S'23)를 더 포함할 수 있다.
도 15를 참고하면, 더미 기판 준비단계(S'21)에서 더미 기판(1')이 제공될 수 있다. 더미 기판(1') 위에 반도체 칩들(3)이 적층될 수 있다. 반도체 칩들(3)은 페이스 업(face-up) 형태로 적층될 수 있다. 칩 적층단계(S'22)가 완료되면, 기판 및 연결 구조체 적층단계(S'23)가 진행될 수 있다. 기판(1)과 연결 구조체(5)는 페이스 업 형태로 적층된 반도체 칩들(3) 위에 위치할 수 있다.
도 17은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이고, 도 18은 도 17의 실시 예들에 따른 반도체 패키지 제조방법을 나타낸 순서도이다.
이하에서, 도 1 내지 도 14를 참고하여 설명한 것과 실질적으로 동일 또는 유사한 구성/단계에 대한 내용은, 설명의 편의를 위하여 생략될 수 있다.
도 18을 참고하면, 패키징 단계(S''2)는 칩 적층단계(S''21), 와이어 본딩단계(S''22)를 포함할 수 있다. 칩 적층단계(S''21)는 제1 반도체 칩 적층단계(S''211), 제n''칩 적층단계(S''212) 및 제m 칩 적층단계(S''213)를 포함할 수 있다. 제1 반도체 칩 적층단계(S''211)는 도 2에서 설명된 제1 반도체 칩 적층단계(S211)와 실질적으로 유사할 수 있다. 제n'' 칩 적층단계(S''212)는 도 2에서 설명된 제n 칩 적층단계(S212)와 실질적으로 유사할 수 있다.
제m 칩 적층단계(S''213)는 제n'' 칩 적층단계(S''212)가 완료된 뒤, 제1 부분의 방향을 반대로 하여 적층할 수 있다. 제m 칩은 페이스 업 형태로 적층될 수 있다. 실시 예들에서, m은 5 내지 8일 수 있다. 제8 반도체 칩(38)은 우측 상단에 제8 연결패드(381)를 포함할 수 있다. 제8 연결패드(381)는 제8 본딩 볼(381b)을 포함할 수 있다. 제8 본딩 볼(381b)은 제8 연결패드(381)의 상면에 배치될 수 있다.
와이어 본딩단계(S''22)에서 제8 본딩 볼(381b)에는 와이어(W)가 결합될 수 있다. 와이어(W)는 다른 본딩 볼들과 결합하거나, 혹은 바로 제4' 전도체(5132)의 상단(5133)에 결합될 수 있다. 제5 반도체 칩(35) 내지 제7 반도체 칩(37)도 제8 반도체 칩(38)과 유사하게 구성될 수 있다.
도 17 및 도 18에 따른 실시 예들에서, 연결 구조체(5)에 의한 연결과 와이어 본딩에 의한 연결이 동시에 사용될 수 있다.
도 19 및 도 20은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이고, 도 21은 도 20의 실시 예들에 따른 반도체 패키지의 제조방법을 나타낸 순서도이다.
이하에서, 도 1 내지 도 11을 참고하여 설명한 것과 실질적으로 동일 또는 유사한 구성/단계에 대한 내용은, 설명의 편의를 위하여 생략될 수 있다.
도 19를 참고하면, 기판(1)과 연결 구조체(5)는 따로 만들어질 수 있다. 기판(1)과 연결 구조체(5)를 각각 만든 뒤, 기판(1)에 연결 구조체(5)를 결합시킬 수 있다. 기판(1)과 연결 구조체(5)의 결합은 다양한 방식으로 이루어질 수 있다. 실시 예들에서, 연결 구조체(5)의 전도체들(513a 등)과, 상부 홀들(151a 등)에 채워진 전도성 물질을 리플로우 공정 또는 열압착 공정 등을 통해 접합시킬 수 있다. 실시 예들에서, 연결 구조체(5)에 위치설정 지그 등에 형성되고, 기판(1)에는 위치대응 홀 등이 형성되어, 양자의 결합에 의해 연결 구조체(5)가 기판(1)에 결합될 수 있다. 기판(1)에 연결 구조체(5)를 결합시키는 과정은 패키징 단계에서 진행될 수도 있고, 준비 단계에서 진행될 수도 있다.
도 21을 참고하면, 반도체 패키지 제조방법(S''')은 기판 제조단계(S'''1), 제1 연결 구조체 형성단계(S'''2), 제1 반도체 칩 적층단계(S'''3), 제n''' 칩 적층단계(S'''4), 제2 연결 구조체 배치단계(S'''5), 제 m' 칩 적층단계(S'''6) 및 몰딩단계(S'''7)를 포함할 수 있다. 기판 제조단계(S'''1), 제1 연결 구조체 형성단계(S'''2) 및 제1 반도체 칩 적층단계(S'''3)는 도 2를 참고하여 설명된 기판 제조단계(S11), 연결 구조체 형성단계(S12) 및 제1 반도체 칩 적층단계(S211)와 각각 실질적으로 유사할 수 있다. 제n''' 칩 적층단계(S'''4)는 도 18을 참고하여 설명된 제n'' 칩 적층단계(S''212)와 실질적으로 유사할 수 있다.
제2 연결 구조체 배치단계(S'''5)에서 제2 연결 구조체(5'')는 제n'''칩 적층단계(S'''4)에서 적층된 제n''' 칩들 위에 배치될 수 있다. 실시 예들에서, n'''은 1 내지 4일 수 있다. 제2 연결 구조체(5'')는 제n''' 칩들의 위에 직접 접할 수도 있고, 접착제를 통해 결합될 수도 있으며, 제n''' 칩들과 이격될 수도 있다. 제2 연결 구조체(5'')는 제n''' 칩들의 제1 부분이 형성된 방향과 반대 방향에 배치될 수 있다. 제2 연결 구조체(5'')는 제1 연결 구조체(5')와 유사하게 계단형 구조일 수 있다. 제m' 칩 적층단계(S'''6)에서 제2 연결 구조체(5'') 위에 제m' 칩이 적층될 수 있다. 실시 예들에서, m'은 5 내지 8일 수 있다.
본 발명의 예시적인 실시 예에 따른 반도체 패키지 제조방법에 의하면, 기판과 연결 구조체가 별도로 형성되어 조립되므로 연결 구조체의 형상과 위치를 다양하게 변경시킬 수 있다. 도 20과 같은 제2 연결구조체(5'')를 사용하면 반도체 칩들의 적층 방향을 변경시키면서도 제m' 칩을 견고하게 지지할 수 있다. 도 20과 같이 적층 방향이 우측에서 좌측으로 변경됨에 따라, 반도체 패키지의 크기는 축소될 수 있다.
도 22는 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이고, 도 23은 도 22의 실시 예들에 따른 반도체 패키지의 제조방법을 나타낸 순서도이다.
이하에서, 도 1 내지 도 11을 참고하여 설명한 것과 실질적으로 동일 또는 유사한 구성/단계에 대한 내용은, 설명의 편의를 위하여 생략될 수 있다.
도 23을 참고하면, 패키징 준비단계(S''''1)는 연장 전도부 형성단계(S''''12)를 포함할 수 있다. 도 22를 참고하면, 연장 전도부 형성단계(S''''12)에서 기판(1) 위에 연장 전도부(5')가 형성될 수 있다. 연장 전도부(5')는 제1 연장 전도체(51') 내지 제7 연장 전도체(57')를 포함할 수 있다. 제1 연장 전도체(51')는 상부 전도층(131)에서 위로 연장될 수 있다. 제1 연장 전도체(51') 위에는 제2 반도체 칩(32)이 배치될 수 있다. 제2 반도체 칩(32)은 제1 연장 전도체(51')를 통해 기판(1)의 상부 전도층(131)에 연결될 수 있다. 제2 연장 전도체(52') 내지 제1 연장 전도체(51')와 이격될 수 있다. 제2 연장 전도체(52')의 길이는 제1 연장 전도체(51')의 길이보다 길 수 있다. 제2 연장 전도체(53') 내지 제7 연장 전도체(57')도 제1 연장 전도체(51') 및 제2 연장 전도체(52')와 유사하게 형성될 수 있다. 연장 전도체들의 각각은 반도체 칩들의 각각을 지지하며 기판(1)에 연결시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 기판
11: 중간 절연층
131: 상부 전도층
133: 하부 전도층
151: 상부 절연층
153: 하부 절연층
3: 반도체 칩들
31: 제1 반도체 칩
311: 제1 연결패드
311a: 제1 연결단자
313: 제1 일반패드
313a: 제1 일반패드
32: 제2 반도체 칩
5: 연결 구조체
5a: 제1 구조체
51a: 제1 상면
511a: 제1 홀
513a: 제1 전도체
5b: 제2 구조체
7: 몰딩부
8: 외부 볼
9: 접착제

Claims (10)

  1. 기판;
    상기 기판 위에 적층되는 제1 반도체 칩;
    상기 제1 반도체 칩 위에 적층되는 제2 반도체 칩; 및
    연결 구조체; 를 포함하고,
    상기 제2 반도체 칩은 상기 제1 반도체 칩의 외측으로 돌출되는 제2 반도체 칩의 제1 부분을 포함하되, 상기 제2 반도체 칩의 제1 부분은 그 하면 상에 제공된 제2 연결패드를 포함하고,
    상기 연결 구조체는 상기 제2 반도체 칩의 제1 부분과 상기 기판 사이에 위치하는 제1 구조체 및 상기 제1 구조체를 따라 전개되며 상기 제2 반도체 칩과 상기 기판을 전기적으로 연결하는 제1 전도체를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 기판 상에 제공되며, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 덮는 몰딩부를 더 포함하고,
    상기 제1 구조체는 상기 몰딩부와는 다른 재질을 포함하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1 구조체는 PSR(Photo Solder Resist)을 포함하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제2 반도체 칩 위에 적층되는 제3 반도체 칩을 더 포함하며,
    상기 제3 반도체 칩은 상기 제2 반도체 칩의 제1 부분의 외측으로 돌출되는 제3 반도체 칩의 제1 부분을 포함하되, 상기 제3 반도체 칩의 제1 부분은 제3 연결패드를 포함하고,
    상기 연결 구조체는 상기 제3 반도체 칩의 제1 부분과 상기 기판 사이에 위치하는 제2 구조체 및 상기 제2 구조체에 결합되는 제2 전도체를 포함하며,
    상기 제2 전도체는 상기 제1 전도체와 연결되어 상기 제1 전도체를 통해 상기 제3 반도체 칩과 상기 기판을 전기적으로 연결하는 반도체 패키지.
  5. 기판; 및
    상기 기판의 상면에 결합된 연결 구조체; 를 포함하며,
    상기 연결 구조체는 상기 기판에서 위로 연장되는 제1 구조체 및 상기 제1 구조체를 따라 전개되는 제1 전도체를 포함하는 기판 구조체.
  6. 제 5 항에 있어서,
    상기 제1 구조체는 PSR(Photo Solder Resist)을 포함하는 기판 구조체.
  7. 제 5 항에 있어서,
    상기 연결 구조체는 상기 제1 구조체의 옆에서 상기 기판으로부터 위로 연장되는 제2 구조체 및 상기 제2 구조체에 결합되는 제2 전도체를 포함하며,
    상기 제2 전도체는 상기 제1 전도체와 연결되는 기판 구조체.

  8. 연장 전도부가 제공된 기판을 준비하는 것; 및
    상기 기판에 반도체 칩을 적층하는 것; 을 포함하며,
    상기 연장 전도부는 상기 기판에서 위로 연장되는 제1 연장 전도체를 포함하는 반도체 패키지 제조방법.
  9. 제 8 항에 있어서,
    상기 기판 상에 제공되며, 상기 반도체 칩을 덮는 몰딩부를 형성하는 것; 을 더 포함하는 반도체 패키지 제조방법.
  10. 제 8 항에 있어서,
    상기 반도체 칩을 적층하는 것은 상기 기판에 제1 반도체 칩을 적층하는 것; 및
    상기 제1 반도체 칩 위에 제2 반도체 칩을 적층하는 것; 을 포함하며,
    상기 제2 반도체 칩을 적층하는 것은 상기 제2 반도체 칩이 상기 제1 반도체 칩의 외측으로 돌출되는 제2 반도체 칩의 제1 부분을 형성하도록 상기 제2 반도체 칩을 상기 제1 반도체 칩 위에 적층하고,
    상기 제2 반도체 칩의 제1 부분은 그 하면 상에 제공된 제2 연결패드를 포함하며, 상기 제2 연결패드는 상기 제1 연장 전도체 위에 위치되는 반도체 패키지 제조방법.


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