CN111554669A - 半导体封装结构和半导体封装结构制作方法 - Google Patents

半导体封装结构和半导体封装结构制作方法 Download PDF

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Abstract

本申请的实施例提供了一种半导体封装结构和半导体封装结构制作方法，涉及半导体技术领域，半导体封装结构包括基板、第一芯片、第二芯片、第一垂直打线和填充胶，第二芯片为倒装芯片，第二芯片包括第一凸点；第一芯片设置在基板上；第二芯片偏移堆叠设置在第一芯片远离基板的一侧；第一凸点设置在第二芯片靠近第一芯片的一侧且与第一芯片不接触的位置；第一垂直打线的一端与第一凸点连接，另一端与基板连接；第二芯片与基板之间设置有填充胶，填充胶用于固定第一垂直打线，并用于支撑第二芯片，通过设置垂直打线以及填充胶，能够得到一种结构稳定的半导体封装结构。

Description

半导体封装结构和半导体封装结构制作方法
技术领域
本申请涉及半导体技术领域，具体而言，涉及一种半导体封装结构和半导体封装结构制作方法。
背景技术
随着半导体技术的发展，电子产品趋向微型化的同时，其性能以及内存的需求也越来越高，在现有技术中，半导体封装结构采用多个芯片叠装(Stack-Die)技术或者芯片FOW(flow over wire)叠装技术来满足增长的需求。然而，基于现有技术制作的半导体封装，随着芯片堆叠的层数越高，其打线长度较长，想要精确的布线较为困难，容易造成打线不稳定。不仅如此，随社芯片堆叠的高度增加，其倾斜度就越大，芯片底层结构就越不稳定，从而可能导致堆叠芯片结构塌陷/倒塌，造成产品损坏，这使得现有多层芯片堆叠的半导体封装结构并不稳定。
有基于此，如何提供一种稳定的多层芯片堆叠的半导体封装结构实现方案，是本领域技术人员需要解决的。
发明内容
本申请提供了一种半导体封装结构和半导体封装结构制作方法。
本申请的实施例可以这样实现：
第一方面，本申请实施例提供一种半导体封装结构，包括基板、第一芯片、第二芯片、第一垂直打线和填充胶，所述第二芯片为倒装芯片，所述第二芯片包括第一凸点；
所述第一芯片设置在所述基板上；
所述第二芯片偏移堆叠设置在所述第一芯片远离所述基板的一侧；
所述第一凸点设置在所述第二芯片靠近所述第一芯片的一侧且与所述第一芯片不接触的位置；
所述第一垂直打线的一端与所述第一凸点连接，另一端与所述基板连接；
所述第二芯片与所述基板之间设置有所述填充胶，所述填充胶用于固定所述第一垂直打线，并用于支撑所述第二芯片。
在可选的实施方式中，所述半导体封装结构还包括第三芯片和第二垂直打线，所述第三芯片为倒装芯片，所述第三芯片包括第二凸点；
所述第三芯片偏移堆叠设置在所述第二芯片远离所述第一芯片的一侧；
所述第二凸点设置在所述第三芯片靠近所述第二芯片的一侧且与所述第二芯片不接触的位置；
所述第二垂直打线的一端与所述第二凸点连接，另一端与所述基板连接；
所述第三芯片与所述基板之间设置有所述填充胶，所述填充胶包裹所述第二垂直打线。
在可选的实施方式中，所述第二芯片和所述第三芯片的偏移方向一致。
在可选的实施方式中，所述半导体封装结构还包括控制芯片、第四芯片、第五芯片、第三垂直打线，所述第五芯片为倒装芯片，所述第五芯片包括第三凸点；
所述控制芯片设置在所述基板上，所述第四芯片设置在所述控制芯片远离所述第一芯片的一侧；
所述第五芯片偏移堆叠设置在所述第四芯片远离所述基板的一侧；
所述第三凸点设置在所述第五芯片靠近所述第四芯片的一侧且与所述第四芯片不接触的位置；
所述第三垂直打线的一端与所述第三凸点连接，另一端与所述基板连接；
所述第五芯片与所述基板之间设置有所述填充胶，所述填充胶包裹所述第三垂直打线。
在可选的实施方式中，所述半导体封装结构还包括粘贴件；
所述控制芯片、第一芯片和第四芯片通过所述粘贴件设置在所述基板上。
在可选的实施方式中，所述半导体封装结构还包括第一打线和第二打线；
所述第一芯片通过所述第一打线与所述基板连接，所述第四芯片通过所述第二打线与所述基板连接。
在可选的实施方式中，所述半导体封装结构还包括塑封体；
所述塑封体设置在所述控制芯片远离所述基板的一侧，所述塑封体用于形成容置所述控制芯片、第一芯片、第二芯片、第四芯片和第五芯片的空间。
在可选的实施方式中，所述第一垂直打线为铜线，所述第一凸点为锡球，所述第一垂直打线和所述第一凸点根据共晶焊原理焊接。
第二方面，本申请实施例提供一种半导体封装结构制作方法，用于制作形成前述实施方式中任一项所述的半导体封装结构，所述方法包括：
提供一基板，将第一芯片设置在所述基板的一侧；
将所述第一垂直打线设置在所述基板上所述第一芯片一侧的附近，所述第一垂直打线的长度与所述第一芯片远离所述基板的一侧到基板的距离一致；
将填充胶不完全填充至所述第一垂直打线周围并烘烤所述填充胶，以使所述第一垂直打线靠近所述基板的一端固定，远离所述基板的一端露出；
将第二芯片偏移堆叠设置在所述第一芯片远离所述基板的一侧，所述第二芯片的偏移方向为所述第一芯片指向所述第一垂直打线方向；
将第一凸点与所述第一垂直打线焊接，以使所述第二芯片通过所述第一垂直打线与所述基板连通。
在可选的实施方式中，所述方法还包括：
将第二垂直打线设置在所述基板上所述第一芯片一侧的附近，所述第二垂直打线的长度与所述第二芯片远离所述基板的一侧到基板的距离一致；
将填充胶不完全填充至所述第二垂直打线周围并烘烤所述填充胶，以使所述第二垂直打线靠近所述基板的一端固定，所述第一垂直打线和所述第二芯片之间的空隙被所述填充胶填充，所述第二垂直打线远离所述基板的一端露出；
将第三芯片偏移堆叠设置在所述第二芯片远离所述第一芯片的一侧，所述第三芯片的偏移方向为所述第二芯片指向所述第二垂直打线方向；
将第二凸点与所述第二垂直打线焊接，以使所述第三芯片通过所述第二垂直打线与所述基板连通。
本申请实施例的有益效果包括，例如：采用本申请实施例提供的一种半导体封装结构和半导体封装结构制作方法，半导体封装结构包括基板、第一芯片、第二芯片、第一垂直打线和填充胶，所述第二芯片为倒装芯片，所述第二芯片包括第一凸点；所述第一芯片设置在所述基板上；所述第二芯片偏移堆叠设置在所述第一芯片远离所述基板的一侧；所述第一凸点设置在所述第二芯片靠近所述第一芯片的一侧且与所述第一芯片不接触的位置；所述第一垂直打线的一端与所述第一凸点连接，另一端与所述基板连接；所述第二芯片与所述基板之间设置有所述填充胶，所述填充胶用于固定所述第一垂直打线，并用于支撑所述第二芯片，通过设置垂直打线以及填充胶，能够得到一种结构稳定的半导体封装结构。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本申请实施例提供的一种半导体封装结构示意图；
图2为本申请实施例提供的另一种半导体封装结构示意图；
图3为本申请实施例提供的又一种半导体封装结构示意图；
图4为本申请实施例提供的一种半导体封装结构制作方法的步骤流程示意图。
图标：1-半导体封装结构；10-基板；11-第一芯片；12-第二芯片；121-第一凸点；13-第一垂直打线；14-填充胶；15-第三芯片；151-第二凸点；16-第二垂直打线；17-控制芯片；18-第四芯片；19-第五芯片；191-第三凸点；20-第三垂直打线；21-粘贴件；22-第一打线；23-第二打线；24-塑封体。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本申请的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在不冲突的情况下，本申请的实施例中的特征可以相互结合。
随着半导体的快速发展，为了能够满足日益增加的半导体微型化以及半导体存储性能的提升，出现了多个芯片叠装(Stack-Die)技术和芯片FOW(flow over wire)叠装技术，即将两个或者多个芯片叠装在单一封装结构中，实现产品封装体积减小以及提升产品性能。然而采用现有的芯片堆叠技术获取的半导体封装结构，随着其芯片堆叠层数的增加，会出现打线不容易控制的问题，即处在较高层数的芯片要与基板连接，其打线会较长，这就导致了在封装时打线容易断裂、桥接的问题。除此之外，过高的芯片堆叠，由于采用的是倾斜贴装，其结构斌不稳定，可能会出现堆叠芯片塌陷或者倒塌的情况，以致产品损坏。基于此，请参考图1，本申请实施例提供了一种半导体封装结构1，包括基板10、第一芯片11、第二芯片12、第一垂直打线13和填充胶14，第二芯片12为倒装芯片，第二芯片12包括第一凸点121。
第一芯片11设置在基板10上。
第二芯片12偏移堆叠设置在第一芯片11远离基板10的一侧。
第一凸点121设置在第二芯片12靠近第一芯片11的一侧且与第一芯片11不接触的位置。
第一垂直打线13的一端与第一凸点121连接，另一端与基板10连接。
第二芯片12与基板10之间设置有填充胶14，填充胶14用于固定第一垂直打线13，并用于支撑第二芯片12。
第二芯片12是以偏移堆叠的方式设置在第一芯片11上，而第二芯片12为倒装芯片，以便第二芯片12包括的凸点(即bump球)能够和第一垂直打线13焊接，应当理解的是，第一垂直打线13可以连接至基板10的手指区域(即金手指)，以便第二芯片12能够与基板10上的线路连通，能够执行第二芯片12对应的功能。应当理解的是，第一垂直打线13单独设置并不具备较强的结构强度，可以在第二芯片12与基板10之间设置填充胶14，值得说明的是，设置的填充胶14完全包裹第一垂直打线13，能够防止第一垂直打线13在封装的时候被损坏，同时能够保证第一垂直打线13能够保持布线时的状态。不仅如此，填充胶14在固化后，能够对第二芯片12起着支撑的作用，能够保证第二芯片12与第一芯片11形成的芯片堆叠结构的稳定。
值得说明的是，第一垂直打线13和第一凸点121焊接采用了共晶焊原理，第一垂直打线13的材质可以是铜线/合金线/金线，第一凸点121的材质可以为金、锡球、合金球/铜球等，二者在材质的选取上需要满足共晶焊接特性。
在前述基础上，请结合参照图2，半导体封装结构1还包括第三芯片15和第二垂直打线16，第三芯片15为倒装芯片，第三芯片15包括第二凸点151。
第三芯片15偏移堆叠设置在第二芯片12远离第一芯片11的一侧。
第二凸点151设置在第三芯片15靠近第二芯片12的一侧且与第二芯片12不接触的位置。
第二垂直打线16的一端与第二凸点151连接，另一端与基板10连接。
第三芯片15与基板10之间设置有填充胶14，填充胶14包裹第二垂直打线16。
第三芯片15可以是以偏移堆叠的方式设置在第二芯片12上，以实现节约空间的目的。第三芯片15可以是在第一芯片11与第二芯片12构建的芯片堆叠结构的延伸。应当理解的是，第二垂直打线16的长度可以与第二芯片12远离第一芯片11一侧到基板10的距离一致，以使第三芯片15在设置在第二芯片12上的时候能够与第二垂直打线16配合焊接。填充胶14设置在第三芯片15到基板10之间的空隙，第三芯片15到基板10之间填充胶14与第二芯片12到基板10之间的填充胶14可以视为一体，在填充胶14固化后，除了能够保护第一垂直打线13和第二垂直打线16在封装时不会被干扰外，能够支撑第一芯片11、第二芯片12和第三芯片15构成的多层芯片堆叠结构，保证多层芯片堆叠结构的稳定性。在本申请实施例中，第二芯片12和第三芯片15的偏移方向可以一致，在本申请实施例的其他实施方式中，第二芯片12和第三芯片15的偏移方向也可以不同。应当理解的是，在本申请实施例中，可以按照第一芯片11、第二芯片12和第三芯片15形成的多层芯片堆叠结构的形式继续延伸，得到更多芯片偏移堆叠而成的多层芯片堆叠结构。
例如，请参考图3，基于上述描述，本申请实施例提供一种多个多层芯片堆叠结构的设置示例。半导体封装结构1还包括控制芯片17、第四芯片18、第五芯片19、第三垂直打线20，第五芯片19为倒装芯片，第五芯片19包括第三凸点191。
控制芯片17设置在基板10上，第四芯片18设置在控制芯片17远离第一芯片11的一侧。
第五芯片19偏移堆叠设置在第四芯片18远离基板10的一侧。
第三凸点191设置在第五芯片19靠近第四芯片18的一侧且与第四芯片18不接触的位置。
第三垂直打线20的一端与第三凸点191连接，另一端与基板10连接。
第五芯片19与基板10之间设置有填充胶14，填充胶14包裹第三垂直打线20。
前述第一芯片11、第二芯片12、第三芯片15、第四芯片18和第五芯片19可以是存储芯片，可以与控制芯片17配合实现存储的功能。通过上述描述，应当理解的是，在本申请实施例中，不对多层芯片堆叠结构的层数做限制，也不对多层芯片堆叠结构的数量做限制。
在此基础上，半导体封装结构1还包括粘贴件21。
控制芯片17、第一芯片11和第四芯片18通过粘贴件21设置在基板10上。
粘贴件21可以是银浆/FOW膜，将其设置在基板10上，在将第一芯片11和第四芯片18设置在银浆/FOW膜上，待银浆/FOW膜固化，可以将第一芯片11和第四芯片18固定在基板10上。
除此之外，请再次参照图3，半导体封装结构1还包括第一打线22和第二打线23。
第一芯片11通过第一打线22与基板10连接，第四芯片18通过第二打线23与基板10连接。
第一芯片11和第四芯片18可以直接设置在基板10上，第一芯片11和第四芯片18可以是正转芯片，第一芯片11和第四芯片18又与基板10贴合，第一芯片11可以采用第一打线22来与基板10连接，以实现与基板10上的线路的连通，第一打线22可以是普通的打线(即wire线)，第一打线22所需的长度并不长，因此无需过度考虑在封装时第一打线22会被干扰的问题，而第四芯片18和第二打线23的设置原理同理，在此不再赘述。
基于此，半导体封装结构1还包括塑封体24。
塑封体24设置在控制芯片17远离基板10的一侧，塑封体24用于形成容置控制芯片17、第一芯片11、第二芯片12、第四芯片18和第五芯片19的空间。
本申请实施例提供一种半导体封装结构制作方法，用于制作形成前述的半导体封装结构1，如图4所示，可以通过以下步骤实现。
步骤201，提供一基板10，将第一芯片11设置在基板10的一侧。
步骤202，将第一垂直打线13设置在基板10上第一芯片11一侧的附近。
其中，第一垂直打线13的长度与第一芯片11远离基板10的一侧到基板10的距离一致。
步骤203，将填充胶14不完全填充至第一垂直打线13周围并烘烤填充胶14，以使第一垂直打线13靠近基板10的一端固定，远离基板10的一端露出。
步骤204，将第二芯片12偏移堆叠设置在第一芯片11远离基板10的一侧。
其中，第二芯片12的偏移方向为第一芯片11指向第一垂直打线13方向；
步骤205，将第一凸点121与第一垂直打线13焊接，以使第二芯片12通过第一垂直打线13与基板10连通。
在此基础上，本申请实施例还提供一种在第二芯片12上设置第三芯片15的具体实施方式，可以通过以下步骤实现。
将第二垂直打线16设置在基板10上第一芯片11一侧的附近，第二垂直打线16的长度与第二芯片12远离基板10的一侧到基板10的距离一致。
将填充胶14不完全填充至第二垂直打线16周围并烘烤填充胶14，以使第二垂直打线16靠近基板10的一端固定，第一垂直打线13和第二芯片12之间的空隙被填充胶14填充，第二垂直打线16远离基板10的一端露出。
将第三芯片15偏移堆叠设置在第二芯片12远离第一芯片11的一侧，第三芯片15的偏移方向为第二芯片12指向第二垂直打线16方向。
将第二凸点151与第二垂直打线16焊接，以使第三芯片15通过第二垂直打线16与基板10连通。
在上述步骤中，可以先进行第一垂直打线13的设置，然后进行填充胶14的填充，填充胶14为不导电胶。在进行填充胶14的填充时，首次填充可以为不完全填充，经过不完全填充后(例如填充覆盖75％第一芯片11厚度)，能够达到保护第一垂直打线13底部线弧的作用以及对第一垂直打线13有一定的固定作用，而第一垂直打线13远离基板10的一端露出，方便在将第二芯片12以偏移堆叠的方式设置在第一芯片11上时完成第一凸点121和第一垂直打线13的焊接。若还将继续将第三芯片15设置在第二芯片12上的步骤，那么在进行第二带线周围的填充胶14填充时，必然会将第二芯片12与基板10之间不完全填充的填充胶14填充满，若不再进行多层设置，即只由第一芯片11和第二芯片12构成多层芯片堆叠结构，那么可以在完成第一垂直打线13和第一凸点121的焊接后，实现填充胶14的完全填充。
为了能够更加清楚的解释本申请实施例提供的半导体封装结构1的制备方法，接下来提供一种更加详细的实施步骤。
(1)wafer切割(晶圆切割)：利用激光/金刚石将整片wafer沿着切割道切割成单颗,芯片背面贴有FOW膜。
(2)贴装第一芯片11/控制芯片17：利用FOW膜，将第一芯片11/控制芯片17贴装在基板10表面上。
(3)烘烤：通过烘烤方式，将FOW膜固化，以使第一芯片11/控制芯片17固定在基板10表面。
(4)打线：利用铜线/合金线/金线，通过打线方式达到第一芯片11/控制芯片17与基板10线路相连，以及在基板10上打第一垂直打线13和第二垂直打线16。
(5)点胶：通过填充胶14填充其底部第一垂直打线13弧高度，以及高度覆盖75％第一芯片11厚度，达到保护第一垂直打线13底部线弧的作用，通过烘烤固化填充胶14增强第二芯片12底部区域第一垂直打线13的强度，为实现向上堆叠做准备。
(6)贴装第二芯片12：将倒装芯片(即第二芯片12)第一芯片11远离的一侧，采用共晶焊原理，达到第一垂直打线13与第二芯片12的第一凸点121(即bump球)焊接，实现堆叠。
(7)点胶：通过填充胶14填充第二垂直打线16底部弧高度，以及高度覆盖75％第二芯片12厚度，达到保护其底部线弧的作用，通过烘烤固化填充胶14增强第三芯片15底部区域垂直线的强度，为实现向上堆叠做准备。
(8)贴装第三芯片15：将倒装芯片(即第三芯片15)偏移堆叠设置在第二芯片12远离第一芯片11的一侧，采用共晶焊原理，达到第二垂直打线16与第三芯片15的第二凸点151(即bump球)焊接，实现堆叠。
(9)塑封：使用塑封料，将堆叠好的芯片保护起来，形成塑封体24。
(10)印字：利用laser(激光器)将所需要的字符刻在塑封体24表面。
(11)切割：利用切割刀，将塑封好的产品，切成单颗。
(12)package(封装)：将切割好的单颗产品放入tray盘(料盘)中，打包出库。
通过以上步骤，能够制作得到前述半导体封装结构1。
综上所述，本申请实施例提供了一种半导体封装结构和半导体封装结构制作方法，半导体封装结构包括基板、第一芯片、第二芯片、第一垂直打线和填充胶，所述第二芯片为倒装芯片，所述第二芯片包括第一凸点；所述第一芯片设置在所述基板上；所述第二芯片偏移堆叠设置在所述第一芯片远离所述基板的一侧；所述第一凸点设置在所述第二芯片靠近所述第一芯片的一侧且与所述第一芯片不接触的位置；所述第一垂直打线的一端与所述第一凸点连接，另一端与所述基板连接；所述第二芯片与所述基板之间设置有所述填充胶，所述填充胶用于固定所述第一垂直打线，并用于支撑所述第二芯片，通过设置垂直打线以及填充胶，能够得到一种结构稳定的半导体封装结构。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种半导体封装结构，其特征在于，包括基板、第一芯片、第二芯片、第一垂直打线和填充胶，所述第二芯片为倒装芯片，所述第二芯片包括第一凸点；
所述第一芯片设置在所述基板上；
所述第二芯片偏移堆叠设置在所述第一芯片远离所述基板的一侧；
所述第一凸点设置在所述第二芯片靠近所述第一芯片的一侧且与所述第一芯片不接触的位置；
所述第一垂直打线的一端与所述第一凸点连接，另一端与所述基板连接；
所述第二芯片与所述基板之间设置有所述填充胶，所述填充胶用于固定所述第一垂直打线，并用于支撑所述第二芯片。
2.根据权利要求1所述的半导体封装结构，其特征在于，所述半导体封装结构还包括第三芯片和第二垂直打线，所述第三芯片为倒装芯片，所述第三芯片包括第二凸点；
所述第三芯片偏移堆叠设置在所述第二芯片远离所述第一芯片的一侧；
所述第二凸点设置在所述第三芯片靠近所述第二芯片的一侧且与所述第二芯片不接触的位置；
所述第二垂直打线的一端与所述第二凸点连接，另一端与所述基板连接；
所述第三芯片与所述基板之间设置有所述填充胶，所述填充胶包裹所述第二垂直打线。
3.根据权利要求2所述的半导体封装结构，其特征在于，所述第二芯片和所述第三芯片的偏移方向一致。
4.根据权利要求1所述的半导体封装结构，其特征在于，所述半导体封装结构还包括控制芯片、第四芯片、第五芯片、第三垂直打线，所述第五芯片为倒装芯片，所述第五芯片包括第三凸点；
所述控制芯片设置在所述基板上，所述第四芯片设置在所述控制芯片远离所述第一芯片的一侧；
所述第五芯片偏移堆叠设置在所述第四芯片远离所述基板的一侧；
所述第三凸点设置在所述第五芯片靠近所述第四芯片的一侧且与所述第四芯片不接触的位置；
所述第三垂直打线的一端与所述第三凸点连接，另一端与所述基板连接；
所述第五芯片与所述基板之间设置有所述填充胶，所述填充胶包裹所述第三垂直打线。
5.根据权利要求4所述的半导体封装结构，其特征在于，所述半导体封装结构还包括粘贴件；
所述控制芯片、第一芯片和第四芯片通过所述粘贴件设置在所述基板上。
6.根据权利要求4所述的半导体封装结构，其特征在于，所述半导体封装结构还包括第一打线和第二打线；
所述第一芯片通过所述第一打线与所述基板连接，所述第四芯片通过所述第二打线与所述基板连接。
7.根据权利要求4所述的半导体封装结构，其特征在于，所述半导体封装结构还包括塑封体；
所述塑封体设置在所述控制芯片远离所述基板的一侧，所述塑封体用于形成容置所述控制芯片、第一芯片、第二芯片、第四芯片和第五芯片的空间。
8.根据权利要求1所述的半导体封装结构，其特征在于，所述第一垂直打线为铜线，所述第一凸点为锡球，所述第一垂直打线和所述第一凸点根据共晶焊原理焊接。
9.一种半导体封装结构制作方法，其特征在于，用于制作形成权利要求1-8中任一项所述的半导体封装结构，所述方法包括：
提供一基板，将第一芯片设置在所述基板的一侧；
将所述第一垂直打线设置在所述基板上所述第一芯片一侧的附近，所述第一垂直打线的长度与所述第一芯片远离所述基板的一侧到基板的距离一致；
将填充胶不完全填充至所述第一垂直打线周围并烘烤所述填充胶，以使所述第一垂直打线靠近所述基板的一端固定，远离所述基板的一端露出；
将第二芯片偏移堆叠设置在所述第一芯片远离所述基板的一侧，所述第二芯片的偏移方向为所述第一芯片指向所述第一垂直打线方向；
将第一凸点与所述第一垂直打线焊接，以使所述第二芯片通过所述第一垂直打线与所述基板连通。
10.根据权利要求9所述的方法，其特征在于，所述方法还包括：
将第二垂直打线设置在所述基板上所述第一芯片一侧的附近，所述第二垂直打线的长度与所述第二芯片远离所述基板的一侧到基板的距离一致；
将填充胶不完全填充至所述第二垂直打线周围并烘烤所述填充胶，以使所述第二垂直打线靠近所述基板的一端固定，所述第一垂直打线和所述第二芯片之间的空隙被所述填充胶填充，所述第二垂直打线远离所述基板的一端露出；
将第三芯片偏移堆叠设置在所述第二芯片远离所述第一芯片的一侧，所述第三芯片的偏移方向为所述第二芯片指向所述第二垂直打线方向；
将第二凸点与所述第二垂直打线焊接，以使所述第三芯片通过所述第二垂直打线与所述基板连通。
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WO2018063413A1 (en) * 2016-10-01 2018-04-05 Intel Corporation Electronic device package
US20190067248A1 (en) * 2017-08-24 2019-02-28 Micron Technology, Inc. Semiconductor device having laterally offset stacked semiconductor dies
US10276545B1 (en) * 2018-03-27 2019-04-30 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
KR102652872B1 (ko) * 2018-09-04 2024-04-02 삼성전자주식회사 반도체 패키지

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