KR20200012211A - 반도체 소자 테스트 시스템, 반도체 소자 테스트 방법, 및 반도체 소자 제조 방법 - Google Patents

반도체 소자 테스트 시스템, 반도체 소자 테스트 방법, 및 반도체 소자 제조 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 반도체 소자 테스트 시스템은 테스트 소자가 안착되는 내부 공간을 갖는 바디, 상기 바디와 결합되어 상기 내부 공간을 덮는 커버를 포함하되, 상기 커버는 이차원적으로 배열된 제1 개구들을 포함하는 제1 커버 및 이차원적으로 배열된 제2 개구들을 포함하는 제2 커버를 포함하되, 상기 제1 개구들의 배열은 상기 제2 개구들의 배열과 다르다.

Description

반도체 소자 테스트 시스템, 반도체 소자 테스트 방법, 및 반도체 소자 제조 방법{SEMICONDUCTOR DEVICE TEST SYSTEM AND METHOD OF TESTING THE SAME, AND METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 테스트 시스템 및 반도체 소자 테스트 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 전자기 간섭(EMI)을 측정하기 위한 반도체 소자 테스트 시스템 및 반도체 소자 테스트 방법에 관한 것이다.
반도체 공정이 미세화 및 복잡화됨에 따라, 반도체 소자의 결함을 검사하고 품질을 관리하는 것이 필수적이다. 반도체 소자 상의 결함을 검사함으로써, 반도체 소자의 신뢰성을 향상시키고, 공정 수율을 높일 수 있다. 이 때, 반도체 소자의 전자기 간섭 특성을 검사하여 평가할 수 있다.
발명이 해결하고자 하는 과제는 신뢰도가 향상된 반도체 소자 테스트 시스템 및 테스트 방법을 제공하는데 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 소자 테스트 시스템은 테스트 소자가 안착되는 내부 공간을 갖는 바디, 상기 바디와 결합되어 상기 내부 공간을 덮는 커버를 포함하되, 상기 커버는 이차원적으로 배열된 제1 개구들을 포함하는 제1 커버 및 이차원적으로 배열된 제2 개구들을 포함하는 제2 커버를 포함하되, 상기 제1 개구들의 배열은 상기 제2 개구들의 배열과 다르다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 소자 테스트 방법은, 내부에 테스트 소자가 안착되는 바디, 상기 바디와 결합되고 제1 배열의 제1 개구들을 갖는 제1 커버, 상기 바디와 결합되고 상기 제1 배열과 다른 제2 배열의 제2 개구들을 갖는 제2 커버를 포함하는 반도체 테스트 시스템을 이용하여 상기 테스트 소자를 테스트하는 방법에 있어서, 상기 바디 내에 상기 테스트 소자를 로딩하는 것, 상기 제1 커버를 이용하여 상기 테스트 소자에 대해 제1 테스트 공정을 진행하는 것, 상기 제2 커버를 이용하여 상기 테스트 소자에 대해 제2 테스트 공정을 진행하는 것 및 상기 제1 및 제2 테스트 공정들의 데이터들을 중첩하여 상기 테스트 소자에 대한 유효 데이터를 획득하는 것을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 소자 제조 방법은, 반도체 소자에 대해 패키징 공정을 수행하는 것 및 상기 패키징 공정이 수행된 반도체 소자에 대해 테스트 공정을 수행하는 것을 포함하되, 상기 테스트 공정을 수행하는 것은 상기 반도체 소자를 테스트 소켓 내에 로딩하는 것, 상기 테스트 소켓을 덮는 제1 커버에 형성된 제1 개구들에 상기 반도체 소자를 테스트하는 프로브를 삽입하여 상기 반도체 소자에 대해 제1 테스트 공정을 수행하는 것, 상기 테스트 소켓을 덮는 제2 커버에 형성되고, 평면적 관점에서 상기 제1 개구들에 대해 오프셋된 제2 개구들에 상기 반도체 소자를 테스트하는 프로브를 삽입하여 상기 반도체 소자에 대해 제2 테스트 공정을 수행하는 것 및 상기 제1 및 제2 테스트 공정들의 데이터들을 중첩하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 따르면, 신뢰도가 향상된 반도체 소자 테스트 시스템 및 테스트 방법을 제공할 수 있다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자 테스트 시스템을 개략적으로 보여주는 도면이다.
도 2a는 일 실시예에 따른 제1 커버를 보여주고, 도 2b는 일 실시예에 따른 제2 커버를 보여준다.
도 2c는 도 2a의 제1 커버와 도 2b의 제2 커버를 중첩한 모습을 보여준다.
도 3a는 일 실시예에 따른 제1 커버를 보여주고, 도 3b는 일 실시예에 따른 제2 커버를 보여준다.
도 3c는 도 3a의 제1 커버와 도 3b의 제2 커버를 중첩한 모습을 보여준다.
도 4a는 일 실시예에 따른 제1 커버를 보여주고, 도 4b는 일 실시예에 따른 제2 커버를 보여준다.
도 4c는 도 4a의 제1 커버와 도 4b의 제2 커버를 중첩한 모습을 보여준다.
도 5는 도 1의 반도체 소자 테스트 시스템을 이용하여 반도체 소자를 제조하는 과정을 보여주는 도면이다.
도 6a 내지 도 6d는 도 2a 내지 도 2c의 제1 및 제2 커버들을 이용하여 반도체 소자를 테스트하는 과정을 보여주는 도면들이다.
도 7a 내지 도 7c는 도 3a 내지 도 3c의 제1 및 제2 커버들을 이용하여 반도체 소자를 테스트하는 과정을 보여주는 도면들이다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자 테스트 시스템을 개략적으로 보여주는 도면이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자 테스트 시스템(100)을 개략적으로 보여주는 도면이다. 본 명세서의 도면들에서, 설명의 편의 및 간결한 도시를 위해 일부 구성요소들은 실제 비율에 비해 확대되거나 축소될 수 있다. 다시 말해서, 도시된 구성요소들의 크기 및 비율은 실제 크기 및 비율과 상이할 수 있다. 반도체 소자 테스트 시스템(100)은 일 예로, 테스트 소켓 구조체일 수 있다. 반도체 소자 테스트 시스템(100)은 바디(110), 포고 핀들(pogo-pins, 120), 테스트 보드(130), 및 커버(140)를 포함할 수 있다.
바디(110)는 테스트 보드(130) 상에 실장될 수 있다. 바디(110)는 내부에 테스트 소자(TD)가 안착되는 내부 공간(112)을 포함할 수 있다. 바디(110)는 중공형으로 제공될 수 있으나, 이에 제한되지 않는다. 바디(110)는 플라스틱을 포함할 수 있다. 도시한 바와 같이, 내부 공간(112)은 테스트 소자(TD)와 대응되도록 테스트 소자(TD)와 동일한 크기 및 형상으로 제공될 수 있으나, 이에 제한되지 않는다.
내부 공간(112)에는 포고 핀들(120)이 제공될 수 있다. 포고 핀들(120)은 각각, 테스트 소자(TD)의 외부 접속 부재들(12)과 접촉되어, 테스트 소자(TD)와 테스트 보드(130)를 전기적으로 연결할 수 있다. 테스트 보드(130)는 일 예로, 테스트용 인쇄 회로 기판(PCB)일 수 있다.
테스트 소자(TD)는 반도체 소자일 수 있다. 테스트 소자(TD)는 단일의 칩(10)일 수 있다. 테스트 소자(TD)는 하면에, 외부 접속 부재들(12)을 포함할 수 있다. 외부 접속 부재들(12)은 솔더 볼 및/또는 솔더 범프일 수 있다. 테스트 소자(TD)는 메모리 칩일 수 있으나, 이에 제한되지 않는다. 일 예로, 테스트 소자(TD)는 DRAM 칩일 수 있다. 또한, 테스트 소자(TD)는 반도체 패키지이거나 전자 기기(일 예로, 휴대폰 등)일 수 있다. 본 명세서에서, 경우에 따라 테스트 소자(TD)는 반도체 소자와 혼용될 수 있다.
커버(140)는 바디(110)와 결합되도록 제공될 수 있다. 커버(140)는 바디(110)와 결합되어, 내부 공간(112)을 밀폐할 수 있다. 커버(140)는 제1 커버(142) 및 제2 커버(144)를 포함할 수 있다.
제1 커버(142)는 제1 개구들(143)을 포함할 수 있다. 제1 개구들(143)은 제1 커버(142)를 관통할 수 있다. 제1 개구들(143)은 제1 커버(142) 상에 이차원적으로 배열될 수 있다. 제1 개구들(143)에 후술할 프로브(도 6A의 P)가 삽입될 수 있다. 제1 개구들(143)의 크기는 프로브의 크기와 동일하거나 그보다 클 수 있다. 본 명세서에서, 프로브의 크기는 프로브의 두께 및/또는 단면적에 해당될 수 있다. 제1 커버(142)는 플라스틱을 포함할 수 있다.
제2 커버(144)는 제2 개구들(145)을 포함할 수 있다. 제2 개구들(145)은 제2 커버(144)를 관통할 수 있다. 제2 개구들(145)은 제2 커버(144) 상에 이차원적으로 배열될 수 있다. 제2 개구들(145)의 배열은 제1 개구들(143)의 배열과 상이할 수 있다. 제2 개구들(145)에 프로브가 삽입될 수 있다. 제2 개구들(145)의 크기는 프로브의 크기와 동일하거나 그보다 클 수 있다. 제2 커버(144)는 플라스틱을 포함할 수 있다.
본 명세서에서, 개구들의 배열(arrangement)은, 평면적 관점에서의 개구들의 분포 양상을 의미한다. 일 예로, 개구들의 배열은 개구들의 크기 및/또는 개수를 포함할 수 있고, 이와 달리, 개구들의 중심부들간의 거리 및 단위 면적 당 밀집도 등을 의미할 수 있다.
또한, 도시하지 않았으나, 반도체 소자 테스트 시스템(100)은 제어기를 더 포함할 수 있다. 제어기는 바디(110), 포고 핀들(120), 테스트 보드(130), 및 커버(140)를 제어할 수 있다. 또한, 제어기는 후술하는 테스트 공정을 위한 프로브들을 제어할 수 있다. 제어기는 테스트 결과를 보여주는 디스플레이부(미도시)를 포함할 수 있다. 또한, 커버들(140)의 하면에 테스트 소자(TD)를 고정하기 위한 고정부(미도시)가 제공될 수 있다.
도 2a는 일 실시예에 따른 제1 커버(142a)를 보여준다. 도 2b는 일 실시예에 따른 제2 커버(144a)를 보여준다. 면적 간의 비교를 위해, 도 2a 내지 및 도 2b에 테스트 소자(TD)의 크기에 대응하는 영역(TDR)을 도시한다. 도 2c는 도 2a의 제1 커버(142a)와 도 2b의 제2 커버(144a)를 중첩한 모습을 보여준다. 도 2c는 도 2a의 제1 커버(142a)와 도 2b의 제2 커버(144a)를 중첩한 것이므로, 제1 개구들(143a)은 실선으로 도시하고, 제2 개구들(145a)은 점선으로 도시한다. 이하, 도 2a 내지 도 2c를 참조하여 일 실시예에 따른 제1 커버(142a) 및 제2 커버(144a)를 설명한다.
도 2a를 참조하면, 제1 커버(142a)는 제1 개구들(143a)을 포함할 수 있다. 제1 개구들(143a)은 제1 커버(142a) 상에 이차원적으로 배열될 수 있다. 제1 개구들(143a)은 3X3 배열을 가질 수 있다. 평면적 관점에서, 제1 개구들(143a) 중 최외각에 배치된 제1 개구들(143a)의 중심부들(C1)을 이은 제1 영역(R1a)은 테스트 소자(TDR)에 중첩될 수 있다. 바꿔 말해서, 평면적 관점에서, 테스트 소자(TDR)의 일부는 제1 영역(R1a)에 중첩될 수 있다.
도 2b를 참조하면, 제2 커버(144a)는 제2 개구들(145a)을 포함할 수 있다. 제2 개구들(145a)은 제2 커버(144a) 상에 이차원적으로 배열될 수 있다. 제2 개구들(145a)의 배열은 제1 개구들(143a)의 배열과 상이할 수 있다. 제2 개구들(145a)의 개수는 제1 개구들(143a)의 개수와 다를 수 있다. 제2 개구들(145a)의 개수는 제1 개구들(143a)의 개수보다 많을 수 있다. 제2 개구들(145a)은 4X4 배열을 가질 수 있다.
평면적 관점에서, 테스트 소자(TDR)는 제2 개구들(145a) 중 최외각에 배치된 제2 개구들(145a)의 중심부들(C2)을 이은 제2 영역(R2a)에 중첩될 수 있다. 바꿔 말해서, 평면적 관점에서, 제2 영역(R2a)의 일부는 테스트 소자(TDR)에 중첩될 수 있다. 도시하지 않았으나, 평면적 관점에서, 제1 영역(R1a)은 제2 영역(R2a)에 중첩될 수 있다. 바꿔 말해서, 평면적 관점에서, 제2 영역(R2a)의 일부는 제1 영역(R1a)에 중첩될 수 있다.
도 2c를 참조하면, 제1 개구(143a)의 크기는 제2 개구(145a)의 크기와 서로 동일할 수 있다. 즉, 제1 개구(143a)의 반지름(r1)은 제2 개구(145a)의 반지름(r2)과 서로 동일할 수 있다. 제1 개구들(143a) 중 인접하는 임의의 두 제1 개구들(143a)의 중심부들로부터 가장 인접하는 제2 개구(145a)까지의 거리들(D1,D2)은 서로 동일할 수 있다.
본 발명의 일 실시예에 따른 제1 커버(142a) 및 제2 커버(144a)를 이용하여 테스트 소자(TD)의 특성을 검사하는 경우, 테스트 소자(TD)의 특성을 검사하기 위한 프로브가 제1 개구들(143a) 및 제2 개구들(145a) 각각에 삽입될 수 있다. 프로브는 개구들(143a,145a)에 삽입되어, 테스트 소자(TD)의 표면에 접촉될 수 있다. 프로브는 테스트 소자(TD)의 개구들(143a,145a)에 대응되는 위치에서, 테스트 소자(TD)의 특성을 검사할 수 있다. 평면적 관점에서, 제1 개구들(143a) 및 제2 개구들(145a)이 서로 오프셋되어 제공되는 바, 프로브의 검사 영역들이 더욱 밀접해질 수 있다. 이에 따라, 검사 공정의 신뢰도가 향상될 수 있다. 또한, 테스트 소자(TD)의 테스트 공정을 위해 별도의 납땜 공정 등이 요구되지 않으므로, 열에 의한 손상을 방지할 수 있다.
도 3a는 일 실시예에 따른 제1 커버(142b)를 보여준다. 도 3b는 일 실시예에 따른 제2 커버(144b)를 보여준다. 면적 간의 비교를 위해, 도 3a 내지 및 도 3b에 테스트 소자(TD)의 크기에 대응하는 영역(TDR)을 도시한다. 도 3c는 도 3a의 제1 커버(142b)와 도 3b의 제2 커버(144b)를 중첩한 모습을 보여준다. 도 3c는 도 3a의 제1 커버(142b)와 도 3b의 제2 커버(144b)를 중첩한 것이므로, 제1 개구들(143b)은 실선으로 도시하고, 제2 개구들(145b)은 점선으로 도시한다. 이하, 도 3a 내지 도 3c를 참조하여 일 실시예에 따른 제1 커버(142b) 및 제2 커버(144b)를 설명한다.
도 3a를 참조하면, 제1 커버(142b)는 제1 개구들(143b)을 포함할 수 있다. 제1 개구들(143b)은 제1 커버(142b) 상에 이차원적으로 배열될 수 있다. 제1 개구들(143b)은 3X3 배열을 가질 수 있다. 평면적 관점에서, 제1 개구들(143b) 중 최외각에 배치된 제1 개구들(143b)의 중심부들(C1)을 이은 제1 영역(R1b)은 테스트 소자(TDR)에 중첩될 수 있다. 바꿔 말해서, 평면적 관점에서, 테스트 소자(TDR)의 일부는 제1 영역(R1b)에 중첩될 수 있다.
도 3b를 참조하면, 제2 커버(144b)는 제2 개구들(145b)을 포함할 수 있다. 제2 개구들(145b)은 제2 커버(144b) 상에 이차원적으로 배열될 수 있다. 제2 개구들(145b)의 배열은 제1 개구들(143b)의 배열과 상이할 수 있다. 제2 개구들(145b)의 개수는 제1 개구들(143b)의 개수와 다를 수 있다. 제2 개구들(145b)의 개수는 제1 개구들(143b)의 개수보다 많을 수 있다. 제2 개구들(145b)은 4X4 배열을 가질 수 있다.
평면적 관점에서, 테스트 소자(TDR)는 제2 개구들(145b) 중 최외각에 배치된 제2 개구들(145b)의 중심부들(C2)을 이은 제2 영역(R2b)에 중첩될 수 있다. 바꿔 말해서, 평면적 관점에서, 제2 영역(R2b)의 일부는 테스트 소자(TDR)에 중첩될 수 있다. 도시하지 않았으나, 평면적 관점에서, 제1 영역(R1b)은 제2 영역(R2b)에 중첩될 수 있다. 바꿔 말해서, 평면적 관점에서, 제2 영역(R2b)의 일부는 제1 영역(R1b)에 중첩될 수 있다.
도 3c를 참조하면, 제1 개구(143b)의 크기는 제2 개구(145b)의 크기와 서로 다를 수 있다. 제1 개구(143b)의 크기는 제2 개구(145b)의 크기보다 클 수 있다. 즉, 제1 개구(143b)의 반지름(r1)은 제2 개구(145b)의 반지름(r2)과 서로 다를 수 있다. 제1 개구들(143b) 중 인접하는 임의의 두 제1 개구들(143b)의 중심부들로부터 가장 인접하는 제2 개구(145b)까지의 거리들(D1,D2)은 서로 동일할 수 있다.
본 발명의 일 실시예에 따른 제1 커버(142b) 및 제2 커버(144b)를 이용하여 테스트 소자(TD)의 특성을 검사하는 경우, 테스트 소자(TD)의 특성을 검사하기 위한 다른 종류의 프로브들이 제1 개구들(143b) 및 제2 개구들(145b) 각각에 삽입될 수 있다. 다시 말해서, 제1 개구들(143b) 및 제2 개구들(145b)의 크기들이 서로 다르게 제공되는 바, 제1 개구들(143b) 및 제2 개구들(145b)에는 서로 다른 종류의 프로브들이 삽입될 수 있다. 검사 목적 및 검사 효과에 따라, 서로 다른 종류의 프로브들이 삽입될 수 있다. 또한, 평면적 관점에서, 서로 다른 크기의 제1 개구들(143b) 및 제2 개구들(145b)이 서로 오프셋되어 제공되는 바, 프로브의 검사 영역들이 더욱 밀접해질 수 있다. 이에 따라, 검사 공정의 신뢰도가 향상될 수 있다.
도 4a는 일 실시예에 따른 제1 커버(142c)를 보여준다. 도 4b는 일 실시예에 따른 제2 커버(144c)를 보여준다. 면적 간의 비교를 위해, 도 4a 내지 및 도 4b에 반도체 소자(TD)의 크기에 대응하는 영역(TDR)을 도시한다. 도 4c는 도 4a의 제1 커버(142c)와 도 4b의 제2 커버(144c)를 중첩한 모습을 보여준다. 도 4c는 도 4a의 제1 커버(142c)와 도 4b의 제2 커버(144c)를 중첩한 것이므로, 제1 개구들(143c)은 실선으로 도시하고, 제2 개구들(145c)은 점선으로 도시한다. 이하, 도 4a 내지 도 4c를 참조하여 일 실시예에 따른 제1 커버(142c) 및 제2 커버(144c)를 설명한다.
도 4a를 참조하면, 제1 커버(142c)는 제1 개구들(143c)을 포함할 수 있다. 제1 개구들(143c)은 제1 커버(142c) 상에 이차원적으로 배열될 수 있다. 제1 개구들(143c)은 3X3 배열을 가질 수 있다. 평면적 관점에서, 제1 개구들(143c) 중 최외각에 배치된 제1 개구들(143c)의 중심부들(C1)을 이은 제1 영역(R1c)은 반도체 소자(TDR)에 중첩될 수 있다. 바꿔 말해서, 평면적 관점에서, 반도체 소자(TDR)의 일부는 제1 영역(R1c)에 중첩될 수 있다.
도 4b를 참조하면, 제2 커버(144c)는 제2 개구들(145c)을 포함할 수 있다. 제2 개구들(145c)은 제2 커버(144c) 상에 이차원적으로 배열될 수 있다. 제2 개구들(145c)의 배열은 제1 개구들(143c)의 배열과 상이할 수 있다. 제2 개구들(145c)의 개수는 제1 개구들(143c)의 개수와 다를 수 있다. 제2 개구들(145c)의 개수는 제1 개구들(143c)의 개수보다 많을 수 있다.
제2 커버(144c)는 제3 개구들(146)을 더 포함할 수 있다. 제3 개구들(146)의 배열은, 제1 개구들(143c)의 배열 및 제2 개구들(145c)의 배열과 각각 상이할 수 있다. 일 예로, 평면적 관점에서, 제2 커버(144c)에 제3 개구들(146)이 형성된 영역은 테스트 소자(TDR)의 중심 영역과 중첩될 수 있고, 제2 커버(144c)에 제2 개구들(145c)이 형성된 영역은 테스트 소자(TDR)의 가장자리 영역과 중첩될 수 있다.
평면적 관점에서, 테스트 소자(TDR)는 제2 개구들(145c) 중 최외각에 배치된 제2 개구들(145c)의 중심부들(C2)을 이은 제2 영역(R2c)에 중첩될 수 있다. 바꿔 말해서, 평면적 관점에서, 제2 영역(R2c)의 일부는 반도체 소자(TDR)에 중첩될 수 있다. 평면적 관점에서, 제3 개구들(146) 중 최외각에 배치된 제3 개구들(146)의 중심부들(C3)을 이은 제3 영역(R3c)은 테스트 소자(TDR)에 중첩될 수 있다. 바꿔 말해서, 평면적 관점에서, 테스트 소자(TDR)의 일부는 제3 영역(R3c)에 중첩될 수 있다. 도시하지 않았으나, 평면적 관점에서, 제1 영역(R1c)은 제2 영역(R2c)에 중첩될 수 있다. 바꿔 말해서, 평면적 관점에서, 제2 영역(R2c)의 일부는 제1 영역(R1c)에 중첩될 수 있다.
도 4c를 참조하면, 제1 개구(143c)의 반지름(r1)은 제2 개구(145c)의 반지름(r2)과 서로 다를 수 있다. 제1 개구(143c)의 크기는 제2 개구(145c)의 크기보다 클 수 있다. 제1 개구들(143c) 중 인접하는 임의의 두 제1 개구들(143c)의 중심부들로부터 가장 인접하는 제2 개구(145c)의 거리들(D1,D2)은 서로 동일할 수 있다. 제3 개구(146)의 반지름(r3)은 제1 개구(143c)의 반지름(r1)과 서로 같고, 제3 개구(146)의 반지름(r3)은 제2 개구(145c)의 반지름(r2)과 서로 다를 수 있다. 제3 개구(146)의 크기는 제2 개구(145c)의 크기보다 클 수 있다. 제1 개구들(143c) 중 인접하는 임의의 두 제1 개구들의 중심부들(143c)로부터 가장 인접하는 제3 개구(146)의 거리들(D3,D4)은 서로 동일할 수 있다.
본 발명의 일 실시예에 따른 제1 커버(142c) 및 제2 커버(144c)를 이용하여 테스트 소자(TD)의 특성을 검사하는 경우, 테스트 소자(TD)의 특성을 검사하기 위한 다른 종류의 프로브들이 제1 개구들(143c), 제2 개구들(145c), 및 제3 개구들(146) 각각에 삽입될 수 있다. 다시 말해서, 제1 개구들(143c), 제2 개구들(145c), 및 제3 개구들(146)의 크기들이 서로 다르게 제공되는 바, 제1 개구들(143c), 제2 개구들(145c), 및 제3 개구들(146)에는 서로 다른 종류의 프로브들이 삽입될 수 있다. 검사 목적 및 검사 효과에 따라, 서로 다른 종류의 프로브들이 삽입될 수 있다. 또한, 테스트 소자(TD)의 영역에 따라 서로 다른 밀도로 프로브들이 삽입될 수 있다. 일 예로, 테스트 소자(TD)의 가장자리 영역은 테스트 소자(TD)의 중심 영역보다 검사 영역들의 밀도가 높을 수 있다. 테스트 소자(TD)의 중심 영역에 비해 가장자리 영역에서의 정밀한 검출을 원하는 경우, 이러한 커버들이 이용될 수 있다. 이에 따라, 검사 공정의 신뢰도가 향상될 수 있다.
도 5는 도 1의 반도체 소자 테스트 시스템(100)을 이용하여 반도체 소자를 제조하는 과정을 보여주는 도면이다.
먼저, 반도체 소자에 대해 패키징 공정을 수행할 수 있다(S10). 반도체 소자는 메모리 칩을 포함할 수 있다. 일 예로, 패키징 공정은 메모리 칩을 감싸도록 에폭시 몰딩 컴파운드를 공급하여, 메모리 칩을 보호하는 몰딩막을 형성할 수 있다.
이후, 패키징 공정이 수행된 반도체 소자에 대해 테스트 공정을 수행할 수 있다(S20). 테스트 공정은, 반도체 소자의 품질 특성을 테스트하는 공정일 수 있다. 일 예로, 반도체 소자의 전자기 간섭을 테스트하는 공정일 수 있다. 반도체 소자의 테스트 공정은, 테스트 소자를 로딩하는 것(S22), 제1 커버를 이용하여 제1 테스트 공정을 수행하는 것(S24), 제2 커버를 이용하여 제2 테스트 공정을 수행하는 것(S26), 및 제1 및 제2 테스트 공정들의 데이터들을 중첩하는 것(S28)을 포함할 수 있다.
도 6a 내지 도 6d는 도 2a 내지 도 2c의 제1 및 제2 커버들(142a,144a)을 이용하여 반도체 소자(TD)를 테스트하는 과정을 보여주는 도면들이다.
먼저, 도 5 및 도 6a를 참조하면, 테스트 소자(TD)인 반도체 소자(TD)를 반도체 소자 테스트 시스템의 바디(110)의 내부 공간(112)으로 로딩할 수 있다(S22). 도시하지 않았으나, 반도체 소자(TD)를 이송하기 위한 핸들러 등이 제공될 수 있다. 일 예로, 핸들러는 반도체 소자(TD)를 흡착하여 이송할 수 있다. 이 때, 테스트 공정을 위한 프로브(P)가 준비될 수 있다. 프로브(P)는 하측에, 반도체 소자(TD)와 직접 접촉하는 프로브 팁(PT)을 포함할 수 있다.
도 5, 도 6b, 및 도 6c를 참조하면, 제1 커버(142a)를 이용하여 반도체 소자(TD)에 대해 제1 테스트 공정을 수행할 수 있다(S24). 반도체 소자(TD)가 로딩된 후, 제1 커버(142a)를 바디(110)에 결합하여 반도체 소자(TD)를 덮을 수 있다. 제1 커버(142a)의 제1 개구들(143a) 중 어느 하나에 프로브(P)가 삽입될 수 있다. 프로브(P)는 제1 개구(143a)를 통해 삽입되어, 프로브 팁(PT)은 반도체 소자(TD)의 표면과 접촉될 수 있다. 프로브(P)는 접촉된 반도체 소자(TD)의 일 영역에 대해, EMI 특성을 검사할 수 있다. 제1 개구들(143a) 중 어느 하나의 위치에서 검사 공정이 완료되면, 프로브(P)는 나머지 제1 개구들(143a)에 차례대로 삽입되어 검사 공정을 수행할 수 있다.
도 5 및 도 6d를 참조하면, 제2 커버(144a)를 이용하여 반도체 소자(TD)에 대해 제2 테스트 공정을 수행할 수 있다(S26). 제어기(미도시)는 제1 커버(142a) 대신, 제2 커버(144a)를 바디(110)에 결합하여 반도체 소자(TD)를 덮을 수 있다. 제2 커버(144a)의 제2 개구들(145a) 중 어느 하나에 프로브(P)가 삽입될 수 있다. 프로브(P)는 제2 개구들(145a)을 통해, 반도체 소자(TD)의 표면과 접촉될 수 있다. 프로브(P)는 접촉된 반도체 소자(TD)의 일 영역에 대해, EMI 특성을 검사할 수 있다. 제2 개구들(145a) 중 어느 하나의 위치에서 검사 공정이 완료되면, 프로브(P)는 나머지 제2 개구들(145a)에 차례대로 삽입되어 검사 공정을 수행할 수 있다.
제1 테스트 공정과 제2 테스트 공정은 동일한 프로브(P)를 이용하여, 반도체 소자(TD)에 대해 동일한 목적 및 효과를 갖는 테스트 공정을 수행할 수 있다.
이후, 제1 및 제2 테스트 공정들의 데이터들을 중첩할 수 있다(S28). 제1 테스트 공정 및 제2 테스트 공정을 통해 얻은 데이터들을 중첩하여, 반도체 소자(TD)의 전 영역에 대한 테스트 결과를 얻을 수 있다.
도 7a 내지 도 7c는 도 3a 내지 도 3c의 제1 및 제2 커버들(142b,144b)을 이용하여 반도체 소자(TD)를 테스트하는 과정을 보여주는 도면들이다.
도 5 및 도 7a를 참조하면, 테스트 소자(TD)인 반도체 소자(TD)를 반도체 소자 테스트 시스템의 바디(110)의 내부 공간(112)으로 로딩될 수 있다(S22). 이 때, 테스트 공정을 위한 프로브들(P1,P2)이 준비될 수 있다. 프로브들(P1,P2)은 제1 프로브(P1) 및 제2 프로브(P2)를 포함할 수 있다. 제1 프로브(P1) 및 제2 프로브(P2)는 각기 다른 프로브들로서, 테스트 목적 및 테스트 효과가 서로 상이할 수 있다. 프로브들(P1,P2)는 하측에 각각, 반도체 소자(TD)와 직접 접촉하는 프로브 팁들(PT1,PT2)을 포함할 수 있다.
도 5 및 도 7b를 참조하면, 제1 커버(142b)를 이용하여 반도체 소자(TD)에 대해 제1 테스트 공정을 수행할 수 있다(S24). 반도체 소자(TD)가 로딩된 후, 제1 커버(142b)를 바디(110)에 결합하여 반도체 소자(TD)를 덮을 수 있다. 제1 커버(142b)의 제1 개구들(143b) 중 어느 하나에 제1 프로브(P1)가 삽입될 수 있다. 제1 프로브(P1)는 제1 개구(143b)를 통해, 반도체 소자(TD)의 표면과 접촉될 수 있다. 제1 프로브(P1)는 접촉된 반도체 소자(TD)의 일 영역에 대해, EMI 특성을 검사할 수 있다. 제1 개구들(143b) 중 어느 하나의 위치에서 검사 공정이 완료되면, 제1 프로브(P1)는 나머지 제1 개구들(143b)에 차례대로 삽입되어 검사 공정을 수행할 수 있다.
도 5 및 도 7c를 참조하면, 제2 커버(144b)를 이용하여 반도체 소자(TD)에 대해 제2 테스트 공정을 수행할 수 있다(S26). 제어기(미도시)는 제1 커버(142b) 대신, 제2 커버(144b)를 바디(110)에 결합하여 반도체 소자(TD)를 덮을 수 있다. 제2 커버(144b)의 제2 개구들(145b) 중 어느 하나에 제2 프로브(P2)가 삽입될 수 있다. 제2 프로브(P2)는 제2 개구들(145b)을 통해, 반도체 소자(TD)의 표면과 접촉될 수 있다. 제2 프로브(P2)는 접촉된 반도체 소자(TD)의 일 영역에 대해, EMI 특성을 검사할 수 있다. 제2 개구들(145b) 중 어느 하나의 위치에서 검사 공정이 완료되면, 제2 프로브(P2)는 나머지 제2 개구들(145b)에 차례대로 삽입되어 검사 공정을 수행할 수 있다.
제1 테스트 공정과 제2 테스트 공정은 서로 상이한 프로브들(P1,P2)을 이용하여, 반도체 소자(TD)에 대해 상이한 목적 및 효과를 갖는 테스트 공정을 수행할 수 있다. 일 예로, 제1 프로브(P1)는 제2 프로브(P2)에 비해, 특정 대역폭만을 테스트할 수 있다. 또는, 이와 달리, 제1 프로브(P1)는 제2 프로브(P2)에 비해, 감도가 높을 수 있다.
이후, 제1 및 제2 테스트 공정들의 데이터들을 중첩할 수 있다(S28). 제1 테스트 공정 및 제2 테스트 공정을 통해 얻은 데이터들을 중첩하여, 반도체 소자(TD)의 전 영역에 대한 테스트 결과를 얻을 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자 테스트 시스템(200)을 개략적으로 보여주는 도면이다. 반도체 소자 테스트 시스템(200)은 바디(210), 내부 공간(212), 포고 핀들(미도시), 테스트 보드(230), 및 커버(240)를 포함할 수 있다. 커버(240)는 제1 커버(242) 및 제2 커버(244)를 포함할 수 있다. 도 8의 바디(210), 내부 공간(212), 테스트 보드(230), 및 커버(240)는 각각 도 1을 참조하여 설명한 반도체 소자 테스트 시스템(100)의 바디(110), 내부 공간(112), 테스트 보드(130), 및 커버(140)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 생략한다. 도 8의 반도체 소자 테스트 시스템(200)의 테스트 소자(TD)는, 칩(10)을 포함하는 전자 기기일 수 있다. 일 예로, 테스트 소자(TD)는 휴대 전화로서, 케이스를 오픈하여 칩(10)이 노출된 상태일 수 있다.
이상의 명세서에서는 커버(140,240)가 각각 제1 및 제2 커버들을 포함하는 것을 예로 들어 설명하였다. 그러나, 이와 달리, 커버(140,240)는 3개 이상의 커버들을 포함할 수 있다. 또한, 상술한 바와 같이, 커버(140,240)는 검사 목적 및 효과에 따라 서로 다른 배열을 갖는 개구들을 가질 수 있고, 이는 테스트 소자의 특성을 반영하여 다양하게 설계될 수 있다.
이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.

Claims (10)

  1. 테스트 소자가 안착되는 내부 공간을 갖는 바디;
    상기 바디와 결합되어 상기 내부 공간을 덮는 커버를 포함하되,
    상기 커버는:
    이차원적으로 배열된 제1 개구들을 포함하는 제1 커버; 및
    이차원적으로 배열된 제2 개구들을 포함하는 제2 커버를 포함하되,
    상기 제1 개구들의 배열은 상기 제2 개구들의 배열과 다른 반도체 소자 테스트 시스템.
  2. 제 1 항에 있어서,
    평면적 관점에서, 상기 제1 개구들은 상기 제2 개구들과 각각 오프셋(offset)되는 반도체 소자 테스트 시스템.
  3. 제 1 항에 있어서,
    평면적 관점에서, 상기 제1 개구들의 중심부들은 상기 제2 개구들의 중심부들과 각각 오프셋되는 반도체 소자 테스트 시스템.
  4. 제 1 항에 있어서,
    평면적 관점에서, 상기 제1 개구들 중 최외각에 배열된 개구들의 중심부들을 이은 제1 영역은 상기 제2 개구들 중 최외각에 배열된 개구들의 중심부들을 이은 제2 영역에 중첩되는 반도체 소자 테스트 시스템.
  5. 제 4 항에 있어서,
    평면적 관점에서, 상기 제1 영역은 상기 테스트 소자에 중첩되고, 상기 테스트 소자는 상기 제2 영역에 중첩되는 반도체 소자 테스트 시스템.
  6. 제 1 항에 있어서,
    상기 제1 개구들 중 서로 인접하는 임의의 두 제1 개구들에 인접한 상기 제2 개구들 중 어느 하나는, 상기 인접하는 두 제1 개구들의 중심부들로부터 각각 동일한 거리를 갖는 반도체 소자 테스트 시스템.
  7. 제 1 항에 있어서,
    상기 제1 개구들 및 상기 제2 개구들의 크기들은 각각, 상기 테스트 소자를 테스트하는 프로브의 크기와 동일하거나 그보다 큰 반도체 소자 테스트 시스템.
  8. 제 1 항에 있어서,
    상기 제1 개구들의 배열은 3X3이고, 상기 제2 개구들의 배열은 4X4인 반도체 소자 테스트 시스템.
  9. 제 1 항에 있어서,
    상기 제2 커버는 상기 제2 개구들의 배열과 다른 배열을 갖는 제3 개구들을 더 포함하는 반도체 소자 테스트 시스템.
  10. 제 9 항에 있어서,
    평면적 관점에서, 상기 제2 개구들이 형성된 상기 제2 커버의 일 부분은 상기 테스트 소자의 가장자리 영역과 중첩되고, 상기 제3 개구들이 형성된 상기 제2 커버의 다른 부분은 상기 테스트 소자의 중심 영역과 중첩되는 반도체 소자 테스트 시스템.
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