KR20200007856A

KR20200007856A - 메모리 카드, 호스트 기기, 메모리 카드용 커넥터 및 메모리 카드용 어댑터

Info

Publication number: KR20200007856A
Application number: KR1020197035775A
Authority: KR
Inventors: 아키히사 후지모토; 도시타다 사이토; 노리야 사카모토; 아츠시 곤도
Original assignee: 키옥시아 가부시키가이샤
Priority date: 2017-06-05
Filing date: 2018-03-09
Publication date: 2020-01-22
Also published as: JP2022177292A; KR102346918B1; TW201903557A; JP7331226B2; JP6915093B2; TW202125145A; JP7155353B2; CN110998605B; JP2020522787A; TW202307610A; KR102480176B1; CN110998605A; TW201945884A; TWI717792B; KR20220003164A; WO2018225327A1; US11977940B2; CN117669631A; JP2021157852A; JP2023145690A

Abstract

실시형태에 의하면, 제1 면과 제2 면과 제1 단자군에서부터 제N 단자군을 갖는 메모리 카드가 제공된다. 제1 면은 제1 로우에서부터 제N(N은 2 이상의 정수) 로우를 포함한다. 제2 면은 제1 면과는 반대쪽을 향하고 있다. 제1 단자군에서부터 제N 단자군은 제1 로우에서부터 제N 로우에 배치되어 있다. 제1 단자군은 차동 클록 신호가 할당되는 단자와 싱글 엔드 신호가 할당되는 단자와 제1 전원 전압이 할당되는 단자를 포함한다. 제K 단자군(K는 2 이상 N 이하의 정수)은 차동 데이터 신호가 할당되는 단자를 포함한다.

Description

메모리 카드, 호스트 기기, 메모리 카드용 커넥터 및 메모리 카드용 어댑터

본 출원은 2017년 6월 5일에 출원된 일본국 특허출원번호 2017-111133의 우선권의 이익을 향수하며, 그 일본국 특허출원의 전체 내용은 본 출원에 있어서 원용된다.

본 실시형태는 대체로 메모리 카드, 호스트 기기, 메모리 카드용 커넥터 및 메모리 카드용 어댑터에 관한 것이다.

메모리 카드에서는, 기억 용량의 증대에 따라 데이터의 전송량이 증대되고 있다. 데이터 전송량의 증대에 따라 데이터의 전송 시간이 증대되는 것을 방지하기 위해서, 메모리 카드에 탑재되는 통신 인터페이스의 고속화가 요구되고 있다.

특허문헌 1: 일본 특허공개 2016-29556호 공보

도 1은 제1 실시형태에 따른 메모리 카드의 개략 구성을 도시하는 평면도이다.
도 2는 제2 실시형태에 따른 메모리 카드의 개략 구성을 도시하는 평면도이다.
도 3은 제2 실시형태에 따른 메모리 카드의 다른 개략 구성을 도시하는 평면도이다.
도 4a는 제3 실시형태에 따른 메모리 카드의 개략 구성을 도시하는 평면도이다. 도 4b는 제5 실시형태에 따른 메모리 카드의 개략 구성을 도시하는 평면도이다. 도 4c는 제4 실시형태에 따른 메모리 카드의 개략 구성을 도시하는 평면도이다.
도 5는 제6 실시형태에 따른 메모리 카드의 개략 구성을 도시하는 블록도이다.
도 6은 제7 실시형태에 따른 메모리 카드가 장착된 호스트 기기의 개략 구성을 도시하는 블록도이다.
도 7은 제8 실시형태에 따른 메모리 카드가 장착된 인터페이스 카드의 개략 구성을 도시하는 블록도이다.
도 8은 제9 실시형태에 따른 메모리 카드의 버스 모드 설정 시의 호스트 기기의 동작을 도시하는 흐름도이다.
도 9는 제10 실시형태에 따른 메모리 카드에 접속되는 차동 전송로에 있어서의 AC 커플링 콘덴서의 실장 방법을 도시하는 블록도이다.
도 10a는 제11 실시형태에 따른 메모리 카드에 접속되는 차동 전송로에 있어서의 AC 커플링 콘덴서의 실장 방법을 도시하는 블록도이다. 도 10b는 제12 실시형태에 따른 메모리 카드에 접속되는 차동 전송로에 있어서의 AC 커플링 콘덴서의 실장 방법을 도시하는 블록도이다.
도 11a는 제13 실시형태에 따른 메모리 카드에 이용되는 커넥터의 개략 구성의 일례를 도시하는 사시도이다. 도 11b는 제13 실시형태에 따른 메모리 카드에 이용되는 커넥터의 개략 구성의 일례를 도시하는 단면도이다.
도 12a는 제14 실시형태에 따른 메모리 카드의 장착 전의 커넥터의 개략 구성의 일례를 도시하는 단면도이다. 도 12b는 제14 실시형태에 따른 메모리 카드의 장착 전의 커넥터의 개략 구성의 일례를 도시하는 평면도이다. 도 12c는 제14 실시형태에 따른 메모리 카드의 장착 후의 커넥터의 개략 구성의 일례를 도시하는 단면도이다. 도 12d는 제14 실시형태에 따른 메모리 카드의 장착 후의 커넥터의 개략 구성의 일례를 도시하는 평면도이다.
도 13a는 제15 실시형태에 따른 메모리 카드의 장착 전의 어댑터의 개략 구성의 일례를 도시하는 단면도이다. 도 13b는 제15 실시형태에 따른 메모리 카드의 장착 전의 어댑터의 개략 구성의 일례를 도시하는 평면도이다. 도 13c는 제15 실시형태에 따른 메모리 카드의 장착 후의 어댑터의 개략 구성의 일례를 도시하는 단면도이다. 도 13d는 제15 실시형태에 따른 메모리 카드의 장착 후의 어댑터의 개략 구성의 일례를 도시하는 평면도이다.
도 14a는 제16 실시형태에 따른 메모리 카드의 장착 전의 어댑터의 개략 구성의 일례를 도시하는 단면도이다. 도 14b는 제16 실시형태에 따른 메모리 카드의 장착 전의 어댑터의 개략 구성의 일례를 도시하는 평면도이다. 도 14c는 제16 실시형태에 따른 메모리 카드의 장착 후의 어댑터의 개략 구성의 일례를 도시하는 단면도이다. 도 14d는 제16 실시형태에 따른 메모리 카드의 장착 후의 어댑터의 개략 구성의 일례를 도시하는 평면도이다.
도 15a는 제17 실시형태에 따른 메모리 카드의 장착 전의 어댑터의 개략 구성의 일례를 도시하는 단면도이다. 도 15b는 제17 실시형태에 따른 메모리 카드의 장착 전의 어댑터의 개략 구성의 일례를 도시하는 평면도이다. 도 15c는 제17 실시형태에 따른 메모리 카드의 장착 후의 어댑터의 개략 구성의 일례를 도시하는 단면도이다. 도 15d는 제17 실시형태에 따른 메모리 카드의 장착 후의 어댑터의 개략 구성의 일례를 도시하는 평면도이다.
도 16a는 제18 실시형태에 따른 메모리 카드의 개략 구성을 도시하는 사시도이다. 도 16b는 제19 실시형태에 따른 메모리 카드의 장착 전의 어댑터의 개략 구성의 일례를 도시하는 단면도이다. 도 16c는 제20 실시형태에 따른 메모리 카드의 개략 구성을 도시하는 사시도이다. 도 16d는 도 16c의 메모리 카드의 장착 후의 어댑터의 상태를 도시하는 단면도이다.
도 17은 제21 실시형태에 따른 메모리 카드의 장착 후의 어댑터의 개략 구성의 일례를 도시하는 평면도이다.
도 18은 제22 실시형태에 따른 메모리 카드의 개략 구성을 도시하는 평면도이다.

실시형태에 의하면, 제1 면과 제2 면과 제1 단자군에서부터 제N 단자군을 갖는 메모리 카드가 제공된다. 제1 면은 제1 로우에서부터 제N(N은 2 이상의 정수) 로우를 포함한다. 제2 면은 제1 면과는 반대쪽을 향하고 있다. 제1 단자군에서부터 제N 단자군은 제1 로우에서부터 제N 로우에 배치되어 있다. 제1 단자군은, 차동 클록 신호가 할당되는 단자와 싱글 엔드 신호가 할당되는 단자와 제1 전원 전압이 할당되는 단자를 포함한다. 제K 단자군(K은 2 이상 N 이하의 정수)은 차동 데이터 신호가 할당되는 단자를 포함한다.

이하에 첨부 도면을 참조하여 실시형태에 따른 메모리 카드, 호스트 기기, 메모리 카드용 커넥터 및 메모리 카드용 어댑터를 상세히 설명한다. 또한, 이들 실시형태에 의해 본 발명이 한정되는 것은 아니다. 이하의 실시형태에서는, 메모리 카드로서 SD 카드를 예로 들지만, 멀티미디어 카드 등, 그 밖의 카드라도 좋다.

(제1 실시형태)

도 1은 제1 실시형태에 따른 메모리 카드의 개략 구성을 도시하는 평면도이다.

도 1에 있어서, 메모리 카드 SD1의 카드면 상에는 로우 R1, R2가 마련되어 있다. 로우 R1, R2에는 단자군 PA1, PA2이 각각 마련되어 있다. 로우 R1는, 단자군 PA1의 단자를 가로 방향으로 나란히 배치하는 영역을 지정할 수 있다. 로우 R2는, 단자군 PA2의 단자를 가로 방향으로 나란히 배치하는 영역을 지정할 수 있다.

각 단자군 PA1, PA2의 단자의 치수는 다르더라도 좋고, 각 단자군 PA1, PA2의 단자 사이의 간격은 다르더라도 좋다. 로우 R1에 있어서, 단자군 PA1의 각 단자의 배치 위치는 세로 방향으로 틀어져 있어도 좋다. 로우 R2에 있어서, 단자군 PA2의 각 단자의 배치 위치는 세로 방향으로 틀어져 있어도 좋다.

이 메모리 카드 SD1의 폼 팩터는 micro SD 카드에 대응시킬 수 있다. 이때, 메모리 카드 SD1의 세로의 치수 A1는 15 mm, 가로의 치수 B1는 11 mm, 두께는 1.0 mm로 설정할 수 있다.

각 로우 R1, R2에는, 어떤 하나의 인터페이스 규격에 준거한 통신에 이용되는 신호가 할당된다. 이때, 복수의 인터페이스 규격에 준거한 통신에 이용되는 신호가 하나의 로우에 할당되지 않게 할 수 있다. 단, 하나의 인터페이스 규격에 준거한 통신에 이용되는 신호가 복수의 로우에 할당되어 있어도 좋다.

로우 R1에는, SD 규격에 대응한 제1 모드에서의 통신에 이용되는 신호가 할당된다. SD 규격에 대응한 제1 모드에서의 통신에는 싱글 엔드 신호를 이용할 수 있다. 즉, 싱글 엔드 신호는 SD 규격에 대응한다. SD 규격에 대응한 제1 모드에서는, 단자군 PA1에, 전원 VDD, 그라운드 전위 VSS, 커맨드 CMD, 클록 CLK 및 데이터 DAT[3:0]가 할당된다.

SD 규격에 대응한 제1 모드에서는, DS(Default Speed), HS(High Speed) 또는 UHS(Ultra High Speed)-I에 준거하여 통신할 수 있다. DS의 최대 전송 속도는 12.5 M바이트/초, HS의 최대 전송 속도는 25 M바이트/초, UHS-I의 최대 전송 속도는 104 M바이트/초이다.

로우 R2에는, PCIe(Peripheral Component Interconnect express) 규격에 대응한 제2 모드에서의 통신에 이용되는 신호가 할당된다. PCIe 규격에 대응한 제2 모드에서는, 데이터의 통신에 차동 신호를 이용할 수 있다. PCIe 규격에 대응한 제2 모드에서는, 단자군 PA2에, 송신 차동 신호 TX0P, TX0N, 수신 차동 신호 RX0P, RX0N가 할당된다. 송신 차동 신호 TX0P, TX0N 및 수신 차동 신호 RX0P, RX0N를 이용함으로써 양방향 통신을 할 수 있다. 이때, 로우 R2에 있어서, 차동 신호가 할당된 단자가 사이에 끼워지도록 그라운드 전위의 GND 단자가 각각 할당된다.

또한, 로우 R2에 있어서, 단자군 PA2의 하나의 단자에는 전원 단자 VDD2 또는 전원 단자 VDD3가 할당되고, 단자군 PA2의 다른 하나의 단자에는 전원 단자 VDD2가 할당된다. 또한, 단자군 PA2의 또 다른 하나의 단자에는 SWIO가 할당된다. SWIO는 NFC(Near Field Communication)에 이용할 수 있다.

SD 규격에 대응한 제1 모드에서는, 클록 CLK 및 데이터 DAT[3:0]가 별개의 단자에 할당되고 있다. 이 때문에, 클록 CLK 및 데이터 DAT[3:0]가 별개의 전송로를 통해 전송된다.

PCIe 규격에 대응한 제2 모드에서는, 데이터를 시리얼 전송하지만, 수신 회로에서 클록을 생성할 수 있도록, 데이터는 같은 전압 레벨이 길게 계속되지 않게 어느 단위마다 코드화된다. 코드화에는 8B10B나 128b/130b 등의 방식이 이용된다. 수신 측은, 데이터의 변화점으로부터 클록을 생성함으로써, 전압 레벨이 다소 변동되더라도 데이터를 수신할 수 있다. 복수의 레인(차동 데이터 신호의 상행 하행의 쌍)이 있는 경우라도, 각각 레인으로 독립적으로 수신 회로를 구성하여 수신 데이터의 시작 위치를 맞춤으로써, 레인 사이 스큐를 캔슬할 수 있다.

예컨대 PCIe 3.0 규격에 대응한 제2 모드의 경우의 최대 전송 속도는 1 레인 당 2 G바이트/초(상행 하행의 합계)이다. PCIe 규격에 대응한 제2 모드에서는, 1조의 송신 차동 신호 TX0P, TX0N 및 수신 차동 신호 RX0P, RX0N로 1 레인을 구성할 수 있다. 1조의 송신 차동 신호 TX0P, TX0N 및 수신 차동 신호 RX0P, RX0N는, 메모리 카드 SD1의 하나의 로우에 배치할 수 있다.

이 때문에, 메모리 카드 SD1의 로우수를 증대시킴으로써, PCIe 규격에 대응한 제2 모드의 레인수를 증대시킬 수 있어, PCIe 규격에 대응한 제2 모드의 전송 속도를 향상시킬 수 있다. PCIe 규격에 대응한 제2 모드에서는, 초기화 시에 복수 레인 구성을 인식하여, 하나의 데이터를 복수 레인으로 전송할 수 있다.

PCIe 규격에 대응한 제2 모드로 통신을 행하는 경우, PCIe 규격에 대응한 제2 모드에서의 통신의 제어에 이용되는 제어 신호가 로우 R1에 할당된다. 이 제어 신호는, 레퍼런스 차동 클록 신호 REFCLKp/n, 리셋 신호 PERST, 파워 매니지먼트 제어 신호 CLKREQ를 이용할 수 있다. 또한, 이 제어 신호는 추가로 웨이크업 신호 PEWAKE를 이용하여도 좋다. 이들 제어 신호는 로우 R1의 커맨드 CMD 및 데이터 DAT[3:0] 대신에 할당된다.

레퍼런스 차동 클록 신호 REFCLKp/n는, 2 라인으로 차동 클록을 구성하고, 호스트 기기로부터 클록을 보냄으로써, 메모리 카드 SD1는 그 메모리 카드 SD1가 장착된 호스트 기기와의 동기를 용이하게 할 수 있다. 단, 레퍼런스 차동 클록 신호 REFCLKp/n는 로우 R1에 할당되고, 송신 차동 신호 TX0P, TX0N 및 수신 차동 신호 RX0P, RX0N는 로우 R2 이후에 할당된다. 이 때문에, 레퍼런스 차동 클록 신호 REFCLKp/n는 송신 차동 신호 TX0P, TX0N 및 수신 차동 신호 RX0P, RX0N와는 별개의 전송로로 송신된다.

호스트 기기는, 예컨대 퍼스널 컴퓨터 등의 정보 처리 장치, 휴대전화, 디지털 카메라, 촬상 장치라도 좋고, 태블릿 컴퓨터나 스마트폰 등의 휴대 단말이라도 좋고, 게임 기기라도 좋고, 내비게이션 시스템 등의 차량 탑재 단말이라도 좋다.

메모리 카드 SD1는, 수신한 레퍼런스 차동 클록을 체배(遞倍)하여 비트 클록을 생성한다. 데이터는 비트 클록에 동기하여 송신 차동 신호 TX0P, TX0N로부터 출력되고, 수신 차동 신호 RX0P, RX0N로부터 읽어들인 데이터는 비트 클록에 동기하여 가지런하게 된다. 복수 레인인 경우라도 비트 클록에 동기시켜, 하나의 데이터로서 가지런하게 할 수 있다.

리셋 신호 PERST는, PCIe 규격에 대응한 제2 모드에서의 통신에 이용되는 버스를 호스트 기기가 리셋하기 위해서 이용할 수 있다. 이 리셋 신호 PERST는, 에러 발생 시 등에 호스트 기기가 카드의 재초기화를 행할 때에 이용할 수 있다.

파워 매니지먼트 제어 신호 CLKREQ는, 파워 세이빙 모드로부터 복귀하기 위한 클록으로서 이용할 수 있다. 파워 세이빙 모드에서는, 데이터 전송에 이용되는 고주파 비트 클록을 정지시킴으로써 소비 전력을 저감할 수 있다.

웨이크업 신호 PEWAKE가 메모리 카드 SD1에 실장된 경우, 웨이크업 신호 PEWAKE는, 파워 세이빙 모드에 있어서, 메모리 카드 SD1가 호스트 기기에 각종 이벤트를 알리는 데 이용할 수 있다. 호스트 기기는, 메모리 카드 SD1로부터 웨이크업 신호 PEWAKE를 수신하면, 파워 세이빙 모드를 해제하여, 이벤트를 처리할 수 있다. 메모리 카드 중에는 I/O 기능을 실장하는 타입도 있어, I/O 인터럽트를 통지하는 수단으로서도 사용할 수 있다.

로우 R2에 있어서, 단자군 PA2의 하나의 단자에는 전원 단자 VDD2 또는 전원 단자 VDD3가 할당된다. 로우 R1의 전원 VDD에는, 호스트 기기는 전원 전압 VDD1을 공급할 수 있다. 전원 전압 VDD1은 3.3 V로 설정할 수 있다. 로우 R2의 전원 단자 VDD2에는 전원 전압 VDD2을 공급할 수 있다. 전원 전압 VDD2은 1.8 V로 설정할 수 있다. 혹은, 로우 R2의 전원 단자 VDD3에는 전원 전압 VDD3을 공급할 수 있다. 전원 전압 VDD3은 1.2 V로 설정할 수 있다. 전원 전압의 표기는 중앙치를 나타내며, 어느 정도의 전압 변동 폭은 허용되고 있다. 예컨대 3.3 V는 2.7 V∼3.6 V, 1.8 V는 1.70∼1.95 V, 1.2 V는 1.1 V∼1.3 V가 허용 범위이다.

하기 설명에서는, 전원 단자 VDD3의 존재를 상정한 설명을 하고 있지만, 전원 전압 VDD3을 서포트하는 메모리 카드 SD1가 전원 단자 VDD3를 갖지 않는 경우는, 로우 R2의 전원 단자 VDD2를 사용하여, 전원 전압 VDD2 또는 전원 전압 VDD3을 공급할 수 있다. 구체적으로는 전원 전압 VDD2은 1.8 V 또는 1.2 V가 인가된다. 즉, 메모리 카드 SD1에서 전원 단자 VDD3가 없는 케이스도 존재하지만, 전원 전압 VDD3의 공급처를 전원 단자 VDD2로 바꿀 뿐이며, 다른 설명은 동일하다.

상술한 설명에서는, PCIe 규격에 대응한 제2 모드에서의 통신에 이용되는 신호가 로우 R2에 할당되는 방법에 관해서 설명했지만, UHS-II에서의 통신에 이용되는 신호가 로우 R2에 할당되도록 하여도 좋다. UHS-II의 최대 전송 속도는 312 M바이트/초이다.

여기서, 메모리 카드 SD1가 UHS-II 규격에 대응한 제2 모드로 통신하는지, PCIe 규격에 대응한 제2 모드로 통신하는지를 판별할 수 있도록 하기 위해서, 전원 전압 VDD2 또는 전원 전압 VDD3을 이용할 수 있다. 단자군 PA2의 전원 단자 VDD2 또는 전원 단자 VDD3에 전원 전압이 인가되고 있는 경우, 메모리 카드 SD1는 PCIe 규격을 서포트하고 있으면, PCIe 버스 모드로 통신할 수 있다.

또는, 전원 전압 VDD2 또는 전원 전압 VDD3의 변화점을 검출하여 전환하는 방법도 있다. VDD2 또는 VDD3이 오프에서 온으로 변한 경우, PCIe 버스 모드로 들어가고, 온에서 오프로 변한 경우는, PCIe 버스 모드에서 빠져나온다. 이에 따라, SD 모드에서는, VDD2 또는 VDD3이 온/오프 어디라도 동작시킬 수 있다.

UHS-II 규격을 이용하는 호스트 기기는 전원 전압 VDD2을 전원 단자 VDD2에 인가하고, PCIe 규격을 이용하는 호스트 기기는 전원 전압 VDD2을 전원 단자 VDD2에 인가하거나 또는 전원 전압 VDD3을 전원 단자 VDD3에 인가한다. 메모리 카드 SD1는, VDD2/VDD3 전압의 유무의 조합에 의해, 호스트 기기가 기대하는 버스 모드 판정을 용이하게 행할 수 있다. 따라서, 메모리 카드 SD1는, 데이터에 보내지는 심볼에 의해서 버스 모드 판정할 필요가 없다.

여기서, 메모리 카드 SD1가 PCIe 규격을 서포트하고 있는지, UHS-II 규격을 서포트하고 있는지를 호스트 기기가 인식할 수 있도록 하기 위해서, PCIe 규격에 대응한 호스트 기기는, PCIe 규격을 서포트하고 있음을 인식하기 위한 정해진 PCIe 심볼을 로우 R2의 단자군 PA2에 송신할 수 있다. 그 심볼에 대하여 메모리 카드 SD1로부터 응답이 있었던 경우는, 호스트 기기는 메모리 카드 SD1가 PCIe 규격을 서포트하고 있다고 인식할 수 있다. UHS-II에 대응한 호스트 기기는, UHS-II 초기화 심볼을 로우 R2의 단자군 PA2에 송신할 수 있다. 그 심볼에 대하여 메모리 카드 SD1로부터 응답이 있었던 경우는, 호스트 기기는 메모리 카드 SD1가 UHS-II를 서포트하고 있다고 인식할 수 있다.

여기서, PCIe 규격에 대응한 제2 모드에서의 통신에 이용되는 신호를 로우 R2에 할당하여, 메모리 카드 SD1가 PCIe 규격에서의 통신을 서포트할 수 있게 함으로써, 데이터의 전송 속도를 올릴 수 있다. 메모리 카드 SD1의 기억 용량의 증대에 따라, 메모리 영역 전체를 액세스하는 경우의 시간이 증대되어 가지만, 멀티레인 구성 등의 방법에 의해 더욱 버스를 고속화함으로써, 이 시간을 단축할 수 있다.

또한, 메모리 카드 SD1가 PCIe 규격에서의 통신을 서포트함으로써, PCIe 규격의 표준 물리층(PHY: Physical Layer)을 이용할 수 있다. 이 때문에, 메모리 카드 SD1의 데이터의 전송 속도를 올리기 위한 설계의 용이화와 개발 비용의 저감을 도모할 수 있다.

또한, 메모리 카드 SD1가 PCIe 규격에서의 통신을 서포트함으로써, PCIe 규격의 데이터 링크층에 NVMe(Non Volatile Memory express)를 채용할 수 있다. 이 때문에, 데이터 전송 시의 오버헤드를 저감시킬 수 있어, 데이터 전송 효율을 향상시킬 수 있다.

(제2 실시형태)

도 2는 제2 실시형태에 따른 메모리 카드의 개략 구성을 도시하는 평면도이다.

도 2에 있어서, 메모리 카드 SD2의 카드면 상에는 로우 R1∼R4가 마련되어 있다. 로우 R1, R2에는 단자군 PA1, PA2이 각각 마련되어 있다. 로우 R1, R2는 도 1의 메모리 카드 SD1와 같은 식으로 이용할 수 있다. 예컨대 로우 R2로 UHS-II를 서포트하고, 로우 R3, R4로 PCIe 규격을 서포트할 수 있다.

로우 R3, R4에는 단자군 PA3, PA4이 각각 마련되어 있다. 로우 R3는, 단자군 PA3의 단자를 가로 방향으로 나란히 배치하는 영역을 지정할 수 있다. 로우 R4는, 단자군 PA4의 단자를 가로 방향으로 나란히 배치하는 영역을 지정할 수 있다. 이 메모리 카드 SD2의 폼 팩터는 microSD 카드에 대응시킬 수 있다. 또한, 메모리 카드 SD2에 로우 R3, R4가 마련되어 있는 경우, 로우 R2는 옵션으로 할 수 있다(하지 않아도 된다).

도 2에서 로우 R3, R4는 2단으로 구성한 예이지만, 각 로우는 1 레인의 구성에 필요한 단자의 모음을 나타내며, 메모리 카드 상의 단자 배치를 제한하는 것은 아니다. 예컨대 2단의 패드를 「staggered pattern」으로 배치하여도 좋고, 또한 로우 R3, R4를 1열로 하여 「コ자형」으로 나란히 배치하여도 좋다.

단자군 PA3, PA4의 각 단자의 면적은 단자군 PA1, PA2의 각 단자의 면적보다도 작게 할 수 있다. 커넥터의 컨택트 방식에 따라서는 단자군 PA3, PA4의 각 단자의 형상은 서로 같게 할 수 있다. 여기서, 단자군 PA3, PA4의 각 단자의 면적을 작게 함으로써, 기생 용량을 저감하는 것이 가능하게 됨과 더불어, 단자에 컨택트를 잡았을 때의 스터브(stub)을 작게 할 수 있어, 주파수 특성을 향상시킬 수 있다. 또한, 여기서 말하는 스터브란, 메모리 카드 SD2의 단자에 컨택트를 잡았을 때, 커넥터 핀과 접촉하지 않는 부분으로 할 수 있는 단자의 자투리를 말한다. 또한, 단자군 PA3, PA4의 각 단자의 형상을 서로 같게 함으로써, 레인을 구성하는 차동 신호의 전기적 특성의 대칭성을 향상시킬 수 있다.

각 로우 R3, R4에는, PCIe 규격에서의 통신에 이용되는 신호가 할당된다. 로우 R3의 단자군 PA3에는, 송신 차동 신호 TX0P, TX0N, 수신 차동 신호 RX0P, RX0N가 할당된다. 로우 R4의 단자군 PA4에는, 송신 차동 신호 TX1P, TX1N, 수신 차동 신호 RX1P, RX1N가 할당된다.

여기서, 하나의 로우는 PCIe 규격의 1 레인을 구성할 수 있다. 이 때문에, PCIe 규격에서의 통신에 이용되는 신호가 로우 R3, R4에 할당됨으로써, PCIe 규격의 2 레인을 구성할 수 있어, PCIe 규격에서의 통신에 이용되는 신호가 하나의 로우에 할당되는 방법과 비교하여 데이터 전송 속도를 2배로 향상시킬 수 있다.

2개의 로우 R3, R4를 이용하여 PCIe 규격으로 통신을 행하는 경우에도, PCIe 규격에서의 통신의 제어에 이용되는 제어 신호가 로우 R1에 할당된다. 이때, 로우 R1에 할당된 제어 신호는 2개의 로우 R3, R4에서 공용할 수 있다.

로우 R3에 있어서, 단자군 PA3의 하나의 단자에는 전원 단자 VDD3가 할당된다. 로우 R3의 전원 단자 VDD3에는 전원 전압 VDD3을 공급할 수 있다. 단자군 PA3의 전원 단자 VDD3는 로우 R3, R4에서 공용할 수 있다. 메모리 카드 SD2가 SD 규격에 대응한 제1 모드로 통신하는지, PCIe 규격에 대응한 제2 모드로 통신하는지를 판별할 수 있도록 하기 위해서 전원 전압 VDD3을 이용할 수 있다.

또한, 각 로우 R3, R4에 있어서, 차동 신호가 할당된 단자가 사이에 끼워지도록 그라운드 전위의 GND 단자가 각각 할당된다. 예컨대 로우 R3에 있어서, 우측에서부터 2번째, 3번째, 6번째, 7번째의 단자에 수신 차동 신호 RX0N, RX0P, TX0N, TX0P가 할당된다. 이때, 로우 R3의 우측에서부터 1번째, 4번째, 5번째, 8번째의 단자에 그라운드 전위 GND가 할당된다.

단, 메모리 카드는, 도 2에 도시하는 구성에 대하여, 차동 신호 단자를 둘러싸는 2개의 GND 단자의 한쪽의 GND 단자 대신에 전원 단자를 배치한 도 3에 도시하는 구성이라도 좋다. 전원 단자는 안정적인 전원에 대응한 전원 단자를 채용할 수 있다. 도 3은 제2 실시형태에 따른 메모리 카드의 다른 개략 구성을 도시하는 평면도이다.

여기서, 차동 신호가 할당된 단자를 사이에 두는 단자에 그라운드 전위 GND가 할당됨으로써, 차동 신호마다 리턴 패스를 확보할 수 있어, 차동 신호 사이의 상호 간섭을 저감할 수 있다.

또한, 도 2 또는 도 3의 예에서는, 차동 신호마다 독립적으로 그라운드 전위 GND가 할당되는 방법에 관해서 설명했지만, 차동 신호 사이의 상호 간섭에 대하여 충분한 노이즈 마진이 있는 경우는, 그라운드 전위 GND가 할당된 상호 인접하는 단자는 공통화하도록 하여도 좋다. 예컨대 로우 R3에 있어서, 그라운드 전위 GND를 할당받은 우측에서부터 4번째 및 5번째의 단자 중 어느 하나의 단자는 없어도 된다. 이에 따라, 각 로우 R3, R4에 마련되는 단자수를 줄일 수 있어, 메모리 카드 SD2의 하나의 로우에 배치할 수 있는 단자수에 제한이 있는 경우에도, 그 제한에 용이하게 대응할 수 있다.

또한, 도 2 또는 도 3의 예에서는, 메모리 카드 SD2에 로우 R3, R4를 마련하는 방법에 관해서 설명했지만, 로우 R4는 생략하도록 하여도 좋다.

더구나, 도 2 또는 도 3의 예에서는, 로우 R1, R2 외에 2개의 로우 R3, R4를 마련하는 방법에 관해서 설명했지만, 로우 R1, R2 외에 3 이상의 로우를 마련하도록 하여도 좋다. 예컨대 로우 R5, R6를 더 추가하여도 좋다. 여기서, 메모리 카드 SD2가 PCIe 규격에서의 통신을 서포트함으로써, 로우수를 증대시켜 레인수를 증대시킬 수 있어, 데이터 전송 속도의 증대에 용이하게 대응할 수 있다.

즉, 메모리 카드의 카드면 상에 N(N은 2 이상의 정수)개의 로우를 마련할 수 있다. 그리고, 제1 로우에서는 SD 규격에 대응한 제1 모드로 데이터 통신하고, 제2로우에서부터 제N 로우에서는 PCIe 규격으로 데이터 통신할 수 있다. 제2 로우는 PCIe 레인으로서 할당하여도 좋지만, 패드의 형상이 제3 로우 이후와 다르기 때문에 사용하지 않아도 된다. PCIe 레인의 수를 X라고 하면, PCIe 규격에서는 X 레인을 이용하여 데이터 통신할 수 있으며, 예컨대 PCIe 3.0 규격의 최대 전송 속도는 X×2 G바이트/초(양방향)를 달성할 수 있다.

(제3 실시형태)

도 4a는 제3 실시형태에 따른 메모리 카드의 개략 구성을 도시하는 평면도이다.

micro SD 폼 팩터에 있어서는, 로우 R2가 있는 경우와 없는 경우, 로우 R3, R4가 있는 경우와 없는 경우의 3가지의 조합이 있다.

(1) 로우 R2 있음, 로우 R3, R4 없음의 경우(도 1의 케이스)

로우 R2에는 UHS-II의 차동 신호, 또는 PCIe 규격의 차동 신호 1 레인이 할당된다. 초기화 시에 어느 쪽을 서포트하고 있는지가 식별된다(양쪽 서포트하여도 좋다). 또한, 로우 R2에 전원 단자 VDD3가 있는 경우와 없는 경우의 조합이 있고, 전원 단자 VDD3가 있는 경우는 1.2 V가 인가된다. 전원 단자 VDD3가 없는 경우는 전원 단자 VDD2가 사용되고, 전원 단자 VDD2에는 1.8 V 또는 1.2 V가 인가된다.

(2) 로우 R2 없음, 로우 R3, R4 있음의 경우(도 4a의 케이스)

로우 R3, R4는, PCIe 규격의 차동 신호 2 레인이 할당된다. 전원 전압 VDD3은 로우 R3에 있다. UHS-II는 서포트할 수 없다.

(3) 로우 R2 있음, 로우 R3, R4 있음의 경우(도 2의 케이스)

로우 R2에는 UHS-II의 차동 신호, 로우 R3, R4는 PCIe 규격의 차동 신호 2 레인이 할당된다. 또한, 로우 R2에 전원 단자 VDD3가 있는 경우와 없는 경우의 조합이 있고, 전원 단자 VDD3가 있는 경우는 1.2 V가 인가된다. 전원 단자 VDD3가 없는 경우는, 전원 단자 VDD2가 사용되거나 로우 R3의 전원 단자 VDD3를 이용하여도 좋다. 전원 단자 VDD2를 사용하는 경우는 1.8 V 또는 1.2 V가 인가된다. 또한, PCIe 규격에 대응한 제2 모드일 때에, 로우 R2는 다른 용도의 인터페이스로서 사용할 수 있다.

메모리 카드 SD3의 로우 R1, R3, R4는, 도 2의 메모리 카드 SD2의 로우 R1, R3, R4와 같은 식으로 이용할 수 있다.

여기서, 메모리 카드 SD2의 로우 R2를 제거함으로써, 메모리 카드 SD3의 카드면 상의 빈 공간을 늘릴 수 있다. 예컨대 방열을 위한 접촉 영역에 이용할 수 있다.

(제4 실시형태)

도 4c는 제4 실시형태에 따른 메모리 카드의 개략 구성을 도시하는 평면도이다.

도 4c에 있어서, 메모리 카드 SD5의 카드면 상에는 로우 R1, R3, R4가 마련되어 있다. 로우 R1에는 단자군 PC1이 마련되어 있다. 로우 R1에는, SD 규격에 대응한 제1 모드에서의 통신에 이용되는 신호가 할당된다. 이때, 로우 R1에 있어서, 단자 4에는 전원 VDD, 단자 3, 6에는 그라운드 전위 VSS, 단자 2에는 커맨드 CMD, 단자 5에는 클록 CLK, 단자 1, 9, 8, 7에는 데이터 DAT[3:0]가 할당된다.

로우 R3, R4에는 단자군 PC3, PC4이 각각 마련되며, 2 레인 구성으로 할 수 있다. 이 메모리 카드 SD5의 폼 팩터는 표준 사이즈의 SD 카드에 대응시킬 수 있다. 이때, 메모리 카드 SD5의 세로의 치수 A2는 32 mm, 가로의 치수 B2는 24 mm, 두께는 2.1 mm로 설정할 수 있다.

메모리 카드 SD5의 로우 R1, R3/R4는 메모리 카드 SD2의 로우 R1, R3, R4와 같은 식으로 이용할 수 있다. 이에 따라, 메모리 카드 SD5의 폼 팩터가 표준 사이즈의 SD 카드에 대응하고 있는 경우에도, PCIe 규격에 대응한 제2 모드에서의 통신을 서포트할 수 있어, 데이터의 전송 속도를 올릴 수 있다.

(제5 실시형태)

도 4b는 제5 실시형태에 따른 메모리 카드의 개략 구성을 도시하는 평면도이다.

도 4b에 있어서, 메모리 카드 SD4의 카드면 상에는 로우 R1, R3, R4가 마련되어 있다. 로우 R1에는 단자군 PB1이 마련되어 있다. 로우 R1에는, SD 규격에 대응한 제1 모드에서의 통신에 이용되는 신호가 할당된다. 도 4b의 단자군 PB1은 도 4a의 단자군 PA1과 동일한 형상인 경우의 예를 도시하고 있지만, 단자군 PB1의 형상은, 로우 R3, R4의 단자 형상과 같거나 또는 유사한 작은 패드 형상으로 하여도 좋다. 어댑터를 사용함으로써, 도 4c의 폼 팩터로 변환하면 호환성을 유지하도록 만들 수 있다.

로우 R3, R4에는 단자군 PB3, PB4이 각각 마련되어 있다. 이 메모리 카드 SD4의 폼 팩터는 micro SD 카드에 대응한 폼 팩터를 체적적으로 포함하고, 표준 사이즈의 SD 카드에 대응한 폼 팩터에 체적적으로 포함될 수 있다. 이때, 메모리 카드 SD4의 세로의 치수 A3는 16 mm∼20 mm의 범위, 가로의 치수 B3는 12 mm∼16 mm의 범위, 두께는 1.4 mm∼1.6 mm의 범위로 설정할 수 있다.

여기서, 메모리 카드 SD4의 폼 팩터는, micro SD 카드에 대응한 폼 팩터를 체적적으로 포함함으로써, NAND 플래시 메모리의 칩 사이즈가 커진 경우에 있어서도, NAND 플래시 메모리를 메모리 카드 SD4에 수납할 수 있어, NAND 플래시 메모리의 기억 용량의 증대에 대응시킬 수 있다.

또한, 메모리 카드 SD4의 폼 팩터는, 표준 사이즈의 SD 카드에 대응한 폼 팩터에 체적적으로 포함됨으로써, 메모리 카드 SD4의 사이즈가 커지는 것을 억제할 수 있다. 이 때문에, 메모리 카드 SD4의 컴팩트성을 확보할 수 있어, 스마트폰 등의 휴대 단말이나 디지털 카메라 등의 휴대 기기 등에 이용할 수 있다.

메모리 카드 SD4의 로우 R1, R3, R4는, 메모리 카드 SD5의 로우 R1, R3, R4와 같은 식으로, 메모리 카드 SD3의 로우 R1, R3, R4와 같은 식으로 이용할 수 있다. 이에 따라, 메모리 카드 SD4의 폼 팩터가 micro SD 카드의 폼 팩터 및 표준 사이즈의 SD 카드의 폼 팩터와 다른 경우에도, PCIe 규격에서의 통신을 서포트할 수 있어, 폼 팩터의 차이에 상관없이 메모리 영역을 액세스할 수 있다.

또한, 메모리 카드 SD2∼SD5에 있어서, 로우 R3, R4에 배치되는 단자의 치수, 형상 및 배치 간격은 공통화할 수 있다. 이에 따라, 로우 R3, R4에 배치되는 단자와 컨택트를 잡는 커넥터를 메모리 카드 SD2∼SD5 사이에서 공통화할 수 있다.

(제6 실시형태)

도 5는 제6 실시형태에 따른 메모리 카드의 개략 구성을 도시하는 블록도이다. 또한, 도 5의 구성은 도 1, 도 2 및 도 4a∼도 4c의 어느 메모리 카드 SD1∼SD5에나 이용할 수 있다. 이하의 설명에서는, 도 5의 구성이 도 2의 메모리 카드 SD2에 적용된 경우를 예로 든다.

도 5에 있어서, 메모리 카드 SD2에는, 레귤레이터(11, 12), 컴퍼레이터(13), 카드 컨트롤러(14), 메모리 인터페이스 회로(15) 및 메모리(16)가 마련되어 있다. 메모리(16)는 NAND 플래시 메모리를 이용할 수 있다. 카드 컨트롤러(14)는, 메모리(16)에의 리드/라이트 제어 및 외부와의 통신 제어 등을 행할 수 있다. 이 통신 제어에는, SD 규격에 대응한 제1 모드에 대응한 프로토콜 제어 및 lPCIe 규격에 대응한 프로토콜 제어를 포함할 수 있다. 카드 컨트롤러(14)에는, IO 셀(17), 물리층 인터페이스(18) 및 카드 인터페이스 회로(19)가 마련되어 있다.

IO 셀(17)은 싱글 엔드 신호에 대응할 수 있다. IO 셀(17)은 로우 R1에 할당된 신호에 대응할 수 있다. IO 셀(17)에는 입력 버퍼 V1, V3 및 출력 버퍼 V2가 마련되어 있다. 입력 버퍼 V1에는 클록 CLK을 입력할 수 있다. 입력 버퍼 V3에는 커맨드 CMD 및 데이터 DAT[3:0]를 입력할 수 있다. 출력 버퍼 V2는 커맨드 CMD에 대한 응답 및 데이터 DAT[3:0]를 출력할 수 있다. 입력 버퍼 V3 및 출력 버퍼 V2는 커맨드 CMD 및 데이터 DAT[3:0]마다 마련할 수 있다.

물리층 인터페이스(18)는 차동 신호에 대응할 수 있다. 물리층 인터페이스(18)는 로우 R2, R3, R4에 할당된 신호에 대응할 수 있다. 물리층 인터페이스(18)에는 리시버 RE 및 트랜스미터 TR가 마련되어 있다. 리시버 RE에는, 로우 R2, R3의 수신 차동 신호 RX0P, RX0N 및 로우 R4의 수신 차동 신호 RX1P, RX1N를 입력할 수 있다. 트랜스미터 TR는, 로우 R2, R3의 송신 차동 신호 TX0P, TX0N 및 로우 R4의 송신 차동 신호 TX1P, TX1N를 출력할 수 있다. 리시버 RE 및 트랜스미터 TR는 로우 R2, R3, R4마다 마련할 수 있다. 로우 R2에서는, UHS-II 규격에 대응한 제2 모드라도 PCIe 규격에 대응한 제2 모드라도, 물리층 인터페이스(18)는 동일한 구성을 취할 수 있다.

IO 셀(17) 및 물리층 인터페이스(18)는 카드 인터페이스 회로(19)에 접속되어 있다. 카드 컨트롤러(14)는 메모리 인터페이스 회로(15)를 통해 메모리(16)에 접속되어 있다. 메모리 카드 SD2에 PCIe 규격을 서포트하게 하기 위해서, 카드 컨트롤러(14)에는, PCIe 규격의 물리층 인터페이스(18) 외에, PCIe 규격의 데이터 링크층 및 트랜잭션층을 마련할 수 있다. 물리층 인터페이스(18)는, 시리얼/패럴렐 변환, 패럴렐/시리얼 변환 및 데이터의 심벌화 등을 행할 수 있다. 이 심벌화는, 데이터의 0 또는 1이 연속될 때에, 동일한 값의 연속 횟수를 소정치 이하로 억제하는 처리이다. 이 심벌화에 의해, 데이터 전송 시의 전압 레벨의 편차를 억제할 수 있다. 또한, 특정 주파수의 고조파가 커지지 않는 심볼을 이용함으로써 EMI(Electro Magnetic Interference)를 억제할 수도 있다.

또한, PCIe 규격의 트랜잭션층에서는, 데이터를 패킷화하거나 패킷의 헤더에 커맨드 등을 부가하거나 할 수 있다. PCIe 규격의 데이터 링크층에서는, 트랜잭션층으로부터 수취한 패킷에 시퀀스 번호를 부가하거나 CRC(Cyclic Redundancy Check) 부호를 부가하거나 할 수 있다. 시퀀스 번호는 패킷의 송달 확인 등에 이용할 수 있다.

전원 전압 VDD1은 레귤레이터(11), 카드 컨트롤러(14), 메모리 인터페이스 회로(15) 및 메모리(16)에 공급된다. 레귤레이터(11)에 공급된 전원 전압 VDD1은 전원 전압 VDDL으로 변환되어, 카드 컨트롤러(14) 및 메모리 인터페이스 회로(15)에 공급된다. 전원 전압 VDDL은 카드 컨트롤러의 테크놀러지에 맞춰 결정된다. 메모리 인터페이스 회로(15)는, 카드 컨트롤러(14)의 인터페이스 전압과 메모리(16)의 인터페이스 전압이 다른 경우, 레벨 시프터 회로이다.

SD 규격에 대응한 제1 모드(DS, HS 또는 UHS-I)의 경우, 전원 전압 VDD1만으로 동작 가능하게 구성된다. UHS-7 모드의 경우, 카드 컨트롤러(14) 및 메모리 인터페이스 회로(15)는 전원 전압 VDDL을 1.8 V로 하여 이용할 수 있다. 이때, IO 셀(17)에서는, 전원 전압 VDD1, VDDL에 따라서 출력 신호 전압 및 입력 스레숄드를 전환할 수 있다. 전압 VDD2은 옵션으로 공급할 수 있다.

전원 전압 VDD3은 레귤레이터(12) 및 컴퍼레이터(13)에 공급된다. 레귤레이터(12)에 공급된 전원 전압 VDD3은, 물리층 인터페이스(18)를 동작시키는 데 필요한 전원 전압 VDDPHY으로 변환되어, 물리층 인터페이스(18)에 공급된다.

컴퍼레이터(13)에 공급된 전원 전압 VDD3은 기준 전압과 비교된다. 그리고, 그 비교 결과에 기초하여 전원 전압 VDD3의 인가가 검출되고, 그 검출 신호 VDD3SP가 카드 컨트롤러(14)에 출력된다.

도시하지는 않지만, 전원 전압 VDD2을 사용했을 때도 마찬가지로 전원 전압 VDD2은 레귤레이터(12) 및 컴퍼레이터(13)에 공급되어, 물리층 인터페이스(18)를 동작시키는 데 필요한 전원 전압 VDDPHY으로 변환되고, 물리층 인터페이스(18)에 공급되어, 검출 신호 VDD3SP가 카드 컨트롤러(14)에 출력된다.

컴퍼레이터(13)에 의해서 전원 전압 VDD3의 인가가 검출되지 않는 경우, 메모리 카드 SD2에서는 SD 규격에 대응한 제1 모드로 통신이 이루어진다. 이때, 호스트 기기로부터 메모리 카드 SD2에 송신된 클록 CLK은 입력 버퍼 V1를 통해 카드 인터페이스 회로(19)에 송신된다. 호스트 기기로부터 메모리 카드 SD2에 송신된 커맨드 CMD 및 데이터 DAT[3:0]는 입력 버퍼 V3를 통해 카드 인터페이스 회로(19)에 송신된다. 카드 인터페이스 회로(19)로부터 송신된 커맨드 CMD에 대한 응답 및 데이터 DAT[3:0]는 출력 버퍼 V2를 통해 호스트 기기에 송신된다.

컴퍼레이터(13)에 의해서 전원 전압 VDD2 또는 전원 전압 VDD3의 인가가 검출된 경우, 메모리 카드 SD2에서는 PCIe 규격에 대응한 제2 모드로 통신이 이루어진다. 이때, 메모리 카드 SD2에서는, 로우 R3, R4를 통해 데이터 통신을 행하고, 로우 R1를 통해 제어 신호의 통신을 행할 수 있다. 제어 신호는, 레퍼런스 차동 클록 신호 REFCLKp/n, 리셋 신호 PERST, 파워 매니지먼트 제어 신호 CLKREQ 및 웨이크업 신호 PEWAKE가, 로우 R1의 커맨드 CMD 및 데이터 DAT[3:0] 대신에 할당된다. 단, 웨이크업 신호 PEWAKE의 실장은 필수는 아니다.

호스트 기기로부터 메모리 카드 SD2에 시리얼의 수신 차동 신호 RX0P, RX0N, RX1P, RX1N가 송신되면, 리시버 RE에서 패럴렐 데이터의 수신 신호 Rx로 변환되어, 카드 인터페이스 회로(19)에 송신된다. 카드 인터페이스 회로(19)로부터 트랜스미터 TR에 패럴렐 데이터의 송신 신호 Tx가 송신되면, 그 송신 신호 Tx가 시리얼의 송신 차동 신호 TX0P, TX0N, TX1P, TX1N로 변환되어, 호스트 기기에 송신된다.

(제7 실시형태)

도 6은 제7 실시형태에 따른 메모리 카드가 장착된 호스트 기기의 개략 구성을 도시하는 블록도이다.

도 6에 있어서, 호스트 기기에는, 시스템 컨트롤러(21) 및 시스템 메모리(27)가 마련되어 있다. 시스템 컨트롤러(21)에는, 루트 콤플렉스(22), SD 호스트 컨트롤러(23), 제1 로우 스위치(24), 커넥터(25) 및 메모리 컨트롤러(26)가 마련되어 있다. 메모리 컨트롤러(26)는 시스템 메모리(27)에 접속되어 있다.

루트 콤플렉스(22)는, 복수의 PCIe 레인의 조정에 의해 시스템 메모리의 액세스 제어를 행할 수 있다. 또한, PCIe 레인에 접속되는 디바이스와 시스템 메모리 사이의 데이터 전송을 조정할 수 있다. 루트 콤플렉스(22)가 복수의 PCIe 레인을 갖는 경우, 복수의 PCIe 디바이스(메모리 카드를 포함한다)와 스타 접속할 수 있다. 하나의 디바이스에 복수 레인을 할당할 수도 있다. SD 호스트 컨트롤러(23)는 메모리 카드 SD2를 SD 규격에 대응한 제1 모드로 제어하는 경우에 이용할 수 있다. 제1 로우 스위치(24)는, 선택 신호 R1SEL에 기초하여 로우 R1를 SD 규격에 대응한 제1 모드에서의 통신에 이용하는지, PCIe 규격에 대응한 제2 모드에서의 통신에 이용하는지를 전환할 수 있다.

커넥터(25)는 메모리 카드 SD2와 컨택트를 잡을 수 있다. 이때, 커넥터(25)의 폼 팩터는 micro SD 카드에 대응시킬 수 있다. 커넥터(25)에는, 메모리 카드 SD2와 컨택트를 잡기 위해서, 메모리 카드 SD2의 카드 단자군에 대응한 커넥터 컨택트 단자군을 마련할 수 있다. 메모리 카드 SD2의 카드 단자군은 도 2의 단자군 PA1∼PA4이다. 또한, 커넥터(25)는 호스트 컨트롤러와 접속하기 위한 커넥터 단자군이 있다. 또한 이하의 설명에서는, 메모리 카드에 마련된 단자군과 커넥터에 마련된 단자군과 구별하기 위해서, 메모리 카드에 마련된 단자군을 카드 단자군, 커넥터에 마련된 단자군을 커넥터 단자군이라고 하는 경우가 있다.

커넥터(25)에는 전원 전압 VDD3이 인가되고, 전원 전압 VDD3이 인가되지 않는 경우, 전원 전압 VDD2이 인가된다. 메모리 컨트롤러(26)는 시스템 메모리(27)의 동작을 제어할 수 있다.

루트 콤플렉스(22)에는 물리층 인터페이스(22A, 22C, 22E) 및 IO 셀(22B, 22D, 22F)이 마련되어 있다. 각 물리층 인터페이스(22A, 22C, 22E)는 PCIe 규격의 차동 신호 인터페이스이고, IO 셀(22B, 22D, 22F)은 PCIe 규격의 싱글 엔드 신호와 차동 기준 클록의 인터페이스이다.

물리층 인터페이스(22A) 및 IO 셀(22B)은 SD 호스트 컨트롤러(23)에 접속되어 있다. 이때, 루트 콤플렉스(22)는, 차동 신호 DS1 및 제어 신호 CS1를 이용하여 SD 호스트 컨트롤러(23)와 통신할 수 있다. 물리층 인터페이스(22C)는 커넥터(25)에 접속되어 있다. IO 셀(22D)은 제1 로우 스위치(24)에 접속되어 있다. 물리층 인터페이스(22E) 및 IO 셀(22F)은 M.2 슬롯에 접속되어 있다. M.2는 SATA(Serial Advanced Technology Attachment) 및 PCIe 규격을 서포트하며, 다양한 PCIe 디바이스를 접속할 수 있다. SD 호스트 컨트롤러(23)는 제1 로우 스위치(24)를 통해 커넥터(25)에 접속되어 있다.

선택 신호 R1SEL로 SD 규격에 대응한 제1 모드에서의 통신이 선택된 경우, 제1 로우 스위치(24)에 의해서 메모리 카드 SD2의 로우 R1가 SD 호스트 컨트롤러(23) 측으로 전환된다. 그리고, SD 호스트 컨트롤러(23)로부터 출력된 SD 버스 신호 BS가 로우 R1에 할당되고, SD 호스트 컨트롤러(23)와 메모리 카드 SD2 사이는 SD 규격에 대응한 제1 모드로 통신이 이루어진다. SD 버스 신호 BS는 커맨드 CMD, 클록 CLK 및 데이터 DAT[3:0]를 포함할 수 있다.

선택 신호 R1SEL로 PCIe 규격에 대응한 제2 모드에서의 통신이 선택된 경우, 제1 로우 스위치(24)에 의해서 메모리 카드 SD2의 로우 R1가 IO 셀(22D) 측으로 전환된다. 그리고, 제어 신호 CS2가 로우 R1에 할당된다. 이 제어 신호 CS2에는, 레퍼런스 차동 클록 신호 REFCLKp/n, 리셋 신호 PERST, 파워 매니지먼트 제어 신호 CLKREQ를 포함할 수 있다. 또한, 이 제어 신호 CS2에는 추가로 웨이크업 신호 PEWAKE를 포함하게 하여도 좋다.

또한, 물리층 인터페이스(22C)와 메모리 카드 SD2의 로우 R3, R4의 사이에서 차동 신호 DS2가 송수신된다. 이 차동 신호 DS2는 수신 차동 신호 RX0P, RX0N, RX1P, RX1N 및 송신 차동 신호 TX0P, TX0N, TX1P, TX1N를 포함할 수 있다. 이에 따라, 루트 콤플렉스(22)와 메모리 카드 SD2 사이는 PCIe 규격에 대응한 제2 모드로 통신을 행할 수 있다.

선택 신호 R1SEL의 설정 방법으로서는, 전원 전압 VDD2 또는 전원 전압 VDD3이 인가되었는지 여부로 설정할 수 있다. 전원 전압 VDD2 또는 전원 전압 VDD3의 변화점(off에서 on, on에서 off)을 검출함으로써 초기화 중의 상태를 제어할 수 있다. 혹은, 시스템 컨트롤러(21) 등에 레지스터를 마련하고, 이 레지스터에 저장된 값에 기초하여 선택 신호 R1SEL를 설정하도록 하여도 좋다. 레지스터에 저장된 값에 기초하여 선택 신호 R1SEL를 설정함으로써, 전원 전압 VDD3이 사용되는지 여부에 상관없이, SD 규격에 대응한 제1 모드에서의 통신과 PCIe 규격에 대응한 제2 모드에서의 통신을 전환할 수 있다.

또한, 도 6의 실시형태에서는 메모리 카드 SD2를 장착할 수 있는 커넥터(25)를 호스트 기기에 실장한 구성을 나타냈지만, 메모리 카드 SD1, SD3∼SD5를 장착할 수 있는 커넥터를 호스트 기기에 실장하도록 하여도 좋다. 메모리 카드 SD1, SD3를 장착할 수 있는 커넥터의 폼 팩터는 micro SD 카드에 대응시킬 수 있다. 메모리 카드 SD4를 장착할 수 있는 커넥터의 폼 팩터는, micro SD 카드에 대응한 폼 팩터를 포함하고, 표준 사이즈의 SD 카드에 대응한 폼 팩터에 포함될 수 있다. 메모리 카드 SD5를 장착할 수 있는 커넥터의 폼 팩터는, 표준 사이즈의 SD 카드에 대응시킬 수 있으며, micro SD 카드에 대응한 폼 팩터와 카드 SD4의 폼 팩터를 포함한다.

(제8 실시형태)

도 7은 제8 실시형태에 따른 메모리 카드가 장착된 인터페이스 카드의 개략 구성을 도시하는 블록도이다.

도 7에 있어서, 인터페이스 카드(31)에는, 브릿지(32), SD 호스트 컨트롤러(33), 제1 로우 스위치(34) 및 커넥터(35)가 마련되어 있다.

브릿지(32)는, PCIe 슬롯 또는 M.2 슬롯에 인터페이스 카드(31)를 장착함으로써 PCIe 규격에 대응한 제2 모드에서의 통신으로 이행시킬 수 있다. SD 호스트 컨트롤러(33), 제1 로우 스위치(34) 및 커넥터(35)는, 도 6의 SD 호스트 컨트롤러(23), 제1 로우 스위치(24) 및 커넥터(25)와 같은 식으로 구성할 수 있다.

브릿지(32)에는, 물리층 인터페이스(32A, 32C) 및 IO 셀(32B, 32D)이 마련되어 있다. 각 물리층 인터페이스(32A, 32C)는, PCIe 규격의 차동 신호를 인터페이스할 수 있다. IO 셀(32B, 32D)은, PCIe 규격의 싱글 엔드 신호와 차동 기준 클록을 인터페이스할 수 있다.

물리층 인터페이스(32A) 및 IO 셀(32B)은 SD 호스트 컨트롤러(33)에 접속되어 있다. 이때, 브릿지(32)는, 차동 신호 DS1 및 제어 신호 CS1를 이용하여 SD 호스트 컨트롤러(33)와 통신할 수 있다. 물리층 인터페이스(32C)는 커넥터(35)에 접속되어 있다. IO 셀(32D)은 제1 로우 스위치(34)에 접속되어 있다.

선택 신호 R1SEL로 SD 규격에 대응한 제1 모드에서의 통신이 선택된 경우, 제1 로우 스위치(34)에 의해서 메모리 카드 SD2의 로우 R1가 SD 호스트 컨트롤러(33) 측으로 전환된다. 그리고, SD 호스트 컨트롤러(33)로부터 출력된 SD 버스 신호 BS가 로우 R1에 할당되고, SD 호스트 컨트롤러(33)와 메모리 카드 SD2 사이는 SD 규격에 대응한 제1 모드로 통신이 이루어진다.

선택 신호 R1SEL로 PCIe 규격에 대응한 제2 모드에서의 통신이 선택된 경우, 제1 로우 스위치(34)에 의해서 메모리 카드 SD2의 로우 R1가 IO 셀(32D) 측으로 전환된다. 그리고, 제어 신호 CS2가 로우 R1에 할당된다. 또한, 물리층 인터페이스(32C)와 메모리 카드 SD2의 로우 R3, R4의 사이에서 차동 신호 DS2가 송수신된다. 그리고, 브릿지(32)와 메모리 카드 SD2 사이는 PCIe 규격에 대응한 제2 모드로 통신이 이루어진다.

(제9 실시형태)

도 8은 제9 실시형태에 따른 메모리 카드의 버스 모드 설정 시의 호스트 기기의 동작을 도시하는 흐름도이다. 또한, 이 메모리 카드의 버스 모드의 설정 방법은, 도 1, 도 2 및 도 4a∼도 4c의 어느 메모리 카드 SD1∼SD5에나 이용할 수 있다.

도 8에 있어서, 호스트 기기는 메모리 카드에 전원 전압 VDD1, 전원 전압 VDD3을 공급한다(S1). 전원 전압 VDD1은 메모리 카드의 로우 R1의 전원 단자 VDD에 공급할 수 있다. 도 1에 도시하는 것과 같이, 메모리 카드에 로우 R1, R2밖에 없는 경우, 전원 전압 VDD3은, 메모리 카드의 로우 R2의 전원 단자 VDD3, 또는 전원 단자 VDD3가 없으면 전원 단자 VDD2에 공급할 수 있다. 도 2 또는 도 4a∼도 4c에 도시하는 것과 같이, 메모리 카드에 로우 R3가 있는 경우, 전원 전압 VDD3은 메모리 카드의 로우 R3의 전원 단자 VDD3에 공급할 수 있다.

또한, 도시하지 않지만, 전원 전압 VDD3을 서포트하지 않는 경우는, 대신에 전원 전압 VDD2을 전원 단자 VDD2에 공급한다.

이때, 호스트 기기는, 송신 차동 신호 TX0P, TX0N, TX1P, TX1N가 할당된 로우 R3, R4의 단자의 전압의 수직상승 시간을 감시함으로써 카드가 장착되어 있는지 검출할 수 있다. 호스트 기기와 카드 사이는 AC 커플링 콘덴서에 의해 접속되지만, 카드가 장착되어 있는 경우만 콘덴서에 충전 전류가 흐른다. 이 때문에, 호스트 기기에 메모리 카드가 장착되어 있는 경우는, 호스트 기기에 메모리 카드가 장착되어 있지 않은 경우와 비교하여, 수직상승 시간이 길어진다. 따라서, 이 수직상승 시간에 기초하여, 호스트 기기에 메모리 카드가 장착되어 있는지 여부를 판정할 수 있다. 복수 레인으로 구성되는 경우, 몇 레인이 통신에 사용 가능한지도 판정할 수 있다. 그리고, 호스트 기기에 메모리 카드가 장착되어 있는 경우, 호스트 기기는 메모리 카드와 통신을 시작할 수 있다.

이어서, 호스트 기기는 로우 R1를 제3 버스 모드로서 선택한다(S2). 제3 버스 모드는 PCIe 규격에 대응한 제2 모드에 의한 통신이다.

이어서, 호스트 기기는, 메모리 카드가 PCIe 규격을 서포트하고 있는지 여부를 식별하는 심볼을 로우 R2, R3 또는 R4에 송신한다(S3).

그리고, S3의 심볼에 대한 응답이 메모리 카드로부터 규정 시간 이내에 송신된 경우(S4의 Yes), 호스트 기기는 트레이닝 시퀀스를 실행한다(S5). 이 트레이닝 시퀀스에서는, 메모리 카드와 호스트 기기 양쪽이 서포트하는 최대 성능의 동작 주파수를 결정할 수 있다.

이어서, 호스트 기기는 메모리 카드와의 통신 방식을 제3 버스 모드로 설정한다(S6).

한편, S3의 심볼에 대한 응답이 규정 시간 이내에 메모리 카드로부터 송신되어 오지 않는 경우(S4의 No), 호스트 기기는 전원 전압 VDD3의 공급을 정지하고(S7), 메모리 카드에 전원 전압 VDD2을 공급한다(S8). 전원 전압 VDD2은 메모리 카드의 로우 R2의 전원 단자 VDD2에 공급할 수 있다.

이어서, 호스트 기기는, 로우 R1를 UHS-II 모드용의 제어 단자로서 선택한다(S9). 구체적으로는 2개의 단자에 차동 기준 클록이 할당된다.

이어서, 호스트 기기는, 메모리 카드가 UHS-II를 서포트하고 있는지 여부를 식별하는 심볼을 로우 R2에 송신한다(S10).

그리고, S10의 심볼에 대한 응답이 메모리 카드로부터 규정 시간 이내에 송신된 경우(S11의 Yes), 호스트 기기는 UHS-II 모드의 초기화를 실행한다(S12). 이 UHS-II 모드의 초기화에서는, 메모리 카드와 호스트 기기 양쪽이 서포트하는 최대 성능의 동작 주파수를 결정할 수 있다.

이어서, 호스트 기기는 메모리 카드와의 통신 방식을 제2 버스 모드로 설정한다(S13). 제2 버스 모드는 UHS-II에 의한 통신이다.

한편, S10의 심볼에 대한 응답이 규정 시간 이내에 메모리 카드로부터 송신되어 오지 않는 경우(S11의 No), 호스트 기기는 전원 전압 VDD2의 공급을 정지한다(S14). 여기서, 전원 전압 VDD2의 공급을 정지하는지 여부는 옵션으로 할 수 있다.

이어서, 호스트 기기는 로우 R1를 SD 규격에 대응한 제1 모드용의 신호 단자로서 선택한다(S15).

이어서, 호스트 기기는, SD 규격에 대응한 제1 모드의 초기화를 실행하는 커맨드를 로우 R1에 송신한다(S16).

그리고, S16의 커맨드에 대한 응답이 메모리 카드로부터 규정 시간 이내에 송신된 경우(S17의 Yes), 호스트 기기는 SD 규격에 대응한 제1 모드의 초기화를 실행한다(S18). 이 SD 규격에 대응한 제1 모드의 초기화에서는, 메모리 카드와 호스트 기기 양쪽이 서포트하는 최대 성능의 SD 버스 모드와 동작 주파수를 결정할 수 있다.

이어서, 호스트 기기는 메모리 카드와의 통신 방식을 제1 버스 모드로 설정한다(S19). 제1 버스 모드는 SD 규격에 대응한 제1 모드에 의한 통신이다.

한편, S16의 커맨드에 대한 응답이 규정 시간 이내에 메모리 카드로부터 송신되어 오지 않는 경우(S17의 No), 호스트 기기는, 에러 판정하여, SD 규격에 대응한 제1 모드의 초기화를 정지한다(S20). S20에는, SD 카드가 아닌 카드가 접속된 케이스도 포함된다.

예컨대, 도 1의 메모리 카드 SD1에 도 8의 처리가 적용되는 것으로 한다. 이때, 메모리 카드 SD1의 로우 R2의 전원 단자 VDD3에 전원 전압 VDD3이 공급된다(S1). 메모리 카드 SD1가 PCIe 규격을 서포트하고 있는 경우는, 메모리 카드 SD1의 로우 R2에 심볼이 송신되었을 때에(S3), 메모리 카드 SD1로부터의 응답이 있다(S4의 Yes). 이 때문에, 호스트 기기는, 메모리 카드 SD1와의 통신 방식을 PCIe 규격에 대응한 제2 모드로 설정한다(S6).

한편, 메모리 카드 SD1가 UHS-II를 서포트하고 있는 경우는, 메모리 카드 SD1의 로우 R2에 심볼이 송신되었을 때에(S3), 메모리 카드 SD1로부터의 응답이 없다(S4의 No). 이 때문에, 메모리 카드 SD1의 로우 R2의 전원 단자 VDD3의 전원 전압 VDD3이 정지되고(S7), 메모리 카드 SD1의 로우 R2의 전원 단자 VDD2에 전원 전압 VDD2이 공급된다(S8). 그리고, 메모리 카드 SD1의 로우 R2에 심볼이 송신되었을 때에(S10), 메모리 카드 SD1로부터의 응답이 있다(S11의 Yes). 이 때문에, 호스트 기기는 메모리 카드 SD1와의 통신 방식을 UHS-II로 설정한다(S13).

한편, 메모리 카드 SD1가 UHS-II도 서포트하고 있지 않는 경우는, 메모리 카드 SD1의 로우 R2에 심볼이 송신되었을 때에(S10), 메모리 카드 SD1로부터의 응답이 없다(S11의 No). 그리고, 메모리 카드 SD1의 로우 R1에 커맨드가 송신되었을 때에(S16), 메모리 카드 SD1로부터의 응답이 있으면, 호스트 기기는, 메모리 카드 SD1와의 통신 방식을 SD 규격에 대응한 제1 모드로 설정한다(S19).

그 밖의 예로서, 도 4a의 메모리 카드 SD3에 도 8의 처리가 적용되는 것으로 한다. 이때, 메모리 카드 SD3의 로우 R3의 전원 단자 VDD3에 전원 전압 VDD3이 공급된다(S1). 메모리 카드 SD3는 PCIe 규격을 서포트하고 있기 때문에, 메모리 카드 SD3의 로우 R3에 심볼이 송신되었을 때에(S3), 메모리 카드 SD3로부터의 응답이 있다(S4의 Yes). 이 때문에, 호스트 기기는, 메모리 카드 SD1와의 통신 방식을 PCIe 규격에 대응한 제2 모드로 설정한다(S6).

한편, 메모리 카드 SD3를 SD 규격에 대응한 제1 모드로 동작시키는 경우, S1에 있어서 메모리 카드 SD3의 로우 R3의 전원 단자 VDD3에 전원 전압 VDD3이 공급되지 않게 한다. 이때, 메모리 카드 SD3의 로우 R3에 심볼이 송신되었을 때에(S3), 메모리 카드 SD3로부터의 응답이 없다(S4의 No). 또한, 메모리 카드 SD3에는 로우 R2가 없기 때문에, 메모리 카드 SD3의 로우 R2에 심볼이 송신되었을 때에(S10), 메모리 카드 SD3로부터의 응답이 없다(S11의 No). 메모리 카드 SD3는 SD 규격을 서포트하고 있기 때문에, 메모리 카드 SD3의 로우 R1에 커맨드가 송신되었을 때에(S16), 메모리 카드 SD3로부터의 응답이 있다(S17의 Yes). 이 때문에, 호스트 기기는, 메모리 카드 SD3와의 통신 방식을 SD 규격에 대응한 제1 모드로 설정한다(S19).

(제10 실시형태)

도 9는 제10 실시형태에 따른 메모리 카드에 접속되는 차동 전송로에 있어서의 AC 커플링 콘덴서의 실장 방법을 도시하는 블록도이다.

도 9에 있어서, 호스트 기기에는, 시스템 보드(81) 및 시스템 컨트롤러(83)가 마련되어 있다. 시스템 보드(81)에는 커넥터(82) 및 물리층 인터페이스(84)가 마련되어 있다. 물리층 인터페이스(84)에는 리시버 RE1 및 트랜스미터 TR1가 마련되어 있다. 리시버 RE1에는, 메모리 카드 SD1의 로우 R2로부터 송신되는 송신 차동 신호 TX0P, TX0N를 입력할 수 있다. 트랜스미터 TR1는, 메모리 카드 SD1의 로우 R2에서 수신되는 수신 차동 신호 RX0P, RX0N를 출력할 수 있다.

트랜스미터 TR1와 커넥터(82)는 차동 전송로 TP1를 통해 접속되어 있다. 이때, 차동 전송로 TP1는, AC 커플링 콘덴서 C1, C2를 통해 트랜스미터 TR1와 커넥터(82)를 접속할 수 있다. AC 커플링 콘덴서 C1, C2에는 스위치 WT가 접속되어 있다. 스위치 WT는 AC 커플링 콘덴서 C1, C2를 단락할 수 있다. 스위치 WT의 실장은 옵션으로 할 수 있다.

리시버 RE1와 커넥터(82)는 차동 전송로 TP2를 통해 접속되어 있다. 이때, 차동 전송로 TP2는, AC 커플링 콘덴서 C3, C4를 통해 리시버 RE1와 커넥터(82)를 접속할 수 있다. AC 커플링 콘덴서 C3, C4에는 스위치 WR가 접속되어 있다. 스위치 WR는 AC 커플링 콘덴서 C3, C4를 단락할 수 있다. 스위치 WR의 실장은 옵션으로 할 수 있다.

메모리 카드 SD1에는 물리층 인터페이스(85)가 마련되어 있다. 물리층 인터페이스(85)는, UHS-II 규격 또는 PCIe 규격의 어느 한쪽만을 서포트할 수 있다. 물리층 인터페이스(85)에는 리시버 RE2 및 트랜스미터 TR2가 마련되어 있다. 리시버 RE2에는, 메모리 카드 SD1의 로우 R2에서 수신된 수신 차동 신호 RX0P, RX0N를 입력할 수 있다. 트랜스미터 TR2는, 메모리 카드 SD1의 로우 R2로부터 송신되는 송신 차동 신호 TX0P, TX0N를 출력할 수 있다.

리시버 RE2는 차동 전송로 TP3에 접속되어 있다. 트랜스미터 TR2는 차동 전송로 TP4에 접속되어 있다. 메모리 카드 SD1를 커넥터(82)에 장착함으로써, 차동 전송로 TP1, TP3를 상호 접속함과 더불어 차동 전송로 TP2, TP4를 상호 접속할 수 있다.

메모리 카드 SD1가 UHS-II 규격을 서포트하고 있는 경우, 시스템 컨트롤러(83)는, 스위치 WT, WR를 온으로 하여, AC 커플링 콘덴서 C1∼C4를 단락시킬 수 있다.

한편, 메모리 카드 SD1가 PCIe 규격을 서포트하고 있는 경우, 시스템 컨트롤러(83)는, 스위치 WT, WR를 오프로 하여, 물리층 인터페이스(84, 85)를 직류적으로 분리시킬 수 있다.

이에 따라, 메모리 카드 SD1가 UHS-II 규격을 서포트하고 있는 경우와 PCIe 규격을 서포트하고 있는 경우에 있어서 시스템 보드(81)를 교환하는 일 없이, 메모리 카드 SD1가 UHS-II 규격을 서포트하고 있는 경우와 PCIe 규격을 서포트하고 있는 경우 양쪽에 대응시킬 수 있다.

또한, PCIe 규격에 대응한 제2 모드에 있어서, AC 커플링 콘덴서 C1∼C4를 통해 물리층 인터페이스(84, 85)를 접속함으로써, 차동 신호의 송신 측과 수신 측에서 DC적인 분리를 할 수 있어, 물리층 인터페이스(84, 85)의 공통 전압 레벨을 송신 측과 수신 측에서 독립적으로 설계하는 것이 가능하게 된다(상호 영향을 받지 않는다). 한편, AC 커플링 콘덴서가 없이 DC 결합하는 경우, 그라운드 레벨의 변동이 양쪽의 신호 전압에 영향을 주기 때문에, 그라운드 레벨의 변동을 억제하는 설계가 필요하게 된다.

또한, AC 커플링 콘덴서는 200 nF 정도의 용량이 필요하여, 그 크기 때문에 micro SD 폼 팩터 내에 실장하기는 어려운 것으로 된다. 그래서, AC 커플링 콘덴서 C1∼C4를 시스템 보드(81)에 마련함으로써, AC 커플링 콘덴서 C3, C4를 메모리 카드 SD1에 설치할 필요가 없어져, 박형 메모리 카드 SD1의 제조를 용이하게 할 수 있게 된다.

(제11 실시형태)

도 10a는 제11 실시형태에 따른 메모리 카드에 접속되는 차동 전송로에 있어서의 AC 커플링 콘덴서의 실장 방법을 도시하는 블록도이다.

도 10a에 있어서, 호스트 기기에는 시스템 보드(81')가 마련되어 있다. 시스템 보드(81')에는 커넥터(82) 및 물리층 인터페이스(84)가 마련되어 있다. 물리층 인터페이스(84)에는 리시버 RE1 및 트랜스미터 TR1가 마련되어 있다.

트랜스미터 TR1와 커넥터(82)로부터의 차동 전송로 TP1는, AC 커플링 콘덴서 C1, C2를 통해 접속되어 있다.

리시버 RE1와 커넥터(82)는 차동 전송로 TP2를 통해 접속되어 있다. 이때, 차동 전송로 TP2는 리시버 RE1와 커넥터(82)를 직접 접속할 수 있다.

메모리 카드 SD5에는 물리층 인터페이스(85')가 마련되어 있다. 물리층 인터페이스(85')는 PCIe 규격을 서포트할 수 있다. 물리층 인터페이스(85')에는 리시버 RE2' 및 트랜스미터 TR2'가 마련되어 있다. 리시버 RE2'에는, 메모리 카드 SD5의 로우 R3에서 수신된 수신 차동 신호 RX0P, RX0N를 입력할 수 있다. 트랜스미터 TR2'는, 메모리 카드 SD5의 로우 R3로부터 송신되는 송신 차동 신호 TX0P, TX0N를 출력할 수 있다.

리시버 RE2'는 차동 전송로 TP3에 접속되어 있다. 트랜스미터 TR2'와 차동 전송로 TP4는, AC 커플링 콘덴서 C3, C4를 통해 접속하는 경우를 보여주고 있다. 이것은 PCIe 디바이스의 일반적인 실장 방법으로 되어 있다.

그러나, AC 커플링 콘덴서의 용량 범위는 정해져 있어, micro SD 폼 팩터에 실장하기에는 지나치게 크다는 문제가 있다. 즉, 두께가 얇은 폼 팩터의 소형 리무버블 카드에 응용하기에는 도 10a의 구성은 적합하지 않다.

(제12 실시형태)

도 10b는 제12 실시형태에 따른 메모리 카드에 접속되는 차동 전송로에 있어서의 AC 커플링 콘덴서의 실장 방법을 도시하는 블록도이다.

도 10b에 있어서, 호스트 기기에는 시스템 보드(81'')가 마련되어 있다. 시스템 보드(81'')에는 커넥터(82') 및 물리층 인터페이스(84)가 마련되어 있다. 물리층 인터페이스(84)에는 리시버 RE1 및 트랜스미터 TR1가 마련되어 있다. 커넥터(82')에는 AC 커플링 콘덴서 C3, C4가 마련되어 있다. AC 커플링 콘덴서 C3, C4는, 커넥터(82')에 있어서의 메모리 카드 SD1 측이 접속할 수 있는 커넥터 단자와 호스트 기기의 물리층 인터페이스(84)에 접속되는 접속 단자의 사이에 전기적으로 삽입할 수 있다.

트랜스미터 TR1와 커넥터(82')로부터의 차동 전송로 TP1는 AC 커플링 콘덴서 C1, C2를 통해 접속되어 있다. AC 커플링 콘덴서 C1, C2는 커넥터(82')의 내부에 배치하여도 좋으며, 그렇다면, PCB 상에 C1, C2를 배치하는 영역을 확보할 필요가 없다.

리시버 RE1와 커넥터(82')는 차동 전송로 TP2를 통해 접속되어 있다. 이때, 차동 전송로 TP2는 리시버 RE1와 커넥터(82')를 직접 접속할 수 있다. 호스트 기기 측의 차동 전송로 TP2와 카드 측의 차동 전송로 TP4는, 커넥터(82') 내에서 AC 커플링 콘덴서 C3, C4를 통해 접속되어 있다.

도 10b는 커넥터 내에 AC 커플링 콘덴서 C3, C4를 배치한 케이스를 도시한 도면이지만, AC 커플링 콘덴서 C3, C4는, 커넥터 내에 배치하지 않고, 리시버 RE1와 커넥터(82')로부터의 차동 전송로 TP2의 사이에 삽입하여도 좋다. 이 경우, PCB(Printed Circuit Board) 상에 AC 커플링 콘덴서 C3, C4를 배치하는 영역을 확보할 필요가 있다.

메모리 카드 SD1를 커넥터(82')에 장착함으로써, 차동 전송로(호스트 기기의 송신 측의 차동 전송로) TP1, 차동 전송로(메모리 카드 SD1의 수신 측의 차동 전송로) TP3를 상호 접속함과 더불어, AC 커플링 콘덴서 C3, C4를 통해 차동 전송로(호스트 기기의 수신 측의 차동 전송로) TP2, 차동 전송로(메모리 카드 SD1의 송신 측의 차동 전송로) TP4를 상호 접속할 수 있다.

여기서, AC 커플링 콘덴서 C3, C4를 커넥터(82')에 마련함으로써, AC 커플링 콘덴서 C3, C4를 메모리 카드 SD1에 설치할 필요가 없어져, micro SD 메모리 카드와 같은 두께가 얇은 폼 팩터의 소형 리무버블 카드에 대응할 수 있게 된다. 당연히 보다 큰 폼 팩터에도 적용할 수 있다.

(제13 실시형태)

도 11a는 제13 실시형태에 따른 메모리 카드에 이용되는 커넥터의 개략 구성의 일례를 도시하는 사시도, 도 11b는 제13 실시형태에 따른 메모리 카드에 이용되는 커넥터의 개략 구성의 일례를 도시하는 단면도이다. 또한, 도 11b에서는 도 11a의 2개분의 포고 핀을 도시했다.

도 11a에 있어서, 이 커넥터는, 메모리 카드 SD2∼SD5의 로우 R3, R4의 단자군 PA3∼PC3, PA4∼PC4과 컨택트를 잡는 데에 이용할 수 있다. 이 커넥터에는 포고 핀(40)이 마련되어 있다. 포고 핀(40)은 로우 R3, R4의 단자 배치에 대응하여 배치할 수 있다.

도 11b에 도시하는 것과 같이, 포고 핀(40)에는 핀(44)이 마련되어 있다. 핀(44)은 실린더(43)에 수용되어 있다. 실린더(43) 내에서, 핀(44)의 바닥에는 스프링(45)이 마련되고, 핀(44)은 스프링(45)을 통해 위아래 가능한 상태로 지지되어 있다. 포고 핀(40)은 직립한 상태로 하우징(42)에 지지되어 있다. 하우징(42)은 기대(基臺)(41) 상에 설치할 수 있다.

예컨대 메모리 카드 SD2의 로우 R3와 컨택트를 잡는 경우, 메모리 카드 SD2의 단자군 PA3의 각 단자가 핀(44)의 선단에 꽉 눌린다. 이때, 핀(44)이 밀어 내려짐으로써, 스프링(45)으로부터 핀(44)이 상향으로 되돌려진다. 이 때문에, 핀(44)을 단자에 강고하게 압착할 수 있어, 내충격성을 향상시킬 수 있다. 이 결과, 자동차나 드론 등의 심한 진동이나 충격이 가해지는 환경에서 메모리 카드 SD2가 사용되는 경우에도, 메모리 카드 SD2의 동작이 불안정하게 되는 것을 방지할 수 있다.

(제14 실시형태)

도 12a는 제14 실시형태에 따른 메모리 카드의 장착 전의 커넥터의 개략 구성의 일례를 도시하는 단면도, 도 12b는 제14 실시형태에 따른 메모리 카드의 장착 전의 커넥터의 개략 구성의 일례를 도시하는 평면도, 도 12c는 제14 실시형태에 따른 메모리 카드의 장착 후의 커넥터의 개략 구성의 일례를 도시하는 단면도, 도 12d는 제14 실시형태에 따른 메모리 카드의 장착 후의 커넥터의 개략 구성의 일례를 도시하는 평면도이다.

또한, 도 12b 및 도 12d에서는 커넥터의 커버를 제거했을 때의 상태를 도시했다. 또한, 이 실시형태에서는 도 4b의 메모리 카드 SD4와 컨택트를 잡는 커넥터를 예로 들었다.

도 12a 및 도 12b에 있어서, 커넥터 CN1에는 베이스(51) 및 커버(52)가 마련되어 있다. 베이스(51)의 단부와 커버(52)의 단부는 핀(53)을 통해 결합되어 있다. 이때, 핀(53)을 회전축으로 하여 커버(52)를 회전시킴으로써 커버(52)를 개폐할 수 있다.

베이스(51)의 중앙부에는, 가로 방향으로 횡단하도록 오목부(54)가 형성되어 있다. 오목부(54)에는 방열 시트(55)가 설치되어 있다. 방열 시트(55)는, 열전도성이 높고 플렉시블한 재료로 구성할 수 있다. 방열 시트(55)의 재료는 예컨대 아크릴계 수지를 이용할 수 있다. 이때, 방열 시트(55)는, 베이스(51)로부터 가로 방향으로 인출되도록 치수를 설정할 수 있다. 베이스(51)로부터 가로 방향으로 인출된 방열 시트(55)는 커넥터 CN1의 설치면에 접촉시킬 수 있다. 커넥터 CN1의 설치면은 예컨대 호스트 기기의 케이스이다.

베이스(51)에는, 호스트 측과 접속하는 커넥터 로우 R1 단자군(58)과 커넥터 로우 R3/R4 단자군(59)이 있고, 베이스(51)면 상에 돌출된 상태에서 카드 측과 접속하는 커넥터 로우 R1 컨택트군과 커넥터 로우 R3/R4 컨택트군이 있으며, 리드 핀(56) 및 포고 핀(57)이 매립되어 있다. 리드 핀(56)은 메모리 카드 SD4의 로우 R1의 단자 배열에 대응하여 배치할 수 있다. 포고 핀(57)은, 메모리 카드 SD4의 로우 R3, R4의 단자 배열에 대응하여 배치할 수 있다. 리드 핀(56)의 커넥터 로우 R1 컨택트군은 커넥터 로우 R1 단자군(58)에 배선되어, 호스트 기기에 접속할 수 있다. 포고 핀(57)의 커넥터 로우 R3/R4 컨택트군은 커넥터 로우 R3/R4 단자군(59)에 배선되어, 호스트 기기에 접속할 수 있다.

메모리 카드 SD4를 커넥터 CN1에 장착하는 경우, 커버(52)를 연 상태에서 메모리 카드 SD4를 베이스(51) 상에 설치한다. 그리고, 커버(52)를 닫음으로써, 메모리 카드 SD4를 커넥터 CN1에 고정할 수 있다.

이때, 도 12c 및 도 12d에 도시하는 것과 같이, 메모리 카드 SD4의 로우 R1의 단자군 PB1을 리드 핀(56)에 압착시키고, 메모리 카드 SD4의 로우 R3, R4의 단자군 PB3, PB4을 포고 핀(57)에 압착시킬 수 있다. 또한, 메모리 카드 SD4의 카드면의 로우 R1와 로우 R3, R4 사이의 빈 공간을 방열 시트(55)에 압착시킬 수 있다.

여기서, 메모리 카드 SD4의 로우 R3, R4의 단자군 PB3, PB4과 컨택트를 잡기 위해서 포고 핀(57)을 이용함으로써, 단자군 PB3, PB4과 포고 핀(57)의 접촉 시의 가로 어긋남을 저감할 수 있다. 이 때문에, 단자군 PB3, PB4의 각 단자의 축소화에 대응하면서 단자군 PB3, PB4과 포고 핀(57)을 확실하게 접촉시킬 수 있다.

또한, 커넥터 CN1에 방열 시트(55)를 마련함으로써, 메모리 카드 SD4에서 발생한 열은 방열 시트(55)를 통해 호스트 기기로 효율적으로 밀어낼 수 있어, 메모리 카드 SD4의 방열성을 향상시킬 수 있다.

또한, 상술한 실시형태에서는, 베이스(51)의 오목부(54)에 방열 시트(55)를 설치하는 방법에 관해서 설명했지만, 방열 시트(55) 대신에 펠티에 소자를 베이스(51)의 오목부(54)에 설치하도록 하여도 좋다. 펠티에 소자를 이용함으로써, 메모리 카드 SD4를 강제적으로 냉각하는 것이 가능하게 된다.

(제15 실시형태)

도 13a는 제15 실시형태에 따른 메모리 카드의 장착 전의 어댑터의 개략 구성의 일례를 도시하는 단면도, 도 13b는 제15 실시형태에 따른 메모리 카드의 장착 전의 어댑터의 개략 구성의 일례를 도시하는 평면도, 도 13c는 제15 실시형태에 따른 메모리 카드의 장착 후의 어댑터의 개략 구성의 일례를 도시하는 단면도, 도 13d는 제15 실시형태에 따른 메모리 카드의 장착 후의 어댑터의 개략 구성의 일례를 도시하는 평면도이다.

또한 이 실시형태에서는, 도 1의 메모리 카드 SD1의 폼 팩터를 도 4b의 메모리 카드 SD4의 폼 팩터로 변환하는 어댑터를 나타냈다.

도 13a 및 도 13b에 있어서, 어댑터 AP1에는, 어댑터 AP1 내에 메모리 카드 SD1를 삽입하는 삽입부 IE1가 마련되어 있다. 삽입부 IE1에의 입구는 어댑터 AP1의 후단부에 형성할 수 있다.

어댑터 AP1의 표면에는, 커넥터와 접속하는 어댑터 로우 R1 단자군인 단자군 DA1과 어댑터 로우 R3/R4 단자군인 단자군 DA3, DA4이 마련되어 있다. 단자군 DA1, DA3, DA4의 각 단자는, 메모리 카드 SD4의 로우 R1, R3, R4의 단자 배열에 각각 대응하여 배치할 수 있다.

어댑터 AP1의 삽입부 IE1의 내면에는, 메모리 카드 측과 접속하는 어댑터 로우 R1 컨택트군인 리드 핀 IA1과, 어댑터 로우 R2 컨택트군인 리드 핀 IA2이 마련되어 있다. 리드 핀 IA1은, 메모리 카드 SD1의 로우 R1의 단자 배열에 대응하여 배치할 수 있다. 리드 핀 IA2은, 메모리 카드 SD1의 로우 R2의 송신 차동 신호 TX0P, TX0N, 수신 차동 신호 RX0P, RX0N 및 전원 VDD가 할당된 단자의 단자 위치에 대응하여 배치할 수 있다.

리드 핀 IA1의 어댑터 로우 R1 컨택트군은 단자군 DA1의 어댑터 로우 R1 단자군에 배선되어, 커넥터에 접속할 수 있다. 리드 핀 IA2의 어댑터 로우 R2 컨택트군은 단자군 DA4의 커넥터 로우 R4 단자군(또는 단자군 DA3의 커넥터 로우 R3 단자군)에 배선되어, 커넥터에 접속할 수 있다. 도 5에서는 로우 R4에 접속한 경우를 예로 하여 도시하고 있다. 파선으로 전원 단자 VDD3와 데이터선의 배선을 나타내고 있지만, 보기 쉽게 하기 위해서 GND 단자에의 배선은 도시를 생략한다.

단자군 DA1, DA3, DA4은 어댑터 AP1의 어댑터 단자군으로서 이용할 수 있다. 리드 핀 IA1, IA2은 어댑터 AP1의 어댑터 컨택트군으로서 이용할 수 있다. 어댑터단자군은, 어댑터 AP1가 커넥터에 장착되었을 때에 커넥터 컨택트군과 접촉할 수 있다. 어댑터 컨택트군은, 메모리 카드 SD1가 어댑터 AP1 내에 삽입되었을 때에, 카드 단자군과 접촉할 수 있다.

리드 핀 IA1은 배선 HA1을 통해 단자군 DA1의 각 단자와 1대1로 접속되어 있다. 리드 핀 IA2은 배선 HA2을 통해 단자군 DA4(또는 DA3)의 각 단자와 1대1로 접속되어 있다. 호스트 기기는 초기화 시퀀스로, 단자군 DA3이나 단자군 DA4의 어느 쪽에 카드가 접속되어 있는지를 인식할 수 있기 때문에, 어느 쪽에 접속하여도 좋다. 단자군 DA4에 접속한 쪽이 배선이 짧게 되기 때문에, 그 예를 도시하고 있다.

메모리 카드 SD1를 어댑터 AP1에 장착하는 경우, 어댑터 AP1의 후단부로부터 삽입부 IE1에 메모리 카드 SD1를 삽입한다.

이때, 도 13c 및 도 13d에 도시하는 것과 같이, 메모리 카드 SD1의 로우 R1의 단자군 PA1의 각 단자를 리드 핀 IA1에 접촉시키고, 메모리 카드 SD1의 로우 R2의 단자군 PA2의 각 단자를 리드 핀 IA2에 접촉시킬 수 있다. 이에 따라, 메모리 카드 SD1의 폼 팩터를 메모리 카드 SD4의 폼 팩터로 변환할 수 있다.

(제16 실시형태)

도 14a는 제16 실시형태에 따른 메모리 카드의 장착 전의 어댑터의 개략 구성의 일례를 도시하는 단면도, 도 14b는 제16 실시형태에 따른 메모리 카드의 장착 전의 어댑터의 개략 구성의 일례를 도시하는 평면도, 도 14c는 제16 실시형태에 따른 메모리 카드의 장착 후의 어댑터의 개략 구성의 일례를 도시하는 단면도, 도 14d는 제16 실시형태에 따른 메모리 카드의 장착 후의 어댑터의 개략 구성의 일례를 도시하는 평면도이다.

또한 이 실시형태에서는, 도 4a의 메모리 카드 SD3의 폼 팩터를 도 4b의 메모리 카드 SD4의 폼 팩터로 변환하는 어댑터를 나타냈다.

도 14a 및 도 14b에 있어서, 어댑터 AP3에는, 어댑터 AP3 내에 메모리 카드 SD3를 삽입하는 삽입부 IE2가 마련되어 있다. 삽입부 IE2에의 입구는 어댑터 AP3의 후단부에 형성할 수 있다. 삽입부 IE2에는, 메모리 카드 SD3를 삽입부 IE2에 삽입했을 때에, 메모리 카드 SD3의 로우 R3, R4의 단자군 PA3, PA4을 어댑터 AP3의 표면에 노출시키는 절결 IK2이 형성되어 있다.

삽입부 IE2의 위치는, 메모리 카드 SD3를 삽입부 IE2에 삽입했을 때에, 메모리 카드 SD3의 로우 R3, R4의 단자군 PA3, PA4의 각 단자의 배치 위치가 메모리 카드 SD4의 로우 R3, R4의 단자군 PB3, PB4의 각 단자의 배치 위치와 대응하도록 설정할 수 있다.

어댑터 AP3의 표면에는 단자군 DA1이 마련되어 있다. 단자군 DA1의 각 단자는, 메모리 카드 SD4의 로우 R1의 단자 배열에 대응하여 배치할 수 있다.

어댑터 AP3의 삽입부 IE2의 내면에는 리드 핀 IA1이 마련되어 있다. 리드 핀 IA1은, 메모리 카드 SD3의 로우 R1의 단자 배열에 대응하여 배치할 수 있다. 리드 핀 IA1은 배선 HA1을 통해 단자군 DA1의 각 단자와 1대1로 접속되어 있다.

메모리 카드 SD3를 어댑터 AP3에 장착하는 경우, 어댑터 AP3의 후단부로부터 삽입부 IE2에 메모리 카드 SD3를 삽입한다.

이때, 도 14c 및 도 14d에 도시하는 것과 같이, 메모리 카드 SD3의 로우 R1의 단자군 PA1의 각 단자를 리드 핀 IA1에 접촉시킬 수 있다. 또한, 메모리 카드 SD3의 로우 R1의 단자군 PA1의 각 단자를 리드 핀 IA1에 접촉시켰을 때에, 어댑터 AP3의 단자군 DA1 및 메모리 카드 SD3의 단자군 PA3, PA4의 배치 관계를, 메모리 카드 SD4의 단자군 PB1, PB3, PB4의 배치 관계와 일치시킬 수 있다. 이에 따라, 메모리 카드 SD3의 폼 팩터를 메모리 카드 SD4의 폼 팩터로 변환할 수 있다.

여기서, 메모리 카드 SD3를 어댑터 AP3에 장착했을 때에, 메모리 카드 SD3의 단자군 PA3, PA4을 어댑터 AP3의 표면에 노출시킴으로써, 어댑터 AP3의 단자군을 개재시키는 일 없이 메모리 카드 SD3의 단자군 PA3, PA4과 컨택트를 잡을 수 있다. 이 때문에, 메모리 카드 SD3의 폼 팩터를 메모리 카드 SD4의 폼 팩터로 변환한 경우에도, 메모리 카드 SD3의 단자군 PA3, PA4을 어댑터 AP3의 단자군에 접촉시킬 필요가 없어진다. 이 결과, 메모리 카드 SD3를 어댑터 AP3에 장착했을 때에, 메모리 카드 SD3의 단자군 PA3, PA4의 전기적 특성의 악화를 없앨 수 있다.

(제17 실시형태)

도 15a는 제17 실시형태에 따른 메모리 카드의 장착 전의 어댑터의 개략 구성의 일례를 도시하는 단면도, 도 15b는 제17 실시형태에 따른 메모리 카드의 장착 전의 어댑터의 개략 구성의 일례를 도시하는 평면도, 도 15c는 제17 실시형태에 따른 메모리 카드의 장착 후의 어댑터의 개략 구성의 일례를 도시하는 단면도, 도 15d는 제17 실시형태에 따른 메모리 카드의 장착 후의 어댑터의 개략 구성의 일례를 도시하는 평면도이다.

또한 이 실시형태에서는, 도 4b의 메모리 카드 SD4의 폼 팩터를 도 4c의 메모리 카드 SD5의 폼 팩터로 변환하는 어댑터를 나타냈다.

도 15a 및 도 15b에 있어서, 어댑터 AP4에는, 어댑터 AP4 내에 메모리 카드 SD4를 삽입하는 삽입부 IE3가 마련되어 있다. 삽입부 IE3에의 입구는 어댑터 AP4의 표면에 형성할 수 있다. 삽입부 IE3에의 입구는, 메모리 카드 SD4를 삽입부 IE3에 삽입했을 때에, 메모리 카드 SD4의 로우 R3, R4의 단자군 PB3, PB4을 어댑터 AP4의 표면에 노출시킬 수 있다.

삽입부 IE3의 위치는, 메모리 카드 SD4를 삽입부 IE3에 삽입했을 때에, 메모리 카드 SD4의 로우 R3, R4의 단자군 PB3, PB4의 각 단자의 배치 위치가, 메모리 카드 SD5의 로우 R3, R4의 단자군 PC3, PC4의 각 단자의 배치 위치와 대응하도록 설정할 수 있다.

어댑터 AP4의 표면에는 단자군 DB1이 마련되어 있다. 단자군 DB1의 각 단자는 메모리 카드 SD5의 로우 R1의 단자 배열에 대응하여 배치할 수 있다.

어댑터 AP4의 삽입부 IE3의 내면에는 리드 핀 IB1이 마련되어 있다. 리드 핀 IB1은 메모리 카드 SD4의 로우 R1의 단자 배열에 대응하여 배치할 수 있다. 리드 핀 IB1은 배선 HB1을 통해 단자군 DB1의 각 단자와 1대1로 접속되어 있다.

메모리 카드 SD4를 어댑터 AP4에 장착하는 경우, 어댑터 AP4의 표면으로부터 삽입부 IE3에 메모리 카드 SD4를 삽입한다.

이때, 도 15c 및 도 15d에 도시하는 것과 같이, 메모리 카드 SD4의 로우 R1의 단자군 PB1의 각 단자를 리드 핀 IB1에 접촉시킬 수 있다. 또한, 메모리 카드 SD4의 로우 R1의 단자군 PB1의 각 단자를 리드 핀 IB1에 접촉시켰을 때에, 어댑터 AP4의 단자군 DB1 및 메모리 카드 SD4의 단자군 PB3, PB4의 배치 관계를, 메모리 카드 SD5의 단자군 PC1, PC3, PC4의 배치 관계와 일치시킬 수 있다. 이에 따라, 메모리 카드 SD4의 폼 팩터를 메모리 카드 SD5의 폼 팩터로 변환할 수 있다.

여기서, 메모리 카드 SD4를 어댑터 AP4에 장착했을 때에, 메모리 카드 SD4의 단자군 PB3, PB4을 어댑터 AP4의 표면에 노출시킴으로써, 어댑터 AP4의 단자군을 개재시키는 일 없이 메모리 카드 SD4의 단자군 PB3, PB4과 컨택트를 잡을 수 있다. 이 때문에, 메모리 카드 SD4의 폼 팩터를 메모리 카드 SD5의 폼 팩터로 변환한 경우에도, 메모리 카드 SD4의 단자군 PB3, PB4을 어댑터 AP4의 단자군에 접촉시킬 필요가 없어진다. 이 결과, 메모리 카드 SD4를 어댑터 AP4에 장착했을 때에, 메모리 카드 SD4의 단자군 PB3, PB4의 전기적 특성의 악화를 없앨 수 있다.

(제18 실시형태)

도 16a는 제18 실시형태에 따른 메모리 카드의 개략 구성을 도시하는 사시도이다. 도 16a에서는 도 4b의 메모리 카드 SD4의 변형예를 도시했다.

도 16a에 있어서, 이 메모리 카드 SD4'에서는, 메모리 카드 SD4의 단자군 PB1 대신에 단자군 PB1'이 마련되어 있다. 단자군 PB1'의 각 단자는, 메모리 카드 SD4'에 표면에서부터 전방 단부면에 걸쳐 배치되어 있다. 이에 따라, 메모리 카드 SD4'의 선단으로부터 메모리 카드 SD4'의 로우 R1의 단자와 컨택트를 잡을 수 있다.

(제19 실시형태)

도 16b는 제19 실시형태에 따른 메모리 카드의 장착 전의 어댑터의 개략 구성의 일례를 도시하는 단면도이다. 도 16b에서는 도 15a∼도 15d의 어댑터 AP4의 변형예를 도시했다.

도 16b에 있어서, 어댑터 AP4'에는, 어댑터 AP4의 삽입부 IE3, 리드 핀 IB1 및 배선 HB1 대신에, 삽입부 IE3', 포고 핀(62) 및 배선 HB2이 마련되어 있다. 포고 핀(62)은 삽입부 IE3'의 선단의 측면에 매립되어 있다. 포고 핀(62)은 배선 HB2을 통해 단자군 DB1의 각 단자와 1대1로 접속되어 있다.

메모리 카드 SD4'를 어댑터 AP4'에 장착하는 경우, 어댑터 AP4'의 표면으로부터 삽입부 IE3'에 메모리 카드 SD4'를 삽입한다. 이때, 메모리 카드 SD4'의 로우 R1의 단자군 PB1'의 각 단자의 선단을 포고 핀(62)에 압착시킴으로써 안정적인 컨택트를 잡을 수 있다.

여기서, 도 15c에 도시하는 것과 같이, 메모리 카드 SD4를 어댑터 AP4에 장착한 경우, 어댑터 AP4의 단자군 DB1과 메모리 카드 SD4의 단자군 PB3, PB4의 사이에 단차가 발생한다. 이들 단자군 DB1, PB3, PB4에 컨택트를 잡는 경우, 커넥터로 단차를 흡수시킬 필요가 있다.

한편, 메모리 카드 SD4'를 어댑터 AP4'에 장착한 경우, 어댑터 AP4'의 단자군 DB1과 메모리 카드 SD4'의 단자군 PB3, PB4의 단차를 거의 해소시킬 수 있다. 이 때문에, 단자군 DB1, PB3, PB4에 컨택트를 잡는 커넥터로 단차를 흡수시킬 필요가 없어져, 커넥터의 구조가 복잡하게 되는 것을 방지할 수 있다.

(제20 실시형태)

도 16c는 제20 실시형태에 따른 메모리 카드의 개략 구성을 도시하는 사시도, 도 16d는 도 16c의 메모리 카드의 장착 후의 어댑터의 상태를 도시하는 단면도이다. 도 16c에서는 도 4b의 메모리 카드 SD4의 변형예를 도시했다.

도 16c에 있어서, 메모리 카드 SD4''의 선단에는 단차(61)가 형성되어 있다. 이때, 단차(61)의 높이만큼 낮은 위치에 단자군 PB1을 배치할 수 있다.

메모리 카드 SD4''를 어댑터 AP4에 장착하는 경우, 어댑터 AP4의 표면으로부터 삽입부 IE3에 메모리 카드 SD4''를 삽입한다. 이때, 메모리 카드 SD4''의 로우 R1의 단자군 PB1의 각 단자를 리드 핀 IB1에 접촉시킬 수 있다.

여기서, 도 15c에 도시하는 것과 같이, 메모리 카드 SD4를 어댑터 AP4에 장착한 경우, 어댑터 AP4의 단자군 DB1과 메모리 카드 SD4의 단자군 PB3, PB4의 사이에 단차가 발생한다.

한편, 메모리 카드 SD4''를 어댑터 AP4에 장착한 경우, 어댑터 AP4의 단자군 DB1과 메모리 카드 SD4''의 단자군 PB3, PB4의 단차를 거의 해소시킬 수 있다. 이 때문에, 단자군 DB1, PB3, PB4에 컨택트를 잡는 커넥터로 단차를 흡수시킬 필요가 없어져, 커넥터의 구조가 복잡하게 되는 것을 방지할 수 있다.

(제21 실시형태)

도 17은 제21 실시형태에 따른 메모리 카드의 장착 후의 어댑터의 개략 구성의 일례를 도시하는 평면도이다. 도 17에서는 도 13a∼도 13d의 어댑터 AP1의 변형예를 도시했다.

도 17에 있어서, 어댑터 AP1'에는 반도체 칩(71)이 마련되어 있다. 도시한 장소 이외에도, 반도체 칩(71)의 실장 위치는 임의이며, 반도체 칩(71)은 어댑터 AP1'의 빈 공간에 매립할 수 있다. 반도체 칩(71)은 도 13a 및 도 13b의 리드 핀 IA2에 접속되어 있다.

반도체 칩(71)에는, 무선 모듈, 근접 무선 모듈, 시큐어 모듈, 냄새나 조도 등의 센서 등의 기능을 갖게 할 수 있다.

무선 모듈은 11a, 11b, 11g, 11n, 11ad, WiGig 등의 규격에 대응시킬 수 있다. 근접 무선 모듈은 NFC, Zwave, ZigBee, Transfer Jet 등의 규격에 대응시킬 수 있다. 시큐어 모듈은 TEE(Trusted Execution Environment), TCG(Trusted Computing Group) OPAL 등의 규격에 대응시킬 수 있다.

그리고, 메모리 카드 SD2가 어댑터 AP1'에 장착되었을 때에, 호스트 기기와 메모리 카드 SD2의 로우 R3, R4에 의해서 접속하고, 반도체 칩(71)은 메모리 카드 SD2가 갖는 로우 R2의 단자군을 이용하여 메모리 카드와 접속할 수 있다. 이에 따라, 메모리 카드 SD2가 장착된 어댑터 AP1'를 호스트 기기에 부착함으로써, 무선 모듈, 시큐어 모듈 또는 센서 등의 기능을 호스트 기기에 갖게 할 수 있다.

(제22 실시형태)

도 18은 제22 실시형태에 따른 메모리 카드의 개략 구성을 도시하는 평면도이다. 도 18에서는 도 4b의 메모리 카드 SD4의 변형예를 도시했다.

도 18에 있어서, 메모리 카드 SD6에서는, 메모리 카드 SD4의 로우 R1의 단자군 PB1이 제거되어 있다. 그리고, 메모리 카드 SD4의 로우 R1의 위치에 로우 R3, R4가 마련되어 있다. 메모리 카드 SD6의 로우 R3, R4에서는, 메모리 카드 SD4의 차동 신호의 단자군 PB3, PB4에, 로우 R1를 사용하고 있었던 제어 신호 단자 대신으로서 단자군 PB3', PB4'이 각각 추가되어 있다. 단자군 PB3', PB4'은 형상이나 단자수는 달라도 되는데, 로우 R1가 갖는 기능을 계승함으로써 호환성을 유지할 수 있다. 즉, 메모리 카드 SD6는, 어댑터를 이용함으로써 메모리 카드 SD5로 변환할 수 있다.

메모리 카드 SD6에는, PCIe 규격에 대응한 제2 모드의 통신 기능을 갖게 할 수 있다. 이때, 단자군 PB3', PB4'에는, PCIe 규격에 대응한 제2 모드에서의 통신의 제어에 이용되는 제어 신호가 할당된다. 이 제어 신호는, 레퍼런스 차동 클록 신호 REFCLKp/n, 리셋 신호 PERST, 파워 매니지먼트 제어 신호 CLKREQ를 이용할 수 있다. 또한, 이 제어 신호는 추가로 웨이크업 신호 PEWAKE를 이용하여도 좋다.

여기서, 메모리 카드 SD4의 로우 R1의 단자군 PB1을 제거하고, 단자군 PB3, PB3', PB4, PB4'을 메모리 카드 SD6의 로우 R3, R4에 마련함으로써, 메모리 카드 SD6에 PCIe 규격에 대응한 제2 모드의 통신 기능을 갖게 하면서, 메모리 카드 SD6의 카드면의 빈 공간을 증대시킬 수 있다. 이 때문에, 메모리 카드 SD6의 로우수를 용이하게 늘릴 수 있게 되어, PCIe 규격의 레인수를 용이하게 늘릴 수 있게 되므로, 메모리 카드 SD6의 데이터 전송 속도를 용이하게 향상시킬 수 있다.

본 발명의 몇 개의 실시형태를 설명했지만, 이들 실시형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하지 않는다. 이들 신규의 실시형태는 그 밖의 여러가지 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 할 수 있다. 이들 실시형태나 그 변형은, 발명의 범위나 요지에 포함됨과 동시에 청구범위에 기재된 발명과 그 균등한 범위에 포함된다.

Claims

제1 로우에서부터 제N(N은 2이상의 정수) 로우를 포함하는 제1 면과,
상기 제1 면과는 반대쪽을 향한 제2 면과,
상기 제1 로우 내지 상기 제N 로우에 배치된 제1 단자군 내지 제N 단자군을 포함하고,
상기 제1 단자군은, 차동 클록 신호가 할당되는 단자와 싱글 엔드 신호가 할당되는 단자와 제1 전원 전압이 할당되는 단자를 포함하고,
상기 제K 단자군(K는 2 이상 N 이하의 정수)는 차동 데이터 신호가 할당되는 단자를 포함하는 메모리 카드.
제1항에 있어서, 상기 싱글 엔드 신호는 SD 규격에 대응하고,
상기 차동 데이터 신호는 PCIe(Peripheral Component Interconnect express) 규격에 대응하는 메모리 카드.
제2항에 있어서, 상기 N은 2이고,
상기 SD 규격에 대응한 제1 모드에서의 통신에서는, 상기 제1 단자군에 포함되는 단자에는 상기 SD 규격에 대응한 싱글 엔드 신호가 할당되고,
상기 PCIe 규격에 대응한 제2 모드에서의 통신에서는,
상기 제1 단자군에 포함되는 단자에는 상기 PCIe 규격에 대응한 제어 신호가 할당되고,
상기 제2 단자군에 포함되는 단자에는 상기 PCIe 규격에 대응한 차동 데이터 신호가 할당되는 메모리 카드.
제2항에 있어서, 상기 N은 3 이상이고,
상기 SD 규격에 대응한 제1 모드에서의 통신에서는, 상기 제1 단자군에 포함되는 단자에는 상기 SD 규격에 대응한 싱글 엔드 신호가 할당되고,
상기 PCIe 규격에 대응한 제2 모드에서의 통신에서는,
상기 제1 단자군에 포함되는 단자에는 상기 PCIe 규격에 대응한 제어 신호가 할당되고,
제3 단자군 내지 상기 제N 단자군에는 상기 PCIe 규격에 대응한 차동 데이터 신호가 할당되는 메모리 카드.
제3항에 있어서, 상기 PCIe 규격에 대응한 제어 신호는 REFCLKp/n(차동 클록 신호), PERST, CLKREQ를 포함하는 메모리 카드.
제1항에 있어서, 상기 제K 단자군은, 상기 차동 데이터 신호가 할당된 단자의 사이에 배치되어 그라운드 전위가 할당되는 단자를 추가로 포함하는 메모리 카드.
제1항에 있어서, 상기 PCIe 규격에 대응한 물리층 인터페이스를 갖춘 컨트롤러를 추가로 포함하고,
상기 차동 데이터 신호가 할당된 단자는, 콘덴서를 통하지 않고서 상기 물리층 인터페이스에 접속되어 있는 메모리 카드.
제1항에 있어서, 상기 제2 단자군 내지 상기 제N 단자군의 적어도 하나의 단자군의 하나의 단자에는 제2 전원 전압이 할당되고,
상기 제2 전원이 인가되고 있지 않을 때는 SD 규격에 대응한 제1 모드만 통신이 가능하고, 상기 제2 전원이 인가되고 있을 때는 PCIe 규격에 대응한 제2 모드라도 통신이 가능하게 되어, 제1 모드로 통신했을 때는 제1 모드로 들어가고, 제2 모드로 통신했을 때는 제2 모드로 들어가는 메모리 카드.
제1항에 있어서, 상기 N은 2이고,
표준 사이즈 SD 카드에 대응한 제1 폼 팩터에 따른 형상을 갖는 메모리 카드.
제1항에 있어서, 상기 N은 3 이상이고, micro SD 카드에 대응한 제1 폼 팩터, 표준 사이즈의 SD 카드에 대응한 제2 폼 팩터, 혹은 상기 제1 폼 팩터를 포함하며 또한 상기 제2 폼 팩터에 포함되는 제3 폼 팩터에 따른 형상을 갖는 메모리 카드.
제10항에 있어서, 상기 제3 폼 팩터에 따른 형상은, 세로의 치수가 16 mm∼20 mm의 범위, 가로의 치수가 12 mm∼16 mm의 범위, 두께가 1.4 mm∼1.6 mm의 범위에 있는 메모리 카드.
메모리 카드와 접속 가능한 커넥터와,
제1 전송로를 경유하여 상기 커넥터에 제1 차동 데이터 신호를 송신하고, 제2 전송로를 경유하여 상기 커넥터로부터 제2 차동 데이터 신호를 수신하는 물리층 인터페이스와,
상기 제1 전송로를 DC 분리하기 위해서 마련된 제1 콘덴서와,
상기 제2 전송로를 DC 분리하기 위해서 마련된 제2 콘덴서를 포함하는 호스트 기기.
제12항에 있어서, 상기 제1 콘덴서의 양단을 단락하는 제1 스위치와,
상기 제2 콘덴서의 양단을 단락하는 제2 스위치를 추가로 포함하는 호스트 기기.
제12항에 있어서, 컨트롤러를 추가로 포함하고,
상기 커넥터는, micro SD 카드에 대응한 제1 폼 팩터, 표준 사이즈의 SD 카드에 대응한 제2 폼 팩터, 혹은 상기 제1 폼 팩터를 포함하며, 상기 제2 폼 팩터에 포함되는 제3 폼 팩터를 따른 형상을 가지고,
상기 커넥터는,
제1 로우 내지 제N(N은 2 이상의 정수) 로우를 포함하는 제1 면과 상기 제1 면과는 반대쪽을 향한 제2 면과 상기 제1 로우 내지 상기 제N 로우에 배치된 제1 단자군 내지 제N 단자군을 갖는 상기 메모리 카드에 있어서의 상기 제1 단자군 내지 상기 제N 단자군에 접속할 수 있는 커넥터 제1 컨택트군 내지 커넥터 제N 컨택트군과,
상기 커넥터 제1 컨택트군 내지 상기 커넥터 제N 컨택트군을 상기 컨트롤러 측에 접속하는 커넥터 제1 단자군 내지 커넥터 제N 단자군을 포함하고,
상기 커넥터 제1 단자군은, 차동 클록 신호가 할당되는 단자와 싱글 엔드 신호가 할당되는 단자와 제1 전원 전압이 할당되는 단자를 포함하고,
상기 커넥터 제K 단자군(K는 2 이상 N 이하의 정수)은, 상기 제1 차동 데이터 신호가 할당되는 단자와 상기 제2 차동 데이터 신호가 할당되는 단자를 포함하는 호스트 기기.
제14항에 있어서, 상기 커넥터는, 상기 제2 단자군 내지 상기 제N 단자군의 적어도 하나의 할당된 단자에 제2 전원 전압이 인가되는 커넥터 제2 전원 단자를 추가로 포함하고,
상기 SD 규격에 대응한 제1 모드로 통신할 때는, 상기 커넥터 제2 전원 단자에는 상기 제2 전원 전압이 인가되지 않고, 상기 커넥터 제1 단자군에는 상기 SD 규격에 대응한 싱글 엔드 신호가 할당되고,
상기 PCIe 규격에 대응한 제2 모드로 통신할 때는, 상기 커넥터 제2 전원 단자에는 상기 제2 전원 전압이 인가되고, 상기 커넥터 제1 단자군에는 상기 PCIe 규격에 대응한 제어 신호가 할당되고, 상기 커넥터 제2 단자군 내지 상기 커넥터제N 단자군에는 상기 PCIe 규격에 대응한 상기 제1 차동 데이터 신호 및 상기 제2 차동 데이터 신호가 각각 할당되는 호스트 기기.
제14항에 있어서, 상기 N은 3 이상이고,
상기 커넥터는, 상기 커넥터 제3 단자군 내지 상기 커넥터 제N 단자군의 각 단자에 각각 대응한 컨택트로서 포고 핀(docking pin)을 추가로 포함하는 호스트 기기.
제16항에 있어서, 상기 커넥터는,
상기 포고 핀이 매립된 베이스와,
상기 베이스 측에 마련되며, 상기 베이스 밖으로 인출됨으로써 상기 커넥터의 설치면에 접촉할 수 있는 방열 시트와,
상기 베이스 상에서 상기 메모리 카드를 상기 포고 핀 및 상기 방열 시트에 꽉 눌러댈 수 있는 커버를 추가로 포함하는 호스트 기기.
메모리 카드를 장착할 수 있으며, 호스트 기기에 마련되는 메모리 카드용 커넥터로서,
상기 메모리 카드가 접속 가능한 제1 단자와,
상기 호스트 기기의 물리층 인터페이스가 접속되는 제2 단자와,
상기 제1 단자 및 상기 제2 단자의 사이에 전기적으로 삽입된 커플링 콘덴서를 포함하는 메모리 카드용 커넥터.
커넥터 제1 컨택트군, 커넥터 제2 컨택트군, 커넥터 제3 컨택트군을 갖는 커넥터를 통해 호스트 기기에 장착할 수 있으며, 어댑터 제1 로우, 어댑터 제2 로우, 어댑터 제3 로우를 포함하는 어댑터면을 갖는 메모리 카드용 어댑터로서,
카드 제1 로우 내지 카드 제N(N은 2 이상의 정수) 로우를 포함하는 제1 면과 상기 제1 면과는 반대쪽을 향한 제2 면과 상기 카드 제1 로우 내지 상기 카드 제N 로우에 배치된 카드 제1 단자군 내지 카드 제N 단자군을 갖는 메모리 카드에 있어서의 상기 카드 제1 단자군의 각 단자와 접촉하는 어댑터 제1 컨택트군과,
상기 어댑터 제1 로우에 배치되며, 상기 커넥터 제1 컨택트군과 접촉하는 어댑터 제1 단자군과,
상기 카드 제2 단자군의 단자와 접촉하는 어댑터 제2 컨택트군과,
상기 어댑터 제2 로우 또는 상기 어댑터 제3 로우에 배치되며, 상기 커넥터 제2 컨택트군 또는 상기 커넥터 제3 컨택트군과 접촉하는 어댑터 제2 단자군을 포함하고,
상기 어댑터 제1 컨택트군과 상기 어댑터 제2 컨택트군은 상기 메모리 카드용 어댑터 내에 배치되고,
상기 어댑터 제1 컨택트군은 상기 어댑터 제1 단자군과 상기 메모리 카드용 어댑터 내에서 1대1로 배선되고,
상기 어댑터 제2 컨택트군은 상기 어댑터 제2 단자군과 상기 메모리 카드용 어댑터 내에서 1대1로 배선되고,
상기 메모리 카드를 상기 메모리 카드용 어댑터에 장착했을 때에, 상기 카드제1 단자군은 상기 어댑터 제1 컨택트군과 1대1로 접촉하고, 상기 카드 제2 단자군은 상기 어댑터 제2 컨택트군과 1대1로 접촉하는 메모리 카드용 어댑터.
커넥터를 통해 호스트 기기에 장착할 수 있으며, 어댑터 제1 로우를 포함하는 어댑터면을 갖는 메모리 카드용 어댑터로서,
카드 제1 로우 내지 카드 제N(N은 2 이상의 정수) 로우를 포함하는 제1 면과 상기 제1 면과는 반대쪽을 향한 제2 면과 상기 카드제1 로우 내지 상기 카드 제N 로우에 배치된 카드제1 단자군 내지 카드 제N 단자군을 갖는 메모리 카드에 있어서의 상기 카드 제1 단자군의 각 단자와 접촉하는 어댑터 제1 컨택트군과,
상기 어댑터 제1 로우에 배치된 어댑터 제1 단자군을 포함하고,
상기 어댑터 제1 컨택트군은 상기 메모리 카드용 어댑터 내에 배치되고,
상기 어댑터 제1 컨택트군은 상기 어댑터 제1 단자군과 상기 메모리 카드용 어댑터 내에서 1대1로 배선되고,
상기 메모리 카드를 상기 메모리 카드용 어댑터에 장착했을 때에,
상기 카드 제1 단자군과 상기 어댑터 제1 컨택트군은 1대1로 접촉하고,
상기 카드 제3 단자군 내지 상기 카드 제N 단자군은, 상기 어댑터면으로부터 노출되고, 어댑터 제3 로우에서부터 어댑터 제N 로우에 상당하는 위치에 배치되는 메모리 카드용 어댑터.