JP7331226B2 - メモリカード - Google Patents

Description

本実施の形態は、概して、メモリカードに関するものである。

メモリカードでは、記憶容量の増大に伴ってデータの転送量が増大している。データの転送量の増大に伴ってデータの転送時間が増大するのを防止するため、メモリカードに搭載される通信インターフェースの高速化が求められている。

特開２０１６－２９５５６号公報

一つの実施形態によれば、第１の主面と第１の端子群と第２の端子群とを有するメモリカードが提供される。第１の主面は、第１辺と第１辺に平行な第２辺とを含む。第１の端子群は、第１の主面の第１ロウに配置され、３以上の端子を含む。第２の端子群は、第１の主面の第２ロウであって第１ロウに平行な第２ロウに配置され、３以上の端子を含む。第１ロウは前記第２辺よりも前記第１辺に近い。第２ロウは第１辺よりも第２辺に近い。第２の端子群は、差動データ信号を通信するための複数の差動データ端子と、グランド電位に接続された複数のグランド端子とを含む。メモリカードは、ＳＤ規格に対応した第１のモードでの通信では、前記第１の端子群に含まれる端子を使用して前記ＳＤ規格に対応したシングルエンド信号を受信する。メモリカードは、ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ ｅｘｐｒｅｓｓ）規格に対応した第２のモードでの通信では、前記第１の端子群に含まれる端子を使用して前記ＰＣＩｅ規格に対応した差動クロック信号及びリセット信号を受信し、前記第２の端子群に含まれる端子を使用して前記ＰＣＩｅ規格に対応した差動データ信号を受信する。

図１は、第１実施形態に係るメモリカードの概略構成を示す平面図である。 図２は、第２実施形態に係るメモリカードの概略構成を示す平面図である。 図３は、第２実施形態に係るメモリカードの他の概略構成を示す平面図である。 図４Ａは、第３実施形態に係るメモリカードの概略構成を示す平面図である。 図４Ｂは、第５実施形態に係るメモリカードの概略構成を示す平面図である。 図４Ｃは、第４実施形態に係るメモリカードの概略構成を示す平面図である。 図５は、第６実施形態に係るメモリカードの概略構成を示すブロック図である。 図６は、第７実施形態に係るメモリカードが装着されたホスト機器の概略構成を示すブロック図である。 図７は、第８実施形態に係るメモリカードが装着されたインターフェースカードの概略構成を示すブロック図である。 図８は、第９実施形態に係るメモリカードのバスモードの設定時のホスト機器の動作を示すフローチャートである。 図９は、第１０実施形態に係るメモリカードに接続される差動伝送路におけるＡＣカップリングコンデンサの実装方法を示すブロック図である。 図１０Ａは、第１１実施形態に係るメモリカードに接続される差動伝送路におけるＡＣカップリングコンデンサの実装方法を示すブロック図である。 図１０Ｂは、第１２実施形態に係るメモリカードに接続される差動伝送路におけるＡＣカップリングコンデンサの実装方法を示すブロック図である。 図１１Ａは、第１３実施形態に係るメモリカードに用いられるコネクタの概略構成の一例を示す斜視図である。 図１１Ｂは、第１３実施形態に係るメモリカードに用いられるコネクタの概略構成の一例を示す断面図である。 図１２Ａは、第１４実施形態に係るメモリカードの装着前のコネクタの概略構成の一例を示す断面図である。 図１２Ｂは、第１４実施形態に係るメモリカードの装着前のコネクタの概略構成の一例を示す平面図である。 図１２Ｃは、第１４実施形態に係るメモリカードの装着後のコネクタの概略構成の一例を示す断面図である。 図１２Ｄは、第１４実施形態に係るメモリカードの装着後のコネクタの概略構成の一例を示す平面図である。 図１３Ａは、第１５実施形態に係るメモリカードの装着前のアダプタの概略構成の一例を示す断面図である。 図１３Ｂは、第１５実施形態に係るメモリカードの装着前のアダプタの概略構成の一例を示す平面図である。 図１３Ｃは、第１５実施形態に係るメモリカードの装着後のアダプタの概略構成の一例を示す断面図である。 図１３Ｄは、第１５実施形態に係るメモリカードの装着後のアダプタの概略構成の一例を示す平面図である。 図１４Ａは、第１６実施形態に係るメモリカードの装着前のアダプタの概略構成の一例を示す断面図である。 図１４Ｂは、第１６実施形態に係るメモリカードの装着前のアダプタの概略構成の一例を示す平面図である。 図１４Ｃは、第１６実施形態に係るメモリカードの装着後のアダプタの概略構成の一例を示す断面図である。 図１４Ｄは、第１６実施形態に係るメモリカードの装着後のアダプタの概略構成の一例を示す平面図である。 図１５Ａは、第１７実施形態に係るメモリカードの装着前のアダプタの概略構成の一例を示す断面図である。 図１５Ｂは、第１７実施形態に係るメモリカードの装着前のアダプタの概略構成の一例を示す平面図である。 図１５Ｃは、第１７実施形態に係るメモリカードの装着後のアダプタの概略構成の一例を示す断面図である。 図１５Ｄは、第１７実施形態に係るメモリカードの装着後のアダプタの概略構成の一例を示す平面図である。 図１６Ａは、第１８実施形態に係るメモリカードの概略構成を示す斜視図である。 図１６Ｂは、第１９実施形態に係るメモリカードの装着前のアダプタの概略構成の一例を示す断面図である。 図１６Ｃは、第２０実施形態に係るメモリカードの概略構成を示す斜視図である。 図１６Ｄは、図１６Ｃのメモリカードの装着後のアダプタの状態を示す断面図である。 図１７は、第２１実施形態に係るメモリカードの装着後のアダプタの概略構成の一例を示す平面図である。 図１８は、第２２実施形態に係るメモリカードの概略構成を示す平面図である。

以下に添付図面を参照して、実施の形態にかかるメモリカード、ホスト機器、メモリカード用コネクタおよびメモリカード用アダプタを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。以下の実施形態では、メモリカードとしてＳＤカードを例にとるが、マルチメディアカードなどのその他のカードであってもよい。

（第１実施形態）
図１は、第１実施形態に係るメモリカードの概略構成を示す平面図である。
図１において、メモリカードＳＤ１のカード面上にはロウＲ１、Ｒ２が設けられている。ロウＲ１、Ｒ２には、端子群ＰＡ１、ＰＡ２がそれぞれ設けられている。ロウＲ１は、端子群ＰＡ１の端子を横方向に並べて配置する領域を指定することができる。ロウＲ２は、端子群ＰＡ２の端子を横方向に並べて配置する領域を指定することができる。

各端子群ＰＡ１、ＰＡ２の端子の寸法は異なっていてもよいし、各端子群ＰＡ１、ＰＡ２の端子間の間隔は異なっていてもよい。ロウＲ１において、端子群ＰＡ１の各端子の配置位置は縦方向にずれていてもよい。ロウＲ２において、端子群ＰＡ２の各端子の配置位置は縦方向にずれていてもよい。

このメモリカードＳＤ１のフォームファクタは、ｍｉｃｒｏＳＤカードに対応させることができる。この時、メモリカードＳＤ１の縦の寸法Ａ１は１５ｍｍ、横の寸法Ｂ１は１１ｍｍ、厚さは１．０ｍｍに設定することができる。

各ロウＲ１、Ｒ２には、ある１つのインターフェース規格に準拠した通信に用いられる信号が割り当てられる。この時、複数のインターフェース規格に準拠した通信に用いられる信号が１つのロウに割り当てられないようにすることができる。ただし、１つのインターフェース規格に準拠した通信に用いられる信号が複数のロウに割り当てられていてもよい。

ロウＲ１には、ＳＤ規格に対応した第１のモードでの通信に用いられる信号が割り当てられる。ＳＤ規格に対応した第１のモードでの通信には、シングルエンド信号を用いることができる。すなわち、シングルエンド信号は、ＳＤ規格に対応する。ＳＤ規格に対応した第１のモードでは、端子群ＰＡ１に、電源ＶＤＤ、グランド電位ＶＳＳ、コマンドＣＭＤ、クロックＣＬＫおよびデータＤＡＴ［３：０］が割り当てられる。

ＳＤ規格に対応した第１のモードでは、ＤＳ（Ｄｅｆａｕｌｔ Ｓｐｅｅｄ）、ＨＳ（Ｈｉｇｈ Ｓｐｅｅｄ）またはＵＨＳ（Ｕｌｔｒａ Ｈｉｇｈ Ｓｐｅｅｄ）－Ｉに準拠して通信することができる。ＤＳの最大転送速度は１２．５Ｍバイト／秒、ＨＳの最大転送速度は２５Ｍバイト／秒、ＵＨＳ－Ｉの最大転送速度は１０４Ｍバイト／秒である。

ロウＲ２には、ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ ｅｘｐｒｅｓｓ）規格に対応した第２のモードでの通信に用いられる信号が割り当てられる。ＰＣＩｅ規格に対応した第２のモードでは、データの通信に差動信号を用いることができる。ＰＣＩｅ規格に対応した第２のモードでは、端子群ＰＡ２に、送信差動信号ＴＸ０Ｐ、ＴＸ０Ｎ、受信差動信号ＲＸ０Ｐ、ＲＸ０Ｎが割り当てられる。送信差動信号ＴＸ０Ｐ、ＴＸ０Ｎおよび受信差動信号ＲＸ０Ｐ、ＲＸ０Ｎを用いることで双方向通信を行うことができる。この時、ロウＲ２において、差動信号が割り当てられた端子が挟まれるようにグランド電位のＧＮＤ端子がそれぞれ割り当てられる。

さらに、ロウＲ２において、端子群ＰＡ２の１つの端子には電源端子ＶＤＤ２又は電源端子ＶＤＤ３が割り当てられ、端子群ＰＡ２の別の１つの端子には電源端子ＶＤＤ２が割り当てられる。また、端子群ＰＡ２のさらに別の１つの端子には、ＳＷＩＯが割り当てられる。ＳＷＩＯは、ＮＦＣ（Ｎｅａｒ Ｆｉｅｌｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）に用いることができる。

ＳＤ規格に対応した第１のモードでは、クロックＣＬＫおよびデータＤＡＴ［３：０］が別個の端子に割り当てられている。このため、クロックＣＬＫおよびデータＤＡＴ［３：０］が別個の伝送路を介して伝送される。

ＰＣＩｅ規格に対応した第２のモードでは、データをシリアル伝送するが、受信回路でクロックを生成できるように、データは同じ電圧レベルが長く続かないようにある単位毎にコード化される。コード化には、８Ｂ１０Ｂや１２８ｂ／１３０ｂなどの方式が用いられる。受信側は、データの変化点からクロックを生成することで、電圧レベルが多少変動してもデータを受信することができる。複数のレーン(差動データ信号の上り下りのペア)がある場合でも、それぞれレーンで独立に受信回路を構成して受信データの開始位置を揃えることで、レーン間スキューをキャンセルすることができる。

例えば、ＰＣＩｅ ３．０規格に対応した第２のモードの場合の最大転送速度は１レーン当たり２Ｇバイト／秒（上り下りの合計）である。ＰＣＩｅ規格に対応した第２のモードでは、一組の送信差動信号ＴＸ０Ｐ、ＴＸ０Ｎおよび受信差動信号ＲＸ０Ｐ、ＲＸ０Ｎで１レーンを構成することができる。一組の送信差動信号ＴＸ０Ｐ、ＴＸ０Ｎおよび受信差動信号ＲＸ０Ｐ、ＲＸ０Ｎは、メモリカードＳＤ１の１つのロウに配置することができる。

このため、メモリカードＳＤ１のロウ数を増大させることにより、ＰＣＩｅ規格に対応した第２のモードのレーン数を増大させることができ、ＰＣＩｅ規格に対応した第２のモードの転送速度を向上させることができる。ＰＣＩｅ規格に対応した第２のモードでは、初期化時に複数レーン構成を認識して、ひとつのデータを複数レーンで転送することができる。

ＰＣＩｅ規格に対応した第２のモードで通信を行う場合、ＰＣＩｅ規格に対応した第２のモードでの通信の制御に用いられる制御信号がロウＲ１に割り当てられる。この制御信号は、レファレンス差動クロック信号ＲＥＦＣＬＫｐ／ｎ、リセット信号ＰＥＲＳＴ、パワーマネジメント制御信号ＣＬＫＲＥＱを用いることができる。また、この制御信号は、さらにウェークアップ信号ＰＥＷＡＫＥを用いてもよい。これらの制御信号は、ロウＲ１のコマンドＣＭＤおよびデータＤＡＴ［３：０］の代わりに割り当てられる。

レファレンス差動クロック信号ＲＥＦＣＬＫｐ／ｎは、２本で差動クロックを構成し、ホスト機器からクロックを送ることにより、メモリカードＳＤ１は、そのメモリカードＳＤ１が装着されたホスト機器との同期を容易化することができる。ただし、レファレンス差動クロック信号ＲＥＦＣＬＫｐ／ｎはロウＲ１に割り当てられ、送信差動信号ＴＸ０Ｐ、ＴＸ０Ｎおよび受信差動信号ＲＸ０Ｐ、ＲＸ０ＮはロウＲ２以降に割り当てられる。このため、レファレンス差動クロック信号ＲＥＦＣＬＫｐ／ｎは、送信差動信号ＴＸ０Ｐ、ＴＸ０Ｎおよび受信差動信号ＲＸ０Ｐ、ＲＸ０Ｎとは別個の伝送路で送信される。

ホスト機器は、例えば、パーソナルコンピュータなどの情報処理装置、携帯電話、デジタルカメラ、撮像装置であってもよいし、タブレットコンピュータやスマートフォンなどの携帯端末であってもよいし、ゲーム機器であってもよいし、カーナビゲーションシステムなどの車載端末であってもよい。

メモリカードＳＤ１は、受信したレファレンス差動クロックを逓倍してビットクロックを生成する。データはビットクロックに同期して、送信差動信号ＴＸ０Ｐ、ＴＸ０Ｎから出力され、受信差動信号ＲＸ０Ｐ、ＲＸ０Ｎから読み込んだデータは、ビットクロックに同期して揃えられる。複数レーンの場合でもビットクロックに同期させて、ひとつのデータとして揃えることができる。

リセット信号ＰＥＲＳＴは、ＰＣＩｅ規格に対応した第２のモードでの通信に用いられるバスをホスト機器がリセットするために用いることができる。このリセット信号ＰＥＲＳＴは、エラー発生時などにホスト機器がカードの再初期化を行う時に用いることができる。

パワーマネジメント制御信号ＣＬＫＲＥＱは、パワーセービングモードから復帰するためのクロックとして用いることができる。パワーセービングモードでは、データ転送に用いられる高周波ビットクロックを停止させることで、消費電力を低減することができる。

ウェークアップ信号ＰＥＷＡＫＥがメモリカードＳＤ１に実装された場合、ウェークアップ信号ＰＥＷＡＫＥは、パワーセービングモードにおいて、メモリカードＳＤ１がホスト機器に各種イベントを知らせるのに用いることができる。ホスト機器は、メモリカードＳＤ１からウェークアップ信号ＰＥＷＡＫＥを受信すると、パワーセービングモードを解除し、イベントを処理することができる。メモリカードの中にはＩ／Ｏ機能を実装するタイプもあり、Ｉ／Ｏ割り込みを通知する手段としても使うことができる。

ロウＲ２において、端子群ＰＡ２の１つの端子には電源端子ＶＤＤ２又は電源端子ＶＤＤ３が割り当てられる。ロウＲ１の電源ＶＤＤには、ホスト機器は電源電圧ＶＤＤ１を供給することができる。電源電圧ＶＤＤ１は、３．３Ｖに設定することができる。ロウＲ２の電源端子ＶＤＤ２には、電源電圧ＶＤＤ２を供給することができる。電源電圧ＶＤＤ２は、１．８Ｖに設定することができる。あるいは、ロウＲ２の電源端子ＶＤＤ３には、電源電圧ＶＤＤ３を供給することができる。電源電圧ＶＤＤ３は、１．２Ｖに設定することができる。電源電圧表記は中央値を示し、ある程度の電圧変動幅は許容されている。例えば、３．３Ｖは、２．７Ｖ～３．６Ｖ、１．８Ｖは１．７０～１．９５Ｖ、１．２Ｖは、１．１Ｖ～１．３Ｖが許容範囲である。

下記説明では、電源端子ＶＤＤ３の存在を想定した説明をしているが、電源電圧ＶＤＤ３をサポートするメモリカードＳＤ１が、電源端子ＶＤＤ３を持たない場合は、ロウＲ２の電源端子ＶＤＤ２を使い、電源電圧ＶＤＤ２または、電源電圧ＶＤＤ３を供給することができる。具体的には、電源電圧ＶＤＤ２は、１．８Ｖまたは１．２Ｖが印加される。すなわち、メモリカードＳＤ１で電源端子ＶＤＤ３がないケースも存在するが、電源電圧ＶＤＤ３の供給先を電源端子ＶＤＤ２に変えるだけで、他の説明は同様である。
上述した説明では、ＰＣＩｅ規格に対応した第２のモードでの通信に用いられる信号がロウＲ２に割り当られる方法について説明したが、ＵＨＳ－ＩＩでの通信に用いられる信号がロウＲ２に割り当てられるようにしてもよい。ＵＨＳ－ＩＩの最大転送速度は３１２Ｍバイト／秒である。

ここで、メモリカードＳＤ１がＵＨＳ－ＩＩ規格に対応した第２のモードで通信するか、ＰＣＩｅ規格に対応した第２のモードで通信するかを判別できるようにするため、電源電圧ＶＤＤ２または電源電圧ＶＤＤ３を用いることができる。端子群ＰＡ２の電源端子ＶＤＤ２または電源端子ＶＤＤ３に電源電圧が印加されている場合、メモリカードＳＤ１はＰＣＩｅ規格をサポートしていれば、ＰＣＩｅバスモードで通信することができる。

または、電源電圧ＶＤＤ２または電源電圧ＶＤＤ３の変化点を検出して切り替える方法もある。ＶＤＤ２またはＶＤＤ３が、オフからオンに変わった場合、ＰＣＩｅバスモードに入り、オンからオフに変わった場合は、ＰＣＩｅバスモードから抜ける。これにより、ＳＤモードでは、ＶＤＤ２またはＶＤＤ３がオン/オフどちらでも動作させることができる。

ＵＨＳ－ＩＩ規格を用いるホスト機器は電源電圧ＶＤＤ２を電源端子ＶＤＤ２に印加し、ＰＣＩｅ規格を用いるホスト機器は電源電圧ＶＤＤ２を電源端子ＶＤＤ２に印加するか、または電源電圧ＶＤＤ３を電源端子ＶＤＤ３に印加する。メモリカードＳＤ１は、ＶＤＤ２/ＶＤＤ３電圧の有無の組み合わせにより、ホスト機器が期待するバスモード判定を容易に行える。従って、メモリカードＳＤ１は、データに送られるシンボルによってバスモード判定する必要がない。

ここで、メモリカードＳＤ１がＰＣＩｅ規格をサポートしているか、ＵＨＳ－ＩＩ規格をサポートしているかをホスト機器が認識できるようにするため、ＰＣＩｅ規格に対応したホスト機器は、ＰＣＩｅ規格をサポートしていることを認識するための決められたＰＣＩｅシンボルをロウＲ２の端子群ＰＡ２に送信することができる。そのシンボルに対してメモリカードＳＤ１からレスポンスがあった場合は、ホスト機器は、メモリカードＳＤ１がＰＣＩｅ規格をサポートしていると認識することができる。ＵＨＳ－ＩＩに対応したホスト機器は、ＵＨＳ－ＩＩ初期化シンボルをロウＲ２の端子群ＰＡ２に送信することができる。そのシンボルに対してメモリカードＳＤ１からレスポンスがあった場合は、ホスト機器は、メモリカードＳＤ１がＵＨＳ－ＩＩをサポートしていると認識することができる。

ここで、ＰＣＩｅ規格に対応した第２のモードでの通信に用いられる信号をロウＲ２に割り当て、メモリカードＳＤ１がＰＣＩｅ規格での通信をサポートできるようにすることにより、データの転送速度を上げることができる。メモリカードＳＤ１の記憶容量の増大に伴い、メモリ領域全体をアクセスする場合の時間が増大していくが、マルチレーン構成などの方法により更にバスを高速化することで、この時間を短縮することができる。

また、メモリカードＳＤ１がＰＣＩｅ規格での通信をサポートすることにより、ＰＣＩｅ規格の標準的な物理層（ＰＨＹ：Ｐｈｙｓｉｃａｌ Ｌａｙｅｒ）を用いることができる。このため、メモリカードＳＤ１のデータの転送速度を上げるための設計の容易化と開発コストの低減を図ることができる。

さらに、メモリカードＳＤ１がＰＣＩｅ規格での通信をサポートすることにより、ＰＣＩｅ規格のデータリンク層にＮＶＭｅ（Ｎｏｎ Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ ｅｘｐｒｅｓｓ）を採用することができる。このため、データ転送時のオーバーヘッドを低減させることができ、データ転送効率を向上させることができる。

（第２実施形態）
図２は、第２実施形態に係るメモリカードの概略構成を示す平面図である。

図２において、メモリカードＳＤ２のカード面上にはロウＲ１～Ｒ４が設けられている。ロウＲ１、Ｒ２には、端子群ＰＡ１、ＰＡ２がそれぞれ設けられている。ロウＲ１、Ｒ２は、図１のメモリカードＳＤ１と同様に用いることができる。例えば、ロウＲ２でＵＨＳ－ＩＩをサポートし、ロウＲ３、Ｒ４でＰＣＩｅ規格をサポートすることができる。

ロウＲ３、Ｒ４には、端子群ＰＡ３、ＰＡ４がそれぞれ設けられている。ロウＲ３は、端子群ＰＡ３の端子を横方向に並べて配置する領域を指定することができる。ロウＲ４は、端子群ＰＡ４の端子を横方向に並べて配置する領域を指定することができる。このメモリカードＳＤ２のフォームファクタは、ｍｉｃｒｏＳＤカードに対応させることができる。なお、メモリカードＳＤ２にロウＲ３、Ｒ４が設けられている場合、ロウＲ２はオプションとすることができる(無くてもよい)。

図２でロウＲ３、Ｒ４は２段で構成した例であるが、各ロウは１レーンの構成に必要な端子の集まりを示し、メモリカード上の端子配置を制限するものではない。例えば、２段のパッドを「ちどり」に配置してもよく、またロウＲ３、Ｒ４を１列にして「コの字」に並べて配置してもよい。

端子群ＰＡ３、ＰＡ４の各端子の面積は端子群ＰＡ１、ＰＡ２の各端子の面積よりも小さくすることができる。コネクタのコンタクト方式によっては端子群ＰＡ３、ＰＡ４の各端子の形状は互いに等しくすることができる。ここで、端子群ＰＡ３、ＰＡ４の各端子の面積を小さくすることにより、寄生容量を低減することが可能となるとともに、端子にコンタクトをとった時のスタブを小さくすることができ、周波数特性を向上させることができる。なお、ここで言うスタブとは、メモリカードＳＤ２の端子にコンタクトをとった時、コネクタピンと接触しない部分にできる端子の切れ端を言う。また、端子群ＰＡ３、ＰＡ４の各端子の形状を互いに等しくすることにより、レーンを構成する差動信号の電気的特性の対称性を向上させることができる。

各ロウＲ３、Ｒ４には、ＰＣＩｅ規格での通信に用いられる信号が割り当てられる。ロウＲ３の端子群ＰＡ３には、送信差動信号ＴＸ０Ｐ、ＴＸ０Ｎ、受信差動信号ＲＸ０Ｐ、ＲＸ０Ｎが割り当てられる。ロウＲ４の端子群ＰＡ４には、送信差動信号ＴＸ１Ｐ、ＴＸ１Ｎ、受信差動信号ＲＸ１Ｐ、ＲＸ１Ｎが割り当てられる。

ここで、１つのロウはＰＣＩｅ規格の１レーンを構成することができる。このため、ＰＣＩｅ規格での通信に用いられる信号がロウＲ３、Ｒ４に割り当てられることで、ＰＣＩｅ規格の２レーンを構成することができ、ＰＣＩｅ規格での通信に用いられる信号が１つのロウに割り当てられる方法に比べてデータ転送速度を２倍に向上させることができる。

２つのロウＲ３、Ｒ４を用いてＰＣＩｅ規格で通信を行う場合においても、ＰＣＩｅ規格での通信の制御に用いられる制御信号がロウＲ１に割り当てられる。この時、ロウＲ１に割り当てられた制御信号は、２つのロウＲ３、Ｒ４で共用することができる。

ロウＲ３において、端子群ＰＡ３の１つの端子には電源端子ＶＤＤ３が割り当てられる。ロウＲ３の電源端子ＶＤＤ３には、電源電圧ＶＤＤ３を供給することができる。端子群ＰＡ３の電源端子ＶＤＤ３は、ロウＲ３、Ｒ４で共用することができる。メモリカードＳＤ２がＳＤ規格に対応した第１のモードで通信するか、ＰＣＩｅ規格に対応した第２のモードで通信するかを判別できるようにするため、電源電圧ＶＤＤ３を用いることができる。

また、各ロウＲ３、Ｒ４において、差動信号が割り当てられた端子が挟まれるようにグランド電位のＧＮＤ端子がそれぞれ割り当てられる。例えば、ロウＲ３において、右から２番目、３番目、６番目、７番目の端子に受信差動信号ＲＸ０Ｎ、ＲＸ０Ｐ、ＴＸ０Ｎ、ＴＸ０Ｐが割り当てられる。この時、ロウＲ３の右から１番目、４番目、５番目、８番目の端子にグランド電位ＧＮＤが割り当てられる。

ただし、メモリカードは、図２に示す構成に対して、差動信号端子を囲む２つのＧＮＤ端子の一方のＧＮＤ端子の代わりに電源端子を配置した図３に示す構成であってもよい。電源端子は、安定した電源に対応した電源端子を採用できる。図３は、第２実施形態に係るメモリカードの他の概略構成を示す平面図である。

ここで、差動信号が割り当てられた端子を挟む端子にグランド電位ＧＮＤが割り当てられることにより、差動信号ごとにリターンパスを確保することができ、差動信号間の相互干渉を低減することができる。

なお、図２又は図３の例では、差動信号ごとに独立にグランド電位ＧＮＤが割り当てられる方法について説明したが、差動信号間の相互干渉に対して十分なノイズマージンがある場合は、グランド電位ＧＮＤが割り当てられた互いに隣接する端子は共通化するようにしてもよい。例えば、ロウＲ３において、グランド電位ＧＮＤを割り当てられた右から４番目および５番目の端子のうちのいずれかの端子はなくてもよい。これにより、各ロウＲ３、Ｒ４に設けられる端子数を減らすことができ、メモリカードＳＤ２の１つのロウに配置可能な端子数に制限がある場合においても、その制限に容易に対応することができる。

また、図２又は図３の例では、メモリカードＳＤ２にロウＲ３、Ｒ４を設ける方法について説明したが、ロウＲ４は省略するようにしてもよい。

さらに、図２又は図３の例では、ロウＲ１、Ｒ２の他に２つのロウＲ３、Ｒ４を設ける方法について説明したが、ロウＲ１、Ｒ２の他に３以上のロウを設けるようにしてもよい。例えば、さらにロウＲ５、Ｒ６を追加してもよい。ここで、メモリカードＳＤ２がＰＣＩｅ規格での通信をサポートすることにより、ロウ数を増大させることでレーン数を増大させることができ、データ転送速度の増大に容易に対応することができる。

すなわち、メモリカードのカード面上にＮ（Ｎは２以上の整数）個のロウを設けることができる。そして、第１ロウでは、ＳＤ規格に対応した第１のモードでデータ通信し、第２ロウから第Ｎロウでは、ＰＣＩｅ規格でデータ通信することができる。第２ロウはＰＣＩｅレーンとして割り当ててもよいが、パッドの形状が第３ロウ以降と異なるので使用しなくてもよい。ＰＣＩｅレーンの数をＸとすると、ＰＣＩｅ規格ではＸレーンを用いてデータ通信することができ、例えば、ＰＣＩｅ ３．０規格の最大転送速度はＸ×２Ｇバイト／秒（双方向）を達成することができる。

（第３実施形態）
図４Ａは、第３実施形態に係るメモリカードの概略構成を示す平面図である。

ｍｉｃｒｏＳＤフォームファクタにおいては、ロウＲ２がある場合とない場合、ロウＲ３、Ｒ４がある場合とない場合の３通りの組み合わせがある。

（１）ロウＲ２あり、ロウＲ３、Ｒ４なしの場合（図１のケース）
ロウＲ２にはＵＨＳ－ＩＩの差動信号、または、ＰＣＩｅ規格の差動信号１レーンが割当られる。初期化時にどちらをサポートしているかが識別される（両方サポートしてもよい）。さらに、ロウＲ２に電源端子ＶＤＤ３がある場合とない場合の組み合わせがあり、電源端子ＶＤＤ３がある場合は１．２Ｖが印加される。電源端子ＶＤＤ３がない場合は、電源端子ＶＤＤ２が使用され、電源端子ＶＤＤ２には１．８Ｖまたは１．２Ｖが印加される。

（２）ロウＲ２なし、ロウＲ３、Ｒ４ありの場合（図４Ａのケース）
ロウＲ３、Ｒ４は、ＰＣＩｅ規格の差動信号２レーンが割当られる。電源電圧ＶＤＤ３はロウＲ３にある。ＵＨＳ－ＩＩはサポートできない。

（３）ロウＲ２あり、ロウＲ３、Ｒ４ありの場合（図２のケース）
ロウＲ２にはＵＨＳ－ＩＩの差動信号、ロウＲ３、Ｒ４は、ＰＣＩｅ規格の差動信号２レーンが割当られる。さらに、ロウＲ２に電源端子ＶＤＤ３がある場合とない場合の組み合わせがあり、電源端子ＶＤＤ３がある場合は１．２Ｖが印加される。電源端子ＶＤＤ３がない場合は、電源端子ＶＤＤ２が使用するか、ロウＲ３の電源端子ＶＤＤ３を用いてもよい。電源端子ＶＤＤ２を使う場合は１．８Ｖまたは１．２Ｖが印加される。また、ＰＣＩｅ規格に対応した第２のモードのときに、ロウＲ２は別な用途のインターフェースとして使うことができる。

メモリカードＳＤ３のロウＲ１、Ｒ３、Ｒ４は、図２のメモリカードＳＤ２のロウＲ１、Ｒ３、Ｒ４と同様に用いることができる。

ここで、メモリカードＳＤ２のロウＲ２を除去することにより、メモリカードＳＤ３のカード面上の空きスペースを増やすことができる。例えば、放熱のための接触領域に用いることができる。

（第４実施形態）
図４Ｃは、第４実施形態に係るメモリカードの概略構成を示す平面図である。

図４Ｃにおいて、メモリカードＳＤ５のカード面上にはロウＲ１、Ｒ３、Ｒ４が設けられている。ロウＲ１には、端子群ＰＣ１が設けられている。ロウＲ１には、ＳＤ規格に対応した第１のモードでの通信に用いられる信号が割り当てられる。この時、ロウＲ１において、端子４には電源ＶＤＤ、端子３、６にはグランド電位ＶＳＳ、端子２にはコマンドＣＭＤ、端子５にはクロックＣＬＫ、端子１、９、８、７にはデータＤＡＴ［３：０］が割り当てられる。

ロウＲ３、Ｒ４には、端子群ＰＣ３、ＰＣ４がそれぞれ設けられ、２レーン構成にすることができる。このメモリカードＳＤ５のフォームファクタは、標準サイズのＳＤカードに対応させることができる。この時、メモリカードＳＤ５の縦の寸法Ａ２は３２ｍｍ、横の寸法Ｂ２は２４ｍｍ、厚さは２．１ｍｍに設定することができる。

メモリカードＳＤ５のロウＲ１、Ｒ３／Ｒ４はメモリカードＳＤ２のロウＲ１、Ｒ３、Ｒ４と同様に用いることができる。これにより、メモリカードＳＤ５のフォームファクタが標準サイズのＳＤカードに対応している場合においても、ＰＣＩｅ規格に対応した第２のモードでの通信をサポートすることができ、データの転送速度を上げることができる。

（第５実施形態）
図４Ｂは、第５実施形態に係るメモリカードの概略構成を示す平面図である。

図４Ｂにおいて、モリカードＳＤ４のカード面上にはロウＲ１、Ｒ３、Ｒ４が設けられている。ロウＲ１には、端子群ＰＢ１が設けられている。ロウＲ１には、ＳＤ規格に対応した第１のモードでの通信に用いられる信号が割り当てられる。図４Ｂの端子群ＰＢ１は、図４Ａの端子群ＰＡ１と同じ形状の場合の例を示しているが、端子群ＰＢ１の形状は、ロウＲ３、Ｒ４の端子形状と同じ、または類似した小さいパッド形状にしてもよい。アダプタを使うことで、図４Ｃのフォームファクタに変換すれば互換性を維持するように作ることができる。

ロウＲ３、Ｒ４には、端子群ＰＢ３、ＰＢ４がそれぞれ設けられている。このメモリカードＳＤ４のフォームファクタは、ｍｉｃｒｏＳＤカードに対応したフォームファクタを体積的に包含し、標準サイズのＳＤカードに対応したフォームファクタに体積的に包含されることができる。この時、メモリカードＳＤ４の縦の寸法Ａ３は１６ｍｍ～２０ｍｍの範囲、横の寸法Ｂ３は１２ｍｍ～１６ｍｍの範囲、厚さは１．４ｍｍ～１．６ｍｍの範囲に設定することができる。

ここで、メモリカードＳＤ４のフォームファクタは、ｍｉｃｒｏＳＤカードに対応したフォームファクタを体積的に包含することにより、ＮＡＮＤフラッシュメモリのチップサイズが増大した場合においても、ＮＡＮＤフラッシュメモリをメモリカードＳＤ４に収めることができ、ＮＡＮＤフラッシュメモリの記憶容量の増大に対応させることができる。

また、メモリカードＳＤ４のフォームファクタは、標準サイズのＳＤカードに対応したフォームファクタに体積的に包含されることにより、メモリカードＳＤ４のサイズの増大を抑制することができる。このため、メモリカードＳＤ４のコンパクト性を確保することができ、スマートフォンなどの携帯端末やデジタルカメラなどの携帯機器などに用いることができる。

メモリカードＳＤ４のロウＲ１、Ｒ３、Ｒ４はメモリカードＳＤ５のロウＲ１、Ｒ３、Ｒ４と同様に、メモリカードＳＤ３のロウＲ１、Ｒ３、Ｒ４と同様に用いることができる。これにより、メモリカードＳＤ４のフォームファクタがｍｉｃｒｏＳＤカードのフォームファクタおよび標準サイズのＳＤカードのフォームファクタと異なる場合においても、ＰＣＩｅ規格での通信をサポートすることができ、フォームファクタの違いに関わらずメモリ領域をアクセスできる。

なお、メモリカードＳＤ２～ＳＤ５において、ロウＲ３、Ｒ４に配置される端子の寸法、形状および配置間隔は共通化することができる。これにより、ロウＲ３、Ｒ４に配置される端子とコンタクトをとるコネクタをメモリカードＳＤ２～ＳＤ５間で共通化することができる。

（第６実施形態）
図５は、第６実施形態に係るメモリカードの概略構成を示すブロック図である。なお、図５の構成は、図１、図２および図４Ａ～図４ＣのいずれのメモリカードＳＤ１～ＳＤ５にも用いることができる。以下の説明では、図５の構成が図２のメモリカードＳＤ２に適用された場合を例にとる。

図５において、メモリカードＳＤ２には、レギュレータ１１、１２、コンパレータ１３、カードコントローラ１４、メモリインターフェース回路１５およびメモリ１６が設けられている。メモリ１６は、ＮＡＮＤフラッシュメモリを用いることができる。カードコントローラ１４は、メモリ１６へのリード／ライト制御および外部との通信制御などを行うことができる。この通信制御には、ＳＤ規格に対応した第１のモードに対応したプロトコル制御およびｌＰＣＩｅ規格に対応したプロトコル制御を含むことができる。カードコントローラ１４には、ＩＯセル１７、物理層インターフェース１８およびカードインターフェース回路１９が設けられている。

ＩＯセル１７は、シングルエンド信号に対応することができる。ＩＯセル１７は、ロウＲ１に割り当てられた信号に対応することができる。ＩＯセル１７には、入力バッファＶ１、Ｖ３および出力バッファＶ２が設けられている。入力バッファＶ１にはクロックＣＬＫを入力することができる。入力バッファＶ３にはコマンドＣＭＤおよびデータＤＡＴ［３：０］を入力することができる。出力バッファＶ２は、コマンドＣＭＤに対するレスポンスおよびデータＤＡＴ［３：０］を出力することができる。入力バッファＶ３および出力バッファＶ２は、コマンドＣＭＤおよびデータＤＡＴ［３：０］ごとに設けることができる。

物理層インターフェース１８は、差動信号に対応することができる。物理層インターフェース１８は、ロウＲ２、Ｒ３、Ｒ４に割り当てられた信号に対応することができる。物理層インターフェース１８には、レシーバＲＥおよびトランスミッタＴＲが設けられている。レシーバＲＥには、ロウＲ２、Ｒ３の受信差動信号ＲＸ０Ｐ、ＲＸ０ＮおよびロウＲ４の受信差動信号ＲＸ１Ｐ、ＲＸ１Ｎを入力することができる。トランスミッタＴＲは、ロウＲ２、Ｒ３の送信差動信号ＴＸ０Ｐ、ＴＸ０ＮおよびロウＲ４の送信差動信号ＴＸ１Ｐ、ＴＸ１Ｎを出力することができる。レシーバＲＥおよびトランスミッタＴＲは、ロウＲ２、Ｒ３、Ｒ４ごとに設けることができる。ロウＲ２においては、ＵＨＳ－ＩＩ規格に対応した第２のモードであってもＰＣＩｅ規格に対応した第２のモードであっても、物理層インターフェース１８は同じ構成をとることができる。

ＩＯセル１７および物理層インターフェース１８はカードインターフェース回路１９に接続されている。カードコントローラ１４は、メモリインターフェース回路１５を介してメモリ１６に接続されている。メモリカードＳＤ２にＰＣＩｅ規格をサポートさせるために、カードコントローラ１４には、ＰＣＩｅ規格の物理層インターフェース１８の他、ＰＣＩｅ規格のデータリンク層およびトランザクション層を設けることができる。物理層インターフェース１８は、シリアル／パラレル変換、パラレル／シリアル変換およびデータのシンボル化などを行うことができる。このシンボル化は、データの０または１が連続する時に、同じ値の連続回数を所定値以下に抑える処理である。このシンボル化により、データ伝送時の電圧レベルの偏りを抑えることができる。また、特定の周波数の高調波が大きくならないシンボルを用いることでＥＭＩ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を抑えることもできる。

なお、ＰＣＩｅ規格のトランザクション層では、データをパケット化したり、パケットのヘッダにコマンドなどを付加したりすることができる。ＰＣＩｅ規格のデータリンク層では、トランザクション層から受けとったパケットにシーケンス番号を付加したり、ＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）符号を付加したりすることができる。シーケンス番号は、パケットの送達確認などに用いることができる。

電源電圧ＶＤＤ１は、レギュレータ１１、カードコントローラ１４、メモリインターフェース回路１５およびメモリ１６に供給される。レギュレータ１１に供給された電源電圧ＶＤＤ１は、電源電圧ＶＤＤＬに変換され、カードコントローラ１４およびメモリインターフェース回路１５に供給される。電源電圧ＶＤＤＬはカードコントローラのテクノロジーに合わせて決定される。メモリインターフェース回路１５は、カードコントローラ１４のインターフェース電圧とメモリ１６のインターフェース電圧が異なる場合、レベルシフタ回路である。

ＳＤ規格に対応した第１のモード（ＤＳ、ＨＳまたはＵＨＳ－Ｉ）の場合、電源電圧ＶＤＤ１のみで動作可能なように構成される。ＵＨＳ－７モードの場合、カードコントローラ１４およびメモリインターフェース回路１５は電源電圧ＶＤＤＬを１．８Ｖとして用いることができる。この時、ＩＯセル１７では、電源電圧ＶＤＤ１、ＶＤＤＬに応じて出力信号電圧および入力スレッショールドを切り換えることができる。電圧ＶＤＤ２はオプションで供給することができる。

電源電圧ＶＤＤ３は、レギュレータ１２およびコンパレータ１３に供給される。レギュレータ１２に供給された電源電圧ＶＤＤ３は、物理層インターフェース１８を動作させるのに必要な電源電圧ＶＤＤＰＨＹに変換され、物理層インターフェース１８に供給される。

コンパレータ１３に供給された電源電圧ＶＤＤ３は、基準電圧と比較される。そして、その比較結果に基づいて電源電圧ＶＤＤ３の印加が検出され、その検出信号ＶＤＤ３ＳＰがカードコントローラ１４に出力される。
図示はされていないが、電源電圧ＶＤＤ２を使用したときも同様に、電源電圧ＶＤＤ２はレギュレータ１２およびコンパレータ１３に供給され、物理層インターフェース１８を動作させるのに必要な電源電圧ＶＤＤＰＨＹに変換され、物理層インターフェース１８に供給され、検出信号ＶＤＤ３ＳＰがカードコントローラ１４に出力される。

コンパレータ１３によって電源電圧ＶＤＤ３の印加が検出されない場合、メモリカードＳＤ２ではＳＤ規格に対応した第１のモードで通信が行われる。この時、ホスト機器からメモリカードＳＤ２に送信されたクロックＣＬＫは入力バッファＶ１を介してカードインターフェース回路１９に送信される。ホスト機器からメモリカードＳＤ２に送信されたコマンドＣＭＤおよびデータＤＡＴ［３：０］は入力バッファＶ３を介してカードインターフェース回路１９に送信される。カードインターフェース回路１９から送信されたコマンドＣＭＤに対するレスポンスおよびデータＤＡＴ［３：０］は出力バッファＶ２を介してホスト機器に送信される。

コンパレータ１３によって電源電圧ＶＤＤ２または電源電圧ＶＤＤ３の印加が検出された場合、メモリカードＳＤ２ではＰＣＩｅ規格に対応した第２のモードで通信が行われる。この時、メモリカードＳＤ２では、ロウＲ３、Ｒ４を介してデータ通信を行い、ロウＲ１を介して制御信号の通信を行うことができる。制御信号は、レファレンス差動クロック信号ＲＥＦＣＬＫｐ／ｎ、リセット信号ＰＥＲＳＴ、パワーマネジメント制御信号ＣＬＫＲＥＱおよびウェークアップ信号ＰＥＷＡＫＥが、ロウＲ１のコマンドＣＭＤおよびデータＤＡＴ［３：０］の代わりに割り当てられる。ただしウェークアップ信号ＰＥＷＡＫＥの実装は必須ではない。

ホスト機器からメモリカードＳＤ２にシリアルの受信差動信号ＲＸ０Ｐ、ＲＸ０Ｎ、ＲＸ１Ｐ、ＲＸ１Ｎが送信されると、レシーバＲＥにてパラレルデータの受信信号Ｒｘに変換され、カードインターフェース回路１９に送信される。カードインターフェース回路１９からトランスミッタＴＲにパラレルデータの送信信号Ｔｘが送信されると、その送信信号Ｔｘがシリアルの送信差動信号ＴＸ０Ｐ、ＴＸ０Ｎ、ＴＸ１Ｐ、ＴＸ１Ｎに変換され、ホスト機器に送信される。

（第７実施形態）
図６は、第７実施形態に係るメモリカードが装着されたホスト機器の概略構成を示すブロック図である。

図６において、ホスト機器には、システムコントローラ２１およびシステムメモリ２７が設けられている。システムコントローラ２１には、ルートコンプレックス２２、ＳＤホストコントローラ２３、第１ロウスイッチ２４、コネクタ２５およびメモリコントローラ２６が設けられている。メモリコントローラ２６はシステムメモリ２７に接続されている。

ルートコンプレックス２２は、複数のＰＣＩｅレーンの調停によりシステムメモリのアクセス制御を行うことができる。また、ＰＣＩｅレーンに接続されるデバイスとシステムメモリ間のデータ転送を調停できる。ルートコンプレックス２２が複数のＰＣＩｅレーンを持つ場合、複数のＰＣＩｅデバイス（メモリカードを含む）とスタースター接続することができる。ひとつのデバイスに複数レーンを割り当てることもできる。ＳＤホストコントローラ２３はメモリカードＳＤ２をＳＤ規格に対応した第１のモードで制御する場合に用いることができる。第１ロウスイッチ２４は、選択信号Ｒ１ＳＥＬに基づいてロウＲ１をＳＤ規格に対応した第１のモードでの通信に用いるか、ＰＣＩｅ規格に対応した第２のモードでの通信に用いるかを切り替えることができる。

コネクタ２５は、メモリカードＳＤ２とコンタクトをとることができる。この時、コネクタ２５のフォームファクタはｍｉｃｒｏＳＤカードに対応させることができる。コネクタ２５には、メモリカードＳＤ２とコンタクトをとるために、メモリカードＳＤ２のカード端子群に対応したコネクタコンタクト端子群を設けることができる。メモリカードＳＤ２のカード端子群は、図２の端子群ＰＡ１～ＰＡ４である。また、コネクタ２５は、ホストコントローラと接続するためのコネクタ端子群がある。なお、以下の説明では、メモリカードに設けられた端子群とコネクタに設けられた端子群と区別するために、メモリカードに設けられた端子群をカード端子群、コネクタに設けられた端子群をコネクタ端子群と言うことがある。

コネクタ２５には、電源電圧ＶＤＤ３が印加され、電源電圧ＶＤＤ３が印加されない場合、電源電圧ＶＤＤ２が印加される。メモリコントローラ２６は、システムメモリ２７の動作を制御することができる。

ルートコンプレックス２２には、物理層インターフェース２２Ａ、２２Ｃ、２２ＥおよびＩＯセル２２Ｂ、２２Ｄ、２２Ｆが設けられている。各物理層インターフェース２２Ａ、２２Ｃ、２２Ｅは、ＰＣＩｅ規格の差動信号インターフェースであり、ＩＯセル２２Ｂ、２２Ｄ、２２Ｆは、ＰＣＩｅ規格のシングルエンド信号と差動レファレンスクロックのインターフェースである。

物理層インターフェース２２ＡおよびＩＯセル２２Ｂは、ＳＤホストコントローラ２３に接続されている。この時、ルートコンプレックス２２は、差動信号ＤＳ１および制御信号ＣＳ１を用いてＳＤホストコントローラ２３と通信することができる。物理層インターフェース２２Ｃは、コネクタ２５に接続されている。ＩＯセル２２Ｄは、第１ロウスイッチ２４に接続されている。物理層インターフェース２２ＥおよびＩＯセル２２Ｆは、Ｍ．２スロットに接続されている。Ｍ．２は、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）およびＰＣＩｅ規格をサポートし、様々なＰＣＩｅデバイスを接続することができる。ＳＤホストコントローラ２３は、第１ロウスイッチ２４を介してコネクタ２５に接続されている。

選択信号Ｒ１ＳＥＬにてＳＤ規格に対応した第１のモードでの通信が選択された場合、第１ロウスイッチ２４によってメモリカードＳＤ２のロウＲ１がＳＤホストコントローラ２３側に切り替えられる。そして、ＳＤホストコントローラ２３から出力されたＳＤバス信号ＢＳがロウＲ１に割り当てられ、ＳＤホストコントローラ２３とメモリカードＳＤ２間はＳＤ規格に対応した第１のモードで通信が行われる。ＳＤバス信号ＢＳは、コマンドＣＭＤ、クロックＣＬＫおよびデータＤＡＴ［３：０］を含むことができる。

選択信号Ｒ１ＳＥＬにてＰＣＩｅ規格に対応した第２のモードでの通信が選択された場合、第１ロウスイッチ２４によってメモリカードＳＤ２のロウＲ１がＩＯセル２２Ｄ側に切り替えられる。そして、制御信号ＣＳ２がロウＲ１に割り当てられる。この制御信号ＣＳ２には、レファレンス差動クロック信号ＲＥＦＣＬＫｐ／ｎ、リセット信号ＰＥＲＳＴ、パワーマネジメント制御信号ＣＬＫＲＥＱを含むことができる。また、この制御信号ＣＳ２には、さらにウェークアップ信号ＰＥＷＡＫＥを含ませてもよい。

また、物理層インターフェース２２ＣとメモリカードＳＤ２のロウＲ３、Ｒ４との間で差動信号ＤＳ２が送受信される。この差動信号ＤＳ２は、受信差動信号ＲＸ０Ｐ、ＲＸ０Ｎ、ＲＸ１Ｐ、ＲＸ１Ｎおよび送信差動信号ＴＸ０Ｐ、ＴＸ０Ｎ、ＴＸ１Ｐ、ＴＸ１Ｎを含むことができる。これにより、ルートコンプレックス２２とメモリカードＳＤ２間はＰＣＩｅ規格に対応した第２のモードで通信を行うことができる。

選択信号Ｒ１ＳＥＬの設定方法としては、電源電圧ＶＤＤ２または電源電圧ＶＤＤ３が印加されたかどうかで設定することができる。電源電圧ＶＤＤ２または電源電圧ＶＤＤ３の変化点（offからon、onからoff)を検出することで初期化中の状態を制御できる。
あるいは、システムコントローラ２１などにレジスタを設け、このレジスタに格納された値に基づいて選択信号Ｒ１ＳＥＬを設定するようにしてもよい。レジスタに格納された値に基づいて選択信号Ｒ１ＳＥＬを設定することにより、電源電圧ＶＤＤ３が使用されるかどうかにかかわりなく、ＳＤ規格に対応した第１のモードでの通信とＰＣＩｅ規格に対応した第２のモードでの通信とを切り替えることができる。

なお、図６の実施形態では、メモリカードＳＤ２を装着可能なコネクタ２５をホスト機器に実装した構成を示したが、メモリカードＳＤ１、ＳＤ３～ＳＤ５を装着可能なコネクタをホスト機器に実装するようにしてもよい。メモリカードＳＤ１、ＳＤ３を装着可能なコネクタのフォームファクタはｍｉｃｒｏＳＤカードに対応させることができる。メモリカードＳＤ４を装着可能なコネクタのフォームファクタは、ｍｉｃｒｏＳＤカードに対応したフォームファクタを包含し、標準サイズのＳＤカードに対応したフォームファクタに包含されることができる。メモリカードＳＤ５を装着可能なコネクタのフォームファクタは、標準サイズのＳＤカードに対応させることができ、ｍｉｃｒｏＳＤカードに対応したフォームファクタとカードＳＤ４のフォームファクタを包含する。

（第８実施形態）
図７は、第８実施形態に係るメモリカードが装着されたインターフェースカードの概略構成を示すブロック図である。

図７において、インターフェースカード３１には、ブリッジ３２、ＳＤホストコントローラ３３、第１ロウスイッチ３４およびコネクタ３５が設けられている。

ブリッジ３２は、ＰＣＩｅスロットまたはＭ．２スロットにインターフェースカード３１を装着することでＰＣＩｅ規格に対応した第２のモードでの通信に移行させることができる。ＳＤホストコントローラ３３、第１ロウスイッチ３４およびコネクタ３５は、図６のＳＤホストコントローラ２３、第１ロウスイッチ２４およびコネクタ２５と同様に構成することができる。

ブリッジ３２には、物理層インターフェース３２Ａ、３２ＣおよびＩＯセル３２Ｂ、３２Ｄが設けられている。各物理層インターフェース３２Ａ、３２Ｃは、ＰＣＩｅ規格の差動信号をインターフェースすることができる。ＩＯセル３２Ｂ、３２Ｄは、ＰＣＩｅ規格のシングルエンド信号と差動レファレンスクロックをインターフェースすることができる。

物理層インターフェース３２ＡおよびＩＯセル３２Ｂは、ＳＤホストコントローラ３３に接続されている。この時、ブリッジ３２は、差動信号ＤＳ１および制御信号ＣＳ１を用いてＳＤホストコントローラ３３と通信することができる。物理層インターフェース３２Ｃは、コネクタ３５に接続されている。ＩＯセル３２Ｄは、第１ロウスイッチ３４に接続されている。

選択信号Ｒ１ＳＥＬにてＳＤ規格に対応した第１のモードでの通信が選択された場合、第１ロウスイッチ３４によってメモリカードＳＤ２のロウＲ１がＳＤホストコントローラ３３側に切り替えられる。そして、ＳＤホストコントローラ３３から出力されたＳＤバス信号ＢＳがロウＲ１に割り当てられ、ＳＤホストコントローラ３３とメモリカードＳＤ２間はＳＤ規格に対応した第１のモードで通信が行われる。

選択信号Ｒ１ＳＥＬにてＰＣＩｅ規格に対応した第２のモードでの通信が選択された場合、第１ロウスイッチ３４によってメモリカードＳＤ２のロウＲ１がＩＯセル３２Ｄ側に切り替えられる。そして、制御信号ＣＳ２がロウＲ１に割り当てられる。また、物理層インターフェース３２ＣとメモリカードＳＤ２のロウＲ３、Ｒ４との間で差動信号ＤＳ２が送受信される。そして、ブリッジ３２とメモリカードＳＤ２間はＰＣＩｅ規格に対応した第２のモードで通信が行われる。

（第９実施形態）
図８は、第９実施形態に係るメモリカードのバスモードの設定時のホスト機器の動作を示すフローチャートである。なお、このメモリカードのバスモードの設定方法は、図１、図２および図４Ａ～図４ＣのいずれのメモリカードＳＤ１～ＳＤ５にも用いることができる。

図８において、ホスト機器はメモリカードに電源電圧ＶＤＤ１、電源電圧ＶＤＤ３を供給する（Ｓ１）。電源電圧ＶＤＤ１は、メモリカードのロウＲ１の電源端子ＶＤＤに供給することができる。図１に示すように、メモリカードにロウＲ１、Ｒ２しかない場合、電源電圧ＶＤＤ３は、メモリカードのロウＲ２の電源端子ＶＤＤ３、または、電源端子ＶＤＤ３がなければ電源端子ＶＤＤ２に供給することができる。図２または図４Ａ～図４Ｃに示すように、メモリカードにロウＲ３がある場合、電源電圧ＶＤＤ３は、メモリカードのロウＲ３の電源端子ＶＤＤ３に供給することができる。

また、図示していないが、電源電圧ＶＤＤ３をサポートしない場合は、代わりに電源電圧ＶＤＤ２を電源端子ＶＤＤ２に供給する。

この時、ホスト機器は、送信差動信号ＴＸ０Ｐ、ＴＸ０Ｎ、ＴＸ１Ｐ、ＴＸ１Ｎが割り当てられたロウＲ３、Ｒ４の端子の電圧の立ち上がり時間を監視することでカードが装着されているか検出することができる。ホスト機器とカード間はＡＣカップリングコンデンサにより接続されるが、カードが装着されてるい場合だけコンデンサに充電電流が流れる。このため、ホスト機器にメモリカードが装着されている場合は、ホスト機器にメモリカードが装着されていない場合に比べて立ち上がり時間が長くなる。従って、この立ち上がり時間に基づいて、ホスト機器にメモリカードが装着されているかどうかを判定することができる。複数レーンから構成される場合、何レーンが通信に使用可能かも判定できる。そして、ホスト機器にメモリカードが装着されている場合、ホスト機器はメモリカードと通信を開始することができる。

次に、ホスト機器は、ロウＲ１を第３バスモードとして選択する（Ｓ２）。第３バスモードは、ＰＣＩｅ規格に対応した第２のモードによる通信である。

次に、ホスト機器は、メモリカードがＰＣＩｅ規格をサポートしているかどうかを識別するシンボルをロウＲ２、Ｒ３、またはＲ４に送信する（Ｓ３）。

そして、Ｓ３のシンボルに対するレスポンスがメモリカードから規定時間以内に送信された場合（Ｓ４のＹｅｓ）、ホスト機器は、トレーニングシーケンスを実行する（Ｓ５）。このトレーニングシーケンスでは、メモリカードとホスト機器の両方がサポートする最大性能の動作周波数を決定することができる。

次に、ホスト機器は、メモリカードとの通信方式を第３バスモードに設定する（Ｓ６）。

一方、Ｓ３のシンボルに対するレスポンスが規定時間以内にメモリカードから送信されてこない場合（Ｓ４のＮｏ）、ホスト機器は、電源電圧ＶＤＤ３の供給を停止し（Ｓ７）、メモリカードに電源電圧ＶＤＤ２を供給する（Ｓ８）。電源電圧ＶＤＤ２は、メモリカードのロウＲ２の電源端子ＶＤＤ２に供給することができる。

次に、ホスト機器は、ロウＲ１をＵＨＳ－ＩＩモード用の制御端子として選択する（Ｓ９）。具体的には、２つの端子に差動レファレンスクロックが割当てられる。

次に、ホスト機器は、メモリカードがＵＨＳ－ＩＩをサポートしているかどうかを識別するシンボルをロウＲ２に送信する（Ｓ１０）。

そして、Ｓ１０のシンボルに対するレスポンスがメモリカードから規定時間以内に送信された場合（Ｓ１１のＹｅｓ）、ホスト機器は、ＵＨＳ－ＩＩモードの初期化を実行する（Ｓ１２）。このＵＨＳ－ＩＩモードの初期化では、メモリカードとホスト機器の両方がサポートする最大性能の動作周波数を決定することができる。

次に、ホスト機器は、メモリカードとの通信方式を第２バスモードに設定する（Ｓ１３）。第２バスモードは、ＵＨＳ－ＩＩによる通信である。

一方、Ｓ１０のシンボルに対するレスポンスが規定時間以内にメモリカードから送信されてこない場合（Ｓ１１のＮｏ）、ホスト機器は、電源電圧ＶＤＤ２の供給を停止する（Ｓ１４）。なお、電源電圧ＶＤＤ２の供給を停止するかどうかはオプションとすることができる。

次に、ホスト機器は、ロウＲ１をＳＤ規格に対応した第１のモード用の信号端子として選択する（Ｓ１５）。

次に、ホスト機器は、ＳＤ規格に対応した第１のモードの初期化を実行するコマンドをロウＲ１に送信する（Ｓ１６）。

そして、Ｓ１６のコマンドに対するレスポンスがメモリカードから規定時間以内に送信された場合（Ｓ１７のＹｅｓ）、ホスト機器は、ＳＤ規格に対応した第１のモードの初期化を実行する（Ｓ１８）。このＳＤ規格に対応した第１のモードの初期化では、メモリカードとホスト機器の両方がサポートする最大性能のＳＤバスモードと動作周波数を決定することができる。

次に、ホスト機器は、メモリカードとの通信方式を第１バスモードに設定する（Ｓ１９）。第１バスモードは、ＳＤ規格に対応した第１のモードによる通信である。

一方、Ｓ１６のコマンドに対するレスポンスが規定時間以内にメモリカードから送信されてこない場合（Ｓ１７のＮｏ）、ホスト機器は、エラー判定し、ＳＤ規格に対応した第１のモードの初期化を停止する（Ｓ２０）。Ｓ２０には、ＳＤカードではないカードが接続されたケースも含まれる。

例えば、図１のメモリカードＳＤ１に図８の処理が適用されるものとする。この時、メモリカードＳＤ１のロウＲ２の電源端子ＶＤＤ３に電源電圧ＶＤＤ３が供給される（Ｓ１）。メモリカードＳＤ１がＰＣＩｅ規格をサポートしている場合は、メモリカードＳＤ１のロウＲ２にシンボルが送信された時に（Ｓ３）、メモリカードＳＤ１からのレスポンスがある（Ｓ４のＹｅｓ）。このため、ホスト機器は、メモリカードＳＤ１との通信方式をＰＣＩｅ規格に対応した第２のモードに設定する（Ｓ６）。

一方、メモリカードＳＤ１がＵＨＳ－ＩＩをサポートしている場合は、メモリカードＳＤ１のロウＲ２にシンボルが送信された時に（Ｓ３）、メモリカードＳＤ１からのレスポンスがない（Ｓ４のＮｏ）。このため、メモリカードＳＤ１のロウＲ２の電源端子ＶＤＤ３の電源電圧ＶＤＤ３が停止され（Ｓ７）、メモリカードＳＤ１のロウＲ２の電源端子ＶＤＤ２に電源電圧ＶＤＤ２が供給される（Ｓ８）。そして、メモリカードＳＤ１のロウＲ２にシンボルが送信された時に（Ｓ１０）、メモリカードＳＤ１からのレスポンスがある（Ｓ１１のＹｅｓ）。このため、ホスト機器は、メモリカードＳＤ１との通信方式をＵＨＳ－ＩＩに設定する（Ｓ１３）。

一方、メモリカードＳＤ１がＵＨＳ－ＩＩもサポートしていない場合は、メモリカードＳＤ１のロウＲ２にシンボルが送信された時に（Ｓ１０）、メモリカードＳＤ１からのレスポンスがない（Ｓ１１のＮｏ）。そして、メモリカードＳＤ１のロウＲ１にコマンドが送信された時に（Ｓ１６）、メモリカードＳＤ１からのレスポンスがあれば、ホスト機器は、メモリカードＳＤ１との通信方式をＳＤ規格に対応した第１のモードに設定する（Ｓ１９）。

その他の例として、図４ＡのメモリカードＳＤ３に図８の処理が適用されるものとする。この時、メモリカードＳＤ３のロウＲ３の電源端子ＶＤＤ３に電源電圧ＶＤＤ３が供給される（Ｓ１）。メモリカードＳＤ３はＰＣＩｅ規格をサポートしているので、メモリカードＳＤ３のロウＲ３にシンボルが送信された時に（Ｓ３）、メモリカードＳＤ３からのレスポンスがある（Ｓ４のＹｅｓ）。このため、ホスト機器は、メモリカードＳＤ１との通信方式をＰＣＩｅ規格に対応した第２のモードに設定する（Ｓ６）。

一方、メモリカードＳＤ３をＳＤ規格に対応した第１のモードで動作させる場合、Ｓ１においてメモリカードＳＤ３のロウＲ３の電源端子ＶＤＤ３に電源電圧ＶＤＤ３が供給されないようにする。この時、メモリカードＳＤ３のロウＲ３にシンボルが送信された時に（Ｓ３）、メモリカードＳＤ３からのレスポンスがない（Ｓ４のＮｏ）。また、メモリカードＳＤ３にはロウＲ２がないので、メモリカードＳＤ３のロウＲ２にシンボルが送信された時に（Ｓ１０）、メモリカードＳＤ３からのレスポンスがない（Ｓ１１のＮｏ）。メモリカードＳＤ３はＳＤ規格をサポートしているので、メモリカードＳＤ３のロウＲ１にコマンドが送信された時に（Ｓ１６）、メモリカードＳＤ３からのレスポンスがある（Ｓ１７のＹｅｓ）。このため、ホスト機器は、メモリカードＳＤ３との通信方式をＳＤ規格に対応した第１のモードに設定する（Ｓ１９）。

（第１０実施形態）
図９は、第１０実施形態に係るメモリカードに接続される差動伝送路におけるＡＣカップリングコンデンサの実装方法を示すブロック図である。

図９において、ホスト機器には、システムボード８１およびシステムコントローラ８３が設けられている。システムボード８１には、コネクタ８２および物理層インターフェース８４が設けられている。物理層インターフェース８４には、レシーバＲＥ１およびトランスミッタＴＲ１が設けられている。レシーバＲＥ１には、メモリカードＳＤ１のロウＲ２から送信される送信差動信号ＴＸ０Ｐ、ＴＸ０Ｎを入力することができる。トランスミッタＴＲ１は、メモリカードＳＤ１のロウＲ２で受信される受信差動信号ＲＸ０Ｐ、ＲＸ０Ｎを出力することができる。

トランスミッタＴＲ１とコネクタ８２は、差動伝送路ＴＰ１を介して接続されている。この時、差動伝送路ＴＰ１は、ＡＣカップリングコンデンサＣ１、Ｃ２を介してトランスミッタＴＲ１とコネクタ８２とを接続することができる。ＡＣカップリングコンデンサＣ１、Ｃ２にはスイッチＷＴが接続されている。スイッチＷＴは、ＡＣカップリングコンデンサＣ１、Ｃ２を短絡することができる。スイッチＷＴの実装はオプションとすることができる。

レシーバＲＥ１とコネクタ８２は、差動伝送路ＴＰ２を介して接続されている。この時、差動伝送路ＴＰ２は、ＡＣカップリングコンデンサＣ３、Ｃ４を介してレシーバＲＥ１とコネクタ８２とを接続することができる。ＡＣカップリングコンデンサＣ３、Ｃ４にはスイッチＷＲが接続されている。スイッチＷＲは、ＡＣカップリングコンデンサＣ３、Ｃ４を短絡することができる。スイッチＷＲの実装はオプションとすることができる。

メモリカードＳＤ１には、物理層インターフェース８５が設けられている。物理層インターフェース８５は、ＵＨＳ－ＩＩ規格またはＰＣＩｅ規格のいずれか一方のみをサポートすることができる。物理層インターフェース８５には、レシーバＲＥ２およびトランスミッタＴＲ２が設けられている。レシーバＲＥ２には、メモリカードＳＤ１のロウＲ２で受信された受信差動信号ＲＸ０Ｐ、ＲＸ０Ｎを入力することができる。トランスミッタＴＲ２は、メモリカードＳＤ１のロウＲ２から送信される送信差動信号ＴＸ０Ｐ、ＴＸ０Ｎを出力することができる。

レシーバＲＥ２は、差動伝送路ＴＰ３に接続されている。トランスミッタＴＲ２は、差動伝送路ＴＰ４に接続されている。メモリカードＳＤ１をコネクタ８２に装着することで、差動伝送路ＴＰ１、ＴＰ３を互いに接続するとともに、差動伝送路ＴＰ２、ＴＰ４を互いに接続することができる。

メモリカードＳＤ１がＵＨＳ－ＩＩ規格をサポートしている場合、システムコントローラ８３は、スイッチＷＴ、ＷＲをオンし、ＡＣカップリングコンデンサＣ１～Ｃ４を短絡させることができる。

一方、メモリカードＳＤ１がＰＣＩｅ規格をサポートしている場合、システムコントローラ８３は、スイッチＷＴ、ＷＲをオフし、物理層インターフェース８４、８５を直流的に分離させることができる。

これにより、メモリカードＳＤ１がＵＨＳ－ＩＩ規格をサポートしている場合とＰＣＩｅ規格をサポートしている場合とでシステムボード８１を交換することなく、メモリカードＳＤ１がＵＨＳ－ＩＩ規格をサポートしている場合とＰＣＩｅ規格をサポートしている場合との両方に対応させることができる。

なお、ＰＣＩｅ規格に対応した第２のモードにおいて、ＡＣカップリングコンデンサＣ１～Ｃ４を介して物理層インターフェース８４、８５を接続することにより、差動信号の送信側と受信側でＤＣ的な分離をすることができ、物理層インターフェース８４、８５のコモン電圧レベルを送信側と受信側で独立に設計することが可能となる（互いに影響を受けない）。一方、ＡＣカップリングコンデンサがなくＤＣ結合する場合、グランドレベルの変動が双方の信号電圧に影響を与えるため、グランドレベルの変動を抑える設計が必要となる。

また、ＡＣカップリングコンデンサは、２００ｎＦ程度の容量が必要で、その大きさから、ｍｉｃｒｏＳＤフォームファクタ内への実装は困難なものとなる。そこで、ＡＣカップリングコンデンサＣ１～Ｃ４をシステムボード８１に設けることにより、ＡＣカップリングコンデンサＣ３、Ｃ４をメモリカードＳＤ１に設ける必要がなくなり、薄型メモリカードＳＤ１の製造を容易にすることが可能となる。

（第１１実施形態）
図１０Ａは、第１１実施形態に係るメモリカードに接続される差動伝送路におけるＡＣカップリングコンデンサの実装方法を示すブロック図である。

図１０Ａにおいて、ホスト機器には、システムボード８１´が設けられている。システムボード８１´には、コネクタ８２および物理層インターフェース８４が設けられている。物理層インターフェース８４には、レシーバＲＥ１およびトランスミッタＴＲ１が設けられている。

トランスミッタＴＲ１とコネクタ８２からの差動伝送路ＴＰ１は、ＡＣカップリングコンデンサＣ１、Ｃ２を介して接続されている。

レシーバＲＥ１とコネクタ８２は、差動伝送路ＴＰ２を介して接続されている。この時、差動伝送路ＴＰ２は、レシーバＲＥ１とコネクタ８２とを直接接続することができる。

メモリカードＳＤ５には、物理層インターフェース８５´が設けられている。物理層インターフェース８５´は、ＰＣＩｅ規格をサポートすることができる。物理層インターフェース８５´には、レシーバＲＥ２´およびトランスミッタＴＲ２´が設けられている。レシーバＲＥ２´には、メモリカードＳＤ５のロウＲ３で受信された受信差動信号ＲＸ０Ｐ、ＲＸ０Ｎを入力することができる。トランスミッタＴＲ２´は、メモリカードＳＤ５のロウＲ３から送信される送信差動信号ＴＸ０Ｐ、ＴＸ０Ｎを出力することができる。

レシーバＲＥ２´は、差動伝送路ＴＰ３に接続されている。トランスミッタＴＲ２´と差動伝送路ＴＰ４は、ＡＣカップリングコンデンサＣ３、Ｃ４を介して接続する場合を示している。これはＰＣＩｅデバイスの一般的な実装方法となっている。

しかし、ＡＣカップリングコンデンサの容量範囲は決められていて、ｍｉｃｒｏＳＤフォームファクタに実装するには大きすぎる問題がある。つまり、厚さが薄いフォームファクタの小型リムーバブルカードに応用するには図１０Ａの構成は適していない。

（第１２実施形態）
図１０Ｂは、第１２実施形態に係るメモリカードに接続される差動伝送路におけるＡＣカップリングコンデンサの実装方法を示すブロック図である。

図１０Ｂにおいて、ホスト機器には、システムボード８１´´が設けられている。システムボード８１´´には、コネクタ８２´および物理層インターフェース８４が設けられている。物理層インターフェース８４には、レシーバＲＥ１およびトランスミッタＴＲ１が設けられている。コネクタ８２´には、ＡＣカップリングコンデンサＣ３、Ｃ４が設けられている。ＡＣカップリングコンデンサＣ３、Ｃ４は、コネクタ８２´におけるメモリカードＳＤ１側が接続可能であるコネクタ端子とホスト機器の物理層インターフェース８４に接続される接続端子との間に電気的に挿入することができる。

トランスミッタＴＲ１とコネクタ８２´からの差動伝送路ＴＰ１は、ＡＣカップリングコンデンサＣ１、Ｃ２を介して接続されている。ＡＣカップリングコンデンサＣ１、Ｃ２は、コネクタ８２´の内部に配置しても良く、そうすると、ＰＣＢ上にＣ１、Ｃ２を配置する領域を確保する必要がない。

レシーバＲＥ１とコネクタ８２´は、差動伝送路ＴＰ２を介して接続されている。この時、差動伝送路ＴＰ２は、レシーバＲＥ１とコネクタ８２´とを直接接続することができる。ホスト機器側の差動伝送路ＴＰ２とカード側の差動伝送路ＴＰ４は、コネクタ８２´内でＡＣカップリングコンデンサＣ３、Ｃ４を介して接続されている。

図１０Ｂは、コネクタ内にＡＣカップリングコンデンサＣ３、Ｃ４を配置したケースを示した図であるが、ＡＣカップリングコンデンサＣ３、Ｃ４は、コネクタ内に配置するのではなく、レシーバＲＥ１とコネクタ８２´からの差動伝送路ＴＰ２の間に挿入しても良い。この場合、ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）上にＡＣカップリングコンデンサＣ３、Ｃ４を配置する領域を確保する必要がある。

メモリカードＳＤ１をコネクタ８２´に装着することで、差動伝送路（ホスト機器の送信側の差動伝送路）ＴＰ１、差動伝送路（メモリカードＳＤ１の受信側の差動伝送路）ＴＰ３を互いに接続するとともに、ＡＣカップリングコンデンサＣ３、Ｃ４を介して差動伝送路（ホスト機器の受信側の差動伝送路）ＴＰ２、差動伝送路（メモリカードＳＤ１の送信側の差動伝送路）ＴＰ４を互いに接続することができる。

ここで、ＡＣカップリングコンデンサＣ３、Ｃ４をコネクタ８２´に設けることにより、ＡＣカップリングコンデンサＣ３、Ｃ４をメモリカードＳＤ１に設ける必要がなくなり、ｍｉｃｒｏＳＤメモリカードのような厚さが薄いフォームファクタの小型リムーバブルカードに対応することが可能となる。当然、より大きなフォームファクタにも適用できる。

（第１３実施形態）
図１１Ａは、第１３実施形態に係るメモリカードに用いられるコネクタの概略構成の一例を示す斜視図、図１１Ｂは、第１３実施形態に係るメモリカードに用いられるコネクタの概略構成の一例を示す断面図である。なお、図１１Ｂでは、図１１Ａの２本分のポゴピンを示した。

図１１Ａにおいて、このコネクタは、メモリカードＳＤ２～ＳＤ５のロウＲ３、Ｒ４の端子群ＰＡ３～ＰＣ３、ＰＡ４～ＰＣ４とコンタクトをとるのに用いることができる。このコネクタには、ポゴピン４０が設けられている。ポゴピン４０は、ロウＲ３、Ｒ４の端子配置に対応して配置することができる。

図１１Ｂに示すように、ポゴピン４０には、ピン４４が設けられている。ピン４４はシリンダ４３に収容されている。シリンダ４３内において、ピン４４の底にはバネ４５が設けられ、ピン４４はバネ４５を介して上下可能な状態で支持されている。ポゴピン４０は、直立した状態でハウジング４２に支持されている。ハウジング４２は基台４１上に設置することができる。

例えば、メモリカードＳＤ２のロウＲ３とコンタクトをとる場合、メモリカードＳＤ２の端子群ＰＡ３の各端子がピン４４の先端に押し当てられる。この時、ピン４４が押し下げられることで、バネ４５からピン４４が上向きに押し返される。このため、ピン４４を端子に強固に圧着することができ、耐衝撃性を向上させることができる。この結果、自動車やドローンなどの激しい振動や衝撃が加わる環境でメモリカードＳＤ２が使用される場合においても、メモリカードＳＤ２の動作が不安定になるのを防止することができる。

（第１４実施形態）
図１２Ａは、第１４実施形態に係るメモリカードの装着前のコネクタの概略構成の一例を示す断面図、図１２Ｂは、第１４実施形態に係るメモリカードの装着前のコネクタの概略構成の一例を示す平面図、図１２Ｃは、第１４実施形態に係るメモリカードの装着後のコネクタの概略構成の一例を示す断面図、図１２Ｄは、第１４実施形態に係るメモリカードの装着後のコネクタの概略構成の一例を示す平面図である。

なお、図１２Ｂおよび図１２Ｄでは、コネクタのカバーを除去した時の状態を示した。また、この実施形態では、図４ＢのメモリカードＳＤ４とコンタクトをとるコネクタを例にとった。

図１２Ａおよび図１２Ｂにおいて、コネクタＣＮ１には、ベース５１およびカバー５２が設けられている。ベース５１の端部とカバー５２の端部は、ピン５３を介して結合されている。この時、ピン５３を回転軸としてカバー５２を回転させることにより、カバー５２を開閉することができる。

ベース５１の中央部には、横方向に横断するように凹部５４が設けられている。凹部５４には、放熱シート５５が設置されている。放熱シート５５は、熱伝導性が高くフレキシブルな材料で構成することができる。放熱シート５５の材料は、例えば、アクリル系樹脂を用いることができる。この時、放熱シート５５は、ベース５１から横方向に引き出されるように寸法を設定することができる。ベース５１から横方向に引き出された放熱シート５５はコネクタＣＮ１の設置面に接触させることができる。コネクタＣＮ１の設置面は、例えば、ホスト機器の筐体である。

ベース５１には、ホスト側と接続するコネクタロウＲ１端子群５８とコネクタロウＲ３／Ｒ４端子群５９があり、ベース５１面上に突出した状態でカード側と接続するコネクタロウＲ１コンタクト群とコネクタロウＲ３／Ｒ４コンタクト群があり、リードピン５６およびポゴピン５７が埋め込まれている。リードピン５６は、メモリカードＳＤ４のロウＲ１の端子配列に対応して配置することができる。ポゴピン５７は、メモリカードＳＤ４のロウＲ３、Ｒ４の端子配列に対応して配置することができる。リードピン５６のコネクタロウＲ１コンタクト群はコネクタロウＲ１端子群５８に配線され、ホスト機器に接続することができる。ポゴピン５７のコネクタロウＲ３／Ｒ４コンタクト群はコネクタロウＲ３／Ｒ４端子群５９に配線され、ホスト機器に接続することができる。

メモリカードＳＤ４をコネクタＣＮ１に装着する場合、カバー５２を開いた状態でメモリカードＳＤ４をベース５１上に設置する。そして、カバー５２を閉じることにより、メモリカードＳＤ４をコネクタＣＮ１に固定することができる。

この時、図１２Ｃおよび図１２Ｄに示すように、メモリカードＳＤ４のロウＲ１の端子群ＰＢ１をリードピン５６に圧着させ、メモリカードＳＤ４のロウＲ３、Ｒ４の端子群ＰＢ３、ＰＢ４をポゴピン５７に圧着させることができる。また、メモリカードＳＤ４のカード面のロウＲ１とロウＲ３、Ｒ４との間の空きスペースを放熱シート５５に圧着させることができる。

ここで、メモリカードＳＤ４のロウＲ３、Ｒ４の端子群ＰＢ３、ＰＢ４とコンタクトをとるために、ポゴピン５７を用いることにより、端子群ＰＢ３、ＰＢ４とポゴピン５７との接触時の横ずれを低減することができる。このため、端子群ＰＢ３、ＰＢ４の各端子の縮小化に対応しつつ、端子群ＰＢ３、ＰＢ４とポゴピン５７とを確実に接触させることができる。

また、コネクタＣＮ１に放熱シート５５を設けることにより、メモリカードＳＤ４で発生した熱は放熱シート５５を介してホスト機器に効率よく逃がすことができ、メモリカードＳＤ４の放熱性を向上させることができる。

なお、上述した実施形態では、ベース５１の凹部５４に放熱シート５５を設置する方法について説明したが、放熱シート５５の代わりにペルチェ素子をベース５１の凹部５４に設置するようにしてもよい。ペルチェ素子を用いることにより、メモリカードＳＤ４を強制的に冷却することが可能となる。

（第１５実施形態）
図１３Ａは、第１５実施形態に係るメモリカードの装着前のアダプタの概略構成の一例を示す断面図、図１３Ｂは、第１５実施形態に係るメモリカードの装着前のアダプタの概略構成の一例を示す平面図、図１３Ｃは、第１５実施形態に係るメモリカードの装着後のアダプタの概略構成の一例を示す断面図、図１３Ｄは、第１５実施形態に係るメモリカードの装着後のアダプタの概略構成の一例を示す平面図である。

なお、この実施形態では、図１のメモリカードＳＤ１のフォームファクタを図４ＢのメモリカードＳＤ４のフォームファクタに変換するアダプタを示した。

図１３Ａおよび図１３Ｂにおいて、アダプタＡＰ１には、アダプタＡＰ１内にメモリカードＳＤ１を挿入する挿入部ＩＥ１が設けられている。挿入部ＩＥ１への入口はアダプタＡＰ１の後端部に設けることができる。

アダプタＡＰ１の表面には、コネクタと接続するアダプタロウＲ１端子群である端子群ＤＡ１と、アダプタロウＲ３／Ｒ４端子群である端子群ＤＡ３、ＤＡ４が設けられている。端子群ＤＡ１、ＤＡ３、ＤＡ４の各端子は、メモリカードＳＤ４のロウＲ１、Ｒ３、Ｒ４の端子配列にそれぞれ対応して配置することができる。

アダプタＡＰ１の挿入部ＩＥ１の内面には、メモリカード側と接続するアダプタロウＲ１コンタクト群であるリードピンＩＡ１と、アダプタロウＲ２コンタクト群であるリードピンＩＡ２が設けられている。リードピンＩＡ１は、メモリカードＳＤ１のロウＲ１の端子配列に対応して配置することができる。リードピンＩＡ２は、メモリカードＳＤ１のロウＲ２の送信差動信号ＴＸ０Ｐ、ＴＸ０Ｎ、受信差動信号ＲＸ０Ｐ、ＲＸ０Ｎおよび電源ＶＤＤが割り当てられた端子の端子位置に対応して配置することができる。

リードピンＩＡ１のアダプタロウＲ１コンタクト群は端子群ＤＡ１のアダプタロウＲ１端子群に配線され、コネクタに接続することができる。リードピンＩＡ２のアダプタロウＲ２コンタクト群は端子群ＤＡ４のコネクタロウＲ４端子群（または端子群ＤＡ３のコネクタロウＲ３端子群）に配線され、コネクタに接続することができる。図５では、ロウＲ４に接続した場合を例として図示している。破線で電源端子ＶＤＤ３とデータ線の配線を示しているが、見易くするためにＧＮＤ端子への配線の図示は省略してある。

端子群ＤＡ１、ＤＡ３、ＤＡ４は、アダプタＡＰ１のアダプタ端子群として用いることができる。リードピンＩＡ１、ＩＡ２は、アダプタＡＰ１のアダプタコンタクト群として用いることができる。アダプタ端子群は、アダプタＡＰ１がコネクタに装着された時にコネクタコンタクト群と接触することができる。アダプタコンタクト群は、メモリカードＳＤ１がアダプタＡＰ１内に挿入された時に、カード端子群と接触することができる。

リードピンＩＡ１は、配線ＨＡ１を介して端子群ＤＡ１の各端子と１対１に接続されている。リードピンＩＡ２は、配線ＨＡ２を介して端子群ＤＡ４(またはＤＡ３)の各端子と１対１に接続されている。ホスト機器は初期化シーケンスで、端子群ＤＡ３か端子群ＤＡ４のどちらにカードが接続されているかを認識できるので、どちらに接続してもよい。端子群ＤＡ４に接続した方が配線が短くなるため、その例を図示している。

メモリカードＳＤ１をアダプタＡＰ１に装着する場合、アダプタＡＰ１の後端部から挿入部ＩＥ１にメモリカードＳＤ１を挿入する。

この時、図１３Ｃおよび図１３Ｄに示すように、メモリカードＳＤ１のロウＲ１の端子群ＰＡ１の各端子をリードピンＩＡ１に接触させ、メモリカードＳＤ１のロウＲ２の端子群ＰＡ２の各端子をリードピンＩＡ２に接触させることができる。これにより、メモリカードＳＤ１のフォームファクタをメモリカードＳＤ４のフォームファクタに変換することができる。

（第１６実施形態）
図１４Ａは、第１６実施形態に係るメモリカードの装着前のアダプタの概略構成の一例を示す断面図、図１４Ｂは、第１６実施形態に係るメモリカードの装着前のアダプタの概略構成の一例を示す平面図、図１４Ｃは、第１６実施形態に係るメモリカードの装着後のアダプタの概略構成の一例を示す断面図、図１４Ｄは、第１６実施形態に係るメモリカードの装着後のアダプタの概略構成の一例を示す平面図である。

なお、この実施形態では、図４ＡのメモリカードＳＤ３のフォームファクタを図４ＢのメモリカードＳＤ４のフォームファクタに変換するアダプタを示した。

図１４Ａおよび図１４Ｂにおいて、アダプタＡＰ３には、アダプタＡＰ３内にメモリカードＳＤ３を挿入する挿入部ＩＥ２が設けられている。挿入部ＩＥ２への入口はアダプタＡＰ３の後端部に設けることができる。挿入部ＩＥ２には、メモリカードＳＤ３を挿入部ＩＥ２に挿入した時に、メモリカードＳＤ３のロウＲ３、Ｒ４の端子群ＰＡ３、ＰＡ４をアダプタＡＰ３の表面に露出させる切り欠きＩＫ２が設けられている。

挿入部ＩＥ２の位置は、メモリカードＳＤ３を挿入部ＩＥ２に挿入した時に、メモリカードＳＤ３のロウＲ３、Ｒ４の端子群ＰＡ３、ＰＡ４の各端子の配置位置が、メモリカードＳＤ４のロウＲ３、Ｒ４の端子群ＰＢ３、ＰＢ４の各端子の配置位置と対応するように設定することができる。

アダプタＡＰ３の表面には、端子群ＤＡ１が設けられている。端子群ＤＡ１の各端子は、メモリカードＳＤ４のロウＲ１の端子配列に対応して配置することができる。

アダプタＡＰ３の挿入部ＩＥ２の内面には、リードピンＩＡ１が設けられている。リードピンＩＡ１は、メモリカードＳＤ３のロウＲ１の端子配列に対応して配置することができる。リードピンＩＡ１は、配線ＨＡ１を介して端子群ＤＡ１の各端子と１対１に接続されている。

メモリカードＳＤ３をアダプタＡＰ３に装着する場合、アダプタＡＰ３の後端部から挿入部ＩＥ２にメモリカードＳＤ３を挿入する。

この時、図１４Ｃおよび図１４Ｄに示すように、メモリカードＳＤ３のロウＲ１の端子群ＰＡ１の各端子をリードピンＩＡ１に接触させることができる。また、メモリカードＳＤ３のロウＲ１の端子群ＰＡ１の各端子をリードピンＩＡ１に接触させた時に、アダプタＡＰ３の端子群ＤＡ１およびメモリカードＳＤ３の端子群ＰＡ３、ＰＡ４の配置関係を、メモリカードＳＤ４の端子群ＰＢ１、ＰＢ３、ＰＢ４の配置関係と一致させることができる。これにより、メモリカードＳＤ３のフォームファクタをメモリカードＳＤ４のフォームファクタに変換することができる。

ここで、メモリカードＳＤ３をアダプタＡＰ３に装着した時に、メモリカードＳＤ３の端子群ＰＡ３、ＰＡ４をアダプタＡＰ３の表面に露出させることにより、アダプタＡＰ３の端子群を介在させることなく、メモリカードＳＤ３の端子群ＰＡ３、ＰＡ４とコンタクトをとることができる。このため、メモリカードＳＤ３のフォームファクタをメモリカードＳＤ４のフォームファクタに変換した場合においても、メモリカードＳＤ３の端子群ＰＡ３、ＰＡ４をアダプタＡＰ３の端子群に接触させる必要がなくなる。この結果、メモリカードＳＤ３をアダプタＡＰ３に装着した時に、メモリカードＳＤ３の端子群ＰＡ３、ＰＡ４の電気的特性の悪化をなくすことができる。

（第１７実施形態）
図１５Ａは、第１７実施形態に係るメモリカードの装着前のアダプタの概略構成の一例を示す断面図、図１５Ｂは、第１７実施形態に係るメモリカードの装着前のアダプタの概略構成の一例を示す平面図、図１５Ｃは、第１７実施形態に係るメモリカードの装着後のアダプタの概略構成の一例を示す断面図、図１５Ｄは、第１７実施形態に係るメモリカードの装着後のアダプタの概略構成の一例を示す平面図である。

なお、この実施形態では、図４ＢのメモリカードＳＤ４のフォームファクタを図４ＣのメモリカードＳＤ５のフォームファクタに変換するアダプタを示した。

図１５Ａおよび図１５Ｂにおいて、アダプタＡＰ４には、アダプタＡＰ４内にメモリカードＳＤ４を挿入する挿入部ＩＥ３が設けられている。挿入部ＩＥ３への入口はアダプタＡＰ４の表面に設けることができる。挿入部ＩＥ３への入口は、メモリカードＳＤ４を挿入部ＩＥ３に挿入した時に、メモリカードＳＤ４のロウＲ３、Ｒ４の端子群ＰＢ３、ＰＢ４をアダプタＡＰ４の表面に露出させることができる。

挿入部ＩＥ３の位置は、メモリカードＳＤ４を挿入部ＩＥ３に挿入した時に、メモリカードＳＤ４のロウＲ３、Ｒ４の端子群ＰＢ３、ＰＢ４の各端子の配置位置が、メモリカードＳＤ５のロウＲ３、Ｒ４の端子群ＰＣ３、ＰＣ４の各端子の配置位置と対応するように設定することができる。

アダプタＡＰ４の表面には、端子群ＤＢ１が設けられている。端子群ＤＢ１の各端子は、メモリカードＳＤ５のロウＲ１の端子配列に対応して配置することができる。

アダプタＡＰ４の挿入部ＩＥ３の内面には、リードピンＩＢ１が設けられている。リードピンＩＢ１は、メモリカードＳＤ４のロウＲ１の端子配列に対応して配置することができる。リードピンＩＢ１は、配線ＨＢ１を介して端子群ＤＢ１の各端子と１対１に接続されている。

メモリカードＳＤ４をアダプタＡＰ４に装着する場合、アダプタＡＰ４の表面から挿入部ＩＥ３にメモリカードＳＤ４を挿入する。

この時、図１５Ｃおよび図１５Ｄに示すように、メモリカードＳＤ４のロウＲ１の端子群ＰＢ１の各端子をリードピンＩＢ１に接触させることができる。また、メモリカードＳＤ４のロウＲ１の端子群ＰＢ１の各端子をリードピンＩＢ１に接触させた時に、アダプタＡＰ４の端子群ＤＢ１およびメモリカードＳＤ４の端子群ＰＢ３、ＰＢ４の配置関係を、メモリカードＳＤ５の端子群ＰＣ１、ＰＣ３、ＰＣ４の配置関係と一致させることができる。これにより、メモリカードＳＤ４のフォームファクタをメモリカードＳＤ５のフォームファクタに変換することができる。

ここで、メモリカードＳＤ４をアダプタＡＰ４に装着した時に、メモリカードＳＤ４の端子群ＰＢ３、ＰＢ４をアダプタＡＰ４の表面に露出させることにより、アダプタＡＰ４の端子群を介在させることなく、メモリカードＳＤ４の端子群ＰＢ３、ＰＢ４とコンタクトをとることができる。このため、メモリカードＳＤ４のフォームファクタをメモリカードＳＤ５のフォームファクタに変換した場合においても、メモリカードＳＤ４の端子群ＰＢ３、ＰＢ４をアダプタＡＰ４の端子群に接触させる必要がなくなる。この結果、メモリカードＳＤ４をアダプタＡＰ４に装着した時に、メモリカードＳＤ４の端子群ＰＢ３、ＰＢ４の電気的特性の悪化をなくすことができる。

（第１８実施形態）
図１６Ａは、第１８実施形態に係るメモリカードの概略構成を示す斜視図である。図１６Ａでは、図４ＢのメモリカードＳＤ４の変形例を示した。

図１６Ａにおいて、このメモリカードＳＤ４´では、メモリカードＳＤ４の端子群ＰＢ１の代わりに端子群ＰＢ１´が設けられている。端子群ＰＢ１´の各端子は、メモリカードＳＤ４´に表面から前端面に渡って配置されている。これにより、メモリカードＳＤ４´の先端からメモリカードＳＤ４´のロウＲ１の端子とコンタクトをとることができる。

（第１９実施形態）
図１６Ｂは、第１９実施形態に係るメモリカードの装着前のアダプタの概略構成の一例を示す断面図である。図１６Ｂでは、図１５Ａ～図１５ＤのアダプタＡＰ４の変形例を示した。

図１６Ｂにおいて、アダプタＡＰ４´には、アダプタＡＰ４の挿入部ＩＥ３、リードピンＩＢ１および配線ＨＢ１の代わりに、挿入部ＩＥ３´、ポゴピン６２および配線ＨＢ２が設けられている。ポゴピン６２は、挿入部ＩＥ３´の先端の側面に埋め込まれている。ポゴピン６２は、配線ＨＢ２を介して端子群ＤＢ１の各端子と１対１に接続されている。

メモリカードＳＤ４´をアダプタＡＰ４´に装着する場合、アダプタＡＰ４´の表面から挿入部ＩＥ３´にメモリカードＳＤ４´を挿入する。この時、メモリカードＳＤ４´のロウＲ１の端子群ＰＢ１´の各端子の先端をポゴピン６２に圧着させることで安定したコンタクトを取ることができる。

ここで、図１５Ｃに示すように、メモリカードＳＤ４をアダプタＡＰ４に装着した場合、アダプタＡＰ４の端子群ＤＢ１と、メモリカードＳＤ４の端子群ＰＢ３、ＰＢ４との間に段差が発生する。これらの端子群ＤＢ１、ＰＢ３、ＰＢ４にコンタクトをとる場合、コネクタで段差を吸収させる必要がある。

一方、メモリカードＳＤ４´をアダプタＡＰ４´に装着した場合、アダプタＡＰ４´の端子群ＤＢ１と、メモリカードＳＤ４´の端子群ＰＢ３、ＰＢ４との段差をほぼ解消させることができる。このため、端子群ＤＢ１、ＰＢ３、ＰＢ４にコンタクトをとるコネクタで段差を吸収させる必要がなくなり、コネクタの構造の複雑化を防止することができる。

（第２０実施形態）
図１６Ｃは、第２０実施形態に係るメモリカードの概略構成を示す斜視図、図１６Ｄは、図１６Ｃのメモリカードの装着後のアダプタの状態を示す断面図である。図１６Ｃでは、図４ＢのメモリカードＳＤ４の変形例を示した。

図１６Ｃにおいて、メモリカードＳＤ４´´の先端には、段差６１が設けられている。この時、段差６１の高さだけ低い位置に端子群ＰＢ１を配置することができる。

メモリカードＳＤ４´´をアダプタＡＰ４に装着する場合、アダプタＡＰ４の表面から挿入部ＩＥ３にメモリカードＳＤ４´´を挿入する。この時、メモリカードＳＤ４´´のロウＲ１の端子群ＰＢ１の各端子をリードピンＩＢ１に接触させることができる。

ここで、図１５Ｃに示すように、メモリカードＳＤ４をアダプタＡＰ４に装着した場合、アダプタＡＰ４の端子群ＤＢ１と、メモリカードＳＤ４の端子群ＰＢ３、ＰＢ４との間に段差が発生する。

一方、メモリカードＳＤ４´´をアダプタＡＰ４に装着した場合、アダプタＡＰ４の端子群ＤＢ１と、メモリカードＳＤ４´´の端子群ＰＢ３、ＰＢ４との段差をほぼ解消させることができる。このため、端子群ＤＢ１、ＰＢ３、ＰＢ４にコンタクトをとるコネクタで段差を吸収させる必要がなくなり、コネクタの構造の複雑化を防止することができる。

（第２１実施形態）
図１７は、第２１実施形態に係るメモリカードの装着後のアダプタの概略構成の一例を示す平面図である。図１７では、図１３Ａ～図１３ＤのアダプタＡＰ１の変形例を示した。

図１７において、アダプタＡＰ１´には、半導体チップ７１が設けられている。図示している場所以外にも、半導体チップ７１の実装位置は任意であり、半導体チップ７１はアダプタＡＰ１´の空きスペースに埋め込むことができる。半導体チップ７１は、図１３Ａおよび図１３ＢのリードピンＩＡ２に接続されている。

半導体チップ７１には、無線モジュール、近接無線モジュール、セキュアモジュール、匂いや照度などのセンサなどの機能を持たせることができる。

無線モジュールは、１１ａ、１１ｂ、１１ｇ、１１ｎ、１１ａｄ、ＷｉＧｉｇなどの規格に対応させることができる。近接無線モジュールは、ＮＦＣ、Ｚｗａｖｅ、ＺｉｇＢｅｅ、Ｔｒａｎｓｆｅｒ Ｊｅｔなどの規格に対応させることができる。セキュアモジュールは、ＴＥＥ（Ｔｒｕｓｔｅｄ Ｅｘｅｃｕｔｉｏｎ Ｅｎｖｉｒｏｎｍｅｎｔ）、ＴＣＧ（Ｔｒｕｓｔｅｄ Ｃｏｍｐｕｔｉｎｇ Ｇｒｏｕｐ） ＯＰＡＬなどの規格に対応させることができる。

そして、メモリカードＳＤ２がアダプタＡＰ１´に装着された時に、ホスト機器とメモリカードＳＤ２のロウＲ３、Ｒ４によって接続し、半導体チップ７１は、メモリカードＳＤ２が持つロウＲ２の端子群を利用してメモリカードと接続することができる。これにより、メモリカードＳＤ２が装着されたアダプタＡＰ１´をホスト機器に取り付けることにより、無線モジュール、セキュアモジュールまたはセンサなどの機能をホスト機器に持たせることができる。

（第２２実施形態）
図１８は、第２２実施形態に係るメモリカードの概略構成を示す平面図である。図１８では、図４ＢのメモリカードＳＤ４の変形例を示した。

図１８において、メモリカードＳＤ６では、メモリカードＳＤ４のロウＲ１の端子群ＰＢ１が除去されている。そして、メモリカードＳＤ４のロウＲ１の位置にロウＲ３、Ｒ４が設けられている。メモリカードＳＤ６のロウＲ３、Ｒ４では、メモリカードＳＤ４の差動信号の端子群ＰＢ３、ＰＢ４に、ロウＲ１を使用していた制御信号端子の代わりとして端子群ＰＢ３´、ＰＢ４´がそれぞれ追加されている。端子群ＰＢ３´、ＰＢ４´は形状や端子数は異なっても良いが、ロウＲ１の持つ機能を継承することで互換性を維持することができる。つまり、モリカードＳＤ６は、アダプタを用いることでメモリカードＳＤ５に変換することができる。

メモリカードＳＤ６には、ＰＣＩｅ規格に対応した第２のモードの通信機能を持たせることができる。この時、端子群ＰＢ３´、ＰＢ４´には、ＰＣＩｅ規格に対応した第２のモードでの通信の制御に用いられる制御信号が割り当てられる。この制御信号は、レファレンス差動クロック信号ＲＥＦＣＬＫｐ／ｎ、リセット信号ＰＥＲＳＴ、パワーマネジメント制御信号ＣＬＫＲＥＱを用いることができる。また、この制御信号は、さらにウェークアップ信号ＰＥＷＡＫＥを用いてもよい。

ここで、メモリカードＳＤ４のロウＲ１の端子群ＰＢ１を除去し、端子群ＰＢ３、ＰＢ３´、ＰＢ４、ＰＢ４´をメモリカードＳＤ６のロウＲ３、Ｒ４に設けることにより、メモリカードＳＤ６にＰＣＩｅ規格に対応した第２のモードの通信機能を持たせつつ、メモリカードＳＤ６のカード面の空きスペースを増大させることができる。このため、メモリカードＳＤ６のロウ数を容易に増やすことが可能となり、ＰＣＩｅ規格のレーン数を容易に増やすことが可能となることから、メモリカードＳＤ６のデータ転送速度を容易に向上させることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＳＤ１～ＳＤ５ メモリカード、ＰＡ１～ＰＡ４ 端子群、Ｒ１～Ｒ４ ロウ、１１、１２ レギュレータ、１３ コンパレータ、１４ カードコントローラ、１５ メモリインターフェース回路、１６ メモリ、１７ ＩＯセル、１８ 物理層、１９ カードインターフェース回路

Claims (10)

1. 第１辺と前記第１辺に平行な第２辺とを含む第１の主面と、
   前記第１の主面の第１ロウに配置され、３以上の端子を含む第１の端子群と、
   前記第１の主面の第２ロウであって前記第１ロウに平行な第２ロウに配置され、３以上の端子を含む第２の端子群と、
   を備え、
   前記第１ロウは前記第２辺よりも前記第１辺に近く、
   前記第２ロウは前記第１辺よりも前記第２辺に近く、
   前記第２の端子群は、
   差動データ信号を通信するための複数の差動データ端子と、
   グランド電位に接続された複数のグランド端子と、
   を含み、
   ＳＤ規格に対応した第１のモードでの通信では、前記第１の端子群に含まれる端子を使用して前記ＳＤ規格に対応したシングルエンド信号を受信し、
   ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ ｅｘｐｒｅｓｓ）規格に対応した第２のモードでの通信では、前記第１の端子群に含まれる端子を使用して前記ＰＣＩｅ規格に対応した差動クロック信号及びリセット信号を受信し、前記第２の端子群に含まれる端子を使用して前記ＰＣＩｅ規格に対応した差動データ信号を受信する
   メモリカード。
2. 前記第１の端子群は、
   コマンドを通信するためのコマンド端子と、
   データ信号を通信するためのデータ端子と、
   クロック信号を受信するためのクロック端子と、
   を含み、
   前記第１のモードでの通信では、前記第１の端子群に含まれる前記データ端子を使用して前記ＳＤ規格に対応したデータ信号を受信し、前記第１の端子群に含まれる前記クロック端子を使用して前記ＳＤ規格に対応したクロック信号を受信し、
   前記第２のモードでの通信では、前記第１の端子群に含まれる前記コマンド端子及び前記データ端子を使用して前記ＰＣＩｅ規格に対応した差動クロック信号及びリセット信号を受信し、前記第２の端子群に含まれる前記複数の差動データ端子を使用して前記ＰＣＩｅ規格に対応した差動データ信号を受信する
   請求項１に記載のメモリカード。
3. 前記第１の端子群は、第１の電源端子をさらに含み、
   前記第２の端子群は、第２の電源端子をさらに含み、
   前記第２の電源端子に電源電圧が印加されない場合、前記第１のモードでの通信を行い、前記第２の電源端子に電源電圧が印加される場合、前記第２のモードでの通信を行う
   請求項１に記載のメモリカード。
4. カードコントローラをさらに備え、
   前記カードコントローラは、トランスミッタ及びレシーバを有する物理層インターフェースを含む
   請求項１に記載のメモリカード。
5. ＮＡＮＤフラッシュメモリと、
   メモリインターフェース回路と、
   をさらに備え、
   前記カードコントローラは、前記メモリインターフェース回路を介して前記ＮＡＮＤフラッシュメモリに接続される
   請求項４に記載のメモリカード。
6. 前記ＰＣＩｅ規格に対応した物理層インターフェースを備えるコントローラをさらに備え、
   前記差動データ信号を受信するための一対の差動データ端子は、コンデンサを介すことなく前記物理層インターフェースに接続されている
   請求項１に記載のメモリカード。
7. 前記メモリカードの厚さは、１．４ｍｍ～１．６ｍｍの範囲にある
   請求項１に記載のメモリカード。
8. 前記第２の端子群は、電源端子をさらに含み、
   前記複数の差動データ端子は、互に隣接して配される一対の差動データ端子を含み、
   前記一対の差動データ端子は、前記複数のグランド端子の間又は前記グランド端子及び前記電源端子の間に配置される
   請求項１に記載のメモリカード。
9. 前記一対の差動データ端子は、
   差動データ信号を送信するための一対の差動データ端子と、
   差動データ信号を受信するための一対の差動データ端子と、
   を含み、
   前記複数のグランド端子は、第１のグランド端子、第２のグランド端子、第３のグランド端子を含み、
   前記送信するための一対の差動データ端子は、前記第１のグランド端子と前記第２のグランド端子との間に配され、
   前記受信するための一対の差動データ端子は、前記第２のグランド端子と前記第３のグランド端子との間に配され、
   前記第２のグランド端子は、一方の側で前記送信するための一対の差動データ端子に隣接し、他方の側で前記受信するための一対の差動データ端子に隣接する
   請求項８に記載のメモリカード。
10. 前記一対の差動データ端子は、
    差動データ信号を送信するための一対の差動データ端子と、
    差動データ信号を受信するための一対の差動データ端子と、
    を含み、
    前記複数のグランド端子は、第１のグランド端子、第２のグランド端子、第３のグランド端子を含み、
    前記送信するための一対の差動データ端子は、前記第１のグランド端子と前記第２のグランド端子との間に配され、
    前記受信するための一対の差動データ端子は、前記電源端子と前記第３のグランド端子との間に配され、
    前記第２のグランド端子は、一方の側で前記送信するための一対の差動データ端子に隣接し、他方の側で前記電源端子に隣接し、
    前記電源端子は、一方の側で前記第２のグランド端子に隣接し、他方の側で前記受信するための一対の差動データ端子に隣接する
    請求項８に記載のメモリカード。

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