KR20190128760A - 스캔 드라이버 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

스캔 드라이버는 복수의 스캔 신호들을 각각 출력하는 복수의 스테이지들을 포함한다. 각 스테이지는 제2 클록 신호에 응답하여 입력 신호를 제1 세트 노드에 전달하는 제1 입력부, 입력 신호 및 제2 클록 신호에 응답하여 제1 클록 신호를 제1 리셋 노드에 전달하는 제2 입력부, 제2 세트 노드의 전압에 응답하여 스캔 신호로서 제3 클록 신호를 출력하는 제1 출력부, 제2 리셋 노드의 전압에 응답하여 스캔 신호로서 동시 구동 신호를 출력하는 제2 출력부, 제1 세트 노드와 제2 세트 노드 사이에 연결된 제1 스트레스 완화 트랜지스터, 및 제1 리셋 노드와 제2 리셋 노드 사이에 연결된 제2 스트레스 완화 트랜지스터를 포함한다. 이에 따라, 스캔 드라이버에 포함된 트랜지스터에 대한 드레인-소스 전압 스트레스가 완화될 수 있다.

Description

스캔 드라이버 및 이를 포함하는 표시 장치{SCAN DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 스캔 드라이버 및 이를 포함하는 표시 장치에 관한 것이다.
일반적으로, 표시 장치는 표시 패널, 상기 표시 패널에 데이터 신호들을 제공하는 데이터 드라이버, 및 상기 표시 패널에 스캔 신호들을 제공하는 스캔 드라이버를 포함할 수 있다. 상기 스캔 드라이버는 상기 스캔 신호들을 각각 출력하는 복수의 스테이지들을 포함하고, 각 스테이지는 세트 노드(또는 Q 노드)의 전압 및/또는 리셋 노드(또는 QB 노드)의 전압을 부스팅하고, 부스팅된 전압에 응답하여 상기 스캔 신호를 출력하기 위한 트랜지스터들을 포함할 수 있다. 한편, 상기 세트 노드의 전압 및/또는 상기 리셋 노드의 전압이 부스팅될 때, 각 스테이지에 포함된 트랜지스터들의 적어도 일부에 높은 드레인-소스 전압, 즉 드레스-소스 전압 스트레스가 인가될 수 있고, 이에 따라 상기 드레스-소스 전압 스트레스가 인가되는 트랜지스터가 열화될 수 있다.
본 발명의 일 목적은 드레스-소스 전압 스트레스를 완화시킬 수 있는 스캔 드라이버를 제공하는 것이다.
본 발명의 다른 목적은 드레스-소스 전압 스트레스를 완화시킬 수 있는 스캔 드라이버를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 스캔 드라이버는 복수의 스캔 신호들을 각각 출력하는 복수의 스테이지들을 포함한다. 상기 복수의 스테이지들 각각은, 제2 클록 신호에 응답하여 입력 신호를 제1 세트 노드에 전달하는 제1 입력부, 상기 입력 신호 및 상기 제2 클록 신호에 응답하여 제1 클록 신호를 제1 리셋 노드에 전달하는 제2 입력부, 제2 세트 노드의 전압에 응답하여 상기 스캔 신호로서 제3 클록 신호를 출력하는 제1 출력부, 제2 리셋 노드의 전압에 응답하여 상기 스캔 신호로서 동시 구동 신호를 출력하는 제2 출력부, 상기 제1 세트 노드와 상기 제2 세트 노드 사이에 연결된 제1 스트레스 완화 트랜지스터, 및 상기 제1 리셋 노드와 상기 제2 리셋 노드 사이에 연결된 제2 스트레스 완화 트랜지스터를 포함한다.
일 실시예에서, 상기 제1 스트레스 완화 트랜지스터는, 데이터 기입 구간에서 상기 제2 세트 노드의 전압이 부스팅될 때, 상기 제1 세트 노드의 전압의 절대값을 상기 제2 세트 노드의 전압의 절대값보다 낮출 수 있다.
일 실시예에서, 상기 제2 스트레스 완화 트랜지스터는, 동시 보상 구간에서 상기 제2 리셋 노드의 전압이 부스팅될 때, 상기 제1 리셋 노드의 전압의 절대값을 상기 제2 리셋 노드의 전압의 절대값보다 낮출 수 있다.
일 실시예에서, 상기 제1 스트레스 완화 트랜지스터 및 제2 스트레스 완화 트랜지스터는 게이트 온 전압에 응답하여 항상 턴-온될 수 있다.
일 실시예에서, 상기 제1 스트레스 완화 트랜지스터는 게이트 온 전압을 수신하는 게이트, 상기 제1 세트 노드에 연결된 제1 단자, 및 상기 제2 세트 노드에 연결된 제2 단자를 포함할 수 있다.
일 실시예에서, 상기 제2 스트레스 완화 트랜지스터는 게이트 온 전압을 수신하는 게이트, 상기 제1 리셋 노드에 연결된 제1 단자, 및 상기 제2 리셋 노드에 연결된 제2 단자를 포함할 수 있다.
일 실시예에서, 상기 제1 입력부는, 상기 제2 클록 신호를 수신하는 게이트, 상기 입력 신호를 수신하는 제1 단자, 및 상기 제1 세트 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제2 입력부는, 상기 입력 신호를 수신하는 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 제2 단자를 포함하는 제2 트랜지스터, 및 상기 제2 클록 신호를 수신하는 게이트, 상기 제2 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 및 상기 제1 리셋 노드에 연결된 제2 단자를 포함하는 제3 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 복수의 스테이지들 각각은 상기 제1 클록 신호에 응답하여 상기 제1 리셋 노드의 전압을 유지하는 유지부를 더 포함할 수 있다.
일 실시예에서, 상기 유지부는, 상기 제1 클록 신호를 수신하는 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 상기 제1 리셋 노드에 연결된 제2 단자를 포함하는 제4 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 복수의 스테이지들 각각은 상기 동시 구동 신호에 응답하여 상기 제1 출력부를 비활성화시키는 동시 구동 제어부를 더 포함할 수 있다.
일 실시예에서, 상기 동시 구동 제어부는, 상기 동시 구동 신호를 수신하는 게이트, 게이트 오프 전압을 수신하는 제1 단자, 및 상기 제1 세트 노드에 연결된 제2 단자를 포함하는 제5 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 복수의 스테이지들 각각은 상기 제2 리셋 노드의 전압 및 상기 제3 클록 신호에 응답하여 상기 스캔 신호를 안정화시키는 안정화부를 더 포함할 수 있다.
일 실시예에서, 상기 안정화부는, 상기 제3 클록 신호를 수신하는 게이트, 상기 제1 세트 노드에 연결된 제1 단자, 및 제2 단자를 포함하는 제6 트랜지스터, 및 상기 제2 리셋 노드에 연결된 게이트, 상기 제6 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 및 출력 노드에 연결된 제2 단자를 포함하는 제7 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제1 출력부는, 상기 제2 세트 노드에 연결된 게이트, 상기 제3 클록 신호를 수신하는 제1 단자, 및 출력 노드에 연결된 제2 단자를 포함하는 제8 트랜지스터, 및 상기 제2 세트 노드에 연결된 제1 전극 및 상기 출력 노드에 연결된 제2 전극을 포함하는 제1 커패시터를 포함할 수 있다.
일 실시예에서, 상기 제2 출력부는, 상기 제2 리셋 노드에 연결된 게이트, 상기 동시 구동 신호를 수신하는 제1 단자, 및 출력 노드에 연결된 제2 단자를 포함하는 제9 트랜지스터, 및 상기 제2 리셋 노드에 연결된 제1 전극, 및 상기 동시 구동 신호를 수신하는 제2 전극을 포함하는 제2 커패시터를 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 스캔 드라이버는 복수의 스캔 신호들을 각각 출력하는 복수의 스테이지들을 포함한다. 상기 복수의 스테이지들 각각은, 제2 클록 신호를 수신하는 게이트, 입력 신호를 수신하는 제1 단자, 및 제1 세트 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터, 상기 입력 신호를 수신하는 게이트, 제1 클록 신호를 수신하는 제1 단자, 및 제2 단자를 포함하는 제2 트랜지스터, 상기 제2 클록 신호를 수신하는 게이트, 상기 제2 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 및 제1 리셋 노드에 연결된 제2 단자를 포함하는 제3 트랜지스터, 제2 세트 노드에 연결된 게이트, 제3 클록 신호를 수신하는 제1 단자, 및 출력 노드에 연결된 제2 단자를 포함하는 제8 트랜지스터, 상기 제2 세트 노드에 연결된 제1 전극 및 상기 출력 노드에 연결된 제2 전극을 포함하는 제1 커패시터, 제2 리셋 노드에 연결된 게이트, 동시 구동 신호를 수신하는 제1 단자, 및 상기 출력 노드에 연결된 제2 단자를 포함하는 제9 트랜지스터, 상기 제2 리셋 노드에 연결된 제1 전극, 및 상기 동시 구동 신호를 수신하는 제2 전극을 포함하는 제2 커패시터, 게이트 온 전압을 수신하는 게이트, 상기 제1 세트 노드에 연결된 제1 단자, 및 상기 제2 세트 노드에 연결된 제2 단자를 포함하는 제10 트랜지스터, 및 상기 게이트 온 전압을 수신하는 게이트, 상기 제1 리셋 노드에 연결된 제1 단자, 및 상기 제2 리셋 노드에 연결된 제2 단자를 포함하는 제11 트랜지스터를 포함한다.
일 실시예에서, 상기 제10 트랜지스터는, 데이터 기입 구간에서 상기 제2 세트 노드의 전압이 부스팅될 때, 상기 제1 세트 노드의 전압의 절대값을 상기 제2 세트 노드의 전압의 절대값보다 낮추고, 상기 제11 트랜지스터는, 동시 보상 구간에서 상기 제2 리셋 노드의 전압이 부스팅될 때, 상기 제1 리셋 노드의 전압의 절대값을 상기 제2 리셋 노드의 전압의 절대값보다 낮출 수 있다.
일 실시예에서, 상기 복수의 스테이지들 각각은, 상기 제1 클록 신호를 수신하는 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 상기 제1 리셋 노드에 연결된 제2 단자를 포함하는 제4 트랜지스터, 상기 동시 구동 신호를 수신하는 게이트, 게이트 오프 전압을 수신하는 제1 단자, 및 상기 제1 세트 노드에 연결된 제2 단자를 포함하는 제5 트랜지스터, 상기 제3 클록 신호를 수신하는 게이트, 상기 제1 세트 노드에 연결된 제1 단자, 및 제2 단자를 포함하는 제6 트랜지스터, 및 상기 제2 리셋 노드에 연결된 게이트, 상기 제6 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 및 상기 출력 노드에 연결된 제2 단자를 포함하는 제7 트랜지스터를 더 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 복수의 데이터 라인들, 복수의 스캔 라인들, 및 상기 데이터 라인들과 상기 스캔 라인들에 연결된 복수의 화소들을 포함하는 표시 패널, 상기 데이터 라인들에 데이터 신호들을 출력하는 데이터 드라이버, 및 상기 스캔 라인들에 복수의 스캔 신호들을 각각 출력하는 복수의 스테이지들을 포함하는 스캔 드라이버를 포함한다. 상기 복수의 스테이지들 각각은, 제2 클록 신호에 응답하여 입력 신호를 제1 세트 노드에 전달하는 제1 입력부, 상기 입력 신호 및 상기 제2 클록 신호에 응답하여 제1 클록 신호를 제1 리셋 노드에 전달하는 제2 입력부, 제2 세트 노드의 전압에 응답하여 상기 스캔 신호로서 제3 클록 신호를 출력하는 제1 출력부, 제2 리셋 노드의 전압에 응답하여 상기 스캔 신호로서 동시 구동 신호를 출력하는 제2 출력부, 상기 제1 세트 노드와 상기 제2 세트 노드 사이에 연결된 제1 스트레스 완화 트랜지스터, 및 상기 제1 리셋 노드와 상기 제2 리셋 노드 사이에 연결된 제2 스트레스 완화 트랜지스터를 포함한다.
본 발명의 실시예들에 따른 스캔 드라이버 및 표시 장치는, 각 스테이지가 제1 세트 노드와 제2 세트 노드 사이에 연결된 제1 스트레스 완화 트랜지스터 및 제1 리셋 노드와 제2 리셋 노드 사이에 연결된 제2 스트레스 완화 트랜지스터를 포함함으로써, 상기 스캔 드라이버에 포함된 트랜지스터에 대한 드레인-소스 전압 스트레스를 완화시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 도면이다.
도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 3은 도 1의 표시 장치에 포함된 스캔 드라이버의 일 예를 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이다.
도 5는 본 발명의 일 실시예에 따른 스캔 드라이버의 동작을 설명하기 위한 타이밍도이다.
도 6a는 세트 노드 전압 부스팅 시 제1 스트레스 완화 트랜지스터를 포함하지 않는 스테이지에서의 드레인-소스 전압 스트레스의 일 예를 설명하기 위한 도면이고, 도 6b는 세트 노드 전압 부스팅 시 본 발명의 일 실시예에 따른 스테이지에서의 드레인-소스 전압 스트레스의 일 예를 설명하기 위한 도면이다.
도 7a는 리셋 노드 전압 부스팅 시 제2 스트레스 완화 트랜지스터를 포함하지 않는 스테이지에서의 드레인-소스 전압 스트레스의 일 예를 설명하기 위한 도면이고, 도 7b는 리셋 노드 전압 부스팅 시 본 발명의 일 실시예에 따른 스테이지에서의 드레인-소스 전압 스트레스의 일 예를 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이다.
도 9는 본 발명의 또 다른 실시예에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이다.
도 10은 본 발명의 또 다른 실시예에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이다.
도 11은 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
도 12는 도 11의 전자 기기가 헤드 마운트 디스플레이로 구현되는 일 예를 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 도면이고, 도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이며, 도 3은 도 1의 표시 장치에 포함된 스캔 드라이버의 일 예를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 표시 패널(110)에 데이터 신호들을 제공하는 데이터 드라이버(130), 및 표시 패널(110)에 스캔 신호들을 제공하는 스캔 드라이버(150)를 포함할 수 있다. 일 실시예에서, 표시 장치(100)는 데이터 드라이버(130) 및 스캔 드라이버(150)를 제어하는 컨트롤러(170)(예를 들어, 타이밍 컨트롤러)를 더 포함할 수 있다.
표시 패널(110)은 복수의 데이터 라인들(DL1, DL2, DLM), 복수의 스캔 라인들(SL1, SL2, SLN), 및 데이터 라인들(DL1, DL2, DLM)과 스캔 라인들(SL1, SL2, SLN)에 연결된 복수의 화소들(PX)을 포함할 수 있다. 일 실시예에서, 표시 장치(100)는 각 화소(PX)가 유기 발광 다이오드를 포함하는 유기 발광 표시 장치일 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 장치(100)는 액정 표시(Liquid Crystal Display; LCD) 장치이거나, 또는 다른 임의의 표시 장치일 수 있다.
일 실시예에서, 도 2에 도시된 바와 같이, 각 화소(PX)는 세 개의 트랜지스터들(TD, TSW1, TSW2) 및 두 개의 커패시터들(CST, CPR)을 포함하는 3T2C 구조를 가질 수 있다. 예를 들어, 각 화소(PX)는 초기화 전압(VINT)을 수신하는 제1 전극 및 제1 노드(N1)에 연결된 제2 전극을 가지는 스토리지 커패시터(CST), 제1 노드(N1)에 연결된 게이트, 고 전원 전압(ELVDD)을 수신하는 소스 및 유기 발광 다이오드(OLED)에 연결된 드레인을 가지는 구동 트랜지스터(TD), 스캔 신호(SCAN)를 수신하는 게이트, 제2 노드(N2)에 연결된 소스, 및 제1 노드(N1)에 연결된 드레인을 가지는 제1 스위칭 트랜지스터(TSW1), 글로벌 제어 신호(GC)를 수신하는 게이트, 구동 트랜지스터(TD)의 드레인에 연결된 소스, 및 제2 노드(N2)에 연결된 드레인을 가지는 제2 스위칭 트랜지스터(TSW2), 데이터 라인(DL)에 연결된 제1 전극 및 제2 노드(N2)에 연결된 제2 전극을 가지는 프로그램 커패시터(CPR), 및 구동 트랜지스터(TD)의 드레인에 연결된 애노드 및 저 전원 전압(ELVSS)에 연결된 캐소드를 가지는 유기 발광 다이오드(OLED)를 포함할 수 있다. 한편, 도 2에는 3T2C 구조를 가지는 화소(PX)의 일 예가 도시되어 있으나, 본 발명의 실시예들에 따른 표시 장치(100)의 화소(PX)는 이에 한정되지 않는다. 예를 들어, 화소(PX)는 도 2의 예와 다른 연결 관계를 가지는 3T2C 구조를 가지거나, 2 이상의 트랜지스터들 및 1 이상의 커패시터를 포함하는 임의의 구조를 가질 수 있다.
일 실시예에서, 표시 장치(100)는 각 프레임이 동시 보상 구간, 데이터 기입 구간 및 동시 발광 구간을 포함하는 동시 발광 방식으로 구동될 수 있다. 상기 동시 보상 구간에서 표시 패널(110)에 포함된 복수의 화소들(PX)이 동시에 문턱 전압 보상 동작을 수행하고, 상기 데이터 기입 구간에서 복수의 화소들(PX)에 데이터 신호들이 행 단위로 순차적으로 기입되며, 상기 동시 발광 구간에서 복수의 화소들(PX)이 동시에 발광할 수 있다. 예를 들어, 상기 동시 보상 구간에서, 복수의 화소들(PX)에 복수의 스캔 신호들(SCAN) 및 글로벌 제어 신호(GC)가 인가되고, 각 화소의 제1 및 제2 스위칭 트랜지스터들(TSW1, TSW2)이 스캔 신호(SCAN) 및 글로벌 제어(GC)에 응답하여 턴-온되고, 구동 트랜지스터(TD)가 턴-온된 제1 및 제2 스위칭 트랜지스터들(TSW1, TSW2)에 의해 다이오드-연결되어 스토리지 커패시터(CST)에 구동 트랜지스터(TD)의 문턱 전압이 저장될 수 있다. 상기 데이터 기입 구간에서, 복수의 화소들(PX)에 복수의 스캔 신호들(SCAN)이 행 단위로 순차적으로 인가되고, 각 화소(PX)의 제1 스위칭 트랜지스터(TSW1)가 스캔 신호(SCAN)에 응답하여 턴-온되며, 데이터 라인(DL)을 통하여 인가되는 상기 데이터 신호가 프로그램 커패시터(CPR)와 스토리지 커패시터(CST)에 의한 전하 공유에 의해 저장될 수 있다. 한편, 상기 동시 보상 구간에서 스토리지 커패시터(CST)에 상기 문턱 전압이 저장되므로, 상기 데이터 기입 구간에서 스토리지 커패시터(CST)에 상기 문턱 전압이 보상된 데이터 신호가 저장될 수 있다. 상기 동시 발광 구간에서, 복수의 화소들(PX)의 구동 트랜지스터들(TD)은 스토리지 커패시터들(CST)에 저장된 상기 문턱 전압이 보상된 데이터 신호들에 기초하여 구동 전류들을 생성하고, 복수의 화소들(PX)의 유기 발광 다이오드들(OLED)은 상기 구동 전류들에 기초하여 동시에 발광할 수 있다. 다만, 본 발명의 실시예들에 따른 표시 장치(100)는 상기 동시 보상 구간을 포함하는 임의의 프레임으로 구동될 수 있다. 일 예에서, 표시 장치(100)의 각 프레임은 상기 동시 보상 구간, 상기 데이터 기입 구간 및 순차 발광 구간을 포함할 수 있다. 다른 예에서, 표시 장치(100)의 각 프레임은, 상기 동시 보상 구간, 상기 데이터 기입 구간 및 상기 동시/순차 발광 구간과 함께, 구동 트랜지스터들(TD)에 온 바이어스가 인가되는 온 바이어스 구간, 및/또는 구동 트랜지스터들(TD)의 게이트들, 유기 발광 다이오드들(OLED)의 애노드들 및/또는 제2 노드들(N2)이 초기화되는 초기화 구간을 더 포함할 수 있다.
데이터 드라이버(130)는 컨트롤러(170)로부터 수신된 데이터 제어 신호 및 영상 데이터에 기초하여 데이터 라인들(DL1, DL2, DLM)에 데이터 신호들을 출력할 수 있다. 일 실시예에서, 데이터 드라이버(130)는 상기 데이터 기입 구간에서 데이터 라인들(DL1, DL2, DLM)을 통하여 복수의 화소들(PX)에 상기 데이터 신호들을 제공할 수 있다.
스캔 드라이버(150)는 컨트롤러(170)로부터 수신된 게이트 제어 신호에 기초하여 스캔 라인들(SL1, SL2, SLN)에 스캔 신호들(SCAN)을 출력할 수 있다. 일 실시예에서, 상기 게이트 제어 신호는 개시 신호(FLM), 입력 클록 신호(ICK) 및 동시 구동 신호(GCK)를 포함할 수 있다. 또한, 일 실시예에서, 스캔 드라이버(150)는 상기 동시 보상 구간에서 동시 구동 신호(GCK)에 응답하여 스캔 라인들(SL1, SL2, SLN)을 통하여 복수의 화소들(PX)에 스캔 신호들(SCAN)을 동시에 제공하고, 상기 데이터 기입 구간에서 개시 신호(FLM) 및 입력 클록 신호(ICK)에 응답하여 스캔 라인들(SL1, SL2, SLN)을 통하여 복수의 화소들(PX)에 스캔 신호들(SCAN)을 행 단위로 순차적으로 제공할 수 있다.
일 실시예에서, 도 3에 도시된 바와 같이, 스캔 드라이버(150)는 개시 신호(FLM), 제1 내지 제4 입력 클록 신호들(ICLK1, ICLK2, ICLK3, ICLK4) 및 동시 구동 신호(GCK)를 수신하고, 스캔 라인들(SL1, SL2, SLN)에 복수의 스캔 신호들(SCAN1, SCAN2, SCAN3, SCAN4, SCAN5)을 각각 출력하는 복수의 스테이지들(151, 153, 155, 157, 159)을 포함할 수 있다.
각 스테이지(151, 153, 155, 157, 159)는 입력 신호(IN)로서 개시 신호(FLM) 또는 이전 스캔 신호를 수신할 수 있다. 예를 들어, 제1 스테이지(151)는 입력 신호(IN)로서 개시 신호(FLM)를 수신하고, 나머지 스테이지들(153, 155, 157, 159)은 입력 신호(IN)로서 각각의 이전 스테이지들(151, 153, 155, 157)의 스캔 신호들(SCAN1, SCAN2, SCAN3, SCAN4)을 수신할 수 있다.
또한, 인접한 4개의 스테이지들은 순차적으로 활성화되는 제1 내지 제4 입력 클록 신호들(ICLK1, ICLK2, ICLK3, ICLK4) 중 서로 다른 세 개를 제1 내지 제3 클록 신호들(CLK1, CLK2, CLK3)로서 수신할 수 있다. 예를 들어, 제1 스테이지(151)는 제1, 제2 및 제3 클록 신호들(CLK1, CLK2, CLK3)로서 제1, 제2 및 제3 입력 클록 신호들(ICLK1, ICLK2, ICLK3)을 각각 수신하고, 제2 스테이지(153)는 제1, 제2 및 제3 클록 신호들(CLK1, CLK2, CLK3)로서 제2, 제3 및 제4 입력 클록 신호들(ICLK2, ICLK3, ICLK4)을 각각 수신하며, 제3 스테이지(155)는 제1, 제2 및 제3 클록 신호들(CLK1, CLK2, CLK3)로서 제3, 제4 및 제1 입력 클록 신호들(ICLK3, ICLK4, ICLK1)을 각각 수신하고, 제4 스테이지(157)는 제1, 제2 및 제3 클록 신호들(CLK1, CLK2, CLK3)로서 제4, 제1 및 제2 입력 클록 신호들(ICLK4, ICLK1, ICLK2)을 각각 수신할 수 있다. 제5 스테이지(159)는, 다시 제1 스테이지(151)와 같이, 제1, 제2 및 제3 클록 신호들(CLK1, CLK2, CLK3)로서 제1, 제2 및 제3 입력 클록 신호들(ICLK1, ICLK2, ICLK3)을 각각 수신할 수 있다.
일 실시예에서, 상기 데이터 기입 구간에서, 각 스테이지(151, 153, 155, 157, 159)는 제2 클록 신호(CLK2)의 펄스에 응답하여 입력 신호(IN)를 수신하고, 스캔 신호(SCAN1, SCAN2, SCAN3, SCAN4, SCAN5)로서 제3 클록 신호(CLK3)의 다음 펄스를 출력할 수 있다. 예를 들어, 제1 스테이지(151)는 제1 스캔 신호(SCAN1)로서 제3 입력 클록 신호(ICLK3)의 펄스를 출력하고, 이어서 제2 스테이지(153)는 제2 스캔 신호(SCAN2)로서 제4 입력 클록 신호(ICLK4)의 다음 펄스를 출력하며, 이어서 제3 스테이지(155)는 제3 스캔 신호(SCAN3)로서 제1 입력 클록 신호(ICLK1)의 다음 펄스를 출력하고, 이어서 제4 스테이지(157)는 제4 스캔 신호(SCAN4)로서 제2 입력 클록 신호(ICLK2)의 다음 펄스를 출력하며, 이어서 제5 스테이지(159)는 제5 스캔 신호(SCAN5)로서 제3 입력 클록 신호(ICLK3)의 다음 펄스를 출력할 수 있다. 이러한 방식으로, 복수의 스테이지들(151, 153, 155, 157, 159)은 순차적으로 활성화되는 제1 내지 제4 입력 클록 신호들(ICLK1, ICLK2, ICLK3, ICLK4)에 응답하여 복수의 스캔 신호들(SCAN1, SCAN2, SCAN3, SCAN4, SCAN5)을 순차적으로 출력할 수 있다.
또한, 일 실시예에서, 상기 동시 보상 구간에서, 복수의 스테이지들(151, 153, 155, 157, 159)은 동시 구동 신호(GCK)를 동시에 수신하고, 동시 구동 신호(GCK)에 응답하여 복수의 스캔 신호들(SCAN1, SCAN2, SCAN3, SCAN4, SCAN5)을 동시에 출력할 수 있다.
한편, 상기 데이터 기입 구간에서 각 스테이지(151, 153, 155, 157, 159)가 스캔 신호(SCAN1, SCAN2, SCAN3, SCAN4, SCAN5)를 출력하도록 각 스테이지(151, 153, 155, 157, 159)의 세트 노드(또는 Q 노드)의 전압이 부스팅되고, 상기 동시 보상 구간에서 복수의 스테이지들(151, 153, 155, 157, 159)이 복수의 스캔 신호들(SCAN1, SCAN2, SCAN3, SCAN4, SCAN5)을 동시에 출력하도록 복수의 스테이지들(151, 153, 155, 157, 159)의 리셋 노드들(또는 QB 노드들)의 전압들이 부스팅될 수 있다. 이러한 상기 세트 노드 또는 상기 리셋 노드의 부스팅된 전압에 의해 각 스테이지(151, 153, 155, 157, 159)에 포함된 적어도 하나의 트랜지스터에 드레인-소스 전압 스트레스가 인가될 수 있다. 특히, 상기 데이터 기입 구간에서 각 스테이지(151, 153, 155, 157, 159)의 상기 세트 노드의 전압은 약 1H 시간 동안 부스팅되나, 상기 동시 보상 구간에서 복수의 스테이지들(151, 153, 155, 157, 159)의 상기 리셋 노드들의 전압들은, 예를 들어 약 100H 시간 동안, 부스팅될 수 있다. 이에 따라, 각 프레임의 상기 동시 보상 구간에서의 상기 드레인-소스 전압 스트레스가 누적되어 각 스테이지(151, 153, 155, 157, 159)의 적어도 하나의 트랜지스터가 열화될 수 있다.
그러나, 본 발명의 실시예들에 따른 스캔 드라이버(150)의 각 스테이지(151, 153, 155, 157, 159)는 상기 세트 노드에 배치된 제1 스트레스 완화 트랜지스터, 및 상기 리셋 노드에 배치된 제2 스트레스 완화 트랜지스터를 포함할 수 있다. 상기 제1 스트레스 완화 트랜지스터는 상기 데이터 기입 구간에서 상기 세트 노드의 전압이 부스팅될 때 각 스테이지(151, 153, 155, 157, 159)의 적어도 하나의 트랜지스터에 인가되는 전압의 절대값을 낮추고, 상기 제2 스트레스 완화 트랜지스터는 상기 동시 보상 구간에서 상기 리셋 노드의 전압이 부스팅될 때 각 스테이지(151, 153, 155, 157, 159)의 적어도 하나의 트랜지스터에 인가되는 전압의 절대값을 낮출 수 있다. 이에 따라, 각 스테이지(151, 153, 155, 157, 159)의 적어도 하나의 트랜지스터에 대한 드레인-소스 전압 스트레스가 완화될 수 있다.
도 4는 본 발명의 일 실시예에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이고, 도 5는 본 발명의 일 실시예에 따른 스캔 드라이버의 동작을 설명하기 위한 타이밍도이며, 도 6a는 세트 노드 전압 부스팅 시 제1 스트레스 완화 트랜지스터를 포함하지 않는 스테이지에서의 드레인-소스 전압 스트레스의 일 예를 설명하기 위한 도면이고, 도 6b는 세트 노드 전압 부스팅 시 본 발명의 일 실시예에 따른 스테이지에서의 드레인-소스 전압 스트레스의 일 예를 설명하기 위한 도면이며, 도 7a는 리셋 노드 전압 부스팅 시 제2 스트레스 완화 트랜지스터를 포함하지 않는 스테이지에서의 드레인-소스 전압 스트레스의 일 예를 설명하기 위한 도면이고, 도 7b는 리셋 노드 전압 부스팅 시 본 발명의 일 실시예에 따른 스테이지에서의 드레인-소스 전압 스트레스의 일 예를 설명하기 위한 도면이다.
도 4를 참조하면, 본 발명의 실시예들에 따른 스캔 드라이버에 포함된 각 스테이지(200)는 제1 입력부(210), 제2 입력부(220), 제1 출력부(230), 제2 출력부(240), 제1 스트레스 완화 트랜지스터(T10) 및 제2 스트레스 완화 트랜지스터(T11)를 포함할 수 있다. 일 실시예에서, 각 스테이지(200)는 유지부(250), 동시 구동 제어부(260) 및 안정화부(270)를 더 포함할 수 있다.
제1 입력부(210)는 제2 클록 신호(CLK2)에 응답하여 입력 신호(IN)를 제1 세트 노드(NQ1)에 전달할 수 있다. 예를 들어, 첫 번째 스테이지의 제1 입력부(210)는 입력 신호(IN)로서 개시 신호(FLM)를 수신하고, 나머지 스테이지들은 입력 신호(IN)로서 이전 스캔 신호(PSCAN)를 수신할 수 있다. 일 실시예에서, 제1 입력부(210)는 제2 클록 신호(CLK2)를 수신하는 게이트, 입력 신호(IN)를 수신하는 제1 단자, 및 제1 세트 노드(NQ1)에 연결된 제2 단자를 포함하는 제1 트랜지스터(T1)를 포함할 수 있다.
제2 입력부(220)는 입력 신호(IN) 및 제2 클록 신호(CLK2)에 응답하여 제1 클록 신호(CLK1)를 제1 리셋 노드(NQB1)에 전달할 수 있다. 예를 들어, 입력 신호(IN) 및 제2 클록 신호(CLK2)가 활성 레벨(즉, 도 4의 예에서 로우 레벨)을 가질 때, 제2 입력부(220)는 비활성 레벨(즉, 도 4의 예에서 하이 레벨)을 가지는 제1 클록 신호(CLK1)를 제1 리셋 노드(NQB1)에 전달할 수 있다. 일 실시예에서, 제2 입력부(220)는 입력 신호(IN)를 수신하는 게이트, 제1 클록 신호(CLK1)를 수신하는 제1 단자, 및 제2 단자를 포함하는 제2 트랜지스터(T2), 및 제2 클록 신호(CLK2)를 수신하는 게이트, 제2 트랜지스터(T2)의 상기 제2 단자에 연결된 제1 단자, 및 제1 리셋 노드(NQB1)에 연결된 제2 단자를 포함하는 제3 트랜지스터(T3)를 포함할 수 있다.
유지부(250)는 제1 클록 신호(CLK1)에 응답하여 제1 리셋 노드(NQB1)의 전압을 유지할 수 있다. 예를 들어, 제1 클록 신호(CLK1)가 로우 레벨을 가질 때, 유지부(250)는 제1 리셋 노드(NQB1)의 전압을 상기 로우 레벨로 유지할 수 있다. 일 실시예에서, 유지부(250)는 제1 클록 신호(CLK1)를 수신하는 게이트, 제1 클록 신호(CLK1)를 수신하는 제1 단자, 및 제1 리셋 노드(NQB1)에 연결된 제2 단자를 포함하는 제4 트랜지스터(T4)를 포함할 수 있다.
동시 구동 제어부(260)는 동시 구동 신호(GCK)에 응답하여 제1 출력부(230)를 비활성화시킬 수 있다. 일 실시예에서, 동시 구동 신호(GCK)는 동시 보상 구간에서 로우 레벨을 가지고, 나머지 구간(예를 들어, 데이터 기입 구간 및 동시 발광 구간)에서 하이 레벨을 가질 수 있다. 상기 동시 보상 구간에서, 동시 구동 제어부(260)는 상기 로우 레벨의 동시 구동 신호(GCK)에 응답하여 제1 세트 노드(NQ1)에 하이 레벨의 게이트 오프 전압(VGH), 즉 하이 게이트 전압(VGH)을 전달할 수 있다. 제1 세트 노드(NQ1)의 게이트 오프 전압(VGH)은 제1 스트레스 완화 트랜지스터(T10)에 의해 제2 세트 노드(NQ2)에 전달되고, 제2 세트 노드(NQ2)의 게이트 오프 전압(VGH)에 의해 제1 출력부(230)가 비활성화될 수 있다. 일 실시예에서, 동시 구동 제어부(260)는 동시 구동 신호(GCK)를 수신하는 게이트, 게이트 오프 전압(VGH)을 수신하는 제1 단자, 및 제1 세트 노드(NQ1)에 연결된 제2 단자를 포함하는 제5 트랜지스터(T5)를 포함할 수 있다.
안정화부(270)는 제2 리셋 노드(NQB2)의 전압 및 제3 클록 신호(CLK3)에 응답하여 스캔 신호(SCAN)를 안정화시킬 수 있다. 예를 들어, 제2 리셋 노드(NQB2)의 전압 및 제3 클록 신호(CLK3)가 로우 레벨을 가질 때, 안정화부(270)는 스캔 신호(SCAN)를 하이 레벨로 안정화시킬 수 있다. 일 실시예에서, 안정화부(270)는 제3 클록 신호(CLK3)를 수신하는 게이트, 제1 세트 노드(NQ1)에 연결된 제1 단자, 및 제2 단자를 포함하는 제6 트랜지스터(T6), 및 제2 리셋 노드(NQB2)에 연결된 게이트, 제6 트랜지스터(T6)의 상기 제2 단자에 연결된 제1 단자, 및 출력 노드(NO)에 연결된 제2 단자를 포함하는 제7 트랜지스터(T7)를 포함할 수 있다.
제1 출력부(230)는 제2 세트 노드(NQ2)의 전압에 응답하여 스캔 신호(SCAN)로서 제3 클록 신호(CLK3)를 출력할 수 있다. 예를 들어, 데이터 기입 구간에서, 제2 클록 신호(CLK2)의 펄스에 응답하여 로우 레벨의 입력 신호(IN)가 제1 세트 노드(NQ1) 및 제2 세트 노드(NQ2)에 전달되고, 이어서 제3 클록 신호(CLK3)의 다음 펄스에서 제2 세트 노드(NQ2)의 전압은 제1 출력부(230)의 제1 커패시터(C1)에 의해 상기 로우 레벨에서 보다 낮은 레벨로 부스팅 될 수 있다. 예를 들어, 제2 세트 노드(NQ2)의 전압은 제3 클록 신호(CLK3)의 상기 다음 펄스에서 약 -8V에서 약 -18.5V로 부스팅될 수 있으나, 이에 한정되지 않는다. 제1 출력부(230)의 제8 트랜지스터(T8)는 제2 세트 노드(NQ2)의 상기 부스팅된 전압에 응답하여 스캔 신호(SCAN)로서 로우 레벨의 제3 클록 신호(CLK3)를 출력할 수 있다. 일 실시예에서, 제1 출력부(230)는 제2 세트 노드(NQ2)에 연결된 게이트, 제3 클록 신호(CLK3)를 수신하는 제1 단자, 및 출력 노드(NO)에 연결된 제2 단자를 포함하는 제8 트랜지스터(T8), 및 제2 세트 노드(NQ2)에 연결된 제1 전극 및 출력 노드(NO)에 연결된 제2 전극을 포함하는 제1 커패시터(C1)를 포함할 수 있다.
제2 출력부(240)는 제2 리셋 노드(NQB2)의 전압에 응답하여 스캔 신호(SCAN)로서 동시 구동 신호(GCK)를 출력할 수 있다. 예를 들어, 상기 동시 보상 구간에서, 동시 구동 신호(GCK)가 하이 레벨에서 로우 레벨로 변경될 때, 제2 리셋 노드(NQB2)의 전압은 제2 출력부(240)의 제2 커패시터(C2)에 의해 로우 레벨에서 보다 낮은 레벨로 부스팅 될 수 있다. 예를 들어, 제2 리셋 노드(NQB2)의 전압은 동시 구동 신호(GCK)가 하이 레벨에서 로우 레벨로 변경될 때 약 -8V에서 약 -20V로 부스팅될 수 있으나, 이에 한정되지 않는다. 제2 출력부(240)의 제9 트랜지스터(T9)는 제2 리셋 노드(NQB2)의 상기 부스팅된 전압에 응답하여 스캔 신호(SCAN)로서 로우 레벨의 동시 구동 신호(GCK)를 출력할 수 있다. 일 실시예에서, 제2 출력부(240)는 제2 리셋 노드(NQB2)에 연결된 게이트, 동시 구동 신호(GCK)를 수신하는 제1 단자, 및 출력 노드(NO)에 연결된 제2 단자를 포함하는 제9 트랜지스터(T9), 및 제2 리셋 노드(NBQ2)에 연결된 제1 전극, 및 동시 구동 신호(GCK)를 수신하는 제2 전극을 포함하는 제2 커패시터(C2)를 포함할 수 있다.
제1 스트레스 완화 트랜지스터(T10)는 제1 세트 노드(NQ1)와 제2 세트 노드(NQ2) 사이에 연결될 수 있다. 일 실시예에서, 제1 스트레스 완화 트랜지스터(T10)는 게이트 온 전압(VGL)을 수신하는 게이트, 제1 세트 노드(NQ1)에 연결된 제1 단자, 및 제2 세트 노드(NQ2)에 연결된 제2 단자를 포함할 수 있다. 또한, 일 실시예에서, 제1 스트레스 완화 트랜지스터(T10)은 로우 레벨의 게이트 온 전압(VGL), 즉 로우 게이트 전압(VGL)에 응답하여 항상 턴-온될 수 있다.
일 실시예에서, 제1 스트레스 완화 트랜지스터(T10)는, 상기 데이터 기입 구간에서 제2 세트 노드(NQ2)의 전압이 부스팅될 때, 제1 세트 노드(NQ1)의 전압의 절대값을 제2 세트 노드(NQ2)의 전압의 절대값보다 낮출 수 있다. 즉, 상기 데이터 기입 구간에서 제2 세트 노드(NQ2)의 전압이 로우 레벨에서 보다 낮은 레벨로 부스팅될 때, 제1 세트 노드(NQ1)의 전압은 제1 스트레스 완화 트랜지스터(T10)에 의해 제2 세트 노드(NQ2)의 전압보다 적게 부스팅될 수 있다. 예를 들어, 제2 세트 노드(NQ2)의 부스팅된 전압은 약 -18.5V이고, 제1 세트 노드(NQ1)의 부스팅된 전압은 약 -6.5V일 수 있으나, 이에 한정되지 않는다.
한편, 스테이지(200)가 제1 스트레스 완화 트랜지스터(T10)를 포함하지 않는 경우, 즉, 제1 세트 노드(NQ1)와 제2 세트 노드(NQ2)가 동일한 세트 노드(또는 Q 노드)인 경우, 상기 세트 노드의 전압이 부스팅된 동안, 제1 트랜지스터(T1)의 제1 단자에는 약 8V의 입력 신호(IN)가 인가되고, 제1 트랜지스터(T1)의 상기 제2 단자에는 약 -18.5V의 상기 세트 노드의 부스팅된 전압이 인가되며, 제5 트랜지스터(T5)의 제1 단자에는 약 8V의 게이트 오프 전압(VGH)가 인가되고, 제5 트랜지스터(T5)의 상기 제2 단자에는 약 -18.5V의 상기 세트 노드의 부스팅된 전압이 인가될 수 있다. 이에 따라, 제1 트랜지스터(T1) 및 제5 트랜지스터(T5)에는 약 26.5V의 드레인-소스 전압, 즉 높은 드레인-소스 전압 스트레스가 인가될 수 있다. 그러나, 본 발명의 실시예들에 따른 스캔 드라이버의 스테이지(200)는 제1 세트 노드(NQ1)와 제2 세트 노드(NQ2) 사이에 연결된 제1 스트레스 완화 트랜지스터(T10)를 포함함으로써, 제1 트랜지스터(T1)의 상기 제2 단자 및 제5 트랜지스터(T5)의 상기 제2 단자에 연결된 제1 세트 노드(NQ1)의 전압을 약 -6.5V로 제한할 수 있다. 이에 따라, 제1 트랜지스터(T1) 및 제5 트랜지스터(T5)에는 약 26.5V의 드레인-소스 전압이 아닌 약 14.5V의 드레인-소스 전압이 인가될 수 있고, 제1 트랜지스터(T1) 및 제5 트랜지스터(T5)에 대한 상기 드레인-소스 전압 스트레스가 완화될 수 있다.
제2 스트레스 완화 트랜지스터(T11)는 제1 리셋 노드(NQB1)와 제2 리셋 노드(NQB2) 사이에 연결될 수 있다. 일 실시예에서, 제2 스트레스 완화 트랜지스터(T11)는 게이트 온 전압(VGL)을 수신하는 게이트, 제1 리셋 노드(NQB1)에 연결된 제1 단자, 및 제2 리셋 노드(NQB2)에 연결된 제2 단자를 포함할 수 있다. 또한, 일 실시예에서, 제2 스트레스 완화 트랜지스터(T11)은 로우 레벨의 게이트 온 전압(VGL), 즉 로우 게이트 전압(VGL)에 응답하여 항상 턴-온될 수 있다.
일 실시예에서, 제1 스트레스 완화 트랜지스터(T11)는, 상기 동시 보상 구간에서 제2 리셋 노드(NQB2)의 전압이 부스팅될 때, 제1 리셋 노드(NQB1)의 전압의 절대값을 제2 리셋 노드(NQB2)의 전압의 절대값보다 낮출 수 있다. 즉, 상기 동시 보상 구간에서 제2 리셋 노드(NQB2)의 전압이 로우 레벨에서 보다 낮은 레벨로 부스팅될 때, 제1 리셋 노드(NQB1)의 전압은 제2 스트레스 완화 트랜지스터(T11)에 의해 제2 리셋 노드(NQB2)의 전압보다 적게 부스팅될 수 있다. 예를 들어, 제2 리셋 노드(NQB2)의 부스팅된 전압은 약 -20V이고, 제1 리셋 노드(NQB1)의 부스팅된 전압은 약 -7.5V일 수 있으나, 이에 한정되지 않는다.
한편, 스테이지(200)가 제2 스트레스 완화 트랜지스터(T11)를 포함하지 않는 경우, 즉, 제1 리셋 노드(NQB1)와 제2 리셋 노드(NQB2)가 동일한 리셋 노드(또는 QB 노드)인 경우, 상기 리셋 노드의 전압이 부스팅된 동안, 제3 트랜지스터(T3)의 제1 단자에는 로우 레벨의 이전 클록 신호(PSCAN)에 응답하여 턴-온된 제2 트랜지스터(T2)를 통하여 약 8V의 제1 클록 신호(CLK1)가 인가되고, 제3 트랜지스터(T3)의 상기 제2 단자에는 약 -20V의 상기 리셋 노드의 부스팅된 전압이 인가되며, 제4 트랜지스터(T4)의 제1 단자에는 약 8V의 제1 클록 신호(CLK1)가 인가되고, 제4 트랜지스터(T4)의 상기 제2 단자에는 약 -20V의 상기 리셋 노드의 부스팅된 전압이 인가될 수 있다. 이에 따라, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)에는 약 28V의 드레인-소스 전압, 즉 높은 드레인-소스 전압 스트레스가 인가될 수 있다. 특히, 상기 데이터 기입 구간에서 복수의 스테이지들(200)의 상기 세트 노드들의 전압들은 각 스테이지마다 약 1H 시간 동안 순차적으로 부스팅되나, 상기 동시 보상 구간에서 복수의 스테이지들(200)의 상기 리셋 노드들의 전압들은, 예를 들어 약 100H 시간 동안, 동시에 부스팅될 수 있다. 이에 따라, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 더욱 열화될 수 있다. 그러나, 본 발명의 실시예들에 따른 스캔 드라이버의 스테이지(200)는 제1 리셋 노드(NQB1)와 제2 리셋 노드(NQB2) 사이에 연결된 제2 스트레스 완화 트랜지스터(T11)를 포함함으로써, 제3 트랜지스터(T3)의 상기 제2 단자 및 제4 트랜지스터(T4)의 상기 제2 단자에 연결된 제1 리셋 노드(NQB1)의 전압을 약 -7.5V로 제한할 수 있다. 이에 따라, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)에는 약 28V의 드레인-소스 전압이 아닌 약 15.5V의 드레인-소스 전압이 인가될 수 있고, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)에 대한 상기 드레인-소스 전압 스트레스가 완화될 수 있다.
도 5는 본 발명의 일 실시예에 따른 스캔 드라이버의 동작을 설명하기 위한 타이밍도이고, 도 6a는 세트 노드 전압 부스팅 시 제1 스트레스 완화 트랜지스터를 포함하지 않는 스테이지에서의 드레인-소스 전압 스트레스의 일 예를 설명하기 위한 도면이고, 도 6b는 세트 노드 전압 부스팅 시 본 발명의 일 실시예에 따른 스테이지에서의 드레인-소스 전압 스트레스의 일 예를 설명하기 위한 도면이며, 도 7a는 리셋 노드 전압 부스팅 시 제2 스트레스 완화 트랜지스터를 포함하지 않는 스테이지에서의 드레인-소스 전압 스트레스의 일 예를 설명하기 위한 도면이고, 도 7b는 리셋 노드 전압 부스팅 시 본 발명의 일 실시예에 따른 스테이지에서의 드레인-소스 전압 스트레스의 일 예를 설명하기 위한 도면이다.
도 4 및 도 5를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는, 각 프레임이 상기 표시 장치에 포함된 복수의 화소들이 동시에 문턱 전압 보상 동작을 수행하는 동시 보상 구간(PSC), 상기 복수의 화소들에 데이터 신호들이 행 단위로 순차적으로 기입되는 데이터 기입 구간(PSW), 및 상기 복수의 화소들이 동시에 발광하는 동시 발광 구간(PSE)을 포함하는 동시 발광 방식으로 구동될 수 있다.
데이터 기입 구간(PSW)에서, 상기 표시 장치의 스캔 드라이버의 복수의 스테이지들은 스캔 신호들(SCAN)을 순차적으로 출력할 수 있다. 예를 들어, 제1 스테이지(200)는 입력 신호(IN)로서 개시 신호(FLM)을 수신하고, 제1 내지 제3 클록 신호들(CLK1, CLK2, CLK3)로서 제1 내지 제3 입력 클록 신호들(ICLK1, ICLK2, ICLK3)을 각각 수신할 수 있다. 제1 스테이지(200)의 제1 입력부(210)는 제2 입력 클록 신호(ICLK2)의 펄스에 응답하여 로우 레벨(L)의 개시 신호(FLM)를 제1 세트 노드(NQ1)에 전달할 수 있다. 로우 레벨(L)의 제1 세트 노드(NQ1)의 전압은 게이트 온 전압(VGL)에 의해 턴-온된 제1 스트레스 완화 트랜지스터(T10)에 의해 제2 세트 노드(NQ2)에 전달되고, 제2 세트 노드(NQ2)의 전압(V_NQ2)은 로우 레벨(L)을 가질 수 있다. 또한, 제1 스테이지(200)의 제2 입력부(220)는 로우 레벨(L)의 개시 신호(FLM) 및 제2 입력 클록 신호(ICLK2)의 상기 펄스에 응답하여 하이 레벨(H)의 제1 입력 클록 신호(ICLK1)를 제1 리셋 노드(NQB1)에 전달할 수 있다. 하이 레벨(H)의 제1 리셋 노드(NQB1)의 전압은 게이트 온 전압(VGL)에 의해 턴-온된 제2 스트레스 완화 트랜지스터(T11)에 의해 제2 리셋 노드(NQB2)에 전달되고, 제2 리셋 노드(NQB2)의 전압(V_NQB2)은 하이 레벨(H)을 가질 수 있다.
제3 입력 클록 신호(ICLK3)의 다음 펄스에서, 즉 세트 노드 부스팅 시간(TQB)에서, 제2 세트 노드(NQ2)의 전압(V_NQ2)은 제1 출력부(230)의 제1 커패시터(C1)에 의해 로우 레벨(L)에서 보다 낮은 레벨(2L)로 부스팅 될 수 있다. 예를 들어, 제2 세트 노드(NQ2)의 전압(V_NQ2)은 세트 노드 부스팅 시간(TQB)에서 약 -8V의 로우 레벨(L)에서 약 -18.5V의 보다 낮은 레벨(2L)로 부스팅될 수 있으나, 이에 한정되지 않는다.
한편, 도 6a에 도시된 바와 같이, 스테이지(200a)가 제1 스트레스 완화 트랜지스터(T10)를 포함하지 않는 경우, 즉, 제1 세트 노드(NQ1)와 제2 세트 노드(NQ2)가 동일한 세트 노드(NQ)인 경우, 세트 노드 부스팅 시간(TQB) 동안, 제1 트랜지스터(T1)의 제1 단자에는 약 8V의 입력 신호(IN)가 인가되고, 제1 트랜지스터(T1)의 상기 제2 단자에는 약 -18.5V의 세트 노드(NQ)의 부스팅된 전압이 인가되며, 제5 트랜지스터(T5)의 제1 단자에는 약 8V의 게이트 오프 전압(VGH)가 인가되고, 제5 트랜지스터(T5)의 상기 제2 단자에는 약 -18.5V의 세트 노드(NQ)의 부스팅된 전압이 인가될 수 있다. 이에 따라, 제1 트랜지스터(T1) 및 제5 트랜지스터(T5)에는 약 26.5V의 드레인-소스 전압, 즉 높은 드레인-소스 전압 스트레스가 인가될 수 있다.
그러나, 도 6b에 도시된 바와 같이, 제1 스트레스 완화 트랜지스터(T10)를 포함하는 본 발명의 실시예들에 따른 스테이지(200)에서는, 세트 노드 부스팅 시간(TQB) 동안, 제1 트랜지스터(T1)의 상기 제2 단자 및 제5 트랜지스터(T5)의 상기 제2 단자에 약 -6.5V의 제1 세트 노드(NQ1)의 전압이 인가될 수 있다. 이에 따라, 제1 트랜지스터(T1) 및 제5 트랜지스터(T5)에는 약 26.5V의 드레인-소스 전압이 아닌 약 14.5V의 드레인-소스 전압이 인가될 수 있고, 제1 트랜지스터(T1) 및 제5 트랜지스터(T5)에 대한 상기 드레인-소스 전압 스트레스가 완화될 수 있다.
제3 입력 클록 신호(ICLK3)의 상기 펄스에서, 제1 스테이지(200)의 제1 출력부(230)는 부스팅된 전압 레벨(2L)을 가지는 제2 세트 노드(NQ2)의 전압(V_NQ2)에 응답하여 스캔 신호(SCAN)로서 로우 레벨(L)의 제3 클록 신호(CLK3)를 출력할 수 있다. 또한, 제1 스테이지(200) 다음의 제2 스테이지는 제3 입력 클록 신호(ICLK3)의 상기 펄스에 응답하여 제1 스테이지(200)의 스캔 신호(SCAN)를 입력 신호(IN)로서 수신할 수 있다.
제4 입력 클록 신호(ICLK4)의 다음 펄스에서, 제1 스테이지(200)의 제1 출력부(230)는 스캔 신호(SCAN)로서 하이 레벨(H)의 제3 클록 신호(CLK3)를 출력하고, 제1 스테이지(200)의 제2 세트 노드(NQ2)의 전압(V_NQ2)은 로우 레벨(L)로 증가(즉, 절대값이 낮아짐)될 수 있다. 또한, 제1 스테이지(200) 다음의 상기 제2 스테이지는 제4 입력 클록 신호(ICLK4)의 상기 펄스에 응답하여 로우 레벨(L)의 스캔 신호(SCAN)를 출력하고, 상기 제2 스테이지 다음의 제3 스테이지는 제4 입력 클록 신호(ICLK4)의 상기 펄스에 응답하여 상기 제2 스테이지의 스캔 신호(SCAN)를 입력 신호(IN)로서 수신할 수 있다.
제1 입력 클록 신호(ICLK1)의 다음 펄스에서, 제1 스테이지(200)의 유지부(250)는 제1 입력 클록 신호(ICLK1)의 상기 펄스에 응답하여 로우 레벨(L)의 제1 입력 클록 신호(ICLK1)를 제1 리셋 노드(NQB1)에 전달할 수 있다. 로우 레벨(L)의 제1 리셋 노드(NQB1)의 전압은 제2 스트레스 완화 트랜지스터(T11)에 의해 제2 리셋 노드(NQB2)에 전달되고, 제2 리셋 노드(NQB2)의 전압(V_NQB2)은 로우 레벨(L)을 가질 수 있다. 또한, 상기 제2 스테이지 다음의 상기 제3 스테이지는 제1 입력 클록 신호(ICLK1)의 상기 펄스에 응답하여 로우 레벨(L)의 스캔 신호(SCAN)를 출력하고, 상기 제3 스테이지 다음의 제4 스테이지는 제1 입력 클록 신호(ICLK1)의 상기 펄스에 응답하여 상기 제3 스테이지의 스캔 신호(SCAN)를 입력 신호(IN)로서 수신할 수 있다.
제2 입력 클록 신호(ICLK2)의 다음 펄스에서, 제1 스테이지(200)의 제1 입력부(210)는 제2 입력 클록 신호(ICLK2)의 상기 펄스에 응답하여 하이 레벨(H)의 입력 신호(IN)를 제1 세트 노드(NQ1)에 전달할 수 있다. 하이 레벨(H)의 제1 세트 노드(NQ1)의 전압은 제1 스트레스 완화 트랜지스터(T10)에 의해 제2 세트 노드(NQ2)에 전달되고, 제2 세트 노드(NQ2)의 전압(V_NQ2)은 하이 레벨(H)을 가질 수 있다. 또한, 상기 제3 스테이지 다음의 상기 제4 스테이지는 제2 입력 클록 신호(ICLK2)의 상기 펄스에 응답하여 로우 레벨(L)의 스캔 신호(SCAN)를 출력하고, 상기 제4 스테이지 다음의 제5 스테이지는 제2 입력 클록 신호(ICLK2)의 상기 펄스에 응답하여 상기 제4 스테이지의 스캔 신호(SCAN)를 입력 신호(IN)로서 수신할 수 있다. 이러한 방식으로, 데이터 기입 구간(PSW)에서, 상기 복수의 스테이지들은 스캔 신호들(SCAN)을 순차적으로 출력할 수 있다.
데이터 기입 구간(PSW) 전의 동시 보상 구간(PSC)에서, 상기 복수의 스테이지들은 스캔 신호들(SCAN)을 동시에 출력할 수 있다. 이를 위하여, 상기 복수의 스테이지들에는 로우 레벨(L)의 동시 구동 신호(GCK)가 동시에 인가될 수 있다. 각 스테이지(200)의 동시 구동 제어부(260)는 로우 레벨(L)의 동시 구동 신호(GCK)에 응답하여 하이 레벨(H)의 게이트 오프 전압(VGH)을 제1 세트 노드(NQ1)에 전달할 수 있다. 하이 레벨(H)의 제1 세트 노드(NQ1)의 전압은 제1 스트레스 완화 트랜지스터(T10)에 의해 제2 세트 노드(NQ2)에 전달되고, 제2 세트 노드(NQ2)의 전압(V_NQ2)은 하이 레벨(H)을 가질 수 있다. 각 스테이지(200)의 제1 출력부(230)는 하이 레벨(H)의 제2 세트 노드(NQ2)의 전압(V_NQ2)에 응답하여 비활성화될 수 있다.
또한, 동시 구동 신호(GCK)가 로우 레벨(L)을 가지는 동안, 즉 리셋 노드 부스팅 시간(TQBB) 동안, 제2 리셋 노드(NQB2)의 전압(V_NQB2)은 제2 출력부(240)의 제2 커패시터(C2)에 의해 보다 낮은 레벨(2L)로 부스팅 될 수 있다. 예를 들어, 제2 리셋 노드(NQB2)의 전압(V_NQB2)은 리셋 노드 부스팅 시간(TQBB) 동안 약 -20V의 보다 낮은 레벨(2L)을 가질 수 있으나, 이에 한정되지 않는다.
한편, 도 7a에 도시된 바와 같이, 스테이지(200b)가 제2 스트레스 완화 트랜지스터(T11)를 포함하지 않는 경우, 즉, 제1 리셋 노드(NQB1)와 제2 리셋 노드(NQB2)가 동일한 리셋 노드(NQB)인 경우, 리셋 노드 부스팅 시간(TQBB) 동안, 제3 트랜지스터(T3)의 제1 단자에는 약 8V의 제1 클록 신호(CLK1)가 인가되고, 제3 트랜지스터(T3)의 상기 제2 단자에는 약 -20V의 리셋 노드(NQB)의 부스팅된 전압이 인가되며, 제4 트랜지스터(T4)의 제1 단자에는 약 8V의 제1 클록 신호(CLK1)가 인가되고, 제4 트랜지스터(T4)의 상기 제2 단자에는 약 -20V의 리셋 노드(NQB)의 부스팅된 전압이 인가될 수 있다. 이에 따라, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)에는 약 28V의 드레인-소스 전압, 즉 높은 드레인-소스 전압 스트레스가 인가될 수 있다.
그러나, 도 7b에 도시된 바와 같이, 제2 스트레스 완화 트랜지스터(T11)를 포함하는 본 발명의 실시예들에 따른 스테이지(200)에서는, 리셋 노드 부스팅 시간(TQBB) 동안, 제3 트랜지스터(T3)의 상기 제2 단자 및 제4 트랜지스터(T4)의 상기 제2 단자에 약 -7.5V의 제1 리셋 노드(NQB1)의 전압이 인가될 수 있다. 이에 따라, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)에는 약 28V의 드레인-소스 전압이 아닌 약 15.5V의 드레인-소스 전압이 인가될 수 있고, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)에 대한 상기 드레인-소스 전압 스트레스가 완화될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이다.
도 8을 참조하면, 스테이지(300)는 제1 내지 제11 트랜지스터들(T1', T2', T3', T4', T5', T6', T7', T8', T9', T10', T11') 및 제1 및 제2 커패시터들(C1, C2)을 포함할 수 있다. 한편, 도 8의 스테이지(300)는, 제1 내지 제11 트랜지스터들(T1', T2', T3', T4', T5', T6', T7', T8', T9', T10', T11')이 PMOS 트랜지스터들이 아닌 NMOS 트랜지스터들로 구현되고, 하이 레벨의 전압(예를 들어, 하이 게이트 전압(VGH))이 활성 레벨의 전압(예를 들어, 게이트 온 전압)으로 이용되고, 로우 레벨의 전압(예를 들어, 로우 게이트 전압(VGL))이 비활성 레벨의 전압(예를 들어, 게이트 오프 전압)으로 이용되는 것을 제외하고, 도 4의 스테이지(200)와 실질적으로 동일한 구성 및 동작을 가질 수 있다.
스테이지(300)는 제1 세트 노드(NQ1)와 제2 세트 노드(NQ2) 사이에 연결된 제10 트랜지스터(T10') 및 제1 리셋 노드(NQB1)와 제2 리셋 노드(NQB2) 사이에 연결된 제11 트랜지스터(T11')를 포함함으로써, 스테이지(300)의 적어도 하나의 트랜지스터(예를 들어, 제1, 3, 4 및 5 트랜지스터들(T1', T3', T4', T5')에 대한 드레인-소스 전압 스트레스를 완화시킬 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이다.
도 9의 스테이지(400)는, 동시 구동 신호(GCK)를 대신하여 게이트 오프 전압(VSS)이 이용되는 것을 제외하고, 도 4의 스테이지(200)와 실질적으로 동일한 구성을 가질 수 있다. 일 실시예에서, 도 9의 스테이지(400)를 포함하는 스캔 드라이버는 순차 발광 방식으로 구동되는 표시 장치에 포함될 수 있다. 스테이지(400)의 제2 출력부(240)는 제2 리셋 노드(NQB2)의 전압에 응답하여 스캔 신호(SCAN)로서 게이트 오프 전압(VSS)을 출력할 수 있다. 일 실시예에서, 게이트 오프 전압(VSS)은 하이 게이트 전압(VGH)일 수 있다.
스테이지(400)는 제1 세트 노드(NQ1)와 제2 세트 노드(NQ2) 사이에 연결된 제10 트랜지스터(T10) 및 제1 리셋 노드(NQB1)와 제2 리셋 노드(NQB2) 사이에 연결된 제11 트랜지스터(T11)를 포함함으로써, 스테이지(400)의 적어도 하나의 트랜지스터(예를 들어, 제1, 3, 4 및 5 트랜지스터들(T1, T3, T4, T5)에 대한 드레인-소스 전압 스트레스를 완화시킬 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이다.
도 10의 스테이지(500)는, 동시 구동 신호(GCK)를 대신하여 게이트 오프 전압(VSS)이 이용되는 것을 제외하고, 도 8의 스테이지(300)와 실질적으로 동일한 구성을 가질 수 있다. 일 실시예에서, 도 10의 스테이지(500)를 포함하는 스캔 드라이버는 순차 발광 방식으로 구동되는 표시 장치에 포함될 수 있다. 스테이지(500)의 제2 출력부(240)는 제2 리셋 노드(NQB2)의 전압에 응답하여 스캔 신호(SCAN)로서 게이트 오프 전압(VSS)을 출력할 수 있다. 일 실시예에서, 게이트 오프 전압(VSS)은 로우 게이트 전압(VGL)일 수 있다.
스테이지(500)는 제1 세트 노드(NQ1)와 제2 세트 노드(NQ2) 사이에 연결된 제10 트랜지스터(T10') 및 제1 리셋 노드(NQB1)와 제2 리셋 노드(NQB2) 사이에 연결된 제11 트랜지스터(T11')를 포함함으로써, 스테이지(500)의 적어도 하나의 트랜지스터(예를 들어, 제1, 3, 4 및 5 트랜지스터들(T1', T3', T4', T5')에 대한 드레인-소스 전압 스트레스를 완화시킬 수 있다.
도 11은 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이고, 도 12는 도 11의 전자 기기가 헤드 마운트 디스플레이로 구현되는 일 예를 나타내는 도면이다.
도 11을 참조하면, 전자 기기(1100)는 프로세서(1110), 메모리 장치(1120), 저장 장치(1130), 입출력 장치(1140), 파워 서플라이(1150) 및 표시 장치(1160)를 포함할 수 있다. 전자 기기(1100)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1110)는 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU) 등일 수 있다. 프로세서(1110)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 실시예에 따라서, 프로세서(1110)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(1120)는 전자 기기(1100)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(1120)는 EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 장치 및/또는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
저장 장치(1130)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1140)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(1150)는 전자 기기(1100)의 동작에 필요한 파워를 공급할 수 있다. 표시 장치(1160)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.
표시 장치(1160)는 표시 패널, 상기 표시 패널에 데이터 신호들을 출력하는 데이터 드라이버, 및 상기 표시 패널에 복수의 스캔 신호들을 출력하는 스캔 드라이버를 포함할 수 있다. 상기 스캔 드라이버는 동시 보상 구간에서 상기 복수의 스캔 신호들을 동시에 출력하고, 데이터 기입 구간에서 상기 복수의 스캔 신호들을 순차적으로 출력하는 복수의 스테이지들을 포함할 수 있다. 상기 스캔 드라이버의 각 스테이지는 제1 세트 노드와 제2 세트 노드 사이에 연결된 제1 스트레스 완화 트랜지스터 및 제1 리셋 노드와 제2 리셋 노드 사이에 연결된 제2 스트레스 완화 트랜지스터를 포함할 수 있다. 이에 따라, 상기 스캔 드라이버에 포함된 트랜지스터에 대한 드레인-소스 전압 스트레스가 완화될 수 있다.
일 실시예에서, 도 12에 도시된 바와 같이, 전자 기기(1100)는 헤드 마운트 디스플레이(1200)(Head Mounted Display; HMD)로 구현될 수 있다. 다만, 이것은 예시적인 것으로서 전자 기기(1100)는 헤드 마운트 디스플레이(1200)에 한정되지 않는다. 예를 들어, 전자 기기(1100)는 VR(Virtual Reality) 기기, 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 컴퓨터(Table Computer), 디지털 TV(Digital Television), 3D TV, 개인용 컴퓨터(Personal Computer; PC), 가정용 전자기기, 노트북 컴퓨터(Laptop Computer), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 내비게이션(Navigation) 등과 같은 표시 장치(1160)를 포함하는 임의의 전자 기기일 수 있다.
본 발명은 임의의 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 HMD, VR 기기, 휴대폰, 스마트 폰, 태블릿 컴퓨터, 디지털 TV, 3D TV, PC, 가정용 전자기기, 노트북 컴퓨터, PDA, PMP, 디지털 카메라, 음악 재생기, 휴대용 게임 콘솔, 내비게이션 등에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 표시 장치
110: 표시 패널
130: 데이터 드라이버
150: 스캔 드라이버
170: 컨트롤러
210: 제1 입력부
220: 제2 입력부
230: 제1 출력부
240: 제2 출력부
250: 유지부
260: 동시 구동 제어부
270: 안정화부

Claims (20)

  1. 복수의 스캔 신호들을 각각 출력하는 복수의 스테이지들을 포함하고, 상기 복수의 스테이지들 각각은,
    제2 클록 신호에 응답하여 입력 신호를 제1 세트 노드에 전달하는 제1 입력부;
    상기 입력 신호 및 상기 제2 클록 신호에 응답하여 제1 클록 신호를 제1 리셋 노드에 전달하는 제2 입력부;
    제2 세트 노드의 전압에 응답하여 상기 스캔 신호로서 제3 클록 신호를 출력하는 제1 출력부;
    제2 리셋 노드의 전압에 응답하여 상기 스캔 신호로서 동시 구동 신호를 출력하는 제2 출력부;
    상기 제1 세트 노드와 상기 제2 세트 노드 사이에 연결된 제1 스트레스 완화 트랜지스터; 및
    상기 제1 리셋 노드와 상기 제2 리셋 노드 사이에 연결된 제2 스트레스 완화 트랜지스터를 포함하는 스캔 드라이버.
  2. 제1 항에 있어서, 상기 제1 스트레스 완화 트랜지스터는, 데이터 기입 구간에서 상기 제2 세트 노드의 전압이 부스팅될 때, 상기 제1 세트 노드의 전압의 절대값을 상기 제2 세트 노드의 전압의 절대값보다 낮추는 것을 특징으로 하는 스캔 드라이버.
  3. 제1 항에 있어서, 상기 제2 스트레스 완화 트랜지스터는, 동시 보상 구간에서 상기 제2 리셋 노드의 전압이 부스팅될 때, 상기 제1 리셋 노드의 전압의 절대값을 상기 제2 리셋 노드의 전압의 절대값보다 낮추는 것을 특징으로 하는 스캔 드라이버.
  4. 제1 항에 있어서, 상기 제1 스트레스 완화 트랜지스터 및 제2 스트레스 완화 트랜지스터는 게이트 온 전압에 응답하여 항상 턴-온되는 것을 특징으로 하는 스캔 드라이버.
  5. 제1 항에 있어서, 상기 제1 스트레스 완화 트랜지스터는 게이트 온 전압을 수신하는 게이트, 상기 제1 세트 노드에 연결된 제1 단자, 및 상기 제2 세트 노드에 연결된 제2 단자를 포함하는 것을 특징으로 하는 스캔 드라이버.
  6. 제1 항에 있어서, 상기 제2 스트레스 완화 트랜지스터는 게이트 온 전압을 수신하는 게이트, 상기 제1 리셋 노드에 연결된 제1 단자, 및 상기 제2 리셋 노드에 연결된 제2 단자를 포함하는 것을 특징으로 하는 스캔 드라이버.
  7. 제1 항에 있어서, 상기 제1 입력부는,
    상기 제2 클록 신호를 수신하는 게이트, 상기 입력 신호를 수신하는 제1 단자, 및 상기 제1 세트 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
  8. 제1 항에 있어서, 상기 제2 입력부는,
    상기 입력 신호를 수신하는 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 제2 단자를 포함하는 제2 트랜지스터; 및
    상기 제2 클록 신호를 수신하는 게이트, 상기 제2 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 및 상기 제1 리셋 노드에 연결된 제2 단자를 포함하는 제3 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
  9. 제1 항에 있어서, 상기 복수의 스테이지들 각각은,
    상기 제1 클록 신호에 응답하여 상기 제1 리셋 노드의 전압을 유지하는 유지부를 더 포함하는 것을 특징으로 하는 스캔 드라이버.
  10. 제9 항에 있어서, 상기 유지부는,
    상기 제1 클록 신호를 수신하는 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 상기 제1 리셋 노드에 연결된 제2 단자를 포함하는 제4 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
  11. 제1 항에 있어서, 상기 복수의 스테이지들 각각은,
    상기 동시 구동 신호에 응답하여 상기 제1 출력부를 비활성화시키는 동시 구동 제어부를 더 포함하는 것을 특징으로 하는 스캔 드라이버.
  12. 제11 항에 있어서, 상기 동시 구동 제어부는,
    상기 동시 구동 신호를 수신하는 게이트, 게이트 오프 전압을 수신하는 제1 단자, 및 상기 제1 세트 노드에 연결된 제2 단자를 포함하는 제5 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
  13. 제1 항에 있어서, 상기 복수의 스테이지들 각각은,
    상기 제2 리셋 노드의 전압 및 상기 제3 클록 신호에 응답하여 상기 스캔 신호를 안정화시키는 안정화부를 더 포함하는 것을 특징으로 하는 스캔 드라이버.
  14. 제13 항에 있어서, 상기 안정화부는,
    상기 제3 클록 신호를 수신하는 게이트, 상기 제1 세트 노드에 연결된 제1 단자, 및 제2 단자를 포함하는 제6 트랜지스터; 및
    상기 제2 리셋 노드에 연결된 게이트, 상기 제6 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 및 출력 노드에 연결된 제2 단자를 포함하는 제7 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
  15. 제1 항에 있어서, 상기 제1 출력부는,
    상기 제2 세트 노드에 연결된 게이트, 상기 제3 클록 신호를 수신하는 제1 단자, 및 출력 노드에 연결된 제2 단자를 포함하는 제8 트랜지스터; 및
    상기 제2 세트 노드에 연결된 제1 전극 및 상기 출력 노드에 연결된 제2 전극을 포함하는 제1 커패시터를 포함하는 것을 특징으로 하는 스캔 드라이버.
  16. 제1 항에 있어서, 상기 제2 출력부는,
    상기 제2 리셋 노드에 연결된 게이트, 상기 동시 구동 신호를 수신하는 제1 단자, 및 출력 노드에 연결된 제2 단자를 포함하는 제9 트랜지스터; 및
    상기 제2 리셋 노드에 연결된 제1 전극, 및 상기 동시 구동 신호를 수신하는 제2 전극을 포함하는 제2 커패시터를 포함하는 것을 특징으로 하는 스캔 드라이버.
  17. 복수의 스캔 신호들을 각각 출력하는 복수의 스테이지들을 포함하고, 상기 복수의 스테이지들 각각은,
    제2 클록 신호를 수신하는 게이트, 입력 신호를 수신하는 제1 단자, 및 제1 세트 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터;
    상기 입력 신호를 수신하는 게이트, 제1 클록 신호를 수신하는 제1 단자, 및 제2 단자를 포함하는 제2 트랜지스터;
    상기 제2 클록 신호를 수신하는 게이트, 상기 제2 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 및 제1 리셋 노드에 연결된 제2 단자를 포함하는 제3 트랜지스터;
    제2 세트 노드에 연결된 게이트, 제3 클록 신호를 수신하는 제1 단자, 및 출력 노드에 연결된 제2 단자를 포함하는 제8 트랜지스터;
    상기 제2 세트 노드에 연결된 제1 전극 및 상기 출력 노드에 연결된 제2 전극을 포함하는 제1 커패시터;
    제2 리셋 노드에 연결된 게이트, 동시 구동 신호를 수신하는 제1 단자, 및 상기 출력 노드에 연결된 제2 단자를 포함하는 제9 트랜지스터;
    상기 제2 리셋 노드에 연결된 제1 전극, 및 상기 동시 구동 신호를 수신하는 제2 전극을 포함하는 제2 커패시터;
    게이트 온 전압을 수신하는 게이트, 상기 제1 세트 노드에 연결된 제1 단자, 및 상기 제2 세트 노드에 연결된 제2 단자를 포함하는 제10 트랜지스터; 및
    상기 게이트 온 전압을 수신하는 게이트, 상기 제1 리셋 노드에 연결된 제1 단자, 및 상기 제2 리셋 노드에 연결된 제2 단자를 포함하는 제11 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
  18. 제17 항에 있어서, 상기 제10 트랜지스터는, 데이터 기입 구간에서 상기 제2 세트 노드의 전압이 부스팅될 때, 상기 제1 세트 노드의 전압의 절대값을 상기 제2 세트 노드의 전압의 절대값보다 낮추고,
    상기 제11 트랜지스터는, 동시 보상 구간에서 상기 제2 리셋 노드의 전압이 부스팅될 때, 상기 제1 리셋 노드의 전압의 절대값을 상기 제2 리셋 노드의 전압의 절대값보다 낮추는 것을 특징으로 하는 스캔 드라이버.
  19. 제17 항에 있어서, 상기 복수의 스테이지들 각각은,
    상기 제1 클록 신호를 수신하는 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 상기 제1 리셋 노드에 연결된 제2 단자를 포함하는 제4 트랜지스터;
    상기 동시 구동 신호를 수신하는 게이트, 게이트 오프 전압을 수신하는 제1 단자, 및 상기 제1 세트 노드에 연결된 제2 단자를 포함하는 제5 트랜지스터;
    상기 제3 클록 신호를 수신하는 게이트, 상기 제1 세트 노드에 연결된 제1 단자, 및 제2 단자를 포함하는 제6 트랜지스터; 및
    상기 제2 리셋 노드에 연결된 게이트, 상기 제6 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 및 상기 출력 노드에 연결된 제2 단자를 포함하는 제7 트랜지스터를 더 포함하는 것을 특징으로 하는 스캔 드라이버.
  20. 복수의 데이터 라인들, 복수의 스캔 라인들, 및 상기 데이터 라인들과 상기 스캔 라인들에 연결된 복수의 화소들을 포함하는 표시 패널;
    상기 데이터 라인들에 데이터 신호들을 출력하는 데이터 드라이버; 및
    상기 스캔 라인들에 복수의 스캔 신호들을 각각 출력하는 복수의 스테이지들을 포함하는 스캔 드라이버를 포함하고,
    상기 복수의 스테이지들 각각은,
    제2 클록 신호에 응답하여 입력 신호를 제1 세트 노드에 전달하는 제1 입력부;
    상기 입력 신호 및 상기 제2 클록 신호에 응답하여 제1 클록 신호를 제1 리셋 노드에 전달하는 제2 입력부;
    제2 세트 노드의 전압에 응답하여 상기 스캔 신호로서 제3 클록 신호를 출력하는 제1 출력부;
    제2 리셋 노드의 전압에 응답하여 상기 스캔 신호로서 동시 구동 신호를 출력하는 제2 출력부;
    상기 제1 세트 노드와 상기 제2 세트 노드 사이에 연결된 제1 스트레스 완화 트랜지스터; 및
    상기 제1 리셋 노드와 상기 제2 리셋 노드 사이에 연결된 제2 스트레스 완화 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
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