KR20190101676A - 미세 패턴 형성 방법 - Google Patents

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Abstract

반도체 소자의 미세 패턴 형성 방법이 제공된다. 미세 패턴 형성 방법은 반도체 기판 상에서 제 1 방향으로 연장되며 상기 제 1 방향과 교차하는 제 2 방향으로 이격되는 라인 패턴들 및 상기 제 2 방향으로 인접하는 상기 마스크 패턴들의 일부분들을 연결하는 연결 패턴을 형성하는 것; 및 상기 연결 패턴에 대한 이온 빔 식각 공정을 수행하는 것을 포함하되, 상기 이온 빔 식각 공정은 상기 제 1 방향으로 이온 빔을 제공하되, 상기 반도체 기판의 상면에 대한 상기 이온 빔의 입사각은 상기 반도체 기판의 상면에 대해 수직하지 않을 수 있다.

Description

미세 패턴 형성 방법{Method for forming fine patterns}
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로서, 보다 상세하게는 이온 빔 식각 공정을 이용한 미세 패턴 형성 방법에 관한 것이다.
반도체 소자는 반도체 집적회로(IC)를 구현하는 미세 패턴들을 포함한다. 반도체 소자를 구성하는 패턴들은, 패턴을 형성하기 위한 소정의 하부막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 식각 마스크로 이용하여 하부막을 식각함으로써 형성될 수 있다.
한편, 반도체 소자의 디자인 룰(design rule)이 급격히 감소함에 따라, 포토레지스트 패턴의 종횡비(aspect ratio)가 증가하여 포토레지스트 패턴들의 쓰러짐이 발생할 수 있다. 포토레지스트 패턴들의 쓰러짐을 방지하면서 미세한 선폭을 가질 수 있도록 포토레지스트 패턴들의 두께가 감소되고 있다. 이로 인해, 포토레지스트 패턴을 식각 마스크로 이용하여 미세 패턴들을 패터닝할 때 한계가 있다.
본원 발명이 해결하고자 하는 과제는 미세 패턴들을 형성시 패턴 결함을 최소화할 수 있는 미세 패턴 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 미세 패턴 형성 방법은 반도체 기판 상에서 제 1 방향으로 연장되며 상기 제 1 방향과 교차하는 제 2 방향으로 이격되는 라인 패턴들 및 상기 제 2 방향으로 인접하는 상기 마스크 패턴들의 일부분들을 연결하는 연결 패턴을 형성하는 것; 및 상기 연결 패턴에 대한 이온 빔 식각 공정을 수행하는 것을 포함하되, 상기 이온 빔 식각 공정은 상기 제 1 방향으로 이온 빔을 제공하되, 상기 반도체 기판의 상면에 대한 상기 이온 빔의 입사각은 상기 반도체 기판의 상면에 대해 수직하지 않을 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 미세 패턴 형성 방법은 하부막 상에 제공된 유기 마스크막 상에 하드 마스크 패턴을 형성하되, 상기 하드 마스크 패턴은 제 1 방향으로 나란히 연장되는 제 1 라인 부분들 및 서로 인접하는 상기 제 1 라인 부분들 사이에 제 1 연결 부분을 포함하는 것; 상기 하드 마스크 패턴을 식각 마스크로 이용하여 상기 유기 마스크막을 이방성 식각함으로써 유기 마스크 패턴을 형성하되, 상기 유기 마스크 패턴은 상기 하드 마스크 패턴의 상기 제 1 라인 부분들 아래의 제 2 라인 부분들 및 상기 하드 마스크 패턴의 상기 제 1 연결 부분 아래의 제 2 연결 부분을 포함하는 것; 및 상기 유기 마스크 패턴의 상기 제 2 연결 부분을 선택적으로 이온 빔 식각하는 것을 포함하되, 상기 이온 빔 식각하는 것은 상기 제 1 방향으로 이온 빔을 조사하는 것을 포함하되, 상기 반도체 기판의 상면에 대한 상기 이온 빔의 입사각은 상기 반도체 기판의 상면에 대해 수직하지 않을 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 라인 마스크 패턴들과 나란한 방향을 따라 소정의 입사각을 가지며 입사되는 이온 빔을 이용하여 라인 마스크 패턴들 사이에 잔류하는 잔류 패턴을 선택적으로 제거할 수 있다. 나아가, 이온 빔의 입사각을 조절하여 라인 마스크 패턴들의 일부에 형성된 리세스 부분의 깊이를 증가시키지 않으면서 잔류 패턴을 선택적으로 제거할 수 있다. 이에 따라, 라인 마스크 패턴들을 이용하여 반도체 소자에 미세 패턴들을 형성할 때 공정 불량을 줄일 수 있으므로, 미세 반도체 소자의 수율(yield)을 증가시킬 수 있다.
나아가, 라인 패턴들과 나란한 방향을 따라 소정의 입사각을 가지며 입사되는 이온 빔을 이용하여 라인 패턴들과 교차하는 연결 패턴의 폭을 줄일 수 있다. 이에 따라, 연결 패턴을 사이에 두고 형성되는 도전 패턴들 간의 간격을 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 미세 패턴 형성 방법에 사용되는 이온 빔 식각 장치를 개략적으로 나타내는 도면이다.
도 2는 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 설명하기 위한 순서도이다.
도 3 내지 도 8은 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 설명하기 위한 도면들이다.
도 9는 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 설명하기 위한 순서도이다.
도 10 내지 도 14는 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 설명하기 위한 도면들이다.
도 15 내지 도 18은 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 설명하기 위한 도면들이다.
도 19는 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하여 형성된 반도체 소자를 예시하는 도면이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자의 미세 패턴 형성 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 미세 패턴 형성 방법에 사용되는 이온 빔 식각 장치를 개략적으로 나타내는 도면이다.
도 1을 참조하면, 이온 빔 식각 장치(100)는 이온빔 소스부(110a) 및 공정부(110b)를 포함하는 공정 챔버(110), 식각 공정에 사용되는 반응 가스를 공급하는 가스 유입구(112), 이온빔 소스부(110a)와 공정부(110b) 사이에 설치되며 플라즈마로부터 이온 빔을 추출하는 그리드(120), 공정부(110b) 내에 설치되며 반도체 기판(10)을 고정 및 지지하는 척(chuck) 어셈블리(130), 및 공정 챔버(110) 내의 가스를 배기시키는 가스 배기구(114)를 포함할 수 있다. 그리드(120)는 수직적으로 서로 중첩하는 복수의 전극 플레이트들(121)을 포함할 수 있으며, 복수의 전극 플레이트들(121) 각각은 이를 관통하는 복수의 슬릿들(121S)을 가질 수 있다.
이에 더하여, 이온 빔 식각 장치(100)는 공정 챔버(110) 내에 자기장을 발생시키기 위한 고주파 파워 소스(미도시) 및 그리드(120)에 서로 다른 극성과 크기의 직류전원을 공급하는 직류 파워 소스(미도시)를 더 포함한다.
가스 유입구(112)를 통해 이온 빔 소스부(110a)로 공정 가스가 공급될 수 있으며, 고주파 파워 소스를 통해 공정 가스를 이온화하여 플라즈마가 생성될 수 있다. 이러한 상태에서 그리드(120)에 직류 전원을 인가하여 플라즈마로부터 이온 빔(IB)을 추출 및 가속시킬 수 있다. 이온 빔(IB)은 복수의 슬릿들(121S)을 통하여 일정한 방향성을 가지며 반도체 기판(10)으로 제공될 수 있다. 그리드(120)로부터 추출 및 가속된 이온 빔은 반도체 기판(10)에 충돌하여 막질을 식각할 수 있다.
반도체 기판(10)을 고정 및 지지하는 척 어셈블리(130)는 이온 빔(IB)의 입사 방향에 대해 경사지게 배치될 수 있다. 다시 말해, 척 어셈블리(130)는 반도체 기판(10)의 상면에 대한 이온 빔(IB)의 입사각(θt)이 0도 내지 90도 사이를 갖도록 제어될 수 있다.
도 2는 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 설명하기 위한 순서도이다. 도 3 내지 도 8은 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 설명하기 위한 도면들이다.
도 3을 참조하면, 반도체 기판(10) 상에 하부막(20), 식각 정지막(30), 제 1 하드 마스크막(40), 유기 마스크막(50), 제 2 하드 마스크막(60), 및 반사 방지막(70)이 차례로 형성될 수 있다.
반도체 기판(10)은 예를 들어, 실리콘 기판, 게르마늄 기판, SOI(Silicon On Insulator) 기판, 또는 GOI(Germanium On Insulator) 기판일 수 있다.
하부막(20)은 단일막으로 형성되거나, 복수 개의 막들이 적층된 적층막일 수 있다. 예를 들어, 하부막(20)은 적층된 복수개의 절연막들을 포함할 수 있으며, 적층된 절연막들 사이에 도전 패턴들 또는 반도체 패턴들을 포함할 수 있다.
식각 정지막(30)은 하부막(20) 및 제 1 하드 마스크막(40)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 식각 정지막(30)은 티타늄(Ti)막, 탄탈륨(Ta)막, 텅스텐(W)막, 산화티타늄(TiO2)막, 질화티타늄(TiN)막, 질화탄탈륨(TaN)막, 또는 질화텅스텐(WN)막을 포함할 수 있다.
제 1 및 제 2 하드 마스크막들(40, 60)은 하부막(20) 및 유기 마스크막(50)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 제 1 및 제 2 하드 마스크막들(40, 60)은 폴리실리콘, SiO2, SiON, Si3N4, SiCN, 및 SiC 등과 같은 실리콘 함유 물질 중에서 선택될 수 있다.
유기 마스크막(50)은 제 1 및 제 2 하드 마스크막들(40, 60)에 대해 식각 선택성을 갖는 유기 물질로 형성될 수 있다. 유기 마스크막(50)은 제 1 및 제 2 하드 마스크막들(40, 60)보다 두꺼울 수 있다. 유기 마스크막(50)은 예를 들어, 에스오에이치(SOH; spin on hardmask)막, 에스오씨막(SOC; Spin-on Carbon)막, 또는 비정질 탄소막(ACL; amorphous carbon layer)으로 형성할 수 있다. 에스오에이치막(SOH layer)은 탄소 함유 에스오에이치막(carbon-based SOH layer) 또는 실리콘 함유 에스오에이치막(silicon-based SOH layer)을 포함할 수 있다.
반사 방지막(70)은 그 위에 형성되는 포토레지스트막(80)의 접착 특성을 향상시킬 수 있으며, 포토레지스트막(80)에 대한 노광 공정시 빛을 흡수하여 광반사를 방지하는 물질로 형성될 수 있다. 반사 방지막(70)은 유기 고분자를 포함할 수 있으며, 일 예로 노볼락(novolac) 기반의 유기 고분자를 포함할 수 있다.
이어서, 반사 방지막(70) 상에 스핀 코팅 방법을 이용하여 포토레지스트막(80)이 형성될 수 있다. 포토레지스트막(80)은 감광성 화합물(photosensitive compound) 및 합성 수지를 포함할 수 있다.
계속해서, 도 2 및 도 3을 참조하면, 포토레지스트막(80)에 대해 EUV(extreme ultraviolet)를 이용한 노광(Exposure) 공정 및 현상(development) 공정이 수행될 수 있다(S110). 극자외선(EUV)을 이용한 노광 공정에서 라인 앤 스페이스(line and space) 패턴들을 형성하기 위한 레티클이 사용될 수 있다. 포토레지스트막(80)은 EUV가 입사되는 노광 영역들 및 EUV가 입사되지 않는 비노광 영역들을 포함할 수 있다.
보다 상세하게, 노광 공정시 극자외선(EUV)은 약 13.5nm의 파장을 가질 수 있으며, 이로써 미세한 피치의 패턴들을 구현할 수 있다. 실시예들에 따르면, 극자외선(EUV)을 이용한 노광 공정시 노광 영역에서 포토레지스트막(80)은 극자외선(EUV)과 반응하며, 비노광 영역에서 포토레지스트막(80)은 극자외선(EUV)와 반응하지 않을 수 있다. 한편, 노광 공정시 노광 영역에서 포토레지스트의 일부는 극자외선(EUV)과 충분히 반응하지 못할 수도 있다.
계속해서, 도 2 및 도 4를 참조하면, 극자외선(EUV)에 노광된 포토레지스트막(80)을 현상하여 반사 방지막(70) 상에 예비 포토레지스트 패턴(82, 84)이 형성될 수 있다(S120).
예비 포토레지스트 패턴(82, 84)은 제 1 방향(D1)으로 연장되며 제 2 방향(D2)으로 일정 간격 서로 이격되는 라인 포토레지스트 패턴들(82) 및 서로 인접하는 라인 포토레지스트 패턴들(82) 사이에 잔류하는 잔류 포토레지스트 패턴(84)을 포함할 수 있다.
잔류 포토레지스트 패턴(84)은 포토레지스트막(80)의 노광 영역에서 극자외선(EUV)과 충분히 반응하지 못해 현상(develop) 공정시 라인 포토레지스트 패턴들(82) 사이에 잔류하는 포토레지스트 찌꺼기(scum)일 수 있다. 잔류 포토레지스트 패턴(84)은 제 2 방향(D2)으로 인접하는 라인 포토레지스트 패턴들(82)일 일부분들을 연결할 수 있다. 이와 달리, 잔류 포토레지스트 패턴(84)은 제 2 방향(D2)으로 인접하는 포토레지스트 패턴들(82) 사이에 아일랜드(island) 형태로 국소적으로 잔류할 수도 있다. 또한, 잔류 포토레지스트 패턴(84)은 도 5a 도시된 바와 같이, 라인 포토레지스트 패턴들(82)에 비해 작은 높이(H1<H2)를 가질 수 있다.
이에 더하여, 극자외선(EUV)을 이용한 노광 공정시 결함이 발생할 수 있으며, 이로 인해 라인 포토레지스트 패턴들(82) 중 적어도 하나는 그 상면이 리세스된 부분(82R)을 포함할 수 있다. 다시 말해, 라인 포토레지스트 패턴들(82) 중 일부분에서 높이가 감소될 수 있다.
도 2, 도 5a, 및 도 5b를 참조하면, 이온 빔 식각 공정을 수행하여 잔류 포토레지스트 패턴(84)을 제거한다(S130).
이온 빔 식각 공정은 도 1을 참조하여 설명된 이온 빔 식각 장치(100)가 이용하여 수행될 수 있다. 본 발명의 실시예들에 따르면, 이온 빔 식각 공정시 이온 빔(IB)은 제 1 방향(D1)과 나란하게 잔류 포토레지스트 패턴(84)의 측벽들(84S)을 향해 입사될 수 있다. 여기서, 이온 빔(IB)이 입사되는 잔류 포토레지스트 패턴(84)의 측벽들(84S)은 라인 포토레지스트 패턴들(82)의 측벽들과 비평행할 수 있다. 제 1 방향(D1)에서 소정의 입사각(θt)으로 입사되는 이온 빔(IB)은 잔류 포토레지스트 패턴(84)과 충돌하여 잔류 포토레지스트 패턴(84)을 선택적으로 식각할 수 있다.
이온 빔 식각 공정시 이온 빔(IB)은 제 1 방향(D1)으로 입사될 수 있으며, 반도체 기판(10)의 상면에 대해 소정의 입사각(θt)을 가지며 조사될 수 있다. 입사각(θt)은 반도체 기판(10)의 상면과 이온 빔의(IB)의 입사 방향 사이의 각도일 수 있다. 이온 빔(IB)의 입사각(θt)은 라인 포토레지스트 패턴들(82)의 리세스 부분들(82R)의 깊이(d)를 증가시키지 않는 범위에서 선택될 수 있다. 이온 빔(IB)의 입사각(θt)은 리세스 부분들(82R)의 제 1 방향(D1)의 폭(W) 및 리세스 부분들(82R)의 깊이(d)에 따라 결정될 수 있다. 여기서, 이온 빔(IB)의 입사각(θt)은 반도체 기판(10)의 상면에 대해 수직하지 않을 수 있다. 일 예로, 이온 빔(IB)의 입사각(θt)은 0도보다 크고 90도보다 작을 수 있다. 보다 상세하게, 라인 포토레지스트 패턴들(82)의 높이(H2)가 감소되는 것이 최소화될 수 있도록, 이온 빔(IB)의 입사각(θt)은 반도체 기판(10)의 상면에 대해 약 15도 내지 80도 범위에서 선택될 수 있다. 실시예들에서 이온 빔(IB)의 입사각(θt)을 최적화함으로써, 반사 방지막(70) 상에서 라인 포토레지스트 패턴들(82)을 소정 두께로 유지하면서 잔류 포토레지스트 패턴(84)을 선택적으로 식각할 수 있다.
도 2 및 도 6을 참조하면, 이온 빔 식각 공정에 의해 잔류 포토레지스트 패턴(84)이 제거되어 서로 인접하는 라인 포토레지스트 패턴들(82) 사이에서 반사 방지막(70)이 노출될 수 있다.
도 2, 도 7, 및 도 8을 참조하면, 라인 포토레지스트 패턴들(82)을 식각 마스크로 이용하여 반사 방지막(70) 및 제 2 하드 마스크막(60)에 대한 이방성 식각 공정이 수행될 수 있다. 이에 따라, 유기 마스크막(50) 상에 제 1 방향(D1)으로 연장되는 라인 형태의 제 2 하드 마스크 패턴들(62) 및 라인 형태의 반사 방지 패턴들(72)이 형성될 수 있다.
제 2 하드 마스크 패턴들(62)을 형성한 후, 라인 포토레지스트 패턴들(82) 및 반사 방지 패턴들(72)은 애싱(ashing) 공정 및/또는 스트리핑(stripping) 공정에 의해 제거될 수 있다.
이어서, 제 2 하드 마스크 패턴들(62)을 식각 마스크로 이용하여 유기 마스크막(50) 및 제 1 하드 마스크막(40)에 대한 1차 이방성 식각 공정이 수행될 수 있다. 1차 이방성 식각 공정은 식각 정지막(30)에 대해 식각 선택성을 갖는 식각 레서피가 이용될 수 있다. 1차 이방성 식각 공정에 의해 식각 정지막(30) 상에 제 1 하드 마스크 패턴들(42) 및 유기 마스크 패턴들(52)이 형성될 수 있다. 일부 실시예들에 따르면, 유기 마스크막(50)에 대한 1차 이방성 식각 공정 동안 제 2 하드 마스크 패턴들(62)이 제거될 수도 있다.
계속해서, 제 1 하드 마스크 패턴들(42) 및 유기 마스크 패턴들(52)을 식각 마스크로 이용하여 식각 정지막(30) 및 하부막(20)에 대한 2차 이방성 시각 공정이 수행될 수 있다. 2차 이방성 식각 공정은 반도체 기판(10)에 대해 식각 선택성을 갖는 식각 레서피가 이용될 수 있다. 이에 따라, 반도체 기판(10) 상에 라인 형태의 하부막 패턴들(22) 및 라인 형태의 식각 정지막 패턴들(32)이 형성될 수 있다. 일부 실시예들에 따르면, 하부막 패턴들(22)을 형성하는 동안 유기 마스크 패턴들(52)의 높이가 감소될 수도 있다.
하부막 패턴들(22)을 형성한 후, 하부막 패턴들(22) 상에 잔류하는 유기 마스크 패턴들(52) 및 제 1 하드 마스크 패턴들(42)은 제거될 수 있다.
실시예들에 따르면, 라인 포토레지스트 패턴들(82) 사이에 잔류하는 잔류 포토레지스트 패턴(84)을 선택적으로 이온 빔 식각한 후, 하부막(20)에 대한 패터닝 공정을 수행하므로, 라인 형태의 하부막 패턴들(22)의 일 부분들이 서로 연결되거나, 제 1 방향(D1)으로 하부막 패턴들(22) 끊어지는 패터닝 불량들을 방지할 수 있다.
도 9는 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 설명하기 위한 순서도이다. 도 10 내지 도 14는 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 설명하기 위한 도면들이다. 설명의 간략함을 위해, 앞서 도 2 내지 도 8을 참조하여 설명된 실시예들과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 9 및 도 10을 참조하면, 앞서 도 3을 참조하여 설명한 것처럼, 반도체 기판(10) 상에 하부막(20), 식각 정지막(30), 제 1 하드 마스크막(40), 유기 마스크막(50), 제 2 하드 마스크막(60), 반사 방지막(70), 및 포토레지스트막(80)이 차례로 형성될 수 있다.
이어서, 도 4를 참조하여 설명한 것처럼, 포토레지스트막(80)에 대해 극자외선(EUV)을 이용한 노광 공정이 수행될 수 있다(S210). 극자외선(EUV) 노광 공정시 라인 앤 스페이스(line and space) 패턴을 형성하기 위한 레티클이 사용될 수 있다.
계속해서, 도 9 및 도 10을 참조하면, 노광된 포토레지스트막(80)에 대한 현상 공정을 수행하여 반사 방지막(70) 상에 포토레지스트 패턴(82, 84)이 형성될 수 있다(S220).
포토레지스트 패턴(82, 84)은, 앞서 도 4를 참조하여 설명한 것처럼, 제 1 방향(D1)으로 연장되며 제 2 방향(D2)으로 일정 간격 서로 이격되는 라인 포토레지스트 패턴들(82) 및 서로 인접하는 라인 포토레지스트 패턴들(82)의 일 부분들을 연결하는 잔류 포토레지스트 패턴(84)을 포함할 수 있다. 또한, 라인 포토레지스트 패턴들(82) 중 적어도 하나는 그것의 상면이 리세스된 리세스 부분(82R)을 가질 수 있다.
계속해서, 도 10을 참조하면, 포토레지스트 패턴(82, 84)을 식각 마스크로 이용하여 반사 방지막(70) 및 제 2 하드 마스크막(60)에 대한 이방성 식각 공정이 수행될 수 있다. 이에 따라 유기 마스크막(50) 상에 반사 방지 패턴(72, 74) 및 제 2 하드 마스크 패턴(62, 64)이 차례로 형성될 수 있다.
반사 방지 패턴(72, 74)은 라인 포토레지스트 패턴들(82) 아래의 제 1 라인 부분들(72) 및 잔류 포토레지스트 패턴(84) 아래의 제 1 연결 부분(74)을 포함할 수 있다. 제 2 하드 마스크 패턴(62, 64)은 제 1 라인 부분들(72) 아래의 제 2 라인 부분들(62) 및 제 1 연결 부분(74) 아래의 제 2 연결 부분(64)을 포함할 수 있다.
제 2 하드 마스크 패턴(62, 64)을 형성한 후, 포토레지스트 패턴(82, 84) 및 반사 방지 패턴(72, 74)은 제거될 수 있다.
도 9 및 도 11을 참조하면, 제 2 하드 마스크 패턴(62, 64)을 식각 마스크로 이용하여 유기 마스크막(50)에 대한 이방성 식각 공정이 수행될 수 있다. 이에 따라, 유기 마스크 패턴(52, 54)이 형성될 수 있다(S230).
유기 마스크 패턴(52, 54)은 제 1 방향(D1)으로 연장되는 제 3 라인 부분들(52) 및 서로 인접하는 제 3 라인 부분들(52)의 일 부분들을 연결하는 제 3 연결 부분(54)을 포함할 수 있다. 제 3 라인 부분들(52)은 제 2 하드 마스크 패턴의 제 2 라인 부분들(62) 아래에 형성될 수 있으며, 제 3 연결 부분(54)은 제 2 하드 마스크 패턴의 제 2 연결 부분(64) 아래에 형성될 수 있다. 유기 마스크 패턴은 제 2 라인 부분들(62) 및 제 2 연결 부분(64)에서 실질적으로 동일한 높이를 가질 수 있다.
계속해서, 도 9 및 도 11을 참조하면, 유기 마스크 패턴의 제 3 연결 부분(54)에 대한 이온 빔 식각 공정이 수행될 수 있다(S240).
이온 빔 식각 공정은 제 1 하드 마스크막(40) 및 제 2 하드 마스크 패턴(62, 64)에 대해 식각 선택성을 갖는 식각 레서피가 사용될 수 있다. 또한, 이온 빔 식각 공정시 이온 빔(IB)은 유기 마스크 패턴의 제 3 연결 부분(54)의 측벽들을 향해 입사될 수 있다.
이온 빔 식각 공정시 이온 빔(IB)은 제 1 방향(D1)에서 반도체 기판(10)으로 입사될 수 있으며, 반도체 기판(10)의 상면에 대해 소정의 입사각(θt)을 가지며 조사될 수 있다. 입사각(θt)은 반도체 기판(10)의 상면과 이온 빔의(IB)의 입사 방향 사이의 각도일 수 있다. 이온 빔(IB)의 입사각(θt)은 반도체 기판(10)의 상면에 대해 수직하지 않을 수 있다. 또한, 이온 빔(IB)의 입사각(θt)은 0도보다 크고 90도보다 작을 수 있다. 보다 상세하게, 이온 빔( IB )의 입사각( θt )은 반도체 기판(10)의 상면에 대해 약 15도 내지 80도 범위에서 선택될 수 있다. 이온 빔(IB)의 입사각(θt)을 최적화하여 유기 마스크 패턴의 제 3 연결 부분(54)을 선택적으로 식각할 수 있다. 또한, 이온 빔 식각 공정 동안 유기 마스크 패턴의 제 3 라인 부분들(52)은 제 2 하드 마스크 패턴의 제 2 라인 부분들(62)에 의해 덮여 있으므로, 유기 마스크 패턴의 제 3 라인 부분들(52)의 높이가 감소되는 것은 방지될 수 있다.
유기 마스크 패턴의 제 3 연결 부분(54)에 대한 이온 빔 식각 공정을 수행함에 따라, 제 3 라인 부분들(52) 사이에서 제 1 하드 마스크막(40)의 상면이 노출될 수 있으며, 제 2 하드 마스크 패턴의 제 2 연결 부분(64)의 바닥면이 노출될 수 있다. 다시 말해, 제 2 하드 마스크 패턴의 제 2 연결 부분(64)과 제 1 하드 마스크막(40) 사이에 빈 공간이 형성될 수 있으며, 제 2 하드 마스크 패턴의 제 2 연결 부분(64)은 제 1 하드 마스크막(40)과 수직적으로 이격되어 제 2 하드 마스크 패턴의 라인 부분들(62) 사이에 부유(float)할 수 있다.
이어서, 도 9 및 도 13을 참조하면, 유기 마스크 패턴의 제 3 라인 부분들(52)을 식각 마스크로 이용하여 제 1 하드 마스크막(40)에 대한 이방성 식각 공정이 수행될 수 있다. 이에 따라 제 1 하드 마스크 패턴들(42)이 형성될 수 있다(S250).
제 1 하드 마스크 패턴들(42)을 형성하는 이방성 식각 공정에 의해 식각 정지막(30) 또는 하부막(20)이 노출될 수 있다. 제 1 하드 마스크 패턴들(42)을 형성하는 동안 제 2 하드 마스크 패턴(62, 64)이 제거될 수 있다. 이와 달리, 제 2 하드 마스크 패턴(62, 64)을 제거하기 위한 별도의 식각 공정이 수행될 수도 있다.
도 14를 참조하면, 유기 마스크 패턴(52) 및 제 1 하드 마스크 패턴(42)을 식각 마스크로 이용하여, 식각 정지막(30) 및 하부막(20)에 대한 이방성 식각 공정이 수행될 수 있다. 이에 따라, 반도체 기판(10) 상에 제 1 방향(D1)을 따라 연장되는 식각 정지막 패턴들(32) 및 하부막 패턴들(22)이 차례로 형성될 수 있다.
도 15 내지 도 18은 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 설명하기 위한 도면들이다. 설명의 간략함을 위해, 앞서 도 2 내지 도 8을 참조하여 설명된 실시예들과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 15를 참조하면, 반도체 기판(10) 상에 몰드막(ML)이 형성될 수 있다. 몰드막(ML)은 단일막으로 형성되거나, 복수 개의 막들이 적층된 적층막일 수 있다. 몰드막(ML)은, 예를 들어, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 몰드막(ML)은, 실리콘 질화물, 실리콘 산질화물, 또는 낮은 유전율을 가지는 low-k 물질로 이루어질 수도 있다.
몰드막(ML) 상에 마스크 패턴(MP)이 형성될 수 있다. 마스크 패턴(MP)은 몰드막(ML)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 마스크 패턴(MP)은 포토레지스트 패턴, 유기 마스크 패턴, 또는 하드 마스크 패턴일 수 있다.
실시예들에 따르면, 마스크 패턴(MP)은 제 1 방향(D1)으로 연장되는 라인 부분들(MPa) 및 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 연장되며 라인 부분들(MPa)을 연결하는 연결 부분(MPb)을 포함할 수 있다.
도 16을 참조하면, 마스크 패턴(MP)을 식각 마스크로 이용하여 몰드막(ML)에 대한 이방성 식각 공정이 수행될 수 있다. 이에 따라, 마스크 패턴(MP)이 전사되어 몰드막 패턴(MLP)이 형성될 수 있으며, 몰드막 패턴(MLP)은 라인 부분들(MLPa) 및 연결 부분(MLPb)을 포함할 수 있다.
몰드막 패턴(MLP)은 라인 부분들(MLPa) 및 연결 부분(MLPb)에 의해 정의되는 예비 오프닝들(OPa)을 가질 수 있다. 예비 오프닝들(OPa)은 제 1 방향(D1)으로 제 1 거리(S1)만큼 이격될 수 있다. 제 1 거리(S1)는 몰드막 패턴(MLP)의 연결 부분의(MLPb) 폭에 해당할 수 있다.
도 17을 참조하면, 몰드막 패턴(MLP)의 연결 부분(MLPb)에 대한 이온 빔 식각 공정을 수행될 수 있다. 여기서, 이온 빔 식각 공정은 도 1을 참조하여 설명된 이온 빔 식각 장치(100)가 이용하여 수행될 수 있다. 이온 빔 식각 공정에서 이온 빔(IB)은, 앞서 도 5a 및 도 5b를 참조하여 설명한 것처럼, 몰드막 패턴(MLP)의 연결 부분(MLPb)의 측벽으로 조사될 수 있다. 이온 빔(IB)은 제 1 방향(D1)으로 반도체 기판(10)의 상면에 대해 소정의 입사각(θt)을 가지며 조사될 수 있다. 입사각(θt)은 반도체 기판(10)의 상면과 이온 빔의(IB)의 입사 방향 사이의 각도일 수 있다. 이온 빔 식각 공정시 몰드막 패턴(MLP)의 두께가 감소되는 것이 최소화될 수 있도록, 이온 빔(IB)의 입사각(θt)은 반도체 기판(10)의 상면에 대해 약 15도 내지 80도 범위에서 선택될 수 있다.
실시예들에 따르면, 이온 빔 식각 공정에 의해 몰드막 패턴(MLP)의 연결 부분(MLPb)의 폭이 감소되어 미세 연결 부분(MLPc)이 형성될 수 있다. 즉, 예비 오프닝(OPa)에 비해 제 1 방향(D1)으로 증가된 길이를 갖는 오프닝(OPb)이 형성될 수 있다. 오프닝들(OPb)은 제 1 방향(D1)으로 제 1 거리(S1)보다 작은 제 2 거리(S2)만큼 이격될 수 있다. 또한, 제 1 방향(D1)으로 오프닝들(OPb) 간의 제 2 거리(S2)는 제 2 방향(D2)으로 인접하는 오프닝들(OPb) 간의 거리보다 작아질 수 있다.
도 18을 참조하면, 오프닝들(OPb) 내에 도전 패턴들(CP)이 각각 형성될 수 있다. 도전 패턴들(CP)을 형성하는 것은 몰드막 패턴(MLP) 상에 오프닝들(OPb)을 채우는 도전막을 형성하는 것, 및 도전막에 대한 평탄화 공정을 수행하여 몰드막 패턴(MLP)의 상면을 노출시키는 것을 포함할 수 있다.
이와 같이 형성된 도전 패턴들(CP)은 반도체 기판(10) 상에서 몰드막 패턴(MLP)의 라인 부분들(MLPa)에 의해 제 2 방향(D2)으로 이격될 수 있으며, 몰드막 패턴(MLP)의 미세 연결 부분(MLPc)에 의해 제 1 방향(D1)으로 이격될 수 있다. 여기서, 제 1 방향(D1)으로 인접하는 도전 패턴들(CP) 간의 거리(S2)는 제 2 방향(D2)으로 인접하는 도전 패턴들(CP) 간의 거리보다 작을 수 있다. 또한, 제 1 방향(D1)으로 인접하는 도전 패턴들(CP) 간의 간격이 노광 공정에서의 한계 해상도보다 감소될 수 있다.
도 19는 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하여 형성된 반도체 소자를 예시하는 도면이다.
도 19를 참조하면, 반도체 소자는 제 1 방향(D1)으로 나란히 연장되는 활성 패턴들(AP), 활성 패턴들(AP)을 가로질러 제 2 방향(D2)으로 연장되는 게이트 전극(GE), 및 게이트 전극(GE)과 활성 패턴들(AP) 사이에 개재된 게이트 절연막(GI)을 포함할 수 있다. 이에 더하여, 반도체 소자는 게이트 전극(GE) 양측의 활성 패턴들(AP)에 불순물을 도핑하여 형성된 소오스/드레인 영역들을 포함할 수 있다.
활성 패턴들(AP)은 반도체 기판(10)의 상면으로부터 돌출된 반도체 기판(10)의 일 부분들일 수 있다. 실시예들에 따른 반도체 소자는 전계효과 트랜지스터일 수 있으며, 활성 패턴들(AP)이 채널 영역으로 사용될 수 있다.
활성 패턴들(AP)은 제 1 방향(D1)으로 연장되는 바(Bar) 형태를 가질 수 있으며, 반도체 기판 상에 2차원적으로 배열될 수 있다. 실시예들에 따르면, 활성 패턴들(AP)은 앞서 도 2 내지 도 8에 도시된 실시예에 따른 미세 패턴 형성 방법 또는 도 9 내지 도 14에 도시된 실시예에 따른 미세 패턴 형성 방법이 이용하여 형성될 수 있다.
소자 분리막(STI)이 활성 패턴들(AP) 사이에는 배치될 수 있다. 소자 분리막(STI)의 상면은 활성 패턴들(AP)의 상면보다 아래에 위치할 수 있다. 즉, 소자 분리막(STI)에 의해 활성 패턴들(AP)의 양측면 및 상부면이 노출될 수 있다.
게이트 전극들(GE)은 활성 패턴들(AP)을 가로질러 제 2 방향(D2)따라 연장되는 라인 형태를 가질 수 있다. 게이트 전극들(GE)은 활성 패턴들(AP) 일 부분들의 양측벽들 및 상면을 컨포말하게 덮을 수 있다.
게이트 전극들(GE)은 활성 패턴들(AP)이 형성된 반도체 기판 상에 게이트 도전막을 증착하고, 게이트 도전막을 패터닝하여 형성될 수 있다. 실시예들에 따르면, 게이트 전극들(GE)은 앞서 도 2 내지 도 8에 도시된 실시예에 따른 미세 패턴 형성 방법 또는 도 9 내지 도 14에 도시된 실시예에 따른 미세 패턴 형성 방법이 이용하여 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 반도체 기판 상에서 제 1 방향으로 연장되며 상기 제 1 방향과 교차하는 제 2 방향으로 이격되는 라인 패턴들 및 상기 제 2 방향으로 인접하는 상기 마스크 패턴들의 일부분들을 연결하는 연결 패턴을 형성하는 것; 및
    상기 연결 패턴에 대한 이온 빔 식각 공정을 수행하는 것을 포함하되,
    상기 이온 빔 식각 공정은 상기 제 1 방향으로 이온 빔을 제공하되, 상기 반도체 기판의 상면에 대한 상기 이온 빔의 입사각은 상기 반도체 기판의 상면에 대해 수직하지 않은 미세 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 이온 빔 식각 공정은 상기 연결 패턴의 측벽을 향해 상기 이온 빔을 조사하는 미세 패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 라인 패턴들 중 어느 하나는 그 상면이 리세스된 리세스 부분을 갖되,
    상기 이온 빔 식각 공정은 상기 리세스 부분의 깊이에 따라 상기 이온 빔의 상기 입사각을 조절하는 것을 포함하는 미세 패턴 형성 방법.
  4. 제 1 항에 있어서,
    상기 반도체 기판 상에서 상기 연결 패턴의 높이는 상기 라인 패턴들의 높이보다 작은 미세 패턴 형성 방법.
  5. 제 1 항에 있어서,
    상기 연결 패턴의 높이는 상기 라인 패턴들의 높이와 실질적으로 동일한 미세 패턴 형성 방법.
  6. 제 1 항에 있어서,
    상기 반도체 기판 상에 하부막을 형성하는 것을 더 포함하되, 상기 라인 패턴들 및 상기 연결 패턴은 상기 하부막 상에 형성되고,
    상기 이온 빔 식각 공정을 수행하는 것은 상기 연결 패턴을 제거하여 상기 제 2 방향으로 인접하는 상기 라인 패턴들 사이의 상기 하부막을 노출시키는 것을 포함하는 미세 패턴 형성 방법.
  7. 제 1 항에 있어서,
    상기 반도체 기판 상에 하부막 및 마스크막을 차례로 형성하는 것; 및
    상기 마스크막 상에 포토레지스트 패턴을 형성하는 것을 더 포함하되, 상기 포토레지스트 패턴은 상기 제 1 방향으로 연장되는 라인 부분들 및 상기 제 2 방향으로 인접하는 상기 라인 부분들 사이에 국소적으로 잔류하는 잔류 부분을 포함하고,
    상기 라인 패턴들 및 상기 연결 패턴을 형성하는 것은 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 마스크막을 이방성 식각하는 것을 포함하는 미세 패턴 형성 방법.
  8. 제 7 항에 있어서,
    상기 포토레지스트 패턴을 형성하는 것은
    상기 마스크막 상에 포토레지스막을 형성하는 것;
    상기 포토레지스트막에 EUV((extreme ultraviolet))를 조사하여 노광 공정을 수행하는 것; 및
    노광된 상기 포토레지스트막을 현상하는 것을 포함하는 미세 패턴 형성 방법.
  9. 제 7 항에 있어서,
    상기 마스크막은 SOH(Spin on hardmask)막, 에스오씨막(SOC; Spin-on Carbon)막, 또는 비정질 탄소막(ACL; amorphous carbon layer) 중 어느 하나인 미세 패턴 형성 방법.
  10. 제 1 항에 있어서,
    상기 라인 패턴들 및 상기 연결 패턴은 포토레지스트로 이루어진 미세 패턴 형성 방법.
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