KR20190101508A - 유전체 막들의 선택적 증착을 위한 방법 및 장치 - Google Patents

유전체 막들의 선택적 증착을 위한 방법 및 장치 Download PDF

Info

Publication number
KR20190101508A
KR20190101508A KR1020197024824A KR20197024824A KR20190101508A KR 20190101508 A KR20190101508 A KR 20190101508A KR 1020197024824 A KR1020197024824 A KR 1020197024824A KR 20197024824 A KR20197024824 A KR 20197024824A KR 20190101508 A KR20190101508 A KR 20190101508A
Authority
KR
South Korea
Prior art keywords
substrate
film
chamber
alkylsilane
transfer station
Prior art date
Application number
KR1020197024824A
Other languages
English (en)
Other versions
KR102380712B1 (ko
Inventor
닝 리
미하엘라 발시누
리-쿤 시아
동칭 양
랄라 추
말콤 제이. 베반
테레사 크라머 과리니
웬보 얀
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Priority to KR1020227009925A priority Critical patent/KR102493326B1/ko
Publication of KR20190101508A publication Critical patent/KR20190101508A/ko
Application granted granted Critical
Publication of KR102380712B1 publication Critical patent/KR102380712B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45534—Use of auxiliary reactants other than used for contributing to the composition of the main film, e.g. catalysts, activators or scavengers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0227—Pretreatment of the material to be coated by cleaning or etching
    • C23C16/0245—Pretreatment of the material to be coated by cleaning or etching by etching with a plasma
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45544—Atomic layer deposition [ALD] characterized by the apparatus
    • C23C16/45548—Atomic layer deposition [ALD] characterized by the apparatus having arrangements for gas injection at different locations of the reactor for each ALD half-reaction
    • C23C16/45551—Atomic layer deposition [ALD] characterized by the apparatus having arrangements for gas injection at different locations of the reactor for each ALD half-reaction for relative movement of the substrate and the gas injectors or half-reaction reactor compartments
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/458—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for supporting substrates in the reaction chamber
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/458—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for supporting substrates in the reaction chamber
    • C23C16/4582—Rigid and flat substrates, e.g. plates or discs
    • C23C16/4583—Rigid and flat substrates, e.g. plates or discs the substrate being supported substantially horizontally
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45544—Atomic layer deposition [ALD] characterized by the apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Vapour Deposition (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

프로세싱 플랫폼들은, 약 0.1 중량% 이상의 수증기를 갖는 환경 및 로봇을 갖는 중앙 이송 스테이션; 이송 스테이션의 측면에 연결된 사전-세정 챔버; 및 이송 스테이션의 측면에 연결된 배치 프로세싱 챔버를 갖는다. 프로세싱 플랫폼은, 제1 표면으로부터 자연 산화물들을 제거하기 위해 기판을 사전-세정하고, 알킬실란을 사용하여 차단 층을 형성하고, 막을 선택적으로 증착하도록 구성된다. 프로세싱 플랫폼들을 사용하고 복수의 웨이퍼들을 프로세싱하는 방법들이 또한 설명된다.

Description

유전체 막들의 선택적 증착을 위한 방법 및 장치
[0001] 본 개시내용은 일반적으로, 박막들을 증착하기 위한 장치 및 방법들에 관한 것이다. 특히, 본 개시내용은 막을 선택적으로 증착하기 위한 통합형 원자 층 증착 툴들 및 방법들에 관한 것이다.
[0002] 집적 회로들은 기판 표면들 상에 복잡하게 패터닝된 재료 층들을 생성하는 프로세스들에 의해 가능하게 된다. 기판 상에 패터닝된 재료들을 생성하는 것은 재료 층들의 증착 및 제거를 위한 제어되는 방법들을 요구한다. 현대의 반도체 제조 프로세싱은 프로세스 단계들 사이에 에어 브레이크(air break)들 없이 막들을 집적하는 것에 점점 더 중점을 두고 있다. 그러한 요건은 단일 툴로의 다양한 프로세스 챔버들의 통합을 가능하게 해야 하는 난제를 장비 제조자들에게 제기한다.
[0003] 박막들의 증착에 대해 대중적이게 된 하나의 프로세스는 원자 층 증착(ALD)이다. 원자 층 증착은, 기판이 기판 표면에 화학흡착하는 전구체에 노출된 후에, 화학흡착된 전구체와 반응물이 반응하게 되는 방법이다. ALD 프로세스들은 자기-제한적이고, 막 두께들의 분자 레벨 제어를 제공할 수 있다. 그러나, ALD 프로세싱은, 전구체들 및 반응물들에 대한 노출들 사이에 반응 챔버를 퍼징(purge)해야 할 필요가 있기 때문에, 시간 소모적일 수 있다.
[0004] 선택적 증착 프로세스들이 더 빈번하게 채용되고 있는데, 이는 반도체들에 대한 패터닝 애플리케이션들이 필요하기 때문이다. 종래에, 마이크로일렉트로닉스 산업에서 패터닝은 다양한 리소그래피 및 에칭 프로세스들을 사용하여 달성되어 왔다. 그러나, 리소그래피가 기하급수적으로 복잡하게 되고 비용이 많이 들게 되고 있기 때문에, 피처(feature)들을 증착하기 위한 선택적 증착의 사용이 훨씬 더 매력적이게 되고 있다.
[0005] 디바이스 사이즈들이 10 nm 체제 미만으로 계속 감소되고 있기 때문에, 포토리소그래피 기술을 사용하는 종래의 패터닝 프로세스들은 더 어렵게 되고 있다. 정밀하지 않은 패터닝 및 저하되는 디바이스 성능은 더 작은 디바이스 사이즈들에서 더 만연하다. 부가적으로, 다수의 패터닝 기술들이 또한, 제작 프로세스들을 더 복잡하고 더 고가이게 만든다.
[0006] 따라서, 다른 표면에 비해 선택적으로, 하나의 표면 상에 막을 선택적으로 증착하기 위한 장치 및 방법들이 본 기술분야에 필요하다.
[0007] 본 개시내용의 하나 이상의 실시예들은, 중앙 이송 스테이션, 사전-세정 챔버, 및 배치(batch) 프로세싱 챔버를 포함하는 프로세싱 플랫폼들에 관한 것이다. 중앙 이송 스테이션은 그 중앙 이송 스테이션 내의 로봇 및 복수의 측면들을 갖는다. 사전-세정 챔버는 중앙 이송 스테이션의 제1 측면에 연결된다. 사전-세정 챔버는 습식 에칭 프로세스 또는 건식 에칭 프로세스 중 하나 이상을 수행하도록 구성된다. 배치 프로세싱 챔버는 중앙 이송 스테이션의 제2 측면에 연결된다. 배치 프로세싱 챔버는 가스 커튼(gas curtain)들에 의해 분리된 복수의 프로세스 구역들을 갖는다. 배치 프로세싱 챔버는 서셉터 조립체(susceptor assembly)를 포함하며, 그 서셉터 조립체는, 복수의 기판들을 지지하고 그리고 기판들이 복수의 프로세스 구역들을 통해 이동하도록 중심 축을 중심으로 복수의 기판들을 회전시키도록 구성된다. 적어도 중앙 이송 스테이션은 비활성 가스 내의 약 0.1 중량% 이상의 수증기를 포함하는 환경을 갖는다.
[0008] 본 개시내용의 추가적인 실시예들은 막을 증착하는 방법들에 관한 것이다. 수산기-종결 표면을 포함하는 제1 기판 표면 및 수소-종결 표면을 포함하는 제2 기판 표면을 포함하는 기판이 제공된다. 기판은, 제1 표면 상에 차단 층을 형성하기 위해, 수산기-종결 표면과 반응하도록, 부동태화제(passivation agent)에 노출된다. 부동태화제는 알킬실란을 포함한다. 제1 표면에 비해 선택적으로 제2 기판 표면 상에 막을 증착하기 위해, 하나 이상의 증착 가스들에 기판이 노출된다. 막의 품질을 개선하기 위해, 헬륨 디커플링 플라즈마(decoupled plasma)에 막이 노출된다. 기판은, 약 0.1 중량% 이상의 수증기를 갖는 비활성 가스를 갖는 환경을 포함하는 중앙 이송 스테이션을 통해, 적어도 한 번 이동된다.
[0009] 본 개시내용의 추가적인 실시예들은 막을 증착하는 방법들에 관한 것이다. 수산기-종결 표면을 포함하는 제1 기판 표면 및 수소-종결 표면을 포함하는 제2 기판 표면을 포함하는 기판이 제공된다. 제2 표면으로부터 자연 산화물들을 제거하기 위해, 에칭 프로세스에 기판 표면이 노출된다. 에칭 프로세스는 희석 HF 또는 플라즈마-기반 에칭 중 하나 이상을 포함한다. 기판은, 차단 층을 형성하기 위해, 수산기-종결 표면과 반응하도록, 부동태화제에 노출된다. 부동태화제는 일반식 SiR4를 갖는 알킬실란을 포함하고, 여기서, 각각의 R은 독립적으로, C1-C6 알킬, 치환 또는 비치환 아민, 치환 또는 비치환 사이클릭 아민이며, 알킬실란은 실질적으로 Si-H 결합들을 포함하지 않고, 여기서, 적어도 하나의 R 기는, 하나의 원자가 질소 원자인 4개 내지 10개의 범위의 원자들을 갖는 링을 갖는 치환 또는 비치환 사이클릭 아민이다. 제1 표면에 비해 선택적으로 제2 기판 표면 상에 막을 증착하기 위해, 하나 이상의 증착 가스들에 기판이 노출된다. 막은 실리콘, 및 산소, 질소 또는 탄소 중 하나 이상을 포함한다. 막의 품질을 개선하기 위해, 헬륨 디커플링 플라즈마에 막이 노출된다. 기판은, 약 0.1 중량% 이상의 수증기를 갖는 비활성 가스를 포함하는 환경을 갖는 중앙 이송 스테이션을 통해, 적어도 한 번 이동된다.
[0010] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0011] 도 1은 본 개시내용의 하나 이상의 실시예에 따른 프로세싱 플랫폼의 개략도를 도시한다.
[0012] 도 2은 본 개시내용의 하나 이상의 실시예에 따른 배치 프로세싱 챔버의 단면도를 도시한다.
[0013] 도 3는 본 개시내용의 하나 이상의 실시예에 따른 배치 프로세싱 챔버의 부분 사시도를 도시한다.
[0014] 도 4은 본 개시내용의 하나 이상의 실시예에 따른 배치 프로세싱 챔버의 개략도를 도시한다.
[0015] 도 5는 본 개시내용의 하나 이상의 실시예에 따른, 배치 프로세싱 챔버에서 사용하기 위한 웨지 형상 가스 분배 조립체의 일부의 개략도를 도시한다.
[0016] 도 6는 본 개시내용의 하나 이상의 실시예에 따른 배치 프로세싱 챔버의 개략도를 도시한다.
[0017] 도 7은 본 개시내용의 하나 이상의 실시예에 따른 방법의 개략적인 표현을 도시한다.
[0018] 첨부된 도면들에서, 유사한 컴포넌트들 및/또는 피처들은 동일한 참조 라벨을 가질 수 있다. 추가로, 동일한 타입의 다양한 컴포넌트들은 참조 라벨 뒤에 대시 및 제2 라벨이 후속되게 함으로써 구별될 수 있으며, 그 제2 라벨은 유사한 컴포넌트들을 구별한다. 본 명세서에서 제1 참조 라벨만이 사용된 경우에, 설명은 제2 참조 라벨과 무관하게, 동일한 제2 참조 라벨을 갖는 유사한 컴포넌트들 중 어떠한 컴포넌트에도 적용가능하다.
[0019] 본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용이 다음의 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않는다는 것이 이해되어야 한다. 본 개시내용에 대해 다른 실시예들이 이루어질 수 있고, 본 개시내용은 다양한 방식들로 실시 또는 수행될 수 있다.
[0020] 본원에서 사용되는 바와 같은 "웨이퍼" 또는 "기판"은 제작 프로세스 동안에 막 프로세싱이 수행되는 임의의 기판 또는 기판 상에 형성된 재료 표면을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은, 애플리케이션에 따라, 재료들, 이를테면 실리콘, 실리콘 산화물, 스트레인드 실리콘(strained silicon), SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어, 및 임의의 다른 재료들, 이를테면 금속들, 금속 질화물들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함한다(그러나 이에 제한되지는 않음). 기판들은 기판 표면을 폴리싱하고, 에칭하고, 환원시키고, 산화하고, 수산화하고, 어닐링하고, UV 경화시키고, e-빔 경화시키고, 그리고/또는 베이킹하기 위한 전처리 프로세스에 노출될 수 있다. 기판 그 자체의 표면에 대해 직접적인 막 프로세싱에 부가하여, 본 개시내용에서, 개시되는 막 프로세싱 단계들 중 임의의 단계는 또한, 아래에서 더 상세히 개시되는 바와 같이 기판 상에 형성된 하층에 대해 수행될 수 있고, "기판 표면"이라는 용어는, 문맥상 표시되는 바와 같이, 그러한 하층을 포함하도록 의도된다. 따라서, 예컨대, 막/층 또는 부분적인 막/층이 기판 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출된 표면이 기판 표면이 된다.
[0021] 본 개시내용의 하나 이상의 실시예들은, 표면 종결 화학 기들에 기초하여, 프로세싱 웨이퍼의 특정 영역들 상에 선택적으로 유전체 막들을 형성하는 방법들을 제공한다. 원자 층 증착(ALD) 막 성장은 배치 프로세싱 챔버 내의 공간적 ALD 또는 종래의 시간-도메인 프로세싱에 의해 이루어질 수 있다. 일부 실시예들은 디바이스 웨이퍼 상에 상이한 종결 기들이 존재하는 것을 보장하기 위한 표면 처리를 사용하고, 그에 따라, 상이한 표면들에 기초하여, 후속 ALD 막 성장이 구별될 것이다. 예컨대, Si-H 기들로 종결된 베어(bare) Si 표면을 준비하기 위하여, Si 표면 상의 자연 산화물을 제거하고 Si-H 결합들을 형성하기 위해, 희석 HF 습식 세정 또는 플라즈마-기반 건식 세정이 사용될 수 있다. ALD 막 성장을 차단할 수 있는 부동태화된 표면을 준비하기 위해, 실리콘 산화물 표면 상에 소수성 표면 단분자 층이 형성될 수 있다. 예컨대, SiO 표면 상에 알킬실릴 기들을 형성하기 위해, 알킬아미노 실란이 실리콘 산화물 표면 상에 흡착될 수 있다. 일부 실시예들의 ALD 막 성장 케미스트리는, 부동태화된 SiO 표면 상에는 성장되지 않으면서 베어 Si 표면 상에 선택적으로 성장될 수 있는, 실리콘 할로겐화물 및 암모니아 반응들에 기초한다. 일부 실시예들에 의해 달성가능한 최대 두께는 베어 Si 상의 약 100 Å 성장이고, 부동태화된 SiO 표면 상에는 실질적으로 막이 성장되지 않는다. SiO보다 베어 Si 상에서 성장이 더 두껍게 되게 하기 위해, 주기적인 SiO 표면 재생성 및 부동태화가 사용될 수 있다.
[0022] 일부 실시예들에서, Si/C/O/N의 조성을 갖는 저k 막이 또한 선택적으로 증착될 수 있다. 일부 실시예들의 SiCON 증착은 C 함유 Si 전구체, 암모니아, 및 산화제, 이를테면 O2, O3 또는 N2O를 사용한다.
[0023] 일부 실시예들에서, 증착 직후(as deposited) 막 특성을 개선하기 위한 방법으로서 플라즈마 처리가 사용된다. 예컨대, 열적으로 성장된 SiN 막은 높은 습식 에칭 레이트를 보유한다. 헬륨을 사용하는 디커플링 플라즈마 처리는 놀랍게도, 막 특성들을 극적으로 개선하는 것으로 나타났다.
[0024] 도 1는 본 개시내용의 하나 이상의 실시예에 따른 프로세싱 플랫폼(100)을 도시한다. 도 1에서 도시된 실시예는 단지, 하나의 가능한 구성을 표현할 뿐이며, 본 개시내용의 범위를 제한하는 것으로 이해되지 않아야 한다. 예컨대, 일부 실시예들에서, 프로세싱 플랫폼(100)은 상이한 수의 프로세스 챔버들, 버퍼 챔버들, 및 로봇 구성들을 갖는다.
[0025] 프로세싱 플랫폼(100)은 복수의 측면들(111, 112, 113, 114, 115, 116)을 갖는 중앙 이송 스테이션(110)을 포함한다. 이송 스테이션(110)은 제1 측면(111), 제2 측면(112), 제3 측면(113), 제4 측면(114), 제5 측면(115), 및 제6 측면(116)을 갖는 것으로 도시된다. 6개의 측면들이 도시되어 있지만, 예컨대, 프로세싱 플랫폼(100)의 전체 구성에 따라, 이송 스테이션(110)에 임의의 적합한 수의 측면들이 있을 수 있다는 것을 당업자는 이해할 것이다.
[0026] 이송 스테이션(110)은 이송 스테이션(110)에 포지셔닝된 로봇(117)을 갖는다. 로봇(117)은 프로세싱 동안 웨이퍼를 이동시킬 수 있는 임의의 적합한 로봇일 수 있다. 일부 실시예들에서, 로봇(117)은 제1 암(118) 및 제2 암(119)을 갖는다. 제1 암(118) 및 제2 암(119)은 다른 암과 독립적으로 이동될 수 있다. 제1 암(118) 및 제2 암(119)은 x-y 평면에서 그리고/또는 z-축을 따라 이동할 수 있다. 일부 실시예들에서, 로봇(117)은 제3 암 또는 제4 암(미도시)을 포함한다. 암들 각각은 다른 암들과 독립적으로 이동할 수 있다.
[0027] 중앙 이송 스테이션(110)의 제1 측면(111)에 배치 프로세싱 챔버(120)가 연결될 수 있다. 배치 프로세싱 챔버(120)는 배치 시간(batch time) 동안 한 번에 x개의 웨이퍼들을 프로세싱하도록 구성될 수 있다. 일부 실시예들에서, 배치 프로세싱 챔버(120)는 동시에 약 4개(x=4) 내지 약 12개(x=12)의 범위의 웨이퍼들을 프로세싱하도록 구성될 수 있다. 일부 실시예들에서, 배치 프로세싱 챔버(120)는 동시에 6개(x=6)의 웨이퍼들을 프로세싱하도록 구성된다. 당업자에 의해 이해될 바와 같이, 배치 프로세싱 챔버(120)가 개별 웨이퍼의 로딩/언로딩 사이에 다수의 웨이퍼들을 프로세싱할 수 있지만, 각각의 웨이퍼는 임의의 주어진 시간에 상이한 프로세스 조건들을 받을 수 있다. 예컨대, 도 2 내지 도 6에서 도시된 바와 같은 공간적 원자 층 증착 챔버는 상이한 프로세싱 구역들에서 상이한 프로세스 조건들에 웨이퍼를 노출시키고, 그에 따라, 웨이퍼가 구역들 각각을 통해 이동될 때, 프로세스가 완료된다.
[0028] 도 2는, 인젝터들 또는 인젝터 조립체라고 또한 지칭되는 가스 분배 조립체(220) 및 서셉터 조립체(240)를 포함하는 프로세싱 챔버(200)의 단면을 도시한다. 가스 분배 조립체(220)는 프로세싱 챔버에서 사용되는 임의의 타입의 가스 전달 디바이스이다. 가스 분배 조립체(220)는 서셉터 조립체(240)를 향하는 전방 표면(221)을 포함한다. 전방 표면(221)은 서셉터 조립체(240) 쪽으로 가스들의 유동을 전달하기 위한 임의의 수의 또는 다양한 개구들을 가질 수 있다. 가스 분배 조립체(220)는 또한, 외측 주변 에지(224)를 포함하며, 도시된 실시예들에서, 외측 주변 에지(224)는 실질적으로 둥글다.
[0029] 사용되는 가스 분배 조립체(220)의 특정 타입은 사용되고 있는 특정 프로세스에 따라 변화될 수 있다. 본 개시내용의 실시예들은 서셉터와 가스 분배 조립체 사이의 갭이 제어되는 임의의 타입의 프로세싱 시스템에 대해 사용될 수 있다. 다양한 타입들의 가스 분배 조립체들(예컨대, 샤워헤드들)이 채용될 수 있지만, 본 개시내용의 실시예들은 복수의 실질적으로 평행한 가스 채널들을 갖는 공간적 가스 분배 조립체들에 대해 특히 유용할 수 있다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "실질적으로 평행한"이라는 용어는 가스 채널들의 연장 축이 동일한 일반적인 방향으로 연장되는 것을 의미한다. 가스 채널들의 평행성에 약간의 불완전성들이 존재할 수 있다. 이원 반응에서, 복수의 실질적으로 평행한 가스 채널들은 적어도 하나의 제1 반응성 가스 A 채널, 적어도 하나의 제2 반응성 가스 B 채널, 적어도 하나의 퍼지 가스 P 채널, 및/또는 적어도 하나의 진공 V 채널을 포함할 수 있다. 제1 반응성 가스 A 채널(들), 제2 반응성 가스 B 채널(들), 및 퍼지 가스 P 채널(들)로부터 유동하는 가스들은 웨이퍼의 상단 표면 쪽으로 지향된다. 가스 유동의 일부는 웨이퍼의 표면에 걸쳐 수평으로 이동하고, 퍼지 가스 P 채널(들)을 통해 프로세스 구역 밖으로 이동한다. 가스 분배 조립체의 하나의 단부로부터 다른 단부로 이동하는 기판은 프로세스 가스들 각각에 차례로 노출될 것이고, 그에 따라, 기판 표면 상에 층이 형성될 것이다.
[0030] 일부 실시예들에서, 가스 분배 조립체(220)는 단일 인젝터 유닛으로 이루어진 강성의 고정된 바디이다. 하나 이상의 실시예들에서, 도 3에 도시된 바와 같이, 가스 분배 조립체(220)는 복수의 개별적인 섹터들(예컨대, 인젝터 유닛들(222))로 구성된다. 설명되는 본 개시내용의 다양한 실시예들에 대해 단일 피스 바디 또는 멀티-섹터 바디가 사용될 수 있다.
[0031] 서셉터 조립체(240)는 가스 분배 조립체(220) 아래에 포지셔닝된다. 서셉터 조립체(240)는 상단 표면(241), 및 상단 표면(241) 내의 적어도 하나의 오목부(242)를 포함한다. 서셉터 조립체(240)는 또한, 바닥 표면(243) 및 에지(244)를 갖는다. 오목부(242)는 프로세싱되고 있는 기판들(60)의 형상 및 사이즈에 따라 임의의 적합한 형상 및 사이즈로 이루어질 수 있다. 도 2에 도시된 실시예에서, 오목부(242)는 웨이퍼의 바닥을 지지하기 위해 평탄한 바닥을 갖지만, 오목부의 바닥은 다양할 수 있다. 일부 실시예들에서, 오목부는 오목부의 외측 주변 에지 주위에 스텝 구역들을 가지며, 그 스텝 구역들은 웨이퍼의 외측 주변 에지를 지지하도록 사이즈가 설정된다. 스텝들에 의해 지지되는 웨이퍼의 외측 주변 에지의 양은, 예컨대, 웨이퍼의 두께 및 웨이퍼의 배면 상에 이미 존재하는 피처들의 존재에 따라 변화될 수 있다.
[0032] 일부 실시예들에서, 도 2에 도시된 바와 같이, 서셉터 조립체(240)의 상단 표면(241) 내의 오목부(242)는 오목부(242)에서 지지되는 기판(60)이 서셉터(240)의 상단 표면(241)과 실질적으로 동일 평면 상에 있는 상단 표면(61)을 갖도록 사이즈가 설정된다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "실질적으로 동일 평면 상"이라는 용어는 웨이퍼의 상단 표면과 서셉터 조립체의 상단 표면이 ±0.2 mm 내에서 동일 평면 상에 있는 것을 의미한다. 일부 실시예들에서, 상단 표면들은 0.5 mm, ±0.4 mm, ±0.35 mm, ±0.30 mm, ±0.25 mm, ±0.20 mm, ±0.15 mm, ±0.10 mm, 또는 ±0.05 mm 내에서 동일 평면 상에 있다.
[0033] 도 2의 서셉터 조립체(240)는 서셉터 조립체(240)를 리프팅할 수 있고, 하강시킬 수 있고, 회전시킬 수 있는 지지 기둥(260)을 포함한다. 서셉터 조립체는 지지 기둥(260)의 중심 내에 가열기, 또는 가스 라인들, 또는 전기 컴포넌트들을 포함할 수 있다. 지지 기둥(260)은 서셉터 조립체(240)와 가스 분배 조립체(220) 사이의 갭을 증가시키거나 또는 감소시켜서 서셉터 조립체(240)를 적절한 포지션으로 이동시키는 주된 수단일 수 있다. 서셉터 조립체(240)는 또한, 서셉터 조립체(240)와 가스 분배 조립체(220) 사이에 미리 결정된 갭(270)을 생성하기 위해 서셉터 조립체(240)에 대해 미세-조정들을 행할 수 있는 미세 튜닝 액추에이터들(262)을 포함할 수 있다.
[0034] 일부 실시예들에서, 갭(270) 거리는 약 0.1 mm 내지 약 5.0 mm의 범위에 있거나, 또는 약 0.1 mm 내지 약 3.0 mm의 범위에 있거나, 또는 약 0.1 mm 내지 약 2.0 mm의 범위에 있거나, 또는 약 0.2 mm 내지 약 1.8 mm의 범위에 있거나, 또는 약 0.3 mm 내지 약 1.7 mm의 범위에 있거나, 또는 약 0.4 mm 내지 약 1.6 mm의 범위에 있거나, 또는 약 0.5 mm 내지 약 1.5 mm의 범위에 있거나, 또는 약 0.6 mm 내지 약 1.4 mm의 범위에 있거나, 또는 약 0.7 mm 내지 약 1.3 mm의 범위에 있거나, 또는 약 0.8 mm 내지 약 1.2 mm의 범위에 있거나, 또는 약 0.9 mm 내지 약 1.1 mm의 범위에 있거나, 또는 약 1 mm이다.
[0035] 도면들에 도시된 프로세싱 챔버(200)는 서셉터 조립체(240)가 복수의 기판들(60)을 홀딩할 수 있는 캐러셀-타입 챔버이다. 도 3에 도시된 바와 같이, 가스 분배 조립체(220)는 복수의 별개의 인젝터 유닛들(222)을 포함할 수 있으며, 각각의 인젝터 유닛(222)은, 웨이퍼가 인젝터 유닛 아래로 이동될 때, 웨이퍼 상에 막을 증착할 수 있다. 2개의 파이-형상 인젝터 유닛들(222)이 서셉터 조립체(240)의 대략적으로 대향하는 측들 상에 그리고 서셉터 조립체(240) 위에 포지셔닝된 것으로 도시된다. 이러한 수의 인젝터 유닛들(222)은 예시적인 목적들만을 위해 도시된다. 더 많은 또는 더 적은 인젝터 유닛들(222)이 포함될 수 있다는 것이 이해될 것이다. 일부 실시예들에서, 서셉터 조립체(240)의 형상과 일치하는 형상을 형성하도록 충분한 수의 파이-형상 인젝터 유닛들(222)이 존재한다. 일부 실시예들에서, 개별적인 파이-형상 인젝터 유닛들(222) 각각은 다른 인젝터 유닛들(222) 중 어느 것에도 영향을 미치지 않으면서 독립적으로 이동, 제거, 및/또는 교체될 수 있다. 예컨대, 로봇이 서셉터 조립체(240)와 가스 분배 조립체(220) 사이의 구역에 접근하여, 기판들(60)을 로딩/언로딩할 수 있게 하도록, 하나의 세그먼트가 상승될 수 있다.
[0036] 다수의 가스 인젝터들을 갖는 프로세싱 챔버들은 웨이퍼들이 동일한 프로세스 유동을 받도록 다수의 웨이퍼들을 동시에 프로세싱하기 위해 사용될 수 있다. 예컨대, 도 4에 도시된 바와 같이, 프로세싱 챔버(200)는 4개의 가스 인젝터 조립체들 및 4개의 기판들(60)을 갖는다. 프로세싱의 착수 시에, 기판들(60)은 가스 분배 조립체들(220) 사이에 포지셔닝될 수 있다. 45°만큼 서셉터 조립체(240)를 회전시키는 것(17)은, 가스 분배 조립체들(220) 사이에 있는 각각의 기판(60)으로 하여금, 가스 분배 조립체들(220) 아래에 점선 원으로 예시된 바와 같이, 막 증착을 위해 가스 분배 조립체(220)로 이동되게 할 것이다. 부가적인 45° 회전은 기판들(60)을 가스 분배 조립체들(220)로부터 벗어나도록 이동시킬 것이다. 기판들(60) 및 가스 분배 조립체들(220)의 수는 동일할 수 있거나 또는 상이할 수 있다. 일부 실시예들에서, 가스 분배 조립체들의 수와 동일한 수의 웨이퍼들이 프로세싱된다. 하나 이상의 실시예들에서, 프로세싱되고 있는 웨이퍼들의 수는 가스 분배 조립체들의 수의 분수(fraction) 또는 정수배이다. 예컨대, 4개의 가스 분배 조립체들이 존재하는 경우, 4x개의 웨이퍼들이 프로세싱되며, 여기서, x는 1 이상의 정수 값이다. 예시적인 실시예에서, 가스 분배 조립체(220)는 가스 커튼들에 의해 분리된 8개의 프로세스 구역들을 포함하고, 서셉터 조립체(240)는 6개의 웨이퍼들을 홀딩할 수 있다.
[0037] 도 4에 도시된 프로세싱 챔버(200)는 단지, 하나의 가능한 구성을 표현할 뿐이며, 본 개시내용의 범위를 제한하는 것으로 취해지지 않아야 한다. 여기서, 프로세싱 챔버(200)는 복수의 가스 분배 조립체들(220)을 포함한다. 도시된 실시예에서, 프로세싱 챔버(200) 주위에 균등하게 이격된 4개의 가스 분배 조립체들(220)(또한, 인젝터 조립체들이라고 호칭됨)이 존재한다. 도시된 프로세싱 챔버(200)가 팔각형이지만, 이는 하나의 가능한 형상일 뿐이며, 본 개시내용의 범위를 제한하는 것으로 취해지지 않아야 한다는 것을 당업자는 이해할 것이다. 도시된 가스 분배 조립체들(220)이 사다리꼴이지만, 단일 원형 컴포넌트일 수 있거나, 또는 도 3에 도시된 바와 같이, 복수의 파이-형상 세그먼트들로 구성될 수 있다.
[0038] 도 4에 도시된 실시예는 로드 락 챔버(280)(팩토리 인터페이스라고 또한 지칭됨), 또는 버퍼 스테이션과 같은 보조 챔버를 포함한다. 로드 락 챔버(280)는, 예컨대, 기판들(기판들(60)이라고 또한 지칭됨)이 챔버(200)에서 로딩/언로딩될 수 있게 하도록 프로세싱 챔버(200)의 측면에 연결된다. 웨이퍼 로봇이 서셉터 상으로 기판을 이동시키기 위해 로드 락 챔버(280)에 포지셔닝될 수 있다.
[0039] 캐러셀(예컨대, 서셉터 조립체(240))의 회전은 연속적일 수 있거나 또는 단속적(불연속적)일 수 있다. 연속적인 프로세싱에서, 웨이퍼들은 지속적으로 회전하고, 그에 따라, 웨이퍼들이 차례로 인젝터들 각각에 노출된다. 불연속적인 프로세싱에서, 웨이퍼들은 인젝터 구역으로 이동되어 정지될 수 있고, 그 후, 인젝터들 사이의 구역(84)으로 이동되어 정지될 수 있다. 예컨대, 캐러셀은, 웨이퍼들이 인젝터-간 구역으로부터 인젝터를 가로질러 이동하고(또는, 그 인젝터 근방에서 정지함), 그리고 캐러셀이 다시 멈출 수 있는 그 다음의 인젝터-간 구역으로 이동하도록, 회전할 수 있다. 인젝터들 사이에서 멈추는 것은 각각의 층 증착 사이의 부가적인 프로세싱 단계들(예컨대, 플라즈마에 대한 노출)을 위한 시간을 제공할 수 있다.
[0040] 도 5는, 인젝터 유닛(222)이라고 지칭될 수 있는, 가스 분배 조립체(220)의 섹터 또는 부분을 도시한다. 인젝터 유닛들(222)은 개별적으로 사용될 수 있거나 또는 다른 인젝터 유닛들과 조합하여 사용될 수 있다. 예컨대, 도 6에서 도시된 바와 같이, 도 5의 인젝터 유닛(222) 4개가 단일 가스 분배 조립체(220)를 형성하도록 조합된다(4개의 인젝터 유닛들을 분리하는 라인들은 명료성을 위해 도시되지 않음). 도 5의 인젝터 유닛(222)이 퍼지 가스 포트들(255) 및 진공 포트들(245)에 부가하여 제1 반응성 가스 포트(225) 및 제2 가스 포트(235) 둘 모두를 갖지만, 인젝터 유닛(222)이 이들 컴포넌트들 전부를 필요로 하는 것은 아니다.
[0041] 도 5 및 도 6 둘 모두를 참조하면, 하나 이상의 실시예에 따른 가스 분배 조립체(220)는 복수의 섹터들(또는 인젝터 유닛들(222))을 포함할 수 있으며, 각각의 섹터는 동일하거나 또는 상이하다. 가스 분배 조립체(220)는 프로세싱 챔버 내에 포지셔닝되고, 가스 분배 조립체(220)의 전방 표면(221)에 복수의 세장형 가스 포트들(225, 235, 245)을 포함한다. 복수의 세장형 가스 포트들(225, 235, 245, 255)은 가스 분배 조립체(220)의 내측 주변 에지(223)에 인접한 영역으로부터 외측 주변 에지(224)에 인접한 영역을 향하여 연장된다. 도시된 복수의 가스 포트들은 제1 반응성 가스 포트(225), 제2 가스 포트(235), 제1 반응성 가스 포트들 및 제2 반응성 가스 포트들 각각을 둘러싸는 진공 포트(245), 및 퍼지 가스 포트(255)를 포함한다.
[0042] 그러나, 도 5 또는 도 6에 도시된 실시예들을 참조로, 포트들이 적어도 대략 내측 주변 구역으로부터 적어도 대략 외측 주변 구역으로 연장되는 것을 언급하는 경우, 포트들은 내측 구역으로부터 외측 구역으로 단지 반경방향으로만 연장되는 것이 아니라 그 이상의 다른 방향으로 연장될 수 있다. 포트들은 진공 포트(245)가 반응성 가스 포트(225) 및 반응성 가스 포트(235)를 둘러싸는 상태로 접선방향으로 연장될 수 있다. 도 5 및 도 6에 도시된 실시예에서, 웨지 형상 반응성 가스 포트들(225, 235)은 내측 주변 구역 및 외측 주변 구역에 인접한 에지들을 포함하는 모든 에지들이 진공 포트(245)에 의해 둘러싸인다.
[0043] 도 5를 참조하면, 기판이 경로(227)를 따라 이동함에 따라, 기판 표면의 각각의 부분이 다양한 반응성 가스들에 노출된다. 경로(227)를 따르면, 기판은 퍼지 가스 포트(255), 진공 포트(245), 제1 반응성 가스 포트(225), 진공 포트(245), 퍼지 가스 포트(255), 진공 포트(245), 제2 반응성 가스 포트(235), 및 진공 포트(245)에 노출될 것이거나, 또는 이들과 "마주치게(see)"될 것이다. 따라서, 도 5에 도시된 경로(227)의 끝에서, 기판이 제1 반응성 가스 포트(225)로부터의 제1 반응성 가스 및 제2 반응성 가스 포트(235)로부터의 제2 반응성 가스에 노출되어 층이 형성되었다. 도시된 인젝터 유닛(222)은 사분원을 이루지만, 더 클 수 있거나 또는 더 작을 수 있다. 도 6에 도시된 가스 분배 조립체(220)는 연속하여 연결된, 도 4의 인젝터 유닛(222) 4개의 조합인 것으로 고려될 수 있다.
[0044] 도 5의 인젝터 유닛(222)은 반응성 가스들을 분리하는 가스 커튼(250)을 도시한다. "가스 커튼"이라는 용어는 반응성 가스들이 혼합되지 않도록 분리하는 가스 유동들 또는 진공의 임의의 조합을 설명하기 위해 사용된다. 도 5에 도시된 가스 커튼(250)은 제1 반응성 가스 포트(225) 옆의 진공 포트(245)의 부분, 중간의 퍼지 가스 포트(255), 및 제2 가스 포트(235) 옆의 진공 포트(245)의 부분을 포함한다. 가스 유동과 진공의 이러한 조합은 제1 반응성 가스와 제2 반응성 가스의 가스 상 반응들을 방지하거나 또는 최소화하기 위해 사용될 수 있다.
[0045] 도 6를 참조하면, 가스 분배 조립체(220)로부터의 가스 유동들과 진공의 조합은 복수의 프로세스 구역들(350)로의 분리를 형성한다. 프로세스 구역들은, 가스 커튼(250)이 프로세스 구역들(350) 사이에 있는 개별적인 반응성 가스 포트들(225, 235) 주위로 대략적으로 정의된다. 도 6에 도시된 실시예는 8개의 별개의 가스 커튼들(250)이 사이에 있는 8개의 별개의 프로세스 구역들(350)을 구성한다. 프로세싱 챔버는 적어도 2개의 프로세스 구역을 가질 수 있다. 일부 실시예들에서, 적어도 3개, 4개, 5개, 6개, 7개, 8개, 9개, 10개, 11개, 또는 12개의 프로세스 구역들이 존재한다.
[0046] 프로세싱 동안, 기판은 임의의 주어진 시간에서 하나 초과의 프로세스 구역(350)에 노출될 수 있다. 그러나, 상이한 프로세스 구역들에 노출되는 부분들은 2개의 구역들을 분리하는 가스 커튼을 가질 것이다. 예컨대, 제2 가스 포트(235)를 포함하는 프로세스 구역에 기판의 선행 에지가 진입하는 경우, 기판의 중간 부분은 가스 커튼(250) 아래에 있을 것이고, 기판의 후행 에지는 제1 반응성 가스 포트(225)를 포함하는 프로세스 구역에 있을 것이다.
[0047] 팩토리 인터페이스(로드 락 챔버(280))는 프로세싱 챔버(200)에 연결된 것으로 도시된다. 기판(60)은 참조용 프레임(frame of reference)을 제공하기 위해 가스 분배 조립체(220) 위에 중첩된(superimposed) 것으로 도시된다. 기판(60)은 종종, 가스 분배 조립체(220)의 전방 표면(221) 근처에 홀딩되도록 서셉터 조립체 상에 놓일 수 있다. 기판(60)은 팩토리 인터페이스(로드 락 챔버(280))를 통해 프로세싱 챔버(200) 내로 기판 지지부 또는 서셉터 조립체 상으로 로딩된다(도 4 참조). 기판(60)은, 기판이 제1 반응성 가스 포트(225) 근방에 그리고 2개의 가스 커튼들(250a, 250b) 사이에 위치되기 때문에, 프로세스 구역 내에 포지셔닝된 것으로 도시될 수 있다. 경로(227)를 따라 기판(60)을 회전시키는 것은 프로세싱 챔버(200) 주위로 반시계 방향으로 기판을 이동시킬 것이다. 따라서, 기판(60)은, 제1 프로세스 구역(350a)과 제8 프로세스 구역(350h) 사이에 있는 모든 프로세스 구역들을 포함하여 제1 프로세스 구역(350a) 내지 제8 프로세스 구역(350h)에 노출될 것이다.
[0048] 본 개시내용의 일부 실시예들은 복수의 프로세스 구역들(350a 내지 350h)을 갖는 프로세싱 챔버(200)를 포함하는 프로세싱 방법들에 관한 것이며, 각각의 프로세스 구역은 가스 커튼(250)에 의해 인접한 구역으로부터 분리된다. 예컨대, 프로세싱 챔버는 도 6에 도시된다. 프로세싱 챔버 내의 가스 커튼들 및 프로세스 구역들의 수는, 가스 유동들의 어레인지먼트에 따라, 임의의 적합한 수일 수 있다. 도 6에 도시된 실시예는 8개의 가스 커튼들(250) 및 8개의 프로세스 구역들(350a 내지 350h)을 갖는다.
[0049] 다시 도 1을 참조하면, 프로세싱 플랫폼(100)은 중앙 이송 스테이션(110)의 제2 측면(112)에 연결된 사전-세정 챔버(140)를 포함한다. 사전-세정 챔버(140)는, 희석(1%) 플루오르화 수소산을 포함하는 습식 에칭 또는 플라즈마-기반 에칭을 포함하는 건식 에칭 중 하나 이상에 웨이퍼들을 노출시키도록 구성된다. 예컨대, 플라즈마-기반 에칭 프로세스는 암모니아와 HF의 혼합물에 기판 표면을 노출시킬 수 있다.
[0050] 일부 실시예들에서, 프로세싱 플랫폼은 중앙 이송 스테이션(110)의 제3 측면(113)에 연결된 제2 배치 프로세싱 챔버(130)를 더 포함한다. 제2 배치 프로세싱 챔버(130)는 배치 프로세싱 챔버(120)와 유사하게 구성될 수 있거나, 또는 상이한 프로세스를 수행하도록 또는 상이한 수의 기판들을 프로세싱하도록 구성될 수 있다.
[0051] 제2 배치 프로세싱 챔버(130)는 제1 배치 프로세싱 챔버(120)와 동일할 수 있거나 또는 상이할 수 있다. 일부 실시예들에서, 제1 배치 프로세싱 챔버(120) 및 제2 배치 프로세싱 챔버(130)는 동일한 배치 시간 내에 동일한 수의 웨이퍼들에 대해 동일한 프로세스를 수행하도록 구성되고, 그에 따라, x와 y(제2 배치 프로세싱 챔버(130) 내의 웨이퍼들의 수)가 동일하게 되고, 제1 배치 시간과 (제2 배치 프로세싱 챔버(130)의) 제2 배치 시간이 동일하게 된다. 일부 실시예들에서, 제1 배치 프로세싱 챔버(120) 및 제2 배치 프로세싱 챔버(130)는 상이한 수의 웨이퍼들(x와 y가 동일하지 않음), 상이한 배치 시간들, 또는 둘 모두 중 하나 이상을 갖도록 구성된다.
[0052] 도 1에 도시된 실시예에서, 프로세싱 플랫폼(100)은 중앙 이송 스테이션(110)의 제4 측면(114)에 연결된 제2 사전-세정 챔버(150)를 포함한다. 제2 사전-세정 챔버(150)는 사전-세정 챔버(140)와 동일할 수 있거나 또는 상이할 수 있다. 일부 실시예들에서, 제1 및 제2 배치 프로세싱 챔버들(120, 130)은 동일한 배치 시간 내에 동일한 수의 웨이퍼들을 프로세싱하도록 구성되며(x=y), 제1 및 제2 단일 웨이퍼 프로세싱 챔버들(즉, 사전-세정 챔버들(140, 150))은 동일한 시간량 내에 동일한 프로세스를 수행하도록 구성된다(1/x=1/y).
[0053] 프로세싱 플랫폼(100)은 로봇(117)에 연결된 제어기(195)를 포함할 수 있다(연결은 도시되지 않음). 제어기(195)는 로봇(117)의 제1 암(118)을 이용하여 사전-세정 챔버(140)와 제1 배치 프로세싱 챔버(120) 사이에서 웨이퍼들을 이동시키도록 구성될 수 있다. 일부 실시예들에서, 제어기(195)는 또한, 로봇(117)의 제2 암(119)을 이용하여 제2 단일 웨이퍼 프로세싱 챔버(150)와 제2 배치 프로세싱 챔버(130) 사이에서 웨이퍼들을 이동시키도록 구성된다.
[0054] 프로세싱 플랫폼(100)은 또한, 중앙 이송 스테이션(110)의 제5 측면(115)에 연결된 제1 버퍼 스테이션(151), 및/또는 중앙 이송 스테이션(110)의 제6 측면(116)에 연결된 제2 버퍼 스테이션(152)을 포함할 수 있다. 제1 버퍼 스테이션(151) 및 제2 버퍼 스테이션(152)은 동일한 또는 상이한 기능들을 수행할 수 있다. 예컨대, 버퍼 스테이션들은, 프로세싱되고 원래의 카세트로 리턴되는 웨이퍼들의 카세트를 홀딩할 수 있거나, 또는 제1 버퍼 스테이션(151)은, 프로세싱 후에 제2 버퍼 스테이션(152)으로 이동되는 프로세싱되지 않은 웨이퍼들을 홀딩할 수 있다. 일부 실시예들에서, 버퍼 스테이션들 중 하나 이상은 프로세싱하기 전에 그리고/또는 프로세싱한 후에 웨이퍼들을 사전-처리, 예열 또는 세정하도록 구성된다.
[0055] 일부 실시예들에서, 제어기(195)는 로봇(117)의 제1 암(118)을 사용하여 사전-세정 챔버(140)와 제1 배치 프로세싱 챔버(120) 중 하나 이상과 제1 버퍼 스테이션(151) 사이에서 웨이퍼들을 이동시키도록 구성된다. 일부 실시예들에서, 제어기(195)는 로봇(117)의 제2 암(119)을 사용하여 제2 단일 웨이퍼 프로세싱 챔버(150) 또는 제2 배치 프로세싱 챔버(130) 중 하나 이상과 제2 버퍼 스테이션(152) 사이에서 웨이퍼들을 이동시키도록 구성된다.
[0056] 제어기(195)는 프로세싱 플랫폼(100)의 다양한 컴포넌트들에 커플링되어 그 다양한 컴포넌트들의 동작을 제어할 수 있다. 제어기(195)는 전체 프로세싱 플랫폼(100)을 제어하는 단일 제어기일 수 있거나, 또는 프로세싱 플랫폼(100)의 개별 부분들을 제어하는 다수의 제어기들일 수 있다. 예컨대, 프로세싱 플랫폼(100)은, 개별 프로세싱 챔버들, 중앙 이송 스테이션, 팩토리 인터페이스, 및 로봇들 각각에 대해 별개의 제어기들을 포함할 수 있다. 일부 실시예들에서, 제어기(195)는 중앙 프로세싱 유닛(CPU)(196), 메모리(197), 및 지원 회로들(198)을 포함한다. 제어기(195)는 직접적으로, 또는 특정 프로세스 챔버 및/또는 지원 시스템 컴포넌트들과 연관된 컴퓨터들(또는 제어기들)을 통해, 프로세싱 플랫폼(100)을 제어할 수 있다. 제어기(195)는 다양한 챔버들 및 서브-프로세서들을 제어하기 위해 산업 현장에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서 중 하나일 수 있다. 제어기(195)의 메모리(197) 또는 컴퓨터 판독가능 매체는, 쉽게 입수가능한 메모리, 이를테면 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 플로피 디스크, 하드 디스크, 광 저장 매체들(예컨대, 콤팩트 디스크 또는 디지털 비디오 디스크), 플래시 드라이브, 또는 로컬 또는 원격의 임의의 다른 형태의 디지털 저장소 중 하나 이상일 수 있다. 지원 회로들(198)은 통상적인 방식으로 프로세서를 지원하기 위해 CPU(196)에 커플링된다. 이들 회로들은 캐시, 전력 공급부들, 클록 회로들, 입력/출력 회로망, 및 서브시스템들 등을 포함한다. 하나 이상의 프로세스들은, 본원에서 설명되는 방식으로 프로세싱 플랫폼(100) 또는 개별 프로세싱 챔버들의 동작을 제어하도록 실행 또는 인보크(invoke)될 수 있는 소프트웨어 루틴으로서 메모리(198)에 저장될 수 있다. 또한, 소프트웨어 루틴은 CPU(196)에 의해 제어되고 있는 하드웨어로부터 원격으로 위치된 제2 CPU(미도시)에 의해 저장 및/또는 실행될 수 있다. 제어기(195)는, 다양한 구성들을 수행하기 위해 유량들, 가스 밸브들, 가스 소스들, 회전, 이동, 가열, 냉각, 또는 다른 프로세스들을 제어하기 위한 임의의 커맨드들 또는 기능들을 포함할 수 있는 하나 이상의 구성들을 포함할 수 있다.
[0057] 프로세싱 플랫폼(100)은 또한, 프로세싱 챔버들 중 임의의 프로세싱 챔버와 중앙 이송 스테이션(110) 사이에 하나 이상의 슬릿 밸브들(160)을 포함할 수 있다. 도시된 실시예에서, 중앙 이송 스테이션(110)과 프로세싱 챔버들(120, 130, 140, 150) 각각 사이에 슬릿 밸브(160)가 있다. 슬릿 밸브들(160)은 중앙 이송 스테이션(110) 내의 환경으로부터 프로세싱 챔버 내의 환경을 격리시키기 위해 개방 및 폐쇄될 수 있다. 예컨대, 프로세싱 챔버가 프로세싱 동안 플라즈마를 생성할 경우, 스트레이 플라즈마(stray plasma)가 이송 스테이션 내의 로봇을 손상시키는 것을 방지하기 위해, 그 프로세싱 챔버에 대해 슬릿 밸브를 폐쇄하는 것이 유익할 수 있다.
[0058] 일부 실시예들에서, 프로세싱 챔버들은 중앙 이송 스테이션(110)으로부터 쉽게 제거가능하지 않다. 프로세싱 챔버들 중 임의의 프로세싱 챔버에 대해 유지보수가 수행될 수 있게 하기 위해, 프로세싱 챔버들 각각은 프로세싱 챔버들의 측면들에 복수의 접근 도어들(170)을 더 포함할 수 있다. 접근 도어들(170)은, 중앙 이송 스테이션(110)으로부터 프로세싱 챔버를 제거하지 않지 않으면서, 프로세싱 챔버로의 수동적인 접근을 가능하게 한다. 도시된 실시예에서, 각각의 프로세싱 챔버의 각각의 측면은, 이송 스테이션에 연결된 측면을 제외하고, 접근 도어(170)를 갖는다. 너무 많은 접근 도어들(170)의 포함은 채용되는 프로세싱 챔버들의 구성을 복잡하게 할 수 있는데, 이는 챔버들 내의 하드웨어가 도어들을 통해 접근가능하도록 구성될 필요가 있을 것이기 때문이다.
[0059] 일부 실시예들의 프로세싱 플랫폼은 이송 스테이션(110)에 연결된 워터 박스(water box)(180)를 포함한다. 워터 박스(180)는 프로세싱 챔버들 중 임의의 프로세싱 챔버 또는 모든 프로세싱 챔버에 냉각제를 제공하도록 구성될 수 있다. "워터" 박스라고 지칭되지만, 당업자는 임의의 냉각제가 사용될 수 있다는 것을 이해할 것이다.
[0060] 일부 실시예들에서, 프로세싱 플랫폼(100)의 사이즈는 단일 전력 커넥터(190)를 통한 하우스 전력(house power)으로의 연결을 가능하게 한다. 단일 전력 커넥터(190)는 중앙 이송 스테이션(110) 및 프로세싱 챔버들 각각에 전력을 제공하기 위해 프로세싱 플랫폼(100)에 부착된다.
[0061] 프로세싱 플랫폼(100)은 웨이퍼들 또는 웨이퍼들의 카세트들이 플랫폼(100) 내에 로딩될 수 있게 하기 위한 팩토리 인터페이스(102)에 연결될 수 있다. 팩토리 인터페이스(102) 내의 로봇(103)은 버퍼 스테이션들(151, 152) 내외로 웨이퍼들 또는 카세트들을 이동시킬 수 있다. 웨이퍼들 또는 카세트들은 중앙 이송 스테이션(110) 내의 로봇(117)에 의해 플랫폼(100) 내에서 이동될 수 있다. 일부 실시예들에서, 팩토리 인터페이스(102)는 다른 클러스터 툴의 이송 스테이션이다.
[0062] 일부 실시예들에서, 제2 사전-세정 챔버(150)는 플라즈마 프로세싱 챔버이다. 일부 실시예들의 플라즈마 프로세싱 챔버는 헬륨을 포함하는 디커플링 플라즈마에 기판을 노출시킨다. 본 발명자들은 놀랍게도, 디커플링 헬륨 플라즈마가 Si/C/O/N 막의 습식 에칭 레이트를 개선한다는 것을 발견하였다.
[0063] 도 7은 본 개시내용의 하나 이상의 실시예에 따른 대표적인 방법을 도시한다. 기판(710)은 수산기-종결 표면을 갖는 제1 기판 표면(712)을 갖는다. 기판(710)은 또한, 수소-종결 표면을 갖는 제2 기판 표면(714)을 갖는다. 일부 실시예들에서, 도 7에 도시된 바와 같이, 제2 표면(714)은 제2 표면(714) 상에 형성된 약간의 자연 산화물을 갖는다. 도 7에 의해 예시된 실시예가 기판 표면에 대한 단순한 단일 결합들을 도시하지만, 당업자는 이것이 단지 예시적인 목적들을 위한 것일 뿐임을 이해할 것이고, 그리고 표면 원자 결합이 예시된 것처럼 단순하지 않음을 이해할 것이다. 예컨대, 산화물 표면은 하나 초과의 실리콘 원자에 결합된 가교 산소 원자일 수 있으며, 벌크 조성 및 표면의 화학량론(stoichiometry)이 반드시 일-대-일일 필요는 없다.
[0064] 제1 표면(712) 및 제2 표면(714)은 선택적 증착을 위한 임의의 적합한 표면들일 수 있다. 일부 실시예들에서, 제1 표면은 -OH 말단 기들을 갖는 유전체 표면을 포함하며, 제2 표면은 자연 산화물이 있거나 또는 없는 Si-H 기들을 갖는 실리콘 표면을 포함한다. 일부 실시예들에서, 제1 표면은 -OH 말단 기들을 갖는 유전체 표면을 포함하며, 제2 표면은 자연 산화물이 있거나 또는 없는 금속 표면을 포함한다. 일부 실시예들에서, 제1 표면은 -OH 말단 기들을 갖는 금속 산화물 표면을 포함하며, 제2 표면은 자연 산화물이 있거나 또는 없는 Si-H 기들을 갖는 실리콘 표면을 포함한다. 일부 실시예들에서, 제1 표면은 -OH 말단 기들을 갖는 금속 산화물 표면을 포함하며, 제2 표면은 자연 산화물이 없는 깨끗한 금속 표면을 포함한다.
[0065] 제2 표면(714) 상에 자연 산화물이 존재하는 경우, 자연 산화물의 제거는 더 효과적인 선택적 증착 프로세스를 가능하게 할 수 있다. 기판(710)을 에칭 프로세스에 노출시키는 것은 제2 표면(714)으로부터 자연 산화물을 제거할 수 있다. 에칭 프로세스는 습식 에칭 프로세스(예컨대, 희석 HF(1%)에 대한 노출) 또는 건식 에칭 프로세스(예컨대, 플라즈마에 대한 노출)일 수 있다. 일부 실시예들에서, 에칭 프로세스는 플라즈마-기반 프로세스이다. 일부 실시예들에서, 플라즈마-기반 에칭 프로세스는 플루오르화 수소산 및 암모니아의 플라즈마에 기판을 노출시키는 것을 포함한다.
[0066] 일부 실시예들에서, 제2 표면(714)으로부터 자연 산화물을 제거하는 것은 실질적으로 수소 종결들만을 갖는 표면을 제공한다. 이러한 방식으로 사용되는 바와 같이, "실질적으로 수소 종결들만"이라는 용어는 표면적의 약 98% 이상에 대해 표면 종결들이 수소인 것을 의미한다. 일부 실시예들에서, 제2 표면(714)으로부터 자연 산화물을 제거하는 것은 실질적으로 산소 종결들을 갖지 않는 표면을 제공한다. 이러한 방식으로 사용되는 바와 같이, "실질적으로 산소 종결들을 갖지 않는"이라는 용어는 표면적의 약 2 % 미만에 대해 표면 종결들이 산소 원자들을 포함하는 것을 의미한다.
[0067] 하나 이상의 실시예들에서, 제2 표면(714)으로부터 자연 산화물들을 제거하는 데 사용되는 프로세스는 또한, 제1 표면(712)을 산화시켜서, 실질적으로 수소 종결들을 갖지 않는 표면을 제공한다. 이러한 방식으로 사용되는 바와 같이, "실질적으로 수소 종결들을 갖지 않는"이라는 용어는 표면적의 약 2 % 이하에 대해, 언급된 표면의 표면 종결들이 수소인 것을 의미한다. 일부 실시예들에서, 제1 표면(712)은 실질적으로 수산기 종결들만을 포함한다. 이러한 방식으로 사용되는 바와 같이, "실질적으로 수산기 종결들만"이라는 용어는 표면적의 약 98% 이상에 대해, 대상 표면에 대한 표면 종결들이 수산기들인 것을 의미한다.
[0068] 제1 표면(712) 및 제2 표면(714)을 포함하는 기판(710)은, 차단 층(713)을 형성하기 위해, 수산기-종결 표면과 반응하도록, 부동태화제에 노출될 수 있다. 일부 실시예들의 부동태화제는 알킬실란을 포함한다. 일부 실시예들에서, 알킬실란은 일반식 SiR4를 가지며, 여기서, 각각의 R은 독립적으로, C1-C6 알킬, 치환 또는 비치환 아민, 치환 또는 비치환 사이클릭 아민이다.
[0069] 일부 실시예들에서, 알킬실란은 실질적으로 Si-H 결합들을 포함하지 않는다. 이러한 방식으로 사용되는 바와 같이, "실질적으로 Si-H 결합들을 포함하지 않는"이라는 용어는, 실리콘 결합들의 총 수에 기초하여, 부동태화제가 약 1% 미만의 Si-H 결합들을 포함하는 것을 의미한다. 일부 실시예들의 부동태화제는 제1 표면(712) 상에 표면 종결 -OSiRx을 형성하여 -OH 종결들을 대체한다. 일부 실시예들에서, 부동태화제는, 1-(트리메틸실릴)피롤리딘 또는 비스(디메틸아미노)디메틸실란 중 하나 이상을 포함한다.
[0070] 일부 실시예들에서, 알킬실란은, 4개 내지 10개의 범위의 원자들을 갖는 링을 갖는, 적어도 하나의 치환 또는 비치환 사이클릭 아민을 포함한다. 일부 실시예들에서, 알킬실란은 하나의 질소 원자를 갖는 사이클릭 아민을 포함한다. 일부 실시예들에서, 사이클릭 아민은 1개 이하의 질소 원자 및 1개 이상의 질소 원자를 갖는다. 하나 이상의 실시예들에서, 사이클릭 아민은 피롤리딘을 포함하며, 여기서, 피롤리딘의 질소 원자는 알킬실란의 실리콘 원자에 결합된다. 일부 실시예들에서, 알킬실란은 1-(트리메틸실릴)피롤리딘을 포함한다. 하나 이상의 실시예들에서, 알킬실란은 1-(트리메틸실릴)피롤리딘을 주성분으로(essentially) 구성된다. 이러한 방식으로 사용되는 바와 같이, "주성분으로 구성되는"이라는 용어는 알킬실란이, 분자 기초로, 약 98% 이상 1-(트리메틸실릴)피롤리딘인 것을 의미한다.
[0071] 기판은 임의의 적합한 온도 및 압력으로 부동태화제에 노출될 수 있다. 일부 실시예들에서, 기판은, 약 50 ℃ 내지 약 500 ℃의 범위, 또는 약 100 ℃ 내지 약 400 ℃의 범위의 온도로 부동태화제에 노출된다. 일부 실시예들에서, 기판은, 약 30 Torr 내지 약 120 Torr의 범위, 또는 약 40 Torr 내지 약 100 Torr의 범위, 또는 약 50 Torr 내지 약 90 Torr의 범위의 압력으로 부동태화제에 노출된다. 하나 이상의 실시예들에서, 기판은 플라즈마 없이 열 프로세스에서 부동태화제에 노출된다.
[0072] 차단 층(713)을 형성한 후에, 제1 표면(712)에 비해 선택적으로 제2 표면(714) 상에 막(715)을 증착하기 위해, 하나 이상의 증착 가스들에 기판(710)이 노출된다. 이와 관련하여 사용되는 바와 같이, "비해 선택적으로"라는 용어는 막이 제1 표면 상에 형성될 수 있는 양보다 더 많은 양으로 막이 제2 표면 상에 형성되는 것을 의미한다. 예컨대, 막(715)은 제1 표면 상에 막이 형성되는 것보다 20배, 30배, 40배, 또는 50배 이상 더 두껍게 제2 표면 상에 형성될 수 있다.
[0073] 막(715)의 형성은 원자 층 증착을 포함하는(그러나 이에 제한되지는 않음) 임의의 적합한 기법에 의해 발생할 수 있다. 일부 실시예들에서, 막(715)은 도 2 내지 도 6에서 도시된 바와 같은 배치 프로세싱 챔버에서 형성된다. 예컨대, 막(715)은 실리콘 전구체 및 반응물에 대한 순차적인 노출에 의해 형성될 수 있다. 일부 실시예들의 막(715)은, SiN, SiO, SiON, SiC, SiCO, SiCN, 또는 SiCON 중 하나 이상을 포함한다. 일부 실시예들에서, 막(715)은, 산소, 탄소 또는 질소 원자들 중 하나 이상과 실리콘을 포함한다. 일부 실시예들에서, 막(715)은 원자 기초로 최대 약 2 퍼센트의 양으로 B, As, 또는 P 중 하나 이상으로 도핑된다.
[0074] 일부 실시예들에서, 실리콘 전구체는 실리콘 할로겐화물을 포함하며, 반응물은 암모니아를 포함한다. 일부 실시예들에서, 실리콘 전구체는, 할로겐 원자들을 갖거나 또는 갖지 않는 유기 실리콘 화합물을 포함한다. 일부 실시예들에서, 반응물은 질소 기여 종, 산소 기여 종, 및/또는 탄소 기여 종을 포함한다. 일부 실시예들에서, 실리콘 전구체는 질소, 산소, 또는 탄소 중 하나 이상을 막(715)에 기여한다.
[0075] 배치 프로세싱 챔버에서, 기판은 프로세싱 챔버의 교번하는 프로세스 구역들에서 실리콘 전구체 및 반응물에 노출될 수 있다. 도 6을 참조하면, 예컨대, 프로세스 구역들(350a, 350c, 350e, 350g)은 실리콘 전구체에 기판 표면을 노출시킬 수 있고, 프로세스 구역들(350b, 350d, 350f, 350h)은 반응물에 기판 표면을 노출시킬 수 있으며, 그에 따라, 프로세싱 챔버 주위를 따르는 기판의 각각의 회전은 실리콘 전구체/반응물의 4회의 사이클들에 기판 표면을 노출시킨다.
[0076] 기판은 임의의 적합한 프로세스 챔버에서 부동태화제에 노출될 수 있다. 일부 실시예들에서, 기판은 사전-세정 챔버에서 부동태화제에 노출된다. 일부 실시예들에서, 기판은 별개의 부동태화 챔버에서 부동태화제에 노출된다. 일부 실시예들에서, 기판은 배치 프로세싱 챔버에서 부동태화제에 노출된다. 예컨대, 배치 프로세싱 챔버의 프로세스 구역들은, 프로세스 구역들로 유동하는 반응성 가스가 부동태화제로 대체되도록, 변경될 수 있다. 차단 층을 형성한 후에, 프로세스 구역들로의 부동태화제의 유동은 실리콘 전구체 및 반응물로 대체될 수 있다.
[0077] 막 두께는 미리 결정된 양까지 증착될 수 있다. 어느 정도의 시간 후에, 막(715)은, 차단 층(713)이 존재함에도 불구하고, 제1 표면(712) 상에 증착되기 시작할 수 있다. 임의의 특정 동작 이론에 의해 구속되는 것은 아니지만, 증착 반응물들에 대한 반복 노출들에 의해 차단 층(713)이 제거될 수 있는 것으로 여겨진다. 막(715)의 두께를 증가시키고 선택성을 유지하기 위해, 차단 층(713)이 주기적으로 보충될 수 있다. 일부 실시예들에서, 막(715)을 증착하기 위한, 20, 30, 40, 50, 60, 70, 80, 90, 또는 100회 이하의 원자 층 증착 사이클들 후에, 기판이 부동태화제에 노출된다. 일부 실시예들에서, 기판은, 약 30 Å 내지 약 100 Å의 범위의 두께까지 막(715)을 형성한 후에, 또는 최대 약 20 Å, 30 Å, 40 Å, 50 Å, 60 Å, 또는 70 Å의 두께까지 막(715)을 형성한 후에, 부동태화제에 노출된다.
[0078] 차단 층(713)의 재생성은 임의의 적합한 프로세스에 의해 이루어질 수 있다. 예컨대, 기판의 표면은, 약 1 Torr 내지 약 30 Torr의 범위의 압력으로, 약 10분 내지 약 60분의 범위의 시간 동안, 비활성 가스(예컨대, N2 또는 He)로 퍼징될 수 있다. 표면을 퍼징한 후에, 차단 층(713)을 재생성하기 위해, 기판이 다시 부동태화제에 노출될 수 있다. 일부 실시예들에서, 표면은 약 15분 내지 약 50분의 범위의 시간, 또는 약 20분 내지 약 40분의 범위의 시간 동안 퍼징된다. 일부 실시예들에서, 표면은 약 10 Torr 내지 약 25 Torr의 범위, 또는 약 15 Torr 내지 약 20 Torr의 범위의 압력으로 퍼징된다.
[0079] 일부 실시예들에서, 차단 층(713)은, 먼저 기판의 전체 표면을 에칭한 후에, 부동태화제에 노출시킴으로써 재생성된다. 에칭 프로세스는 표면을 사전-세정하는 데 사용된 프로세스와 동일한 프로세스일 수 있거나, 또는 상이한 에칭 프로세스일 수 있다.
[0080] 막(715)은 임의의 적합한 온도에서 형성될 수 있다. 일부 실시예들에서, 막(715)은 약 200 ℃ 내지 약 550 ℃의 범위, 또는 약 300 ℃ 내지 약 500 ℃의 범위, 또는 약 350 ℃ 내지 약 450 ℃의 범위 내의 온도에서 형성된다. 일부 실시예들에서, 막(715)은 플라즈마 노출 없이 열 프로세스에 의해 형성된다. 일부 실시예들에서, 막(715)은 플라즈마 강화 프로세스에 의해 형성된다.
[0081] 증착된 막(715)은 증착-후 프로세싱에 의해 최적화 또는 개선될 수 있는 막 특성들을 가질 수 있다. 예컨대, 증착된 실리콘 질화물 막은 높은 습식 에칭 레이트를 가질 수 있다. 증착-후 프로세스에 막을 노출시키는 것은 증착된 막(715)의 습식 에칭 레이트를 개선하기 위해 사용될 수 있다. 일부 실시예들에서, 증착-후 프로세스는 막의 품질을 개선한다. 일부 실시예들에서, 개선된 막의 품질은, 습식 에칭 레이트, 굴절률, 밀도, 또는 수소 농도 중 하나 이상을 포함한다.
[0082] 일부 실시예들의 증착-후 프로세스는 디커플링 플라즈마에 기판 표면을 노출시키는 것을 포함한다. 하나 이상의 실시예들의 디커플링 플라즈마는 헬륨을 포함한다. 일부 실시예들에서, 디커플링 플라즈마는 헬륨을 주성분으로 구성된다. 이와 관련하여 사용되는 바와 같이, "헬륨을 주성분으로 구성되는"이라는 용어는 플라즈마가 약 95 원자 퍼센트 이상의 헬륨을 포함하는 것을 의미한다. 일부 실시예들의 처리 압력은 약 1 mTorr 내지 약 1 Torr의 범위이다. 고 종횡비 구조들의 등방성 처리를 위해, 더 낮은 압력들이 사용될 수 있다. 처리 동안의 웨이퍼 온도는 대략 실온 내지 약 500 ℃의 범위일 수 있다.
[0083] 일부 실시예들에서, 프로세싱 플랫폼은 세정 후에 기판 표면을 쉽게 산화시키지 않는 환경을 갖는다. 이와 관련하여 사용되는 바와 같이, "환경"이라는 용어는 적어도 중앙 이송 스테이션(110) 내의 주변 조건들을 지칭한다. 일부 실시예들의 프로세싱 플랫폼의 환경은 또한, 증착 프로세스에서 사용되는 임의의 프로세싱 챔버를 포함한다. 예컨대, 2개의 프로세싱 챔버들이 프로세스에서 사용되는 경우, "환경"은 2개의 프로세싱 챔버들 및 중앙 이송 스테이션을 포함할 수 있다. 일부 실시예들에서, 프로세싱 플랫폼의 환경은 수증기를 포함한다. 수증기는 비활성 가스와 혼합될 수 있거나 또는 순수할 수 있다. 일부 실시예들에서, 수증기는, 약 0.1 중량% 내지 약 90 중량%의 범위의 양으로, 비활성 가스에 존재한다. 일부 실시예들에서, 수증기는, 약 1 중량% 내지 약 80 중량%의 범위, 또는 약 2 중량% 내지 약 70 중량%의 범위, 또는 약 3 중량% 내지 약 60 중량%의 범위, 또는 약 4 중량% 내지 약 50 중량%의 범위, 또는 약 5 중량% 내지 약 40 중량%의 범위, 또는 약 10 중량% 내지 약 20 중량%의 범위의 양으로 존재한다. 일부 실시예들에서, 환경은, 약 0.1% 이상, 0.5%, 1%, 2%, 3%, 4%, 5%, 6%, 7%, 8%, 9%, 10%, 12%, 14%, 16%, 18%, 또는 20%의 양의 수증기를 갖는, 질소, 수소, 헬륨, 아르곤, 크립톤, 네온, 또는 크세논 중 하나 이상을 포함한다.
[0084] 하나 이상의 실시예들에 따르면, 기판은 층을 형성하기 전에 그리고/또는 층을 형성한 후에 프로세싱된다. 이러한 프로세싱은 동일한 챔버에서, 또는 하나 이상의 별개의 프로세싱 챔버들에서 수행될 수 있다. 일부 실시예들에서, 기판은 추가적인 프로세싱을 위해 제1 챔버로부터 별개의 제2 챔버로 이동된다. 기판은 제1 챔버로부터 별개의 프로세싱 챔버로 직접적으로 이동될 수 있거나, 또는 기판은 제1 챔버로부터 하나 이상의 이송 챔버들로 이동된 후에 별개의 프로세싱 챔버로 이동될 수 있다. 따라서, 프로세싱 장치는 이송 스테이션과 연통하는 다수의 챔버들을 포함할 수 있다. 이러한 종류의 장치는 "클러스터 툴" 또는 "클러스터링된 시스템" 등이라고 지칭될 수 있다.
[0085] 일반적으로, 클러스터 툴은, 기판 중심-발견 및 배향, 탈기, 어닐링, 증착, 및/또는 에칭을 포함하는 다양한 기능들을 수행하는 다수의 챔버들을 포함하는 모듈식 시스템이다. 하나 이상의 실시예들에 따르면, 클러스터 툴은 적어도 제1 챔버 및 중앙 이송 챔버를 포함한다. 중앙 이송 챔버는, 프로세싱 챔버들과 로드 락 챔버들 사이에서 그리고 간에서 기판들을 셔틀링(shuttle)할 수 있는 로봇을 하우징할 수 있다. 이송 챔버는 전형적으로, 진공 조건에서 유지되고, 하나의 챔버로부터 다른 챔버로, 그리고/또는 클러스터 툴의 전단부에 포지셔닝된 로드 락 챔버로 기판들을 셔틀링하기 위한 중간 스테이지를 제공한다. 본 개시내용에 대해 적응될 수 있는 2개의 잘-알려진 클러스터 툴들은 Centura® 및 Endura®이며, 이들 양자 모두는 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능하다. 그러나, 챔버들의 정확한 어레인지먼트 및 조합은 본원에서 설명되는 바와 같은 프로세스의 특정 단계들을 수행하는 목적들을 위해 변경될 수 있다. 사용될 수 있는 다른 프로세싱 챔버들은, 순환 층 증착(CLD), 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 에칭, 사전-세정, 화학 세정, 열 처리, 이를테면 RTP, 플라즈마 질화, 탈기, 배향, 수산화, 및 다른 기판 프로세스들을 포함한다(그러나 이에 제한되지는 않음). 클러스터 툴 상의 챔버에서 프로세스들을 수행함으로써, 후속 막을 증착하기 전의 산화 없이도, 대기 불순물들에 의한 기판의 표면 오염이 방지될 수 있다.
[0086] 하나 이상의 실시예들에 따르면, 기판은 계속 진공 또는 "로드 락" 조건들 하에 있고, 하나의 챔버로부터 다음 챔버로 이동될 때 주변 공기에 노출되지 않는다. 그에 따라, 이송 챔버들은 진공 하에 있고, 진공 압력 하에서 "펌프 다운(pump down)"된다. 비활성 가스들이 프로세싱 챔버들 또는 이송 챔버들에 존재할 수 있다. 일부 실시예들에서, 비활성 가스는 반응물들 중 일부 또는 전부를 제거하기 위해 퍼지 가스로서 사용된다. 하나 이상의 실시예들에 따르면, 퍼지 가스는, 반응물들이 증착 챔버로부터 이송 챔버로 그리고/또는 부가적인 프로세싱 챔버로 이동하는 것을 방지하기 위해, 증착 챔버의 출구에서 주입된다. 따라서, 비활성 가스의 유동은 챔버의 출구에서 커튼을 형성한다.
[0087] 기판은, 단일 기판이 로딩되고, 프로세싱되고, 다른 기판이 프로세싱되기 전에 언로딩되는 단일 기판 증착 챔버들에서 프로세싱될 수 있다. 기판은 또한, 컨베이어 시스템과 유사하게 연속적인 방식으로 프로세싱될 수 있고, 여기서, 다수의 기판이 챔버의 제1 부분 내로 개별적으로 로딩되고, 챔버를 통해 이동하고, 챔버의 제2 부분으로부터 언로딩된다. 챔버 및 연관된 컨베이어 시스템의 형상은 직진 경로 또는 휘어진 경로를 형성할 수 있다. 부가적으로, 프로세싱 챔버는, 다수의 기판들이 중심 축을 중심으로 이동되고, 캐러셀 경로의 전체에 걸쳐 증착, 에칭, 어닐링, 세정 등의 프로세스들에 노출되는 캐러셀일 수 있다.
[0088] 프로세싱 동안, 기판은 가열 또는 냉각될 수 있다. 그러한 가열 또는 냉각은, 기판 지지부의 온도를 변화시키는 것 및 가열된 또는 냉각된 가스들을 기판 표면으로 유동시키는 것을 포함하는(그러나 이에 제한되지는 않는) 임의의 적합한 수단에 의해 달성될 수 있다. 일부 실시예들에서, 기판 지지부는, 기판 온도를 전도에 의해 변화시키도록 제어될 수 있는 가열기/냉각기를 포함한다. 하나 이상의 실시예들에서, 채용되고 있는 가스들(반응성 가스들 또는 비활성 가스들)은 기판 온도를 국부적으로 변화시키도록 가열 또는 냉각된다. 일부 실시예들에서, 기판 온도를 대류에 의해 변화시키기 위해, 챔버 내에서 기판 표면 근처에 가열기/냉각기가 포지셔닝된다.
[0089] 기판은 또한, 프로세싱 동안 고정될 수 있거나 또는 회전될 수 있다. 회전하는 기판은 연속적으로 또는 불연속적인 스텝들로 회전될 수 있다. 예컨대, 기판이 전체 프로세스의 전체에 걸쳐 회전될 수 있거나, 또는 상이한 반응성 또는 퍼지 가스들에 대한 노출들 사이에서 기판이 소량 회전될 수 있다. (연속적으로 또는 스텝들로) 프로세싱 동안 기판을 회전시키는 것은, 예컨대, 가스 유동 기하형상들의 국부적인 변동성의 영향을 최소화함으로써, 더 균일한 증착 또는 에칭을 발생시키는 것을 도울 수 있다.
[0090] 본 명세서의 전체에 걸친 "일 실시예", "특정 실시예들", "하나 이상의 실시예들", 또는 "실시예"에 대한 언급은, 그 실시예에 관하여 설명되는 특정한 피처, 구조, 재료, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서의 전체에 걸친 다양한 위치들에서의 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서", 또는 "실시예에서"와 같은 문구들의 출현들은 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 게다가, 특정 피처들, 구조들, 재료들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.
[0091] 본원의 개시내용이 특정한 실시예들을 참조하여 설명되었지만, 이들 실시예들이 단지, 본 개시내용의 애플리케이션들 및 원리들을 예시할 뿐이라는 것이 이해될 것이다. 본 개시내용의 사상 및 범위로부터 벗어나지 않으면서, 본 개시내용의 방법 및 장치에 대해 다양한 변형들 및 변화들이 이루어질 수 있다는 것이 당업자에게 자명할 것이다. 따라서, 본 개시내용이 첨부된 청구항들 및 이들의 등가물들의 범위 내에 있는 변형들 및 변화들을 포함하도록 의도된다.

Claims (15)

  1. 로봇을 내부에 갖는 중앙 이송 스테이션 ― 상기 중앙 이송 스테이션은 복수의 측면들을 가짐 ―;
    상기 중앙 이송 스테이션의 제1 측면에 연결된 사전-세정 챔버 ― 상기 사전-세정 챔버는 습식 에칭 프로세스 또는 건식 에칭 프로세스 중 하나 이상을 수행하도록 구성됨 ―; 및
    상기 중앙 이송 스테이션의 제2 측면에 연결된 배치(batch) 프로세싱 챔버
    를 포함하며,
    상기 배치 프로세싱 챔버는 가스 커튼(gas curtain)들에 의해 분리된 복수의 프로세스 구역들을 갖고,
    상기 배치 프로세싱 챔버는 서셉터 조립체(susceptor assembly)를 포함하고,
    상기 서셉터 조립체는, 복수의 기판들을 지지하고 그리고 상기 복수의 기판들이 상기 복수의 프로세스 구역들을 통해 이동하도록 중심 축을 중심으로 상기 기판들을 회전시키도록 구성되며,
    적어도 상기 중앙 이송 스테이션은 비활성 가스 내의 약 0.1 중량% 이상의 수증기를 포함하는 환경을 갖는,
    프로세싱 플랫폼.
  2. 제1 항에 있어서,
    상기 중앙 이송 스테이션의 제3 측면에 연결된 플라즈마 챔버를 더 포함하며,
    상기 플라즈마 챔버는 디커플링 플라즈마(decoupled plasma)를 생성하도록 구성되는,
    프로세싱 플랫폼.
  3. 제1 항에 있어서,
    상기 복수의 프로세스 구역들은, 산소 제공 반응물, 질소 제공 반응물 또는 탄소 제공 반응물 중 하나 이상을 포함하는 반응물, 및 실리콘 전구체를 포함하며,
    상기 복수의 프로세스 구역들은 부동태화제(passivation agent)를 포함하는 부동태화 구역을 더 포함하는,
    프로세싱 플랫폼.
  4. 제1 항에 있어서,
    상기 사전-세정 챔버, 상기 배치 프로세싱 챔버, 또는 부동태화 챔버 중 하나 이상은 알킬실란을 포함하는 부동태화제를 전달하도록 구성되는,
    프로세싱 플랫폼.
  5. 제4 항에 있어서,
    상기 알킬실란은 일반식 SiR4를 갖고,
    각각의 R은 독립적으로, C1-C6 알킬, 치환 또는 비치환 아민, 치환 또는 비치환 사이클릭 아민이며,
    상기 알킬실란은 실질적으로 Si-H 결합들을 포함하지 않는,
    프로세싱 플랫폼.
  6. 제5 항에 있어서,
    상기 알킬실란은, 4개 내지 10개의 범위의 원자들을 갖는 링(ring)을 갖는, 적어도 하나의 치환 또는 비치환 사이클릭 아민을 포함하는,
    프로세싱 플랫폼.
  7. 제6 항에 있어서,
    상기 사이클릭 아민은 하나의 질소 원자를 갖는,
    프로세싱 플랫폼.
  8. 제7 항에 있어서,
    상기 사이클릭 아민은 피롤리딘을 포함하며, 상기 피롤리딘의 질소 원자는 상기 알킬실란의 실리콘 원자에 결합되는,
    프로세싱 플랫폼.
  9. 제8 항에 있어서,
    상기 알킬실란은 1-(트리메틸실릴)피롤리딘을 포함하는,
    프로세싱 플랫폼.
  10. 수산기-종결 표면을 포함하는 제1 기판 표면 및 수소-종결 표면을 포함하는 제2 기판 표면을 포함하는 기판을 제공하는 단계;
    상기 제1 기판 표면 상에 차단 층을 형성하기 위해, 수산기-종결 표면과 반응하도록, 부동태화제에 상기 기판을 노출시키는 단계 ― 상기 부동태화제는 알킬실란을 포함함 ―;
    상기 제1 기판 표면에 비해 선택적으로 상기 제2 기판 표면 상에 막을 증착하기 위해, 하나 이상의 증착 가스들에 상기 기판을 노출시키는 단계; 및
    상기 막의 품질을 개선하기 위해, 헬륨 디커플링 플라즈마에 상기 막을 노출시키는 단계
    를 포함하며,
    상기 기판은, 0.1 중량% 이상의 수증기를 갖는 비활성 가스를 갖는 환경을 포함하는 중앙 이송 스테이션을 통해, 적어도 한 번 이동되는,
    막을 증착하는 방법.
  11. 제10 항에 있어서,
    상기 차단 층을 형성하기 전에, 상기 제2 기판 표면으로부터 자연 산화물들을 제거하기 위해, 에칭 프로세스에 상기 제1 기판 표면 및 상기 제2 기판 표면을 노출시키는 단계를 더 포함하며,
    상기 에칭 프로세스는 희석 HF 또는 플라즈마-기반 에칭 중 하나 이상을 포함하는,
    막을 증착하는 방법.
  12. 제11 항에 있어서,
    상기 알킬실란은 일반식 SiR4를 갖고,
    각각의 R은 독립적으로, C1-C6 알킬, 치환 또는 비치환 아민, 치환 또는 비치환 사이클릭 아민이며,
    상기 알킬실란은 실질적으로 Si-H 결합들을 포함하지 않는,
    막을 증착하는 방법.
  13. 제12 항에 있어서,
    상기 알킬실란은, 4개 내지 10개의 범위의 원자들을 갖는 링을 갖는, 적어도 하나의 치환 또는 비치환 사이클릭 아민을 포함하는,
    막을 증착하는 방법.
  14. 제13 항에 있어서,
    상기 사이클릭 아민은 하나의 질소 원자를 갖는,
    막을 증착하는 방법.
  15. 제14 항에 있어서,
    상기 알킬실란은 피롤리딘을 포함하는,
    막을 증착하는 방법.
KR1020197024824A 2017-01-24 2018-01-24 유전체 막들의 선택적 증착을 위한 방법 및 장치 KR102380712B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020227009925A KR102493326B1 (ko) 2017-01-24 2018-01-24 유전체 막들의 선택적 증착을 위한 방법 및 장치

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201762449668P 2017-01-24 2017-01-24
US62/449,668 2017-01-24
PCT/US2018/015018 WO2018140474A1 (en) 2017-01-24 2018-01-24 Method and apparatus for selective deposition of dielectric films

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020227009925A Division KR102493326B1 (ko) 2017-01-24 2018-01-24 유전체 막들의 선택적 증착을 위한 방법 및 장치

Publications (2)

Publication Number Publication Date
KR20190101508A true KR20190101508A (ko) 2019-08-30
KR102380712B1 KR102380712B1 (ko) 2022-03-29

Family

ID=62907076

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020227009925A KR102493326B1 (ko) 2017-01-24 2018-01-24 유전체 막들의 선택적 증착을 위한 방법 및 장치
KR1020197024824A KR102380712B1 (ko) 2017-01-24 2018-01-24 유전체 막들의 선택적 증착을 위한 방법 및 장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020227009925A KR102493326B1 (ko) 2017-01-24 2018-01-24 유전체 막들의 선택적 증착을 위한 방법 및 장치

Country Status (6)

Country Link
US (2) US20180211833A1 (ko)
JP (1) JP6992089B2 (ko)
KR (2) KR102493326B1 (ko)
CN (1) CN110226214B (ko)
TW (1) TWI700750B (ko)
WO (1) WO2018140474A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210084302A (ko) * 2019-12-27 2021-07-07 가부시키가이샤 코쿠사이 엘렉트릭 반도체 장치의 제조 방법, 기판 처리 장치, 및 프로그램
CN113314393A (zh) * 2020-02-27 2021-08-27 株式会社国际电气 半导体器件的制造方法、衬底处理装置及记录介质

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111326403A (zh) * 2018-12-13 2020-06-23 夏泰鑫半导体(青岛)有限公司 晶圆预处理方法及半导体设备
JP6860605B2 (ja) * 2019-03-18 2021-04-14 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
WO2020223326A1 (en) * 2019-04-30 2020-11-05 Mattson Technology, Inc. Selective deposition using methylation treatment
FI129628B (en) * 2019-09-25 2022-05-31 Beneq Oy Method and apparatus for processing a substrate surface
EP3822389A1 (en) * 2019-11-13 2021-05-19 Nederlandse Organisatie voor toegepast- natuurwetenschappelijk Onderzoek TNO Area selective atomic layer depostion method and tool
US11359281B2 (en) * 2020-01-26 2022-06-14 Applied Materials, Inc. Selective deposition of SiCON by plasma ALD
JP7254044B2 (ja) * 2020-03-25 2023-04-07 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム
TW202204658A (zh) * 2020-03-30 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 在兩不同表面上同時選擇性沉積兩不同材料
TW202140833A (zh) 2020-03-30 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 相對於金屬表面在介電表面上之氧化矽的選擇性沉積
JP7339975B2 (ja) 2021-03-18 2023-09-06 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、基板処理装置、及びプログラム
JP7305700B2 (ja) * 2021-04-19 2023-07-10 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム
US11702733B2 (en) 2021-05-07 2023-07-18 Applied Materials, Inc. Methods for depositing blocking layers on conductive surfaces
JP7443312B2 (ja) * 2021-09-29 2024-03-05 株式会社Kokusai Electric 半導体装置の製造方法、基板処理方法、プログラム、及び基板処理装置
US20240183035A1 (en) * 2022-11-22 2024-06-06 Applied Materials, Inc. Area selective deposition through surface silylation

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187341A (ja) * 1997-09-12 1999-03-30 Toshiba Corp 成膜方法及び成膜装置
US6358859B1 (en) * 2000-05-26 2002-03-19 Taiwan Semiconductor Manufacturing Company HBr silicon etching process
KR20060011780A (ko) * 2004-07-29 2006-02-03 가부시끼가이샤 한도따이 센단 테크놀로지스 질화규소막의 제조 방법, 반도체 장치의 제조 방법 및반도체 장치
KR20070089197A (ko) * 2004-11-22 2007-08-30 어플라이드 머티어리얼스, 인코포레이티드 배치 처리 챔버를 사용한 기판 처리 기기
US20090035927A1 (en) * 2007-07-30 2009-02-05 Applied Materials, Inc. Method of forming dielectric layers on a substrate and apparatus therefor
KR20090127838A (ko) * 2008-06-09 2009-12-14 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법 및 기억 매체
KR20150119816A (ko) * 2014-04-16 2015-10-26 에이에스엠 아이피 홀딩 비.브이. 이중 선택적 퇴적
US20150376211A1 (en) * 2015-03-30 2015-12-31 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Si-CONTAINING FILM FORMING PRECURSORS AND METHODS OF USING THE SAME
KR20160130165A (ko) * 2015-05-01 2016-11-10 어플라이드 머티어리얼스, 인코포레이티드 표면 블록 화학작용을 이용한 박막 유전체의 선택적 증착

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3268394B2 (ja) * 1992-03-11 2002-03-25 東京エレクトロン株式会社 処理方法
JPH10173025A (ja) * 1996-12-16 1998-06-26 Kokusai Electric Co Ltd 半導体製造装置のロードロック室
JP3748499B2 (ja) * 1998-09-04 2006-02-22 キヤノン株式会社 半導体基板の作製方法
JP3733265B2 (ja) * 1998-09-04 2006-01-11 キヤノン株式会社 半導体基板の作製方法及び半導体膜の作製方法
US6454860B2 (en) * 1998-10-27 2002-09-24 Applied Materials, Inc. Deposition reactor having vaporizing, mixing and cleaning capabilities
JP2000243992A (ja) 1999-02-22 2000-09-08 Kanegafuchi Chem Ind Co Ltd シリコン系薄膜光電変換装置の製造方法
JP3760663B2 (ja) * 1999-03-31 2006-03-29 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子の製造方法
JP2000349081A (ja) * 1999-06-07 2000-12-15 Sony Corp 酸化膜形成方法
JP4801248B2 (ja) * 2000-10-31 2011-10-26 アプライド マテリアルズ インコーポレイテッド 酸化膜形成方法及び装置
JP3616366B2 (ja) * 2001-10-23 2005-02-02 東京エレクトロン株式会社 基板処理装置および基板処理方法
KR101015063B1 (ko) * 2003-08-27 2011-02-16 주성엔지니어링(주) 복수 기판 홀더 및 이를 장착한 챔버
KR100567530B1 (ko) 2003-12-30 2006-04-03 주식회사 하이닉스반도체 반도체 소자의 산화막 형성 방법
JP4518986B2 (ja) * 2005-03-17 2010-08-04 東京エレクトロン株式会社 大気搬送室、被処理体の処理後搬送方法、プログラム及び記憶媒体
US20070209930A1 (en) * 2006-03-09 2007-09-13 Applied Materials, Inc. Apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
EP2041774A2 (en) * 2006-07-03 2009-04-01 Applied Materials, Inc. Cluster tool for advanced front-end processing
US7655571B2 (en) * 2006-10-26 2010-02-02 Applied Materials, Inc. Integrated method and apparatus for efficient removal of halogen residues from etched substrates
US7846845B2 (en) * 2006-10-26 2010-12-07 Applied Materials, Inc. Integrated method for removal of halogen residues from etched substrates in a processing system
JP4849614B2 (ja) * 2006-11-01 2012-01-11 東京エレクトロン株式会社 基板処理方法及び基板処理システム
US20080254605A1 (en) * 2007-04-16 2008-10-16 Interuniversitair Microelektronica Centrum (Imec) Method of reducing the interfacial oxide thickness
US8293658B2 (en) * 2010-02-17 2012-10-23 Asm America, Inc. Reactive site deactivation against vapor deposition
EP2387063B1 (en) * 2010-05-11 2014-04-30 Applied Materials, Inc. Chamber for physical vapor deposition
JP6254098B2 (ja) * 2012-02-13 2017-12-27 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 基板の選択性酸化のための方法および装置
TW201437421A (zh) * 2013-02-20 2014-10-01 Applied Materials Inc 用於旋轉料架原子層沉積之裝置以及方法
JP6204213B2 (ja) * 2014-01-28 2017-09-27 東京エレクトロン株式会社 基板処理方法及び基板処理装置
US20160064275A1 (en) * 2014-08-27 2016-03-03 Applied Materials, Inc. Selective Deposition With Alcohol Selective Reduction And Protection
JP6411172B2 (ja) * 2014-10-24 2018-10-24 東京エレクトロン株式会社 基板処理方法、基板処理装置および記憶媒体
TWI701357B (zh) 2015-03-17 2020-08-11 美商應用材料股份有限公司 用於膜沉積的脈衝化電漿
US10510566B2 (en) * 2015-07-14 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Cluster tool techniques with improved efficiency
WO2017052905A1 (en) * 2015-09-22 2017-03-30 Applied Materials, Inc. Apparatus and method for selective deposition

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187341A (ja) * 1997-09-12 1999-03-30 Toshiba Corp 成膜方法及び成膜装置
US6358859B1 (en) * 2000-05-26 2002-03-19 Taiwan Semiconductor Manufacturing Company HBr silicon etching process
KR20060011780A (ko) * 2004-07-29 2006-02-03 가부시끼가이샤 한도따이 센단 테크놀로지스 질화규소막의 제조 방법, 반도체 장치의 제조 방법 및반도체 장치
KR20070089197A (ko) * 2004-11-22 2007-08-30 어플라이드 머티어리얼스, 인코포레이티드 배치 처리 챔버를 사용한 기판 처리 기기
US20090035927A1 (en) * 2007-07-30 2009-02-05 Applied Materials, Inc. Method of forming dielectric layers on a substrate and apparatus therefor
KR20090127838A (ko) * 2008-06-09 2009-12-14 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법 및 기억 매체
KR20150119816A (ko) * 2014-04-16 2015-10-26 에이에스엠 아이피 홀딩 비.브이. 이중 선택적 퇴적
US20150376211A1 (en) * 2015-03-30 2015-12-31 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Si-CONTAINING FILM FORMING PRECURSORS AND METHODS OF USING THE SAME
KR20160130165A (ko) * 2015-05-01 2016-11-10 어플라이드 머티어리얼스, 인코포레이티드 표면 블록 화학작용을 이용한 박막 유전체의 선택적 증착

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210084302A (ko) * 2019-12-27 2021-07-07 가부시키가이샤 코쿠사이 엘렉트릭 반도체 장치의 제조 방법, 기판 처리 장치, 및 프로그램
US11848203B2 (en) 2019-12-27 2023-12-19 Kokusai Electric Corporation Methods of processing substrate and manufacturing semiconductor device by forming film, substrate processing apparatus, and recording medium
CN113314393A (zh) * 2020-02-27 2021-08-27 株式会社国际电气 半导体器件的制造方法、衬底处理装置及记录介质
KR20210109465A (ko) * 2020-02-27 2021-09-06 가부시키가이샤 코쿠사이 엘렉트릭 반도체 장치의 제조 방법, 기판 처리 장치, 및 프로그램
US11923193B2 (en) 2020-02-27 2024-03-05 Kokusai Electric Corporation Method of manufacturing semiconductor device, substrate processing apparatus, and recording medium

Also Published As

Publication number Publication date
JP6992089B2 (ja) 2022-01-13
TW201836023A (zh) 2018-10-01
CN110226214A (zh) 2019-09-10
JP2020515082A (ja) 2020-05-21
TWI700750B (zh) 2020-08-01
KR102493326B1 (ko) 2023-01-27
WO2018140474A1 (en) 2018-08-02
KR102380712B1 (ko) 2022-03-29
KR20220042495A (ko) 2022-04-05
CN110226214B (zh) 2023-11-03
US20210043448A1 (en) 2021-02-11
US20180211833A1 (en) 2018-07-26

Similar Documents

Publication Publication Date Title
KR102380712B1 (ko) 유전체 막들의 선택적 증착을 위한 방법 및 장치
JP7125343B2 (ja) 表面毒化処理によるボトムアップ式間隙充填
TWI715572B (zh) 用於沉積低ｋ及低濕式蝕刻率介電薄膜的方法
KR102312827B1 (ko) 저-k 막들의 증착을 위한 방법들 및 장치
US10957532B2 (en) Method and apparatus for deposition of low-k films
US20180155834A1 (en) Integrated Atomic Layer Deposition Tool
KR20190041024A (ko) 선택적인 증착을 위한 선택비 개선을 위한 인-시튜 사전-세정
JP7297932B2 (ja) 材料構造を向上させる処理
JP7144532B2 (ja) 選択的エッチングプロセスの選択性を高める方法
KR102307233B1 (ko) 금속 산화물 후처리를 위한 방법들
EP4302320A1 (en) Treatments to improve device performance
US20210193468A1 (en) Treatments To Improve Device Performance
US20230369031A1 (en) Integrated method and tool for high quality selective silicon nitride deposition

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant