KR20190045072A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20190045072A
KR20190045072A KR1020180125053A KR20180125053A KR20190045072A KR 20190045072 A KR20190045072 A KR 20190045072A KR 1020180125053 A KR1020180125053 A KR 1020180125053A KR 20180125053 A KR20180125053 A KR 20180125053A KR 20190045072 A KR20190045072 A KR 20190045072A
Authority
KR
South Korea
Prior art keywords
film
polymer
concave portion
substrate
sacrificial film
Prior art date
Application number
KR1020180125053A
Other languages
English (en)
Other versions
KR102435732B1 (ko
Inventor
다츠야 야마구치
레이지 니이노
마코토 후지카와
요시히로 히로타
롱 양
도모나리 야마모토
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20190045072A publication Critical patent/KR20190045072A/ko
Application granted granted Critical
Publication of KR102435732B1 publication Critical patent/KR102435732B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0227—Pretreatment of the material to be coated by cleaning or etching
    • C23C16/0245—Pretreatment of the material to be coated by cleaning or etching by etching with a plasma
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/458—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for supporting substrates in the reaction chamber
    • C23C16/4582—Rigid and flat substrates, e.g. plates or discs
    • C23C16/4583—Rigid and flat substrates, e.g. plates or discs the substrate being supported substantially horizontally
    • C23C16/4584—Rigid and flat substrates, e.g. plates or discs the substrate being supported substantially horizontally the substrate being rotated
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/48—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating by irradiation, e.g. photolysis, radiolysis, particle radiation
    • C23C16/481—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating by irradiation, e.g. photolysis, radiolysis, particle radiation by radiant heating of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/6715—Apparatus for applying a liquid, a resin, an ink or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76859—After-treatment introducing at least one additional element into the layer by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864—Thermal treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)
  • Physical Vapour Deposition (AREA)
  • Chemical Vapour Deposition (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은, 반도체 제조 장치에 형성되어 있는 개구를 통해서 에천트가 진입하는 것에 수반하는 대미지의 발생을 억제하면서, 희생막을 제거하는 것이 가능한 반도체 장치의 제조 방법을 제공한다. 반도체 장치를 제조하는 방법에 있어서, 패터닝된 희생막(23)의 개구를 포함하는 오목부(29)가 형성된 기판에 대하여, 요소 결합을 갖는 중합체로 이루어지는 중합체막(6)을 형성하고, 오목부(29) 내에 중합체를 매립한다. 이어서, 매립된 중합체(6a)를 남기고 중합체막(6)을 제거한 후, 오목부(29) 내에 중합체(6a)가 매립된 상태에서 희생막(23)을 제거하고 나서, 오목부(29) 내의 중합체를 제거한다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 희생막을 사용해서 반도체 장치를 제조하는 기술에 관한 것이다.
반도체 장치의 제조 공정에서는, 희생막이라고 불리는 막을 사용하는 경우가 있다. 희생막은, 제조 공정 시에 사용되는데, 도중에 제거되어, 제품인 반도체 장치 중에는 포함되지 않는 막이다. 희생막으로서는, 레지스트 마스크에 대응해서 당해 마스크의 하층측에 형성되는 중간 마스크, 듀얼 다마신에 있어서 트렌치와 비아 홀을 분리하기 위해 사용되는 중간 막 등이 있다. 이들 희생막에는, 그 사용 목적 등을 고려하여 무기 막이나 유기 막 등, 다양한 막 재료로부터 적합한 것이 선택된다.
소정의 제조 공정에서 사용된 희생막은, 플라스마화한 에칭 가스를 사용하는 건식 에칭이나, 에칭액을 사용하는 습식 에칭 등에 의해 제거된다.
한편, 희생막을 사용한 후의 제조 도중의 반도체 장치(이하, 「구조체」라고도 함)의 표면에는, 이미 설명한 트렌치 홀이나 비아 홀 등의 개구가 형성되어 있는 경우도 있다. 이 개구를 통해서 구조체 내에 에칭 가스나 에칭액(이들을 통합해서 「에천트」라고도 함)이 진입하면, 에천트와 접촉한 구조체 내부의 부재가 열화되는 등의 대미지를 받아버릴 우려도 있다.
예를 들어 특허문헌 1에는, 희생막에 상당하는 에칭 마스크를 사용해서 실리콘층에 비아 홀을 형성한 후, 당해 비아 홀 내에 폴리이미드성의 수지, 유기 SOG, 감광성의 레지스트 등의 재료로 이루어지는 보호부를 매립하는 기술이 기재되어 있다.
일본 특허 공개 제2006-120759호 공보: 청구항 1, 단락 0030 내지 0033, 도 1
특허문헌 1에 기재된 기술은, 보호부를 사용함으로써, 에칭 마스크의 제거에 사용되는 불산이나 열 인산 등이 비아 홀내에 진입하는 것을 방지하고 있다.
그러나, 최종적으로는 보호부 자체도 제품인 반도체 장치로부터는 제거되는 것인 바, 당해 보호부를 제거하는 처리에서 구조체의 내부에 대미지를 줘 버릴 우려도 있다.
본 발명은 이러한 사정 하에 이루어진 것이며, 반도체 제조 장치에 형성되어 있는 개구를 통해서 에천트가 진입하는 것에 수반하는 대미지의 발생을 억제하면서, 희생막을 제거하는 것이 가능한 반도체 장치의 제조 방법을 제공한다.
본 발명의 반도체 장치의 제조 방법은, 기판에 대하여 처리를 행하여, 반도체 장치를 제조하는 방법에 있어서,
표면이 희생막에 의해 덮이고, 패터닝된 상기 희생막의 개구에 대응하는 오목부가 형성된 기판에 대하여, 상기 희생막의 상면측으로부터 중합용 원료를 공급하여, 요소 결합을 갖는 중합체로 이루어지는 중합체막을 형성하고, 상기 오목부 내에 상기 중합체를 매립하는 공정과,
상기 오목부 내에 매립된 중합체를 남기고, 상기 희생막의 상면측의 중합체막을 제거하는 공정과,
상기 오목부 내에 중합체가 매립된 상태에서 상기 희생막을 제거하는 공정과,
이어서, 상기 오목부 내의 중합체를 제거하는 공정을 포함한다.
본 발명은, 요소 결합을 갖는 중합체를 오목부 내에 매립한 상태에서, 희생막을 제거한다. 한편, 상기 중합체는 희생막 제거 시와는 상이한 조건 하(예를 들어 가열이나 다른 에천트의 사용)에서 비교적 용이하게 제거하는 것이 가능하므로, 반도체 장치에 대한 대미지의 발생을 억제하면서, 오목부 내에 매립된 중합체의 제거를 행하는 것이 가능하다.
도 1은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 제1 설명도이다.
도 2는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 제2 설명도이다.
도 3은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 제3 설명도이다.
도 4는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 제4 설명도이다.
도 5는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 제5 설명도이다.
도 6은 요소 결합을 갖는 중합체를 공중합에 의한 반응에 의해 생성하는 모습을 도시하는 설명도이다.
도 7은 요소 결합을 갖는 중합체를 생성하기 위한 장치를 나타내는 종단 측면도이다.
도 8은 요소 결합을 갖는 중합체를 생성하기 위한 다른 장치를 나타내는 종단 측면도이다.
도 9는 요소 결합을 갖는 중합체가 올리고머가 되는 반응을 도시하는 설명도이다.
도 10은 2급 아민을 사용해서 요소 결합을 갖는 중합체를 생성하는 모습을 도시하는 설명도이다.
도 11은 요소 결합을 갖는 단량체를 가교시켜, 요소 결합을 갖는 중합체를 생성하는 모습을 도시하는 설명도이다.
도 12는 중합체의 골격 구조의 예를 나타내는 설명도이다.
도 13은 3차원 가교 구조를 형성하는 것이 가능한 아민의 예를 나타내는 설명도이다.
도 14는 폴리요소막이 성막된 웨이퍼를 가열하기 위한 가열 장치를 나타내는 종단 측면도이다.
도 15는 제2 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 제1 설명도이다.
도 16은 제2 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 제2 설명도이다.
도 17은 제2 실시 형태에 따른 중합체막을 형성하는 조작에 관한 설명도이다.
도 18은 제3 실시 형태에 따른 반도체 장치의 제조 방법이 적용되는, 핀형 FET의 제조 도중 단계의 구조체이다.
도 19는 제3 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 제1 설명도이다.
도 20은 제3 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 제2 설명도이다.
도 21은 제3 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 제3 설명도이다.
도 22는 요소 결합을 갖는 중합체를 각종 에칭액으로 처리한 경우의 막 두께의 감소 비율을 도시하는 설명도이다.
본 발명이 적용되는 실시 형태에 대해서, 도면을 참조하면서 설명을 행한다.
<제1 실시 형태>
우선, 본 발명의 반도체 장치의 제조 방법을 반도체 장치의 배선을 형성하는 공정에 적용한 실시 형태에 대해서 설명한다. 상세하게는, 희생막인 하드 마스크(22)를 사용해서 오목부(트렌치(291))를 형성할 때, 폴리요소의 중합체막(폴리요소막(6))을 이용하는 기술에 대해서 도 1 내지 5를 참조하면서 설명한다. 도 1 내지 5는 반도체 장치의 제조 도중의 구조체의 예를 나타내고 있다. 당해 구조체는 기판인 반도체 웨이퍼(이하, 「웨이퍼」라고 함)(W)로 형성된다.
이들 도 1 내지 5를 사용해서 설명하는 제조 공정에서는, 층간 절연막으로서 사용되고, SiOC막(탄소 및 산소 함유 실리콘 산화막)으로 이루어지는 저유전율막(20)에 대하여, SOC(Spin On Carbon)막(23)이나 하드 마스크(22)를 사용해서 듀얼 다마신법에 의해 비아 홀(201)이나 트렌치(291)를 형성한다.
도 1 내지 5는, 하층측의 회로 부분에 상층측의 회로 부분을 형성하는 모습을 단계적으로 도시하는 설명도이며, 11은 하층측의 예를 들어 층간 절연막, 12는 층간 절연막(11)에 매립된 배선 재료, 13은 에칭 시의 스토퍼의 기능을 갖는 에칭 스토퍼막이다. 에칭 스토퍼막(13)은, 예를 들어 SiC(탄화규소)나 SiCN(탄화질화규소) 등에 의해 형성되어 있다.
에칭 스토퍼막(13) 상에는, 층간 절연막인 저유전율막(20)이 형성되어 있다. 저유전율막(20)으로서는, 이 예에서는 SiOC막이 사용되고, SiOC막은 예를 들어 DEMS(Diethoxymethylsilane)를 플라스마화해서 CVD(Chemical Vapor Deposition)법에 의해 성막된다. 따라서, 저유전율막(20)은 주성분으로서, 실리콘, 탄소 및 산소를 포함하고 있다. 또한, 저유전율막(20)의 표면에는, 보호막으로서 산화막(14)이 성막되어 있다. 또한 하층측의 층간 절연막(11)에 대해서도 예를 들어 SiOC막이 사용된다.
본 실시 형태에서는, 웨이퍼(W)의 표면에서 도 1의 (a)에 도시하는 바와 같이 하층측의 회로 부분이 형성되고, 이 회로 부분 상에 저유전율막(20)이 형성되어 있는 상태에서 처리가 시작되어, 이 저유전율막(20)에 비아 홀 및 트렌치(배선 매립용 홈)가 형성된 후, 배선이 매립될 때까지의 처리를 설명한다.
우선 도 1의 (b)에 도시하는 바와 같이 저유전율막(20)의 표면에, 트렌치에 대응하는 부위가 개구되는 예를 들어 TiN(티타늄나이트라이드)막으로 이루어지는 에칭용 패턴 마스크인 하드 마스크(22)가 공지된 방법에 의해 형성된다.
계속해서, 하드 마스크(22) 및 저유전율막(20) 상에 비아 홀을 에칭할 때의 마스크가 되는 희생막으로서, SOC막(23)이 형성된다(도 1의 (c)). SOC막(23)은, 탄소를 주성분으로 하는 막이며, 예를 들어 탄소 화합물을 포함하는 유기 막 원료의 용액을 웨이퍼(W)의 표면에 도포해서 유기 막을 형성한 후, 산소 함유 분위기 하에서 자외선을 조사해서 발생시킨 활성 산소나 오존과 유기 막을 반응시킴으로써 형성된다.
계속해서, SOC막(23) 상에 산화막을 이용한 반사 방지막(24)을 성막하고(도 2의 (d)), 또한 그 상면측에 레지스트막(26)이 형성된다. 그리고 레지스트막(26)이 노광, 현상됨으로써, 비아 홀(29)에 대응하는 부위에 개구부(27)가 설치되는 레지스트 패턴이 형성되고(도 2의 (e)), 이 레지스트 패턴을 사용해서 반사 방지막(24)이 에칭된다(도 2의 (f)). 이 에칭에 대해서는, 반사 방지막(24)이 SiO2막일 경우, 예를 들어 CH3F 가스를 플라스마화하여 얻은 플라스마에 의해 행한다.
또한 SOC막(23)을 에칭함으로써, 비아 홀(29)에 대응하는 부위에 개구부(28)가 형성된다(도 3의 (g)). 이때의 에칭은, 예를 들어 O2(산소) 가스, CO2(이산화탄소) 가스, NH3(암모니아) 가스 또는 N2(질소) 가스와 H2(수소) 가스의 혼합 가스를 플라스마화하여 얻은 플라스마에 의해 행할 수 있다.
이어서 저유전율막(20)을 에칭하여, 비아 홀(29)을 형성한다(도 3의 (h)). 저유전율막(20), 이 예에서는 SiOC막을 에칭하는 방법으로서는, 처리 가스인 예를 들어 C6F6 가스를 플라스마화하여 얻은 플라스마에 의해 행할 수 있고, 이 경우, 또한 미량의 산소 가스를 첨가하도록 해도 된다. 비아 홀(29)은, 저부의 에칭 스토퍼막(13)의 앞쪽까지의 깊이에서 에칭을 정지한 상태로 형성된다.
이어서 구조체의 표면에 노출되어 있는 희생막인 SOC막(23)을 제거한다. 이때 웨이퍼(W)의 표면을 향해서 개구되는 비아 홀(29) 내에 에칭 가스를 플라스마화해서 생성한 활성종이 진입하면, 저유전율막(20)이 대미지를 받아버릴 우려가 있다.
그래서 본 예의 반도체 장치의 제조 방법에서는, 도 4의 (j)에 도시하는 바와 같이 비아 홀(29) 내에 요소 결합을 갖는 중합체인 폴리요소의 매립부(6a)를 형성한다. 이 매립부(6a)가 구조체의 비아 홀(29) 내에 매립됨으로써, 에칭 가스의 진입이 저지되어, 저유전율막(20)에서의 대미지의 발생을 억제할 수 있다.
매립부(6a)의 형성 시에 있어서는, 상술한 비아 홀(29)의 형성을 행한 후, SOC막(23)의 상면측으로부터 폴리요소막(6)을 형성함으로써, 비아 홀(29) 내에 폴리요소를 매립한다(도 4의 (i)).
여기서 도 6 내지 13을 참조하면서, 매립부(6a)를 구성하기 위한 폴리요소의 구성예나 그 성막 방법에 대해서 설명해 둔다.
폴리요소는, 예를 들어 도 6에 도시하는 바와 같이 이소시아네이트와 아민을 사용해서 공중합에 의해 생성할 수 있다. R(치환기)은 예를 들어 알킬기(직쇄상 알킬기 또는 환상 알킬기) 또는 아릴기이며, n은 2 이상의 정수이다.
이소시아네이트로서는, 예를 들어 지환식 화합물, 지방족 화합물, 방향족 화합물 등을 사용할 수 있다. 지환식 화합물로서는, 예를 들어 1,3-비스(이소시아네이토메틸)시클로헥산(H6XDI)을, 지방족 화합물로서는, 예를 들어 헥사메틸렌디이소시아네이트를 각각 들 수 있다.
아민으로서는, 예를 들어 지환식 화합물 또는 지방족 화합물을 사용할 수 있고, 지환식 화합물로서는, 예를 들어 1,3-비스(아미노메틸)시클로헥산(H6XDA)을, 지방족 화합물로서는, 예를 들어 1,12-디아미노도데칸(DAD)을 각각 들 수 있다.
도 7은, 이소시아네이트 및 아민의 원료 단량체를 기체의 상태로 반응시켜 폴리요소를 성막하기(증착 중합하기) 위한 CVD(Chemical Vapor Deposition) 장치를 도시하고 있다. 동 도면 중, 부호 70은 진공 분위기를 구획하는 진공 용기이며, 75는 당해 진공 분위기를 형성하기 위해서 진공 용기(70) 내를 배기하는 배기 기구이다. 71a, 72a는 각각 원료 단량체인 이소시아네이트 및 아민을 액체의 상태로 수용하는 원료 공급원이다.
이소시아네이트의 액체 및 아민의 액체는, 공급관(71b, 72b)에 개재하는 기화기(71c, 72c)에 의해 기화되어, 각 증기가 가스 토출부인 샤워 헤드(73)에 도입된다. 샤워 헤드(73)는, 하면에 다수의 토출 구멍이 형성되어 있어, 이소시아네이트의 증기 및 아민의 증기를 각각 별도의 토출 구멍으로부터 처리 분위기인 진공 용기(70) 내로 토출하도록 구성되어 있다.
샤워 헤드(73)의 하방측에는, 다수의 토출 구멍이 형성된 샤워 헤드(73)의 하면과 대향하는 적재면을 구비한 적재대(74)가 설치되어 있다. 적재대(74)의 내부에는, 도시하지 않은 온도 조절 기구가 설치되고, 이미 설명한 구조체가 형성된 웨이퍼(W)는, 당해 적재대(74)의 적재면 상에 적재된다.
상술한 구성을 구비하는 CVD 장치를 사용해서 웨이퍼(W)의 표면에 폴리요소막(6)을 성막하는 방법의 일례로서, 적재대(74) 상에 웨이퍼(W)를 적재한 상태의 진공 용기(70) 내에, 이소시아네이트의 증기와 아민의 증기를 교대로 공급하는 방법을 채용할 수 있다.
이때, 이소시아네이트의 증기의 공급을 정지하고, 진공 용기(70) 내를 진공 배기하고 나서 아민의 증기를 공급하고, 이어서 아민의 증기 공급을 정지하고, 진공 용기(70) 내를 진공 배기하고 나서 이소시아네이트의 증기를 공급하는 방법을 사용해도 된다. 또는 한쪽의 증기의 공급을 정지한 후, 계속해서 다른 쪽의 증기를 공급하고, 다른 쪽의 증기의 공급을 정지한 후, 계속해서 한쪽의 증기를 공급하는 방법을 채용해도 된다. 또는, 이소시아네이트의 증기와 아민의 증기를 동시에 진공 용기(70) 내에 공급하는 방법을 사용해도 된다.
또한, 웨이퍼(W)의 표면에 폴리요소막(6)을 성막하는 다른 방법으로서, 이소시아네이트를 포함하는 용액 및 아민을 포함하는 용액을 웨이퍼(W)에 공급해서 성막을 행하는 도포 성막 장치(8)를 사용해도 된다(도 8).
도면 중, 부호 81은, 웨이퍼(W)를 흡착 보유 지지해서 회전 기구(80)에 의해 회전하는 적재대인 진공 척, 82는, 컵 모듈, 83은, 하방으로 신장되는 외주벽 및 내주벽이 통 형상으로 형성된 가이드 부재이다. 84는, 전체 둘레에 걸쳐서 배기, 액체 배출을 행할 수 있도록 외부 컵(85)과 상기 외주벽의 사이에 형성된 배출 공간이며, 배출 공간(84)의 하방측은 기액 분리할 수 있는 구조로 되어 있다. 도면 중 88은, 예를 들어 하방측으로부터 웨이퍼(W)에 광을 조사함으로써 가열하는 LED(발광 다이오드)이며, 후술하는 바와 같이 웨이퍼(W)에 약액이 공급될 때, 중합이 행해지도록, 당해 웨이퍼(W)를 가열한다.
공급원(87B)으로부터 아민의 용액(제1 약액으로 함)이, 공급원(87A)으로부터 이소시아네이트의 용액(제2 약액으로 함)이, 각각 약액 노즐(86)을 향해서 공급되고, 이들 용액은 약액 노즐(86)에 공급되기 직전에 합류하여, 혼합 용액을 이룬다. 즉, 제1 약액과 제2 약액은 기판에 공급되기 직전에 혼합된다. 그리고, 약액 노즐(86)은 당해 혼합 용액을 연직 하방으로 토출한다. 원료 토출부인 약액 노즐(86)은, 도시하지 않은 구동 기구에 접속되어 있어, 웨이퍼(W)의 중심부 상과 외부 컵(85)의 외측의 사이에서 이동 가능하게 구성되어 있다.
도포 성막 장치(8)에서의 웨이퍼(W)의 처리에 대해서 설명한다. 우선, 원료 토출부를 이루는 약액 노즐(86)로부터 웨이퍼(W)의 중심부에 상기 혼합 용액이 공급됨과 함께 소정의 회전수로 웨이퍼(W)를 회전시켜, 당해 혼합 용액이 웨이퍼(W)의 표면에 전개된다. 즉, 제1 약액, 제2 약액이 각각 웨이퍼(W)에 스핀 코팅된다. 그리고, LED88에 의해 가열된 웨이퍼(W) 표면에서, 상기 혼합 용액으로부터 폴리요소막(23)이 형성된다.
또한, 웨이퍼(W)에는 제1 약액 및 제2 약액 중 한쪽 약액을 먼저 공급하고, 그 후, 다른 쪽의 약액을 공급함으로써 성막을 행해도 된다. 그 경우에는, 공급원(87B)에 접속되는 아민용 약액 노즐과, 공급원(87A)에 접속되는 이소시아네이트용 약액 노즐을 별도로 설치하고, 이들 약액 노즐로부터 약액을 각각 웨이퍼(W)에 토출하여도 된다. 그런데, 상기 각 약액 노즐은, 공급원으로부터 공급된 약액을 미스트로 해서, 웨이퍼(W)에 토출하도록 구성되어 있어도 된다. 또한, 미스트를 웨이퍼(W)에 공급하는데 있어서는, 웨이퍼(W)에 대해서는 회전하지 않고, 정지한 상태로 되어 있어도 된다.
이어서, 이소시아네이트와 아민의 반응의 베리에이션에 대해서 설명해 둔다. 당해 반응에 있어서는, 도 9의 (a) 내지 (d)에 도시하는 바와 같이, 원료 단량체로서 1관능성 분자를 사용해도 된다.
또한 도 10의 (a), (b)에 도시하는 바와 같이, 이소시아네이트와 2급 아민을 사용해도 되고, 이 경우에 생성되는 중합체에 포함되는 결합도 요소 결합이다.
그리고 요소 결합을 구비한 원료 단량체를 중합시켜 폴리요소막(6)을 얻도록 해도 된다. 도 11은 이러한 예를 나타내며, 원료 단량체에 대하여 광, 예를 들어 자외선을 조사해서 빛에너지를 부여함으로써 중합이 일어나 폴리요소막(6)이 생성된다.
도 12의 (a) 내지 (c)는 폴리요소의 골격 구조의 예를 나타내고 있다. 이소시아네이트나 아민의 치환기(R)의 분자 구조를 다양하게 선택함으로써, 각 도면 중에 병기하고 있는 바와 같이, 폴리요소의 골격 구조 중의 탄소(C), 수소(H), 산소(O), 질소(N)의 함유 비율(동 도면 중에는 질량 퍼센트를 나타내고 있음)을 자유롭게 변화시킬 수 있다.
일반적으로 중합체는, 탄소의 함유 비율이 클수록, 건식 에칭이나 습식 에칭에 대한 에칭 내성이 높은 것으로 알려져 있다. 그래서, 폴리요소막(6)으로서 채용하는 골격 구조를 적절히 조정함으로써, 하드 마스크(22)의 에칭을 행하는 에천트에 대한 반응성이 작은(에칭되기 어려운) 폴리요소를 설계할 수 있다.
또한, 도 13의 (a)에 도시하는 환상 아민이나, 도 13의 (b)에 도시하는 3 이상의 감응성을 갖는 아민을 사용함으로써, 3차원 가교성의 폴리요소를 형성할 수도 있다. 이러한 종류의 폴리요소도 에천트에 대한 반응성이 작기(에칭되기 어렵기) 때문에, 하드 마스크(22)를 제거할 때 구조체를 보호하기에 적합한 물성을 구비하고 있다.
이밖에, 자기 중합의 원료인, 이소시아네이트(액체)를 기판에 공급하고, 이어서 당해 기판에 수분, 예를 들어 수증기를 공급하도록 해도 된다. 이소시아네이트와 수분을 반응시키면, 이소시아네이트가 가수분해되어 즉시 폴리요소가 생성된다.
도 4의 설명으로 돌아가면, 비아 홀(29)의 형성을 행한 후의 구조체(웨이퍼(W))에 대하여, 예를 들어 도 7에 도시하는 CVD 장치나, 도 8에 도시하는 도포 성막 장치(8)를 사용해서 폴리요소막(6)을 성막한다. 이소시아네이트나 아민의 증기 또는 용액은, 오목부인 비아 홀(29)에도 진입해서 반응하므로, 이들 비아 홀(29) 내에 폴리요소가 매립된 상태에서 폴리요소막(6)을 형성할 수 있다(도 4의 (i)).
한편, 폴리요소막(6)을 형성한 후의 웨이퍼(W)는, 그 표면 전체가 폴리요소막(6)에 의해 덮인 상태로 되어 있기 때문에, SOC막(23)의 에칭을 행할 수 없다. 그래서 비아 홀(29) 내에 매립된 부분 이외의 영역의 폴리요소막(6)을 제거해서 하드 마스크(22)를 노출시키는 처리를 행할 필요가 있다.
여기서 폴리요소는 온도 환경을 변화시킴으로써, 이소시아네이트 및 아민의 단량체로부터 폴리요소를 생성하는 중합 반응과, 폴리요소로부터 이들 단량체를 생성하는 해중합을 가역적으로 진행시킬 수 있다.
폴리요소에 있어서는, 중합과 해중합의 가역적 평형 반응이 성립되어 있어, 온도가 상승하면 해중합이 지배적으로 된다. 예를 들어 300℃ 이상에서는, 평형이 해중합측으로 치우쳐 있어, 이 온도 환경 하에서는 해중합에 의해 생성된 단량체가 기화하여, 시간의 경과와 함께 폴리요소막(6)의 막 두께가 얇아지고, 결국 전부가 소실된다. 해중합에 의해 폴리요소막(6)이 소실에 이르기까지의 시간은, 환경 온도가 높을수록 짧다.
그래서, 웨이퍼(W)를 상술한 300℃ 이상, 예를 들어 350℃로 가열한다. 그리고 SOC막(23)을 덮는 폴리요소막(6)이 제거되고, 비아 홀(29), 트렌치(291) 내에 폴리요소로 이루어지는 매립부(6a)가 매립된 채의 상태로 되는 타이밍에서 가열을 정지한다(도 4의 (j)). 가열 온도나 가열 시간은 예비 실험 등에 의해 결정할 수 있다.
폴리요소는 아민에 해중합해서 증발하지만, 웨이퍼(W) 상에 이미 형성되어 있는 소자 부분, 특히 배선 재료(12)를 구성하는 예를 들어 구리 배선에 악영향을 주지 않도록 하기 위해서는, 400℃ 이하, 예를 들어 390℃ 이하에서 가열하는 것이 바람직하고, 예를 들어 300℃ 내지 350℃에서 가열하는 것이 보다 바람직하다.
예를 들어 도 14에 도시하는 바와 같이, 웨이퍼(W)를 가열하는 처리는, 처리 용기(51) 내의 적재대(52)에 웨이퍼(W)를 적재하여, 램프 하우스(53) 내의 적외선 램프(54)로부터 웨이퍼(W)에 적외선을 조사함으로써 행할 수 있다. 도 14 중, 부호 55는 적외선을 투과시키는 투과창, 56은 질소 가스를 공급하는 공급관, 57은 처리 용기(51) 내의 배기를 행하는 배기관이다. 처리는 예를 들어 불활성 가스인 질소 가스를 공급하면서 진공 분위기에서 행해도 되고(이 경우에는 배기관(57)에는 진공 배기 기구가 접속되고, 처리 용기(51)는 진공 용기가 사용됨), 상압 분위기에서 행해도 된다.
또한 가열 기구로서는 적외선 램프(54)에 한하지 않고, 적재대(52)에 설치한 히터이어도 된다.
폴리요소의 해중합을 행하는 시간, 예를 들어 300℃ 내지 400℃에서 가열하는 시간은, 소자에 대한 열적 대미지를 억제한다는 관점에서, 예를 들어 5분 이하가 바람직하다. 따라서 가열 레시피의 바람직한 예로서는, 350℃, 5분 이하를 들 수 있다. 가열 분위기는 예를 들어 질소 가스 분위기 등의 불활성 가스 분위기가 된다.
상술한 처리에 의해, SOC막(23)을 노출시켰다면, 도 3의 (g)의 개구부(28) 형성 시와 마찬가지의 플라스마, 예를 들어 O2 가스 플라스마를 사용하여, SOC막(23) 및 SOC막(23)의 개구부(28) 내에 매립되어 있는 폴리요소를 제거한다(도 4의 (k)).
비아 홀(29)에 매립부(6a)가 매립되어 있음으로써, 비교적 두꺼운 SOC막(23)의 에칭을 행하고 있는 기간 중, 플라스마가 비아 홀(29) 내에 진입하는 것을 방지하여, 저유전율막(20)의 대미지의 발생을 억제할 수 있다.
폴리요소막(6)을 형성하고 나서, 이 단계까지 행하여지는 각 프로세스(본 예에서는 SOC막(23)의 플라스마 에칭)는, 폴리요소가 해중합하는 온도보다도 낮은 온도에서 실시되는 것이 필요하다. 예를 들어, 막의 에칭을 행할 때의 웨이퍼(W)의 처리 온도는, 예를 들어 100℃ 이하이고, CVD나 ALD에 의해 막을 형성하는 경우에는, 웨이퍼(W)의 처리 온도는 예를 들어 실온 내지 200℃인 것이 바람직하다.
그 후, 다시, 웨이퍼(W)의 가열 처리를 행함으로써, 매립부(6a)를 구성하는 폴리요소를 해중합시켜, 비아 홀(29) 내로부터 제거한다(도 5의 (l)).
가열만에 의한 매립부(6a)의 제거는, 에천트를 사용하는 경우와 비교해서 저유전율막(20)이나 구리 배선(12)에 끼치는 영향이 작다. 이 관점에서, 매립부(6a)의 제거 시에도 저유전율막(20)이나 구리 배선(12) 등에 부여하는 대미지를 억제할 수 있다.
또한, 매립부(6a)의 제거는, 가열 처리에 의해 폴리요소를 해중합시키는 방법을 채용하는 경우에 한정되지 않는다. 구조체를 구성하고, 비아 홀(29)이나 트렌치(291)를 향해서 노출되어 있는 저유전율막(20)이나 구리 배선(12)에 대한 대미지가 적고, 또한 폴리요소와 반응해서 제거하는 것이 가능한 에천트를 선택하여, 건식 에칭이나 습식 에칭에 의해 매립부(6a)의 제거를 행해도 된다.
후술하는 실시예 중에 실험 결과를 나타내는 바와 같이, 에칭액을 사용하는 경우, SC2(염산과 과산화수소수와 물의 혼합액)나 SPM(황산, 과산화수소수 및 물의 혼합액), NMP(N-메틸피롤리돈), 불산(HF)과 질산(HNO3)의 혼합액을 사용해서 매립부(6a)를 제거하는 방법을 예시할 수 있다.
또한 다른 방법으로서, 예를 들어 저유전율막(20)이나 구리 배선(12)에 대한 대미지가 작은 경우에는, 산소를 포함하는 에칭 가스를 플라스마화해서 활성화한 가스에 의해 매립부(6a) 내의 폴리요소를 애싱해서 제거하는 방법도 채용할 수 있다.
이어서, SOC막(23)을 제거해서 노출시킨 하드 마스크(22)를 마스크로 해서, CF계 가스의 플라스마, 예를 들어 이미 설명한 C6F6 가스의 플라스마를 사용해서 저유전율막(20)의 이방성 에칭을 행한다. 이 에칭에 의해, 트렌치(291)가 형성됨과 함께, 에칭 스토퍼막(13)에 도달할 때까지 비아 홀(29)이 파내려가진다(도 5의 (m)).
그 후, 에칭 스토퍼막(13)을 제거해서 배선 재료(12)를 노출시킨다(도 5의 (n)). 예를 들어 SiC에 의해 구성되어 있는 에칭 스토퍼막(13)은, 불화수소 가스 등의 불소계 가스의 플라스마를 사용해서 제거할 수 있다.
이어서, SPM에 의해 하드 마스크(22)를 제거하고, 비아 홀(29) 및 트렌치(291)의 내면에, 반도체 장치의 도전로를 구성하는 구리가 저유전율막(20)에 확산하는 것을 방지하기 위한, 예를 들어 Ti와 TiON의 적층막으로 이루어지는 배리어층을 성막한다. 그 후, 비아 홀(29) 및 트렌치(291)에 구리를 매립하고, 여분의 구리, 배리어층을 CMP(Chemical Mechanical Polishing)에 의해 제거해서 구리 배선(도전로)을 형성한다. 또한, 이들 배리어층의 성막, 구리 배선의 형성에 대해서는 도시를 생략한다.
본 실시 형태에 관한 반도체 장치의 제조 방법에 의하면 이하의 효과가 있다. 요소 결합을 갖는 폴리요소를 비아 홀(29) 내에 매립하여, 매립부(6a)를 형성한 상태에서, 희생막인 SOC막(23)을 제거한다. 한편, 폴리요소는 가열 처리 등에 의해 비교적 용이하게 제거하는 것이 가능하므로, 반도체 장치에 대한 대미지의 발생을 억제하면서, 매립부(6a)의 제거를 행할 수 있다.
<제2 실시 형태>
이어서, DRAM(Dynamic Random Access Memory)의 제조 공정에서, 캐패시터가 되는 구조체를 구성하는 SiO2(산화실리콘)막에 비교적 깊은 오목부를 형성할 때 폴리요소의 폴리요소막(6)을 이용하는 기술에 대해서 도 15 내지 17을 참조하면서 설명한다.
도 15의 (a)에 도시하는 DRAM의 캐패시터 형성용 구조체는, 텅스텐층(31)의 상면측에, 두께 1㎛ 정도의 SiO2막(32)이 적층되고, 또한 그 상면측에, 두께 300nm 정도의 a-Si(아몰퍼스 실리콘)막(33)이 적층되어 있다.
이어서, 상기 구조체의 상면측에 레지스트막(34)을 적층한 후(도 15의 (b)), 예를 들어 C4F6(헥사플루오로부타디엔)이나 C4F8(옥타플루오로부텐) 등의 불소계 에칭 가스를 사용한 플라스마 에칭에 의해 a-Si막(33)을 패터닝한다(도 15의 (c)).
그리고, 레지스트막(34)을 제거한 후, 상술한 불소계 에칭 가스를 사용한 플라스마 에칭에 의해 SiO2막(32)의 에칭을 행해서 오목부(301)를 형성한다(도 15의 (d)). a-Si막(33)과 비교하여, SiO2막(32)은 불소계의 에칭 가스에 대한 선택비가 크므로, 패터닝된 a-Si막(33)을 마스크로서 사용하여, 깊은 오목부(301)를 형성할 수 있다.
오목부(301)는, 홀 직경 또는 홈 폭이 예를 들어 직경 80nm×깊이 2㎛이다.
이어서, 마스크로서 사용한 a-Si막(33)을 알칼리성의 에칭액인 예를 들어 TMAH 수용액에 의해 제거한다. 이때, 오목부(301)를 향해서 노출되어 있는 SiO2막(32)이 에칭액과 접촉해서 대미지를 받는 것을 억제하기 위해서, a-Si막(33)의 상면측에 폴리요소막(6)을 형성하여 오목부(301) 내에 폴리요소를 매립한다(도 16의 (e)).
폴리요소막(6)의 성막 방법이나 구성에 대해서는, 제1 실시 형태에서 설명한 예와 마찬가지이므로, 반복 설명을 생략한다.
여기서 도 17의 (a)에 별도 나타내는 바와 같이, 애스펙트비가 크고, 깊이와 비교해서 개구 면적이 작은 오목부(301)가 형성된 구조체에 폴리요소막(6)을 형성하는 경우에는, 오목부(301) 내에 폴리요소막(6)이 완전히 매립되기 전에 오목부(301)의 입구가 막혀버리는 경우가 있다.
이 경우에는, 오목부(301) 내에 심이라고 불리는 공극(302)이 형성되어버린다. 또한 오목부(301)에 대응하는 위치에서 폴리요소막(6)의 표면에 오목부가 발생해버린다.
이러한 공극(302)의 형성의 우려가 있는 경우에는, 폴리요소막(6)을 성막한 후의 웨이퍼(W)를 예를 들어 280℃까지 가열해서 폴리요소막(6)의 일부를 해중합시킨다. 일부가 해중합된 폴리요소는 유동성을 갖는 경우가 있으므로, 유동성을 가진 폴리요소를 공극(302) 내에 진입시킴으로써, 공극(302)을 폴리요소로 채움과 함께, 폴리요소막(6)의 표면을 평탄한 상태로 한다(도 17의 (b)).
그 후, 웨이퍼(W)의 가열을 정지하고, 냉각함으로써 오목부(301) 내에 폴리요소가 매립된 구조체를 얻을 수 있다(도 16의 (e)).
또한 이때, 해중합에 의해 폴리요소막(6)의 막 두께도 작아진다. 가열 온도를 높게 함으로써 매립에 요하는 시간이 짧아지지만, 해중합에 수반하는 폴리요소막(6)의 표면으로부터의 막 감소의 속도도 커져버린다. 그 결과, 막 두께의 미세 조정이 어려워지므로, 폴리요소막(6)의 성막 시의 막 두께, 및 막 두께의 조정량 등에 따라 가열 온도, 가열 시간이 설정된다.
폴리요소막(6)의 성막을 종료하면, 제1 실시 형태에서 설명한 예와 동일한 요령으로 웨이퍼(W)의 가열을 행함으로써, 매립부(6a)를 남긴 상태에서 웨이퍼(W)의 표면의 폴리요소막(6)을 제거하여, a-Si막(33)을 노출시킬 수 있다(도 16의 (f)).
웨이퍼(W)의 가열 처리를 행하여, a-Si막(33)을 덮는 폴리요소막(6)이 제거되고, 또한 오목부(301) 내에 매립부(6a)가 매립된 상태가 되면, 이미 설명한 TMAH 수용액을 사용한 에칭에 의해 a-Si막(33)을 제거한다(도 16의 (g)). 후술하는 참고예에 실험 결과를 나타내는 바와 같이, 폴리요소는, a-Si막(33)과 비교하여, TMAH 수용액에 대한 반응성이 작다.
그 후, 다시, 웨이퍼(W)의 가열 처리를 행함으로써, 매립부(6a)를 구성하는 폴리요소를 해중합시켜, 오목부(301) 내로부터 매립부(6a)를 제거한다(도 16의 (h)).
예를 들어 유기 막을 사용해서 매립부(6a)를 구성하는 경우에는, 산소를 포함하는 에칭 가스를 플라스마화해서 매립부(6a)를 제거하는 처리가 필요해진다. 그 결과, 오목부(301)의 저면에 노출되는 텅스텐층(31)이 산화해버리면, 희불산 등을 사용해서 이 산화물을 제거해야만 한다. 그러나, 희불산은 오목부(301)의 측벽면에 노출되어 있는 SiO2막(32)에 대미지를 미치는 요인이 된다.
이러한 문제에 대하여, 폴리요소의 매립부(6a)는, 가열 처리 등에 의해 비교적 용이하게 제거 가능하므로, 오목부(301)를 향해서 노출되는 구조체(반도체 장치)에 대한 대미지의 발생을 억제하면서 제거를 행할 수 있다.
<제3 실시 형태>
도 18 내지 21은, 이온 주입 처리 시의 마스크를 제거할 때 폴리요소의 매립부(6a)를 이용하는 예를 나타내고 있다.
도 18에서, 부호 9a는 기판(91) 상에 형성된 핀형 FET의 제조 도중 단계의 구조체이며, 9b는 핀형의 반도체 디바이스의 제조 도중 단계의 구조체이다.
또한 도 18의 부호 92는, 핀인 실리콘층, 93은, 실리콘층(92)의 길이 방향의 중앙부를 덮음과 함께 실리콘층(92)과 직교해서 신장되는 직사각 형상의 게이트이다. 또한 94는 핀인 실리콘층, 95는, 실리콘층(94)의 길이 방향의 중앙부를 덮음과 함께 실리콘층(94)과 직교해서 신장되는 핀인 실리콘층이다. 실리콘층(94, 95)에는, 홈부(94a, 95a)가 형성되어 있다. 도 18에서, 홈부(94a, 95a)에 대하여 매립은 아직 행하여지지 않았지만, 구조의 파악을 용이하게 하기 위해서, 도트를 첨부하고 있다.
홈부(94a)는, 홈 폭이 예를 들어 10 내지 100nm이며, 애스펙트비가 예를 들어 2 이상이다.
구조체(9a)의 핀(92)에서의 편측 부분의 상면에 예를 들어 P형 불순물을 이온 주입으로 도핑하는 프로세스에서, 폴리요소막(6)을 활용하는 구체예에 대해서 도 19 내지 21을 사용해서 설명한다.
도 19의 (a)는 희생막인 마스크(901)의 성막 처리를 행하기 전의 기판(91)의 표면 부분의 상태를 나타내고 있다. 우선 기판(91)에 대하여, 예를 들어 SiOC(탄소 및 산소 함유 실리콘 산화물)막, SiN(질화실리콘)막, SiO2(산화실리콘)막 등으로 이루어지는 마스크(901)를 성막한다(도 19의 (b)).
그 후, 이온 주입을 행하는 부위를 에칭하기 위해서, 마스크(901)의 상면측에 레지스트막(902)을 형성하고, 이온 주입이 행하여지는 위치에 개구를 형성하도록 패터닝을 행한다(도 19의 (c)).
그리고, 상기 레지스트막(902)의 개구를 통해서 마스크(901)를 제거하고, 오목부인 개구(921)를 형성한다. 이 개구(921)를 통해서 이온 주입이 행하여지는 영역을 노출시키고 나서 레지스트막(902)을 제거한다(도 20의 (d)).
이어서, 노출된 영역에 대하여 이온 주입을 행한다(도 20의 (e)). 그 후, 마스크(901)의 제거를 행하는 데 있어서, 이온 주입이 행하여진 영역인 불순물 영역(922)을 보호하기 위한 폴리요소막(6)의 성막을 행한다(도 20의 (f)).
폴리요소막(6)의 성막 방법이나 구성에 대해서는, 제1 실시 형태에서 설명한 예와 마찬가지이므로, 반복 설명을 생략한다.
폴리요소막(6)의 성막을 종료하면, 제1 실시 형태에서 설명한 예와 동일한 요령으로 웨이퍼(W)의 가열을 행함으로써, 개구(921) 내에 형성된 매립부(6a)를 남긴 상태에서 기판(91)의 표면의 폴리요소막(6)을 제거하여, 마스크(901)를 노출시킬 수 있다(도 21의 (g)).
마스크(901)를 덮는 폴리요소막(6)이 제거되고, 또한 마스크(901)의 개구 내에 매립부(6a)가 매립된 상태가 되면, 마스크(901)를 구성하는 막 재료의 에칭에 적합한 에칭액에 의해 마스크(901)를 제거한다(도 21의 (h)).
그 후, 다시, 기판(91)의 가열 처리를 행함으로써, 매립부(6a)를 구성하는 폴리요소를 해중합시켜, 불순물 영역(922)의 상면으로부터 매립부(6a)를 제거한다(도 21의 (i)).
본 예에서도, 폴리요소의 매립부(6a)는, 마스크(901)를 제거할 때 불순물 영역(922)의 보호에 사용한 후, 가열 처리 등에 의해, 당해 불순물 영역(922)에 대한 대미지의 발생을 억제하면서, 비교적 용이하게 제거하는 것이 가능하다.
[실시예]
(참고 실험)
폴리요소막(6)에 대하여 다양한 약액을 공급하여, 폴리요소막(6)의 제거 상황을 조사하였다.
A. 실험 조건
도 12의 (a)에 도시하는 골격 구조를 갖고, 실리콘제의 시료 기판의 표면에, 막 두께 150nm의 폴리요소막(6)을 성막하고, 각종 약액 내에 시료 기판을 침지해서 폴리요소막(6)의 막 두께의 감소 비율을 조사하였다. 각 참고예의 설명 중에 특기했을 경우를 제외하고, 약액의 온도는 실온(23℃), 시료 기판의 침지 시간은 300초로 하였다.
(참고예 1)
암모니아수(NH3: 28wt％)와, 과산화수소수(H2O2: 30wt％)와, 물(H2O)을 혼합한 SC1에 시료를 침지해서 시험을 행하였다. 각 원료액의 혼합비는 NH3:H2O2:H2O=1:2:7이다. 시료의 침지 시간은 600초로 하였다.
(참고예 2)
염산 수용액(HCl: 35wt％)과, 과산화수소수(H2O2: 30wt％)와, 물(H2O)을 혼합한 SC2에 시료를 침지해서 시험을 행하였다. 각 원료액의 혼합비는 HCl:H2O2:H2O=1:1:7이다. 시료의 침지 시간은 600초로 하였다.
(참고예 3)
황산(H2SO4: 98wt％)과 과산화수소수(H2O2: 30wt％)를 혼합한 SPM에 시료를 침지해서 시험을 행하였다. 각 원료액의 혼합비는 H2SO4:H2O2=1:4이다.
(참고예 4)
레지스트 현상액인 NMD-3(도쿄 오까 고교 가부시키가이샤 제조, TMAH(테트라메틸암모늄히드록시드) 농도 0.25 내지 5wt％)에 시료를 침지해서 시험을 행하였다.
(참고예 5)
용제인 IPA(Isopropyl Alcohol)에 시료를 침지해서 시험을 행하였다. 시료의 침지 시간은 600초로 하였다.
(참고예 6)
용제인 아세톤에 시료를 침지해서 시험을 행하였다. 시료의 침지 시간은 600초로 하였다.
(참고예 7)
용제인 NMP(N-메틸-2-피롤리돈)에 시료를 침지해서 시험을 행하였다. 시료의 침지 시간은 600초로 하였다.
(참고예 8)
황산구리 용액(CuSO4: 125g, H2SO4(98wt％): 25cc, H2O: 500cc)에 시료를 침지해서 시험을 행하였다. 시료의 침지 시간은 600초로 하였다.
(참고예 9)
시트르산 수용액(50g/L의 시트르산 수용액을 H2O로 희석, H2O:시트르산 수용액=1:20)에 시료를 침지해서 시험을 행하였다.
(참고예 10)
희불산 수용액(HF: 1wt％)에 시료를 침지해서 시험을 행하였다.
(참고예 11)
불산 수용액(HF: 50wt％)과 암모니아수(NH3: 70wt％)의 혼합액에 시료를 침지해서 시험을 행하였다. 각 원료액의 혼합비는 HF:NH3=9:75이다.
(참고예 12)
TMAH 수용액(TMAH: 25%)에 시료를 침지해서 시험을 행하였다. TMAH 수용액의 온도는 40℃로 하였다.
B. 실험 결과
참고예 1 내지 12의 결과를 도 22에 나타내었다. 도 22의 횡축에는 각 시험에 사용한 약액을 참고예 번호와 함께 나타내고, 종축에는 폴리요소막(6)의 막 두께의 감소 비율({(시험 후의 막 두께-시험 전의 막 두께)/시험 전의 막 두께}×100(Δ%)을 나타내고 있다.
도 22에 나타내는 결과에 의하면, 시험에 사용한 폴리요소막(6)은 SC2, SPM, NMP, 불산 수용액과 암모니아수의 혼합액에 의해 제거할 수 있었다.
한편, SC1, 레지스트 현상액(NMD-3)이나 IPA, 아세톤, 황산구리 용액, 시트르산, DHF, TMAH에 의해 폴리요소막(6)을 제거하는 것은 곤란하였다. 또한, 막 두께가 증가하고 있는 시험 결과는, 폴리요소막(6)이 약액을 흡수해서 팽윤한 것이라 생각된다.
예를 들어 제2 실시 형태에 기재된 a-Si막(33)은, 알칼리계의 에칭액에 의해 제거할 수 있다. 그래서, 알칼리성의 약액인 SC1이나 TMAH를 에칭액으로서 사용함으로써, 폴리요소의 매립부(6a)를 남긴 채 a-Si막(33)을 제거하는 것이 가능한 것을 확인할 수 있다.
W : 웨이퍼 20 : 저유전율막
23 : SOC막 29 : 비아 홀
291 : 트렌치 301 : 오목부
302 : 공극 31 : 텅스텐층
32 : SiO2막 33 : a-Si막
6 : 폴리요소막 6a : 매립부

Claims (10)

  1. 기판에 대하여 처리를 행하여, 반도체 장치를 제조하는 방법에 있어서,
    표면이 희생막에 의해 덮이고, 패터닝된 상기 희생막의 개구를 포함하는 오목부가 형성된 기판에 대하여, 상기 희생막의 상면측으로부터 중합용 원료를 공급하여, 요소 결합을 갖는 중합체로 이루어지는 중합체막을 형성하고, 상기 오목부 내에 상기 중합체를 매립하는 공정과,
    상기 오목부 내에 매립된 중합체를 남기고, 상기 희생막의 상면측의 중합체막을 제거하는 공정과,
    상기 오목부 내에 중합체가 매립된 상태에서 상기 희생막을 제거하는 공정과,
    이어서, 상기 오목부 내의 중합체를 제거하는 공정을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 희생막을 제거하는 공정에서는, 상기 희생막과 반응해서 당해 희생막을 제거하는 것이 가능한 한편, 상기 중합체에 대한 반응성은 상기 희생막보다도 작은 에천트를 사용해서 희생막을 제거하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 오목부 내의 중합체를 제거하는 공정은, 상기 중합체를 가열함으로써, 당해 중합체를 해중합시키는 공정인 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 희생막의 상면측의 중합체막을 제거하는 공정은, 상기 중합체막을 가열함으로써, 당해 중합체막을 구성하는 중합체를 해중합시키는 공정인 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 오목부 내에 상기 중합체를 매립하는 공정을 행하기 전에, 상기 희생막을 마스크로서 사용해서 기판을 에칭하여 상기 오목부를 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 오목부 내에 상기 중합체를 매립하는 공정을 행하기 전에, 상기 기판에 이온을 조사하여, 상기 오목부 내에 이온 주입을 행하는 공정을 포함하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 오목부 내에 상기 중합체를 매립하는 공정은, 상기 희생막의 상면측에 형성된 중합체막을 가열하여, 일부를 해중합시킴으로써 유동성을 갖게 한 중합체막을 상기 오목부 내에 진입시키는 공정을 포함하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 오목부 내에 상기 중합체를 매립하는 공정은, 기판을 가열하면서 상기 희생막의 상면측에 중합체막을 형성함으로써, 일부가 해중합해서 유동성을 갖게 한 중합체막을 상기 오목부 내에 진입시키면서 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 오목부 내에 상기 중합체를 매립하는 공정은, 이소시아네이트의 증기와 아민의 증기를 기판에 공급함과 함께 기판을 가열해서 이소시아네이트와 아민을 중합 반응시켜 상기 중합체막을 형성하는 공정인 반도체 장치의 제조 방법.
  10. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 오목부 내에 상기 중합체를 매립하는 공정은, 이소시아네이트를 포함하는 용액과 아민을 포함하는 용액을 기판에 공급함과 함께 상기 기판을 가열해서 이소시아네이트와 아민을 중합 반응시켜 상기 중합체막을 형성하는 공정인 반도체 장치의 제조 방법.
KR1020180125053A 2017-10-23 2018-10-19 반도체 장치의 제조 방법 KR102435732B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2017-204747 2017-10-23
JP2017204747A JP6977474B2 (ja) 2017-10-23 2017-10-23 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20190045072A true KR20190045072A (ko) 2019-05-02
KR102435732B1 KR102435732B1 (ko) 2022-08-25

Family

ID=66170691

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180125053A KR102435732B1 (ko) 2017-10-23 2018-10-19 반도체 장치의 제조 방법

Country Status (5)

Country Link
US (1) US10748782B2 (ko)
JP (1) JP6977474B2 (ko)
KR (1) KR102435732B1 (ko)
CN (1) CN109698124B (ko)
TW (1) TWI739039B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7341100B2 (ja) * 2020-04-28 2023-09-08 東京エレクトロン株式会社 半導体装置の製造方法
KR20220144187A (ko) * 2021-04-19 2022-10-26 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
JP2023017348A (ja) * 2021-07-26 2023-02-07 キヤノン株式会社 シリコン基板の製造方法及び液体吐出ヘッドの製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07258370A (ja) * 1994-03-28 1995-10-09 Ulvac Japan Ltd ポリ尿素膜の製造方法
US20050085069A1 (en) * 2001-05-23 2005-04-21 Chingfu Lin Dual damascene partial gap fill polymer fabrication process
US20050227482A1 (en) * 2004-03-24 2005-10-13 Korzenski Michael B Composition useful for removal of bottom anti-reflection coatings from patterned ion-implanted photoresist wafers
JP2005292528A (ja) * 2004-04-01 2005-10-20 Jsr Corp レジスト下層膜形成組成物、レジスト下層膜およびパターン形成方法
JP2006120759A (ja) 2004-10-20 2006-05-11 Sony Corp 配線基板の製造方法および半導体装置の製造方法
KR101016855B1 (ko) * 2003-07-18 2011-02-22 매그나칩 반도체 유한회사 반도체 소자의 듀얼 다마신 패턴 형성방법
KR20110120918A (ko) * 2009-01-29 2011-11-04 쇼와 덴코 가부시키가이샤 전사 재료용 경화성 조성물 및 (메트)아크릴로일기 함유 우레아 화합물
US20140343000A1 (en) * 2011-01-31 2014-11-20 Bristol-Myers Squibb Company Compositions having c-17 and c-3 modified triterpenoids with hiv maturation inhibitory activity

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3863934B2 (ja) * 1995-11-14 2006-12-27 株式会社アルバック 高分子薄膜の形成方法
US6541351B1 (en) * 2001-11-20 2003-04-01 International Business Machines Corporation Method for limiting divot formation in post shallow trench isolation processes
US6930034B2 (en) * 2002-12-27 2005-08-16 International Business Machines Corporation Robust ultra-low k interconnect structures using bridge-then-metallization fabrication sequence
JP4202955B2 (ja) * 2004-03-17 2008-12-24 株式会社東芝 有機膜の化学的機械的研磨方法
JP2005303218A (ja) * 2004-04-16 2005-10-27 Renesas Technology Corp 半導体装置およびその製造方法
JP2006140222A (ja) * 2004-11-10 2006-06-01 Toshiba Corp パターン形成方法、下層膜形成組成物、及び半導体装置の製造方法
JP2007266519A (ja) * 2006-03-30 2007-10-11 Oki Electric Ind Co Ltd 半導体素子の製造方法
WO2008007551A1 (fr) * 2006-07-10 2008-01-17 Konica Minolta Medical & Graphic, Inc. Procédé de formation de films de résine synthétique piézoélectriques
EP1895578A1 (en) * 2006-09-01 2008-03-05 STMicroelectronics S.r.l. Manufacturing method of an integrated circuit formed on a semiconductor substrate
US7951695B2 (en) * 2008-05-22 2011-05-31 Freescale Semiconductor, Inc. Method for reducing plasma discharge damage during processing
JP2011040561A (ja) * 2009-08-11 2011-02-24 Tokyo Electron Ltd 半導体装置の製造方法。
US9653327B2 (en) * 2011-05-12 2017-05-16 Applied Materials, Inc. Methods of removing a material layer from a substrate using water vapor treatment
US8772183B2 (en) * 2011-10-20 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming an integrated circuit
US9666414B2 (en) * 2011-10-27 2017-05-30 Applied Materials, Inc. Process chamber for etching low k and other dielectric films
JP5894106B2 (ja) * 2012-06-18 2016-03-23 信越化学工業株式会社 レジスト下層膜形成用化合物、これを用いたレジスト下層膜材料、レジスト下層膜形成方法、パターン形成方法
CN104245806B (zh) * 2012-08-10 2016-08-17 东丽株式会社 层合聚酯膜
US9414445B2 (en) * 2013-04-26 2016-08-09 Applied Materials, Inc. Method and apparatus for microwave treatment of dielectric films
JP2015071741A (ja) * 2013-09-04 2015-04-16 Jsr株式会社 硬化性組成物、ナノインプリント材料、硬化膜、積層体、硬化膜の製造方法、パターン形成方法及び半導体発光素子用基板
US20150118832A1 (en) * 2013-10-24 2015-04-30 Applied Materials, Inc. Methods for patterning a hardmask layer for an ion implantation process
KR102107227B1 (ko) * 2013-12-02 2020-05-07 에스케이하이닉스 주식회사 블록 코폴리머를 이용한 패턴 형성을 위한 구조, 패턴 형성 방법, 및 이를 이용한 반도체소자 제조방법
JP6195786B2 (ja) * 2013-12-06 2017-09-13 アーゼッド・エレクトロニック・マテリアルズ（ルクセンブルグ）ソシエテ・ア・レスポンサビリテ・リミテ 熱分解可能な充填用組成物、ならびにその組成物を用いて形成された空隙を具備した半導体装置、およびその組成物を用いた半導体装置の製造方法
US9184058B2 (en) * 2013-12-23 2015-11-10 Micron Technology, Inc. Methods of forming patterns by using a brush layer and masks
JP2015170763A (ja) * 2014-03-07 2015-09-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2016017678A1 (ja) * 2014-07-31 2016-02-04 メルクパフォーマンスマテリアルズマニュファクチャリング合同会社 犠牲膜用組成物、およびその製造方法、ならびにその組成物を用いて形成された空隙を具備した半導体装置、およびその組成物を用いた半導体装置の製造方法
JP6243815B2 (ja) * 2014-09-01 2017-12-06 信越化学工業株式会社 半導体装置基板の製造方法
CN107108851B (zh) * 2014-10-28 2021-01-08 伊利诺伊大学董事会 聚合物的动态脲键
KR102295525B1 (ko) * 2015-01-16 2021-08-30 삼성전자 주식회사 스핀 코팅용 하드 마스크 조성물
US10822448B2 (en) * 2016-03-08 2020-11-03 The Board Of Trustees Of The University Of Illinois Dynamic urea bonds with fast hydrolytic kinetics for polymers
JP6792788B2 (ja) * 2017-03-30 2020-12-02 東京エレクトロン株式会社 半導体装置の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07258370A (ja) * 1994-03-28 1995-10-09 Ulvac Japan Ltd ポリ尿素膜の製造方法
US20050085069A1 (en) * 2001-05-23 2005-04-21 Chingfu Lin Dual damascene partial gap fill polymer fabrication process
KR101016855B1 (ko) * 2003-07-18 2011-02-22 매그나칩 반도체 유한회사 반도체 소자의 듀얼 다마신 패턴 형성방법
US20050227482A1 (en) * 2004-03-24 2005-10-13 Korzenski Michael B Composition useful for removal of bottom anti-reflection coatings from patterned ion-implanted photoresist wafers
JP2005292528A (ja) * 2004-04-01 2005-10-20 Jsr Corp レジスト下層膜形成組成物、レジスト下層膜およびパターン形成方法
JP2006120759A (ja) 2004-10-20 2006-05-11 Sony Corp 配線基板の製造方法および半導体装置の製造方法
KR20110120918A (ko) * 2009-01-29 2011-11-04 쇼와 덴코 가부시키가이샤 전사 재료용 경화성 조성물 및 (메트)아크릴로일기 함유 우레아 화합물
US20140343000A1 (en) * 2011-01-31 2014-11-20 Bristol-Myers Squibb Company Compositions having c-17 and c-3 modified triterpenoids with hiv maturation inhibitory activity

Also Published As

Publication number Publication date
TW201929096A (zh) 2019-07-16
US10748782B2 (en) 2020-08-18
JP2019079889A (ja) 2019-05-23
CN109698124B (zh) 2023-05-26
CN109698124A (zh) 2019-04-30
TWI739039B (zh) 2021-09-11
US20190122894A1 (en) 2019-04-25
KR102435732B1 (ko) 2022-08-25
JP6977474B2 (ja) 2021-12-08

Similar Documents

Publication Publication Date Title
KR102268929B1 (ko) 반도체 장치의 제조 방법
KR102312761B1 (ko) 반도체 장치의 제조 방법, 기판 처리 장치 및 진공 처리 장치
US20100327413A1 (en) Hardmask open and etch profile control with hardmask open
US20090042053A1 (en) Dielectric layer structure and manufacturing method thereof
KR20100082170A (ko) 실리콘 산화막 패턴 및 소자 분리막 형성 방법
KR101946144B1 (ko) 기판 처리 방법
US7064060B2 (en) Method for manufacturing semiconductor device
US20230298931A1 (en) Method for manufacturing semiconductor device
KR20180111560A (ko) 반도체 장치의 제조 방법
KR102435732B1 (ko) 반도체 장치의 제조 방법
KR20180083375A (ko) 묽은 tmah을 사용하여 마이크로전자 기판을 처리하는 방법
US10861739B2 (en) Method of patterning low-k materials using thermal decomposition materials
US11495490B2 (en) Semiconductor device manufacturing method
KR100518587B1 (ko) 얕은 트렌치 소자 분리 구조의 제조 방법 및 얕은 트렌치소자 분리 구조를 포함하는 미세 전자 소자
US8901007B2 (en) Addition of carboxyl groups plasma during etching for interconnect reliability enhancement
US20080090408A1 (en) Methods for controlling the profile of a trench of a semiconductor structure
US20090023299A1 (en) Reduction of defects formed on the surface of a silicon oxynitride film
JP6696491B2 (ja) 半導体装置の製造方法及び真空処理装置
KR102270547B1 (ko) 반도체 장치의 제조 방법 및 진공 처리 장치
US20230154753A1 (en) Patterned Semiconductor Device and Method
KR20190045071A (ko) 반도체 장치의 제조 방법
US20190067028A1 (en) Vapor-etch cyclic process
US20220375759A1 (en) Cyclic Plasma Etching Of Carbon-Containing Materials
WO2018111627A1 (en) METHOD FOR PROVIDING A LOW-k SPACER
JP2005072352A (ja) 層間絶縁膜のドライエッチング方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20181019

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20200617

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20181019

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20211119

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20220526

PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20220819

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20220822

End annual number: 3

Start annual number: 1

PG1601 Publication of registration