KR102107227B1 - 블록 코폴리머를 이용한 패턴 형성을 위한 구조, 패턴 형성 방법, 및 이를 이용한 반도체소자 제조방법 - Google Patents

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Abstract

블록 코폴리머를 이용한 패턴 형성을 위한 구조는, 돌출영역과 함몰영역이 교대로 배치되는 층과, 함몰영역을 채우는 매립 폴리머층과, 돌출영역 상부에 배치되는 브러시층패턴과, 그리고 브러시층패턴 및 매립 폴리머층 위에서 교대로 배열되는 제1 폴리머블록 및 제2 폴리머블록으로 상분리된 블록 코폴리머층을 포함한다.

Description

블록 코폴리머를 이용한 패턴 형성을 위한 구조, 패턴 형성 방법, 및 이를 이용한 반도체소자 제조방법{Structure and method for forming pattern using block copolymer, and method of fabricating semiconductor device using the same}
본 출원은 패턴 형성을 위한 구조, 패턴 형성 방법, 및 이를 이용한 반도체소자 제조방법에 관한 것으로서, 특히 블록 코폴리머를 이용한 패턴을 위한 구조, 패턴 형성 방법, 및 이를 이용한 반도체소자 제조방법에 관한 것이다.
반도체 산업의 고속화 발전에 따라 요구되는 미세패턴과 고밀도 집적회로의 제작을 위해 많은 노력을 기울기고 있다. 최근 반도체 산업은 32nm 패턴 기술단계를 지나 이제 곧 22nm 패턴이 요구되는 시점에 도달할 것으로 예측되고 있으며, 이러한 패턴을 만들기 위해서는 현재 이용되는 포토리소그라피(photolithography) 기술을 발전시킴과 동시에 차세대 반도체 개발을 위한 새로운 방식을 가능한 한 빠른 시간 내에 도입할 필요가 있다.
본 출원이 해결하고자 하는 과제는, 돌출영역과 함몰영역이 교대로 배치되는 층의 돌출영역 위에만 선택적으로 패턴이 배치되도록 할 수 있는 블록 코폴리머를 이용한 패턴 형성을 위한 구조, 패턴 형성 방법, 및 이를 이용한 반도체소자 제조방법을 제공하는 것이다.
일 예에 따른 블록 코폴리머를 이용한 패턴 형성을 위한 구조는, 돌출영역과 함몰영역이 교대로 배치되는 층과, 함몰영역을 채우는 매립 폴리머층과, 돌출영역 상부에 배치되는 브러시층패턴과, 그리고 브러시층패턴 및 매립 폴리머층 위에서 교대로 배열되는 제1 폴리머블록 및 제2 폴리머블록으로 상분리된 블록 코폴리머층을 포함한다.
일 예에 따른 블록 코폴리머를 이용한 패턴 형성 방법은, 돌출영역 및 함몰영역이 교대로 배치되는 층의 함몰영역 내부를 매립 폴리머층으로 채우는 단계와, 돌출영역의 상부면 위에 브러시층패턴을 형성하는 단계와, 브러시층패턴 및 매립 폴리머층 위에 각각 제1 폴리머블록 및 제2 폴리머블록이 배열되도록 하는 단계와, 그리고 제1 폴리머블록 및 매립 폴리머층을 제거하는 단계를 포함한다.
일 예에 따른 블록 코폴리머를 이용한 반도체소자 제조방법은, 필라 및 트랜치가 교대로 배치되는 기판의 트랜치 내부를 매립 폴리머층으로 채우는 단계와, 필라의 상부면 위에 브러시층패턴을 형성하는 단계와, 브러시층패턴 및 매립 폴리머층 위에 각각 제1 폴리머블록 및 제2 폴리머블록이 배열되도록 하는 단계와, 제1 폴리머블록 및 매립 폴리머층을 제거하여 트랜치를 노출시키는 단계와, 트랜치가 채워지도록 전면에 금속전극층을 형성하는 단계와, 그리고 필라 위의 제1 폴리머블록 및 브러시층패턴을 식각장벽층으로 금속전극층에 대한 식각을 수행하여 트랜치 하부에 배치되는 매몰 금속전극층패턴을 형성하는 단계를 포함한다.
다른 예에 따른 블록 코폴리머를 이용한 반도체소자 형성 방법은, 필라 및 트랜치가 교대로 배치되는 기판의 트랜치 내부를 매립 폴리머층으로 채우는 단계와, 필라의 상부면 위에 브러시층패턴을 형성하는 단계와, 브러시층패턴 및 매립 폴리머층 위에 각각 제1 폴리머블록 및 제2 폴리머블록이 배열되도록 하는 단계와, 제1 폴리머블록 및 매립 폴리머층을 제거하여 트랜치를 노출시키는 단계와, 그리고 필라 위의 제1 폴리머블록 및 브러시층패턴을 이온주입장벽층으로 트랜치 측면에서 노출되는 필라의 측면 영역에 이온주입을 수행하는 단계를 포함한다.
본 예에 따르면, 포토리소그라피 공정의 적용 없이 블록 코폴리머를 이용하여 돌출영역과 함몰영역이 교대로 배치되는 층의 돌출영역 위에만 선택적으로 배치되어 돌출영역에 자기 정렬되는 패턴을 형성할 수 있다는 이점이 제공된다.
도 1은 일 예에 따른 블록 코폴리머를 이용한 패턴 형성을 위한 구조를 나타내 보인 도면이다.
도 2 내지 도 19는 일 예에 따른 블록 코폴리머를 이용한 패턴 형성 방법을 설명하기 위해 나타내 보인 도면들이다.
도 20 내지 도 22는 일 예에 따른 블록 코폴리머를 이용한 패턴 형성 방법을 이용하여 반도체소자를 제조하는 하나의 적용 예를 설명하기 위해 나타내 보인 단면도들이다.
도 23은 일 예에 따른 블록 코폴리머를 이용한 패턴 형성 방법을 이용하여 반도체 소자를 제조하는 다른 적용 예를 설명하기 위해 나타내 보인 단면도이다.
현재 집적회로 패턴 형성에 이용되는 포토리소그라피 기술은 노광장치(exposure tool)과 포토레지스트(photoresist)로 구성되며, 이는 대면적에서의 패턴 제작에 효과적일 뿐 아니라 레지스트레이션(registration)과 오버레이(overlay), 그리고 다양한 모양의 기하학적 구조를 만드는데 매우 용이하다. 포토리소그라피 방식은 많은 회의적인 예측에도 불구하고 여전히 높은 잠재력을 가지고 진보되고 있지만, 아래의 식 (1)에 따른 해상도 제한을 가지고 있다.
R=k1 (λ/NA)...............식 (1)
여기서, 패턴 규모(R)은, 빛의 파장(λ)과 개구수(numerical aperture)(NA)의 값에 크게 의존하게 되며, 공정에 관련된 변수인 k1에 비례하게 된다. 따라서 최소규모의 패턴을 전사하기 위해서는 빛의 파장(λ)과 k1값을 줄이거나, 개구부(NA)를 증가시켜야 한다. 이중에서 빛의 파장(λ)을 줄이기 위해 많은 노력을 기울이고 있으며, 현재 반도체 공정에서는 193nm 파장의 포토리소그라피 기술을 사용하여 미세패턴을 제작하고 있다. 이 외에도 40nm 이하의 미세한 패턴을 만들기 위해 전자빔 리소그라피(E-beam lithography)나 EUV(Extreme ultraviolet)에 관한 연구가 진행되고 있으며, 특히 EUV의 경우 13.5nm의 아주 작은 파장을 가지고 있기 때문에 차세대 나노 리소그라피 기술로 각광받고 있다. 그러나 EUV는 상당히 높은 포톤(photon) 에너지에 의해 광학기기의 수명이나 레지스트에 흡수되는 빛의 조절에 어려움을 가지고 있다.
파장이 짧은 노광장치의 개발과 동시에, 나노 규모의 패턴을 만들기 위해 보다 안정하고 낮은 선폭거칠기(LWR; Line Width Roughness)를 가지는 포토레지스트의 개발도 활발하게 진행되고 있다. 예컨대 화학적 증폭 레지스트(CARs; Chemically Amplified Resist)는 산(acid)의 생성을 유도하여 레지스트가 빛에 민감하게 반응할 수 있도록 하였으며, 이를 통해 약 50nm 정도의 패턴 형성을 가능하게 하고 있다. 이와 같은 특성은 소자의 생산 공정을 원활하게 만들어 생산성 향상의 결과를 가져오게 하지만, 50nm 이하의 패턴을 만들 시에 고분자 사슬의 응집이나 산 분자(acid molecule)의 빠른 확산속도에 의해 레지스트 패턴의 CD(Critical Dimension) 조절이나 선단거칠기(LER; Line Edge Roughness)에 심각한 문제를 안고 있다. 또한 강력한 모세관 현상에 의해 현상시에 패턴의 붕괴를 초래하게 된다. 따라서 차세대 반도체 개발을 위해서는 기존의 포토리소그라피 기술이 갖고 있는 문제점을 해결할 수 있는 능력을 가져야 함과 동시에 생산 비용을 절감할 수 있어야 하며, 공정의 단순화를 가져 올 수 있어야 한다. 이와 같은 조건을 만족시킬 수 있는 방법으로 블록 코폴리머 자기조립(self-assembly of block copolymer)이 널리 연구되고 있다.
블록 코폴리머는 화학적으로 서로 다른 분자사슬이 공유결합을 통해 연결된 분자구조로써 사슬간의 비친화성으로 인해 미세상을 형성하게 된다. 이 미세상의 크기는 대략 50nm 이하로 10nm 이하의 분자수준까지 도달 가능성을 가지고 있으며, 규칙적으로 반복되는 나노구조를 넓은 면적에 배열할 수 있는 장점을 가지고 있다. 뿐만 아니라 자기조립 과정을 거치기 때문에 나노구조의 형성이 단순한 공정을 통해 저비용으로 이루어지게 되며, 물질의 화학구조가 현재 사용되는 포토레지스트와 유사하기 때문에 반도체 생산공정에 쉽게 적용될 수 있다. 특히 블록 코폴리머 박막은 적응 비용으로 손쉽게 나노 규모의 패턴을 제작할 수 있는 장점을 가지고 있으며, 상(phase)간에 존재하는 계면의 두께가 수나노 이하로 아주 작기 때문에 선단거칠기(LER) 또는 선폭거칠기(LWR)가 아주 낮은 패턴의 제작을 가능하게 한다.
본 실시예에서는 돌출영역과 함몰영역이 교대로 배치되는 층의 돌출영역 위에만 선택적으로 패턴이 배치되도록 할 수 있는 패턴 형성을 위한 구조 및 패턴 형성 방법을 제시한다. 이와 같이 만들어진 패턴은 마스크층패턴으로 이용될 수 있다. 이 패턴 형성을 위한 구조 및 패턴 형성 방법은, DRAM, SRAM, FLASH, MRAM, PcRAM, ReRAM, FeRAM과 같은 메모리 소자나, 또는 논리 집적회로가 집적된 로직(logic) 소자를 구성하는 패턴들 중 돌출영역과 함몰영역이 교대로 배치되는 층의 돌출영역 상부에 배치되는 패턴을 구현하는데 적용될 수 있다. 본 실시예의 기재에 있어서, 어느 부재의 "상"에 위치하거나 "상부" 또는 "하부"에 위치한다는 기재는 상대적으로 위치 관계를 의미하는 것이지, 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다.
도 1은 일 예에 따른 블록 코폴리머를 이용한 패턴 형성을 위한 구조를 나타내 보인 도면이다. 도 1을 참조하면, 본 예에 따른 구조(100)는 돌출영역(111)과 함몰영역(112)이 제1 방향을 따라 교대로 배치되는 층(layer)(110)을 포함한다. 층(110)은 실리콘 기판과 같은 반도체 기판이거나, 또는 기판 위의 반도체층일 수 있다. 또는 층(110)은 기판 위의 절연층일 수도 있다. 어느 경우이던지 돌출영역(111)과 함몰영역(112)이 교대로 배치되는 토포로지(topology)를 갖는다. 돌출영역(111) 및 함몰영역(112)은 제1 방향과 직교하는 제2 방향을 따라 길게 연장되는 스트라이프 형태를 갖는다. 본 예에서 돌출영역(111)의 폭(W1)과 함몰영역(112)의 폭(W2)은 실질적으로 동일하다. 그러나 다른 예에서 함몰영역(112)의 폭(W2)이 돌출영역(111)의 폭(W1)보다 작을 수도 있다. 함몰영역(112)의 하부에는 물질층(120)이 배치될 수 있다. 일 예에서 물질층(120)은 불순물이 도핑된 폴리실리콘층 또는 금속층일 수 있다. 이와 같은 폴리실리콘층 또는 금속층은 반도체소자의 매몰 전극층(buried electrode layer)으로 사용될 수 있다. 물질층(120)이 요구되지 않는 경우 물질층(120)은 없을 수도 있다.
함몰영역(112) 내부는 매립 폴리머층(130)으로 채워진다. 즉 함몰영역(112) 내의 물질층(120) 위에 매립 폴리머층(130)이 배치된다. 매립 폴리머층(130)의 상부면은 돌출영역(111)의 상부면과 동일한 수평 레벨상에 배치된다. 매립 폴리머층(130)은 상부의 제2 폴리머블록(152)과 상호 반응(interaction)하는 물질로 이루어진다. 일 예에서, 매립 폴리머층(130)은, PMMA(polymethylmethacrylate) 단중합체로 이루어질 수 있다. 돌출영역(111)의 상부면 위에는 브러시층(140)이 배치된다. 브러시층(140)은 상부의 제1 폴리머블록(151)과 상호 반응하는 물질로 이루어진다. 일 예에서 브러시층(140)은 PS(polystyrene)로 이루어질 수 있다. 브러시층(140)은 층(110)과 화학적으로 결합할 수 있는 단말기 성분을 포함할 수 있다. 일 예에서 층(110)이 실리콘으로 이루어진 경우 브러시층(140)은 OH기(-OH)의 단말기를 갖는 PS로 이루어질 수 있다.
브러시층(140) 및 매립 폴리머층(130) 위에는 제1 폴리머블록(151) 및 제2 폴리머블록(152)으로 상분리된 블록 코폴리머층(150)이 배치된다. 제1 폴리머블록(151)은 브러시층(140)에 정렬되어 배열되며, 제2 폴리머블록(152)은 매립 폴리머층(130)에 정렬되어 배열된다. 제1 폴리머블록(151)의 상부면 및 제2 폴리머블록(152)의 상부면은 동일한 수평 레벨상에 배치된다. 이와 같은 구조(100)에서 제2 폴리머블록(152) 및 매립 폴리머층(130)은 제1 폴리머블록(151)에 대해 선택적으로 제거될 수 있으며, 선택적으로 제거된 후에는 돌출영역(110) 위의 브러시층(140) 및 제1 폴리머블록(151)만 남는 패턴 구조를 형성할 수 있다. 돌출영역(110)의 층(110) 상부에 남은 브러시층(140) 및 제1 폴리머블록(151)은 돌출영역(110)의 층(110)의 상부면 및 상부영역을 보호하는 마스크패턴으로 사용될 수 있다.
일 예에서 블록 코폴리머층(150)은, 폴리스티렌-폴리메틸메타크릴레이트(PS-PMMA) (polystyrene-polymethylmethacrylate) 코폴리머이다. 이 경우 브러시층(140) 및 제1 폴리머블록(151)은 PS이고, 매립 폴리머층(140) 및 제2 폴리머블록(152)은 PMMA가 될 수 있다. 다른 예에서 블록 코폴리머층(150)은, 폴리부타디엔-폴리부틸메타크릴레이트 (polybutadiene-polybutylmethacrylate) 코폴리머, 폴리부타디엔-폴리디메틸실록산 (polybutadiene-polydimethylsiloxane) 코폴리머, 폴리부타디엔-폴리메틸메타크릴레이트(polybutadiene-polymethylmethacrylate) 코폴리머, 폴리부타디엔-폴리비닐피리딘 (polybutadiene-polyvinylpyridine) 코폴리머, 폴리부틸아크릴레이트-폴리메틸메타크릴레이트 (polybutylacrylate-polymethylmethacrylate) 코폴리머, 폴리부틸아크릴레이트-폴리비닐피리딘 (polybutylacrylate-polyvinylpyridine) 코폴리머, 폴리이소프렌-폴리비닐피리딘 (polyisoprene-polyvinylpyridine) 코폴리머, 폴리이소프렌-폴리메틸메타크릴레이트(polyisoprene-polymethylmethacrylate) 코폴리머, 폴리헥실아크릴레이트-폴리비닐피리딘 (polyhexylacrylate-polyvinylpyridine) 코폴리머, 폴리이소부틸렌-폴리부틸메타크릴레이트 (polyisobutylene-polybutylmethacrylate) 코폴리머, 폴리이소부틸렌-폴리메틸메타크릴레이트 (polyisobutylene-polymethylmethacrylate) 코폴리머, 폴리이소부틸렌-폴리부틸메타크릴레이트 (polyisobutylene-polybutylmethacrylate) 코폴리머, 폴리이소부틸렌-폴리디메틸실록산 (polyisobutylene-polydimethylsiloxane) 코폴리머, 폴리부틸메타크릴레이트-폴리부틸아크릴레이트 (polybutylmethacrylate-polybutylacrylate) 코폴리머, 폴리에틸에틸렌-폴리메틸메타크릴레이트 (polyethylethylene-polymethylmethacrylate) 코폴리머, 폴리스티렌-폴리부틸메타크릴레이트 (polystyrene-polybutylmethacrylate), 폴리스티렌-폴리부타디엔(polystyrene-polybutadiene) 코폴리머, 폴리스티렌-폴리이소프렌 (polystyrene-polyisoprene) 코폴리머, 폴리스티렌-폴리메틸실록산 (polystyrene-polydimethylsiloxane) 코폴리머, 폴리스티렌-폴리비닐피리딘 (polystyrene-polyvinylpyridine) 코폴리머, 폴리에틸에틸렌-폴리비닐피리딘 (polyethylethylene-polyvinylpyridine), 폴리에틸렌-폴리비닐피리딘(polyethylene-polyvinylpyridine) 코폴리머, 폴리비닐피리딘-폴리메틸메타크릴레이트 (polyvinylpyridine-polymethylmethacrylate) 코폴리머, 폴리에틸렌옥사이드-폴리이소프렌 (polyethyleneoxide-polyisoprene) 코폴리머, 폴리에틸렌옥사이드-폴리부타디엔 polyethyleneoxide-polybutadiene) 코폴리머, 폴리에틸렌옥사이드-폴리스티렌(polyethyleneoxide-polystyrene) 코폴리머, 폴리에틸렌옥사이드-폴리메틸메타크릴레이트 (polyethyleneoxide-polymethylmethacrylate) 코폴리머, 폴리에틸렌옥사이드-폴리디메틸실록산 (polyethyleneoxide-polydimethylsiloxane) 코폴리머, 폴리스티렌-폴리에틸렌옥사이드 (polystyrene-polyethyleneoxide) 코폴리머일 수도 있다.
도 2 내지 도 19는 일 예에 따른 블록 코폴리머를 이용한 패턴 형성 방법을 설명하기 위해 나타내 보인 도면들이다. 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 및 도 19는, 각각 도 2, 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 및 도 18의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다.
도 2 및 도 3을 참조하면, 제1 방향을 따라 교대로 배치되는 돌출영역(111)과 함몰영역(112)을 갖는 층(layer)(110)을 준비한다. 층(110)은 실리콘 기판과 같은 반도체 기판이거나, 또는 기판 위의 반도체층일 수 있다. 또는 층(110)은 기판 위의 절연층일 수도 있다. 어느 경우이던지 층(110)은 돌출영역(111)과 함몰영역(112)이 교대로 배치되는 토포로지(topology)를 갖는다. 돌출영역(111) 및 함몰영역(112)은 제1 방향과 직교하는 제2 방향을 따라 길게 연장되는 스트라이프 형태를 갖는다. 본 예에서 돌출영역(111)의 폭(W1)과 함몰영역(112)의 폭(W2)은 실질적으로 동일하다. 그러나 다른 예에서 함몰영역(112)의 폭(W2)이 돌출영역(111)의 폭(W1)보다 작을 수도 있다.
도 4 및 도 5를 참조하면, 함몰영역(112)의 하부에는 물질층(120)을 형성한다. 일 예에서 물질층(120)은 불순물이 도핑된 폴리실리콘층 또는 금속층으로 형성할 수 있다. 본 예에서는 함몰영역(112) 하부에 물질층(120)을 형성하지만, 이는 단지 하나의 예시로서, 회로소자를 구성하는데 있어서 물질층(120)이 요구되지 않을 경우 물질층(120)의 형성은 생략될 수 있다.
도 6 및 도 7을 참조하면, 전면에 폴리머층(132)을 형성한다. 폴리머층(132)은 함몰영역(112) 내부를 모두 채우면서 돌출영역(111)의 층(110)의 상부면을 덮도록 형성된다. 폴리머층(132)은 스핀 코팅(spin coating), 딥 코팅(deep coating), 스프레이 코팅(spray coating)과 같은 코팅 방법을 사용하여 형성할 수 있다. 예컨대 폴리머를 적절한 유기용매에 용해시킨 다음에 스핀 코팅법을 사용하여 전면에 도포하고, 이어서 적절하게 건조시킴에 따라 폴리머층(132)을 형성할 수 있다. 폴리머층(132)은 후속의 블록 코폴리머의 상분리된 제1 및 제2 코폴리머 블록 중 어느 하나의 코폴리머 블록, 예컨대 제2 코폴리머 블록 물질과 동일한 물질이거나, 적어도 제2 코폴리머 블록 물질과 상호 반응(interaction)할 수 있는 물질로 이루어진다. 일 예로 PS-PMMA 블록 코폴리머를 사용할 경우 폴리머층(132)은 PMMA 단중합체(homo polymer)로 형성할 수 있다.
도 8 및 도 9를 참조하면, 폴리머층(도 6 및 도 7의 132)에 대한 건식식각, 예컨대 에치백(etchback)을 사용하여 매립 폴리머층(130)을 형성한다. 건식식각은 돌출영역(111)에서 층(110)의 상부 표면이 노출되도록 수행된다. 이에 따라 매립 폴리머층(130)의 상부면은 돌출영역(110)에서의 층(110)의 상부 표면과 실질적으로 동일한 수평 레벨상에 배치된다. 일 예에서 건식식각은 산소(O2) 가스를 이용하여 수행할 수 있다. 이 경우 건식식각은 유도성 결합 플라즈마(ICP; Inductively Coupled Plasma) 장비 또는 용량성 결합 플라즈마(CCP; Capacitively Coupled Plasma) 장비에서 수행할 수 있다.
도 10 및 도 11을 참조하면, 돌출영역(111)에서의 층(110)의 상부면 및 매립 폴리머층(130)의 상부면 위에 브러시층(142)을 형성한다. 브러시층(142)은 후속의 블록 코폴리머의 상분리된 제1 및 제2 코폴리머 블록 중 어느 하나, 예컨대 제1 코폴리머 블록 물질과 동일한 물질이거나, 적어도 코폴리머 블록 물질과 상호 반응(interaction)할 수 있는 물질로 이루어진다. 일 예로 PS-PMMA 블록 코폴리머를 사용할 경우 브러시층(142)은 PS로 형성할 수 있다. 또한 브러시층(142)은 돌출영역(111)에서의 층(110)의 상부면과 선택적으로 반응하여 결합할 수 있는 말단기를 갖는다. 일 예로 층(110)이 실리콘으로 이루어질 경우 브러시층(142)은 -OH 말단기를 갖는 PS-OH(hydroxyl-terminated polystyrene)으로 형성할 수 있다. 이에 따라 브러시층(142)은 실리콘 재질로 이루어진 돌출영역(111)에서의 층(110)의 상부면에 결합하는 반면, 매립 폴리머층(130)의 상부면과는 결합하지 않는다. 브러시층(142)은 스핀 코팅(spin coating), 딥 코팅(deep coating), 스프레이 코팅(spray coating)과 같은 코팅 방법을 사용하여 형성할 수 있다. 예컨대 브러시층 물질을 적절한 유기용매에 용해시킨 다음에 스핀 코팅법을 사용하여 전면에 도포하고, 이어서 적절하게 건조시킴에 따라 브러시층(142)을 형성할 수 있다.
도 12 및 도 13을 참조하면, 적절한 유기용매(solvent)를 사용하여 브러시층(도 10 및 도 11의 142)을 선택적으로 제거한다. 돌출영역(111)에서는 브러시층(142)과 층(110)의 상부면이 결합되어 있으므로, 유기용매에 의해 브러시층(142)이 제거되지 않는다. 함몰영역(112)에서는 브러시층(142)과 매립 폴리머층(130)의 상부면이 결합되어 잇지 않으므로, 유기용매에 의해 브러시층(142)이 제거된다. 즉 유기용매에 의해 매립 폴리머층(130) 위의 브러시층(142)이 선택적으로 제거된다. 이에 따라 돌출영역(111)에서의 층(110)의 상부면 위에 배치되고, 매립 폴리머층(130)의 상부면은 노출시키는 브러시층패턴(140)이 형성된다.
도 14 및 도 15를 참조하면, 브러시층패턴(140) 및 매립 폴리머층(130) 위에 블록 코폴리머층(150')을 형성한다. 블록 코폴리머층(150')은, 화학적으로는 다르지만 공유결합되어 있는 두 개의 폴리머 체인들(polymeric chains)로 구성된다. 일 예에서 블록 코폴리머층(150)은 PS와 PMMA의 두 개의 폴리머 종들(polymer species)로 구성되는 폴리스티렌-폴리메틸메타크릴레이트(PS-PMMA) (polystyrene-polymethylmethacrylate) 코폴리머이다. 다른 예에서 블록 코폴리머층(150)은, 폴리부타디엔-폴리부틸메타크릴레이트 (polybutadiene-polybutylmethacrylate) 코폴리머, 폴리부타디엔-폴리디메틸실록산 (polybutadiene-polydimethylsiloxane) 코폴리머, 폴리부타디엔-폴리메틸메타크릴레이트(polybutadiene-polymethylmethacrylate) 코폴리머, 폴리부타디엔-폴리비닐피리딘 (polybutadiene-polyvinylpyridine) 코폴리머, 폴리부틸아크릴레이트-폴리메틸메타크릴레이트 (polybutylacrylate-polymethylmethacrylate) 코폴리머, 폴리부틸아크릴레이트-폴리비닐피리딘 (polybutylacrylate-polyvinylpyridine) 코폴리머, 폴리이소프렌-폴리비닐피리딘 (polyisoprene-polyvinylpyridine) 코폴리머, 폴리이소프렌-폴리메틸메타크릴레이트(polyisoprene-polymethylmethacrylate) 코폴리머, 폴리헥실아크릴레이트-폴리비닐피리딘 (polyhexylacrylate-polyvinylpyridine) 코폴리머, 폴리이소부틸렌-폴리부틸메타크릴레이트 (polyisobutylene-polybutylmethacrylate) 코폴리머, 폴리이소부틸렌-폴리메틸메타크릴레이트 (polyisobutylene-polymethylmethacrylate) 코폴리머, 폴리이소부틸렌-폴리부틸메타크릴레이트 (polyisobutylene-polybutylmethacrylate) 코폴리머, 폴리이소부틸렌-폴리디메틸실록산 (polyisobutylene-polydimethylsiloxane) 코폴리머, 폴리부틸메타크릴레이트-폴리부틸아크릴레이트 (polybutylmethacrylate-polybutylacrylate) 코폴리머, 폴리에틸에틸렌-폴리메틸메타크릴레이트 (polyethylethylene-polymethylmethacrylate) 코폴리머, 폴리스티렌-폴리부틸메타크릴레이트 (polystyrene-polybutylmethacrylate), 폴리스티렌-폴리부타디엔(polystyrene-polybutadiene) 코폴리머, 폴리스티렌-폴리이소프렌 (polystyrene-polyisoprene) 코폴리머, 폴리스티렌-폴리메틸실록산 (polystyrene-polydimethylsiloxane) 코폴리머, 폴리스티렌-폴리비닐피리딘 (polystyrene-polyvinylpyridine) 코폴리머, 폴리에틸에틸렌-폴리비닐피리딘 (polyethylethylene-polyvinylpyridine), 폴리에틸렌-폴리비닐피리딘(polyethylene-polyvinylpyridine) 코폴리머, 폴리비닐피리딘-폴리메틸메타크릴레이트 (polyvinylpyridine-polymethylmethacrylate) 코폴리머, 폴리에틸렌옥사이드-폴리이소프렌 (polyethyleneoxide-polyisoprene) 코폴리머, 폴리에틸렌옥사이드-폴리부타디엔 polyethyleneoxide-polybutadiene) 코폴리머, 폴리에틸렌옥사이드-폴리스티렌(polyethyleneoxide-polystyrene) 코폴리머, 폴리에틸렌옥사이드-폴리메틸메타크릴레이트 (polyethyleneoxide-polymethylmethacrylate) 코폴리머, 폴리에틸렌옥사이드-폴리디메틸실록산 (polyethyleneoxide-polydimethylsiloxane) 코폴리머, 폴리스티렌-폴리에틸렌옥사이드 (polystyrene-polyethyleneoxide) 코폴리머일 수도 있다.
도 16 및 도 17을 참조하면, 소정의 열처리(annealing)를 수행하여 블록 코폴리머(150)를 상분리시킨다. 이에 따라 블록 코폴리머(150)은 제1 폴리머 블록(151) 및 제2 폴리머 블록(152)으로 분리되어 배열된다. 제1 폴리머 블록(151)은 브러시층패턴(140)에 정렬되어 배열된다. 제2 폴리머 블록(152)은 매립 폴리머층(130)에 정렬되어 배열된다. 이에 따라 브러시층패턴(140) 위에 배열되는 제1 폴리머 블록(151)과 매립 폴리머층(130) 위에 배열되는 제2 폴리머 블록(152)이 제1 방향을 따라 교대로 배치된다. 블록 코폴리머(150)가 PS-PMMA 블록 코폴리머이고, 브러시층패턴(140) 및 매립 코폴리머층(130)이 각각 PS 및 PMMA를 포함하는 경우, 제1 폴리머 블록(151) 및 제2 폴리머 블록(152)은 각각 PS 및 PMMA가 된다.
도 18 및 도 19를 참조하면, 상분리가 이루어짐에 따라 제1 폴리머 블록(151) 및 제2 폴리머 블록(152)이 다른 식각비를 갖는 특성을 이용하여 제2 폴리머 블록(도 16 및 도 17의 152) 및 매립 폴리머층(도 16 및 도 17의 130)을 선택적으로 제거한다. 이에 따라 층(110)의 돌출영역(111)에 정렬되는 브러시층패턴(140) 및 제1 폴리머 블록(151)만 남게 된다. 일 예에서 식각은 건식식각방법 또는 습식식각방법을 사용하여 수행할 수 있다. 경우에 따라서 제2 폴리머 블록(도 16 및 도 17의 152) 및 매립 폴리머층(도 16 및 도 17의 130)의 제거를 위한 자외선(UV) 조사를 수행할 수도 있다.
도 20 내지 도 22는 일 예에 따른 블록 코폴리머를 이용한 패턴 형성 방법을 이용하여 반도체소자를 제조하는 하나의 적용 예를 설명하기 위해 나타내 보인 단면도들이다. 본 예에 따르면, 반도체 메모리소자에서 채용되는 매몰 금속전극층패턴을 형성하는 과정에서 블록 코폴리머를 이용하여 식각장벽층패턴을 형성함으로써, 매몰 금속전극층패턴 형성을 위한 식각시 필라의 상부면이 보호되도록 할 수 있다. 구체적으로 도 20에 나타낸 바와 같이, 필라(pillar)(211)와 트랜치(trench)(212)가 제1 방향을 따라 교대로 배치되는 반도체기판(210)의 필라(211) 위에 브러시층패턴(240) 및 제1 폴리머블록(251)으로 이루어지는 식각장벽층패턴(280)을 형성한다. 식각장벽층패턴(280)을 형성하는 방법은, 도 2 내지 도 19를 참조하여 설명한 바와 같이 블록 코폴리머를 이용하여 수행할 수 있다. 이에 따라 일 예에 따르면 브러시층패턴(240) 및 제1 폴리머블록(251)은 PS로 이루어진다. 다음에 도 21에 나타낸 바와 같이, 트랜치(212)가 모두 채워지도록 전면에 금속전극층(310)을 형성한다. 금속전극층(310)은 제1 폴리머 블록(251) 위에도 형성된다. 다음에 도 22에 나타낸 바와 같이, 필라(211) 위의 제1 폴리머블록(251) 및 브러시층패턴(240)을 식각장벽층으로 금속전극층(도 21의 310)에 대한 식각을 수행하여 트랜치(212) 하부에 배치되는 매몰 금속전극층패턴(320)을 형성한다. 매몰 금속전극층패턴(320)을 형성하기 위한 식각 과정에서 제1 폴리머 블록(251) 및 브러시층패턴(240)은 식각장벽층 역할을 수행하며, 이에 따라 필라(211)의 상부면이 식각으로부터 보호될 수 있다.
도 23은 일 예에 따른 블록 코폴리머를 이용한 패턴 형성 방법을 이용하여 반도체 소자를 제조하는 다른 적용 예를 설명하기 위해 나타내 보인 단면도이다. 본 예에 따르면, 매몰 금속전극층패턴(320)을 갖는 반도체 메모리소자에서 활성층으로 사용되는 필라(311)의 측면에 대한 이온주입 공정시 필라(311)의 상부면이 이온주입에 의해 보호될 수 있도록 할 수 있다. 구체적으로 도 24에 나타낸 바와 같이, 필라(pillar)(311)와 트랜치(trench)(312)가 제1 방향을 따라 교대로 배치되는 반도체기판(310)의 트랜치(312) 하부에는 금속전극층패턴(320)을 형성하고, 필라(311) 위에는 브러시층패턴(340) 및 제1 폴리머블록(351)으로 이루어지는 이온주입 장벽층패턴(380)을 형성한다. 이온주입 장벽층패턴(380)을 형성하는 방법은, 도 2 내지 도 19를 참조하여 설명한 바와 같이 블록 코폴리머를 이용하여 수행할 수 있다. 이에 따라 일 예에 따르면 브러시층패턴(340) 및 제1 폴리머블록(351)은 PS로 이루어진다. 다음에 도면에서 화살표(410)로 나타낸 바와 같이 필라(311) 위의 제1 폴리머블록(351) 및 브러시층패턴(340)을 이온주입장벽층으로 트랜치(312) 측면에서 노출되는 필라(311)의 측면 영역에 이온주입을 수행한다. 이 이온주입 과정에서 제1 폴리머 블록(351) 및 브러시층패턴(340)은 이온주입 장벽층 역할을 수행하며, 이에 따라 필라(311)의 상부면이 이온주입으로부터 보호될 수 있다.
상술한 본 출원에 따른 방법 및 구조체들은 집적 회로 칩(integrated circuit chip) 제조에 사용될 수 있다. 결과의 집적 회로 칩은 웨이퍼 형태(raw wafer form)나 베어 다이(bare die) 또는 패키지 형태(package form)으로 제조자에 의해 배포될 수 있다. 칩은 단일 칩 패키지(single chip package)나 멀티칩 패키지 chip package) 형태로 제공될 수 있다. 또한, 하나의 칩은 다른 집적 회로 칩에 집적되거나 별도의 회로 요소(discrete circuit element)에 집적될 수 있다. 하나의 칩은 마더보드(mother board)와 같은 중간 제품(intermediate product)이나 최종 제제품(end product) 형태의 한 부품으로 다른 신호 프로세싱 소자(signal processing device)를 이루도록 집적될 수 있다. 최종 제품은 집적 회로 칩을 포함하는 어떠한 제품일 수 있으며, 장난감이나 저성능 적용 제품(application)으로부터 고성능 컴퓨터 제품일 수 있으며, 표시장치(display)나 키보드(keyboard) 또는 다른 입력 수단(input device) 및 중앙연산장치(central processor)를 포함하는 제품일 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
110...층(layer) 111...돌출영역
112...함몰영역 120...물질층
130...매립 폴리머층 140...브러시층패턴
150...블록 코폴리머 151...제1 폴리머 블록
152...제2 폴리머 블록

Claims (26)

  1. 돌출영역과 함몰영역이 교대로 배치되는 층;
    상기 함몰영역을 채우는 매립 폴리머층;
    상기 돌출영역 상부에 배치되는 브러시층패턴; 및
    상기 브러시층패턴 및 매립 폴리머층 위에서 교대로 배열되는 제1 폴리머블록 및 제2 폴리머블록으로 상분리된 블록 코폴리머층을 포함하는 패턴 형성을 위한 구조.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 층은 반도체층 또는 절연층을 포함하는 패턴 형성을 위한 구조.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 함몰영역의 폭은 상기 돌출영역의 폭보다 같거나 더 적은 패턴 형성을 위한 구조.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 함몰영역 내에서 상기 매립 폴리머층의 하부에 배치되는 물질층을 더 포함하는 패턴 형성을 위한 구조.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 물질층은 금속층을 포함하는 턴 형성을 위한 구조.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 브러시층패턴 및 매립 폴리머층은 각각 상기 제1 폴리머블록 및 제2 폴리머블록과 상호반응하는 물질로 이루어지는 패턴 형성을 위한 구조.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 브러시층패턴 및 제1 폴리머블록은 PS이고, 상기 매립 폴리머층 및 제2 폴리머블록은 PMMA인 패턴 형성을 위한 구조.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 브러시층패턴은, -OH 단말기를 가지면서 상기 제1 폴리머블록과 상호 반응하는 물질로 이루어지는 패턴 형성을 위한 구조.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 매립 폴리머층의 상부면은 상기 돌출영역의 상부면과 동일한 수평 레벨상에 배치되는 패턴 형성을 위한 구조.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 폴리머블록은 상기 브러시층패턴에 정렬되어 배열되고, 상기 제2 폴리머블록은 상기 매립 폴리머층에 정렬되어 배열되는 패턴 형성을 위한 구조.
  11. 돌출영역 및 함몰영역이 교대로 배치되는 층의 함몰영역 내부를 매립 폴리머층으로 채우는 단계;
    상기 돌출영역의 상부면 위에 브러시층패턴을 형성하는 단계;
    상기 브러시층패턴 및 매립 폴리머층 위에 각각 제1 폴리머블록 및 제2 폴리머블록이 배열되도록 하는 단계; 및
    상기 제1 폴리머블록 및 매립 폴리머층을 제거하는 단계를 포함하는 패턴 형성 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 함몰영역의 폭은 상기 돌출영역의 폭보다 같거나 더 적은 패턴 형성 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 층은 반도체층 또는 절연층을 포함하는 패턴 형성 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 함몰영역 내부를 매립 폴리머층으로 채우는 단계는, 상기 함몰영역 내부가 채워지도록 상기 층 위에 매립 폴리머층을 형성한 후, 상기 돌출영역의 상부면이 노출되도록 에치백을 실시하여 수행하는 패턴 형성 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 에치백은 산소 가스를 이용한 건식 방법을 사용하여 수행하는 패턴 형성 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 매립 폴리머층은 상기 제2 폴리머블록과 상호 반응하는 물질층으로 형성하는 패턴 형성 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 브러시층패턴을 형성하는 단계는, 상기 돌출영역 상부면 및 매립 폴리머층 위에 브러시층을 형성한 후, 상기 매립 폴리머층 위의 브러시층을 선택적으로 제거하여 수행하는 패턴 형성 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 돌출영역 상부면 및 매립 폴리머층 위에 브러시층을 형성하는 단계는, 상기 브러시층이 상기 층의 돌출영역 상부면과 선택적으로 결합되도록 수행하는 패턴 형성 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 브러시층은 -OH 단말기를 갖는 폴리머로 형성하는 패턴 형성 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서, 상기 브러시층패턴 및 매립 폴리머층 위에 각각 제1 폴리머블록 및 제2 폴리머블록이 배열되도록 하는 단계는,
    상기 브러시층패턴 및 매립 폴리머층 위에 블록 코폴리머층을 형성하는 단계; 및
    상기 블록 코폴리머층을 상기 제1 폴리머 블록 및 제2 폴리머블록으로 상분리하는 단계를 포함하는 패턴 형성 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 블록 코폴리머층은 PS-PMMA로 형성하는 패턴 형성 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 브러시층패턴 및 제1 폴리머블록은 PS이고, 상기 매립 폴리머층 및 제2 폴리머블록은 PMMA인 패턴 형성 방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 함몰영역 내부를 매립 폴리머층으로 채우기 전에 상기 함몰영역 하부에 물질층을 형성하는 단계를 더 포함하는 패턴 형성 방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 물질층은 금속층을 포함하는 패턴 형성 방법.
  25. 필라 및 트랜치가 교대로 배치되는 기판의 트랜치 내부를 매립 폴리머층으로 채우는 단계;
    상기 필라의 상부면 위에 브러시층패턴을 형성하는 단계;
    상기 브러시층패턴 및 매립 폴리머층 위에 각각 제1 폴리머블록 및 제2 폴리머블록이 배열되도록 하는 단계;
    상기 제1 폴리머블록 및 매립 폴리머층을 제거하여 상기 트랜치를 노출시키는 단계;
    상기 트랜치가 채워지도록 전면에 금속전극층을 형성하는 단계; 및
    상기 필라 위의 제1 폴리머블록 및 브러시층패턴을 식각장벽층으로 상기 금속전극층에 대한 식각을 수행하여 상기 트랜치 하부에 배치되는 매몰 금속전극층패턴을 형성하는 단계를 포함하는 반도체소자 형성 방법.
  26. 필라 및 트랜치가 교대로 배치되는 기판의 트랜치 내부를 매립 폴리머층으로 채우는 단계;
    상기 필라의 상부면 위에 브러시층패턴을 형성하는 단계;
    상기 브러시층패턴 및 매립 폴리머층 위에 각각 제1 폴리머블록 및 제2 폴리머블록이 배열되도록 하는 단계;
    상기 제1 폴리머블록 및 매립 폴리머층을 제거하여 상기 트랜치를 노출시키는 단계; 및
    상기 필라 위의 제1 폴리머블록 및 브러시층패턴을 이온주입장벽층으로 상기 트랜치 측면에서 노출되는 필라의 측면 영역에 이온주입을 수행하는 단계를 포함하는 반도체소자 형성 방법.
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