KR20190020772A - 상호 양자 로직(rql) 직렬 데이터 수신기 시스템 - Google Patents

상호 양자 로직(rql) 직렬 데이터 수신기 시스템 Download PDF

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Abstract

일 실시예는 상호 양자 로직(RQL) 수신기 시스템을 설명한다. RQL 시스템은, 직렬 데이터 송신기로부터 제공된 직렬 입력 데이터 스트림을 RQL 데이터 스트림으로 변환하도록 구성된다. RQL 수신기 시스템은, RQL 클록 신호의 주어진 하나의 샘플링 윈도우 내의 직렬 입력 데이터 스트림의 디지털 값의 트랜지션에 대응하는 트랜지션 샘플을 결정하기 위해 RQL 클록 신호의 각각의 샘플링 윈도우에 걸쳐 복수의 샘플들을 통해 직렬 입력 데이터 스트림을 오버샘플링하도록 구성된 샘플링 제어기를 포함한다. RQL 수신기 시스템은, RQL 클록 신호의 각각의 샘플링 윈도우 내의 트랜지션 샘플에 후속하는 미리 결정된 수의 샘플들인 캡처 샘플을 통해 직렬 입력 데이터 스트림의 디지털 값을 캡처하도록 추가로 구성될 수 있다.

Description

상호 양자 로직(RQL) 직렬 데이터 수신기 시스템
본 출원은, 2016년 7월 22일자로 출원된 미국 특허 출원 제15/217003호로부터의 우선권을 주장하며, 그 출원은 그 전체가 본 명세서에 포함된다.
본 개시내용은 일반적으로, 양자 및 고전 디지털 초전도 회로들에 관한 것으로, 상세하게는 RQL 직렬 데이터 수신기 시스템에 관한 것이다.
초전도 디지털 기술은 전례없는 고속, 낮은 전력 소모, 및 낮은 동작 온도로부터 이득을 얻는 컴퓨팅 및/또는 통신 리소스들을 제공한다. 초전도 디지털 기술은 CMOS 기술에 대한 대안으로서 개발되었고, 통상적으로, 초전도 조셉슨 접합들을 이용하는 초전도체 기반 단일 플럭스 양자 초전도 회로를 포함하며, 20Gb/s(기가비트/초) 또는 그 초과의 통상적인 데이터 레이트에서 능동 디바이스 당 1nW(나노와트) 미만의 통상적인 전력 손실(power dissipation)을 나타낼 수 있고, 약 4켈빈(Kelvin)의 온도들에서 동작할 수 있다.
상보성 금속-산화물 반도체(CMOS) 환경의 회로들 사이에서의 데이터 전달은 고속 직렬 데이터 전달을 통해 빈번하게 구현된다. 그러한 고속 직렬 데이터 전달에서, 클록 및 데이터는 종종 인코딩 방식을 통해 단일 라인 상에 임베딩(embed)될 수 있다. 따라서, 이를테면, 클록 신호가 단일 라인으로부터 복원되게 허용하는 위상-고정 루프(PLL)를 통해 데이터가 샘플링될 수 있다. 그러나, PLL들은 상호 양자 로직(RQL)과 같은 초전도 기술에 존재하지 않으며, CMOS 데이터 전달 기법들은 전력 관점으로부터 도전도 구현들의 차가운(cold) 환경에서 동작하기에 적합하지 않다.
일 예는 상호 양자 로직(RQL) 수신기 시스템을 설명한다. RQL 시스템은, 직렬 데이터 송신기로부터 제공된 직렬 입력 데이터 스트림을 RQL 데이터 스트림으로 변환하도록 구성된다. RQL 수신기 시스템은, RQL 클록 신호의 주어진 하나의 샘플링 윈도우 내의 직렬 입력 데이터 스트림의 디지털 값의 트랜지션(transition)에 대응하는 트랜지션 샘플을 결정하기 위해 RQL 클록 신호의 각각의 샘플링 윈도우에 걸쳐 복수의 샘플들을 통해 직렬 입력 데이터 스트림을 오버샘플링하도록 구성된 샘플링 제어기를 포함한다. RQL 수신기 시스템은, RQL 클록 신호의 각각의 샘플링 윈도우 내의 트랜지션 샘플에 후속하는 미리 결정된 수의 샘플들인 캡처 샘플을 통해 직렬 입력 데이터 스트림의 디지털 값을 캡처하도록 추가로 구성될 수 있다.
다른 예는 직렬 입력 데이터 스트림으로부터 데이터를 캡처하기 위한 방법을 포함한다. 방법은, 제1 주파수에서 직렬 데이터 송신기로부터 RQL 수신기 시스템의 입력에서 직렬 입력 데이터 스트림을 수신하는 단계를 포함한다. 방법은 또한, 복수의 샘플들을 생성하기 위해 제1 주파수의 2배인 제2 주파수를 갖는 RQL 클록 신호를 통해 직렬 입력 데이터 스트림을 샘플링하는 단계를 포함한다. 방법은 또한, RQL 클록 신호의 주어진 샘플링 윈도우 내의 복수의 샘플들 중 트랜지션 샘플에서 직렬 입력 데이터 스트림의 디지털 값의 트랜지션을 검출하는 단계를 포함한다. 방법은, RQL 클록 신호의 각각의 샘플링 윈도우 내의 복수의 샘플들 중 캡처 샘플을 통해 직렬 입력 데이터 스트림의 디지털 값을 캡처하는 단계를 더 포함한다. 캡처 샘플은 RQL 클록 신호의 각각의 샘플링 윈도우 내의 트랜지션 샘플에 후속하는 미리 결정된 수의 샘플들일 수 있다.
다른 예는, 직렬 데이터 송신기로부터 제공된 직렬 입력 데이터 스트림을 RQL 데이터 스트림으로 변환하도록 구성된 RQL 수신기 시스템을 설명한다. RQL 수신기 시스템은 샘플링 제어기를 포함한다. 샘플링 제어기는, RQL 클록 신호의 각각의 샘플링 윈도우에 걸쳐 획득된 직렬 입력 데이터 스트림의 복수의 샘플들을 저장하도록 구성된 샘플링 버퍼를 포함한다. 샘플링 제어기는 또한, RQL 클록 신호의 주어진 하나의 샘플링 윈도우 내의 직렬 입력 데이터 스트림의 디지털 값의 트랜지션에 대응하여, 샘플링 버퍼에 저장된 복수의 샘플들 중 트랜지션 샘플을 결정하도록 구성된 에지 검출기를 포함한다. 샘플링 제어기는 또한, 샘플링 버퍼에 저장된 복수의 샘플들 중 트랜지션 샘플에 후속하는 미리 결정된 수의 샘플들인 복수의 샘플들 중 캡처 샘플을 통해 직렬 입력 데이터 스트림의 디지털 값을 캡처하도록 구성된 데이터 캡처 컴포넌트를 포함한다. 샘플링 제어기는, 직렬 입력 데이터 스트림의 디지털 값의 트랜지션이 발생하는 RQL 클록 신호의 각각의 샘플링 윈도우에서 트랜지션 샘플의 위치를 모니터링하고, 그리고 데이터 버퍼에 저장된 복수의 샘플들에 대한 트랜지션 샘플의 위치의 변화에 응답하여, 데이터 캡처 컴포넌트를 통해 RQL 클록 신호의 각각의 샘플링 윈도우 내의 캡처 샘플의 위치를 변경시키도록 구성된 적분기 시스템(integrator system)을 더 포함한다.
도 1은 데이터 캡처 시스템의 일 예를 예시한다.
도 2는 타이밍 다이어그램의 일 예를 예시한다.
도 3은 RQL 직렬 데이터 수신기 내의 샘플링 제어기의 일 예를 예시한다.
도 4는 타이밍 다이어그램의 다른 예를 예시한다.
도 5는 타이밍 다이어그램의 또 다른 예를 예시한다.
도 6은 DC 출력 전류를 생성하기 위한 방법의 일 예를 예시한다.
본 개시내용은 일반적으로, 양자 및 고전 디지털 초전도 회로들에 관한 것으로, 상세하게는 상호 양자 로직(RQL) 직렬 데이터 수신기 시스템에 관한 것이다. RQL 직렬 데이터 수신기는, 이를테면 직렬 데이터 송신기로부터 (예를 들어, CMOS 회로를 통해) 직렬 입력 데이터 스트림을 수신하도록 구성될 수 있다. RQL 직렬 데이터 수신기 시스템은, 이를테면, 동위상 컴포넌트 및 직교위상 컴포넌트를 포함하는 직교 클록 신호로서 구성된 RQL 클록 신호를 통해 직렬 입력 데이터 스트림을 오버샘플링하도록 구성된 샘플링 제어기를 포함한다. 따라서, RQL 직렬 데이터 수신기 시스템은, 직렬 입력 데이터 스트림의 단일 비트에 대응하여 RQL 클록 신호의 각각의 샘플링 윈도우에서 8개의 샘플들의 세트를 제공하기 위해 RQL 클록 신호의 2개의 주기들의 각각의 피크(예를 들어, 양의 피크) 및 각각의 골(trough)(예를 들어, 음의 피크)에서 직렬 입력 데이터 스트림을 샘플링할 수 있다. 샘플링 제어기는 직렬 입력 데이터 스트림의 샘플들을 저장하기 위한 샘플 버퍼를 포함할 수 있다.
샘플링 제어기는 또한, 주어진 RQL 클록 신호에 대한 직렬 입력 데이터 스트림의 디지털 값의 트랜지션을 검출하기 위해 RQL 클록 신호의 각각의 샘플링 윈도우에 대해 샘플 버퍼에 저장된 샘플들을 분석하도록 구성된 에지 검출기를 포함할 수 있다. 디지털 값의 트랜지션이 트랜지션 샘플에서 발생하는 것을 검출하는 것에 응답하여, 샘플링 제어기는, 직렬 입력 데이터 스트림의 디지털 값을 캡처하기 위해 트랜지션 샘플에 후속하는 미리 결정된 수의 샘플들(예를 들어, RQL 클록 신호의 주어진 샘플링 윈도우에 대한 총 수의 샘플들의 절반)인 캡처 샘플을 결정하도록 구성될 수 있다. 따라서, 샘플링 제어기는 직렬 입력 데이터 스트림의 실질적으로 안정된 부분에서 (예를 들어, 잠재적인 디지털 값 트랜지션들 사이에서) 디지털 값을 캡처할 수 있다. 부가적으로, 샘플링 제어기는 또한, 직렬 데이터 송신기와 연관된 클록에 대한 RQL 클록 신호의 클록 드리프트를 결정하고 그리고 디지털 값의 트랜지션의 변화들과 연관된 잡음 및 지터를 필터링하도록 구성된 적분기 시스템을 포함할 수 있다. 예를 들어, 적분기 시스템은, RQL 클록 신호의 샘플링 윈도우의 복수의 샘플들에 대한 트랜지션 샘플의 위치의 변화를 결정할 수 있고, 위치의 변화에 기초하여 하나 또는 그 초과의 카운터들을 증분/감분시킬 수 있다. 카운트 값이 미리 결정된 임계치로 증가/감소하면, 적분기 시스템은, 직렬 입력 데이터 스트림의 주파수에 대한 RQL 클록 신호의 주파수의 드리프트를 반영하기 위해 RQL 클록 신호의 각각의 샘플링 윈도우에서 캡처 샘플을 변경시킬 수 있다.
도 1은 데이터 캡처 시스템(10)의 일 예를 예시한다. 데이터 캡처 시스템(10)은 다양한 고전 디지털 및 초전도 디지털 회로 애플리케이션들에 대응할 수 있다. 도 1의 예에서, 상보성 금속-산화물 반도체(CMOS) 회로(12)는 직렬 입력 데이터 스트림(SRLIN)을 직렬 데이터 송신기(14)로부터 상호 양자 로직(RQL) 회로(16)에 제공하는 것으로 시연된다. 직렬 입력 데이터 스트림(SRLIN)은, 이를테면 로컬 오실레이터(도시되지 않음)를 통해 생성된 클록 신호(CLKCM)에 기초하는 주파수를 갖는 디지털 신호일 수 있다. 도 1의 예에서, RQL 회로(16)는, RQL 클록 신호(CLKRQL)에 기초하여 직렬 입력 데이터 스트림(SRLIN)의 데이터 캡처를 구현하고, 그에 따라 직렬 입력 데이터 스트림(SRLIN)의 직렬로 제공된 디지털 값들을 캡처하도록 구성된 직렬 데이터 수신기(18)를 포함한다. 일 예로서, RQL 클록 신호(CLKRQL)는 클록 신호(CLKCM)의 주파수(예를 들어, 데이터 레이트)의 대략 2배인 주파수를 가질 수 있다. 따라서, 직렬 데이터 수신기(18)는, 오버샘플링에 기초하여 RQL 클록 신호(CLKRQL)의 각각의 샘플링 윈도우에서 직렬 입력 데이터 스트림(SRLIN)의 단일 비트를 캡처하도록 구성될 수 있다.
직렬 데이터 수신기(18)는, 직렬 입력 데이터 스트림(SRLIN)의 디지털 값의 (예를 들어, 로직-0 비트로부터 로직-1 비트로의 또는 로직-1 비트로부터 로직-0 비트로의) 트랜지션들을 결정하기 위해 RQL 클록 신호(CLKRQL)에 기초하여 직렬 입력 데이터 스트림(SRLIN)을 오버샘플링하고 그리고 디지털 값의 트랜지션들에 기초하여 직렬 입력 데이터 스트림(SRLIN)의 데이터를 캡처하도록 구성된 샘플링 제어기(20)를 포함한다. 일 예로서, RQL 클록 신호(CLKRQL)는, 동위상 컴포넌트 및 동위상 컴포넌트와 90° 위상차(out-of-phase)인 직교위상 컴포넌트를 포함하는 직교 클록 신호일 수 있다. 따라서, 샘플링 제어기(20)는, RQL 클록 신호의 각각의 샘플링 윈도우에서 8개의 샘플들의 세트를 제공하기 위해 RQL 클록 신호(CLKRQL)의 2-주기 샘플링 윈도우의 각각의 피크(예를 들어, 양의 피크) 및 각각의 골(예를 들어, 음의 피크)에서 직렬 입력 데이터 스트림(SRLIN)을 샘플링할 수 있다. 따라서, 샘플링 제어기(20)는, 디지털 값의 트랜지션의 존재를 결정하기 위해 8개의 샘플들을 분석할 수 있고, 디지털 값의 트랜지션의 위치에 대응하는 트랜지션 샘플을 결정하는 것에 응답하여, 실질적으로 반복가능한 방식으로 디지털 값(예를 들어, 디지털 비트)의 캡처에 대응하는 캡처 샘플을 RQL 클록 신호(CLKRQL)의 각각의 샘플링 윈도우에서 지정할 수 있다.
도 2는 타이밍 다이어그램(50)의 일 예를 예시한다. 타이밍 다이어그램(50)은 범례(legend)(52)에 의해 표시된 바와 같이, RQL 클록 신호(CLKRQL)의 동위상 컴포넌트(CLKI) 및 직교위상 컴포넌트(CLKQ)를 시간의 함수로서 시연한다. 동위상 컴포넌트(CLKI) 및 직교위상 컴포넌트(CLKQ) 각각은 제로를 중심으로 하는 크기들을 갖는 정현파 신호들로서 시연된다. 도 2의 예에서 동위상 컴포넌트(CLKI) 및 직교위상 컴포넌트(CLKQ)는, 도 1의 예에서 직렬 데이터 수신기(18)에 의해 수신되는 RQL 클록 신호(CLKRQL)에 집합적으로 대응할 수 있다. 따라서, 도 2의 예의 다음의 설명에서 도 1의 예에 대해 참조가 행해질 것이다.
타이밍 다이어그램(50)은 RQL 클록 신호(CLKRQL)의 단일 샘플링 윈도우를 시연한다. 본 명세서에 설명되는 바와 같이, RQL 클록 신호(CLKRQL)에 대한 용어 "샘플링 윈도우"는, 직렬 입력 데이터 스트림(SRLIN)의 데이터(예를 들어, 디지털 값)의 단일 비트를 캡처하는 것에 대응하는 RQL 클록 신호(CLKRQL)의 지속기간을 설명한다. 도 2의 예에서, 클록 신호(CLKRQL)의 단일 샘플링 윈도우는 동위상 및 직교위상 컴포넌트들(CLKI 및 CLKQ) 각각의 2개의 주기들을 포함한다. 그러나, 샘플링 윈도우가 2개의 주기들로 제한되는 것이 아니라, 대신 단일 주기, 2개 초과의 주기들, 또는 단일 주기의 일부를 포함하는 증분일 수 있다는 것이 이해될 것이다. 따라서, RQL 클록 신호(CLKRQL의 샘플링 윈도우는, 샘플링 제어기(20)가 직렬 입력 데이터 스트림(SRLIN)을 샘플링하는 복수의 샘플 시간들을 정의한다.
제1 시간(t0)에서, 동위상 컴포넌트(CLKI)의 제1 음의 피크(예를 들어, 골)는 직렬 입력 데이터 스트림(SRLIN)의 제1 연속 샘플링 시간, 및 그에 따른, 직렬 입력 데이터 스트림(SRLIN)의 제1 샘플이 샘플링 윈도우에서 캡처되는 시간에 대응하여 발생한다. 제2 시간(t1)에서, 직교위상 컴포넌트(CLKQ)의 제1 음의 피크는 직렬 입력 데이터 스트림(SRLIN)의 제2 연속 샘플링 시간에 대응하여, 시간(t0)에 후속하여 90°에서 발생한다. 제3 시간(t2)에서, 동위상 컴포넌트(CLKI)의 제1 양의 피크는 직렬 입력 데이터 스트림(SRLIN)의 제3 연속 샘플링 시간에 대응하여, 시간(t1)에 후속하여 90°에서 발생한다. 제4 시간(t3)에서, 직교위상 컴포넌트(CLKQ)의 제1 양의 피크는 직렬 입력 데이터 스트림(SRLIN)의 제4 연속 샘플링 시간에 대응하여, 시간(t2)에 후속하여 90°에서 발생한다. 따라서, 시간들(t0 내지 t3)은 동위상 및 직교위상 컴포넌트들(CLKI 및 CLKQ) 각각의 제1 주기를 통한 샘플링 시간들, 및 그에 따른 RQL 클록 신호(CLKRQL)의 샘플링 윈도우의 제1 절반에 대응한다.
제5 시간(t4)에서, 동위상 컴포넌트(CLKI)의 제2 음의 피크는 직렬 입력 데이터 스트림(SRLIN)의 제5 연속 샘플링 시간에 대응하여, 시간(t3)에 후속하여 90°에서 발생한다. 제6 시간(t5)에서, 직교위상 컴포넌트(CLKQ)의 제2 음의 피크는 직렬 입력 데이터 스트림(SRLIN)의 제6 연속 샘플링 시간에 대응하여, 시간(t4)에 후속하여 90°에서 발생한다. 제7 시간(t6)에서, 동위상 컴포넌트(CLKI)의 제2 양의 피크는 직렬 입력 데이터 스트림(SRLIN)의 제7 연속 샘플링 시간에 대응하여, 시간(t5)에 후속하여 90°에서 발생한다. 제8 시간(t7)에서, 직교위상 컴포넌트(CLKQ)의 제2 양의 피크는 직렬 입력 데이터 스트림(SRLIN)의 제8 연속 샘플링 시간에 대응하여, 시간(t6)에 후속하여 90°에서 발생한다. 따라서, 시간들(t4 내지 t7)은 동위상 및 직교위상 컴포넌트들(CLKI 및 CLKQ) 각각의 제2 주기를 통한 샘플링 시간들, 및 그에 따른 RQL 클록 신호(CLKRQL)의 샘플링 윈도우의 제2 절반에 대응한다. 따라서, 동위상 및 직교위상 컴포넌트들(CLKI 및 CLKQ)의 2개의 주기들을 포함하는 샘플링 윈도우는 직렬 입력 데이터 스트림(SRLIN)의 8x 오버샘플링을 정의한다. 이전에 설명된 바와 같이, 샘플링 윈도우는 클록 신호(CLKRQL)의 2개의 주기들로 제한되지 않고, 따라서 8x 오버샘플링으로 제한되는 것이 아니라, 대신, 이를테면 원하는 샘플링 속도 및/또는 간섭(심볼간 간섭(ISI) 사이의 트레이드오프에 의존하여 8x 초과 또는 미만의 오버샘플링을 제공할 수 있다.
도 3은 RQL 직렬 데이터 수신기 내의 샘플링 제어기(100)의 일 예를 예시한다. 샘플링 제어기(100)는 RQL 직렬 데이터 수신기(18) 내의 샘플링 제어기(20)에 대응할 수 있다. 따라서, 샘플링 제어기(100)는, 이를테면 도 2의 예의 동위상 컴포넌트(CLKI) 및 직교위상 컴포넌트(CLKQ)를 포함하는 RQL 클록 신호(CLKRQL)에 기초하여 직렬 입력 데이터 스트림(SRLIN)을 샘플링할 수 있다. 따라서, 도 3의 예의 다음의 설명에서 도 1 및 도 2의 예에 대해 참조가 행해질 것이다.
샘플링 제어기(100)는, RQL 클록 신호(CLKRQL)의 적어도 하나의 샘플링 윈도우에 대응하는 직렬 입력 데이터 스트림(SRLIN)의 복수의 샘플들을 저장하도록 구성된 샘플 버퍼(102)를 포함한다. 따라서, 샘플 버퍼(102)는, 실시간으로 업데이트되는 직렬 입력 데이터 스트림(SRLIN)의 복수의 샘플들의 실시간 히스토그램을 유지할 수 있다. 샘플링 제어기(100)는 또한, 주어진 하나의 샘플링 윈도우에서 직렬 입력 데이터 스트림(SRLIN)의 디지털 값의 트랜지션을 검출하기 위해 그 주어진 하나의 샘플링 윈도우에 대해 샘플 버퍼(102)에 저장된 복수의 샘플들을 분석하도록 구성된 에지 검출기(104)를 포함한다. 일 예로서, 에지 검출기(104)는, 샘플링 윈도우들 각각에서 복수의 샘플들의 시퀀스 내의 샘플들의 진폭을 실질적으로 계속 비교하여, 진폭들 사이의 차이가 미리 결정된 임계치보다 큰지를 결정하며, 따라서, 직렬 입력 데이터 스트림(SRLIN)의 로직-상태 트랜지션을 표시할 수 있다.
주어진 샘플링 윈도우의 샘플들의 세트가 트랜지션 샘플(예를 들어, 도 2의 예에서 시간들(t0 내지 t7)에 대응하는 샘플들 중 주어진 샘플)에서 디지털 값의 트랜지션을 포함한다고 결정할 시에, 데이터 캡처 컴포넌트(106)는 캡처된 직렬 입력 데이터 스트림(SRLIN)의 디지털 값, 및 그에 따라 디지털 비트에 대응하는 것으로 캡처 샘플을 지정할 수 있다. 캡처 샘플은, 트랜지션이 각각의 샘플링 윈도우 또는 이전의 샘플링 윈도우에서 발생했던 트랜지션 샘플로부터 시간 상 후속인 (예를 들어, 데이터 캡처 컴포넌트(106)에 샘플 값으로서 저장된) 미리 결정된 수의 샘플들인 샘플일 수 있다. 트랜지션 샘플과 캡처 샘플을 분리시키는 미리 결정된 수의 샘플들은, 주어진 샘플 윈도우 내의 샘플들의 수의 절반에 공칭적으로 대응할 수 있으며, 따라서 도 2의 예에서 정의된 샘플링 윈도우의 예에서는 4개의 샘플들에 대응할 수 있다. 예를 들어, 트랜지션 샘플에 대응하는 (예를 들어, 도 2의 예에서 정의된 샘플링 윈도우의 시간(t1)에서의) 주어진 8개 샘플의 샘플링 윈도우의 제2 연속 샘플의 에지 검출기(104)에 의한 결정 시에, 데이터 캡처 컴포넌트(106)는 (예를 들어, 도 2의 예에서 정의된 샘플링 윈도우의 시간(t5)에서의) 샘플링 윈도우의 제6 연속 샘플을 캡처 샘플로서 정의할 수 있다. 따라서, 본 명세서에서 더 상세히 설명되는 바와 같이, 이를테면, 트랜지션 비트의 위치가 샘플링 윈도우 내의 다른 샘플들에 대해 즉시 또는 미리 결정된 양의 시간에 걸쳐 변한다고 에지 검출기(104)가 결정할 때까지, 직렬 입력 데이터 스트림(SRLIN)이 디지털 값 트랜지션을 포함하는지 여부에 관계없이, 캡처 샘플은 각각의 후속 샘플링 윈도우에 대해 직렬 입력 데이터 스트림(SRLIN)의 디지털 값을 캡처하기 위한 샘플에 대응할 수 있다. 따라서, 캡처 샘플에서 직렬 입력 데이터 스트림(SRLIN)의 디지털 값에 대응하는 디지털 비트는 연속적인 샘플링 윈도우들 각각과 연관된 데이터로서 캡처될 수 있다.
다른 예로서, 데이터 캡처 컴포넌트(106)는 복수의 캡처 샘플들을 정의하도록, 이를테면 수신된 직렬 입력 데이터 스트림(SRLIN)에서 발생할 수 있는 고주파수 잡음, 랜덤 에러들, 및/또는 듀티-사이클 이슈들을 실질적으로 완화시키도록 구성될 수 있다. 일 예로서, 데이터 캡처 컴포넌트(106)는, 제1 캡처 샘플(예를 들어, 트랜지션 샘플 앞의 4개의 샘플들)을 정의할 수 있으며, 캡처된 디지털 값이 복수의 캡처 샘플들 각각에 대해 일치하는지 또는 대부분인지를 결정하기 위해 제1 캡처 샘플에 인접한 하나 또는 그 초과의 부가적인 캡처 샘플들을 정의할 수 있다. 예를 들어, 데이터 캡처 컴포넌트(106)는 제1 캡처 샘플을 정의할 수 있으며, 제1 캡처 샘플에 시간 상 인접하는 2개의 샘플들(예를 들어, 각각, 트랜지션 샘플 앞의 3개 및 5개의 샘플들)에 대응하는 제2 및 제3 캡처 샘플을 정의할 수 있다. 따라서, 일 예로서, 데이터 캡처 컴포넌트(106)는 제1, 제2, 및 제3 캡처 샘플들 각각에서 캡처된 디지털 값들에 기초하여 샘플링 윈도우에 대한 캡처된 디지털 값을 결정하기 위한 선출(voting) 알고리즘을 구현할 수 있다. 따라서, 직렬 입력 데이터 스트림(SRLIN)의 디지털 값은, 각각의 샘플링 윈도우 내의 복수의 캡처 샘플들 각각의 디지털 값을 평가함으로써 고주파수 잡음, 랜덤 에러들, 및/또는 듀티-사이클 이슈들을 실질적으로 완화시키는 방식으로 각각의 샘플링 윈도우에서 캡처될 수 있다.
도 4는 타이밍 다이어그램(150)의 다른 예를 예시한다. 타이밍 다이어그램(150)은 시간에 걸쳐 RQL 클록 신호(CLKRQL) 및 직렬 입력 데이터 스트림(SRLIN)을 시연한다. 특히, 타이밍 다이어그램(150)은 RQL 클록 신호(CLKRQL)의 제1 샘플링 윈도우(152), 제2 샘플링 윈도우(154), 제3 샘플링 윈도우(156), 및 제4 샘플링 윈도우(158)를 시연한다. RQL 클록 신호(CLKRQL)는, 도 2의 예에서 시연된 것과 유사하게 정현파 신호들로서 시연된 동위상 컴포넌트 및 직교위상 컴포넌트를 포함하는 것으로 시연된다. 타이밍 다이어그램(150)은 샘플링 제어기(100)의 동작에 대응할 수 있다. 따라서, 도 4의 예의 다음의 설명에서 도 1 내지 도 3의 예들에 대해 참조가 행해질 것이다.
타이밍 다이어그램(150)은, RQL 클록 신호의 각각의 샘플링 윈도우에서 8개의 샘플들의 세트를 제공하기 위해 RQL 클록 신호(CLKRQL)의 2-주기 샘플링 윈도우의 각각의 피크(예를 들어, 양의 피크) 및 각각의 골(예를 들어, 음의 피크)에서 직렬 입력 데이터 스트림(SRLIN)을 샘플링하는 것을 시연한다. 따라서, 샘플링 윈도우들(152, 154, 156, 및 158) 각각에서, 타이밍 다이어그램(150)은 도 2의 예에서 시연된 것과 유사하게 샘플링 시간들을 시간들(t0 내지 t7)로서 시연한다. 도 4의 예에서, 직렬 입력 데이터 스트림(SRLIN)의 샘플들은, 임계치(160) 위 또는 아래에 있는 디지털 진폭들을 갖는 것으로서 별개의 샘플들을 시연하는 "SMPL"로서 제공된다. 따라서, 샘플들(SMPL)은 주어진 샘플 시간의 직렬 입력 데이터 스트림(SRLIN)의 로직-하이(logic-high) 또는 로직-로우(logic-low) 이진 상태를 표시한다. 이전에 설명된 바와 같이, 샘플링 윈도우들(152, 154, 156, 및 158) 중 하나 또는 그 초과에 대한 샘플들(SMPL)은 샘플 버퍼(102)에 저장될 수 있다.
이전에 설명된 바와 같이, 에지 검출기(104)는, 직렬 입력 데이터 스트림(SRLIN)의 디지털 값의 트랜지션의 존재를 결정하기 위해 샘플링 윈도우들(152, 154, 156, 및 158) 중 주어진 하나에 대한 샘플들(SMPL)을 분석하도록 구성될 수 있다. 제1 샘플링 윈도우(152)에서, 직렬 입력 데이터 스트림(SRLIN)의 디지털 값은 시간(t0 및 t1) 사이에서 로직-하이로부터 로직-로우로 스위칭한다. 에지 검출기(104)에 의한 제1 샘플링 윈도우(152)에서의 직렬 입력 데이터 스트림(SRLIN)의 샘플들(SMPL)의 분석에 응답하여, 에지 검출기(104)는, 시간(t1)의 제2 연속 샘플이 도 4의 예에서 "EDGE"로서 시연된 디지털 값의 트랜지션의 위치, 및 그에 따른 트랜지션 샘플에 대응한다고 결정할 수 있다. 일 예로서, 에지 검출기(102)는, 제1 연속 샘플 및 제2 연속 샘플의 진폭이 미리 결정된 임계치보다 큰 차이를 갖고 그리고/또는 임계치(160)에 대해 반대 극성을 갖는다는 것을 식별할 수 있다. 응답으로, 데이터 캡처 컴포넌트(106)는, 도 4의 예에서 "CPTR"로서 시연된 캡처 샘플에 대응하도록 시간(t5)의 제6 연속 샘플(예를 들어, 트랜지션 샘플에 후속하는 4개의 샘플들)을 지정할 수 있다. 따라서, 데이터 캡처 컴포넌트(106)는, 시간(t5)의 제6 연속 샘플의 디지털 값에 기초하여 제1 샘플링 윈도우(152)에 대한 직렬 입력 데이터 스트림(SRLIN)의 디지털 값으로서 로직-0를 캡처한다.
제2 샘플링 윈도우(154)에서, 직렬 입력 데이터 스트림(SRLIN)의 디지털 값은 제2 샘플링 윈도우(154) 전반에 걸쳐 로직-로우로 유지된다. 에지 검출기(104)에 의한 제2 샘플링 윈도우(154)에서의 직렬 입력 데이터 스트림(SRLIN)의 샘플들(SMPL)의 분석에 응답하여, 에지 검출기(104)는 어떠한 디지털 값의 트랜지션도 존재하지 않고 그에 따라 어떠한 트랜지션 샘플도 존재하지 않는다고 결정한다. 응답으로, 데이터 캡처 컴포넌트(106)는, 제2 샘플링 윈도우(154) 내의 시간(t5)의 제6 연속 샘플이 캡처 샘플("CPTR")에 여전히 대응한다는 것을 유지할 수 있다. 다시 말하면, 에지 검출기(102)가 제2 샘플링 윈도우(154) 동안 직렬 입력 데이터 스트림(SRLIN)의 디지털 값의 트랜지션을 식별하지 못하기 때문에, 데이터 캡처 컴포넌트(106)는 가장 최근의 샘플링 윈도우의 캡처 샘플과 동일한 위치의 캡처 샘플을 유지한다. 따라서, 시간(t5)의 제6 연속 샘플이 직렬 입력 데이터 스트림(SRLIN)의 디지털 값의 트랜지션을 포함했던 가장 최근의 샘플링 윈도우였던 제1 샘플링 윈도우(152)의 캡처 샘플에 대응했기 때문에, 시간(t5)의 제6 연속 샘플은 제2 샘플링 윈도우(154)의 캡처 샘플에 대응한다. 따라서, 데이터 캡처 컴포넌트(106)는, 시간(t5)의 제6 연속 샘플의 디지털 값에 기초하여 제2 샘플링 윈도우(154)에 대한 직렬 입력 데이터 스트림(SRLIN)의 디지털 값으로서 로직-0를 캡처한다.
제3 샘플링 윈도우(156)에서, 직렬 입력 데이터 스트림(SRLIN)의 디지털 값은 시간(t1 및 t2) 사이에서 로직-로우로부터 로직-하이로 스위칭한다. 일 예로서, RQL 클록 신호(CLKRQL) 및 직렬 입력 데이터 스트림(SRLIN)의 주파수 사이의 주파수 드리프트는 직렬 입력 데이터 스트림(SRLIN)의 디지털 값의 트랜지션의 위치의 변화를 초래할 수 있다. 에지 검출기(104)에 의한 제3 샘플링 윈도우(156)에서의 직렬 입력 데이터 스트림(SRLIN)의 샘플들(SMPL)의 분석에 응답하여, 에지 검출기(104)는, 시간(t2)의 제3 연속 샘플이 디지털 값의 트랜지션의 위치, 및 그에 따른 트랜지션 샘플에 대응한다고 결정할 수 있다. 응답으로, 데이터 캡처 컴포넌트(106)는, 캡처 샘플에 대응하도록 시간(t6)의 제7 연속 샘플(예를 들어, 트랜지션 샘플에 후속하는 4개의 샘플들)을 지정할 수 있다. 따라서, 데이터 캡처 컴포넌트(106)는, 시간(t6)의 제7 연속 샘플의 디지털 값에 기초하여 제3 샘플링 윈도우(156)에 대한 직렬 입력 데이터 스트림(SRLIN)의 디지털 값으로서 로직-1을 캡처한다.
제4 샘플링 윈도우(158)에서, 직렬 입력 데이터 스트림(SRLIN)의 디지털 값은 제4 샘플링 윈도우(158) 전반에 걸쳐 로직-하이로 유지된다. 에지 검출기(104)에 의한 제4 샘플링 윈도우(158)에서의 직렬 입력 데이터 스트림(SRLIN)의 샘플들(SMPL)의 분석에 응답하여, 에지 검출기(104)는 어떠한 디지털 값의 트랜지션도 존재하지 않고 그에 따라 어떠한 트랜지션 샘플도 존재하지 않는다고 결정한다. 응답으로, 시간(t6)의 제7 연속 샘플이 직렬 입력 데이터 스트림(SRLIN)의 디지털 값의 트랜지션을 포함했던 가장 최근의 샘플링 윈도우였던 제3 샘플링 윈도우(156)의 캡처 샘플에 대응했기 때문에, 데이터 캡처 컴포넌트(106)는, 제4 샘플링 윈도우(158) 내의 시간(t6)의 제7 연속 샘플이 캡처 샘플("CPTR")에 여전히 대응한다는 것을 유지할 수 있다. 따라서, 데이터 캡처 컴포넌트(106)는, 시간(t6)의 제7 연속 샘플의 디지털 값에 기초하여 제4 샘플링 윈도우(158)에 대한 직렬 입력 데이터 스트림(SRLIN)의 디지털 값으로서 로직-0을 캡처한다.
따라서, 도 4의 예는, 캡처 샘플의 위치가 주어진 샘플링 윈도우의 샘플들에 대한 트랜지션 샘플의 위치의 변화에 기초하여 변할 수 있다는 것을 시연한다. 그러나, 일관되지 않은 트랜지션 샘플의 위치에 대한 스퓨리어스(spurious) 변화들을 초래할 수 있는 지터 또는 잡음에만 트랜지션 샘플의 위치의 변화들이 대응할 수 있다는 것이 이해될 것이다. 다시 도 3의 예를 참조하면, 샘플링 제어기(100)는 또한, 트랜지션 샘플의 위치에 대한 변화들을 초래할 수 있는 지터 및/또는 잡음을 실질적으로 필터링하도록 구성된 적분기 시스템(108)을 포함한다. 따라서, 적분기 시스템(108)은, 트랜지션 샘플의 위치의 변화들이 클록 드리프트에 기초하는지 또는 지터 및/또는 잡음에 기초하는지를 결정할 수 있어서, 지터 및/또는 잡음에 응답하여, 캡처 샘플의 위치는 직렬 입력 데이터 스트림(SRLIN)의 디지털 값의 잠재적인 트랜지션들 사이에 대략적으로 중심이 있는 적절한 위치로 유지될 수 있다.
적분기 시스템(108)은 전진 카운터(110), 지연 카운터(112), 및 적분 카운터(integration counter)(114)를 포함한다. 전진 카운터(110) 및 지연 카운터(112)는, 일련의 샘플링 윈도우들에 걸쳐 트랜지션 샘플의 위치의 변화들을 모니터링하도록 구성될 수 있어서, 적분기 시스템(108)은, 트랜지션 샘플의 위치에 대한 변화들이 랜덤인지, 이를테면 잡음/지터를 표시하는지 또는 추세가 있는지, 이를테면 클록 드리프트를 표시하는지를 결정하기 위해 트랜지션 샘플의 위치에 대한 변화들을 적분하도록 구성될 수 있다. 일 예로서, 전진 카운터(110) 및 지연 카운터(112)는, 직렬 입력 데이터 스트림(SRLIN)의 디지털 값의 트랜지션을 포함하는 각각의 샘플링 윈도우 내의 이전에 결정된 공칭 위치로부터의 트랜지션 샘플의 위치의 변화에 응답하여, 상호 배타적으로 증분 및 감분된다. 전진 카운터(110) 또는 지연 카운터(112) 중 어느 하나의 카운트 값이 미리 결정된 임계치 값을 초과하는 것에 응답하여, 적분기 시스템(108)은 트랜지션 샘플의 위치에 대한 변화가 직렬 입력 데이터 스트림(SRLIN)에 대한 RQL 클록(CLKRQL)의 주파수 드리프트에 기초한다고 결정할 수 있다. 따라서, 적분기 시스템(108)은, 공칭 위치에 대한 샘플링 윈도우들의 트랜지션 샘플의 위치의 일관된 변화에 대응하도록 트랜지션 샘플의 공칭 위치를 변경시킬 수 있으며, 따라서, 공칭 위치에 대한 캡처 샘플의 대응하는 위치를 전진 또는 후퇴시킬 수 있다(예를 들어, 새로운 공칭 위치에 후속하는 4개의 샘플들).
예를 들어, 적분기 시스템(108)은 도 2 및 도 4의 예의 시간(t1)의 제2 연속 샘플로서 트랜지션 샘플의 공칭 위치를 설정할 수 있다. 직렬 입력 데이터 스트림(SRLIN)의 디지털 값 트랜지션을 포함하는 후속 샘플링 윈도우에서, 에지 검출기(104)는, 트랜지션 샘플이 시간(t2)의 제3 연속 샘플이라는 것을 검출한다. 응답으로, 데이터 캡처 컴포넌트(106)는, 시간(t5)의 제6 연속 샘플에서 캡처 샘플의 위치(예를 들어, 시간(t1)의 제2 연속 샘플로서의 트랜지션 샘플의 공칭 위치에 후속하는 4개의 샘플들)를 유지할 수 있으며, 적분기 시스템(108)은, (예를 들어, 또한 지연 카운터(112)의 값을 1만큼 감분시키면서) 전진 카운터(110)의 값을 1만큼 증분시킬 수 있다. 직렬 입력 데이터 스트림(SRLIN)의 디지털 값 트랜지션을 포함하는 수개의 후속 샘플링 윈도우들 이후, 에지 검출기(104)는, 트랜지션 샘플이 시간(t2)의 제3 연속 샘플이라는 것을 계속 검출한다. 응답으로, 데이터 캡처 컴포넌트(106)는 각각의 후속 샘플링 윈도우 내의 시간(t5)의 제6 연속 샘플에서 캡처 샘플의 위치를 유지하며, 적분기 시스템(108)은 직렬 입력 데이터 스트림(SRLIN)의 디지털 값 트랜지션을 포함하는 각각의 샘플링 윈도우들 각각에서 전진 카운터(110)의 값을 1만큼 증분시킨다.
이러한 위의 예에서, 전진 카운터(110)의 카운트 값이 미리 결정된 임계치를 초과할 시에, 적분기 시스템(108)은, 잡음 및/또는 지터와는 대조적으로 트랜지션 샘플의 위치의 변화들이 클록 드리프트의 결과라는 것을 검출한다. 따라서, 적분기 시스템(108)은, 전진 카운터(110) 및 지연 카운터(112)로부터의 값들을 클리어(clear)시킬 수 있고, 시간(t1)의 제2 연속 샘플로부터의 트랜지션 샘플의 공칭 위치를 시간(t2)의 제3 연속 샘플로 변경시킬 수 있으며, 대응적으로, (예를 들어, 데이터 캡처 컴포넌트(106)에 변화를 저장함으로써) 시간(t5)의 제6 연속 샘플로부터의 캡처 샘플의 위치를 시간(t6)의 제7 연속 샘플로 변경시킬 수 있다. 따라서, 적분기 시스템(108)은, 샘플링 윈도우 내의 다른 샘플들에 대한 캡처 샘플의 위치가 단지 검출된 클록 드리프트에만 응답하여 변한다는 것을 보장할 수 있다. 샘플링 윈도우 내의 다른 샘플들에 대해 전진하는 것과 대조적으로, (예를 들어, 전진 카운터(110)의 값을 또한 감분시키면서) 지연 카운터(112)를 증분시키는 것에 기초하여, 캡처 샘플의 위치가 샘플링 윈도우 내의 다른 샘플들에 대해 후퇴되는 것을 초래하는 클록 드리프트에 이러한 위의 예가 동등하게 적용가능하다는 것이 이해될 것이다. 또한, 적분기 시스템(108)은, 각각의 트랜지션 및 캡처 샘플들의 위치들에 대한 변화들에 기초하여, 이를테면, RQL 클록 신호(CLKRQL)의 주기들에 대해 샘플링 윈도우의 연속 샘플들을 재정의하는 것에 기초하여(예를 들어, RQL 클록 신호(CLKRQL)의 어떤 피크들 및 골들이 샘플링 윈도우의 어떤 샘플들에 대응하는지에 기초하여) 샘플링 윈도우들을 재정의하도록 구성될 수 있다. 따라서, 적분기 시스템(108)은, 이를테면, 샘플들을 샘플 버퍼(102)에 저장하려는 목적들을 위해 동일한 하나의 샘플링 윈도우 내에 트랜지션 및 캡처 샘플들을 유지할 수 있다.
부가적으로, 적분 카운터(114)는, 트랜지션 샘플의 위치의 변화들이 샘플링 윈도우의 변화를 정당화시킬만큼 충분히 빈번하게 발생하는지를 결정하도록 구성된 누설 적분기 컴포넌트로서 적분기 시스템(108)이 동작하게 허용할 수 있다. 예를 들어, 적분 카운터(114)는 샘플링 윈도우들의 수 또는 트랜지션들의 수를 카운팅하도록 구성될 수 있다. 따라서, 적분 카운터(114)의 카운트 값이 미리 결정된 임계치를 초과하는 것에 응답하여, 적분기 시스템(108)은, 트랜지션 샘플의 위치에 대한 조정들의 일부 이전의 원인들을 무시할 만큼 충분한 시간이 경과되었다고 결정할 수 있다. 응답으로, 적분기 시스템(108)은, 적분기 시스템(108)을 누설 적분기로서 구현하기 위해 전진 카운터(110) 및 지연 카운터(112)의 값들을 감분시킬 수 있다. 전진 카운터(110) 및 지연 카운터(112)가 양의 또는 제로 카운트 값만을 유지하도록 구성될 수 있어서, 각각의 동작이 카운트 값들을 감분시키는 것을 공칭적으로 요구할 경우라도, 전진 카운터(110) 및 지연 카운터(112)가 제로보다 작은 각각의 카운트 값들을 감분시키지 않도록 구성될 수 있다는 것이 이해될 것이다.
도 5는 타이밍 다이어그램(190)의 또 다른 예를 예시한다. 타이밍 다이어그램(190)은, 대응하는 각각의 데이터 스트림들의 샘플링 윈도우들의 시퀀스들의 3개의 별개의 다이어그램들을 시연한다. 도 5의 예에서, 샘플링 윈도우들의 시퀀스들은 제1 시퀀스(192), 제2 시퀀스(194), 및 제3 시퀀스(196)로서 시연되며, 시퀀스들(192, 194, 및 196) 각각은 단일 샘플링 윈도우, 이어서 16개의 순차적인 샘플링 윈도우들을 포함하고, 각각의 샘플링 윈도우는 "E", "T", 또는 "L" 중 하나로 라벨링된다. 샘플링 윈도우들 "E"는 캡처 샘플이 직전의 샘플링 윈도우에 비해 일찍 검출된다는 것에 대응하고, 샘플링 윈도우들 "T"는 캡처 샘플이 직전의 샘플링 윈도우와 동일하게 검출된다는 것에 대응하며, 샘플링 윈도우들 "L"은 캡처 샘플이 직전의 샘플링 윈도우에 비해 늦게 검출된다는 것에 대응한다. 도 5의 예에서, 시퀀스들(192, 194, 및 196) 내의 샘플링 윈도우들은 명확화를 위해 4의 그룹들로 제공되는 것으로 시연된다.
제1 시퀀스(192)는 단일의 "E" 샘플링 윈도우, 이어서 TTTT TTTT TTTT TTTT 샘플링 윈도우들의 패턴을 시연한다. 따라서, 제1 시퀀스(192)의 예에서, ("T" 샘플링 윈도우들에 대응하는) 캡처 샘플의 공칭 시간에서의 16개의 (임계치) 트랜지션들 이후, 적분 카운터(114)는 연속적인 샘플링 윈도우들의 캡처 샘플을 이동시키기 위해 하나의 근거(reason)("E" 샘플링 윈도우)를 무시할 수 있다. 그러나, 단일 "E", 이어서 TTTT ETTT TETT TTET를 시연하는 시퀀스(194)에서, 시퀀스(194)는 처음 "E" 샘플링 윈도우 이후 16개의 트랜지션들을 포함한다. 따라서, 적분 카운터(114)는, 그것이 처음 "E"를 무시할 경우의 4와는 대조적으로 3만큼 전진 카운터(110)의 카운트 값을 증분시킬 수 있다. 시퀀스(194)가 시연된 패턴을 계속 반복하면, 적분 카운터(114)는 캡처 샘플을 상이한 샘플 시간으로 트랜지션할 수 있다. 예를 들어, "E" 샘플링 윈도우, 이어서 "TTTTE" 샘플링 윈도우들의 21개의 그룹들의 시퀀스는, 전진 카운터(110)의 총 16개의 증분들에 대해, 캡처 샘플을 이동시키기 위해 22개의 근거들을 제공하도록 적분 카운터에 의해 결정될 수 있지만, 5*21/16 = 6개의 근거들을 무시할 수 있으며, 이는 임계치를 이동시킬만큼 충분할 수 있다. 그러나, "E" 샘플링 윈도우, 이어서 19개의 "T" 샘플링 윈도우들의 제1 시퀀스(192)는 연속적인 샘플링 윈도우들에서 캡처 샘플을 이동시킬만큼 충분한 근거를 제공하지 않을 수 있다.
시퀀스(196)는 단일의 "E" 샘플링 윈도우, 이어서 ELEL ELEL ELEL ELEL 샘플링 윈도우들의 패턴을 시연하며, 따라서, 16개의 트랜지션들마다, 적분 카운터(114)가 하나의 샘플링 윈도우를 무시할 수 있는 경우, 9개의 "E" 샘플링 윈도우들 빼기 8개의 "L" 샘플링 윈도우들이 총 하나의 "E" 샘플링 윈도우를 제공하면, 이러한 목적을 위해 하나의 "E", 이어서 16개의 "T" 샘플링 윈도우들과 동등하고, 따라서, 캡처 샘플의 효과적인 제로 트랜지션을 제공한다.
일 예로서, 가장 통상적인 데이터 인코딩 프로토콜들은 높은 최소 트랜지션 레이트를 가질 수 있으므로, 연관된 데이터 수신기는 그들을 추적할 수 있다. 프로토콜이 수천 또는 수백, 또는 심지어 10개의 연속 샘플들이 동일한 값이 되게 허용하면, 수신기는 드리프트를 충분히 빠르게 추적하는 것을 실패할 수 있다. 따라서, 제3 시퀀스(196)에 대해 이전에 설명된 "EL" 패턴은 경로 내의 듀티-사이클 이슈로부터 발생할 수 있으며, 일반적인 트랜지션들과 같이 필터링될 수 있다. 다른 예로서, 적분 카운터는 대신 시간, 및 그에 따라 캡처 샘플의 트랜지션들의 수보다는 캡처 샘플의 트랜지션에 대한 기회를 단순히 카운팅할 수 있다. 통계적으로 말하면, 임의의 프로토콜은 기회들의 적어도 절반에서 트랜지션이 발생하게 할 수 있으며, 맨체스터(Manchester) 인코딩과 같은 극단적인 것들이 최소 1/2를 보장할 수 있고, 통계적으로 3/4를 제공할 수 있다. 따라서, 맨체스터 인코딩에서, 16개의 트랜지션들이 최대 32개의 샘플링 윈도우들에서 그리고 평균적으로는 약 21개의 샘플링 윈도우들에서 발생할 수 있다. 따라서, 매 21개의 샘플링 윈도우들을 무시하는 것은 매 16개의 트랜지션들을 무시하는 것과 대략적으로 동등할 수 있다. 결과적으로, 적분 카운터(114)를 누설 적분기로 구현하는 것은, 캡처 샘플의 트랜지션들의 일부 "망각(forgetfulness)"이 개선된 데이터 캡처 시스템을 제공할 수 있다는 것을 제공한다. 또한, 단일 클록에 맞춰지는 RQL 환경에서 중간 로직 회로들을 설계하는 어려움 때문에, 누설 적분기를 근사하는 단순한 회로로서 거동하는 적분 카운터(114)는, 정확한 누설 적분기를 구현하도록 요구될 수 있는 부가적인 회로를 구현하는 것보다 더 유익할 수 있다.
본 명세서에 설명된 바와 같이, 전진 카운터(110) 및 지연 카운터(112)의 사용은 예로서 제공되어, 적분기 시스템(108)은 잡음 및/또는 지터를 필터링하기 위한 부가적인 또는 대안적인 방식들을 구현할 수 있다. 예를 들어, 적분기 시스템(108)은, 이를테면, 적분기 시스템(108)이 트랜지션 샘플을 전진시키고, 트랜지션 샘플을 지연시키며, 이어서 트랜지션 샘플을 전진시키는 등을 초래하는 트랜지션 샘플의 움직임의 발진을 발진 방식으로 실질적으로 완화시키기 위해, 주어진 수의 샘플링 윈도우들 내의 움직임의 주파수에 기초하여 트랜지션 샘플을 이동시킬 수 있다. 그러한 발진은 실제 추세들을 추적하기 위한 적분기 시스템(108)의 능력을 저해시킬 수 있으므로, 트랜지션 샘플의 움직임은, 이동해야 할 강력한 근거가 존재하는 경우에만 발생할 수 있다. 따라서, 전진 카운터(110) 및 지연 카운터(112)의 사용에 대한 하나의 대안은 이전에 설명된 누설 적분 개념을 갖는 단일의 서명된 카운터의 사용일 수 있다. 결과적으로, 이전에 설명된 누설 적분의 구현과 함께 단일의 서명된 카운터는, 캡처 샘플을 이동시키기 위해 근거들을 무시하고 캡처 샘플을 중성 제로 값으로 이동시키기 위해 근거를 느리게 이동시키는 경향이 있는 누설 적분기로서 적분 카운터(114)가 동작할 수 있다는 것을 제공할 수 있다. 누설 적분기가 플러스 임계치 또는 마이너스 임계치가 되면, 그것은 캡처 샘플 및 샘플링 윈도우을 이동시켜야 한다. 제로에 있거나 거의 제로에 있는 누설 적분기는, 샘플링 윈도우가 매우 양호하게 정렬되어 있다는 것을 표시할 수 있지만, 주파수 미스매치가 존재하면, 누설 적분기는 윈도우에서 시프트(및 누설 적분기의 리셋)를 야기하도록 임계치들 중 하나에 주기적으로 접근할 수 있다. 그 포인트에서, 누설 적분기는 미리 결정된 시간 동안 거의 제로로 유지되어야 한다. 예컨대, 연관된 송신기 및 데이터 수신기가 5 GHz 및 5.001 GHz의 상이한 주파수들로 동작하면, 데이터 수신기는 약 1 MHz(즉, 주파수들의 차이)의 레이트로 샘플 윈도우를 조정할 수 있다. 전진들 사이의 수백만 클록 사이클들에서, 누설 적분기는 수십만 클록 사이클들 동안 거의 제로로 유지될 수 있다. 이어서, 수천 클록들에 걸쳐, 누설 적분기는 하나의 임계치로 트리프트하기를 시작할 수 있고, 이어서, 수백 클록들에 걸쳐, 누설 적분기는 드리프트를 더 급속하게 증가시키고, 따라서 샘플 포인트를 이동시킬 수 있다. 따라서, 적분기 시스템(108)은 다양한 방식들로 트랜지션 샘플의 추적, 및 그에 따라 적절한 캡처 샘플을 제공할 수 있다.
또한, 적분기 시스템(108)이 트랜지션 샘플의 위치의 변화의 예외적인 경우들을 수용하도록 프로그래밍될 수 있다는 것이 이해될 것이다. 제1 예로서, 트랜지션 샘플의 위치가 다음의 연속 샘플링 윈도우에서 제0 샘플 위치로부터 제7 샘플 위치로 변하는 것으로 예상되면, 주어진 8개의 샘플 위치의 샘플링 윈도우에서 2개의 유효한 샘플들이 존재할 수 있다. 유사하게, 트랜지션 샘플의 위치가 다음의 연속 샘플링 윈도우에서 제7 샘플 위치로부터 제0 샘플 위치로 변하는 것으로 예상되면, 주어진 8개의 샘플 위치의 샘플링 윈도우에서 어떠한 유효 샘플들도 존재하지 않을 수 있다. 적분기 시스템(108)은, 2개의 유효 샘플들 또는 제로의 유효 샘플들 중 어느 하나를 포함하는 샘플링 윈도우들을 고려할 수 있으며, 그 후, 연속 샘플링 윈도우들에 대한 샘플링을 계속 제공할 수 있다.
따라서, 샘플링 제어기(100)는 RQL 환경에서 직렬 입력 데이터 스트림의 고속 데이터 캡처를 제공하기 위한 방식으로서 본 명세서에서 설명된다. 직렬 입력 데이터 스트림(SRLIN)의 오버샘플링에 기초하여, 샘플링 제어기(100)는, RQL 환경에서 구현될 수 없는 위상-고정 루프(PLL) 및 복원된 클록의 기능을 에뮬레이팅(emulate)하는 방식으로 매우 높은 데이터 레이트들(예컨대, 10 GHz)의 데이터를 캡처할 수 있다. 부가적으로, 샘플링 제어기(100)는 값비싼 테스트 장비 또는 매우 느린 데이터 레이트들에 대한 필요성 없이 구현될 수 있으며, 이는 더 효과적이고 비용-효율적인 데이터 캡처 방법을 허용한다.
위에서 설명된 전술한 구조적 및 기능적 특성들의 관점에서, 본 발명의 다양한 양상들에 따른 방법은 도 6를 참조하여 더 양호하게 인식될 것이다. 설명의 간략화의 목적들을 위해, 도 6의 방법이 순차적으로 실행되는 것으로 도시되고 설명되지만, 일부 양상들이 본 발명에 따라, 본 명세서에 도시되고 설명된 것과 상이한 순서들로 및/또는 다른 동작들과 동시에 발생할 수 있으므로, 본 발명이 예시된 순서에 의해 제한되지 않음을 이해 및 인식할 것이다. 또한, 예시된 모든 특성들이 본 발명의 양상에 따라 방법을 구현하는데 요구되지는 않을 수 있다.
도 6은 직렬 입력 데이터 스트림(예를 들어, 직렬 입력 데이터 스트림(SRLIN))으로부터 데이터를 캡처하기 위한 방법(200)의 일 예를 예시한다. 202에서, 직렬 입력 데이터 스트림은 제1 주파수에서 직렬 데이터 송신기(예를 들어, 직렬 데이터 송신기(14))로부터 RQL 수신기 시스템(예를 들어, RQL 수신기 시스템(18))의 입력에서 수신된다. 204에서, 직렬 입력 데이터 스트림은 (예를 들어, RQL 클록 신호의 각각의 피크 및 각각의 골에서) 복수의 샘플들을 생성하기 위해 제1 주파수의 2배인 제2 주파수를 갖는 RQL 클록 신호(예를 들어, RQL 클록 신호(CLKRQL)를 통해 샘플링된다. 206에서, 직렬 입력 데이터 스트림의 디지털 값의 트랜지션은 RQL 클록 신호의 주어진 샘플링 윈도우(예를 들어, 샘플링 윈도우들(152, 154, 156, 및 158) 내의 복수의 샘플들 중 트랜지션 샘플에서 검출된다. 208에서, 직렬 입력 데이터 스트림의 디지털 값은 RQL 클록 신호의 각각의 샘플링 윈도우 내의 복수의 샘플들 중 캡처 샘플을 통해 캡처된다. 캡처 샘플은 RQL 클록 신호의 각각의 샘플링 윈도우 내의 트랜지션 샘플의 위치에 후속하는 미리 결정된 수의 샘플들일 수 있다.
위에서 설명된 것은 본 발명의 예들이다. 물론, 본 발명을 설명하려는 목적들을 위해 컴포넌트들 또는 방법들의 모든 각각의 인지가능한 결합을 설명하는 것이 가능하지 않지만, 당업자는 본 발명의 많은 추가적인 결합들 및 변형들이 가능함을 인식할 것이다. 따라서, 본 발명은, 첨부된 청구항들을 포함하는 본 명세서의 범위 내에 있는 모든 그러한 수정들, 변형들, 및 변경들을 포함하도록 의도된다.

Claims (20)

  1. 직렬 데이터 송신기로부터 제공된 직렬 입력 데이터 스트림을 상호 양자 로직(RQL) 데이터 스트림으로 변환하도록 구성된 RQL 수신기 시스템으로서,
    상기 RQL 수신기 시스템은, RQL 클록 신호의 주어진 하나의 샘플링 윈도우 내의 상기 직렬 입력 데이터 스트림의 디지털 값의 트랜지션(transition)과 연관된, 복수의 샘플들 중 하나에 대응하는 트랜지션 샘플을 결정하기 위해 상기 RQL 클록 신호의 각각의 샘플링 윈도우에 걸쳐 상기 복수의 샘플들을 통해 상기 직렬 입력 데이터 스트림을 오버샘플링하도록 구성된 샘플링 제어기를 포함하며,
    상기 RQL 수신기 시스템은, 상기 RQL 클록 신호의 각각의 샘플링 윈도우 내의 상기 트랜지션 샘플의 위치에 후속하는 미리 결정된 수의 샘플들인 캡처 샘플을 통해 상기 직렬 입력 데이터 스트림의 디지털 값을 캡처하도록 추가로 구성되는, 상호 양자 로직 수신기 시스템.
  2. 제1항에 있어서,
    상기 RQL 클록 신호는, 동위상 컴포넌트 및 직교위상 컴포넌트를 포함하고 상기 직렬 입력 데이터 스트림의 주파수의 2배와 대략적으로 동일한 주파수를 갖는 직교 클록 신호이므로, 상기 샘플링 제어기는, 상기 RQL 클록 신호의 각각의 샘플링 윈도우에 걸쳐있는 상기 직렬 입력 데이터 스트림의 8개의 샘플들을 제공하기 위해 상기 RQL 클록 신호의 각각의 양의 피크(peak) 및 음의 피크에서 상기 직렬 입력 데이터 스트림을 샘플링하도록 구성되는, 상호 양자 로직 수신기 시스템.
  3. 제1항에 있어서,
    상기 샘플링 제어기는, 상기 RQL 클록 신호의 각각의 샘플링 윈도우 내의 상기 트랜지션 샘플의 위치에 후속하는 상기 RQL 클록 신호의 각각의 샘플링 윈도우에 대응하는 상기 복수의 샘플들의 절반과 동일한 다수의 샘플들인 상기 캡처 샘플을 통해 상기 직렬 입력 데이터 스트림의 디지털 값을 캡처하도록 구성되는, 상호 양자 로직 수신기 시스템.
  4. 제3항에 있어서,
    상기 캡처 샘플은 제1 캡처 샘플이며,
    상기 샘플링 제어기는, 상기 제1 캡처 샘플에 대한 각각의 적어도 하나의 다음 또는 적어도 하나의 이전 샘플에 대응하는 적어도 하나의 부가적인 캡처 샘플을 통해 상기 직렬 입력 데이터 스트림의 디지털 값을 캡처하도록 추가로 구성되고,
    상기 샘플링 제어기는, 각각의 제1 캡처 샘플 및 각각의 적어도 하나의 부가적인 캡처 샘플 각각에서 상기 직렬 입력 데이터 스트림의 캡처된 값들의 대부분의 디지털 값에 대응하는 선출(voting) 알고리즘에 기초하여, 주어진 샘플링 윈도우에서 상기 직렬 입력 데이터 스트림의 디지털 값을 결정하도록 추가로 구성되는, 상호 양자 로직 수신기 시스템.
  5. 제1항에 있어서,
    상기 샘플링 제어기는, 상기 직렬 입력 데이터 스트림의 디지털 값의 트랜지션이 발생하는 상기 RQL 클록 신호의 각각의 샘플링 윈도우 내의 상기 직렬 입력 데이터 스트림의 디지털 값의 트랜지션의 위치에 대응하는 상기 트랜지션 샘플의 위치를 모니터링하도록 구성되고, 상기 복수의 샘플들에 대한 상기 트랜지션 샘플의 위치의 변화에 응답하여, 상기 RQL 클록 신호의 각각의 샘플링 윈도우 내의 상기 캡처 샘플의 위치를 변경시키도록 구성되는, 상호 양자 로직 수신기 시스템.
  6. 제1항에 있어서,
    상기 샘플링 제어기는, 상기 직렬 데이터 송신기와 연관된 클록에 대한 상기 RQL 클록 신호의 클록 드리프트를 결정하고 그리고 상기 복수의 샘플들에 대한 상기 트랜지션 샘플의 위치의 변화들에 기초하여 상기 디지털 값의 트랜지션의 변화들과 연관된 잡음 및 지터를 필터링하도록 구성된 적분기 시스템(integrator system)을 포함하는, 상호 양자 로직 수신기 시스템.
  7. 제6항에 있어서,
    상기 적분기 시스템은, 미리 결정된 시간에 걸쳐 상기 복수의 샘플들에 대한 상기 트랜지션 샘플의 총 변화를 카운팅하도록 구성된 적어도 하나의 카운터를 포함하며, 상기 미리 결정된 시간의 지속기간 전반에 걸친 상기 복수의 샘플들에 대한 상기 트랜지션 샘플의 비-제로의 총 변화에 응답하여, 상기 RQL 클록 신호의 샘플링 윈도우의 상기 복수의 샘플들에 대해 전방 또는 후방으로 상기 캡처 샘플의 위치를 조정하도록 구성되는, 상호 양자 로직 수신기 시스템.
  8. 제7항에 있어서,
    상기 적어도 하나의 카운터는,
    상기 트랜지션 샘플의 위치가 상기 RQL 클록 신호 내의 상기 복수의 샘플들에 대해 전방으로 트리프트하는 것에 응답하여, 전진 카운트 값을 증분시키도록 구성된 전진 카운터; 및
    상기 트랜지션 샘플의 위치가 상기 RQL 클록 신호 내의 상기 복수의 샘플들에 대해 후방으로 트리프트하는 것에 응답하여, 지연 카운트 값을 증분시키도록 구성된 지연 카운터를 포함하며,
    상기 전진 카운터는, 상기 지연 카운터가 상기 지연 카운트 값을 증분시키는 것에 응답하여 상기 전진 카운트 값을 감분시키도록 구성되고,
    상기 지연 카운터는, 상기 전진 카운터가 상기 전진 카운트 값을 증분시키는 것에 응답하여 상기 지연 카운트 값을 감분시키도록 구성되는, 상호 양자 로직 수신기 시스템.
  9. 제1항에 있어서,
    상기 샘플링 제어기는, 복수의 카운터들을 통해, 상기 트랜지션이 발생했던 상기 RQL 클록 신호의 각각의 샘플링 윈도우 내의 상기 복수의 샘플들에 대한 상기 직렬 입력 데이터 스트림의 디지털 값의 트랜지션의 변화들에 대응하는 상기 트랜지션 샘플의 위치의 변화들을 모니터링하고, 그리고 적분기 시스템을 통해, 상기 복수의 샘플들에 대한 상기 트랜지션 샘플의 변화들에 기초하여 상기 디지털 값의 트랜지션의 변화들과 연관된 잡음 및 지터를 필터링하도록 구성되는, 상호 양자 로직 수신기 시스템.
  10. 직렬 입력 데이터 스트림으로부터 데이터를 캡처하기 위한 방법으로서,
    제1 주파수에서 직렬 데이터 송신기로부터 상호 양자 로직(RQL) 수신기 시스템의 입력에서 상기 직렬 입력 데이터 스트림을 수신하는 단계;
    복수의 샘플들을 생성하기 위해 상기 제1 주파수의 2배인 제2 주파수를 갖는 RQL 클록 신호를 통해 상기 직렬 입력 데이터 스트림을 샘플링하는 단계;
    상기 RQL 클록 신호의 주어진 샘플링 윈도우 내의 상기 복수의 샘플들 중 트랜지션 샘플에서 상기 직렬 입력 데이터 스트림의 디지털 값의 트랜지션을 검출하는 단계; 및
    상기 RQL 클록 신호의 각각의 샘플링 윈도우 내의 상기 복수의 샘플들 중 캡처 샘플을 통해 상기 직렬 입력 데이터 스트림의 디지털 값을 캡처하는 단계를 포함하며,
    상기 캡처 샘플은 상기 RQL 클록 신호의 각각의 샘플링 윈도우 내의 트랜지션 샘플의 위치에 후속하는 미리 결정된 수의 샘플들인, 데이터를 캡처하기 위한 방법.
  11. 제10항에 있어서,
    상기 직렬 입력 데이터 스트림을 샘플링하는 단계는, 상기 RQL 클록 신호의 동위상 컴포넌트 및 직교위상 컴포넌트 각각의 양의 피크 및 음의 피크 각각에서 상기 직렬 입력 데이터 스트림을 샘플링하는 단계를 포함하는, 데이터를 캡처하기 위한 방법.
  12. 제10항에 있어서,
    상기 디지털 값을 캡처하는 단계는, 상기 RQL 클록 신호의 각각의 샘플링 윈도우 내의 상기 트랜지션 샘플에 후속하는 상기 RQL 클록 신호의 각각의 샘플링 윈도우의 상기 복수의 샘플들의 절반인 상기 캡처 샘플을 통해 상기 직렬 입력 데이터 스트림의 디지털 값을 캡처하는 단계를 포함하는, 데이터를 캡처하기 위한 방법.
  13. 제10항에 있어서,
    상기 RQL 클록 신호의 복수의 연속 샘플링 윈도우들에 걸쳐 상기 복수의 샘플들에 대한 상기 트랜지션 샘플의 위치를 모니터링하는 단계; 및
    상기 트랜지션 샘플의 위치가 상기 RQL 클록 신호의 상기 복수의 연속 샘플링 윈도우들 각각에서 제1 위치로부터 제2 위치로 변경되는 것에 응답하여, 상기 복수의 샘플들에 대한 상기 캡처 샘플의 위치를 변경시키는 단계를 더 포함하는, 데이터를 캡처하기 위한 방법.
  14. 제10항에 있어서,
    상기 트랜지션 샘플의 위치가 상기 RQL 클록 신호의 각각의 샘플링 윈도우 내의 상기 복수의 샘플들에 대해 전진하는 것에 응답하여 전진 카운터를 증분시키고 지연 카운터를 감분시키는 단계;
    상기 트랜지션 샘플의 위치가 상기 RQL 클록 신호의 각각의 샘플링 윈도우 내의 상기 복수의 샘플들에 대해 후퇴하는 것에 응답하여 상기 전진 카운터를 감분시키고 상기 지연 카운터를 증분시키는 단계;
    전진 타이머의 카운트 값이 미리 결정된 전진 임계치를 초과하는 것에 응답하여 상기 캡처 샘플의 위치를 전진시키는 단계; 및
    지연 타이머의 카운트 값이 미리 결정된 지연 임계치를 초과하는 것에 응답하여 상기 캡처 샘플의 위치를 지연시키는 단계를 더 포함하는, 데이터를 캡처하기 위한 방법.
  15. 제14항에 있어서,
    상기 전진 카운터 및 상기 지연 카운터에 기초하여 상기 RQL 클록 신호의 각각의 샘플링 윈도우에서 적분 카운터(integration counter)를 증분시키는 단계; 및
    상기 디지털 값의 트랜지션의 변화들과 연관된 잡음 및 지터를 실질적으로 필터링하기 위해 상기 적분 카운터에 기초하여 상기 전진 카운터 및 상기 지연 카운터의 카운트 값을 감분시키는 단계를 더 포함하는, 데이터를 캡처하기 위한 방법.
  16. 직렬 데이터 송신기로부터 제공된 직렬 입력 데이터 스트림을 상호 양자 로직(RQL) 데이터 스트림으로 변환하도록 구성된 RQL 수신기 시스템으로서,
    상기 RQL 수신기 시스템은 샘플링 제어기를 포함하며,
    상기 샘플링 제어기는,
    RQL 클록 신호의 각각의 샘플링 윈도우에 걸쳐 획득된 상기 직렬 입력 데이터 스트림의 복수의 샘플들을 저장하도록 구성된 샘플링 버퍼;
    상기 RQL 클록 신호의 주어진 하나의 샘플링 윈도우 내의 상기 직렬 입력 데이터 스트림의 디지털 값의 트랜지션과 연관되는, 상기 샘플링 버퍼에 저장된 상기 복수의 샘플들 중 하나에 대응하는 트랜지션 샘플을 결정하도록 구성된 에지 검출기;
    상기 샘플링 버퍼에 저장된 상기 복수의 샘플들 중 상기 트랜지션 샘플에 후속하는 미리 결정된 수의 샘플들인 상기 복수의 샘플들 중 캡처 샘플을 통해 상기 직렬 입력 데이터 스트림의 디지털 값을 캡처하도록 구성된 데이터 캡처 컴포넌트; 및
    상기 직렬 입력 데이터 스트림의 디지털 값의 트랜지션이 발생하는 상기 RQL 클록 신호의 각각의 샘플링 윈도우에서 상기 트랜지션 샘플의 위치를 모니터링하고, 그리고 상기 데이터 버퍼에 저장된 상기 복수의 샘플들에 대한 상기 트랜지션 샘플의 위치의 변화에 응답하여, 상기 데이터 캡처 컴포넌트를 통해 상기 RQL 클록 신호의 각각의 샘플링 윈도우 내의 상기 캡처 샘플의 위치를 변경시키도록 구성된 적분기 시스템을 포함하는, 상호 양자 로직 수신기 시스템.
  17. 제16항에 있어서,
    상기 RQL 클록 신호는, 동위상 컴포넌트 및 직교위상 컴포넌트를 포함하고 상기 직렬 입력 데이터 스트림의 주파수의 2배와 대략적으로 동일한 주파수를 갖는 직교 클록 신호이며,
    상기 샘플링 제어기는, 상기 RQL 클록 신호의 각각의 샘플링 윈도우에 걸쳐있는 상기 직렬 입력 데이터 스트림의 8개의 샘플들을 상기 샘플링 버퍼에 저장하기 위해 상기 RQL 클록 신호의 각각의 양의 피크 및 음의 피크에서 상기 직렬 입력 데이터 스트림을 샘플링하도록 구성되는, 상호 양자 로직 수신기 시스템.
  18. 제16항에 있어서,
    상기 샘플링 제어기는, 상기 RQL 클록 신호의 각각의 샘플링 윈도우 내의 상기 트랜지션 샘플에 후속하는 상기 RQL 클록 신호의 각각의 샘플링 윈도우에 대응하는 상기 복수의 샘플들의 절반과 동일한 다수의 샘플들인 상기 캡처 샘플을 통해 상기 직렬 입력 데이터 스트림의 디지털 값을 캡처하도록 구성되는, 상호 양자 로직 수신기 시스템.
  19. 제16항에 있어서,
    상기 적분기 시스템은, 미리 결정된 시간에 걸쳐 상기 복수의 샘플들에 대한 상기 트랜지션 샘플의 총 변화를 카운팅하도록 구성된 적어도 하나의 카운터를 포함하며, 상기 미리 결정된 시간의 지속기간 전반에 걸친 상기 복수의 샘플들에 대한 상기 트랜지션 샘플의 비-제로의 총 변화에 응답하여, 상기 RQL 클록 신호의 샘플링 윈도우의 상기 복수의 샘플들에 대해 전방 또는 후방으로 상기 캡처 샘플을 조정하도록 구성되는, 상호 양자 로직 수신기 시스템.
  20. 제19항에 있어서,
    상기 적어도 하나의 카운터는,
    상기 트랜지션 샘플의 위치가 상기 RQL 클록 신호 내의 상기 복수의 샘플들에 대해 전방으로 트리프트하는 것의 발생들을 카운팅하도록 구성된 전진 카운터; 및
    상기 트랜지션 샘플의 위치가 상기 RQL 클록 신호 내의 상기 복수의 샘플들에 대해 후방으로 트리프트하는 것의 발생들을 카운팅하도록 구성된 지연 카운터를 포함하며,
    상기 전진 카운터 및 상기 지연 카운터 각각은, 카운트 값이 상기 전진 카운터 및 상기 지연 카운터 중 다른 것에서 증분되는 것에 응답하여 카운트 값을 감분시키도록 구성되는, 상호 양자 로직 수신기 시스템.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108810431B (zh) * 2018-06-22 2021-04-09 中国科学院长春光学精密机械与物理研究所 多通道低频cmos串行图像数据的训练方法
US11483124B2 (en) * 2021-02-25 2022-10-25 Rohde & Schwarz Gmbh & Co. Kg Clock and data recovery processor, measurement device and method
US11569976B2 (en) * 2021-06-07 2023-01-31 Northrop Grumman Systems Corporation Superconducting isochronous receiver system

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003028898A (ja) * 2001-07-17 2003-01-29 Nec Corp サンプラーおよび計測方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11239120A (ja) * 1998-02-23 1999-08-31 Hitachi Ltd ディジタルｐｌｌ及び通信制御装置
US6420895B1 (en) 2001-03-23 2002-07-16 Trw Inc. High-sensitivity, self-clocked receiver for multi-chip superconductor circuits
JP2004071630A (ja) * 2002-08-01 2004-03-04 Japan Women's Univ ジョセフソン回路用位相比較器及びこれを用いたｐｌｌ回路
JP4196657B2 (ja) * 2002-11-29 2008-12-17 株式会社日立製作所 データ再生方法およびデジタル制御型クロックデータリカバリ回路
US7532645B1 (en) 2005-01-14 2009-05-12 Xilinx, Inc. Receiver operable to receive data at a lower data rate
CN101171790B (zh) * 2005-05-02 2011-11-30 Nxp股份有限公司 具有适应性选通偏移调整功能的接收机
JP2008141503A (ja) * 2006-12-01 2008-06-19 Aiphone Co Ltd 同期通信システム
WO2008089067A1 (en) * 2007-01-18 2008-07-24 Northrop Grumman Systems Corporation Single flux quantum circuits
JP5522372B2 (ja) * 2010-01-04 2014-06-18 日本電気株式会社 受信回路
US8489163B2 (en) * 2011-08-12 2013-07-16 Northrop Grumman Systems Corporation Superconducting latch system

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003028898A (ja) * 2001-07-17 2003-01-29 Nec Corp サンプラーおよび計測方法
US20030028338A1 (en) * 2001-07-17 2003-02-06 Nec Corporation Sampler and method of measuring a waveform of a current with jitters reduced

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