KR20190009758A - 피처리체를 처리하는 방법 - Google Patents

피처리체를 처리하는 방법 Download PDF

Info

Publication number
KR20190009758A
KR20190009758A KR1020187034108A KR20187034108A KR20190009758A KR 20190009758 A KR20190009758 A KR 20190009758A KR 1020187034108 A KR1020187034108 A KR 1020187034108A KR 20187034108 A KR20187034108 A KR 20187034108A KR 20190009758 A KR20190009758 A KR 20190009758A
Authority
KR
South Korea
Prior art keywords
film
layer
mask
gas
temperature
Prior art date
Application number
KR1020187034108A
Other languages
English (en)
Other versions
KR102436174B1 (ko
Inventor
요시히데 기하라
도루 히사마츠
마사노부 혼다
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Priority to KR1020227028276A priority Critical patent/KR102605402B1/ko
Publication of KR20190009758A publication Critical patent/KR20190009758A/ko
Application granted granted Critical
Publication of KR102436174B1 publication Critical patent/KR102436174B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09KMATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00Etching, surface-brightening or pickling compositions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67098Apparatus for thermal treatment
    • H01L21/67103Apparatus for thermal treatment mainly by conduction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67155Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67242Apparatus for monitoring, sorting or marking
    • H01L21/67248Temperature monitoring
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
    • H01L21/6833Details of electrostatic chucks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/12Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps

Abstract

일실시형태의 방법 MT에서는, 처리 대상인 웨이퍼(W)의 피처리층(J1)의 에칭전에, 피처리층(J1)의 주면(J11)을 복수의 영역(ER)으로 구분한 다음, 공정 SB2에서 피처리층(J1) 상에 마련된 마스크(J2)의 홈폭과 상기 홈폭의 기준치의 차분값을 복수의 영역(ER)마다 산출하고, 공정 SB6에서, 피처리층(J1)의 온도와 형성하는 막의 막두께의 대응을 나타내는 대응 데이터(DT)를 이용하여 복수의 영역(ER)마다 차분값에 대응하는 막두께의 막의 형성에 필요한 온도가 되도록 피처리층(J1)의 온도를 조절한 다음, ALD법과 동일한 막형성 처리를 이용하여 마스크(J2)에 막을 원자층마다 형성하여, 차분값에 대응하는 막두께의 막(J3)을 마스크(J2)에 형성하여 복수의 영역(ER)마다 홈폭을 기준치로 보정한다.

Description

피처리체를 처리하는 방법
본 발명의 실시형태는, 피처리체를 처리하는 방법에 관한 것이다.
반도체 디바이스와 같은 전자 디바이스의 제조 프로세스에서는, 피처리층 상에 마스크를 형성하고, 상기 마스크의 패턴을 상기 피처리층에 전사하기 위해 에칭이 행해진다. 마스크로는, 일반적으로 레지스트 마스크가 이용된다. 레지스트 마스크는, 포토리소그래피 기술에 의해 형성된다. 따라서, 피에칭층에 형성되는 패턴의 한계 치수는, 포토리소그래피 기술에 의해 형성되는 레지스트 마스크의 해상 한계나, 패턴 밀도 등에 의해 영향을 받지만, 최근에는 전자 디바이스의 고집적화에 따라, 레지스트 마스크의 해상 한계보다 작은 치수의 패턴을 형성하는 것이 요구되게 되었다. 이 때문에, 특허문헌 1에 기재되어 있는 바와 같이, 레지스트 마스크 상에 실리콘 산화막을 형성함으로써, 상기 레지스트 마스크의 치수를 조정하여, 상기 레지스트 마스크에 의해 제공되는 개구의 폭을 축소하는 기술이 제안되어 있다.
특허문헌 1에 개시되어 있는 미세 패턴 형성 방법에서는, 미세 패턴을 형성하고자 하는 물질막 상에 포토레지스트 패턴을 형성하고, 그 위에 실리콘 산화막을 증착하지만, 하부의 포토레지스트 패턴에 손상을 가하지 않고 컨포멀하게 얇게 형성해야 한다. 그 후에 또한, 하부막에 대하여 드라이 에칭을 실시하지만, 초기에는 포토레지스트 패턴의 측벽에 스페이서를 형성하고, 다음으로 포토레지스트 패턴 상에 폴리머막을 형성한다.
일본 특허 공개 제2004-80033호 공보
레지스트 마스크의 해상 한계보다 작은 치수를 가진 패턴을 형성하는 경우, 패턴의 홈의 매우 상세한 최소 선폭(CD : Critical Dimension)의 제어가 요구된다. 패턴이 상세할수록, 최소 선폭의 변동의 영향이 커진다. 따라서, 피처리체 상의 패턴 형성에 있어서는, 고집적화에 따르는 미세화 때문에, 매우 정밀한 최소 선폭의 변동을 억제하는 방법의 실현이 필요로 된다.
일양태에 있어서는, 피처리체를 처리하는 방법이 제공된다. 피처리체는, 피처리층과 피처리층의 주면에 마련된 마스크를 구비한다. 이 방법은, 마스크의 패턴의 홈폭을 조절하는 제1 공정과, 제1 공정의 실행후에, 마스크를 이용하여 피처리층을 에칭하는 제2 공정을 구비한다. 주면은, 상기 방법에 있어서 복수의 영역으로 구분되어 있고, 제1 공정은, 홈폭의 값을 상기 방법에 있어서 구분된 복수의 영역마다 측정하는 제3 공정과, 제3 공정의 실행후에, 제3 공정에서 측정된 홈폭의 값으로부터 홈폭의 기준치를 뺀 플러스의 차분값을 복수의 영역마다 산출하는 제4 공정과, 제4 공정의 실행후에, 제4 공정에서 산출된 복수의 영역마다의 차분값의 막두께의 막을, 플라즈마 처리 장치의 처리 용기 내에 반입된 피처리체의 마스크의 표면에 형성하는 제5 공정을 구비한다. 제5 공정은, 처리 용기 내에 제1 가스를 공급하는 제6 공정과, 제6 공정의 실행후에, 처리 용기 내를 퍼지하는 제7 공정과, 제7 공정의 실행후에, 처리 용기 내에서 제2 가스의 플라즈마를 생성하는 제8 공정과, 제8 공정의 실행후에, 처리 용기 내를 퍼지하는 제9 공정을 포함하는 시퀀스를 반복 실행하는 막형성 처리에 있어서 피처리층의 온도와 피처리층 상의 마스크의 표면에 퇴적하는 막의 막두께의 대응을 나타내는 미리 취득된 대응 데이터와, 제4 공정에 있어서 복수의 영역마다 산출된 차분값에 대응하는 막두께를 이용하여, 복수의 영역마다, 처리 용기 내에 반입된 피처리체의 피처리층의 온도를 조절하는 제10 공정과, 제10 공정의 실행후에, 막형성 처리를 실행하여, 피처리층 상의 마스크의 표면에 막을 형성하는 제11 공정을 구비한다. 제6 공정에서 요하는 처리 시간은, 제6 공정에 있어서 피처리층 상의 마스크의 표면에 퇴적하는 막의 막두께가 피처리층의 온도의 고저에 따라서 증감하는 상태가 되는 시간 내에 있고, 제1 가스는, 아미노실란계 가스를 포함하고, 제2 가스는, 산소 원자 및 탄소 원자를 함유하는 가스를 포함할 수 있다.
상기 방법에서는, 피처리층을 에칭하는 제2 공정의 전에, 마스크의 패턴의 홈폭을 조절하는 제1 공정을 실시한다. 제1 공정에서는, 피처리층의 주면을 복수의 영역으로 구분하고, 제3 공정 및 제4 공정에서는 마스크의 홈폭과 상기 홈폭의 기준치의 차분값을 복수의 영역마다 산출하고, 제5 공정에서는 상기 차분값에 대응하는 막두께의 막을 마스크에 형성하여 복수의 영역마다 마스크의 홈폭을 상기 기준치로 보정한다. 제5 공정에서는, 제6 공정∼제9 공정을 반복 실행하는 막형성 처리를 이용하여 ALD(Atomic Layer Deposition)법과 동일한 방법에 의해 마스크에 막을 원자층마다 매우 상세하게 형성한다. 막형성 처리로 형성되는 막의 막두께는 피처리층의 온도에 따라서 상이하기 때문에, 제10 공정에서는, 피처리층의 온도와 형성하는 막의 막두께의 대응을 나타내는 대응 데이터를 이용하여, 복수의 영역마다, 제4 공정에서 산출한 차분값에 대응하는 막두께의 막의 형성에 필요한 온도가 되도록, 피처리층의 온도를 조절한다. 이와 같이, 제2 공정에서 행하는 에칭의 전에, 피처리층의 주면의 복수의 영역마다, 마스크의 홈의 보정량에 대응하는 막두께가 결정되고, 상기 막두께의 형성에 필요한 피처리층의 온도가 대응 데이터를 이용하여 결정되고, 복수의 영역마다 결정된 온도로 피처리층의 온도가 조절된 상태에서, ALD법과 동일한 막형성 처리가 행해지기 때문에, 마스크의 패턴의 변동이 피처리층의 주면의 복수의 영역마다 상세하고 또한 충분하게 억제될 수 있다.
일실시형태에서는, 제10 공정은, 처리 용기 내에 반입된 피처리체의 피처리층에서의 복수의 영역마다의 온도가, 제4 공정에 있어서 복수의 영역마다 산출된 차분값의 막두께에 대응하는 온도가 되도록, 복수의 영역마다 피처리층의 온도를, 대응 데이터에 기초하여 조절한다.
일실시형태에서는, 제5 공정은, 복수의 영역에 상관없이 마스크의 표면에 대하여 컨포멀하게 막을 형성하는 제12 공정을 구비하고, 제10 공정은, 처리 용기 내에 반입된 피처리체의 피처리층에서의 복수의 영역마다의 온도가, 제4 공정에 있어서 복수의 영역마다 산출된 차분값의 막두께로부터 제12 공정에서 컨포멀하게 형성되는 막의 막두께를 뺀 값에 대응하는 온도가 되도록, 복수의 영역마다 피처리층의 온도를 대응 데이터에 기초하여 조절하고, 제12 공정은, 제10 공정의 전 또는 막형성 처리의 후에 행해진다. 이와 같이, 복수의 영역마다의 막두께 중 공통의 막두께에 관해서는, 복수의 영역마다 행하는 피처리층의 온도 조절을 거치지 않고, 부분적으로 막의 형성이 가능해진다.
일실시형태에서는, 제1 공정은, 제5 공정의 실행후에 제3 공정 및 제4 공정을 재실행하고, 이 재실행에 의해 제4 공정에서 산출된 차분값이 미리 설정된 기준 범위를 만족시키지 않는 경우에, 제5 공정을 재실행한다. 이와 같이, 제5 공정에 의해 막을 형성한 후에, 마스크의 홈폭의 차분값을 다시 산출하여 차분값이 기준 범위에 있는지 아닌지를 판정하여, 차분값이 기준 범위에 없는 경우에는 막의 형성을 다시 행하기 때문에, 마스크의 홈폭의 변동이 더욱 충분히 억제될 수 있다.
일실시형태에서는, 제1 가스의 아미노실란계 가스는, 1∼3개의 규소 원자를 갖는 아미노실란을 포함할 수 있다. 제1 가스의 아미노실란계 가스는, 1∼3개의 아미노기를 갖는 아미노실란을 포함할 수 있다. 이와 같이 제1 가스의 아미노실란계 가스에는, 1∼3개의 규소 원자를 포함하는 아미노실란을 이용할 수 있다. 또한, 제1 가스의 아미노실란계 가스에는, 1∼3개의 아미노기를 포함하는 아미노실란을 이용할 수 있다.
이상 설명한 바와 같이, 피처리체 상의 패턴 형성에 있어서, 매우 정밀한 최소 선폭의 변동을 억제하는 방법이 제공된다.
도 1은, 일실시형태에 관한 피처리체를 처리하는 방법을 나타내는 흐름도이다.
도 2는, 도 1에 나타내는 방법의 적용 대상인 피처리체를 예시하는 단면도이다.
도 3은, 도 1에 나타내는 방법의 실시에 이용하는 것이 가능한 처리 시스템의 일례를 나타내는 도면이다.
도 4는, 도 3에 나타내는 처리 시스템이 구비하는 것이 가능한 플라즈마 처리 장치의 일례를 나타내는 도면이다.
도 5는, 도 1에 나타내는 방법에 포함될 수 있는 공정이자, 에칭전의 패턴의 홈폭 조절 처리의 공정의 일례를 나타내는 흐름도이다.
도 6은, (a)부 및 (b)부를 구비하고, 도 6의 (a)부는, 도 5에 나타내는 공정의 실시전의 피처리체의 상태를 나타내는 단면도이고, 도 6의 (b)부는, 도 5에 나타내는 공정의 실시후의 피처리체의 상태를 나타내는 단면도이다.
도 7은, 일실시형태에 관한 피처리체를 처리하는 방법에 있어서 구분된 피처리체의 주면의 복수의 영역의 일부를, 일례로서 모식적으로 나타내는 도면이다.
도 8은, 도 5에 나타내는 공정의 일부의 공정이자, 패턴의 홈폭을 조절하는 공정의 일례를 나타내는 흐름도이다.
도 9는, 도 8에 나타내는 공정에 포함될 수 있는 공정이자, 피처리체의 주면에서 균일한 막을 형성하는 공정의 일례를 나타내는 흐름도이다.
도 10은, (a)부, (b)부 및 (c)부를 구비하고, 도 10의 (a)부는, 예컨대, 도 8 및 도 9의 각각에 나타내는 시퀀스의 실행전의 피처리체의 상태를 모식적으로 나타내는 도면이며, 도 10의 (b)부는, 도 8 및 도 9의 각각에 나타내는 시퀀스의 실행중의 피처리체의 상태를 모식적으로 나타내는 도면이며, 도 10의 (c)부는, 도 8 및 도 9의 각각에 나타내는 시퀀스의 실행후의 피처리체의 상태를 모식적으로 나타내는 도면이다.
이하, 도면을 참조하여 여러가지 실시형태에 관해 상세히 설명한다. 또, 각 도면에 있어서 동일 또는 상당하는 부분에 대해서는 동일한 부호를 붙이기로 한다.
도 1은, 일실시형태에 관한 피처리체를 처리하는 방법을 나타내는 흐름도이다. 도 1에 나타내는 방법 MT은, 피처리체를 처리하는 방법의 일실시형태이다. 도 2는, 도 1에 나타내는 방법 MT의 적용 대상인 피처리체(이하, 웨이퍼(W)라고 함)를 예시하는 단면도이다. 도 2에 나타내는 웨이퍼(W)는, 기판(BA), 피에칭층(EL2), 피에칭층(EL1), 유기막(OL), 반사 방지막(AL) 및 마스크(MK)를 갖고 있다.
피에칭층(EL2)은 기판(BA) 상에 마련된다. 피에칭층(EL1)은 피에칭층(EL2) 상에 마련된다. 피에칭층(EL1) 및 피에칭층(EL2)은 실리콘을 함유하는 층이며, 예컨대, 어모퍼스 실리콘층 또는 다결정 실리콘층이다. 유기막(OL)은, 유기 재료로 구성된 막이며, 피에칭층(EL1) 상에 마련된다. 반사 방지막(AL)은, Si 함유 반사 방지막이며, 유기막(OL) 상에 마련된다. 마스크(MK)는, 반사 방지막(AL) 상이자 웨이퍼(W)의 주면(FW)에 마련된다. 마스크(MK)는, 유기 재료로 구성된 마스크이며, 예컨대 레지스트 마스크이다. 마스크(MK)에는, 개구를 제공하는 패턴이 포토리소그래피에 의해 형성되어 있다.
방법 MT(피처리체를 처리하는 방법)은, 플라즈마 처리 장치를 갖는 처리 시스템에 의해 실행된다. 도 3은, 도 1에 나타내는 방법 MT의 실시에 이용하는 것이 가능한 처리 시스템의 일례를 나타내는 도면이다. 도 3에 나타내는 처리 시스템(1)은, 제어부(Cnt), 대(122a), 대(122b), 대(122c), 대(122d), 수용 용기(124a), 수용 용기(124b), 수용 용기(124c), 수용 용기(124d), 로더 모듈(LM), 로드록 챔버(LL1), 로드록 챔버(LL2), 트랜스퍼 챔버(121), 플라즈마 처리 장치(10)를 구비하고 있다.
제어부(Cnt)는, 프로세서, 기억부, 입력 장치, 표시 장치 등을 구비하는 컴퓨터이며, 처리 시스템(1)의 후술하는 각 부를 제어한다. 제어부(Cnt)는, 반송 로보트(Rb1), 반송 로보트(Rb2), 광학 관찰 장치(OC), 플라즈마 처리 장치(10) 등에 접속되어 있고, 또한, 후술하는 도 4에 나타내는 플라즈마 처리 장치(10)에 있어서는, 밸브군(42), 유량 제어기군(44), 배기 장치(50), 제1 고주파 전원(62), 정합기(66), 제2 고주파 전원(64), 정합기(68), 전원(70), 히터 전원(HP), 칠러 유닛 등에 접속되어 있다.
제어부(Cnt)는, 방법 MT의 각 공정에 있어서 처리 시스템(1)의 각 부를 제어하기 위한 컴퓨터 프로그램(입력된 레시피에 기초하는 프로그램)에 따라서 동작하고, 제어 신호를 송출한다. 제어부(Cnt)로부터의 제어 신호에 의해, 처리 시스템(1)의 각 부, 예컨대, 반송 로보트(Rb1, Rb2), 광학 관찰 장치(OC) 및 플라즈마 처리 장치(10)의 각 부를 제어한다. 도 4에 나타내는 플라즈마 처리 장치(10)에 있어서는, 제어부(Cnt)로부터의 제어 신호에 의해, 가스 소스군(40)으로부터 공급되는 가스의 선택 및 유량, 배기 장치(50)의 배기, 제1 고주파 전원(62) 및 제2 고주파 전원(64)으로부터의 전력 공급, 전원(70)으로부터의 전압 인가, 히터 전원(HP)의 전력 공급, 칠러 유닛으로부터의 냉매 유량 및 냉매 온도를 제어하는 것이 가능하다. 또, 본 명세서에 있어서 개시되는 피처리체를 처리하는 방법 MT의 각 공정은, 제어부(Cnt)에 의한 제어에 의해 처리 시스템(1)의 각 부를 동작시킴으로써 실행될 수 있다. 제어부(Cnt)의 기억부에는, 방법 MT을 실행하기 위한 컴퓨터 프로그램, 및, 방법 MT의 실행에 이용되는 각종 데이터(예컨대, 후술하는 대응 데이터(DT))가, 판독 가능하게 저장되어 있다.
대(122a∼122d)는, 로더 모듈(LM)의 하나의 가장자리를 따라서 배열되어 있다. 대(122a∼122d)의 각각의 위에는 수용 용기(124a∼124d)가 각각 마련된다. 수용 용기(124a∼124d) 내에는 웨이퍼(W)가 수용될 수 있다.
로더 모듈(LM) 내에는 반송 로보트(Rb1)가 마련된다. 반송 로보트(Rb1)는, 수용 용기(124a∼124d)의 어느 하나에 수용되어 있는 웨이퍼(W)를 취출하여, 웨이퍼(W)를 로드록 챔버(LL1 또는 LL2)에 반송한다.
로드록 챔버(LL1 및 LL2)는, 로더 모듈(LM)의 별도의 하나의 가장자리를 따라서 마련되어 있고, 로더 모듈(LM)에 접속되어 있다. 로드록 챔버(LL1 및 LL2)는 예비 감압실을 구성하고 있다. 로드록 챔버(LL1 및 LL2)는 트랜스퍼 챔버(121)에 각각 접속되어 있다.
트랜스퍼 챔버(121)는 감압 가능한 챔버이며, 트랜스퍼 챔버(121) 내에는 반송 로보트(Rb2)가 마련된다. 트랜스퍼 챔버(121)에는 플라즈마 처리 장치(10)가 접속되어 있다. 반송 로보트(Rb2)는, 로드록 챔버(LL1) 또는 로드록 챔버(LL2)로부터 웨이퍼(W)를 취출하여, 상기 웨이퍼(W)를 플라즈마 처리 장치(10)에 반송한다.
처리 시스템(1)은 광학 관찰 장치(OC)를 구비한다. 웨이퍼(W)는, 반송 로보트(Rb1) 및 반송 로보트(Rb2)에 의해, 광학 관찰 장치(OC)와 플라즈마 처리 장치(10)의 사이에서 이동될 수 있다. 반송 로보트(Rb1)에 의해 웨이퍼(W)가 광학 관찰 장치(OC) 내에 수용되고, 광학 관찰 장치(OC) 내에 있어서 웨이퍼(W)의 위치 맞춤이 행해진 후에, 광학 관찰 장치(OC)는, 웨이퍼(W)의 마스크(예컨대 마스크(MK) 등)의 패턴의 홈폭을 측정하여, 측정 결과를 제어부(Cnt)에 송신한다. 광학 관찰 장치(OC)에서는, 주면(FW)의 복수의 영역(ER)(후술)마다 마스크의 패턴의 홈폭이 측정될 수 있다.
도 4는, 도 3에 나타내는 처리 시스템이 구비하는 것이 가능한 플라즈마 처리 장치의 일례를 나타내는 도면이다. 도 4에는, 피처리체를 처리하는 방법 MT의 여러 실시형태에서 이용 가능한 플라즈마 처리 장치(10)의 단면 구조가 개략적으로 나타나 있다.
도 4에 나타낸 바와 같이, 플라즈마 처리 장치(10)는, 평행 평판의 전극을 구비하는 플라즈마 에칭 장치이며, 처리 용기(12)를 구비하고 있다. 처리 용기(12)는, 대략 원통형상을 갖고 있고, 처리 공간(Sp)을 획정한다. 처리 용기(12)는, 예컨대 알루미늄으로 구성되어 있고, 그 내벽면에는 양극 산화 처리가 실시되어 있다. 처리 용기(12)는 보안 접지되어 있다.
처리 용기(12)의 바닥부 상에는, 대략 원통형의 지지부(14)가 마련된다. 지지부(14)는, 예컨대 절연 재료로 구성되어 있다. 지지부(14)를 구성하는 절연 재료는, 석영과 같이 산소를 포함할 수 있다. 지지부(14)는, 처리 용기(12) 내에 있어서, 처리 용기(12)의 바닥부로부터 수직 방향으로 연장되어 있다. 처리 용기(12) 내에는 배치대(PD)가 마련된다. 배치대(PD)는 지지부(14)에 의해 지지되어 있다.
배치대(PD)는, 배치대(PD)의 상면에 있어서 웨이퍼(W)를 유지한다. 웨이퍼(W)의 주면(FW)은, 배치대(PD)의 상면에 접촉하는 웨이퍼(W)의 이면의 반대측에 있고, 상부 전극(30)을 향해 있다. 배치대(PD)는, 하부 전극(LE) 및 정전척(ESC)을 갖고 있다. 하부 전극(LE)은, 제1 플레이트(18a) 및 제2 플레이트(18b)를 포함하고 있다. 제1 플레이트(18a) 및 제2 플레이트(18b)는, 예컨대 알루미늄과 같은 금속으로 구성되어 있고, 대략 원반형상을 이루고 있다. 제2 플레이트(18b)는, 제1 플레이트(18a) 상에 마련되어 있고, 제1 플레이트(18a)에 전기적으로 접속되어 있다.
제2 플레이트(18b) 상에는 정전척(ESC)이 마련된다. 정전척(ESC)은, 도전막인 전극을, 한쌍의 절연층 사이 또는 한쌍의 절연 시트 사이에 배치한 구조를 갖고 있다. 정전척(ESC)의 전극에는, 직류 전원(22)이 스위치(23)를 통해 전기적으로 접속되어 있다. 웨이퍼(W)는, 배치대(PD)에 배치되어 있는 경우에, 정전척(ESC)에 접한다. 웨이퍼(W)의 이면(주면(FW)의 반대측의 면)은 정전척(ESC)에 접한다. 정전척(ESC)은, 직류 전원(22)으로부터의 직류 전압에 의해 생기는 쿨롱력 등의 정전력에 의해 웨이퍼(W)를 흡착한다. 이에 따라, 정전척(ESC)은 웨이퍼(W)를 유지할 수 있다.
제2 플레이트(18b)의 주연부 상에는, 웨이퍼(W)의 엣지 및 정전척(ESC)을 둘러싸도록 포커스링(FR)이 배치되어 있다. 포커스링(FR)은, 에칭의 균일성을 향상시키기 위해서 마련된다. 포커스링(FR)은, 에칭 대상의 막의 재료에 의해 적절하게 선택되는 재료로 구성되어 있고, 예컨대 석영으로 구성될 수 있다.
제2 플레이트(18b)의 내부에는 냉매 유로(24)가 마련된다. 냉매 유로(24)는 온도 조절 기구를 구성하고 있다. 냉매 유로(24)에는, 처리 용기(12)의 외부에 마련된 칠러 유닛(도시 생략)으로부터 배관(26a)을 통해 냉매가 공급된다. 냉매 유로(24)에 공급되는 냉매는, 배관(26b)을 통해 칠러 유닛으로 복귀된다. 이와 같이, 냉매 유로(24)에는 냉매가 순환하도록 공급된다. 이 냉매의 온도를 제어함으로써, 정전척(ESC)에 의해 지지된 웨이퍼(W)의 온도가 제어될 수 있다.
플라즈마 처리 장치(10)에는 가스 공급 라인(28)이 마련된다. 가스 공급 라인(28)은, 전열 가스 공급 기구로부터의 전열 가스, 예컨대 He 가스를, 정전척(ESC)의 상면과 웨이퍼(W)의 이면 사이에 공급한다.
플라즈마 처리 장치(10)에는, 웨이퍼(W)의 온도를 조절하는 온도 조절부(HT)가 마련된다. 온도 조절부(HT)는 정전척(ESC)에 내장되어 있다. 온도 조절부(HT)에는 히터 전원(HP)이 접속되어 있다. 히터 전원(HP)으로부터 온도 조절부(HT)에 전력이 공급됨으로써, 정전척(ESC)의 온도가 조정되고, 정전척(ESC) 상에 배치되는 웨이퍼(W)의 온도가 조정되도록 되어 있다. 또, 온도 조절부(HT)는, 제2 플레이트(18b) 내에 매립되어 있을 수도 있다.
온도 조절부(HT)는, 열을 발하는 복수의 가열 소자와, 상기 복수의 가열 소자의 각각의 주위의 온도를 각각 검출하는 복수의 온도 센서를 구비한다. 복수의 가열 소자의 각각은, 웨이퍼(W)가 정전척(ESC) 상에 위치 맞춤되어 배치되어 있는 경우에, 웨이퍼(W)의 주면(FW)의 복수의 영역(ER)(후술)마다 마련된다. 제어부(Cnt)는, 웨이퍼(W)가 정전척(ESC) 상에 위치 맞춤되어 배치되어 있는 경우에, 웨이퍼(W)의 주면(FW)의 복수의 영역(ER)의 각각에 대응하는 가열 소자 및 온도 센서를 영역(ER)과 관련지어 인식한다. 제어부(Cnt)는, 영역(ER)과, 이 영역(ER)에 대응하는 가열 소자 및 온도 센서를, 복수의 영역마다(복수의 영역(ER)마다), 예컨대 숫자나 문자 등의 번호 등에 의해 식별할 수 있다. 제어부(Cnt)는, 하나의 영역(ER)의 온도를, 상기 하나의 영역(ER)에 대응하는 개소에 마련된 온도 센서에 의해 검출하고, 상기 하나의 영역(ER)에 대한 온도 조절을, 상기 하나의 영역(ER)에 대응하는 개소에 마련된 가열 소자에 의해 행한다. 또, 웨이퍼(W)가 정전척(ESC) 상에 배치되어 있는 경우에 하나의 온도 센서에 의해 검출되는 온도는, 웨이퍼(W) 중 상기 온도 센서 상의 영역(ER)의 온도(보다 구체적으로는, 후술하는 피처리층(J1)에서의 영역(ER)의 온도)와 동일하다.
플라즈마 처리 장치(10)는 상부 전극(30)을 구비하고 있다. 상부 전극(30)은, 배치대(PD)의 상측에 있어서 배치대(PD)와 대향 배치되어 있다. 하부 전극(LE)과 상부 전극(30)은, 서로 대략 평행하게 마련되어 있고, 평행 평판 전극을 구성한다. 상부 전극(30)과 하부 전극(LE) 사이에는, 웨이퍼(W)에 플라즈마 처리를 행하기 위한 처리 공간(Sp)이 제공되어 있다.
상부 전극(30)은, 절연성 차폐 부재(32)를 통해 처리 용기(12)의 상부에 지지되어 있다. 절연성 차폐 부재(32)는 절연 재료로 구성되어 있고, 예컨대 석영과 같이 산소를 포함할 수 있다. 상부 전극(30)은, 전극판(34) 및 전극 지지체(36)를 포함할 수 있다. 전극판(34)은 처리 공간(Sp)에 면해 있고, 전극판(34)에는 복수의 가스 토출 구멍(34a)이 마련된다. 전극판(34)은, 일실시형태에서는 실리콘을 함유한다. 별도의 실시형태에서는, 전극판(34)은 산화실리콘을 함유할 수 있다.
전극 지지체(36)는, 전극판(34)을 착탈 가능하게 지지하는 것이며, 예컨대 알루미늄과 같은 도전성 재료로 구성될 수 있다. 전극 지지체(36)는 수냉 구조를 가질 수 있다. 전극 지지체(36)의 내부에는 가스 확산실(36a)이 마련된다. 가스 확산실(36a)로부터는, 가스 토출 구멍(34a)에 연통하는 복수의 가스 통류 구멍(36b)이 하측으로 연장되어 있다. 전극 지지체(36)에는, 가스 확산실(36a)로 처리 가스를 유도하는 가스 도입구(36c)가 형성되어 있고, 가스 도입구(36c)에는 가스 공급관(38)이 접속되어 있다.
가스 공급관(38)에는, 밸브군(42) 및 유량 제어기군(44)을 통해 가스 소스군(40)이 접속되어 있다. 가스 소스군(40)은 복수의 가스 소스를 갖고 있다. 복수의 가스 소스는, 유기 함유된 아미노실란계 가스의 소스, 플루오로카본계 가스(CxFy 가스(x, y는 1∼10의 정수))의 소스, 산소 원자 및 탄소 원자를 갖는 가스(예컨대 이산화탄소 가스 등)의 소스, 질소 가스의 소스, 수소 가스의 소스 및 희가스의 소스를 포함할 수 있다. 아미노실란계 가스로서, 아미노기의 수가 비교적 적은 분자 구조인 것이 이용될 수 있고, 예컨대 모노아미노실란(H3-Si-R(R은 유기를 포함하고 있고 치환되어 있어도 좋은 아미노기))이 이용될 수 있다. 상기 아미노실란계 가스(후술하는 제1 가스(G1)에 포함되는 가스)는, 1∼3개의 규소 원자를 가질 수 있는 아미노실란을 포함할 수 있고, 또는, 1∼3개의 아미노기를 갖는 아미노실란을 포함할 수 있다. 1∼3개의 규소 원자를 갖는 아미노실란은, 1∼3개의 아미노기를 갖는 모노실란(모노아미노실란), 1∼3개의 아미노기를 갖는 디실란, 또는, 1∼3개의 아미노기를 갖는 트리실란일 수 있다. 또한, 상기 아미노실란은, 치환되어 있어도 좋은 아미노기를 가질 수 있다. 또한, 상기 아미노기는, 메틸기, 에틸기, 프로필기 및 부틸기의 어느 하나에 의해 치환될 수 있다. 또한, 상기 메틸기, 에틸기, 프로필기 또는 부틸기는, 할로겐에 의해 치환될 수 있다. 플루오로카본계 가스로는, CF4 가스, C4F6 가스, C4F8 가스와 같은 임의의 플루오로카본계 가스가 이용될 수 있다. 희가스로는, Ar 가스, He 가스와 같은 임의의 희가스가 이용될 수 있다.
밸브군(42)은 복수의 밸브를 포함하고 있고, 유량 제어기군(44)은 매스플로우 컨트롤러와 같은 복수의 유량 제어기를 포함하고 있다. 가스 소스군(40)의 복수의 가스 소스의 각각은, 밸브군(42)의 대응의 밸브 및 유량 제어기군(44)의 대응의 유량 제어기를 통해, 가스 공급관(38)에 접속되어 있다. 따라서, 플라즈마 처리 장치(10)는, 가스 소스군(40)의 복수의 가스 소스 중 선택된 1 이상의 가스 소스로부터의 가스를, 개별로 조정된 유량으로 처리 용기(12) 내에 공급하는 것이 가능하다.
플라즈마 처리 장치(10)에서는, 처리 용기(12)의 내벽을 따라서 증착 실드(46)가 착탈 가능하게 마련된다. 증착 실드(46)는, 지지부(14)의 외주에도 마련된다. 증착 실드(46)는, 처리 용기(12)에 에칭 부생물(퇴적물)이 부착되는 것을 방지하는 것이며, 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다. 증착 실드는, Y2O3 외에, 예컨대 석영과 같이 산소를 포함하는 재료로 구성될 수 있다.
처리 용기(12)의 바닥부측이자, 지지부(14)와 처리 용기(12)의 측벽 사이에는 배기 플레이트(48)가 마련된다. 배기 플레이트(48)는, 예컨대 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다. 배기 플레이트(48)의 하측이자 처리 용기(12)에는, 배기구(12e)가 마련된다. 배기구(12e)에는, 배기관(52)을 통해 배기 장치(50)가 접속되어 있다. 배기 장치(50)는, 터보 분자 펌프 등의 진공 펌프를 갖고 있고, 처리 용기(12) 내의 공간을 원하는 진공도까지 감압할 수 있다. 처리 용기(12)의 측벽에는 웨이퍼(W)의 반입 반출구(12g)가 마련되어 있고, 반입 반출구(12g)는 게이트 밸브(54)에 의해 개폐 가능하게 되어 있다.
플라즈마 처리 장치(10)는, 제1 고주파 전원(62) 및 제2 고주파 전원(64)을 더 구비하고 있다. 제1 고주파 전원(62)은, 플라즈마 생성용의 제1 고주파 전력을 발생시키는 전원이며, 27∼100[MHz]의 주파수, 일례에 있어서는 60[MHz]의 고주파 전력을 발생시킨다. 또한, 제1 고주파 전원(62)은, 펄스 사양을 구비하고 있고, 주파수 5∼10[kHz], Duty 50∼100%로 제어 가능하다. 제1 고주파 전원(62)은, 정합기(66)를 통해 상부 전극(30)에 접속되어 있다. 정합기(66)는, 제1 고주파 전원(62)의 출력 임피던스와 부하측(하부 전극(LE)측)의 입력 임피던스를 정합시키기 위한 회로이다. 또, 제1 고주파 전원(62)은, 정합기(66)를 통해 하부 전극(LE)에 접속되어 있어도 좋다.
제2 고주파 전원(64)은, 웨이퍼(W)에 이온을 인입하기 위한 제2 고주파 전력, 즉 고주파 바이어스 전력을 발생시키는 전원이며, 400[kHz]∼40.68[MHz]의 범위 내의 주파수, 일례에 있어서는 13.56[MHz]의 주파수의 고주파 바이어스 전력을 발생시킨다. 또한, 제2 고주파 전원(64)은, 펄스 사양을 구비하고 있고, 주파수 5∼40[kHz], Dut y20∼100%로 제어 가능하다. 제2 고주파 전원(64)은, 정합기(68)를 통해 하부 전극(LE)에 접속되어 있다. 정합기(68)는, 제2 고주파 전원(64)의 출력 임피던스와 부하측(하부 전극(LE)측)의 입력 임피던스를 정합시키기 위한 회로이다.
플라즈마 처리 장치(10)는 전원(70)을 더 구비하고 있다. 전원(70)은 상부 전극(30)에 접속되어 있다. 전원(70)은, 처리 공간(Sp) 내에 존재하는 플러스 이온을 전극판(34)에 인입하기 위한 전압을 상부 전극(30)에 인가한다. 일례에 있어서는, 전원(70)은 마이너스의 직류 전압을 발생시키는 직류 전원이다. 이러한 전압이 전원(70)으로부터 상부 전극(30)에 인가되면, 처리 공간(Sp)에 존재하는 플러스 이온이 전극판(34)에 충돌한다. 이에 따라, 전극판(34)으로부터 2차 전자 및/또는 실리콘이 방출된다.
이하, 도 1, 도 5, 도 8, 도 9를 참조하여, 플라즈마 처리 장치(10)를 구비하는 처리 시스템(1)에 있어서 실시되는 형태를 예로 들어, 방법 MT에 관해 상세히 설명한다. 또, 방법 MT은, 처리 시스템(1)과는 상이한 처리 시스템에 있어서 실시되는 것도 가능하고, 그와 같은 처리 시스템은, 플라즈마 처리 장치(10) 이외의 플라즈마 처리 장치를 구비하는 것이 가능하다.
우선, 도 1에 나타내는 방법 MT은, 공정 SA1∼SA4를 구비한다. 공정 SA1은, 도 2에 나타내는 마스크(MK)를 이용하여 반사 방지막(AL)을 에칭하는 공정 SA11(제2 공정)을 구비한다. 공정 SA1에 이어지는 공정 SA2는, 공정 SA11에 있어서 행해지는 에칭에 의해 반사 방지막(AL)으로 형성되는 마스크를 이용하여 유기막(OL)을 에칭하는 공정 SA21(제2 공정)을 구비한다. 공정 SA2에 이어지는 공정 SA3은, 공정 SA21에 있어서 행해지는 에칭에 의해 유기막(OL)으로 형성되는 마스크를 이용하여 피에칭층(EL1)을 에칭하는 공정 SA31과, 공정 SA31의 후에, 유기막(OL)으로 형성되는 마스크를 애싱하여 제거하는 공정 SA32를 구비한다. 공정 SA3에 이어지는 공정 SA4는, 공정 SA31에 있어서 행해지는 에칭에 의해 피에칭층(EL1)으로 형성되는 마스크를 이용하여 피에칭층(EL2)을 에칭하는 공정 SA41을 구비한다.
공정 SA11에서는, 반사 방지막(AL)을 에칭한다. 구체적으로는, 가스 소스군(40)의 복수의 가스 소스 중 선택한 가스 소스로부터, 플루오로카본 가스를 포함하는 처리 가스를 처리 용기(12) 내에 공급한다. 그리고, 제1 고주파 전원(62)으로부터 고주파 전력을 공급한다. 제2 고주파 전원(64)으로부터 고주파 바이어스 전력을 공급한다. 배기 장치(50)를 동작시킴으로써, 처리 용기(12) 내의 압력을 소정의 압력으로 설정한다. 이상과 같이 하여, 플루오로카본 가스의 플라즈마가 처리 용기(12)의 처리 공간(Sp) 내에서 생성된다. 생성된 플라즈마 중의 불소를 포함하는 활성종은, 반사 방지막(AL)의 전체 영역 중 마스크(MK)로부터 노출된 영역을 에칭한다. 이 반사 방지막(AL)의 에칭에 의해, 유기막(OL)에 대한 에칭에 이용되는 마스크가 반사 방지막(AL)으로 형성된다.
공정 SA21에서는, 유기막(OL)을 에칭한다. 구체적으로는, 가스 소스군(40)의 복수의 가스 소스 중 선택한 가스 소스로부터, 질소 가스와 수소 가스를 포함하는 처리 가스를 처리 용기(12) 내에 공급한다. 그리고, 제1 고주파 전원(62)으로부터 고주파 전력을 공급한다. 제2 고주파 전원(64)으로부터 고주파 바이어스 전력을 공급한다. 배기 장치(50)를 동작시킴으로써, 처리 용기(12) 내의 압력을 소정의 압력으로 설정한다. 이상과 같이 하여, 질소 가스와 수소 가스를 포함하는 처리 가스의 플라즈마가 처리 용기(12)의 처리 공간(Sp) 내에서 생성된다. 생성된 플라즈마 중의 수소의 활성종인 수소 라디칼은, 유기막(OL)의 전체 영역 중, 공정 SA11에서 반사 방지막(AL)으로 형성된 마스크로부터 노출된 영역을 에칭한다. 이 유기막(OL)의 에칭에 의해, 피에칭층(EL1)에 대한 에칭에 이용되는 마스크가 유기막(OL)으로 형성된다. 또, 유기막(OL)을 에칭하는 가스로는, 산소를 포함하는 처리 가스를 이용해도 좋다.
공정 SA2에 이어지는 공정 SA3의 공정 SA31에서는, 피에칭층(EL1)을 에칭한다. 구체적으로는, 가스 소스군(40)의 복수의 가스 소스 중 선택한 가스 소스로부터, 처리 가스를 처리 용기(12) 내에 공급한다. 처리 가스는, 피에칭층(EL1)을 구성하는 재료에 따라서 적절하게 선택될 수 있다. 예컨대, 피에칭층(EL1)이 산화실리콘으로 구성되어 있는 경우에는, 처리 가스는 플루오로카본 가스를 포함할 수 있다. 그리고, 제1 고주파 전원(62)으로부터 고주파 전력을 공급한다. 제2 고주파 전원(64)으로부터 고주파 바이어스 전력을 공급한다. 배기 장치(50)를 동작시킴으로써, 처리 용기(12) 내의 압력을 소정의 압력으로 설정한다. 이것에 의해, 플라즈마가 생성된다. 생성된 플라즈마 중의 활성종은, 피에칭층(EL1)의 전체 영역 중, 공정 SA21에 있어서 행해진 에칭에 의해 유기막(OL)으로 형성된 마스크로부터 노출된 영역을 에칭한다. 공정 SA31의 후에, 공정 SA32에서는, 유기막(OL)으로 공정 SA21에서 형성된 마스크를 애싱한다. 구체적으로는, 가스 소스군(40)의 복수의 가스 소스 중 선택한 가스 소스로부터, 처리 가스를 처리 용기(12) 내에 공급한다. 처리 가스는, 산소 가스 및 산소 원자를 포함할 수 있다. 그리고, 제1 고주파 전원(62)으로부터 고주파 전력을 공급한다. 제2 고주파 전원(64)으로부터 고주파 바이어스 전력을 공급한다. 배기 장치(50)를 동작시킴으로써, 처리 용기(12) 내의 압력을 소정의 압력으로 설정한다. 이것에 의해, 플라즈마가 생성된다. 생성된 플라즈마 중의 활성종은, 유기막(OL)으로 공정 SA21에서 형성된 마스크를 애싱한다. 또, 유기막(OL)으로 공정 SA21에서 형성된 마스크를 애싱하는 가스로는, 질소 가스와 수소 가스를 포함하는 처리 가스가 이용될 수 있다.
공정 SA3에 이어지는 공정 SA4의 공정 SA41에서는, 피에칭층(EL2)을 에칭한다. 구체적으로는, 가스 소스군(40)의 복수의 가스 소스 중 선택한 가스 소스로부터, 처리 가스를 처리 용기(12) 내에 공급한다. 처리 가스는, 피에칭층(EL2)을 구성하는 재료에 따라서 적절하게 선택될 수 있다. 예컨대, 피에칭층(EL2)이 어모퍼스 실리콘으로 구성되어 있는 경우에는, 처리 가스는 할로겐계의 가스를 포함할 수 있다. 그리고, 제1 고주파 전원(62)으로부터 고주파 전력을 공급한다. 제2 고주파 전원(64)으로부터 고주파 바이어스 전력을 공급한다. 배기 장치(50)를 동작시킴으로써, 처리 용기(12) 내의 압력을 소정의 압력으로 설정한다. 이것에 의해, 플라즈마가 생성된다. 생성된 플라즈마 중의 활성종은, 피에칭층(EL2)의 전체 영역 중, 공정 SA31, SA32에 있어서 행해진 에칭 및 애싱에 의해 피에칭층(EL1)으로 형성된 마스크로부터 노출된 영역을 에칭한다.
공정 SA1, 공정 SA2, 공정 SA3 및 공정 SA4는, 에칭전의 패턴의 홈폭의 조절 처리를 행하는 공정 SAA(제1 공정)을 구비할 수 있다. 공정 SAA에서는, 에칭전에 있어서, 에칭에서 이용하는 마스크의 패턴의 홈폭을 조절한다. 공정 SAA는, 공정 SA1에서 행해지는 경우에는 공정 SA11의 전에 행해진다. 공정 SAA는, 공정 SA2에서 행해지는 경우에는 공정 SA21의 전에 행해진다. 공정 SAA는, 공정 SA3에서 행해지는 경우에는 공정 SA31의 전에 행해진다. 공정 SAA는, 공정 SA4에서 행해지는 경우에는 공정 SA41의 전에 행해진다.
공정 SAA의 처리 대상(즉, 후술하는 도 5에 나타내는 공정의 처리 대상)인 웨이퍼(W)의 상태를, 도 6의 (a)부에 나타낸다. 도 6의 (a)부는, 도 5에 나타내는 공정(공정 SAA)의 실시전의 웨이퍼(W)의 상태를 나타내는 단면도이다. 도 6의 (a)부에 나타내는 웨이퍼(W)는, 피처리층(J1)과 마스크(J2)를 구비한다. 마스크(J2)는, 피처리층(J1)의 주면(J11)(마스크(J2)가 마스크(MK)에 대응하는 경우에는, 주면(J11)은 웨이퍼(W)의 주면(FW)에 대응한다)에 마련된다.
도 1에 나타내는 공정 SAA가 반사 방지막(AL)을 에칭하는 공정 SA1에서 실행되는 경우, 피처리층(J1)은 반사 방지막(AL)이고, 마스크(J2)는 마스크(MK)이다. 공정 SA11은, 공정 SAA의 실행후에, 홈폭의 조절 처리가 행해진 마스크를 이용하여 피처리층(J1)을 에칭한다.
도 1에 나타내는 공정 SAA가 유기막(OL)을 에칭하는 공정 SA2에서 실행되는 경우, 피처리층(J1)은 유기막(OL)이고, 마스크(J2)는 공정 SA11에 있어서 행해지는 에칭에 의해 반사 방지막(AL)으로 형성되는 마스크이다. 공정 SA21은, 공정 SAA의 실행후에, 홈폭의 조절 처리가 행해진 마스크를 이용하여 피처리층(J1)을 에칭한다.
도 1에 나타내는 공정 SAA가 피에칭층(EL1)을 에칭하는 공정 SA3에서 실행되는 경우, 피처리층(J1)은 피에칭층(EL1)이고, 마스크(J2)는 공정 SA21에 있어서 행해지는 에칭에 의해 유기막(OL)으로 형성되는 마스크이다. 공정 SA31은, 공정 SAA의 실행후에, 홈폭의 조절 처리가 행해진 마스크를 이용하여 피처리층(J1)을 에칭한다.
도 1에 나타내는 공정 SAA가 피에칭층(EL2)을 에칭하는 공정 SA4에서 실행되는 경우, 피처리층(J1)은 피에칭층(EL2)이고, 마스크(J2)는 공정 SA31, SA32에 있어서 행해지는 에칭과 애싱에 의해 피에칭층(EL1)으로 형성되는 마스크이다. 공정 SA41은, 공정 SAA의 실행후에, 홈폭의 조절 처리가 행해진 마스크를 이용하여 피처리층(J1)을 에칭한다.
다음으로, 도 5를 참조하여, 도 1에 나타내는 공정 SAA의 상세에 관해 설명한다. 도 5는, 도 1에 나타내는 방법에 포함될 수 있는 공정(공정 SAA)이자, 에칭전의 패턴의 홈폭의 조절 처리의 공정의 일례를 나타내는 흐름도이다.
공정 SAA에서는(제어부(Cnt)가 행하는 처리에 있어서), 웨이퍼(W)의 피처리층(J1)의 주면(J11)은, 복수의 영역(영역(ER))으로 구분되어 있다. 도 7은, 일실시형태에 관한 방법 MT에 있어서 구분된 웨이퍼(W)의 피처리층(J1)의 주면(J11)의 복수의 영역(ER)의 일부를, 일례로서 모식적으로 나타내는 도면이다. 복수의 영역(ER)은 서로 중복되지 않는다. 복수의 영역(ER)은, 피처리층(J1)의 주면(J11)(웨이퍼(W)의 주면(FW))을 피복한다. 영역(ER)의 형상은, 예컨대 피처리층(J1)의 주면(J11)의 중심점(주면(FW) 의 중심점)에 대하여 동심원으로 연장된 영역, 또는, 격자형의 영역 등일 수 있지만, 이것에 한정되지 않는다.
도 5에 나타낸 바와 같이, 공정 SAA는 공정 SB1∼SB7을 구비하고, 공정 SB5∼SB7은, 공정 SB3 및 공정 SB4의 판정 결과에 따라서 복수회(반복)의 실행이 이루어질 수 있다. 우선, 공정 SB1(제3 공정)에서는, 처리 시스템(1)의 광학 관찰 장치(OC)에 의해, 마스크(J2)의 패턴의 홈폭의 값을, 피처리층(J1)의 주면(J11)의 복수의 영역(ER)마다 측정한다.
공정 SB1에 이어지는 공정 SB2(제4 공정)에서는, 공정 SB1에서 측정된 마스크(J2)의 패턴의 홈폭의 값으로부터 상기 홈폭의 기준치를 뺀 플러스의 차분값을, 피처리층(J1)의 주면(J11)의 복수의 영역(ER)마다 산출한다.
공정 SB2에 이어지는 공정 SB3에서는, 패턴의 홈폭의 조절이 이미 한번 행해졌는지 아닌지(패턴의 홈폭의 조절이 이미 한번 행해진 경우란, 패턴의 홈폭의 조절이 후술하는 공정 SB5∼SB7에서 이미 적어도 한번 행해진 경우)를 판정하여, 패턴의 홈폭의 조절이 아직 한번도 행해지지 않은 경우에(패턴의 홈폭의 조절이 최초로 행해지는 경우에)(공정 SB3 : 아니오(No)), 공정 SB5로 이행한다. 공정 SB3에 있어서, 패턴의 홈폭의 조절이 이미 한번 행해진 경우(공정 SB3 : 예(Yes)), 공정 SB4로 이행한다.
공정 SB4에서는, 공정 SB2에서 산출된 패턴의 홈폭의 차분값에 기초하여, 패턴의 홈폭의 재조절이 필요한지 아닌지를 판정한다. 공정 SB4에 있어서, 패턴의 홈폭의 재조절이 필요한 경우(공정 SB4 : 예), 공정 SB5∼SB7을 재실행한다. 즉, 공정 SB5∼SB7의 실행후에 공정 SB1 및 공정 SB2를 재실행하고, 이 재실행에 의해 공정 SB2에서 산출된 차분값이 미리 설정된 기준 범위를 만족시키지 않는 경우에(공정 SB4 : 예), 공정 SB5∼SB7을 재실행한다. 상기 기준 범위는, 공정 SB2에서 이용한 홈폭의 기준치를 포함하는 범위이다. 공정 SB4에 있어서, 패턴의 홈폭의 재조절이 필요하지 않은 경우(공정 SB4 : 아니오), 즉, 공정 SB2에서 산출된 차분값이 미리 설정된 기준 범위를 만족시키는 경우에는, 공정 SAA의 처리를 종료한다.
공정 SB3 : 예 및 공정 SB4 : 예에 이어지는 공정 SB5에서는, 웨이퍼(W)는, 광학 관찰 장치(OC)로부터 플라즈마 처리 장치(10)로, 반송 로보트(Rb1) 및 반송 로보트(Rb2)에 의해 이동되어, 웨이퍼(W)가 플라즈마 처리 장치(10)의 처리 용기(12) 내에 반입된다.
공정 SB5에 이어지는 공정 SB6(제5 공정)에서는, 공정 SB2에서 산출된 복수의 영역(ER)마다의 차분값의 막두께의 막(J3)(복수의 영역(ER)마다의 막두께가 공정 SB2에서 복수의 영역(ER)마다 산출된 차분값이 되는 막)을, 처리 용기(12) 내에 반입된 웨이퍼(W)의 마스크(J2)의 표면(J21)에 형성한다. 막(J3)은, 산화실리콘의 막이다. 도 6의 (b)부는, 도 5에 나타내는 공정(공정 SB6)의 실시후의 웨이퍼(W)의 상태를 나타내는 단면도이다. 도 6의 (b)부에 나타내는 웨이퍼(W)에는, 마스크(J2)의 표면(J21)에 막(J3)이 형성되어 있다. 또, 공정 SB6에서 행하는 처리 내용의 상세에 관해서는 이후에 설명한다.
공정 SB6에 이어지는 공정 SB7에서는, 웨이퍼(W)는, 플라즈마 처리 장치(10)로부터 광학 관찰 장치(OC)로, 반송 로보트(Rb1) 및 반송 로보트(Rb2)에 의해 이동되어, 웨이퍼(W)가 광학 관찰 장치(OC) 내에 반입된다. 공정 SB7의 후, 공정 SB1, 공정 SB2 및 공정 SB3이 재실행된다.
도 8 및 도 9를 참조하여, 공정 SB6의 상세를 설명한다. 도 8은, 도 5에 나타내는 공정의 일부 공정(공정 SB6)이자, 패턴의 홈폭을 조절하는 공정의 일례를 나타내는 흐름도이다. 도 9는, 도 8에 나타내는 공정에 포함될 수 있는 공정(공정 SCC)이자, 피처리층(J1)의 주면(J11)에서 균일한 막을 형성하는 공정의 일례를 나타내는 흐름도이다.
도 8에 나타낸 바와 같이, 공정 SB6은 공정 SC1∼SC9를 구비한다. 공정 SC5∼SC8은 시퀀스 SQ1을 구성한다. 시퀀스 SQ1 및 공정 SC9는, 웨이퍼(W)의 마스크(J2)의 표면(J21)에 막(J3)을 형성하는 막형성 처리이다. 공정 SC1∼SC4는, 시퀀스 SQ1 및 공정 SC9로 이루어진 막형성 처리를 실행하기 위해 필요한 준비 처리이다.
공정 SC1에서는, 플라즈마 처리 장치(10)의 처리 용기(12) 내에 반입된 웨이퍼(W)는, 정전척(ESC) 상에 위치 맞춤되어 배치된다. 공정 SC1에 이어지는 공정 SC2에서는, 공정 SB3과 마찬가지로, 패턴의 홈폭의 조절이 이미 한번 행해졌는지 아닌지(패턴의 홈폭의 조절이 이미 한번 행해진 경우란, 패턴의 홈폭의 조절이 후술하는 공정 SB5∼SB7에서 이미 적어도 한번 행해진 경우)를 판정하여, 패턴의 홈폭의 조절이 아직 한번도 행해지지 않은 경우에(패턴의 홈폭의 조절이 최초로 행해지는 경우에)(공정 SC2 : 아니오), 공정 SC3으로 이행한다. 또, 공정 SC2의 판정 결과는, 도 5에 나타내는 공정 SB3의 판정 결과에 대응하고 있다. 또한, 공정 SC3은, 상기 공정 SC3을 포함하는 공정 SAA가 유기막을 에칭하는 공정 SA2에서 행해지는 경우(공정 SA1의 후이자 공정 SA21의 전에 행해지는 경우)에는, 실행되지 않는 경우가 있다.
공정 SC2에 있어서, 패턴의 홈폭의 조절이 이미 한번 행해진 경우(공정 SC2 : 예), 공정 SC4 또는 공정 SCC(제12 공정)로 이행한다. 또, 공정 SC2의 판정 결과는, 공정 SB3의 판정 결과와 동일하기 때문에, 공정 SC2의 판정 처리는, 공정 SB3의 판정 결과를 참조함으로써 이루어질 수 있다.
공정 SCC에서는, 복수의 영역(ER)에 상관없이 마스크(J2)의 표면(J21)에 대하여 컨포멀하게 막을 형성한다. 공정 SCC의 상세에 관해서는, 도 9를 참조하여 후술한다. 또, 도 8에 나타낸 바와 같이, 공정 SB6은, 공정 SCC을 포함하지 않는 구성일 수 있지만, 공정 SCC을 포함하는 경우에는, 공정 SC3 혹은 공정 SC2 : 아니오와 공정 SC4의 사이(즉, 공정 SC4의 전), 또는, 후술하는 공정 SC9 : 예의 후(즉, 막형성 처리의 후)에, 공정 SCC가 실행되는 구성일 수 있다.
공정 SC2 : 예에 이어지는 공정 SC3에서는, 웨이퍼(W)에 2차 전자가 조사된다. 공정 SC3은, 마스크(J2)의 표면(J21)에 막(J3)을 형성하는 시퀀스 SQ1 및 공정 SC9의 실행전에, 처리 용기(12)의 처리 공간(Sp) 내에서 플라즈마를 발생시켜 상부 전극(30)에 마이너스의 직류 전압을 인가함으로써, 마스크(J2)에 2차 전자를 조사하는 공정이다.
이상과 같이, 마스크(J2)의 표면(J21)에 막(J3)을 형성하는 시퀀스 SQ1∼공정 SC9의 일련의 공정의 실행전에 있어서, 마스크(J2)에 2차 전자를 조사하기 때문에, 막(J3)의 형성전에 마스크(J2)를 개질할 수 있어, 후속 공정에 의한 마스크(J2)의 손상을 억제할 수 있다.
공정 SC3의 처리 내용을 구체적으로 설명한다. 우선, 처리 용기(12) 내에 수소 가스 및 희가스가 공급되고, 제1 고주파 전원(62)으로부터 고주파 전력이 공급됨으로써, 처리 공간(Sp) 내에 플라즈마가 생성된다. 가스 소스군(40)의 복수의 가스 소스 중 선택한 가스 소스로부터 수소 가스 및 희가스를 처리 용기(12) 내에 공급한다. 따라서, 처리 공간(Sp) 중의 플러스 이온이 상부 전극(30)에 인입되어, 상기 플러스 이온이 상부 전극(30)에 충돌한다. 플러스 이온이 상부 전극(30)에 충돌함으로써, 상부 전극(30)으로부터는 2차 전자가 방출된다. 방출된 2차 전자가 웨이퍼(W)에 조사됨으로써 마스크(J2)가 개질된다. 또한, 전극판(34)에 플러스 이온이 충돌함으로써, 전극판(34)의 구성 재료인 실리콘이 2차 전자와 함께 방출된다. 방출된 실리콘은, 플라즈마에 노출된 플라즈마 처리 장치(10)의 구성 부품으로부터 방출되는 산소와 결합한다. 상기 산소는, 예컨대 지지부(14), 절연성 차폐 부재(32) 및 증착 실드(46)와 같은 부재로부터 방출된다. 실리콘과 산소의 결합에 의해, 산화실리콘 화합물이 생성되고, 상기 산화실리콘 화합물이 웨이퍼(W) 상에 퇴적하여 마스크(J2)를 덮어 보호한다. 이와 같이, 마스크(J2)에 2차 전자를 조사하는 공정 SC3에서는, 처리 공간(Sp) 내에서 플라즈마를 발생시켜 상부 전극(30)에 마이너스의 직류 전압을 인가함으로써, 마스크(J2)에 2차 전자를 조사함과 함께, 전극판(34)으로부터 실리콘을 방출시켜 상기 실리콘을 포함하는 산화실리콘 화합물로 마스크(J2)를 덮는다. 그리고, 마스크(J2)에 2차 전자를 조사하고, 마스크(J2)를 산화실리콘 화합물로 덮은 후에 처리 용기(12) 내를 퍼지하여, 공정 SC4 또는 공정 SCC로 이행한다. 이상과 같이, 공정 SC3에 있어서, 산화실리콘 화합물이 마스크(J2)를 덮는 경우에는, 후속 공정에 의한 마스크(J2)의 손상을 더욱 억제할 수 있다.
또, 공정 SC3에서는 2차 전자의 조사에 의한 개질이나 보호막의 형성을 위해, 제2 고주파 전원(64)의 바이어스 전력을 최소한으로 하여 실리콘의 방출을 억제해도 좋다. 또한, 방법 MT에 있어서 공정 SC3을 제외하는 것도 가능하다.
공정 SC3의 후, 또는, 공정 SC2 : 아니오의 후에는, 공정 SCC를 거쳐서, 또는, 공정 SCC을 거치지 않고, 공정 SC4(제10 공정)로 이행한다. 공정 SC4에서는, 웨이퍼(W)의 피처리층(J1)의 주면(J11)의 복수의 영역(ER)마다, 온도 조절부(HT)를 이용하여 웨이퍼(W)의 피처리층(J1)의 온도를 조절한다. 공정 SC4에서는, 피처리층(J1)의 온도와 피처리층(J1) 상의 마스크(J2)의 표면(J21)에 퇴적하는 막(후술하는 막형성 처리(시퀀스 SQ1 및 공정 SC9)로 형성하는 막)의 막두께의 대응을 나타내는 미리 취득된 대응 데이터(DT)와, 공정 SB2에 있어서 복수의 영역(ER)마다 산출된 차분값에 대응하는 막두께를 이용하여, 복수의 영역(ER)마다 피처리층(J1)의 온도를 조절한다. 대응 데이터(DT)는, 피처리층(J1)의 온도마다 시퀀스 SQ1 및 공정 SC9로 이루어진 막형성 처리와 동일한 조건(피처리층(J1)의 온도를 제외한 조건)을 기초로 마스크(J2)의 표면(J21)에 막(J3)을 퇴적시킴으로써 미리 얻어진 데이터이며, 제어부(Cnt)의 기억부에 판독 가능하게 저장되어 있다.
공정 SC4에서는, 공정 SB6이 공정 SCC을 포함하지 않는 경우에는, 처리 용기(12) 내에 반입된 웨이퍼(W)의 피처리층(J1)에서의 복수의 영역(ER)마다의 온도가, 공정 SB2에 있어서 복수의 영역(ER)마다 산출된 차분값의 막두께에 대응하는 온도가 되도록, 복수의 영역(ER)마다 피처리층(J1)의 온도를 대응 데이터(DT)에 기초하여 조절한다.
공정 SC4에서는, 공정 SB6이 공정 SCC을 포함하는 경우, 즉, 공정 SCC이, 공정 SC4의 전이자, 공정 SC3의 후 혹은 공정 SC2 : 아니오의 후에 실시되는 경우, 또는, 공정 SQ1 및 공정 SC9로 이루어진 막형성 처리의 후에 실시되는 경우에는, 처리 용기(12) 내에 반입된 웨이퍼(W)의 피처리층(J1)에서의 복수의 영역(ER)마다의 온도가, 공정 SB2에 있어서 복수의 영역(ER)마다 산출된 차분값의 막두께로부터 공정 SCC에서 컨포멀하게 형성되는 막의 막두께를 뺀 값에 대응하는 온도가 되도록, 복수의 영역(ER)마다 피처리층(J1)의 온도를 대응 데이터(DT)에 기초하여 조절한다.
공정 SC4에 이어지는 시퀀스 SQ1 및 공정 SC9로 이루어진 막형성 처리(제11 공정)에서는, 처리 용기(12) 내에 반입된 웨이퍼(W)의 피처리층(J1) 상의 마스크(J2)의 표면(J21)에 막(막(J3), 또는, 공정 SB6에 있어서 공정 SCC이 실행되는 경우에는 막(J3)의 일부)을 형성한다. 시퀀스 SQ1 및 공정 SC9로 이루어진 막형성 처리는, ALD(Atomic Layer Deposition)법과 동일한 방법에 의해 웨이퍼(W)의 마스크(J2)의 표면(J21) 상에 산화실리콘의 막을 복수의 영역(ER)마다 균일한 두께로 컨포멀하게 형성하는 공정이다. 시퀀스 SQ1의 공정 SC5의 실행중에는, 공정 SC4에서 복수의 영역(ER)마다 조절된 웨이퍼(W)의 피처리층(J1)의 온도가 유지된다. 이 때문에, 막형성 처리에 의해 형성되는 막은 복수의 영역(ER)마다 상이한 막두께가 될 수 있지만, 막형성 처리에 의해 형성되는 막을 포함하는 막(J3)이 마스크(J2)의 표면(J21)에 형성된 후(공정 SB4 : 아니오)이자, 공정 SAA의 후에는, 마스크(J2)의 홈폭은 원하는 값(공정 SB2에 있어서 차분값의 계산에 이용된 복수의 영역(ER)마다의 홈폭의 기준치)이 된다.
막형성 처리(시퀀스 SQ1 및 공정 SC9)의 상세를 설명한다. 시퀀스 SQ1은, 공정 SC5∼SC8로 이루어진다. 공정 SC5(제6 공정)에서는, 처리 용기(12) 내에 제1 가스(G1)를 공급한다. 구체적으로는, 공정 SC5에서는, 도 10의 (a)부에 나타낸 바와 같이, 처리 용기(12) 내에, 실리콘을 함유하는 제1 가스(G1)를 도입한다. 제1 가스(G1)는, 유기 함유된 아미노실란계 가스를 포함한다. 제1 가스(G1)는, 아미노실란계 가스로서, 아미노기의 수가 비교적 적은 분자 구조의 것이 이용될 수 있고, 예컨대 모노아미노실란(H3-Si-R(R은 유기를 포함하고 있고 치환되어 있어도 좋은 아미노기))이 이용될 수 있다. 또한, 제1 가스(G1)로서 이용되는 상기 아미노실란계 가스는, 1∼3개의 규소 원자를 가질 수 있는 아미노실란을 포함할 수 있고, 또는, 1∼3개의 아미노기를 갖는 아미노실란을 포함할 수 있다. 1∼3개의 규소 원자를 갖는 아미노실란은, 1∼3개의 아미노기를 갖는 모노실란(모노아미노실란), 1∼3개의 아미노기를 갖는 디실란, 또는, 1∼3개의 아미노기를 갖는 트리실란일 수 있다. 또한, 상기 아미노실란은, 치환되어 있어도 좋은 아미노기를 가질 수 있다. 또한, 상기 아미노기는, 메틸기, 에틸기, 프로필기 및 부틸기의 어느 하나에 의해 치환될 수 있다. 또한, 상기 메틸기, 에틸기, 프로필기 또는 부틸기는, 할로겐에 의해 치환될 수 있다. 가스 소스군(40)의 복수의 가스 소스 중 선택한 가스 소스로부터 유기 함유된 아미노실란계 가스의 제1 가스(G1)를 처리 용기(12) 내에 공급한다. 공정 SC5에서는, 제1 가스(G1)의 플라즈마를 생성하지 않는다.
공정 SC5에서 요하는 처리 시간은, 공정 SC5에 있어서 피처리층(J1) 상의 마스크(J2)의 표면(J21)에 퇴적하는 막의 막두께가 피처리층(J1)의 온도의 고저에 따라서 증감하는 상태가 되는 시간 내에 있다. 이러한 처리 시간은, ALD법에서의 자기 제어(self-limited) 영역(피처리층(J1)의 온도에 상관없이 막두께의 막이 피처리층(J1) 상의 마스크(J2)의 표면(J21)에 형성될 수 있는 처리 시간)이 되는 처리 시간보다 짧은 시간일 수 있다.
제1 가스(G1)의 분자는, 도 10의 (b)부에 나타낸 바와 같이, 반응 전구체(층(Ly1))로서 피처리층(J1)의 주면(J11)(구체적으로는, 주면(J11) 상의 마스크(J2)의 표면(J21))에 부착된다. 제1 가스(G1)의 분자는, 화학 결합에 기초하는 화학 흡착에 의해 마스크(J2)의 표면(J21)에 부착되는 것이며, 플라즈마는 이용되지 않는다. 또, 제1 가스(G1)로는, 공정 SC4에서 복수의 영역(ER)마다 조절된 피처리층(J1)의 온도를 기초로 화학 결합에 의해 마스크(J2)의 표면(J21)에 부착 가능하고 또한 실리콘을 함유하는 것이라면 이용될 수 있다.
한편, 예컨대 제1 가스(G1)에 모노아미노실란이 선택되는 경우, 모노아미노실란이 선택되는 이유로는, 모노아미노실란이 비교적 높은 전기 음성도를 가지며 또한 극성을 갖는 분자 구조를 갖는 것에 의해 화학 흡착이 비교적 용이하게 행해질 수 있는 것에 기인한다. 제1 가스(G1)의 분자가 마스크(J2)의 표면(J21)에 부착되는 것에 의해 형성되는 반응 전구체의 층(Ly1)은, 상기 부착이 화학 흡착이기 때문에 단분자층(단층)에 가까운 상태가 된다. 모노아미노실란의 아미노기(R)가 작을수록, 마스크(J2)의 표면(J21)에 흡착되는 분자의 분자 구조도 작아지기 때문에, 분자의 크기에 기인하는 입체 장해가 저감되고, 따라서, 제1 가스(G1)의 분자가 마스크(J2)의 표면(J21)에 복수의 영역(ER)마다 균일하게 흡착할 수 있고, 층(Ly1)은 마스크(J2)의 표면(J21)에 대하여 복수의 영역(ER)마다 균일한 막두께로 형성될 수 있다.
이상과 같이, 제1 가스(G1)가 유기를 포함한 아미노실란계 가스를 포함하기 때문에, 공정 SC5에 의해, 실리콘의 반응 전구체(층(Ly1))가 마스크(J2)의 표면(J21)의 원자층을 따라서 마스크(J2) 상에 형성된다.
공정 SC5에 이어지는 공정 SC6(제7 공정)은, 처리 용기(12) 내를 퍼지한다. 구체적으로는, 공정 SC5에 있어서 공급된 제1 가스(G1)가 배기된다. 공정 SC6에서는, 퍼지 가스로서 질소 가스 또는 희가스(예컨대 Ar 등)와 같은 불활성 가스를 처리 용기(12) 내에 공급해도 좋다. 즉, 공정 SC6의 퍼지는, 불활성 가스를 처리 용기(12) 내에 흘리는 가스 퍼지, 또는 진공 상태에 의한 퍼지의 어느 것이어도 좋다. 공정 SC6에서는, 마스크(J2)의 표면(J21) 상에 과잉으로 부착된 분자도 제거될 수 있다. 이상에 의해, 반응 전구체의 층(Ly1)은, 매우 얇은 단분자층이 된다.
공정 SC6에 이어지는 공정 SC7(제8 공정)에서는, 도 10의 (b)부에 나타낸 바와 같이, 처리 용기(12)의 처리 공간(Sp) 내에 있어서 제2 가스의 플라즈마(P1)를 생성한다. 제2 가스는, 산소 원자 및 탄소 원자를 함유하는 가스를 포함하고, 예컨대 이산화탄소 가스를 포함할 수 있다. 공정 SC7에 있어서, 제2 가스의 플라즈마(P1)가 생성될 때의 웨이퍼(W)의 피처리층(J1)의 온도는, 예컨대 섭씨 0도 이상이자 섭씨 200도 이하일 수 있다. 가스 소스군(40)의 복수의 가스 소스 중 선택한 가스 소스로부터 산소 원자 및 탄소 원자를 함유하는 가스를 포함하는 제2 가스를 처리 용기(12) 내에 공급한다. 그리고, 제1 고주파 전원(62)으로부터 고주파 전력을 공급한다. 이 때, 제2 고주파 전원(64)의 바이어스 전력을 인가하는 것도 가능하고, 또한, 제2 고주파 전원(64)만으로 플라즈마를 생성하는 것도 가능하다. 제2 고주파 전원(64)으로부터 고주파 바이어스 전력을 공급하고, 배기 장치(50)를 동작시킴으로써 처리 용기(12) 내의 공간의 압력을 미리 설정된 압력으로 설정한다. 이와 같이 하여, 제2 가스의 플라즈마(P1)가 처리 공간(Sp) 내에 있어서 생성된다.
도 10의 (b)부에 나타낸 바와 같이, 제2 가스의 플라즈마(P1)가 생성되면, 산소의 활성종 및 탄소의 활성종, 예컨대 산소 라디칼, 탄소 라디칼이 생성되고, 도 10의 (c)부에 나타낸 바와 같이, 실리콘 산화막인 층(Ly2)(막(J3)에 포함되는 층)이 단분자층으로서 형성된다. 탄소 라디칼은, 마스크(J2)에 대한 산소 침식을 억제하는 기능을 발휘할 수 있기 때문에, 실리콘 산화막이 보호막으로서 마스크(J2)의 표면(J21)에 있어서 안정적으로 형성될 수 있다. 실리콘 산화막의 Si-O 결합의 결합 에너지는 192[kcal] 정도이며, 마스크를 형성하고 있는 유기막의 여러 결합종인 C-C 결합, C-H 결합, C-F 결합 각각의 결합 에너지(50-110[kcal] 정도, 70-110[kcal] 정도, 100-120[kcal] 정도)보다 높기 때문에, 실리콘 산화막은 보호막으로서의 기능을 발휘할 수 있다.
이상과 같이, 제2 가스가 산소 원자를 포함하기 때문에, 공정 SC7에 있어서, 상기 산소 원자가 마스크(J2) 상에 마련되는 실리콘의 반응 전구체(층(Ly1))와 결합함으로써, 마스크(J2) 상에 산화실리콘막의 층(Ly2)이 복수의 영역(ER)마다 상이한 막두께로 컨포멀하게 형성될 수 있다. 또한, 제2 가스가 탄소 원자를 포함하기 때문에, 산소 원자에 의한 마스크(J2)에 대한 침식이 상기 탄소 원자에 의해 억제될 수 있다. 따라서, 시퀀스 SQ1에 있어서는, ALD법과 동일한 방법에 의해, 실리콘 산화막의 층(Ly2)을, 마스크(J2)의 표면(J21) 상에, 복수의 영역(ER)의 각각의 온도에 따른 균일한 막두께로, 복수의 영역(ER)마다 컨포멀하게 형성할 수 있다.
공정 SC7에 이어지는 공정 SC8(제9 공정)에서는, 처리 용기(12) 내를 퍼지한다. 구체적으로는, 공정 SC7에 있어서 공급된 제2 가스가 배기된다. 공정 SC8에서는, 퍼지 가스로서 질소 가스 또는 희가스(예컨대 Ar 등)와 같은 불활성 가스를 처리 용기(12) 내에 공급해도 좋다. 즉, 공정 SC8의 퍼지는, 불활성 가스를 처리 용기(12) 내에 흘리는 가스 퍼지, 또는 진공 상태에 의한 퍼지의 어느 것이어도 좋다.
시퀀스 SQ1에 이어지는 공정 SC9에서는, 시퀀스 SQ1의 반복 횟수가, 미리 설정된 횟수(예컨대 50회 등)에 도달했는지 아닌지를 판정하여, 상기 횟수에 도달하지 않았다고 판정한 경우(공정 SC9 : 아니오), 시퀀스 SQ1을 다시 실행하고, 상기 횟수에 도달했다고 판정한 경우(공정 SC9 : 예), 공정 SB6을 종료한다. 즉, 공정 SC9에서는, 시퀀스 SQ1의 반복 횟수가 미리 설정된 횟수에 도달할 때까지, 시퀀스 SQ1의 실행을 반복 행하여, 마스크(J2)의 표면(J21)에 대하여, 복수의 영역(ER)의 각각의 온도에 따른 막두께의 막을, 복수의 영역(ER)마다 형성한다. 공정 SC9에 의해 제어되는 시퀀스 SQ1의 반복 횟수는, 공정 SC5에서의 처리 시간과, 시퀀스 SQ1 및 공정 SC9로 이루어진 막형성 처리에 의해 형성하는 막(막(J3), 또는, 공정 SB6에 있어서 공정 SCC이 실행되는 경우에는 막(J3)의 일부)의 막두께에 따라서 결정된다.
여기서, 공정 SCC의 상세를, 도 9를 참조하여 설명한다. 공정 SCC은, 시퀀스 SQ2 및 공정 SD5로 이루어진다. 시퀀스 SQ2는, 공정 SD1∼SD4로 이루어진다. 시퀀스 SQ2의 공정 SD1은, 도 8에 나타내는 시퀀스 SQ1의 공정 SC5에 대응하고 있지만, 공정 SD1에서의 피처리층(J1)의 온도와 공정 SC5에서의 피처리층(J1)의 온도가 상이한 점과, 공정 SD1에서 요하는 처리 시간과 공정 SC5에서 요하는 처리 시간이 상이한 점에서, 공정 SD1과 공정 SC5는 상이하다. 시퀀스 SQ2의 공정 SD2∼SD4의 각각에서는, 도 8에 나타내는 시퀀스 SQ1의 공정 SC6∼SC8의 각각과, 동일한 처리가 행해진다.
공정 SD5에 의해 제어되는 시퀀스 SQ2의 반복 횟수는, 공정 SCC에 의해 형성하는 막(막(J3)의 일부)의 막두께에 따라서 결정된다. 공정 SB6에서 형성되는 막(J3)은, 공정 SCC에서 형성되는 막과, 막형성 처리(시퀀스 SQ1 및 공정 SC9)에서 형성되는 막으로 이루어진다. 공정 SB6에서 형성되는 막(J3)의 막두께는, 공정 SCC에서 형성되는 막의 막두께와, 막형성 처리(시퀀스 SQ1 및 공정 SC9)로 형성되는 막의 막두께의 합계치이다.
시퀀스 SQ2의 공정 SD1에서의 처리 시간은, ALD법에서의 자기 제어(self-limited) 영역(피처리층(J1)의 온도에 상관없이 막두께가 피처리층(J1) 상의 마스크(J2)의 표면(J21)에 형성될 수 있는 처리 시간)이 되는 처리 시간이며, 시퀀스 SQ1의 공정 SC5에서의 처리 시간보다 길다. 공정 SD1에서는, 웨이퍼(W)의 피처리층(J1)의 온도는, 예컨대 섭씨 0도 이상이자 섭씨 200도 이하일 수 있다.
일실시형태에 관한 대응 데이터(DT)의 작성 방법의 구체예에 관해 설명한다. 대응 데이터(DT)는, 피처리층(J1)의 온도와 피처리층(J1) 상의 마스크(J2)의 표면(J21)에 퇴적하는 막(막형성 처리(시퀀스 SQ1 및 공정 SC9)로 형성하는 막)의 막두께의 대응을 나타내는 것이며, 피처리층(J1)의 온도마다 시퀀스 SQ1 및 공정 SC9로 이루어진 막형성 처리와 동일한 조건(피처리층(J1)의 온도를 제외하는 조건)을 기초로 마스크(J2)의 표면(J21)에 막(J3)을 퇴적시킴으로써, 방법 MT의 실행전에 있어서 미리 얻어진 데이터이다.
우선, 피처리층(J1)의 복수의 온도(상기 온도의 값을 이하 KR이라고 함)마다, 공정 SC5에서의 처리 시간(상기 처리 시간의 값을 이하 TM이라고 함)과 막형성 처리로 형성되는 막의 막두께(상기 막두께의 값을 이하 VL이라고 함)의 관계(상기 관계를, 처리 시간(TM) 및 온도(KR)의 함수로 하여, 이하 F1이라고 함)를 측정한다. 온도(KR)마다, 처리 시간(TM)과 막두께(VL)의 관계(VL=F1(TM; KR))는, 대수 함수 : VL=α1(KR)×ln(TM)+β1(KR)ㆍㆍㆍ(식 1)로 양호하게 근사될 수 있다. α1(KR)은, KR마다 정해지는 상수이고, ln(TM)은, TM에 대한 자연 대수이고, β1(KR)은, KR마다 정해지는 상수이다. 식 1(근사식)에 있어서, 막형성 처리로 형성되는 막의 막두께(VL)는, 온도(KR)에 대한 아레니우스의 식(아레니우스 플롯)으로부터도 알 수 있듯이, 온도(KR)가 높을수록 커지지만, ALD법에서의 자기 제어 영역에서는, KR에 상관없이 거의 일정치로 수속된다.
식 1에 포함되는 α1(KR)과 β1(KR)은 이하와 같이 근사될 수 있다. α1(KR)의 역수(1/α1(KR))는, 일차 함수 : 1/α1(KR)=α2×KR+β2ㆍㆍㆍ(식 2)로 양호하게 근사될 수 있다. α2, β2는, 식 2(근사식)의 산출시에 결정되는 상수이다. β1(KR)은, KR의 함수로서, 대수 함수 : β1(KR)=α3×ln(KR)+β3ㆍㆍㆍ(식 3)으로 양호하게 근사될 수 있다. α3, β3은, 식 3(근사식)의 산출시에 결정되는 상수이다. ln(KR)는, KR에 대한 자연 대수이다.
식 1에 포함되는 α1(KR) 및 β1(KR)의 각각에 대하여 식 2 및 식 3의 각각을 적용함으로써, 식 1은, VL=ln(TM)/(α2×KR+β2)+α3×ln(KR)+β3ㆍㆍㆍ(식 4)로 나타낸다. 즉, 막두께(VL)는, 처리 시간(TM)을 일정한 값(ALD법에서의 자기 제어 영역에 대응하는 처리 시간보다 짧은 공정 SC에서 요하는 처리 시간이자, 온도(KR)에 의해 막두께(VL)가 충분히 변화할 수 있는 처리 시간)으로 고정하면, 온도(KR)에 따라서 일의적으로 산출될 수 있다. 이상 설명한 바와 같이, 대응 데이터(DT)는 식 4에 의해 작성될 수 있다. 또, 상기 식 1∼식 4를 이용한 방법 이외의 방법으로 대응 데이터(DT)를 작성하는 것도 가능하다.
이상 설명한 일실시형태에 관한 방법 MT에서는, 피처리층(J1)을 에칭하는 공정 SA11(또는 공정 SA21, 공정 SA31, 공정 SA41)의 전에, 마스크(J2)의 패턴의 홈폭을 조절하는 공정 SAA를 실시한다. 공정 SAA에서는, 피처리층(J1)의 주면(J11)을 복수의 영역(ER)으로 구분하고, 공정 SB1 및 공정 SB2에서는 마스크(J2)의 홈폭과 상기 홈폭의 기준치의 차분값을 복수의 영역(ER)마다 산출하고, 공정 SB6에서는 상기 차분값에 대응하는 막두께의 막(J3)을 마스크(J2)에 형성하여 복수의 영역(ER)마다 마스크의 홈폭을 상기 기준치로 보정한다. 공정 SB6에서는, 공정 SC5∼SC8을 반복 실행하는 막형성 처리를 이용하여 ALD법과 동일한 방법에 의해 마스크(J2)에 막을 원자층마다 매우 상세하게 형성한다. 막형성 처리로 형성되는 막의 막두께는 피처리층(J1)의 온도에 따라서 상이하기 때문에, 공정 SC4에서는, 피처리층(J1)의 온도와 형성하는 막의 막두께의 대응을 나타내는 대응 데이터(DT)를 이용하여, 복수의 영역(ER)마다, 공정 SB2에서 산출한 차분값에 대응하는 막두께의 막의 형성에 필요한 온도가 되도록, 피처리층(J1)의 온도를 조절한다. 이와 같이, 공정 SA11(또는 공정 SA21, 공정 SA31, 공정 SA41)에서 행하는 에칭의 전에, 피처리층(J1)의 주면(J11)의 복수의 영역(ER)마다, 마스크(J2)의 홈의 보정량에 대응하는 막두께가 결정되고, 상기 막두께의 형성에 필요한 피처리층(J1)의 온도가 대응 데이터(DT)를 이용하여 결정되고, 복수의 영역(ER)마다 결정된 온도로 피처리층(J1)의 온도가 조절된 상태에서, ALD법과 동일한 막형성 처리가 행해지기 때문에, 마스크(J2)의 패턴의 변동이 피처리층(J1)의 주면(J11)의 복수의 영역(ER)마다 상세하고 또한 충분하게 억제될 수 있다.
또한, 복수의 영역(ER)에 상관없이 마스크(J2)의 표면(J21)에 대하여 컨포멀하게 막을 형성하는 공정 SCC이 방법 MT에 이용되는 경우에는, 복수의 영역(ER)마다의 막두께 중 공통의 막두께에 관해서는, 공정 SC4에서 복수의 영역(ER)마다 행하는 피처리층(J1)의 온도 조절을 거치지 않고, 공정 SCC에 의해 부분적으로 막의 형성이 가능해진다.
또한, 공정 SB6에서 막(J3)을 형성한 후에, 마스크(J2)의 홈폭의 차분값을 다시 산출하여 차분값이 기준 범위에 있는지 아닌지를 판정하여(공정 SB1∼SB4), 차분값이 기준 범위에 없는 경우에는 막(J3)의 형성을 다시 행하기 때문에, 마스크(J2)의 홈폭의 변동이 더욱 충분히 억제될 수 있다.
이상, 바람직한 실시형태에 있어서 본 발명의 원리를 나타내어 설명했지만, 본 발명은, 그와 같은 원리로부터 일탈하지 않고 배치 및 상세에 있어서 변경될 수 있는 것은, 당업자에 의해 인식된다. 본 발명은, 본 실시형태에 개시된 특정한 구성에 한정되는 것이 아니다. 따라서, 특허청구범위 및 그 정신의 범위로부터의 모든 수정 및 변경에 권리를 청구한다.
1 : 처리 시스템, 10 : 플라즈마 처리 장치, 12 : 처리 용기, 121 : 트랜스퍼 챔버, 122a : 대, 122b : 대, 122c : 대, 122d : 대, 124a : 수용 용기, 124b : 수용 용기, 124c : 수용 용기, 124d : 수용 용기, 12e : 배기구, 12g : 반입 반출구, 14 : 지지부, 18a : 제1 플레이트, 18b : 제2 플레이트, 22 : 직류 전원, 23 : 스위치, 24 : 냉매 유로, 26a : 배관, 26b : 배관, 28 : 가스 공급 라인, 30 : 상부 전극, 32 : 절연성 차폐 부재, 34 : 전극판, 34a : 가스 토출 구멍, 36 : 전극 지지체, 36a : 가스 확산실, 36b : 가스 통류 구멍, 36c : 가스 도입구, 38 : 가스 공급관, 40 : 가스 소스군, 42 : 밸브군, 44 : 유량 제어기군, 46 : 증착 실드, 48 : 배기 플레이트, 50 : 배기 장치, 52 : 배기관, 54 : 게이트 밸브, 62 : 제1 고주파 전원, 64 : 제2 고주파 전원, 66 : 정합기, 68 : 정합기, 70 : 전원, AL : 반사 방지막, Cnt : 제어부, DT : 대응 데이터, EL1 : 피에칭층, EL2 : 피에칭층, ER : 영역, ESC : 정전척, FR : 포커스링, FW : 주면, G1 : 제1 가스, HP : 히터 전원, HT : 온도 조절부, J1 : 피처리층, J11 : 주면, J2 : 마스크, J21 : 표면, J3 : 막, LE : 하부 전극, LL1 : 로드록 챔버, LL2 : 로드록 챔버, LM : 로더 모듈, Ly1 : 층, Ly2 : 층, MK : 마스크, OC : 광학 관찰 장치, OL : 유기막, P1 : 플라즈마, PD : 배치대, Rb1 : 반송 로보트, Rb2 : 반송 로보트, BA : 기판, Sp : 처리 공간, W : 웨이퍼.

Claims (7)

  1. 피처리체를 처리하는 방법으로서,
    상기 피처리체는, 피처리층과 상기 피처리층의 주면에 마련된 마스크를 구비하고, 상기 방법은,
    상기 마스크의 패턴의 홈폭을 조절하는 제1 공정과,
    상기 제1 공정의 실행후에, 상기 마스크를 이용하여 상기 피처리층을 에칭하는 제2 공정
    을 포함하고,
    상기 주면은, 상기 방법에 있어서 복수의 영역으로 구분되어 있고,
    상기 제1 공정은,
    상기 홈폭의 값을 상기 방법에 있어서 구분된 복수의 영역마다 측정하는 제3 공정과,
    상기 제3 공정의 실행후에, 상기 제3 공정에서 측정된 상기 홈폭의 값으로부터 상기 홈폭의 기준치를 뺀 플러스의 차분값을, 상기 복수의 영역마다 산출하는 제4 공정과,
    상기 제4 공정의 실행후에, 상기 제4 공정에서 산출된 상기 복수의 영역마다의 상기 차분값의 막두께의 막을, 플라즈마 처리 장치의 처리 용기 내에 반입된 상기 피처리체의 상기 마스크의 표면에 형성하는 제5 공정
    을 포함하고,
    상기 제5 공정은,
    상기 처리 용기 내에 제1 가스를 공급하는 제6 공정과,
    상기 제6 공정의 실행후에, 상기 처리 용기 내를 퍼지하는 제7 공정과,
    상기 제7 공정의 실행후에, 상기 처리 용기 내에서 제2 가스의 플라즈마를 생성하는 제8 공정과,
    상기 제8 공정의 실행후에, 상기 처리 용기 내를 퍼지하는 제9 공정
    을 포함하는 시퀀스를 반복 실행하는 막형성 처리에 있어서 상기 피처리층의 온도와 상기 피처리층 상의 상기 마스크의 상기 표면에 퇴적하는 막의 막두께의 대응을 나타내는 미리 취득된 대응 데이터와, 상기 제4 공정에 있어서 상기 복수의 영역마다 산출된 상기 차분값에 대응하는 막두께를 이용하여, 상기 복수의 영역마다, 상기 처리 용기 내에 반입된 상기 피처리체의 상기 피처리층의 온도를 조절하는 제10 공정과,
    상기 제10 공정의 실행후에, 상기 막형성 처리를 실행하여, 상기 피처리층 상의 상기 마스크의 상기 표면에 막을 형성하는 제11 공정
    을 포함하고,
    상기 제6 공정에서 요하는 처리 시간은, 상기 제6 공정에 있어서 상기 피처리층 상의 상기 마스크의 상기 표면에 퇴적하는 막의 막두께가 상기 피처리층의 온도의 고저에 따라서 증감하는 상태가 되는 시간 내에 있고,
    상기 제1 가스는, 아미노실란계 가스를 포함하고,
    상기 제2 가스는, 산소 원자 및 탄소 원자를 함유하는 가스를 포함하는 것인, 피처리체를 처리하는 방법.
  2. 제1항에 있어서,
    상기 제10 공정은, 상기 처리 용기 내에 반입된 상기 피처리체의 상기 피처리층에서의 상기 복수의 영역마다의 온도가, 상기 제4 공정에 있어서 상기 복수의 영역마다 산출된 상기 차분값의 막두께에 대응하는 온도가 되도록, 상기 복수의 영역마다 상기 피처리층의 온도를, 상기 대응 데이터에 기초하여 조절하는 것인, 피처리체를 처리하는 방법.
  3. 제1항에 있어서,
    상기 제5 공정은, 상기 복수의 영역에 상관없이 상기 마스크의 상기 표면에 대하여 컨포멀하게 막을 형성하는 제12 공정을 포함하고,
    상기 제10 공정은, 상기 처리 용기 내에 반입된 상기 피처리체의 상기 피처리층에서의 상기 복수의 영역마다의 온도가, 상기 제4 공정에 있어서 상기 복수의 영역마다 산출된 상기 차분값의 막두께로부터 상기 제12 공정에서 컨포멀하게 형성되는 막의 막두께를 뺀 값에 대응하는 온도가 되도록, 상기 복수의 영역마다 상기 피처리층의 온도를 상기 대응 데이터에 기초하여 조절하고,
    상기 제12 공정은, 상기 제10 공정의 전 또는 상기 막형성 처리의 후에 행해지는 것인, 피처리체를 처리하는 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 공정은, 상기 제5 공정의 실행후에 상기 제3 공정 및 상기 제4 공정을 재실행하고, 이 재실행에 의해 상기 제4 공정에서 산출된 차분값이 미리 설정된 기준 범위를 만족시키지 않는 경우에, 상기 제5 공정을 재실행하는 것인, 피처리체를 처리하는 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 가스는 모노아미노실란을 포함하는 것인, 피처리체를 처리하는 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 가스의 아미노실란계 가스는, 1∼3개의 규소 원자를 갖는 아미노실란을 포함하는 것인, 피처리체를 처리하는 방법.
  7. 제1항 내지 제4항, 제6항 중 어느 한 항에 있어서,
    상기 제1 가스의 아미노실란계 가스는, 1∼3개의 아미노기를 갖는 아미노실란을 포함하는 것인, 피처리체를 처리하는 방법.
KR1020187034108A 2016-05-25 2017-05-22 피처리체를 처리하는 방법 KR102436174B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020227028276A KR102605402B1 (ko) 2016-05-25 2017-05-22 피처리체를 처리하는 방법

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2016-104414 2016-05-25
JP2016104414A JP6541618B2 (ja) 2016-05-25 2016-05-25 被処理体を処理する方法
PCT/JP2017/019024 WO2017204159A1 (ja) 2016-05-25 2017-05-22 被処理体を処理する方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020227028276A Division KR102605402B1 (ko) 2016-05-25 2017-05-22 피처리체를 처리하는 방법

Publications (2)

Publication Number Publication Date
KR20190009758A true KR20190009758A (ko) 2019-01-29
KR102436174B1 KR102436174B1 (ko) 2022-08-24

Family

ID=60411368

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020227028276A KR102605402B1 (ko) 2016-05-25 2017-05-22 피처리체를 처리하는 방법
KR1020187034108A KR102436174B1 (ko) 2016-05-25 2017-05-22 피처리체를 처리하는 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020227028276A KR102605402B1 (ko) 2016-05-25 2017-05-22 피처리체를 처리하는 방법

Country Status (6)

Country Link
US (2) US10504745B2 (ko)
JP (1) JP6541618B2 (ko)
KR (2) KR102605402B1 (ko)
CN (2) CN115954268A (ko)
TW (2) TWI806323B (ko)
WO (1) WO2017204159A1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6541618B2 (ja) * 2016-05-25 2019-07-10 東京エレクトロン株式会社 被処理体を処理する方法
JP7071175B2 (ja) * 2017-04-18 2022-05-18 東京エレクトロン株式会社 被処理体を処理する方法
JP7089881B2 (ja) * 2018-01-10 2022-06-23 東京エレクトロン株式会社 成膜方法
JP7077108B2 (ja) * 2018-04-05 2022-05-30 東京エレクトロン株式会社 被加工物の処理方法
US10340136B1 (en) * 2018-07-19 2019-07-02 Lam Research Corporation Minimization of carbon loss in ALD SiO2 deposition on hardmask films
US10886136B2 (en) 2019-01-31 2021-01-05 Tokyo Electron Limited Method for processing substrates
WO2020121540A1 (ja) 2019-02-04 2020-06-18 株式会社日立ハイテク プラズマ処理方法及びプラズマ処理装置
TW202046395A (zh) * 2019-02-28 2020-12-16 日商東京威力科創股份有限公司 基板處理方法及基板處理裝置
JP2021034487A (ja) * 2019-08-21 2021-03-01 東京エレクトロン株式会社 基板を処理する方法、デバイス製造方法、及びプラズマ処理装置
CN114981932A (zh) * 2020-12-16 2022-08-30 株式会社日立高新技术 等离子处理装置以及等离子处理方法
CN116997995A (zh) 2022-03-02 2023-11-03 株式会社日立高新技术 等离子处理方法
CN115274488B (zh) * 2022-09-27 2023-02-10 浙江大学杭州国际科创中心 碳化硅裸片与碳化硅掩膜层刻蚀深度选择比预测方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000100965A (ja) * 1998-09-25 2000-04-07 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2004080033A (ja) 2002-08-09 2004-03-11 Samsung Electronics Co Ltd シリコン酸化膜を利用した微細パターン形成方法
KR20070068458A (ko) * 2004-11-16 2007-06-29 동경 엘렉트론 주식회사 노광 조건 설정 방법, 기판 처리 장치 및 컴퓨터 프로그램기술 분야
KR20080029881A (ko) * 2006-09-29 2008-04-03 동경 엘렉트론 주식회사 실시간 동적 임계치수 제어방법
KR20090084807A (ko) * 2007-10-26 2009-08-05 도쿄엘렉트론가부시키가이샤 에칭 마스크 형성 방법 및 프로그램 저장 매체
JP2009239029A (ja) * 2008-03-27 2009-10-15 Toshiba Corp リソグラフィ装置の評価方法および制御方法
US20110320030A1 (en) * 2010-06-25 2011-12-29 Varian Semiconductor Equipment Associates, Inc. Thermal Control of a Proximity Mask and Wafer During Ion Implantation
KR20140031224A (ko) * 2011-03-22 2014-03-12 도쿄엘렉트론가부시키가이샤 다층 마스크에서의 패턴의 cd 및 무결성을 제어하기 위한 에칭 프로세스
JP2014112655A (ja) * 2012-10-30 2014-06-19 Dainippon Printing Co Ltd ナノインプリントモールドおよびその製造方法
KR20160041764A (ko) * 2014-10-07 2016-04-18 도쿄엘렉트론가부시키가이샤 피처리체를 처리하는 방법
KR20160041778A (ko) * 2014-10-07 2016-04-18 도쿄엘렉트론가부시키가이샤 피처리체를 처리하는 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10261624A (ja) * 1997-03-19 1998-09-29 Nec Corp エッチング方法及び多層配線構造
JP3906035B2 (ja) * 2001-03-29 2007-04-18 株式会社東芝 半導体製造装置の制御方法
JP4158384B2 (ja) 2001-07-19 2008-10-01 株式会社日立製作所 半導体デバイスの製造工程監視方法及びそのシステム
JP4127664B2 (ja) * 2003-06-30 2008-07-30 株式会社東芝 現像処理装置の調整方法
WO2005124844A1 (ja) * 2004-06-21 2005-12-29 Tokyo Electron Limited プラズマ処理装置及び方法
US20060094131A1 (en) * 2004-11-02 2006-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for critical dimension control in semiconductor manufacturing
US7604908B2 (en) * 2005-03-09 2009-10-20 Tokyo Electron Limited Fine pattern forming method
JP2007294905A (ja) * 2006-03-30 2007-11-08 Hitachi High-Technologies Corp 半導体製造方法およびエッチングシステム
KR100783279B1 (ko) * 2006-07-18 2007-12-06 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US20080292991A1 (en) * 2007-05-24 2008-11-27 Advanced Micro Devices, Inc. High fidelity multiple resist patterning
JP4659856B2 (ja) * 2007-06-08 2011-03-30 東京エレクトロン株式会社 微細パターンの形成方法
TWI458011B (zh) * 2010-10-29 2014-10-21 Macronix Int Co Ltd 蝕刻多層硬式幕罩的方法
CN104241088B (zh) * 2013-06-09 2017-07-14 中芯国际集成电路制造(上海)有限公司 条形结构的形成方法
JP2016001645A (ja) * 2014-06-11 2016-01-07 東京エレクトロン株式会社 基板処理方法、プログラム、コンピュータ記憶媒体、塗布処理装置及び基板処理システム
JP6046757B2 (ja) * 2014-09-30 2016-12-21 株式会社日立国際電気 基板処理装置、半導体装置の製造方法、プログラム
JP6541618B2 (ja) * 2016-05-25 2019-07-10 東京エレクトロン株式会社 被処理体を処理する方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000100965A (ja) * 1998-09-25 2000-04-07 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2004080033A (ja) 2002-08-09 2004-03-11 Samsung Electronics Co Ltd シリコン酸化膜を利用した微細パターン形成方法
KR20070068458A (ko) * 2004-11-16 2007-06-29 동경 엘렉트론 주식회사 노광 조건 설정 방법, 기판 처리 장치 및 컴퓨터 프로그램기술 분야
KR20080029881A (ko) * 2006-09-29 2008-04-03 동경 엘렉트론 주식회사 실시간 동적 임계치수 제어방법
KR20090084807A (ko) * 2007-10-26 2009-08-05 도쿄엘렉트론가부시키가이샤 에칭 마스크 형성 방법 및 프로그램 저장 매체
JP2009239029A (ja) * 2008-03-27 2009-10-15 Toshiba Corp リソグラフィ装置の評価方法および制御方法
US20110320030A1 (en) * 2010-06-25 2011-12-29 Varian Semiconductor Equipment Associates, Inc. Thermal Control of a Proximity Mask and Wafer During Ion Implantation
KR20140031224A (ko) * 2011-03-22 2014-03-12 도쿄엘렉트론가부시키가이샤 다층 마스크에서의 패턴의 cd 및 무결성을 제어하기 위한 에칭 프로세스
JP2014112655A (ja) * 2012-10-30 2014-06-19 Dainippon Printing Co Ltd ナノインプリントモールドおよびその製造方法
KR20160041764A (ko) * 2014-10-07 2016-04-18 도쿄엘렉트론가부시키가이샤 피처리체를 처리하는 방법
KR20160041778A (ko) * 2014-10-07 2016-04-18 도쿄엘렉트론가부시키가이샤 피처리체를 처리하는 방법

Also Published As

Publication number Publication date
TW201806027A (zh) 2018-02-16
TWI806323B (zh) 2023-06-21
KR102436174B1 (ko) 2022-08-24
CN109155252A (zh) 2019-01-04
JP2017212331A (ja) 2017-11-30
US20190019689A1 (en) 2019-01-17
US10777422B2 (en) 2020-09-15
TW202215534A (zh) 2022-04-16
CN115954268A (zh) 2023-04-11
CN109155252B (zh) 2023-01-10
JP6541618B2 (ja) 2019-07-10
KR20220119756A (ko) 2022-08-30
TWI753913B (zh) 2022-02-01
US10504745B2 (en) 2019-12-10
KR102605402B1 (ko) 2023-11-22
US20200075343A1 (en) 2020-03-05
WO2017204159A1 (ja) 2017-11-30

Similar Documents

Publication Publication Date Title
KR102436174B1 (ko) 피처리체를 처리하는 방법
US9859126B2 (en) Method for processing target object
US10770308B2 (en) Etching method
KR102626138B1 (ko) 피처리체의 처리 방법
KR20160094306A (ko) 피처리체를 처리하는 방법
KR20180025202A (ko) 피처리체를 처리하는 방법
CN109427561B (zh) 处理被处理体的方法
US11735423B2 (en) Workpiece processing method
KR102472335B1 (ko) 성막 방법
CN111527591A (zh) 等离子体蚀刻方法和等离子体蚀刻装置
TW202025287A (zh) 被處理體之處理方法及電漿處理裝置
KR20190075952A (ko) 피처리체를 처리하는 방법
KR20180124754A (ko) 에칭 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
A107 Divisional application of patent
GRNT Written decision to grant