TWI806323B - 被處理體的處理系統、方法及裝置 - Google Patents

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TWI806323B
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Abstract

本發明提供一種在被處理體上的圖案形成中抑制高精度的最小線寬之差異的方法。本發明一實施態樣之方法MT,在對作為處理對象的晶圓W的被處理層J1進行蝕刻之前,將被處理層J1的主面J11區分成複數個區域ER,在步驟SB2,對複數個區域ER的每個區域,算出被處理層J1上所設之遮罩J2的溝寬與該溝寬的基準值的差分值,在步驟SB6,用表示被處理層J1的溫度與所形成之膜層的膜厚的對應關係的對應資料DT,以成為於複數個區域ER的每個區域形成對應差分值之膜厚的膜層所必要之溫度的方式,調節被處理層J1的溫度,用與ALD法同樣的膜層形成處理於遮罩J2以原子層逐層地形成膜層,將對應差分值之膜厚的膜層J3形成於遮罩J2,於複數個區域ER的每個區域將溝寬修正成基準值。

Description

被處理體的處理系統、方法及裝置
本發明之實施態樣係關於一種處理被處理體的方法。
在半導體裝置等的電子裝置的製造過程中,會在被處理層上形成遮罩並實行蝕刻,以將該遮罩的圖案轉印於該被處理層。作為遮罩,一般係使用光阻遮罩。光阻遮罩,利用微影技術形成。因此,被蝕刻層所形成之圖案的臨界尺寸,會因為微影技術所形成之光阻遮罩的解析度極限或圖案密度等而受到影響,惟近年來,伴隨著電子裝置趨向高積體化,逐漸要求形成比光阻遮罩的解析度極限更小之尺寸的圖案。因此,如專利文獻1所記載的,提出一種藉由在光阻遮罩上形成矽氧化膜,以調整該光阻遮罩的尺寸,並縮小該光阻遮罩所提供之開口的寬度的技術。
在專利文獻1所揭示之細微圖案形成方法中,會在欲形成細微圖案的物質膜上形成光阻圖案,並在其上蒸鍍矽氧化膜,惟必須以不會對下部的光阻圖案造成損傷的方式以保形方式形成得很薄。再者,之後,會對下部膜實施乾蝕刻,惟初期會於光阻圖案的側壁形成間隔件,接著會在光阻圖案上形成聚合物膜。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2004-80033號公報
當形成具有比光阻遮罩的解析度極限更小之尺寸的圖案時,必須控制圖案的溝槽的極精細的最小線寬(CD,Critical Dimension,臨界尺寸)。圖案越精細,最小線寬的差異的影響越大。因此,在被處理體上的圖案形成中,為了伴隨著高積體化的細微化,抑制高精度的最小線寬的差異的方法的實現有其必要。
在本發明一實施態樣中,提供一種處理被處理體的方法。被處理體,具備被處理層與設置於被處理層的主面的遮罩。該方法,具備:第1步驟,其調節遮罩的圖案之溝寬;以及第2步驟,其在實行第1步驟之後,用遮罩蝕刻被處理層。主面,在該方法中被區分成複數個區域,第1步驟,具備:第3步驟,其對在該方法中所區分之複數個區域中的每個區域測定溝寬的值;第4步驟,其在實行第3步驟之後,針對複數個區域中的每個區域,算出從第3步驟所測定之溝寬的值減去溝寬的基準值的正的差分值;以及第5步驟,其在實行第4步驟之後,將第4步驟所算出之複數個區域中的每個區域的差分值之膜厚的膜層,形成於搬入到電漿處理裝置的處理容器內的被處理體的遮罩的表面。第5步驟,具備:第10步驟,其使用在重複實行包含將第1氣體供給到處理容器內的第6步驟、在實行第6 步驟之後清洗處理容器內部的第7步驟、在實行第7步驟之後在處理容器內產生第2氣體的電漿的第8步驟以及在實行第8步驟之後清洗處理容器內部的第9步驟在內的序列的膜層形成處理中表示被處理層的溫度與被處理層上的遮罩的表面所堆積之膜層的膜厚的對應關係的預先取得的對應資料,以及對應在第4步驟中針對複數個區域中的每個區域所算出之差分值的膜厚,對複數個區域中的每個區域,調節搬入到處理容器內之被處理體的被處理層的溫度;以及第11步驟,其在實行第10步驟之後,實行膜層形成處理,於被處理層上的遮罩的表面形成膜層。第6步驟所需要的處理時間,落在在第6步驟中於被處理層上的遮罩的表面所堆積之膜層的膜厚形成隨著被處理層的溫度的高低而增減的狀態的時間內,第1氣體,可包含胺基矽烷系氣體,第2氣體,可包含含有氧原子以及碳原子的氣體。
上述方法,在蝕刻被處理層的第2步驟之前,實施調節遮罩的圖案之溝寬的第1步驟。在第1步驟中,將被處理層的主面區分成複數個區域,在第3步驟以及第4步驟中針對複數個區域中的每個區域算出遮罩的溝寬與該溝寬的基準值的差分值,在第5步驟中將對應該差分值之膜厚的膜層形成於遮罩,於複數個區域中的每個區域將遮罩的溝寬修正為該基準值。在第5步驟中,用重複實行第6步驟~第9步驟的膜層形成處理,藉由與ALD(Atomic Layer Deposition,原子層沉積)法同樣的方法,於遮罩以原子層逐層地且高精細度地形成膜層。由於膜層形成處理所形成之膜層的膜厚對應被處理層的溫度而有所不同,故在第10步驟中,用表示被處理層的溫度與所形成之膜層的膜厚的對應關係的對應資料,對複數個區域中的每個區域,以成為形成對應在第4步驟所算出之差分值之膜厚的膜層所必要的溫度的方式,調節被處理層的溫度。像這樣,在第2步驟所實行的蝕刻之前,對被處理層的主面的複數個區域中的每個區域,決定對應遮罩的溝 槽的修正量的膜厚,並用對應資料決定形成該膜厚所必要之被處理層的溫度,在以於複數個區域中的每個區域所決定之溫度調節被處理層的溫度的狀態下,實行與ALD法同樣的膜層形成處理,故可對被處理層的主面的複數個區域中的每個區域精細地且充分地抑制遮罩的圖案之差異。
在本發明一實施態樣中,第10步驟,以搬入到處理容器內的被處理體的被處理層中的複數個區域中的每個區域的溫度,成為對應在第4步驟中於複數個區域中的每個區域所算出之差分值的膜厚的溫度的方式,對複數個區域中的每個區域,根據對應資料,調節被處理層的溫度。
在本發明一實施態樣中,第5步驟,具備第12步驟,其不分複數個區域對遮罩的表面以保形方式形成膜層,第10步驟,以搬入到處理容器內的被處理體的被處理層中的複數個區域中的每個區域的溫度,成為對應從在第4步驟中針對複數個區域中的每個區域所算出之差分值的膜厚減去在第12步驟以保形方式形成之膜層的膜厚的值的溫度的方式,對複數個區域中的每個區域,根據對應資料,調節被處理層的溫度,第12步驟,在第10步驟之前或膜層形成處理之後實行。像這樣,針對複數個區域中的每個區域的膜厚之中的共通的膜厚,便可不經過對複數個區域中的每個區域所實行之被處理層的溫度的調節,而部分地形成膜層。
在本發明一實施態樣中,第1步驟,會在實行第5步驟之後再實行第3步驟以及第4步驟,當藉由該再實行而於第4步驟所算出之差分值並未滿足預先設定好的基準範圍時,便再實行第5步驟。像這樣,在藉由第5步驟實行了膜層的形成步驟之後,再度算出遮罩的溝寬的差分值並判定差分值是否在基準範圍內,當 差分值並未在基準範圍內時,再度實行膜層的形成步驟,便可更進一步充分地抑制遮罩的溝寬的差異。
在本發明一實施態樣中,第1氣體的胺基矽烷系氣體,可包含具有1~3個矽原子的胺基矽烷。第1氣體的胺基矽烷系氣體,可包含具有1~3個胺基的胺基矽烷。像這樣,第1氣體的胺基矽烷系氣體,可使用含有1~3個矽原子的胺基矽烷。另外,第1氣體的胺基矽烷系氣體,可使用含有1~3個胺基的胺基矽烷。
如以上所說明的,便可提供一種在被處理體上的圖案形成中,抑制高精度的最小線寬的差異的方法。
1:處理系統
10:電漿處理裝置
12:處理容器
121:傳遞室
122a~122d:平台
124a~124d:收納容器
12e:排氣口
12g:搬入搬出口
14:支持部
18a:第1平板
18b:第2平板
22:直流電源
23:開關
24:冷媒流路
26a:配管
26b:配管
28:氣體供給管線
30:上部電極
32:絕緣性遮蔽構件
34:電極板
34a:氣體吐出孔
36:電極支持體
36a:氣體擴散室
36b:氣體通流孔
36c:氣體導入口
38:氣體供給管
40:氣體源群
42:閥門群
44:流量控制器群
46:沉積防護部
48:排氣平板
50:排氣裝置
52:排氣管
54:閘閥
62:第1高頻電源
64:第2高頻電源
66,68:整合器
70:電源
AL:反射防止膜
BA:基板
Cnt:控制部
DT:對應資料
EL1,EL2:被蝕刻層
ER:區域
ESC:靜電夾頭
FR:聚焦環
FW:主面
G1:第1氣體
He:氦氣
HP:加熱器電源
HT:溫度調節部
J1:被處理層
J11:主面
J2:遮罩
J21:表面
J3:膜層
LE:下部電極
LL1,LL2:載入鎖定室
LM:載入模組
Ly1,Ly2:膜層
MK:遮罩
OC:光學觀察裝置
OL:有機膜
P1:電漿
PD:載置台
Rb1,Rb2:搬運機械臂
SA1~SA4,SAA,SA11,SA21,SA31,SA32,SA41,SB1~SB7,SC1~SC9,SCC,SD1~SD5:步驟
Sp:處理空間
SQ1,SQ2:序列
W:晶圓
[圖1]係表示一實施態樣之處理被處理體的方法的流程圖。
[圖2]係例示出作為圖1所示之方法的適用對象的被處理體的剖面圖。
[圖3]係表示可用於圖1所示之方法的實施的處理系統的一例的圖式。
[圖4]係表示圖3所示之處理系統可具備之電漿處理裝置的一例的圖式。
[圖5]係表示圖1所示之方法可包含的步驟且係蝕刻前的圖案之溝寬的調節處理的步驟的一例的流程圖。
[圖6]具備(a)部份以及(b)部分,圖6的(a)部分,係表示圖5所示之步驟的實施前的被處理體的狀態的剖面圖,圖6的(b)部分,係表示圖5所示之步驟的實施後的被處理體的狀態的剖面圖。
[圖7]係將在一實施態樣之處理被處理體的方法中所區分之被處理體的主面的複數個區域的一部分,以示意的方式表示作為一例的圖式。
[圖8]係表示圖5所示之步驟的一部分的步驟且係調節圖案的溝寬的步驟的一例的流程圖。
[圖9]係表示圖8所示之步驟可包含的步驟且係在被處理體的主面形成均一的膜層的步驟的一例的流程圖。
[圖10]具備(a)部分、(b)部分以及(c)部分,圖10的(a)部分,例如,係以示意方式表示圖8以及圖9各自所示之序列的實行前的被處理體的狀態的圖式,圖10的(b)部分,係以示意方式表示圖8以及圖9各自所示之序列的實行中的被處理體的狀態,圖10的(c)部分,係以示意方式表示圖8以及圖9各自所示之序列的實行後的被處理體的狀態的圖式。
以下,參照圖式針對各種實施態樣詳細進行說明。另外,在各圖式中對相同或相當的部分會附上相同的符號。
圖1,係表示一實施態樣之處理被處理體的方法的流程圖。圖1所示之方法MT,係處理被處理體的方法的一個實施態樣。圖2,係例示出作為圖1所示之方法MT的適用對象的被處理體(以下稱為晶圓W)的剖面圖。圖2所示之晶圓W,具有:基板BA、被蝕刻層EL2、被蝕刻層EL1、有機膜OL、反射防止膜AL,以及遮罩MK。
被蝕刻層EL2,設置在基板BA上。被蝕刻層EL1,設置在被蝕刻層EL2上。被蝕刻層EL1以及被蝕刻層EL2,係含有矽的膜層,例如,為非晶矽層或多晶矽層。有機膜OL,係由有機材料所構成的膜層,設置在被蝕刻層EL1上。反射防止膜AL,係含有Si的反射防止膜,設置在有機膜OL上。遮罩MK,設置在反射防止膜AL上,且設置在晶圓W的主面FW上。遮罩MK,係由有機材料所構成的遮罩,例如,為光阻遮罩。於遮罩MK,利用微影形成提供開口的圖案。
方法MT(處理被處理體的方法),由具有電漿處理裝置的處理系統實行之。圖3,係表示可用於圖1所示之方法MT的實施的處理系統的一例的圖式。圖3所示之處理系統1,具備:控制部Cnt、平台122a、平台122b、平台122c、平台122d、收納容器124a、收納容器124b、收納容器124c、收納容器124d、載入模組LM、載入鎖定室LL1、載入鎖定室LL2、傳遞室121、電漿處理裝置10。
控制部Cnt,係具備處理器、記憶部、輸入裝置、顯示裝置等的電腦,控制處理系統1的後述的各部位。控制部Cnt,與搬運機械臂Rb1、搬運機械臂Rb2、光學觀察裝置OC、電漿處理裝置10等連接,再者,在後述的圖4所示的電漿處理裝置10中,與閥門群42、流量控制器群44、排氣裝置50、第1高頻電源62、整合器66、第2高頻電源64、整合器68、電源70、加熱器電源HP、冷卻單元等連接。
控制部Cnt,根據用來在方法MT的各步驟中控制處理系統1的各部位的電腦程式(基於所輸入之配方的程式)而動作,送出控制信號。利用來自控制部Cnt的控制信號,控制處理系統1的各部位,例如,搬運機械臂Rb1、Rb2、光學觀察裝置OC,以及電漿處理裝置10的各部位。在圖4所示之電漿處理裝置10中,利用來自控制部Cnt的控制信號,便可控制從氣體源群40所供給之氣體的選擇以及流 量、排氣裝置50的排氣、來自第1高頻電源62以及第2高頻電源64的電力供給、來自電源70的電壓施加、加熱器電源HP的電力供給、來自冷卻單元的冷媒流量以及冷媒溫度。另外,在本說明書中所揭示之處理被處理體的方法MT的各步驟,可藉由利用控制部Cnt所進行之控制令處理系統1的各部位動作而實行之。於控制部Cnt的記憶部,以可隨意讀取的方式儲存了用來實行方法MT的電腦程式,以及,用於方法MT的實行的各種資料(例如後述的對應資料DT)。
平台122a~122d,沿著載入模組LM的一邊排列。在平台122a~122d的各自之上,分別設置了收納容器124a~124d。在收納容器124a~124d內,可收納晶圓W。
在載入模組LM內,設置了搬運機械臂Rb1。搬運機械臂Rb1,將收納容器124a~124d的其中任一個所收納之晶圓W取出,並將晶圓W搬運到載入鎖定室LL1或LL2。
載入鎖定室LL1以及LL2,沿著載入模組LM的另一邊設置,並與載入模組LM連接。載入鎖定室LL1以及LL2,構成預備減壓室。載入鎖定室LL1以及LL2,分別與傳遞室121連接。
傳遞室121,係可減壓的處理室,在傳遞室121內設置了搬運機械臂Rb2。傳遞室121,與電漿處理裝置10連接。搬運機械臂Rb2,從載入鎖定室LL1或載入鎖定室LL2取出晶圓W,並將該晶圓W搬運到電漿處理裝置10。
處理系統1,具備光學觀察裝置OC。晶圓W,可利用搬運機械臂Rb1以及搬運機械臂Rb2,在光學觀察裝置OC與電漿處理裝置10之間移動。利用搬運機械臂Rb1將晶圓W收納於光學觀察裝置OC內,在光學觀察裝置OC內實行晶圓W的位置對準,之後,光學觀察裝置OC,測定晶圓W的遮罩(例如遮罩MK等)的圖案之溝寬,並將測定結果發送到控制部Cnt。光學觀察裝置OC,可對主面FW的複數個區域ER(後述)的每個區域,測定遮罩的圖案之溝寬。
圖4,係表示圖3所示之處理系統可具備的電漿處理裝置的一例的圖式。於圖4,概略地顯示出處理被處理體的方法MT的各種實施態樣可利用的電漿處理裝置10的剖面構造。
如圖4所示的,電漿處理裝置10,係具備平行平板電極的電漿蝕刻裝置,並具備處理容器12。處理容器12,具有大略圓筒形狀,並區隔出處理空間Sp。處理容器12,例如,係由鋁所構成,並對其內壁面實施了陽極氧化處理。處理容器12為了保持安全而接地。
在處理容器12的底部上,設置了大略圓筒狀的支持部14。支持部14,例如,係由絕緣材料所構成。構成支持部14的絕緣材料,可像石英那樣含有氧。支持部14,在處理容器12內,從處理容器12的底部往垂直方向延伸。在處理容器12內,設置了載置台PD。載置台PD,被支持部14所支持。
載置台PD,在載置台PD的頂面保持晶圓W。晶圓W的主面FW,位於與載置台PD的頂面接觸的晶圓W的背面的相反側,並朝向上部電極30。載置台PD,具有下部電極LE以及靜電夾頭ESC。下部電極LE,包含第1平板18a以及第2平板 18b。第1平板18a以及第2平板18b,例如係由鋁等的金屬所構成,形成大略圓盤形狀。第2平板18b,設置在第1平板18a上,並與第1平板18a電連接。
在第2平板18b上,設置了靜電夾頭ESC。靜電夾頭ESC,具有將導電膜(亦即電極)配置在一對絕緣層之間或一對絕緣片之間的構造。靜電夾頭ESC的電極與直流電源22透過開關23電連接。晶圓W,在被載置於載置台PD時,與靜電夾頭ESC接觸。晶圓W的背面(主面FW的相反側的面),與靜電夾頭ESC接觸。靜電夾頭ESC,利用因為來自直流電源22的直流電壓所產生之庫侖力等的靜電力吸附晶圓W。藉此,靜電夾頭ESC,便可保持晶圓W。
在第2平板18b的周緣部位上,以包圍晶圓W的邊緣以及靜電夾頭ESC的方式配置了聚焦環FR。聚焦環FR,係為了令蝕刻的均一性提高而設置。聚焦環FR,係由根據作為蝕刻對象的膜層的材料適當選擇的材料所構成,例如,可由石英所構成。
在第2平板18b的內部,設置了冷媒流路24。冷媒流路24,構成調溫機構。從設置在處理容器12的外部的冷卻單元(圖式省略)透過配管26a供給冷媒到冷媒流路24。供給到冷媒流路24的冷媒,透過配管26b回到冷卻單元。像這樣,冷媒以循環的方式供給到冷媒流路24。藉由控制該冷媒的溫度,便可控制靜電夾頭ESC所支持之晶圓W的溫度。
於電漿處理裝置10,設置了氣體供給管線28。氣體供給管線28,將來自導熱氣體供給機構的導熱氣體,例如He氣,供給到靜電夾頭ESC的頂面與晶圓W的背面之間。
於電漿處理裝置10,設置了調節晶圓W的溫度的溫度調節部HT。溫度調節部HT,內建於靜電夾頭ESC。溫度調節部HT,與加熱器電源HP連接。藉由從加熱器電源HP對溫度調節部HT供給電力,以調整靜電夾頭ESC的溫度,靜電夾頭ESC上所載置之晶圓W的溫度便受到調整。另外,溫度調節部HT,亦可埋入第2平板18b內。
溫度調節部HT,具備發熱的複數個加熱元件,以及分別檢測出該複數個加熱元件各自之周圍的溫度的複數個溫度感測器。當晶圓W對準位置並載置在靜電夾頭ESC上時,複數個加熱元件分別設於晶圓W的主面FW的複數個區域ER(容後詳述)的每個區域。當晶圓W對準位置並載置在靜電夾頭ESC上時,控制部Cnt,識別對應晶圓W的主面FW的複數個區域ER的各個區域的加熱元件以及溫度感測器與該等區域ER之間的關係。控制部Cnt,針對複數個區域中的每個區域(複數個區域ER的每個區域),可利用例如數字或文字等的編號,識別出區域ER與對應該區域ER的加熱元件以及溫度感測器。控制部Cnt,利用設置於一區域ER之對應部位的溫度感測器,檢測出該一區域ER的溫度,並利用設置於該一區域ER之對應部位的加熱元件,實行對該一區域ER的溫度調節。另外,當晶圓W載置在靜電夾頭ESC上時利用一溫度感測器所檢測到的溫度,與晶圓W之中的該溫度感測器上的區域ER的溫度(更具體而言,係後述的被處理層J1中的區域ER的溫度)相同。
電漿處理裝置10,具備上部電極30。上部電極30,在載置台PD的上方,與載置台PD對向配置。下部電極LE與上部電極30,以大致互相平行的方式設置, 構成平行平板電極。在上部電極30與下部電極LE之間,提供了用來對晶圓W實行電漿處理的處理空間Sp。
上部電極30,透過絕緣性遮蔽構件32,在處理容器12的上部受到支持。絕緣性遮蔽構件32,係由絕緣材料所構成,例如,可像石英那樣含有氧。上部電極30,可包含電極板34以及電極支持體36。電極板34面向處理空間Sp,於電極板34設置了複數個氣體吐出孔34a。電極板34,在一實施態樣中,含有矽。在另一實施態樣中,電極板34,可含有氧化矽。
電極支持體36,係以隨意裝卸的方式支持電極板34的構件,例如可由鋁等的導電性材料所構成。電極支持體36,可具有水冷構造。於電極支持體36的內部,設置了氣體擴散室36a。從氣體擴散室36a,與氣體吐出孔34a連通的複數個氣體通流孔36b朝下方延伸。於電極支持體36,形成了對氣體擴散室36a導入處理氣體的氣體導入口36c,氣體導入口36c,與氣體供給管38連接。
氣體供給管38,透過閥門群42以及流量控制器群44,與氣體源群40連接。氣體源群40,具有複數個氣體源。複數個氣體源,可包含:含有有機物質的胺基矽烷系氣體的氣體源、碳氟化合物系氣體[CxFy氣體(x、y為1~10的整數)]的氣體源、具有氧原子以及碳原子的氣體(例如二氧化碳氣體等)的氣體源、氮氣的氣體源、氫氣的氣體源,以及稀有氣體的氣體源。作為胺基矽烷系氣體,可使用具有胺基數較少之分子構造者,例如,可使用單胺基矽烷[H3-Si-R(R係含有有機物質且被置換亦可的胺基)]。上述的胺基矽烷系氣體(後述的第1氣體G1所包含之氣體),可包含具有1~3個矽原子的胺基矽烷,或者,可包含具有1~3個胺基的胺基矽烷。具有1~3個矽原子的胺基矽烷,可為具有1~3個 胺基的單矽烷(單胺基矽烷)、具有1~3個胺基的二矽烷,或是具有1~3個胺基的三矽烷。再者,上述的胺基矽烷,可具有被置換亦可的胺基。再者,上述的胺基,可被甲基、乙基、丙基以及丁基的其中任一個所置換。再者,上述的甲基、乙基、丙基或丁基,可被鹵素所置換。作為碳氟化合物系氣體,可使用CF4氣體、C4F6氣體、C4F8氣體等任意的碳氟化合物系氣體。作為稀有氣體,可使用Ar氣、He氣等任意的稀有氣體。
閥門群42包含複數個閥門,流量控制器群44包含質量流量控制器等的複數個流量控制器。氣體源群40的複數個氣體源,分別透過閥門群42的對應的閥門以及流量控制器群44的對應的流量控制器,與氣體供給管38連接。因此,電漿處理裝置10,可將來自氣體源群40的複數個氣體源之中的所選擇的一個以上的氣體源的氣體,以個別調整的流量,供給到處理容器12內。
在電漿處理裝置10中,沉積防護部46沿著處理容器12的內壁以隨意裝卸的方式設置。沉積防護部46,亦設置在支持部14的外周圍。沉積防護部46,係防止蝕刻副產物(沉積物)附著於處理容器12的構件,可藉由於鋁材被覆Y2O3等的陶瓷所構成。沉積防護部,除了Y2O3之外,例如,亦可由像石英那樣的含氧材料所構成。
在處理容器12的底部側,且在支持部14與處理容器12的側壁之間設置了排氣平板48。排氣平板48,例如,可藉由對鋁材被覆Y2O3等的陶瓷所構成。在排氣平板48的下方,於處理容器12,設置了排氣口12e。排氣口12e,透過排氣管52與排氣裝置50連接。排氣裝置50,具有渦輪分子泵等的真空泵,可將處理容器 12內的空間減壓到吾人所期望的真空度。於處理容器12的側壁設置了晶圓W的搬入搬出口12g,搬入搬出口12g可由閘閥54開閉。
電漿處理裝置10,更具備第1高頻電源62以及第2高頻電源64。第1高頻電源62,係產生電漿產生用的第1高頻電力的電源,其產生27~100[MHz]的頻率的高頻電力,在一實施例中產生60[MHz]的高頻電力。另外,第1高頻電源62,具備脈衝規格,可用頻率5~10[kHz]、Duty50~100%控制。第1高頻電源62,透過整合器66與上部電極30連接。整合器66,係用來令第1高頻電源62的輸出阻抗與負載側(上部電極30側)的輸入阻抗整合的電路。另外,第1高頻電源62,亦可透過整合器66與下部電極LE連接。
第2高頻電源64,係產生用來將離子導入晶圓W的第2高頻電力(亦即高頻偏壓電力)的電源,其產生在400[kHz]~40.68[MHz]的範圍內的頻率的高頻偏壓電力,在一實施例中產生13.56[MHz]的頻率的高頻偏壓電力。另外,第2高頻電源64,具備脈衝規格,可用頻率5~40[kHz]、Duty20~100%控制。第2高頻電源64,透過整合器68與下部電極LE連接。整合器68,係用來令第2高頻電源64的輸出阻抗與負載側(下部電極LE側)的輸入阻抗整合的電路。
電漿處理裝置10,更具備電源70。電源70,與上部電極30連接。電源70,對上部電極30施加用來將處理空間Sp內所存在之正離子導入電極板34的電壓。在一實施例中,電源70,係產生負的直流電壓的直流電源。當該等電壓從電源70施加到上部電極30時,處理空間Sp內所存在之正離子,與電極板34碰撞。藉此,從電極板34釋放出二次電子及/或矽。
以下,參照圖1、圖5、圖8、圖9,以在具備電漿處理裝置10的處理系統1中所實施的態樣為例,針對方法MT詳細進行說明。另外,方法MT,亦可在與處理系統1不同的處理系統中實施,該等處理系統,可具有電漿處理裝置10以外的電漿處理裝置。
首先,圖1所示之方法MT,具備步驟SA1~SA4。步驟SA1,具備使用圖2所示之遮罩MK蝕刻反射防止膜AL的步驟SA11(第2步驟)。步驟SA1接下來的步驟SA2,具備使用因為在步驟SA11中實行之蝕刻而由反射防止膜AL所形成的遮罩蝕刻有機膜OL的步驟SA21(第2步驟)。步驟SA2接下來的步驟SA3,具備:使用因為在步驟SA21中實行之蝕刻而由有機膜OL所形成的遮罩蝕刻被蝕刻層EL1的步驟SA31,以及在步驟SA31之後,將由有機膜OL所形成之遮罩灰化以除去的步驟SA32。步驟SA3接下來的步驟SA4,具備使用因為在步驟SA31中所實行之蝕刻而由被蝕刻層EL1所形成的遮罩蝕刻被蝕刻層EL2的步驟SA41。
在步驟SA11中,蝕刻反射防止膜AL。具體而言,從氣體源群40的複數個氣體源之中的所選擇的氣體源,將含有碳氟化合物氣體的處理氣體供給到處理容器12內。然後,從第1高頻電源62供給高頻電力。從第2高頻電源64供給高頻偏壓電力。令排氣裝置50動作,以將處理容器12內的壓力設定成既定的壓力。以上述方式,碳氟化合物氣體的電漿便在處理容器12的處理空間Sp內產生。所產生之電漿中的含有氟的活性種,蝕刻反射防止膜AL的全部區域之中的從遮罩MK露出的區域。藉由蝕刻該反射防止膜AL,用來對有機膜OL進行蝕刻的遮罩便由反射防止膜AL形成。
在步驟SA21中,蝕刻有機膜OL。具體而言,從氣體源群40的複數個氣體源之中的所選擇的氣體源,將含有氮氣與氫氣的處理氣體供給到處理容器12內。然後,從第1高頻電源62供給高頻電力。從第2高頻電源64供給高頻偏壓電力。令排氣裝置50動作,以將處理容器12內的壓力設定成既定的壓力。以上述方式,含有氮氣與氫氣的處理氣體的電漿便在處理容器12的處理空間Sp內產生。所產生之電漿中的氫的活性種(亦即氫自由基),蝕刻有機膜OL的全部區域之中的從在步驟SA11中由反射防止膜AL所形成之遮罩露出的區域。藉由蝕刻該有機膜OL,用來對被蝕刻層EL1進行蝕刻的遮罩便由有機膜OL形成。另外,作為蝕刻有機膜OL的氣體,亦可使用含有氧的處理氣體。
在步驟SA2接下來的步驟SA3的步驟SA31中,蝕刻被蝕刻層EL1。具體而言,從氣體源群40的複數個氣體源之中的所選擇的氣體源,將處理氣體供給到處理容器12內。處理氣體,可依照構成被蝕刻層EL1的材料適當選擇之。例如,當被蝕刻層EL1由氧化矽所構成時,處理氣體,可含有碳氟化合物氣體。然後,從第1高頻電源62供給高頻電力。從第2高頻電源64供給高頻偏壓電力。令排氣裝置50動作,以將處理容器12內的壓力設定成既定的壓力。藉此,電漿便產生。所產生之電漿中的活性種,蝕刻被蝕刻層EL1的全部區域之中的從因為在步驟SA21中所實行之蝕刻而由有機膜OL所形成的遮罩露出的區域。在步驟SA31之後,在步驟SA32中,將在步驟SA21由有機膜OL所形成的遮罩灰化。具體而言,從氣體源群40的複數個氣體源之中的所選擇的氣體源,將處理氣體供給到處理容器12內。處理氣體,可含有氧氣以及氧原子。然後,從第1高頻電源62供給高頻電力。從第2高頻電源64供給高頻偏壓電力。令排氣裝置50動作,以將處理容器12內的壓力設定成既定的壓力。藉此,電漿便產生。所產生之電漿中的活性 種,將在步驟SA21由有機膜OL所形成的遮罩灰化。另外,作為將在步驟SA21由有機膜OL所形成之遮罩灰化的氣體,可使用含有氮氣與氫氣的處理氣體。
在步驟SA3接下來的步驟SA4的步驟SA41中,蝕刻被蝕刻層EL2。具體而言,從氣體源群40的複數個氣體源之中的所選擇的氣體源,將處理氣體供給到處理容器12內。處理氣體,可依照構成被蝕刻層EL2的材料適當選擇之。例如,當被蝕刻層EL2由非晶矽所構成時,處理氣體,可含有鹵素系的氣體。然後,從第1高頻電源62供給高頻電力。從第2高頻電源64供給高頻偏壓電力。令排氣裝置50動作,以將處理容器12內的壓力設定成既定的壓力。藉此,電漿便產生。所產生之電漿中的活性種,蝕刻被蝕刻層EL2的全部區域之中的從因為在步驟SA31、SA32中所實行之蝕刻以及灰化而由被蝕刻層EL1所形成的遮罩露出的區域。
步驟SA1、步驟SA2、步驟SA3以及步驟SA4,可具備實行蝕刻前的圖案之溝寬的調節處理的步驟SAA(第1步驟)。在步驟SAA中,在蝕刻之前,調節蝕刻所使用之遮罩的圖案之溝寬。步驟SAA,在步驟SA1中實行時,係在步驟SA11之前實行。步驟SAA,在步驟SA2中實行時,係在步驟SA21之前實行。步驟SAA,在步驟SA3中實行時,係在步驟SA31之前實行。步驟SAA,在步驟SA4中實行時,係在步驟SA41之前實行。
將作為步驟SAA的處理對象(亦即後述的圖5所示之步驟的處理對象)的晶圓W的狀態,顯示於圖6的(a)部分。圖6的(a)部分,係表示圖5所示之步驟(步驟SAA)實施之前的晶圓W的狀態的剖面圖。圖6的(a)部分所示之晶圓W, 具備被處理層J1以及遮罩J2。遮罩J2,設置於被處理層J1的主面J11(當遮罩J2對應遮罩MK時,主面J11對應晶圓W的主面FW)。
當圖1所示之步驟SAA在蝕刻反射防止膜AL的步驟SA1實行時,被處理層J1係反射防止膜AL,遮罩J2係遮罩MK。在實行了步驟SAA之後,步驟SA11,用實行過溝寬的調節處理的遮罩蝕刻被處理層J1。
當圖1所示之步驟SAA在蝕刻有機膜OL的步驟SA2實行時,被處理層J1係有機膜OL,遮罩J2係因為在步驟SA11中所實行之蝕刻而由反射防止膜AL所形成的遮罩。在實行了步驟SAA之後,步驟SA21,用實行過溝寬的調節處理的遮罩蝕刻被處理層J1。
當圖1所示之步驟SAA在蝕刻被蝕刻層EL1的步驟SA3實行時,被處理層J1係被蝕刻層EL1,遮罩J2係因為在步驟SA21中所實行之蝕刻而由有機膜OL所形成的遮罩。在實行了步驟SAA之後,步驟SA31,用實行過溝寬的調節處理的遮罩蝕刻被處理層J1。
當圖1所示之步驟SAA在蝕刻被蝕刻層EL2的步驟SA4實行時,被處理層J1係被蝕刻層EL2,遮罩J2係因為在步驟SA31、SA32中所實行之蝕刻與灰化而由被蝕刻層EL1所形成的遮罩。在實行了步驟SAA之後,步驟SA41,用實行過溝寬的調節處理的遮罩蝕刻被處理層J1。
接著,參照圖5,針對圖1所示之步驟SAA的詳細內容進行說明。圖5,係表示圖1所示之方法可包含的步驟(步驟SAA),亦即蝕刻前的圖案之溝寬的調節處理的步驟的一例的流程圖。
在步驟SAA中(在控制部Cnt所實行之處理中),晶圓W的被處理層J1的主面J11,被區分成複數個區域(區域ER)。圖7,係將在一實施態樣之方法MT中所區分之晶圓W的被處理層J1的主面J11的複數個區域ER的一部分,以示意方式表示作為一例的圖式。複數個區域ER,彼此不重疊。複數個區域ER,被覆被處理層J1的主面J11(晶圓W的主面FW)。區域ER的形狀,例如,可為相對於被處理層J1的主面J11的中心點(主面FW的中心點)以同心圓方式延伸設置的區域或是格子狀的區域等,惟並非僅限於此。
如圖5所示的,步驟SAA,具備步驟SB1~SB7,步驟SB5~SB7,可依照步驟SB3以及步驟SB4的判定結果,實行(重複)複數次。首先,在步驟SB1(第3步驟)中,利用處理系統1的光學觀察裝置OC,對被處理層J1的主面J11的複數個區域ER的每個區域,測定遮罩J2的圖案之溝寬的值。
在步驟SB1接下來的步驟SB2(第4步驟)中,針對被處理層J1的主面J11的複數個區域ER的每個區域,算出從步驟SB1所測定之遮罩J2的圖案之溝寬的值減去該溝寬的基準值所得之正的差分值。
在步驟SB2接下來的步驟SB3中,判定圖案的溝寬的調節是否已經實行過一次(圖案的溝寬的調節已經實行過一次,係指圖案的溝寬的調節在後述的步驟SB5~SB7已經至少實行過一次),當圖案的溝寬的調節一次也沒有實行過時(當 圖案的溝寬的調節係最初實行時)(步驟SB3:No),便移到步驟SB5。在步驟SB3中,當圖案的溝寬的調節已經實行過一次時(步驟SB3:Yes),便移到步驟SB4。
在步驟SB4中,根據在步驟SB2所算出之圖案的溝寬的差分值,判定圖案的溝寬的再調節是否為必要。在步驟SB4中,當圖案的溝寬的再調節為必要時(步驟SB4:Yes),便再度實行步驟SB5~SB7。亦即,在實行步驟SB5~SB7之後再度實行步驟SB1以及步驟SB2,當因為該再度實行而在步驟SB2所算出之差分值並未滿足預先設定的基準範圍時(步驟SB4:Yes),便再度實行步驟SB5~SB7。該基準範圍,係包含在步驟SB2使用之溝寬的基準值在內的範圍。在步驟SB4中,當圖案的溝寬的再調節並無必要時(步驟SB4:No),亦即,當在步驟SB2所算出之差分值滿足預先設定的基準範圍時,便結束步驟SAA的處理。
在步驟SB3為Yes以及步驟SB4為Yes接下來的步驟SB5中,晶圓W,藉由搬運機械臂Rb1以及搬運機械臂Rb2,從光學觀察裝置OC移動到電漿處理裝置10。晶圓W被搬入到電漿處理裝置10的處理容器12內。
在步驟SB5接下來的步驟SB6(第5步驟)中,將在步驟SB2所算出之複數個區域ER的每個區域的差分值之膜厚的膜層J3(複數個區域ER的每個區域的膜厚成為在步驟SB2針對複數個區域ER的每個區域所算出之差分值的膜層),形成於搬入到處理容器12內之晶圓W的遮罩J2的表面J21。膜層J3,係氧化矽膜。圖6的(b)部分,係表示圖5所示之步驟(步驟SB6)實施之後的晶圓W的狀態的剖面圖。在圖6的(b)部分所示之晶圓W中,於遮罩J2的表面J21形成了膜層J3。另外,針對在步驟SB6所實行之處理內容的詳細情況於之後進行說明。
在步驟SB6接下來的步驟SB7中,晶圓W,藉由搬運機械臂Rb1以及搬運機械臂Rb2,從電漿處理裝置10移動到光學觀察裝置OC,晶圓W被搬入到光學觀察裝置OC內。在步驟SB7之後,再度實行步驟SB1、步驟SB2以及步驟SB3。
參照圖8以及圖9,說明步驟SB6的詳細內容。圖8,係表示圖5所示之步驟的一部分的步驟(步驟SB6),亦即調節圖案的溝寬的步驟的一例的流程圖。圖9,係表示圖8所示之步驟可包含的步驟(步驟SCC),亦即在被處理層J1的主面J11形成均一的膜層的步驟的一例的流程圖。
如圖8所示的,步驟SB6,具備步驟SC1~SC9。步驟SC5~SC8,構成序列SQ1。序列SQ1以及步驟SC9,係於晶圓W的遮罩J2的表面J21形成膜層J3的膜層形成處理。步驟SC1~SC4,係為了實行由序列SQ1以及步驟SC9所構成之膜層形成處理所必要的準備處理。
在步驟SC1中,搬入到電漿處理裝置10的處理容器12內的晶圓W,對準位置並載置在靜電夾頭ESC上。在步驟SC1接下來的步驟SC2中,與步驟SB3同樣,判定圖案的溝寬的調節是否已經實行過一次(圖案的溝寬的調節已經實行過一次,係指圖案的溝寬的調節在後述的步驟SB5~SB7已經至少實行過一次),當圖案的溝寬的調節一次也沒有實行過時(當圖案的溝寬的調節係最初實行時)(步驟SC2:No),便移到步驟SC3。另外,步驟SC2的判定結果,對應圖5所示之步驟SB3的判定結果。另外,當包含步驟SC3的步驟SAA係在蝕刻有機膜的步驟SA2實行時(當在步驟SA1之後且在步驟SA21之前實行時),該步驟SC3有時不會實行。
在步驟SC2中,當圖案的溝寬的調節已經實行過一次時(步驟SC2:Yes),便移到步驟SC4或步驟SCC(第12步驟)。另外,步驟SC2的判定結果,與步驟SB3的判定結果相同,故步驟SC2的判定的處理,可藉由參照步驟SB3的判定結果而遂行。
在步驟SCC中,不分複數個區域ER對遮罩J2的表面J21以保形方式形成膜層。針對步驟SCC的詳細內容,參照圖9容後詳述。另外,如圖8所示的,步驟SB6,可為並未包含步驟SCC的構成,惟當包含步驟SCC時,可為在步驟SC3或步驟SC2為No與步驟SC4之間(亦即步驟SC4之前)或是在後述的步驟SC9為Yes之後(亦即膜層形成處理之後)實行步驟SCC的構成。
在步驟SC2為No接下來的步驟SC3中,對晶圓W照射二次電子。步驟SC3,係在實行於遮罩J2的表面J21形成膜層J3的序列SQ1以及步驟SC9之前,令電漿在處理容器12的處理空間Sp內產生並對上部電極30施加負的直流電壓,以對遮罩J2照射二次電子的步驟。
如以上所述的,由於在實行於遮罩J2的表面J21形成膜層J3的序列SQ1~步驟SC9的一連串的步驟之前,對遮罩J2照射二次電子,故可在形成膜層J3之前令遮罩J2改質,並可避免後續的步驟導致遮罩J2受損。
茲具體說明步驟SC3的處理內容。首先,對處理容器12內供給氫氣以及稀有氣體,並從第1高頻電源62供給高頻電力,藉此在處理空間Sp內產生電漿。從氣體源群40的複數個氣體源之中的所選擇的氣體源將氫氣以及稀有氣體供給到處 理容器12內。藉此,處理空間Sp中的正離子被導入到上部電極30,該正離子與上部電極30碰撞。藉由正離子與上部電極30碰撞,從上部電極30釋放出二次電子。所釋放出之二次電子照射到晶圓W,藉此遮罩J2被改質。再者,藉由正離子與電極板34碰撞,電極板34的構成材料,亦即矽,與二次電子一併被釋放出。所釋放出之矽,與從曝露於電漿中的電漿處理裝置10的構成零件所釋放出的氧結合。該氧,例如,從支持部14、絕緣性遮蔽構件32,以及沉積防護部46等的構件釋放出。藉由矽與氧的結合,產生了氧化矽化合物,該氧化矽化合物會堆積晶圓W上而覆蓋並保護遮罩J2。像這樣,在對遮罩J2照射二次電子的步驟SC3中,藉由令電漿在處理空間Sp內產生並對上部電極30施加負的直流電壓,以對遮罩J2照射二次電子,同時從電極板34釋放出矽並以含有該矽的氧化矽化合物覆蓋遮罩J2。然後,在對遮罩J2照射二次電子並用氧化矽化合物覆蓋遮罩J2之後清洗處理容器12內部,並移到步驟SC4或步驟SCC。如以上所述的,在步驟SC3中氧化矽化合物覆蓋遮罩J2的態樣,可更進一步避免後續的步驟導致遮罩J2受到損傷。
另外,為了在步驟SC3中的二次電子的照射所致之改質或保護膜的形成,亦可將第2高頻電源64的偏壓電力設置在最小限度內以抑制矽的釋出。另外,在方法MT中亦可將步驟SC3排除。
在步驟SC3之後,或者,在步驟SC2為No之後,經過步驟SCC,或者,不經過步驟SCC,移到步驟SC4(第10步驟)。在步驟SC4中,對晶圓W的被處理層J1的主面J11的複數個區域ER的每個區域,用溫度調節部HT調節晶圓W的被處理層J1的溫度。在步驟SC4中,用表示被處理層J1的溫度與被處理層J1上的遮罩J2的表面J21所堆積之膜層[以後述的膜層形成處理(序列SQ1以及步驟SC9)形成 的膜層]的膜厚的對應關係的預先取得的對應資料DT,以及對應在步驟SB2中針對複數個區域ER的每個區域所算出之差分值的膜厚,對複數個區域ER的每個區域調節被處理層J1的溫度。對應資料DT,係在被處理層J1的每個溫度根據與由序列SQ1以及步驟SC9所構成之膜層形成處理相同的條件(除了被處理層J1的溫度以外的條件)於遮罩J2的表面J21堆積膜層J3所預先得到的資料,以可隨意讀取的方式儲存於控制部Cnt的記憶部。
在步驟SC4中,當步驟SB6並未包含步驟SCC時,以搬入到處理容器12內的晶圓W的被處理層J1中的複數個區域ER的每個區域的溫度,成為對應在步驟SB2中針對複數個區域ER的每個區域所算出之差分值的膜厚的溫度的方式,根據對應資料DT,對複數個區域ER的每個區域,調節被處理層J1的溫度。
在步驟SC4中,當步驟SB6包含步驟SCC時,亦即,當步驟SCC在步驟SC4之前且在步驟SC3之後或步驟SC2為No之後實施時,或者在由序列SQ1以及步驟SC9所構成之膜層形成處理之後實施時,以搬入到處理容器12內的晶圓W的被處理層J1中的複數個區域ER的每個區域的溫度,成為對應從在步驟SB2中針對複數個區域ER的每個區域所算出之差分值的膜厚減去在步驟SCC以保形方式形成之膜層的膜厚的值的溫度的方式,根據對應資料DT,對複數個區域ER的每個區域,調節被處理層J1的溫度。
在步驟SC4接下來的由序列SQ1以及步驟SC9所構成之膜層形成處理(第11步驟)中,於搬入到處理容器12內的晶圓W的被處理層J1上的遮罩J2的表面J21形成膜層(膜層J3,或者,當在步驟SB6中實行步驟SCC時為膜層J3的一部分)。由序列SQ1以及步驟SC9所構成之膜層形成處理,係利用與ALD(Atomic Layer Deposition,原子層沉積)法同樣的方法在晶圓W的遮罩J2的表面J21上對複數個區域ER的每個區域以均一的厚度以保形方式形成氧化矽膜的步驟。在序列SQ1的步驟SC5的實行中,維持在步驟SC4對複數個區域ER的每個區域所調節之晶圓W的被處理層J1的溫度。因此,雖膜層形成處理所形成之膜層可能會於複數個區域ER的每個區域形成不同的膜厚,惟在包含膜層形成處理所形成之膜層在內的膜層J3形成於遮罩J2的表面J21之後(步驟SB4為No),且在步驟SAA之後,遮罩J2的溝寬,仍會成為吾人所期望的值(在步驟SB2中用於差分值的計算的複數個區域ER的每個區域的溝寬的基準值)。
茲說明膜層形成處理(序列SQ1以及步驟SC9)的詳細內容。序列SQ1,係由步驟SC5~SC8所構成。在步驟SC5(第6步驟)中,將第1氣體G1供給到處理容器12內。具體而言,在步驟SC5中,如圖10的(a)部分所示的,將含有矽的第1氣體G1導入到處理容器12內。第1氣體G1,包含含有有機物質的胺基矽烷系氣體在內。第1氣體G1,作為胺基矽烷系氣體,可使用具有胺基數較少之分子構造者,例如可使用單胺基矽烷[H3-Si-R(R係含有有機物質且被置換亦可的胺基)]。另外,用來作為第1氣體G1的上述的胺基矽烷系氣體,可含有具有1~3個矽原子的胺基矽烷,或者,可含有具有1~3個胺基的胺基矽烷。具有1~3個矽原子的胺基矽烷,可為具有1~3個胺基的單矽烷(單胺基矽烷)、具有1~3個胺基的二矽烷,或是具有1~3個胺基的三矽烷。再者,上述的胺基矽烷,可具有被置換亦可的胺基。再者,上述的胺基,可被甲基、乙基、丙基以及丁基的其中任一個所置換。再者,上述的甲基、乙基、丙基或丁基,可被鹵素所置換。從氣體源群40的複數個氣體源之中的所選擇的氣體源將含有有機物質的胺基矽烷系氣體的第1氣體G1供給到處理容器12內。在步驟SC5中,並未產生第1氣體G1的電漿。
步驟SC5所需要的處理時間,落在在步驟SC5中被處理層J1上的遮罩J2的表面J21所堆積之膜層的膜厚形成隨著被處理層J1的溫度的高低而增減的狀態的時間內。該等處理時間,可謂係比形成ALD法中的自我侷限(self-limited)區域的處理時間(不受被處理層J1的溫度影響之膜厚的膜層可形成於被處理層J1上的遮罩J2的表面J21的處理時間)更短的時間。
第1氣體G1的分子,如圖10的(b)部分所示的,作為反應前驅物(膜層Ly1)附著於被處理層J1的主面J11(具體而言係主面J11上的遮罩J2的表面J21)。第1氣體G1的分子,係藉由基於化學結合的化學吸附,附著於遮罩J2的表面J21,並未使用電漿。另外,作為第1氣體G1,只要是可根據在步驟SC4對複數個區域ER的每個區域所調節之被處理層J1的溫度藉由化學結合附著於遮罩J2的表面J21且含有矽者,便可利用之。
另一方面,例如當選擇單胺基矽烷作為第1氣體G1時,選擇單胺基矽烷的理由,係因為單胺基矽烷具有較高的陰電性且具有極性分子構造,化學吸附比較容易實行。第1氣體G1的分子附著於遮罩J2的表面J21所形成之反應前驅物的膜層Ly1,因為該附著係化學吸附而形成接近單分子層(單層)的狀態。由於單胺基矽烷的胺基(R)越小,遮罩J2的表面J21所吸附之分子的分子構造也越小,故可減少因為分子的大小所造成的立體阻礙,因此,第1氣體G1的分子可均勻地吸附於遮罩J2的表面J21的複數個區域ER的每個區域,膜層Ly1可相對於遮罩J2的表面J21於複數個區域ER的每個區域形成均一的膜厚。
如以上所述的,由於第1氣體G1包含含有有機物質的胺基矽烷系氣體在內,故藉由步驟SC5,矽的反應前驅物(膜層Ly1)便沿著遮罩J2的表面J21的原子層形成在遮罩J2上。
步驟SC5接下來的步驟SC6(第7步驟),清洗處理容器12內部。具體而言,在步驟SC5中所供給之第1氣體G1被排出。在步驟SC6中,亦可將氮氣或稀有氣體(例如Ar等)氣體等的惰性氣體供給到處理容器12內作為清洗氣體。亦即,步驟SC6的清洗,可為令惰性氣體流入處理容器12內的氣體清洗,或是真空吸引清洗的其中任一種。在步驟SC6中,亦可將過剩地附著在遮罩J2的表面J21上的分子也除去。藉由以上步驟,反應前驅物的膜層Ly1,成為極薄的單分子層。
在步驟SC6接下來的步驟SC7(第8步驟)中,如圖10的(b)部分所示的,在處理容器12的處理空間Sp內產生第2氣體的電漿P1。第2氣體,可包含含有氧原子以及碳原子的氣體在內,例如可包含二氧化碳氣體。在步驟SC7中,第2氣體的電漿P1產生時的晶圓W的被處理層J1的溫度,例如可在攝氏0度以上且攝氏200度以下。從氣體源群40的複數個氣體源之中的所選擇的氣體源將包含含有氧原子以及碳原子的氣體在內的第2氣體供給到處理容器12內。然後,從第1高頻電源62供給高頻電力。此時,亦可施加第2高頻電源64的偏壓電力,另外,亦可僅以第2高頻電源64產生電漿。從第2高頻電源64供給高頻偏壓電力,並令排氣裝置50動作,以將處理容器12內的空間的壓力設定成預先設定好的壓力。像這樣,第2氣體的電漿P1便在處理空間Sp內產生。
如圖10的(b)部分所示的,當第2氣體的電漿P1產生時,氧的活性種以及碳的活性種,例如,氧自由基以及碳自由基產生,如圖10的(c)部分所示的, 矽氧化膜,亦即膜層Ly2(為膜層J3所包含之膜層)形成為單分子層。碳自由基,可發揮抑制氧對遮罩J2之侵蝕的功能,故矽氧化膜可作為保護膜在遮罩J2的表面J21安定地形成。矽氧化膜的Si-O鍵結的鍵結能量,為192[kcal]左右,由於比形成遮罩的有機膜的各種鍵結種類,亦即C-C鍵結、C-H鍵結、C-F鍵結各自的鍵結能量(50-110[kcal]左右、70-110[kcal]左右、100-120[kcal]左右)更高,故矽氧化膜,可發揮作為保護膜的功能。
如以上所述的,由於第2氣體含有氧原子,故在步驟SC7中,該氧原子與遮罩J2上所設之矽的反應前驅物(膜層Ly1)鍵結,藉此,氧化矽膜的膜層Ly2便可在遮罩J2上於複數個區域ER的每個區域以保形的方式形成不同的膜厚。另外,由於第2氣體含有碳原子,故可利用該碳原子抑制氧原子對遮罩J2的侵蝕。藉此,便可在序列SQ1中,利用與ALD法同樣的方法,將矽氧化膜的膜層Ly2,在遮罩J2的表面J21上,以對應複數個區域ER的各自的溫度的均一的膜厚,以保形方式形成於複數個區域ER的每個區域。
在步驟SC7接下來的步驟SC8(第9步驟)中,清洗處理容器12內部。具體而言,在步驟SC7中所供給之第2氣體被排出。在步驟SC8中,亦可將氮氣或稀有氣體(例如Ar等)等的惰性氣體供給到處理容器12內作為清洗氣體。亦即,步驟SC8的清洗,可為令惰性氣體流入處理容器12內的氣體清洗,或是真空吸引清洗的其中任一種。
在序列SQ1接下來的步驟SC9中,判定序列SQ1的重複次數是否到達預先設定好的次數(例如50次等),當判定並未到達該次數時(步驟SC9:No),便再度實行序列SQ1,當判定到達該次數時(步驟SC9:Yes),便結束步驟SB6。 亦即,在步驟SC9中,重複實行序列SQ1,直到序列SQ1的重複次數到達預先設定好的次數為止,對遮罩J2的表面J21,於複數個區域ER的每個區域形成對應複數個區域ER的各自的溫度之膜厚的膜層。步驟SC9所控制之序列SQ1的重複次數,係依照步驟SC5的處理時間,與由序列SQ1以及步驟SC9所構成之膜層形成處理所形成的膜層(膜層J3,或者,在步驟SB6中當步驟SCC實行時為膜層J3的一部分)的膜厚,而決定之。
在此,參照圖9說明步驟SCC的詳細內容。步驟SCC,係由序列SQ2以及步驟SD5所構成。序列SQ2,係由步驟SD1~SD4所構成。序列SQ2的步驟SD1,對應圖8所示之序列SQ1的步驟SC5,惟在「步驟SD1中的被處理層J1的溫度與步驟SC5中的被處理層J1的溫度不同」此點,以及在「步驟SD1所需要的處理時間與步驟SC5所需要的處理時間不同」此點,步驟SD1與步驟SC5有所不同。序列SQ2的步驟SD2~SD4的各個步驟,與圖8所示之序列SQ1的步驟SC6~SC8的各個步驟,係實行相同的處理。
步驟SD5所控制之序列SQ2的重複次數,依照步驟SCC所形成之膜層(膜層J3的一部分)的膜厚決定之。步驟SB6形成之膜層J3,係由步驟SCC形成之膜層,與膜層形成處理(序列SQ1以及步驟SC9)形成之膜層所構成。步驟SB6形成之膜層J3的膜厚,係步驟SCC形成之膜層的膜厚,與膜層形成處理(序列SQ1以及步驟SC9)形成之膜層的膜厚的合計值。
序列SQ2的步驟SD1的處理時間,係成為ALD法中的自我侷限(self-limited)區域的處理時間(不受被處理層J1的溫度影響的膜厚可形成於被處理層J1上的遮 罩J2的表面J21的處理時間),且比序列SQ1的步驟SC5的處理時間更長。在步驟SD1中,晶圓W的被處理層J1的溫度,例如可在攝氏0度以上且攝氏200度以下。
針對一實施態樣之對應資料DT的作成方法的具體例進行說明。對應資料DT,係表示被處理層J1的溫度與被處理層J1上的遮罩J2的表面J21所堆積之膜層[膜層形成處理(序列SQ1以及步驟SC9)形成之膜層]的膜厚的對應關係者,且係藉由在被處理層J1的每個溫度根據與由序列SQ1以及步驟SC9所構成之膜層形成處理相同的條件(除了被處理層J1的溫度以外的條件)於遮罩J2的表面J21堆積膜層J3而在方法MT實行之前所預先得到的資料。
首先,在被處理層J1的複數個溫度(以下將該溫度的值稱為KR)的每個溫度,測定步驟SC5的處理時間(以下將該處理時間的值稱為TM)與膜層形成處理所形成之膜層的膜厚(以下將該膜厚的值稱為VL)的關係[以下將該關係稱為F1,其為處理時間(TM)以及溫度(KR)的函數]。相對於每個溫度(KR),處理時間(TM)與膜厚(VL)的關係[VL=F1(TM;KR)],可用對數函數:VL=α1(KR)×ln(TM)+β1(KR)...(式1)良好地近似。α1(KR),係由每個KR所決定的常數,ln(TM),係相對於TM的自然對數,β1(KR),係由每個KR所決定的常數。在式1(近似式)中,膜層形成處理所形成之膜層的膜厚(VL),從相對於溫度(KR)的阿瑞尼氏方程式(阿瑞尼氏圖)亦可知,溫度(KR)越高便越大,惟在ALD法中的自我侷限區域中,不受KR的影響,大致收斂於固定值。
式1所包含之α1(KR)與β1(KR)可用以下的方式近似。α1(KR)的倒數[1/α1(KR)],可用一次函數:1/α1(KR)=α2×KR+β2...(式2)良好地近 似。α2、β2,係在式2(近似式)算出時所決定的常數。β1(KR),作為KR的函數,可用對數函數:β1(KR)=α3×ln(KR)+β3...(式3)良好地近似。α3、β3,係在式3(近似式)算出時所決定的常數。ln(KR),係相對於KR的自然對數。
對式1所包含之α1(KR)以及β1(KR)分別適用式2以及式3,藉此,式1,被表示成VL=ln(TM)/(α2×KR+β2)+α3×ln(KR)+β3...(式4)。亦即,若將處理時間(TM)固定為固定值[比對應ALD法中的自我侷限區域的處理時間更短的步驟SC5所需要的處理時間,且係膜厚(VL)根據溫度(KR)可充分變化的處理時間],則膜厚(VL)便可對應溫度(KR)唯一地算出。如以上所說明的,對應資料DT,可根據式4作成。另外,亦可根據使用上述式1~式4的方法以外的方法作成對應資料DT。
在以上所說明之一實施態樣的方法MT中,在蝕刻被處理層J1的步驟SA11(或步驟SA21、步驟SA31、步驟SA41)之前,實施調節遮罩J2的圖案之溝寬的步驟SAA。在步驟SAA中,將被處理層J1的主面J11區分成複數個區域ER,在步驟SB1以及步驟SB2中針對複數個區域ER的每個區域算出遮罩J2的溝寬與該溝寬的基準值的差分值,在步驟SB6中將對應該差分值之膜厚的膜層J3形成於遮罩J2而於複數個區域ER的每個區域將遮罩的溝寬修正成該基準值。在步驟SB6中,用重複實行步驟SC5~SC8的膜層形成處理,藉由與ALD法同樣的方法,於遮罩J2以原子層逐層地且極精細地形成膜層。由於膜層形成處理所形成之膜層的膜厚對應被處理層J1的溫度而有所不同,故在步驟SC4中,用表示被處理層J1的溫度與所形成之膜層的膜厚的對應關係的對應資料DT,對複數個區域ER的每個區域,以成為對應步驟SB2所算出之差分值之膜厚的膜層的形成所必要之溫度的方 式,調節被處理層J1的溫度。像這樣,在步驟SA11(或步驟SA21、步驟SA31、步驟SA41)所實行的蝕刻之前,對被處理層J1的主面J11的複數個區域ER的每個區域,決定對應遮罩J2的溝槽的修正量的膜厚,該膜厚的形成所必要之被處理層J1的溫度用對應資料DT決定之,在以於複數個區域ER的每個區域所決定之溫度調節被處理層J1的溫度的狀態下,實行與ALD法同樣的膜層形成處理,故可精細地且充分地抑制遮罩J2的圖案於被處理層J1的主面J11的複數個區域ER的每個區域的差異。
另外,當不分複數個區域ER對遮罩J2的表面J21以保形方式形成膜層的步驟SCC為方法MT所用時,針對複數個區域ER的每個區域的膜厚之中的共通的膜厚,可不經由在步驟SC4對複數個區域ER的每個區域所實行之被處理層J1的溫度的調節,而利用步驟SCC,部分地形成膜層。
另外,在步驟SB6實行膜層J3的形成之後,再度算出遮罩J2的溝寬的差分值並判定差分值是否在基準範圍內(步驟SB1~SB4),當差分值並未在基準範圍內時,便再度實行膜層J3的形成,故可更進一步充分地抑制遮罩J2的溝寬的差異。
以上,係在較佳的實施態樣中圖示並說明本發明的原理,惟本領域從業人員應知,本發明可在不超出該等原理的範圍內變更配置以及詳細內容。本發明,並非僅限於本實施態樣所揭示之特定的構成。因此,茲針對根據專利請求範圍以及其發明精神範圍的全部修正以及變更請求權利。
SAA,SB1~SB7:步驟

Claims (19)

  1. 一種被處理體的處理系統,包含: 電漿處理裝置,具備處理容器、載置台、以及構成為調整該載置台的溫度之溫度調節部; 光學觀察裝置;以及 控制部; 該控制部係構成為執行以下步驟: 步驟a),提供具有被處理層以及該被處理層上的圖案之基板; 步驟b),使用該光學觀察裝置,而測定該圖案的溝寬; 步驟c),算出該圖案的該溝寬與基準值之差分值; 步驟d),使用該溫度調節部,而根據成膜溫度與成膜量的關係,將該載置台的該溫度調整成:能使具有對應於該圖案的該溝寬與該基準值之該差分值的膜厚的膜形成於該圖案之溫度; 步驟e),在該圖案上,形成具有對應於該圖案的該溝寬與該基準值之該差分值的膜厚的膜;以及 步驟f),使用形成了該膜之該圖案,而將該被處理層蝕刻。
  2. 如請求項1所述之被處理體的處理系統,其中, 該被處理層包含複數個區域; 該溫度調節部具備; 加熱元件,構成為對該被處理層之該複數個區域中的每個區域產生熱;以及 溫度感測器,構成為能檢測出該加熱元件周圍的溫度。
  3. 如請求項1所述之被處理體的處理系統,其中, 該被處理層包含複數個區域; 該控制部,對該被處理層的該複數個區域之各者執行該步驟c)至該步驟e)。
  4. 如請求項1所述之被處理體的處理系統,其中, 該載置台具備靜電夾頭; 該溫度調節部,係內建於該靜電夾頭。
  5. 如請求項1所述之被處理體的處理系統,其中, 該處理系統更具備: 傳遞室、載入鎖定室、以及載入模組; 該光學觀察裝置,係鄰接配置於該載入模組;且該基板係透過該傳遞室與該載入鎖定室以及該載入模組而在該光學觀察裝置與該處理容器之間傳遞。
  6. 如請求項1所述之被處理體的處理系統,其中, 該電漿處理裝置,係具備平行平板電極之電漿蝕刻裝置。
  7. 如請求項1所述之被處理體的處理系統,其中, 該圖案,係在該被處理層的遮罩形成為開口。
  8. 如請求項1所述之被處理體的處理系統,其中, 該成膜溫度與成膜量的關係,係藉由在該被處理層的每個溫度,預先在與該步驟e)相同的條件下執行成膜處理所得到的關係。
  9. 如請求項1所述之被處理體的處理系統,其中, 在該步驟e)中,該膜係藉由ALD法而形成。
  10. 如請求項1所述之被處理體的處理系統,其中, 該步驟e)包含: 步驟e1),使該圖案曝露於第1氣體而形成反應前驅物層之步驟;以及 步驟e2),使該反應前驅物層曝露於由第2氣體所產生之電漿而形成該膜之步驟。
  11. 如請求項10所述之被處理體的處理系統,其中, 該步驟e)更包含步驟e3),其重複該步驟e1)與該步驟e2)。
  12. 一種被處理體的處理方法,包含以下步驟: 步驟a),向載置台提供具有被處理層以及該被處理層上的圖案之基板; 步驟b),使用光學觀察裝置,而測定該圖案的溝寬; 步驟c),算出該圖案的該溝寬與基準值之差分值; 步驟d),將該載置台的溫度調整成:能使具有對應於該圖案的該溝寬與該基準值之該差分值的膜厚的膜,根據成膜溫度與成膜量的關係,而形成於該圖案之溫度; 步驟e),在該圖案上,形成具有對應於該圖案的該溝寬與該基準值之該差分值的膜厚的膜;以及 步驟f),使用形成了該膜之該圖案,而將該被處理層蝕刻。
  13. 如請求項12所述之被處理體的處理方法,其中, 該被處理層包含複數個區域; 在該被處理體的處理方法中,對該被處理層的該複數個區域之各者執行該步驟c)至該步驟e)。
  14. 如請求項12所述之被處理體的處理方法,其中, 該圖案,係形成於該被處理層的遮罩之開口。
  15. 如請求項12所述之被處理體的處理方法,其中, 該成膜溫度與成膜量的關係,係藉由在該被處理層的每個溫度,預先在與該步驟e)相同的條件下執行成膜處理所得到的關係。
  16. 如請求項12所述之被處理體的處理方法,其中, 在該步驟e)中,該膜係藉由ALD法而形成。
  17. 如請求項12所述之被處理體的處理方法,其中, 該步驟e)包含: 步驟e1),使該圖案曝露於第1氣體而形成反應前驅物層之步驟;以及 步驟e2),使該反應前驅物層曝露於由第2氣體所產生之電漿而形成該膜之步驟。
  18. 如請求項17所述之被處理體的處理方法,其中, 該步驟e)更包含步驟e3),其重複該步驟e1)與該步驟e2)。
  19. 一種被處理體的處理裝置,用以處理具有被處理層以及該被處理層上的圖案之基板,其包含: 處理容器; 載置台,配置於該處理容器內; 溫度調節部,構成為能調整該載置台的溫度;以及 控制部; 該控制部,構成為執行以下步驟: 步驟a),將該基板配置於該載置台; 步驟b),接收藉由光學觀察裝置所測定到的該圖案的溝寬; 步驟c),算出該圖案的該溝寬與基準值之差分值; 步驟d),使用該溫度調節部,而根據成膜溫度與成膜量的關係,將該載置台的該溫度調整成:能使具有對應於該圖案的該溝寬與該基準值之該差分值的膜厚的膜形成於該圖案之溫度; 步驟e),在該圖案上,形成具有對應於該圖案的該溝寬與該基準值之該差分值的膜厚的膜;以及 步驟f),使用形成了該膜之該圖案,而將該被處理層蝕刻。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6541618B2 (ja) * 2016-05-25 2019-07-10 東京エレクトロン株式会社 被処理体を処理する方法
JP7071175B2 (ja) * 2017-04-18 2022-05-18 東京エレクトロン株式会社 被処理体を処理する方法
JP7089881B2 (ja) * 2018-01-10 2022-06-23 東京エレクトロン株式会社 成膜方法
JP7077108B2 (ja) * 2018-04-05 2022-05-30 東京エレクトロン株式会社 被加工物の処理方法
US10340136B1 (en) * 2018-07-19 2019-07-02 Lam Research Corporation Minimization of carbon loss in ALD SiO2 deposition on hardmask films
US10886136B2 (en) 2019-01-31 2021-01-05 Tokyo Electron Limited Method for processing substrates
WO2020121540A1 (ja) 2019-02-04 2020-06-18 株式会社日立ハイテク プラズマ処理方法及びプラズマ処理装置
CN111627806A (zh) * 2019-02-28 2020-09-04 东京毅力科创株式会社 基片处理方法和基片处理装置
JP2021034487A (ja) * 2019-08-21 2021-03-01 東京エレクトロン株式会社 基板を処理する方法、デバイス製造方法、及びプラズマ処理装置
KR20220088674A (ko) 2020-12-16 2022-06-28 주식회사 히타치하이테크 플라스마 처리 장치 및 플라스마 처리 방법
CN116997995A (zh) 2022-03-02 2023-11-03 株式会社日立高新技术 等离子处理方法
CN115274488B (zh) * 2022-09-27 2023-02-10 浙江大学杭州国际科创中心 碳化硅裸片与碳化硅掩膜层刻蚀深度选择比预测方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080020569A1 (en) * 2006-07-18 2008-01-24 Eun Soo Jeong Method for Manufacturing Semiconductor Device
TW201218268A (en) * 2010-10-29 2012-05-01 Macronix Int Co Ltd Methods for etching multi-layer hardmasks
US20140361399A1 (en) * 2013-06-09 2014-12-11 Semiconductor Manufacturing International (Shanghai) Corporation Stripe structures and fabrication method thereof

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10261624A (ja) * 1997-03-19 1998-09-29 Nec Corp エッチング方法及び多層配線構造
JP3363802B2 (ja) 1998-09-25 2003-01-08 三洋電機株式会社 半導体装置の製造方法
JP3906035B2 (ja) * 2001-03-29 2007-04-18 株式会社東芝 半導体製造装置の制御方法
JP4158384B2 (ja) 2001-07-19 2008-10-01 株式会社日立製作所 半導体デバイスの製造工程監視方法及びそのシステム
KR100480610B1 (ko) 2002-08-09 2005-03-31 삼성전자주식회사 실리콘 산화막을 이용한 미세 패턴 형성방법
JP4127664B2 (ja) * 2003-06-30 2008-07-30 株式会社東芝 現像処理装置の調整方法
CN102263026B (zh) * 2004-06-21 2016-01-20 东京毅力科创株式会社 等离子体处理装置和方法
US20060094131A1 (en) * 2004-11-02 2006-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for critical dimension control in semiconductor manufacturing
EP1814143A4 (en) * 2004-11-16 2009-01-21 Tokyo Electron Ltd CONDITIONING ADJUSTMENT METHOD, SUBSTRATE PROCESSING DEVICE, AND COMPUTER PROGRAM
US7604908B2 (en) * 2005-03-09 2009-10-20 Tokyo Electron Limited Fine pattern forming method
JP2007294905A (ja) * 2006-03-30 2007-11-08 Hitachi High-Technologies Corp 半導体製造方法およびエッチングシステム
US7625680B2 (en) * 2006-09-29 2009-12-01 Tokyo Electron Limited Method of real time dynamic CD control
US20080292991A1 (en) * 2007-05-24 2008-11-27 Advanced Micro Devices, Inc. High fidelity multiple resist patterning
KR101101785B1 (ko) * 2007-06-08 2012-01-05 도쿄엘렉트론가부시키가이샤 패터닝 방법
JP4932671B2 (ja) * 2007-10-26 2012-05-16 東京エレクトロン株式会社 エッチングマスクの形成方法、制御プログラム及びプログラム記憶媒体
JP2009239029A (ja) * 2008-03-27 2009-10-15 Toshiba Corp リソグラフィ装置の評価方法および制御方法
US20110320030A1 (en) 2010-06-25 2011-12-29 Varian Semiconductor Equipment Associates, Inc. Thermal Control of a Proximity Mask and Wafer During Ion Implantation
US8334083B2 (en) * 2011-03-22 2012-12-18 Tokyo Electron Limited Etch process for controlling pattern CD and integrity in multi-layer masks
JP6357753B2 (ja) 2012-10-30 2018-07-18 大日本印刷株式会社 ナノインプリントモールドの製造方法
JP2016001645A (ja) * 2014-06-11 2016-01-07 東京エレクトロン株式会社 基板処理方法、プログラム、コンピュータ記憶媒体、塗布処理装置及び基板処理システム
JP6046757B2 (ja) * 2014-09-30 2016-12-21 株式会社日立国際電気 基板処理装置、半導体装置の製造方法、プログラム
JP6366454B2 (ja) * 2014-10-07 2018-08-01 東京エレクトロン株式会社 被処理体を処理する方法
JP6382055B2 (ja) * 2014-10-07 2018-08-29 東京エレクトロン株式会社 被処理体を処理する方法
JP6541618B2 (ja) * 2016-05-25 2019-07-10 東京エレクトロン株式会社 被処理体を処理する方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080020569A1 (en) * 2006-07-18 2008-01-24 Eun Soo Jeong Method for Manufacturing Semiconductor Device
TW201218268A (en) * 2010-10-29 2012-05-01 Macronix Int Co Ltd Methods for etching multi-layer hardmasks
US20140361399A1 (en) * 2013-06-09 2014-12-11 Semiconductor Manufacturing International (Shanghai) Corporation Stripe structures and fabrication method thereof

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WO2017204159A1 (ja) 2017-11-30

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