KR20190001971A - 이미지 센서 및 그것에 포함되는 전자 회로 - Google Patents

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Abstract

본 발명의 전자 회로는 단위 픽셀, 제 1 클램프 회로, 및제 2 클램프 회로를 포함한다. 단위 픽셀은 제 1 시간 구간에서 제 1 레벨의 전압을 출력하고, 제 1 시간 구간과 상이한 제 2 시간 구간에서 제 2 레벨의 전압을 출력한다. 제 1 시간 구간에서 제 1 레벨이 제 1 전압 레벨 이하일 경우, 제 1 클램프 회로는 단위 픽셀로부터 출력되는 전압의 레벨을 제 1 전압 레벨로 클램핑 한다. 제 2 시간 구간에서 제 2 레벨이 제 2 전압 레벨 이하일 경우, 제 2 클램프 회로는 단위 픽셀로부터 출력되는 전압의 레벨을 제 2 전압 레벨로 클램핑 한다.

Description

이미지 센서 및 그것에 포함되는 전자 회로{IMAGE SEONSOR AND ELECTRONIC CIRCUIT INCLUDED THEREIN}
본 발명은 전자 회로에 관한 것으로, 좀 더 상세하게는 이미지 센서에 관한 것이다.
이미지 센서는 빛을 감지 하기 위한 전자 회로를 포함한다. 이미지 센서는 카메라, 스캐너 및 스마트폰 등과 같은 전자 장치에서 사용된다. 이미지 센서의 종류에는 CCD(Charge Coupled Device) 이미지 센서와 CMOS(Complementary Metal-Oxide Semiconductor) 이미지 센서(CMOS Image Sensor, CIS)가 있다. 최근 스마트폰의 보급화로 인해, 스마트폰 카메라에 포함되는 CMOS 이미지 센서의 수요가 증가 하고 있다.
CMOS 이미지 센서는 CMOS 트랜지스터들로 구성되는 단위 픽셀들을 포함한다. CMOS 이미지 센서는 단위 픽셀들에 포함된 포토 다이오드들에 의해 빛을 감지한다. 포토 다이오드는 빛 에너지를 흡수하여, EHP(Electron Hole Pair)를 생성한다. 픽셀에 포함된 트랜지스터들은 포토 다이오드에 의해 생성된 전하를 전압 신호로 변환시킨다. CMOS 이미지 센서는 각각의 단위 픽셀들에서 발생된 전압 신호들을 이용하여 각각의 단위 픽셀에서 감지한 빛 에너지에 관한 정보를 획득한다.
CMOS 이미지 센서의 단위 픽셀들 각각은 미세한 공정에 의해 제작되기 때문에 커플링에 따른 노이즈가 발생될 수 있다. SHBN(Smear Like Horizontal Noise)은 CMOS 이미지 센서에서 발생하는 노이즈 이다. SHBN은 인접한 픽셀들간의 커플링으로 인해 생기는 고정된 수평 패턴의 노이즈를 의미한다. 예로서, 이미지 센서가 저조도 환경에서 밝은 광원을 감지하는 경우, 밴드 형태의 고정 패턴을 포함하는 이미지가 출력될 수 있다.
본 발명은 커플링 노이즈를 줄이기 위한 이미지 센서 및 이미지 센서를 구성하기 위한 전자 회로를 제공할 수 있다.
본 발명의 실시 예에 따르면, 전자 회로는 단위 픽셀, 제 1 클램프 회로, 및제 2 클램프 회로를 포함할 수 있다. 단위 픽셀은 제 1 시간 구간에서 제 1 레벨의 전압을 출력하고, 제 1 시간 구간과 상이한 제 2 시간 구간에서 제 2 레벨의 전압을 출력할 수 있다. 제 1 시간 구간에서 제 1 레벨이 제 1 전압 레벨 이하일 경우, 제 1 클램프 회로는 단위 픽셀로부터 출력되는 전압의 레벨을 제 1 전압 레벨로 클램핑 할 수 있다. 제 2 시간 구간에서 제 2 레벨이 제 2 전압 레벨 이하일 경우, 제 2 클램프 회로는 단위 픽셀로부터 출력되는 전압의 레벨을 제 2 전압 레벨로 클램핑 할 수 있다.
본 발명의 실시 예에 따르면, 개선된 화질의 이미지가 제공될 수 있다.
도 1은 본 발명의 실시 예에 따른 이미지 센서를 보여주는 회로도 이다.
도 2는 도 1의 이미지 센서에 의해 출력 및 수신되는 예시적인 전압들 및 램프 전압을 나타내는 타이밍도 이다.
도 3은 본 발명의 실시 예에 따른 이미지 센서를 보여주는 회로도 이다.
도 4는 본 발명의 실시 예에 따른 이미지 센서를 보여주는 회로도 이다.
도 5는 도 4의 이미지 센서에 의해 출력 및 수신되는 예시적인 전압들 및 램프 전압을 나타내는 타이밍도 이다.
도 6은 도 4의 이미지 센서에 의해 출력 및 수신되는 예시적인 전압들 및 램프 전압을 나타내는 타이밍도 이다.
도 7은 본 발명의 실시 예에 따른 이미지 센서를 보여주는 회로도 이다.
도 8은 도 7의 이미지 센서에 의해 출력 및 수신되는 예시적인 전압들 및 램프 전압을 나타내는 타이밍도 이다.
도 9는 본 발명의 실시 예에 따른 이미지 센서를 보여주는 회로도 이다.
도 10은 도 9의 이미지 센서에 의해 출력 및 수신되는 예시적인 전압들 및 램프 전압을 나타내는 타이밍도 이다.
도 11은 본 발명의 실시 예에 따른 이미지 센서를 보여주는 블록도 이다.
도 12는 본 발명의 실시 예에 따른 이미지 센서를 보여주는 회로도 이다.
도 13은 도 12의 이미지 센서에 의해 출력 및 수신되는 예시적인 전압들 및 램프 전압을 나타내는 타이밍도 이다.
도 14는 본 발명의 실시 예에 따른 이미지 센서를 보여주는 블록도 이다.
도 15는 도 14의 이미지 센서를 포함하는 전자 장치를 보여주는 블록도 이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
본 명세서에서 “클램핑”이라는 용어가 사용된다. 클램핑은 전자 회로 등에서 출력되는 출력 전압의 레벨을 기준 레벨과 유사한 레벨로 조정, 유지, 및 제어하는 것 등을 의미할 수 있다. 본 명세서에서 “클램프 회로”라는 용어가 사용된다. 클램프 회로는 클램핑을 수행하도록 구성되는 전자 회로를 의미할 수 있다. 본 명세서에서 “코드 값”이라는 용어가 사용된다. 코드 값은 특정한 아날로그 정보와 대응하는 디지털 값으로서, 아날로그 신호를 양자화 하여 얻어지는 값을 포함할 수 있다.
도 1은 본 발명의 실시 예에 따른 이미지 센서를 보여주는 회로도 이다.
도 1을 참조하면, 이미지 센서(100)는 단위 픽셀(110), 전류원(Io), 및 하나 이상의 ADC(Analog to Digital Converter)들을 포함할 수 있다. 이하 도 1을 참조하여 ADC(120)를 포함하는 이미지 센서(100)가 설명된다. 단위 픽셀(110)은 포토 다이오드(PD) 및 하나 이상의 CMOS(Complementary Metal Oxide Semiconductor)들을 포함할 수 있다. 이하 도 1을 참조하여 4개의 CMOS들을 포함하는 예시적인 단위 픽셀(110)이 설명된다. 그러나, 본 발명은 하나 이상의 CMOS들을 포함하는 모든 실시 예들을 포함할 수 있다. 도 1의 예에서, 단위 픽셀(110)은 전달 트랜지스터(TG), 리셋 트랜지스터(RG), 버퍼 트랜지스터(SF), 및 선택 트랜지스터(SL)를 포함할 수 있다.
리셋 트랜지스터(RG)는 게이트단에 의해 리셋 전압(V1)을 수신할 수 있다. 리셋 트랜지스터(RG)는 리셋 전압(V1)에 의해 턴 온(turn on) 또는 턴 오프(turn off) 될 수 있다. 전달 트랜지스터(TG)는 게이트단에 의해 전달 전압(V2)을 수신할 수 있다. 전달 트랜지스터(TG)는 전달 전압(V2)에 의해 턴 온 또는 턴 오프 될 수 있다. 선택 트랜지스터(SL)는 게이트단에 의해 선택 전압(V3)을 수신할 수 있다. 선택 트랜지스터(SL)는 선택 전압(V3)에 의해 턴 온 또는 턴 오프 될 수 있다.
예로서, 리셋 전압(V1), 전달 전압(V2), 및 선택 전압(V3)은 전압 생성기로부터 수신될 수 있다. 리셋 전압(V1), 전달 전압(V2), 및 선택 전압(V3)의 레벨들은 전압 생성기에 의해 제어될 수 있다. 전압 생성기는 이미지 센서(100) 내부 또는 외부에 배치될 수 있다.
포토 다이오드(PD)의 일단은 구동 전압과 연결될 수 있다. 예로서, 구동 전압은 접지 전압일 수 있다. 이하 도 1을 참조하여, 구동 전압이 접지 전압인 예시가 설명되나, 본 발명은 이에 한정되지 않는다. 포토 다이오드(PD)의 타단은 전달 트랜지스터(TG)의 일단과 연결될 수 있다. 전달 트랜지스터(TG)는 포토 다이오드(PD)와 플로팅 확산(Floating Diffusion) 노드(FD)를 연결할 수 있다.
리셋 트랜지스터(RG)는 일단에 의해 제 1 바이어스 전압(VPIX)을 수신할 수 있다. 예로서, 제 1 바이어스 전압(VPIX)은 제 1 바이어스 전압(VPIX) 라인을 통해 전압 생성기로부터 리셋 트랜지스터(RG)로 수신될 수 있다. 제 1 바이어스 전압(VPIX)의 레벨은 전압 생성기 등에 의해 제어될 수 있다. 리셋 트랜지스터(RG)의 타단은 플로팅 확산 노드(FD)와 연결될 수 있다.
버퍼 트랜지스터(SF)의 게이트단은 플로팅 확산 노드(FD)와 연결될 수 있다. 버퍼 트랜지스터(SF)는 일단에 의해 전원 생성기 등으로부터 제 1 바이어스 전압(VPIX)을 수신할 수 있다. 버퍼 트랜지스터(SF)의 타단은 선택 트랜지스터(SL)와 연결될 수 있다. 선택 트랜지스터(SL)는 버퍼 트랜지스터(SF)와 출력단(Nout)을 연결할 수 있다. 전류원(Io)은 출력단(Nout)과 접지단을 연결할 수 있다. 전류원(Io)은 버퍼 트랜지스터(SF) 및 선택 트랜지스터(SL)에 흐르는 전류를 제한할 수 있다. 예로서, 단위 픽셀(110)에서 출력되는 전류의 레벨은 전류원으로부터 출력되는 전류의 레벨과 동일할 수 있다.
도 1의 예에서, 제 1 바이어스 전압(VPIX)을 수신하는 리셋 트랜지스터(RG) 및 버퍼 트랜지스터(SF)가 설명된다. 그러나, 이는 본 발명의 일 실시 예이며, 본 발명의 리셋 트랜지스터(RG) 및 버퍼 트랜지스터(SF)는 서로 다른 바이어스 전압들을 각각 수신할 수 있다.
포토 다이오드(PD)는 빛에 응답하여 전하를 출력할 수 있다. 빛의 세기가 클수록 포토 다이오드(PD)에 의해 출력되는 전하의 양은 많을 수 있다. 포토 다이오드(PD)에 의해 출력되는 전하는 전달 트랜지스터(TG)에 의해 플로팅 확산 노드(FD)로 전달될 수 있다. 포토 다이오드(PD)로부터 전달되는 전하에 의해 플로팅 확산 노드(FD)의 전압의 레벨은 감소할 수 있다. 버퍼 트랜지스터(SF)는 플로팅 확산 노드(FD)의 전압에 대응하는 전압(V4)을 출력할 수 있다. 선택 트랜지스터(SL)는 선택 전압(V3)에 응답하여 전압(V4)에 대응하는 출력 전압(Vout)을 출력단(Nout)으로 출력할 수 있다. 따라서, 단위 픽셀(110)은 수신되는 빛의 세기에 대응하는 출력 전압(Vout)을 출력할 수 있다.
리셋 트랜지스터(RG)는 리셋 전압(V1)에 응답하여 플로팅 확산 노드(FD)의 전압을 일정 전압으로 조정할 수 있다. 버퍼 트랜지스터(SF)는 일정 전압에 대응하는 전압(V4)을 출력할 수 있다. 선택 트랜지스터(SL)는 선택 전압(V3)에 응답하여 전압(V4)에 대응하는 출력 전압(Vout)을 출력단(Nout)으로 출력할 수 있다. 따라서, 리셋 트랜지스터(RG)에 의해 출력 전압(Vout)은 기준 전압으로 조정될 수 있다.
출력 전압(Vout)은 ADC(120)로 출력될 수 있다. 램프(Ramp) 전압 생성기(미도시)는 램프 전압을 출력할 수 있다. ADC(120)는 램프 전압 생성기로부터 램프 전압을 수신할 수 있다. 클럭 신호 발생기(미도시)는 클럭 신호를 출력할 수 있다. 램프 전압 생성기는 클럭 신호 발생기로부터 클럭 신호를 수신할 수 있다. 수신되는 클럭 신호는 펄스들을 포함할 수 있다. 램프 전압 생성기는 클럭 신호에 포함되는 펄스들에 응답하여 램프 전압을 출력할 수 있다. 램프 전압 생성기 및 클럭 신호 발생기는 이미지 센서(100) 내부 또는 외부에 배치 될 수 있다.
ADC(120)는 수신되는 램프 전압 및 출력 전압(Vout)에 응답하여 클럭 신호에 포함된 펄스들을 카운팅 할 수 있다. ADC(120)는 램프 전압 및 출력 전압(Vout)에 기초하여 단위 픽셀(110)의 코드 값을 출력할 수 있다. 즉, ADC(120)는 출력 전압(Vout)에 대응하는 코드 값을 출력할 수 있다.
도 2는 도 1의 이미지 센서에 의해 출력 및 수신되는 예시적인 전압들 및 램프 전압을 나타내는 타이밍도 이다. 도 1을 참조하여 설명된 바와 같이, 램프 전압 생성기는 도 2의 램프 전압(Vramp)을 출력할 수 있다. 램프 전압(Vramp)의 레벨은 램프 전압 생성기에 의해 제어될 수 있다.
도 1을 참조하여 설명된 바와 같이, 도 1에 도시된 전달 트랜지스터(TG)의 게이트단은 도 2의 전달 전압(V2)을 수신할 수 있다. 또한, 도 1의 단위 픽셀(110)은 도 2의 출력 전압(Vout)을 출력할 수 있다.
제 1 구간(TV1) 및 제 2 구간(TV2)은 램프 전압(Vramp)의 그래프가 나타내는 기울기 값과 관련될 수 있다. 제 1 구간(TV1) 및 제 2 구간(TV2)은 램프 전압(Vramp)이 시간에 대해 일정한 비율로 변하는 구간을 포함할 수 있다. 예로서, 제 1 구간(TV1) 및 제 2 구간(TV2)은 램프 전압(Vramp)이 시간에 대해 일정한 비율로 감소하는 구간일 수 있다. 제 1 구간(TV1) 및 제 2 구간(TV2)은 상이할 수 있다. 제 1 구간(TV1)은, 램프 전압(Vramp)이 시간에 대해 일정한 비율로 감소하는 구간 중 제 2 구간(TV2) 보다 먼저 도래하는 구간 일 수 있다. 도 2의 예에서, 제 1 구간(TV1)은 시각 t2와 시각 t4 사이의 구간을 포함할 수 있다. 제 2 구간(TV2)은 시각 t6와 시각 t8 사이의 구간을 포함할 수 있다.
시각 t1 이전, 리셋 트랜지스터(RG)는 게이트단에 의해 수신되는 리셋 전압(V1)에 응답하여 일정 시간 동안 턴 온 될 수 있다. 시각 t1 이전, 리셋 트랜지스터(RG)에 의해 출력 전압(Vout)의 레벨은 Vc으로 조정될 수 있다.
시각 0과 시각 t1 사이에서 전달 전압(V2)의 레벨은 0일 수 있다. 시각 0과 시각 t1 사이에서, 램프 전압(Vramp)의 레벨은 Vc이고, 출력 전압(Vout)의 레벨은 Vo2일 수 있다. 시각 0과 시각 t1 사이에서 전달 트랜지스터(TG)는 전달 전압(V2)에 응답하여 턴 오프 될 수 있다.
시각 t1에서 램프 전압(Vramp)의 레벨은 램프 전압 생성기에 의해 Vc에서 Vb로 증가할 수 있다. 시각 t1과 시각 t2 사이에서, 전달 전압(V2)의 레벨은 0이고, 램프 전압(Vramp)의 레벨은 Vb이고, 출력 전압(Vout)의 레벨은 Vo2일 수 있다.
제 1 구간(TV1)에서 램프 전압(Vramp) 및 출력 전압(Vout)에 기초하여 코드 값이 출력될 수 있다. 램프 전압 생성기에 의해, 제 1 구간(TV1)에서 램프 전압(Vramp)의 레벨은 램프 전압 생성기에 의해 시간에 대한 일정한 비율로 감소할 수 있다. 제 1 구간(TV1)에서 램프 전압(Vramp)의 레벨은 Vb에서 Vd로 감소할 수 있다. 도 1을 참조하여 설명된 바와 같이, ADC(120)는 제 1 구간(TV1)에서 클럭 신호에 포함된 펄스들을 카운팅 할 수 있다. 카운팅 되는 하나의 펄스는 하나의 LSB(Least Significant Bit)에 대응할 수 있다. 도 2의 예에서, 시각 t2와 시각 t3 사이에서 카운팅 된 펄스들은 P에 대응할 수 있다.
램프 전압 생성기에 의해, 시각 t4에서 램프 전압(Vramp)의 레벨은 Vd에서 Vb로 증가할 수 있다. 시각 t4 에서, 전압 생성기에 의해 전달 전압(V2)의 레벨은 0에서 Va로 증가할 수 있다. 전압 생성기에 의해, 전달 전압(V2)은 시각 t4부터 ts초 동안 Va일 수 있다. 따라서, 전달 트랜지스터(TG)는 게이트단에 의해 수신되는 전달 전압(V2)에 응답하여 ts초 동안 턴 온 될 수 있다. 도 1에서 설명된 바와 같이, 전달 트랜지스터(TG)는 포토 다이오드(PD)에 의해 생성된 전하를 플로팅 확산 노드(FD)로 전달할 수 있다. 따라서, 전달 트랜지스터(TG)는 시각 t4부터 ts시간 동안 포토 다이오드(PD)에 의해 생성된 전하를 플로팅 확산 노드(FD)로 전달할 수 있다.
도 1에서 설명된 바와 같이, 단위 픽셀(110)은 플로팅 확산 노드(FD) 전압의 레벨에 대응하는 출력 전압(Vout)을 출력할 수 있다. 플로팅 확산 노드(FD) 전압의 레벨은 전달 트랜지스터(TG)에 의해 전달되는 전하에 의해 감소할 수 있다. 플로팅 확산 노드(FD) 전압의 레벨이 감소함에 따라, 시각 t5 에서 출력 전압(Vout)의 레벨은 Vo2에서 Vo1로 감소할 수 있다.
제 2 구간(TV2)에서 램프 전압(Vramp) 및 출력 전압(Vout)에 기초하여 코드 값이 출력될 수 있다. 램프 전압 생성기에 의해, 제 2 구간(TV2)에서 램프 전압(Vramp)의 레벨은 시간에 대해 일정한 비율로 감소할 수 있다. 제 2 구간(TV2)에서 램프 전압(Vramp)의 레벨은 Vb에서 Ve로 감소할 수 있다. 도 1을 참조하여 설명된 바와 같이, ADC(120)는 제 2 구간(TV2)에서 클럭 신호에 포함된 펄스들을 카운팅 할 수 있다. 카운팅 되는 하나의 펄스는 하나의 LSB(Least Significant Bit)에 대응할 수 있다. 도 2의 예에서, 시각 t6과 시각 t7 사이에서 카운팅 된 펄스들은 R에 대응할 수 있다.
ADC(120)는 P 및 R의 차이 값을 계산할 수 있다. 도 2의 예에서, ADC(120)에 의해 계산된 차이 값은 Q일 수 있다. ADC(120)에 의해 계산된 차이 값은 단위 픽셀(110)의 코드 값에 대응할 수 있다. 코드 값은 포토 다이오드(PD)에 의해 감지되는 빛의 세기에 대응할 수 있다. 포토 다이오드(PD)에 의해 감지 되는 빛의 세기가 클 수록 계산된 코드 값이 클 수 있다.
이상 도 2를 참조하여 설명된 바와 같이, 제 2 구간(TV2)에서 ADC(120)에 의해 카운팅 되는 펄스들이 많을 수록 Q는 클 수 있다. 제 2 구간(TV2)에서 램프 전압(Vramp)을 나타내는 그래프의 기울기 값이 작을수록 제 2 구간(TV2)은 길 수 있다. 제 2 구간(TV2)이 길수록 제 2 구간(TV2)에서 카운팅 되는 펄스들의 수는 증가할 수 있다. 따라서, ADC(120)에 의해 카운팅 되는 펄스들의 수에 대응 하는 R은 증가할 수 있다. R이 증가함에 따라 Q는 증가할 수 있다. 제 1 구간(TV1) 및 제 2 구간(TV2)에서 램프 전압(Vramp)을 나타내는 그래프의 기울기 값은 아날로그 이득(Analog Gain)에 대응할 수 있다.
도 3은 본 발명의 실시 예에 따른 이미지 센서를 보여주는 회로도 이다.
도 3을 참조하면, 이미지 센서(100_1)는 하나 이상의 단위 픽셀들을 포함할 수 있다. 도 3의 예에서, 이미지 센서(100_1)는 제 1 픽셀(110_1) 및 제 2 픽셀(110_2)을 포함할 수 있다. 제 1 픽셀(110_1) 및 제 2 픽셀(110_2)의 구성은 도 1의 단위 픽셀(110)의 구성과 유사하므로 이하 설명 생략한다.
포토 다이오드(PD1)는 빛에 응답하여 전하를 생성할 수 있다. 포토 다이오드(PD1)에 의해 생성되는 전하는 전달 트랜지스터(TG1)에 의해 플로팅 확산 노드(FD1)로 전달될 수 있다. 전달 트랜지스터(TG1)에 의해 전달된 전하에 의해 플로팅 확산 노드(FD1) 전압의 레벨은 감소할 수 있다. 버퍼 트랜지스터(SF1)는 플로팅 확산 노드(FD1)의 전압에 대응하는 전압(V4)을 출력할 수 있다. 선택 트랜지스터(SL1)는 선택 전압(V3_1)에 응답하여 출력 전압(Vout1)을 출력할 수 있다. 도 3의 예에서, 제 1 픽셀(110_1)에 의해 출력 전압(Vout1)의 레벨은 특정 시점에서 감소할 수 있다. 도 2를 참조하여 설명된 것과 유사하게, ADC(120)는 감소한 출력 전압(Vout1)에 기초하여 코드 값을 계산할 수 있다.
도 3을 참조하면, 제 1 바이어스 전압(VPIX) 라인 및 출력 전압(Vout1) 라인은 근접하여 위치할 수 있다. 제 1 바이어스 전압(VPIX) 라인 및 출력 전압(Vout1) 라인은 커플링(Coupling)을 일으킬 수 있다. 따라서, 출력 전압(Vout1)이 감소함에 따라 제 1 바이어스 전압(VPIX)이 감소할 수 있다.
도 3을 참조하면, 제 1 바이어스 전압(VPIX) 라인 및 출력 전압(Vout2) 라인은 서로 근접하여 위치할 수 있다. 제 1 바이어스 전압(VPIX) 라인 및 출력 전압(Vout2) 라인은 커플링을 일으킬 수 있다. 따라서, 제 1 바이어스 전압(VPIX)의 레벨이 감소함에 따라 출력 전압(Vout2)의 레벨이 감소할 수 있다.
즉, 출력 전압(Vout2)의 레벨은 제 2 픽셀(110_2)의 동작이 아닌 제 1 픽셀(110_1)의 동작에 의해 감소 할 수 있다. 도 2를 참조하여 설명된 것과 유사하게, ADC(120)는 감소한 출력 전압(Vout2)의 레벨에 기초하여 코드 값을 계산할 수 있다.
도 3의 예에서, 제 2 픽셀(110_2)의 동작과 무관하게 변하는 출력 전압(Vout2)에 기초하여 코드 값이 계산될 수 있다. ADC(120)는 커플링 노이즈에 의해 변동하는 출력 전압(Vout2)에 기초하여 비정상 코드(abnormal code) 값을 계산할 수 있다. 이하 설명에서 비정상 코드 값이란 노이즈 성분을 갖는 출력 전압(Vout)에 기초하여 계산되는 코드 값을 의미할 수 있다. 예로서, 노이즈 성분은 커플링에 의해 변동된 레벨을 갖는 전압 성분을 포함할 수 있다. 또는, 노이즈 성분은 전달 트랜지스터(TG)를 경유하여 플로팅 확산 노드(FD)로 오버 플로우(overflow) 되는 전하들에 기초하여 출력되는 전압 성분을 포함할 수 있다(도 6 참조). 디스플레이는 비정상 코드 값에 기초하여, SHBN(Smear Like Horizontal Noise)을 포함하는 이미지를 출력 할 수 있다(도 15 참조).
도 3의 제 1 바이어스 전압(VPIX) 라인 및 제 1 바이어스 전압(VPIX) 라인과 근접한 출력 전압 라인들 사이에서 커플링이 발생할 수 있다. 따라서, 제 1 바이어스 전압(VPIX) 라인과 연결된 단위 픽셀들로부터 출력되는 출력 전압들의 레벨들은 출력 전압(Vout1)의 변동에 응답하여 변할 수 있다. 커플링에 의해 변하는 출력 전압들에 기초하여 코드 값들이 계산될 수 있다. 따라서, 제 1 바이어스 전압(VPIX) 라인과 연결된 단위 픽셀들은 커플링 노이즈를 발생시킬 수 있다. 따라서, 디스플레이는 제 1 바이어스 전압(VPIX) 라인과 연결된 단위 픽셀들로부터 출력되는 출력 전압들에 기초하여, SHBN을 포함하는 이미지를 출력 할 수 있다(도 15 참조).
커플링에 의해, 출력 전압(Vout1)의 레벨이 크게 변할수록 출력 전압(Vout2)의 레벨은 크게 변할 수 있다. 따라서, 출력 전압(Vout1)의 레벨이 크게 변할수록 제 2 픽셀(110_2)에서 더 많은 커플링 노이즈가 발생할 수 있다. 제 2 픽셀(110_2)에서 더 많은 커플링 노이즈가 발생함에 따라, 디스플레이는 더 많은 SHBN을 포함하는 이미지를 출력 할 수 있다(도 15 참조).
도 4는 본 발명의 실시 예에 따른 이미지 센서를 보여주는 회로도 이다. 도 4의 이미지 센서(200)는 단위 픽셀(210), ADC(220), 및 전압 생성기(230)를 포함할 수 있다. 도 4의 ADC(220)의 동작 및 구성은 도 1 및 도 2의 ADC(120)의 동작 및 구성과 유사하므로 이하 설명 생략한다. 도 4의 단위 픽셀(210)은 도 1의 단위 픽셀(110)에 제 1 클램프 회로(211)를 더 포함할 수 있다.
도 4를 참조하면, 제 1 클램프 회로(211)는 신호 클램핑 레벨 트랜지스터(SCLP_LV) 및 신호 클램핑 선택 트랜지스터(SCLP_SL)를 포함할 수 있다.
신호 클램핑 레벨 트랜지스터(SCLP_LV)는 게이트단에 의해 전압 생성기(230)로부터 신호 클램핑 레벨 전압(Vslv)을 수신할 수 있다. 신호 클램핑 레벨 전압(Vslv)의 레벨은 설계자에 의해 사전에 설정될 수 있다. 신호 클램핑 레벨 트랜지스터(SCLP_LV)는 일단에 의해 제 2 바이어스 전압(VDDP)을 수신할 수 있다. 신호 클램핑 레벨 트랜지스터(SCLP_LV)는 전압 생성기 등으로부터 제 2 바이어스 전압(VDDP)을 수신할 수 있다. 제 2 바이어스 전압(VDDP)의 레벨은 전압 생성기 등에 의해 제어될 수 있다. 신호 클램핑 레벨 트랜지스터(SCLP_LV)의 타단은 신호 클램핑 선택 트랜지스터(SCLP_SL)의 일단과 연결될 수 있다.
신호 클램핑 선택 트랜지스터(SCLP_SL)는 게이트단에 의해 신호 클램핑 선택 전압(Vssl)을 수신할 수 있다. 예로서, 신호 클램핑 선택 트랜지스터(SCLP_SL)는 전압 생성기 등에 의해 신호 클램핑 선택 전압(Vssl)을 수신할 수 있다. 신호 클램핑 선택 전압(Vssl)의 레벨은 전압 생성기 등에 의해 제어될 수 있다. 신호 클램핑 선택 트랜지스터(SCLP_SL)는 신호 클램핑 선택 전압(Vssl) 및 출력 전압(Vout)에 응답하여 턴 온 또는 턴 오프 될 수 있다. 신호 클램핑 선택 트랜지스터(SCLP_SL)의 타단은 출력단(Nout)과 연결될 수 있다.
예로서, 신호 클램핑 선택 트랜지스터(SCLP_SL)는 제 1 문턱 전압을 가질 수 있다. 제 1 문턱 전압의 레벨은 신호 클램핑 선택 트랜지스터(SCLP_SL)의 특성에 따라 결정될 수 있다. 신호 클램핑 선택 트랜지스터(SCLP_SL)는 신호 클램핑 선택 전압(Vssl)의 레벨과 출력 전압(Vout)의 레벨 사이의 차이 값에 따라 동작할 수 있다. 예로서, 신호 클램핑 선택 전압(Vssl)의 레벨과 출력 전압(Vout)의 레벨 사이의 차이 값이 제 1 문턱 전압의 레벨 이상인 경우 신호 클램핑 선택 트랜지스터(SCLP_SL)는 턴 온 될 수 있다. 신호 클램핑 선택 전압(Vssl)의 레벨과 출력 전압(Vout)의 레벨 사이의 차이 값이 제 1 문턱 전압의 레벨 보다 작을 경우 신호 클램핑 선택 트랜지스터(SCLP_SL)는 턴 오프 될 수 있다.
출력 전압(Vout)의 레벨로부터 제 1 문턱 전압의 레벨을 뺀 값이 제 1 전압 레벨로 정의될 수 있다. 따라서, 신호 클램핑 선택 트랜지스터(SCLP_SL)는 출력 전압(Vout)의 레벨이 제 1 전압 레벨 이하인지 여부에 따라 동작할 수 있다. 예로서, 출력 전압(Vout)의 레벨이 제 1 전압 레벨 이하일 경우, 신호 클램핑 선택 트랜지스터(SCLP_SL)는 턴 온 될 수 있다. 출력 전압(Vout)의 레벨이 제 1 전압 레벨 보다 클 경우, 신호 클램핑 선택 트랜지스터(SCLP_SL)는 턴 오프 될 수 있다.
신호 클램핑 레벨 트랜지스터(SCLP_LV)는 신호 클램핑 레벨 전압(Vslv)에 대응하는 전압(V5)을 출력할 수 있다. 신호 클램핑 레벨 전압(Vslv)은 제 1 전압 레벨과 관련될 수 있다. 따라서, 신호 클램핑 레벨 트랜지스터(SCLP_LV)는 제 1 전압 레벨과 관련되는 전압(V5)을 출력할 수 있다. 신호 클램핑 선택 트랜지스터(SCLP_SL)가 신호 클램핑 선택 전압(Vssl) 및 출력 전압(Vout)에 응답하여 턴 온 되는 경우, 신호 클램핑 선택 트랜지스터(SCLP_SL)는 전압(V5)에 대응 하는 신호 클램핑 출력 전압(Vso)을 출력할 수 있다. 즉, 제 1 클램프 회로(211)는 신호 클램핑 레벨 전압(Vslv)에 대응하는 신호 클램핑 출력 전압(Vso)을 출력단(Nout)으로 출력할 수 있다. 따라서, 클램핑 출력 전압(Vso)은 제 1 전압 레벨과 관련될 수 있다.
이상 설명된 바와 같이, 제 1 클램프 회로(211)는 출력 전압(Vout)의 레벨이 제 1 전압 레벨 이하인지 여부에 따라 신호 클램핑 출력 전압(Vso)을 출력할 수 있다. 신호 클램핑 출력 전압(Vso)에 의해 출력 전압(Vout)은 신호 클램핑 레벨 전압(Vslv)의 레벨에 대응하는 특정 레벨로 클램핑 될 수 있다. 예로서, 특정 레벨은 제 1 전압 레벨일 수 있다.
제 1 클램프 회로(211)를 제외한 단위 픽셀(210)의 구성 및 동작은 도 1의 단위 픽셀(110)의 구성 및 동작과 유사하므로 이하 설명 생략한다.
도 5는 도 4의 이미지 센서에 의해 출력 및 수신되는 예시적인 전압들 및 램프 전압을 나타내는 타이밍도 이다.
도 4의 전달 트랜지스터(TG)는 게이트단에 의해 도 5의 전달 전압(V2)을 수신할 수 있다. 도 4의 단위 픽셀(210)은 도 5의 출력 전압(Vout)을 출력할 수 있다. 도 4의 신호 클램핑 선택 트랜지스터(SCLP_SL)는 게이트단에 의해 도 5의 신호 클램핑 선택 전압(Vssl)을 수신할 수 있다. 도 5의 예에서, 전달 전압(V2) 및 램프 전압(Vramp)의 변화는 도 2를 참조하여 설명된 것과 유사하므로 이하 설명 생략한다. 제 1 구간(TV1) 및 제 2 구간(TV2)은 도 2를 참조하여 설명된 것과 유사하게 결정될 수 있으므로 이하 설명 생략한다.
시각 0과 시각 t2사이에서, 신호 클램핑 선택 전압(Vssl)의 레벨은 Vs1일 수 있다. 시각 t2에서 신호 클램핑 선택 전압(Vssl)의 레벨은 전압 생성기 등에 의해 Vs2로 증가할 수 있다. 시각 t2에서 도 4의 신호 클램핑 선택 트랜지스터(SCLP_SL)는 신호 클램핑 선택 전압(Vssl)에 응답하여 턴 온 될 수 있다. 도 4를 참조하여 설명된 것과 같이, 출력 전압(Vout)의 레벨은 제 1 클램프 회로(211)에 의해 신호 클램핑 레벨 전압(Vslv)에 대응하는 특정 레벨(Vo3)로 클램핑 될 수 있다. 특정 레벨(Vo3)은 도 4의 제 1 전압 레벨일 수 있다.
점선으로 된 그래프는 도 2의 출력 전압(Vout)의 레벨을 나타내는 그래프일 수 있다. 도 1의 단위 픽셀(100)은 도 2의 클램핑 되지 않은 출력 전압(Vout)을 출력할 수 있다. 클램핑 되지 않은 출력 전압(Vout)의 레벨은 Vo1일 수 있다. 도 5의 예에서, Vo3은 Vo1 보다 클 수 있다. 따라서, 출력 전압(Vout)의 레벨이 제 1 클램프 회로(211)에 의해 클램핑 되는 경우, 시각 t2에서 출력 전압(Vout)의 레벨은 더 적게 변할 수 있다. 도 3을 참조하여 설명된 바와 같이, 출력 전압(Vout)의 레벨이 더 적게 변하는 경우, 단위 픽셀(200)에 근접하여 배치된 픽셀들에서 발생하는 커플링 노이즈는 감소 할 수 있다. 도 3의 예에서, 출력 전압(Vout1)의 레벨이 더 적게 변하는 경우, 단위 픽셀(110_2)에서 발생하는 커플링 노이즈는 감소 할 수 있다.
도 6은 도 4의 이미지 센서에 의해 출력 및 수신되는 예시적인 전압들, 및 램프 전압을 나타내는 타이밍도 이다.
도 6의 예에서, 도 4의 전달 트랜지스터(TG)는 게이트단에 의해 도 6의 전달 전압(V2)을 수신할 수 있다. 도 4의 단위 픽셀(200)은 도 6의 출력 전압(Vout)을 출력할 수 있다. 도 4의 신호 클램핑 선택 트랜지스터(SCLP_SL)는 게이트단에 의해 도 6의 신호 클램핑 선택 전압(Vssl)을 수신할 수 있다. 도 6의 예에서, 전달 전압(V2) 및 램프 전압(Vramp)의 변화는 도 2를 참조하여 설명된 것과 유사하므로 이하 설명 생략한다. 제 1 구간(TV1) 및 제 2 구간(TV2)은 도 2를 참조하여 설명된 것과 유사하게 결정될 수 있으므로 이하 설명 생략한다.
도 4를 도 6과 함께 참조하면, 포토 다이오드(PD)에 의해 수신되는 빛의 세기가 기준 값 이상일 경우, 포토 다이오드(PD)에 의해 생성된 전하는 턴 오프 상태에 있는 전달 트랜지스터(TG)를 경유하여 플로팅 확산 노드(FD)로 오버 플로우 될 수 있다. 따라서, 시각 t1 이전(즉, 도 4의 전달 트랜지스터(TG)가 턴 온 되기 전)에 출력 전압(Vout)의 레벨은 Vo2에서 Vo4로 감소할 수 있다.
도 5를 참조하여 설명된 것과 같이, 시각 t1에서 출력 전압(Vout)의 레벨은 제 1 클램프 회로(211)에 의해 신호 클램핑 레벨 전압(Vslv)에 대응하는 특정 레벨(Vo3)로 클램핑 될 수 있다. 따라서, 시각 t1에서 출력 전압(Vout)의 레벨은 Vo4에서 Vo3로 증가할 수 있다. ADC(220)는 증가한 출력 전압(Vout)의 레벨에 대응하는 코드 값을 계산할 수 있다. 증가한 출력 전압(Vout)의 레벨에 대응하는 코드 값은 감소한 출력 전압(Vout)의 레벨에 대응하는 코드 값보다 작을 수 있다. 따라서, 도 6의 출력 전압(Vout)에 기초하여 계산되는 코드 값은, 도 5의 출력 전압(Vout)에 기초하여 계산되는 코드 값보다 작을 수 있다.
계산되는 코드 값이 작을수록, 계산되는 코드 값에 대응 하는 이미지의 밝기는 어두울 수 있다. 도 6을 도 5와 비교하면, 포토 다이오드에 의해 수신되는 빛의 세기가 증가함에도 불구하고, 계산되는 코드 값은 감소할 수 있다. 즉, 포토 다이오드(PD)에 의해 수신되는 빛의 세기가 기준 값 이상인 경우, 비정상 코드 값이 계산될 수 있다. 디스플레이는 비정상 코드 값에 기초하여 이미지를 출력할 수 있다(도 15 참조).
도 7은 본 발명의 실시 예에 따른 이미지 센서를 보여주는 회로도 이다.
도 7의 단위 픽셀(310)은 도 1의 단위 픽셀(110)에 제 1 클램프 회로(311) 및 제 2 클램프 회로(312)를 더 포함할 수 있다. 제 1 클램프 회로(311)의 구성 및 동작은 도 4의 제 1 클램프 회로(211)의 구성 및 동작과 유사하므로 이하 설명 생략한다.
도 7을 참조하면, 제 2 클램프 회로(312)는 리셋 클램핑 레벨 트랜지스터(RCLP_LV) 및 리셋 클램핑 선택 트랜지스터(RCLP_SL)를 포함할 수 있다.
리셋 클램핑 레벨 트랜지스터(RCLP_LV)는 게이트단에 의해 전압 생성기(340)로부터 리셋 클램핑 레벨 전압(Vrlv)을 수신할 수 있다. 리셋 클램핑 레벨 전압(Vrlv)의 레벨은 설계자에 의해 사전에 설정될 수 있다. 리셋 클램핑 레벨 트랜지스터(RCLP_LV)는 일단에 의해 제 2 바이어스 전압(VDDP)을 수신할 수 있다. 예로서, 리셋 클램핑 레벨 트랜지스터(RCLP_LV)는 전압 생성기 등으로부터 제 2 바이어스 전압(VDDP)을 수신할 수 있다. 제 2 바이어스 전압(VDDP)의 레벨은 전압 생성기 등에 의해 제어될 수 있다. 리셋 클램핑 레벨 트랜지스터(RCLP_LV)의 타단은 리셋 클램핑 선택 트랜지스터(RCLP_SL)의 일단과 연결될 수 있다.
리셋 클램핑 선택 트랜지스터(RCLP_SL)는 게이트단에 의해 리셋 클램핑 선택 전압(Vrsl)을 수신할 수 있다. 예로서, 리셋 클램핑 선택 전압(Vrsl)은 전압 생성기 등으로부터 수신될 수 있다. 리셋 클램핑 선택 전압(Vrsl)의 레벨은 전압 생성기 등에 의해 제어될 수 있다. 리셋 클램핑 선택 트랜지스터(RCLP_SL)는 리셋 클램핑 선택 전압(Vrsl) 및 출력 전압(Vout)에 응답하여 턴 온 또는 턴 오프 될 수 있다. 리셋 클램핑 선택 트랜지스터(RCLP_SL)의 타단은 출력단(Nout)과 연결될 수 있다.
예로서, 리셋 클램핑 선택 트랜지스터(RCLP_SL)는 제 2 문턱 전압을 가질 수 있다. 제 2 문턱 전압의 레벨은 리셋 클램핑 선택 트랜지스터(RCLP_SL)의 특성에 따라 결정될 수 있다. 리셋 클램핑 선택 트랜지스터(RCLP_SL)은 리셋 클램핑 선택 전압(Vrsl)의 레벨과 출력 전압(Vout)의 레벨 사이의 차이 값에 따라 동작할 수 있다. 예로서, 리셋 클램핑 선택 전압(Vrsl)의 레벨과 출력 전압(Vout)의 레벨 사이의 차이 값이 제 2 문턱 전압의 레벨 이상인 경우 리셋 클램핑 선택 트랜지스터(RCLP_SL)는 턴 온 될 수 있다. 리셋 클램핑 선택 전압(Vrsl)의 레벨과 출력 전압(Vout)의 레벨 사이의 차이 값이 제 2 문턱 전압의 레벨 보다 작은 경우 리셋 클램핑 선택 트랜지스터(RCLP_SL)는 턴 오프 될 수 있다.
출력 전압(Vout)의 레벨로부터 제 1 문턱 전압의 레벨을 뺀 값이 제 2 전압 레벨로 정의될 수 있다. 따라서, 리셋 클램핑 선택 트랜지스터(RCLP_SL)는 출력 전압(Vout)의 레벨이 제 2 전압 레벨 이하인지 여부에 따라 동작할 수 있다. 예로서, 출력 전압(Vout)의 레벨이 제 2 전압 레벨 이하일 경우, 리셋 클램핑 선택 트랜지스터(RCLP_SL)는 턴 온 될 수 있다. 출력 전압(Vout)의 레벨이 제 2 전압 레벨보다 클 경우, 리셋 클램핑 선택 트랜지스터(RCLP_SL)는 턴 온 될 수 있다.
리셋 클램핑 레벨 트랜지스터(RCLP_LV)는 리셋 클램핑 레벨 전압(Vrlv)에 대응하는 전압(V6)을 출력할 수 있다. 리셋 클램핑 레벨 전압(Vrlv)은 제 2 전압 레벨과 관련될 수 있다. 따라서, 리셋 클램핑 레벨 트랜지스터(RCLP_LV)는 제 2 전압 레벨과 관련되는 전압(V6)을 출력할 수 있다. 신호 클램핑 선택 트랜지스터(RCLP_SL)가 턴 온 되는 경우, 리셋 클램핑 선택 트랜지스터(RCLP_SL)는 전압(V6)에 대응 하는 리셋 클램핑 출력 전압(Vro)을 출력할 수 있다. 즉, 제 2 클램프 회로(312)는 리셋 클램핑 레벨 전압(Vrlv)에 대응하는 리셋 클램핑 출력 전압(Vro)을 출력단(Nout)으로 출력할 수 있다. 따라서, 리셋 클램핑 출력 전압(Vro)은 제 2 전압 레벨과 관련될 수 있다.
이상 설명된 바와 같이, 제 2 클램프 회로(312)는 출력 전압(Vout)의 레벨이 제 2 전압 레벨 이하인지 여부에 따라 리셋 클램핑 출력 전압(Vro)을 출력할 수 있다. 리셋 클램핑 출력 전압(Vro)에 의해 출력 전압(Vout)의 레벨은 특정 레벨로 클램핑 될 수 있다. 예로서, 특정 레벨은 제 2 전압 레벨일 수 있다.
제 2 클램프 회로(312)를 제외한 단위 픽셀(310)의 구성 및 동작은 도 4의 단위 픽셀(210)의 구성 및 동작과 유사하므로 이하 설명 생략한다.
도 8은 도 7의 이미지 센서에 의해 출력 및 수신되는 예시적인 전압들, 및 램프 전압을 나타내는 타이밍도 이다.
도 8의 예에서, 도 7의 전달 트랜지스터(TG)는 게이트단에 의해 도 8의 전달 전압(V2)을 수신할 수 있다. 도 7의 단위 픽셀(300)은 도 8의 출력 전압(Vout)을 출력할 수 있다. 도 7의 리셋 클램핑 선택 트랜지스터(RCLP_SL)는 게이트단에 의해 도 8의 리셋 클램핑 선택 전압(Vrsl)을 수신할 수 있다. 도 7의 신호 클램핑 선택 트랜지스터(SCLP_SL)는 게이트단에 의해 도 8의 신호 클램핑 선택 전압(Vssl)을 수신할 수 있다. 도 8의 예에서, 전달 전압(V2) 및 램프 전압(Vramp)의 변화는 도 2를 참조하여 설명된 것과 유사하므로 이하 설명 생략한다. 제 1 구간(TV1) 및 제 2 구간(TV2)은 도 2를 참조하여 설명된 것과 유사하게 결정될 수 있으므로 이하 설명 생략한다.
시각 0과 시각 t1사이에서, 리셋 클램핑 선택 전압(Vrsl)의 레벨은 Vr1일 수 있다. 시각 t1에서 리셋 클램핑 선택 전압(Vrsl)의 레벨은 전압 생성기 등에 의해 Vr1에서 Vr2로 증가할 수 있다. 시각 t1과 시각 t2 사이에서 리셋 클램핑 선택 전압(Vrsl)의 레벨은 Vr2일 수 있다. 시각 t1과 시각 t2 사이에서 도 7의 리셋 클램핑 선택 트랜지스터(RCLP_SL)는 리셋 클램핑 선택 전압(Vrsl)에 응답하여 턴 온 될 수 있다. 도 7을 참조하여 설명된 것과 같이, 시각 t1와 시각 t2 사이에서 출력 전압(Vout)의 레벨은 제 2 클램프 회로(312)에 의해 특정 레벨(Vo5)로 클램핑 될 수 있다. 특정 레벨(Vo5)은 도 7의 제 2 전압 레벨일 수 있다. 시각 t3와 시각 t4 사이에서 출력 전압(Vout)의 레벨은 제 1 클램프 회로(311)에 의해 특정 레벨(Vo3)로 클램핑 될 수 있다. 특정 레벨(Vo3)은 도 4의 제 1 전압 레벨일 수 있다.
도 8의 예에서, Vo5는 Vo3보다 클 수 있다. 점선으로 된 그래프는 도 6의 출력 전압(Vout)을 나타내는 그래프일 수 있다. 따라서, 도 8의 출력 전압(Vout)에 기초하여 계산되는 코드 값은 도 6의 출력 전압(Vout)에 기초하여 계산되는 코드 값 보다 클 수 있다. 도 8을 도 6과 비교하면, 도 8의 출력 전압(Vout)에 기초하여 계산되는 코드 값은 비정상 코드 값을 포함하지 않을 수 있다.
도 9는 본 발명의 실시 예에 따른 이미지 센서를 보여주는 회로도 이다. 도도 9의 이미지 센서(400)는 단위 픽셀(410), ADC(420), 전압 생성기들(430 및 440), 및 다중화기(Multiplexer; MUX, 450)를 포함할 수 있다. 단위 픽셀(410)은 도 1의 단위 픽셀(110)에 제 3 클램프 회로(411)를 더 포함할 수 있다.
도 9를 참조하면, 제 3 클램프 회로(411)는 클램핑 레벨 트랜지스터(CLP_LV) 및 클램핑 선택 트랜지스터(CLP_SL)을 포함할 수 있다. 다중화기(450)는 제 1 스위치(S1) 및 제 2 스위치(S2)를 포함할 수 있다. 다중화기(450)는 제 1 스위치(S1)에 의해 클램핑 레벨 트랜지스터(CLP_LV)의 게이트단 및 전압 생성기(430) 사이의 연결을 제어할 수 있다. 다중화기(450)는 제 2 스위치(S2)에 의해 클램핑 레벨 트랜지스터(CLP_LV)의 게이트단 및 전압 생성기(440) 사이의 연결을 제어할 수 있다.
제 1 스위치(S1)가 턴 온 되는 경우, 클램핑 레벨 트랜지스터(CLP_LV)는 게이트단에 의해 전압 생성기(430)로부터 리셋 클램핑 레벨 전압(Vrlv)을 수신할 수 있다. 제 2 스위치(S2)가 턴 온 되는 경우, 클램핑 레벨 트랜지스터(CLP_LV)는 게이트단에 의해 전압 생성기(440)로부터 신호 클램핑 레벨 전압(Vslv)을 수신할 수 있다. 신호 클램핑 레벨 전압(Vslv) 및 리셋 클램핑 레벨 전압(Vrlv)의 레벨은 설계자에 의해 사전에 설정될 수 있다. 클램핑 레벨 트랜지스터(CLP_LV)는 일단에 의해 전압 생성기 등으로부터 제 2 바이어스 전압(VDDP)을 수신할 수 있다. 제 2 바이어스 전압(VDDP)의 레벨은 전압 생성기 등에 의해 제어될 수 있다. 클램핑 레벨 트랜지스터(CLP_LV)의 타단은 클램핑 선택 트랜지스터(CLP_SL)의 일단과 연결될 수 있다.
클램핑 선택 트랜지스터(CLP_SL)는 게이트단에 의해 클램핑 선택 전압(Vcsl)을 수신할 수 있다. 예로서, 클램핑 선택 트랜지스터(CLP_SL)는 전압 생성기 등로부터 클램핑 선택 전압(Vcsl)을 수신할 수 있다. 클램핑 선택 전압(Vcsl)의 레벨은 전압 생성기 등에 의해 제어될 수 있다. 클램핑 선택 트랜지스터(CLP_SL)는 클램핑 선택 전압(Vcsl)에 응답하여 턴 온 또는 턴 오프 될 수 있다. 클램핑 선택 트랜지스터(CLP_SL)의 타단은 출력단(Nout)과 연결될 수 있다. 클램핑 선택 트랜지스터(CLP_SL)의 동작은 도 4의 신호 클램핑 선택 트랜지스터(SCLP_SL)의 동작과 유사하므로 이하 설명 생략한다.
클램핑 선택 트랜지스터(CLP_SL)는 신호 클램핑 레벨 전압(Vslv) 또는 리셋 클램핑 레벨 전압(Vrlv)에 대응하는 전압(V5)을 출력할 수 있다. 클램핑 선택 트랜지스터(CLP_SL)가 턴 온 되는 경우, 클램핑 선택 트랜지스터(CLP_SL)는 전압(V5)에 대응 하는 클램핑 출력 전압(Vco)을 출력할 수 있다. 즉, 제 3 클램프 회로(411)는 신호 클램핑 레벨 전압(Vslv) 또는 리셋 클램핑 레벨 전압(Vrlv)에 대응하는 클램핑 출력 전압(Vco)을 출력단(Nout)으로 출력할 수 있다. 클램핑 출력 전압(Vco)에 의해 출력 전압(Vout)의 레벨은 특정 레벨로 클램핑 될 수 있다.
제 3 클램프 회로(411)를 제외한 단위 픽셀(410)의 구성 및 동작은 도 1의 단위 픽셀(100)의 구성 및 동작과 유사하므로 이하 설명 생략한다.
도 10은 도 9의 이미지 센서에 의해 출력 및 수신되는 예시적인 전압들, 및 램프 전압을 나타내는 타이밍도 이다.
도 10의 예에서, 도 9의 전달 트랜지스터(TG)는 게이트단에 의해 도 10의 전달 전압(V2)을 수신할 수 있다. 도 9의 단위 픽셀(410)은 도 10의 출력 전압(Vout)을 출력할 수 있다. 도 9의 클램핑 선택 트랜지스터(CLP_SL)는 게이트단에 의해 도 10의 클램핑 선택 전압(Vcsl)을 수신할 수 있다. 도 9의 제 1 스위치(S1)의 연결 상태는 도 10의 스위치 신호(Switch)에 의해 제어될 수 있다. 도 9의 제 2 스위치(S2)의 연결 상태는 도 10의 스위치 신호(Switch)에 의해 제어될 수 있다. 다중화기(450)는 어플리케이션 프로세서 등으로부터 스위치 신호(Swtich)를 수신할 수 있다. 스위치 신호(Swtich)는 어플리케이션 프로세서 등에 의해 제어될 수 있다(도 15 참조). 도 10의 예에서, 전달 전압(V2) 및 램프 전압(Vramp)의 변화는 도 2를 참조하여 설명된 것과 유사하므로 이하 설명 생략한다. 제 1 구간(TV1) 및 제 2 구간(TV2)은 도 2를 참조하여 설명된 것과 유사하게 결정될 수 있으므로 이하 설명 생략한다.
시각 t1 이전, 클램핑 선택 전압(Vcsl) 레벨은 Vc1일 수 있다. 시각 t1에서, 클램핑 선택 전압(Vcsl)의 레벨은 전압 생성기 등에 의해 Vc1에서 Vc2로 증가할 수 있다. 시각 t1과 시각 t4 사이에서, 클램핑 선택 전압(Vcsl)의 레벨은 Vc2일 수 있다. 시각 t1과 시각 t4 사이에서 클램핑 선택 전압(Vcsl)에 응답하여 클램프 선택 트랜지스터(CLP_SL)는 턴 온 될 수 있다.
시각 t1와 시각 t2 사이에서, 제 1 스위치(S1)는 턴 온 될 수 있다. 시각 t1 및 t2 사이의 구간은 제 1 구간(TV1)을 포함할 수 있다. 시각 t1 및 시각 t2는 제 1 구간(TV1)을 고려하여 결정될 수 있다. 예로서, t1은 제 1 구간(TV1)의 시작 시각의 이전의 시각으로 결정될 수 있다. 또한, t2는 제 1 구간(TV1)의 종료 시각 이후의 시각으로 결정될 수 있다. 따라서, 시각 t1와 시각 t2 사이에서 도 9의 다중화기(450)는 리셋 클램핑 레벨 전압(Vrlv)을 제 3 클램프 회로(411)에 전달할 수 있다.
도 9를 참조하여 설명된 것과 같이, 시각 t1와 시각 t2 사이에서 클램프 레벨 트랜지스터(CLP_LV)는 게이트단에 의해 전압 생성기(430)로부터 리셋 클램핑 레벨 전압(Vrlv)을 수신할 수 있다. 따라서, 시각 t1와 시각 t2 사이에서 출력 전압(Vout)의 레벨은 리셋 클램핑 레벨 전압(Vrlv)에 대응하는 특정 레벨(Vo5)로 클램핑 될 수 있다.
시각 t3와 시각 t4 사이에서, 제 2 스위치(S2)는 턴 온 될 수 있다. 시각 t3 및 t4 사이의 구간은 제 2 구간(TV2)을 포함할 수 있다. 시각 t3 및 시각 t4는 제 2 구간(TV2)을 고려하여 결정될 수 있다. 예로서, t3은 제 2 구간(TV2)의 시작 시각의 이전의 시각으로 결정될 수 있다. 또한, t2는 제 2 구간(TV2)의 종료 시각 이후의 시각으로 결정될 수 있다. 따라서, 시각 t3와 시각 t4 사이에서 도 9의 다중화기(450)는 선택 클램핑 레벨 전압(Vslv)을 제 3 클램프 회로(411)에 전달할 수 있다.
도 9를 참조하여 설명된 것과 같이, 시각 t3와 시각 t4 사이에서, 도 9의 클램프 레벨 트랜지스터(CLP_LV)는 게이트단에 의해 전압 생성기(440)로부터 신호 클램핑 레벨 전압(Vslv)을 수신할 수 있다. 따라서, 시각 t3와 시각 t4 사이에서 출력 전압(Vout)의 레벨은 신호 클램핑 레벨 전압(Vslv)에 대응하는 특정 레벨(Vo3)로 클램핑 될 수 있다.
도 10의 예에서, Vo5는 Vo3보다 클 수 있다. 점선으로 된 그래프는 도 6의 Vout의 레벨을 나타내는 그래프일 수 있다. 따라서, 도 10의 출력 전압(Vout)에 기초하여 계산되는 코드 값은 도 6의 출력 전압(Vout)에 기초하여 계산되는 코드 값 보다 클 수 있다. 도 10을 도 6과 비교하면, 도 10의 출력 전압(Vout)에 기초하여 계산되는 코드 값은 비정상 코드 값을 포함하지 않을 수 있다.
도 11은 본 발명의 실시 예에 따른 이미지 센서를 보여주는 블록도 이다. 도 11의 이미지 센서(500)는 제 1 기판(510) 및 제 2 기판(520)을 포함할 수 있다. 제 1 기판(510)은 픽셀부들을 포함할 수 있다. 제 2 기판(520)은 클램프부들 및 전류원(Io)들을 포함할 수 있다. 제 1 기판(510)의 특정 픽셀부 및 특정 픽셀부에 대응하는 제 2 기판(520)의 클램프부는 단위 픽셀을 구성할 수 있다(도 12 참조).
전류원(Io)들은 픽셀부들 및 클램프부들로부터 출력되는 전류들의 레벨을 제한할 수 있다. 예로서, 전류원(524)은 픽셀부(511) 및 클램프부(521)로부터 출력되는 전류의 레벨을 제한할 수 있다. 전류원524)에 의해 출력 되는 전류의 레벨이 제 1 전류 레벨일 경우, 픽셀부(511)로부터 출력되는 전류의 레벨 및 클램프부(521)로부터 출력되는 전류의 레벨의 합은 제 1 전류 레벨일 수 있다.
제 1 기판(510) 및 제 2 기판(520)은 스택(Stack) 구조를 구성할 수 있다. 제 1 기판(510) 및 제 2 기판(520)에 포함된 단위 픽셀들은 픽셀 어레이 구조를 구성할 수 있다. 제 1 기판(510) 및 제 2 기판(520)에 포함된 단위 픽셀들은 도 7의 단위 픽셀(310) 또는 도 9의 단위 픽셀(410)일 수 있다.
제 1 기판(510)은 픽셀부(511)를 포함할 수 있다. 제 2 기판(520)은 클램프부(521)를 포함할 수 있다. 픽셀부(511)는 도 1의 단위 픽셀(110)을 포함할 수 있다. 클램프부(521)는 도 4의 제 1 클램프 회로(211)를 포함할 수 있다. 또는, 클램프부(521)는 도 7의 제 1 클램프 회로(311) 및 제 2 클램프 회로(312)를 포함할 수 있다. 또는, 클램프부(521)는 도 9의 제 3 클램프 회로(411)를 포함할 수 있다. 제 1 기판(510)에 포함된 다른 픽셀부들은 픽셀부(511)와 구성이 유사하므로 이하 설명 생략 한다. 제 2 기판(520)에 포함된 다른 클램프부들은 클램프부(521)와 구성이 유사하므로 이하 설명 생략한다.
픽셀부(511)는 제 1 기판(510)에 포함된 픽셀 어레이 구조의 특정 로우(row) 및 특정 컬럼(column)에 위치할 수 있다. 예로서, 픽셀부(511)는 제 m 로우 및 제 n 컬럼에 위치할 수 있다(단 m, n은 자연수). 클램프부(521)는 제 2 기판(520)에 포함되는 픽셀 어레이 구조의 특정 로우 및 특정 컬럼에 위치할 수 있다. 예로서, 클램프부(521)는 제 m 로우 및 제 n 컬럼에 위치할 수 있다.
제 1 기판(510)에 포함된 픽셀부들 중 동일한 로우에 위치한 픽셀부들은 동일한 제 1 바이어스 전압(VPIX) 라인에 연결될 수 있다. 제 1 기판(510)에 포함된 픽셀부들 중 동일한 컬럼에 위치한 픽셀부들은 동일한 출력 전압(Vout) 라인에 연결될 수 있다.
제 2 기판(520)에 포함된 클램프부들 중 동일한 로우에 위치한 클램프부들은 동일한 제 2 바이어스 전압(VDDP) 라인에 연결될 수 있다. 제 2 기판(520)에 포함된 클램프부들 중 동일한 컬럼에 위치한 클램프부들은 동일한 출력 전압(Vout) 라인에 연결될 수 있다.
제 1 기판(510)에 포함된 픽셀부들 중 동일한 로우에 위치한 픽셀부들은 동일한 제 1 바이어스 전압(VPIX) 라인으로부터 제 1 바이어스 전압(VPIX)을 수신할 수 있다. 제 1 바이어스 전압(VPIX)은 전압 생성기 등으로부터 수신될 수 있다. 제 1 기판(510)에 포함된 픽셀부들 중 동일한 컬럼에 위치한 픽셀부들은 동일한 출력 전압(Vout) 라인으로 출력 전압(Vout)을 출력할 수 있다. 제 2 기판(520)에 포함된 클램프부들 중 동일한 로우에 위치한 클램프부들은 동일한 제 2 바이어스 전압(VDDP) 라인으로부터 의해 제 2 바이어스 전압(VDDP)을 수신할 수 있다. 제 2 바이어스 전압(VDDP)은 전압 생성기 등으로부터 수신될 수 있다. 제 2 기판(520)에 포함된 클램프부들 중 동일한 컬럼에 위치한 클램프부들은 동일한 출력 전압(Vout) 라인으로 신호 클램핑 출력 전압(Vso) 및 리셋 클램핑 출력 전압(Vro)을 출력할 수 있다.
제 1 기판(510)의 출력 전압(Vout) 라인들 및 제 2 기판(520)의 출력 전압(Vout) 라인들은 서로 연결될 수 있다. 예로서, 제 1 기판(510)의 제 n 컬럼을 연결하기 위한 출력 전압(Vout) 라인 및 제 2 기판(520)의 제 n 컬럼을 연결하기 위한 출력 전압(Vout) 라인은 서로 연결될 수 있다. 예로서, 제 1 기판(510)의 제 n 컬럼에 포함된 출력단(512)은 접지단(523)과 연결될 수 있다. 예로서, 제 1 기판(510)의 출력단(513)은 제 2 기판(520)의 출력단(522)과 연결될 수 있다. 따라서, 픽셀부(511) 및 클램프부(521)는 동일한 출력단에 연결될 수 있다.
도 12는 본 발명의 실시 예에 따른 이미지 센서를 보여주는 회로도 이다. 도 12의 이미지 센서(600)는 픽셀부(610) 및 클램프부(620)를 포함할 수 있다. 픽셀부(610) 및 클램프부(620)는 단위 픽셀을 구성할 수 있다. 도 12의 픽셀부(610)는 도 11의 픽셀부(511)일 수 있다. 도 12의 클램프부(620)는 도 11의 클램프부(521)일 수 있다.
픽셀부(610) 및 클램프부(620)로 구성되는 단위 픽셀의 구성 및 동작은 도 7의 단위 픽셀(310) 또는 도 9의 단위 픽셀(410)의 구성 및 동작과 유사할 수 있다. 클램프부(620)는 도 7의 제 1 클램프 회로(311) 및 제 2 클램프 회로(312)를 포함할 수 있다. 또는, 클램프부(620)는 및 도 9의 제 3 클램프 회로(411)를 포함할 수 있다. 이하 도 12를 참조 하여, 도 7의 제 1 클램프 회로(311) 및 제 2 클램프 회로(312)를 포함하는 이미지 센서(600)가 설명된다.
도 7을 참조하여 설명된 것과 유사하게, 클램프부(620)는 출력단(Nout)으로 신호 클램핑 출력 전압(Vso) 또는 리셋 클램핑 출력 전압(Vro)을 출력할 수 있다. 신호 클램핑 출력 전압(Vso) 또는 리셋 클램핑 출력 전압(Vro)을 출력하기 위해 클램프부(620)는 출력단(Nout)으로 전류를 출력할 수 있다. 클램프부(620)에 의해 출력단(Nout)으로 전류가 출력되는 경우, 제 2 바이어스 전압(VDDP)의 레벨은 변동(Fluctuation)할 수 있다. 즉, 클램프부(620)에 의해 제 2 바이어스 전압(VDDP)의 에너지가 사용되면서, 제 2 바이어스 전압(VDDP)의 레벨은 감소할 수 있다.
전류원(Io)은 픽셀부(610) 및 클램프부(620)에 의해 출력되는 전류의 레벨을 제한할 수 있다. 예로서, 전류원(Io)으로부터 출력되는 전류의 레벨은 픽셀부(610)로부터 출력되는 전류의 레벨 및 클램프부(620)로부터 출력되는 전류의 레벨의 합일 수 있다. 따라서, 클램프부(620)에 의해 출력단(Nout)으로 전류가 출력되는 경우, 픽셀부(610)에 의해 출력되는 전류의 레벨이 감소할 수 있다.
픽셀부(610)에 의해 출력되는 전류의 레벨이 감소함에 따라 버퍼 트랜지스터(SF) 및 선택 트랜지스터(SL)에 의해 출력되는 전류의 레벨이 감소할 수 있다. 버퍼 트랜지스터(SF)에 의해 출력되는 전류의 레벨이 감소함에 따라 제 1 바이어스 전압(VPIX)의 레벨은 변동(Fluctuation)할 수 있다. 즉, 픽셀부(610)에 의해 제 1 바이어스 전압(VPIX)의 에너지가 사용되면서, 제 1 바이어스 전압(VPIX)의 레벨이 증가할 수 있다.
제 1 바이어스 전압(VPIX) 라인과 출력 전압(Vout) 라인은 근접하여 위치할 수 있다. 제 1 바이어스 전압(VPIX) 라인과 출력 전압(Vout) 라인은 커플링을 일으킬 수 있다. 따라서, 제 1 바이어스 전압(VPIX)의 레벨의 변동에 따라 출력 전압(Vout)의 레벨이 변할 수 있다. 도 12의 예에서, 제 1 바이어스 전압(VPIX)의 레벨이 증가함에 따라 출력 전압(Vout)의 레벨이 증가 할 수 있다.
도 13은 도 12의 이미지 센서에 의해 출력 및 수신되는 예시적인 전압들, 및 램프 전압을 나타내는 타이밍도 이다.
도 13의 예에서, 도 12의 전달 트랜지스터(TG)는 게이트단에 의해 도 13의 전달 전압(V2)을 수신할 수 있다. 도 12의 단위 픽셀은 도 13의 출력 전압(Vout)을 출력할 수 있다. 도 12의 리셋 클램핑 선택 트랜지스터(RCLP_SL)는 게이트단에 의해 도 13의 리셋 클램핑 선택 전압(Vrsl)을 수신할 수 있다. 신호 클램핑 선택 트랜지스터(SCLP_SL)는 게이트단에 의해 도 13의 신호 클램핑 선택 전압(Vssl)을 수신할 수 있다. 도 13의 예에서, 전달 전압(V2) 및 램프 전압(Vramp)의 변화는 도 2를 참조하여 설명된 것과 유사하므로 이하 설명 생략한다. 제 1 구간(TV1) 및 제 2 구간(TV2)은 도 2를 참조하여 설명된 것과 유사하게 결정될 수 있으므로 이하 설명 생략한다.
시각 0과 시각 t1 사이에서 신호 클램핑 선택 전압(Vssl)의 레벨은 Vs1일 수 있다. 시각 t1에서, 전압 생성기 등에 의해 신호 클램핑 선택 전압(Vssl)의 레벨은 Vs1에서 Vs2로 증가할 수 있다. 시각 t1과 시각 t2 사이에서, 신호 클램핑 선택 전압(Vssl)의 레벨은 Vs2일 수 있다. 시각 t1과 시각 t2 사이에서 신호 클램핑 선택 전압(Vssl)에 응답하여 신호 클램핑 선택 트랜지스터(SCLP_SL)는 턴 온 될 수 있다. 신호 클램핑 선택 트랜지스터(SCLP_SL)가 턴 온 되는 경우, 도 12의 클램프부(620)는 신호 클램핑 레벨 전압(Vslv)에 대응하는 신호 클램핑 출력 전압(Vso)을 출력할 수 있다.
도 12를 참조하여 설명된 것과 같이, 클램프부(620)에 의해 신호 클램핑 출력 전압(Vso)이 출력됨에 따라, 제 1 바이어스 전압(VPIX) 라인, 제 2 바이어스 전압(VDDP) 라인, 및 출력 전압(Vout) 라인은 커플링을 일으킬 수 있다. 커플링에 의해 출력 전압(Vout)의 레벨은 시각 t1과 시각 t2 사이에서 증가한 후 감소할 수 있다.
도 13의 점선 그래프는 도 8의 출력 전압(Vout)을 나타내는 그래프일 수 있다. 도 8 및 도 10을 참조하여 설명된 바와 같이, 제 2 구간(TV2)에서 도 8 및 도 10의 출력 전압(Vout)의 레벨은 Vo3로 클램핑 될 수 있다. 도 13의 제 2 구간(TV2)에서, 출력 전압(Vout)의 레벨은 Vo3 보다 클 수 있다. 따라서, 도 13의 출력 전압(Vout)에 기초하여 계산되는 코드 값은 도 8 또는 도 10의 출력 전압(Vout)에 기초하여 계산되는 코드 값 보다 작을 수 있다.
계산되는 코드 값이 작을수록, 계산되는 코드 값에 대응 하는 밝기는 어두울 수 있다. 도 13을 도 8 또는 도 10과 비교하면, 도 7 및 도 9의 포토 다이오드(PD)에 의해 수신되는 빛의 세기와 도 12의 포토 다이오드(PD)에 의해 수신되는 빛의 세기가 동일한 경우에도, 출력 전압(Vout)에 기초하여 계산되는 코드 값은 감소할 수 있다. 즉, 도 13의 출력 전압(Vout)에 기초하여 비정상 코드 값이 계산될 수 있다. 디스플레이는 비정상 코드 값에 기초하여 SHBN을 포함하는 이미지를 출력할 수 있다(도 15 참조).
도 14는 본 발명의 실시 예에 따른 이미지 센서를 보여주는 블록도 이다. 도 11의 이미지 센서(700)는 제 1 기판(710) 및 제 2 기판(720)을 포함할 수 있다. 도 14를 참조하면, 제 1 기판(710) 및 제 2 기판(720)은 스택 구조를 구성할 수 있다.
도 14를 참조하면, 제 1 기판(710)은 하나 이상의 단위 픽셀들을 포함할 수 있다. 제 1 기판(710)에 포함된 단위 픽셀들은 픽셀 어레이 구조를 구성할 수 있다. 제 2 기판(720)은 전류원(Io)들을 포함할 수 있다.
예로서, 제 1 기판(710)은 단위 픽셀(711)을 포함할 수 있다. 단위 픽셀(711)은 도 3의 단위 픽셀(210), 도 7의 단위 픽셀(310) 및 도 9의 단위 픽셀(410), 및 도 12 의 픽셀부(610) 및 클램프 부(620) 중 적어도 하나를 포함할 수 있다. 단위 픽셀(711)은 제 1 기판(710)에 포함되는 픽셀 어레이의 특정 로우 및 특정 컬럼에 위치할 수 있다. 예로서, 단위 픽셀(711)은 제 m 로우 및 제 n 컬럼에 위치할 수 있다(단 m, n은 자연수).
전류원(Io)들은 단위 픽셀들로부터 출력되는 전류들의 레벨을 제한할 수 있다. 예로서, 전류원(722)은 단위 픽셀(711)로부터 출력되는 전류의 레벨을 제한할 수 있다. 전류원(722)에 의해 출력 되는 전류의 레벨이 제 2 전류 레벨일 경우, 단위 픽셀(711)로부터 출력되는 전류의 레벨은 제 2 전류 레벨일 수 있다.
제 1 기판(710)에 포함된 단위 픽셀들 중 동일한 로우에 위치한 단위 픽셀들은 동일한 제 1 바이어스 전압(VPIX) 라인에 연결될 수 있다. 제 1 기판(710)에 포함된 단위 픽셀들 중 동일한 컬럼에 위치한 단위 픽셀들은 동일한 출력 전압(Vout) 라인 및 동일한 제 2 바이어스 전압(VDDP) 라인에 연결될 수 있다. 제 2 기판(720)에 포함된 전류원(Io)들은 출력 전압(Vout) 라인들에 각각 연결될 수 있다.
제 1 기판(710)에 포함된 단위 픽셀들 중 동일한 로우에 위치한 단위 픽셀들은 동일한 제 1 바이어스 전압(VPIX) 라인으로부터 제 1 바이어스 전압(VPIX)을 수신할 수 있다. 제 1 기판(710)에 포함된 단위 픽셀들 중 동일한 컬럼에 위치한 단위 픽셀들은 동일한 제 2 바이어스 전압(VDDP) 라인으로부터 제 2 바이어스 전압(VDDP)을 수신할 수 있다. 제 1 기판(710)에 포함된 단위 픽셀들 중 동일한 컬럼에 위치한 단위 픽셀들은 동일한 출력 전압(Vout) 라인으로 출력 전압(Vout)을 출력할 수 있다.
제 1 기판(710)의 출력 전압(Vout) 라인들 및 제 2 기판(720)의 출력 전압(Vout) 라인들은 서로 연결될 수 있다. 예로서, 제 1 기판(710)의 제 n 컬럼을 연결하기 위한 출력 전압(Vout) 라인 및 제 2 기판(720)의 제 n 컬럼을 연결하기 위한 출력 전압(Vout) 라인은 연결될 수 있다. 제 1 기판(710)의 출력단(712)은 접지단(722)과 연결될 수 있다. 제 1 기판(710)의 출력단(713)은 제 2 기판(720)의 출력단(721)과 연결될 수 있다.
예로서, 제 m 로우의 제 1 바이어스 전압(VPIX) 라인 및 제 n 컬럼의 제 2 바이어스 전압(VDDP) 라인은 서로에게 인접할 수 있다. 제 1 기판(710)의 제 1 바이어스 전압(VPIX) 라인들 및 제 2 바이어스 전압(VDDP) 라인들은 메쉬(Mesh) 형태로 배치될 수 있다. 따라서, 제 1 바이어스 전압(VPIX) 및 제 2 바이어스 전압(VDDP)은 서로에게 영향을 줄 수 있다.
도 12를 도 14와 함께 참조하면, 제 m 로우의 제 1 바이어스 전압(VPIX) 라인, 제 n 컬럼의 제 2 바이어스 전압(VDDP) 라인, 및 제 n 컬럼의 출력 전압(Vout) 라인은 커플링을 일으킬 수 있다. 도 12를 참조하여 설명된 것과 같이, 제 m 로우에 공급되는 제 1 바이어스 전압(VPIX)의 레벨이 증가하는 경우, 제 n 컬럼에 공급되는 제 2 바이어스 전압(VDDP)의 레벨은 감소할 수 있다. 도 14를 참조하면, 제 m 로우의 제 1 바이어스 전압(VPIX) 라인 및 제 n 컬럼의 제 2 바이어스 전압(VDDP) 라인은 인접해 있기 때문에, 제 1 바이어스 전압(VPIX)의 변동은 제 2 바이어스 전압(VDDP)의 변동에 의해 상쇄될 수 있다.
도 14의 제 1 바이어스 전압(VPIX) 라인들 및 제 2 바이어스 전압(VDDP) 라인들은 도 11의 제 1 바이어스 전압(VPIX) 라인들 및 제 2 바이어스 전압(VDDP) 라인들보다 서로 가깝게 위치할 수 있다. 따라서, 도 14의 스택 구조에 공급되는 제 1 바이어스 전압(VPIX) 및 제 2 바이어스 전압(VDDP)의 안정성은 도 11의 스택 구조에 공급되는 제 1 바이어스 전압(VPIX) 및 제 2 바이어스 전압(VDDP)의 안정성 보다 높을 수 있다. 따라서, 도 14의 단위 픽셀들은 도 11의 단위 픽셀들 보다 제 1 바이어스 전압(VPIX) 및 제 2 바이어스 전압(VDDP)을 안정적으로 공급 받을 수 있다.
도 14의 제 1 바이어스 전압(VPIX) 및 제 2 바이어스 전압(VDDP)의 레벨들은 도 11의 제 1 바이어스 전압(VPIX) 및 제 2 바이어스 전압(VDDP)의 레벨들보다 적게 변할 수 있다. 따라서, 도 14의 출력 전압(Vout)에 기초하여 계산되는 코드 값은 비정상 코드 값을 포함하지 않을 수 있다.
도 14의 출력 전압(Vout)의 변화는 도 8 또는 도 10의 출력 전압(Vout)의 변화와 유사할 수 있는바, 이하 설명 생략한다.
도 15는 도 14의 이미지 센서를 포함하는 전자 장치를 보여주는 블록도 이다.
전자 장치(1000)는 MIPI 연합에 의해 제안된 인터페이스 규약을 이용하거나 지원할 수 있는 데이터 처리 장치로 구현될 수 있다. 예로서, 전자 장치(1000)는 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 스마트폰, 태블릿 컴퓨터, 웨어러블 장치 등과 같은 전자 장치들 중 하나일 수 있다.
전자 장치(1000)는 어플리케이션 프로세서(Application Processor, 1100), 디스플레이(1220), 및 이미지 센서(1230)를 포함할 수 있다. 어플리케이션 프로세서(1100)는 DigRF 마스터(1110), DSI(Display Serial Interface) 호스트(1120), CSI(Camera Serial Interface) 호스트(1130), 및 물리 계층(1140)을 포함할 수 있다. 어플리케이션 프로세서(1100)는 도 4의 이미지 센서(200), 도 7의 이미지 센서(300), 도 9의 이미지 센서(400), 도 11의 이미지 센서(500), 도 12의 이미지 센서(600), 및 도 14의 이미지 센서(700)의 전반적인 동작을 제어할 수 있다. 예로서, 어플리케이션 프로세서(1100)는 도 10의 스위치 신호(Switch)를 제어할 수 있다.
DSI 호스트(1120)는 DSI에 따라 디스플레이(1220)의 DSI 장치(1225)와 통신할 수 있다. 예로서, DSI 호스트(1120)에는 시리얼라이저(SER)가 구현될 수 있다. 예로서, DSI 장치(1225)에는 디시리얼라이저(DES)가 구현될 수 있다.
CSI 호스트(1130)는 CSI에 따라 이미지 센서(1230)의 CSI 장치(1235)와 통신할 수 있다. 예로서, CSI 호스트(1130)에는 디시리얼라이저(DES)가 구현될 수 있고, CSI 장치(1235)에는 시리얼라이저(SER)가 구현될 수 있다.
이미지 센서(1230)는 도 4의 이미지 센서(200), 도 7의 이미지 센서(300), 도 9의 이미지 센서(400), 도 11의 이미지 센서(500), 도 12의 이미지 센서(600), 및 도 14의 이미지 센서(700) 중 적어도 하나를 포함할 수 있다. 이미지 센서(1230)는 도 5, 도 8, 및 도 10에 도시된 출력 전압(Vout)에 기초하여 코드 값을 계산할 수 있다. 이미지 센서(1230)는 CSI를 통해, 계산된 코드 값을 출력할 수 있다. 코드 값은 이미지 센서(1230)에 의해 수신되는 빛의 세기와 관련될 수 있다.
디스플레이(1220)는 DSI 장치(1225)를 포함할 수 있다. 디스플레이(1220)는 이미지 센서(1230)로부터 출력되는 코드 값에 기초하여 이미지를 출력할 수 있다. 따라서, 디스플레이(1220)는 SHBN을 포함하지 않는 이미지를 출력할 수 있다.
전자 장치(1000)는 어플리케이션 프로세서(1100)와 통신하는 RF(Radio Frequency) 칩(1240)을 더 포함할 수 있다. RF 칩(1240)은 물리 계층(1242), DigRF 슬레이브(1244), 및 안테나(1246)를 포함할 수 있다. 예로서, RF 칩(1240)의 물리 계층(1242) 및 어플리케이션 프로세서(1100)의 물리 계층(1140)은 MIPI 연합에 의해 제안된 DigRF 인터페이스에 의해 서로 데이터를 교환할 수 있다.
전자 장치(1000)는 DRAM(1250)과 스토리지(1255)를 더 포함할 수 있다. DRAM(1250)과 스토리지(1255)는 어플리케이션 프로세서(1100)로부터 제공받은 데이터를 저장할 수 있다. 또한, DRAM(1250)과 스토리지(1255)는 저장된 데이터를 어플리케이션 프로세서(1100)로 제공할 수 있다. DRAM(1250) 및 스토리지(1255)는 도 4의 이미지 센서(200), 도 7의 이미지 센서(300), 도 9의 이미지 센서(400), 도 11의 이미지 센서(500), 도 12의 이미지 센서(600), 및 도 14의 이미지 센서(700)로부터 수신되는 신호들과 관련되는 정보를 저장할 수 있다.
전자 장치(1000)는 WIMAX(Worldwide Interoperability for Microwave Access, 1260), WLAN(Wireless Local Area Network, 1262), UWB(Ultra Wideband, 1264) 등과 같은 통신 모듈을 통해 외부 장치/시스템과 통신할 수 있다. 전자 장치(1000)는 음성 정보를 처리하기 위한 스피커(1270) 및 마이크(1275)를 포함할 수 있다. 전자 장치(1000)는 위치 정보를 처리하기 위한 GPS(Global Positioning System) 장치(1280)를 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
1000: 전자 장치

Claims (10)

  1. 제 1 시간 구간에서 제 1 레벨의 전압을 출력하고, 상기 제 1 시간 구간과 상이한 제 2 시간 구간에서 제 2 레벨의 전압을 출력하도록 구성되는 단위 픽셀;
    상기 제 1 시간 구간에서 상기 제 1 레벨이 제 1 전압 레벨 이하인지 여부에 따라, 상기 단위 픽셀로부터 출력되는 전압의 레벨을 상기 제 1 전압 레벨로 클램핑 하도록 구성되는 제 1 클램프 회로; 및
    상기 제 2 시간 구간에서 상기 제 2 레벨이 제 2 전압 레벨 이하인지 여부에 따라, 상기 단위 픽셀로부터 출력되는 전압의 레벨을 상기 제 2 전압 레벨로 클램핑 하도록 구성되는 제 2 클램프 회로를 포함하는 전자 회로.
  2. 제 1 항에 있어서,
    상기 제 1 클램프 회로 및 상기 제 2 클램프 회로는 상기 단위 픽셀과 동일한 기판에 배치되는 전자 회로.
  3. 제 1 항에 있어서,
    상기 단위 픽셀로부터 출력되는 전압은 ADC(Analog to Digital Converter)에 의해 수신되고, 상기 단위 픽셀로부터 출력되는 전압에 대응하는 코드 값이 상기 ADC로부터 출력되도록 구성되되,
    상기 코드 값은 상기 단위 픽셀에서 수신되는 빛의 세기에 대응하는 전자 회로.
  4. 제 1 항에 있어서,
    상기 단위 픽셀은,
    빛에 응답하여 전하를 출력하도록 구성되는 포토 다이오드;
    상기 제 1 시간 구간 이전, 상기 단위 픽셀로부터 출력되는 전압의 레벨을 기준 전압으로 조정하도록 구성되는 제 1 트랜지스터;
    상기 포토 다이오드로부터 출력되는 전하를 플로팅 확산 노드로 전달하도록 구성되는 제 2 트랜지스터;
    상기 플로팅 확산 노드의 전압에 대응 하는 전압을 출력하도록 구성되는 제 3 트랜지스터; 및
    제 1 선택 전압에 응답하여, 상기 제 3 트랜지스터로부터 출력되는 전압에 대응 하는 전압을 출력하도록 구성되는 제 4 트랜지스터를 포함하되,
    상기 제 4 트랜지스터로부터 출력되는 전압은 상기 단위 픽셀로부터 출력되는 전압인 전자 회로.
  5. 제 1 항에 있어서,
    상기 제 1 클램프 회로는,
    상기 제 1 전압 레벨과 관련되는 전압을 출력하도록 구성되는 제 1 레벨 트랜지스터; 및
    제 2 선택 전압 및 상기 단위 픽셀로부터 출력되는 전압에 응답하여, 상기 제 1 레벨 트랜지스터로부터 출력되는 전압에 대응하는 전압을 출력하도록 구성되는 제 1 선택 트랜지스터를 포함하는 전자 회로.
  6. 제 1 항에 있어서,
    상기 제 2 클램프 회로는,
    상기 제 1 전압 레벨보다 작은 상기 제 2 전압 레벨과 관련되는 전압을 출력하도록 구성되는 제 2 레벨 트랜지스터; 및
    제 3 선택 전압 및 상기 단위 픽셀로부터 출력되는 전압에 응답하여, 상기 제 2 레벨 트랜지스터로부터 출력되는 전압에 대응하는 전압을 출력하도록 구성되는 제 2 선택 트랜지스터를 포함하는 전자 회로.
  7. 수신되는 빛의 세기에 대응하는 레벨의 전압을 출력하도록 구성되는 단위 픽셀을 포함하는 제 1 기판; 및
    상기 단위 픽셀로부터 출력 되는 전류의 레벨을 제한하도록 구성되는 전류원을 포함하는 제 2 기판을 포함하되,
    상기 단위 픽셀은:
    제 1 시간 구간에서 상기 단위 픽셀로부터 출력되는 전압의 레벨이 제 1 전압 레벨 이하인지 여부에 따라, 상기 제 1 시간 구간에서 상기 단위 픽셀로부터 출력되는 전압의 레벨을 상기 제 1 전압 레벨로 클램핑하도록 구성되는 제 1 클램프 회로; 및
    상기 제 1 시간 구간과 상이한 제 2 시간 구간에서 상기 단위 픽셀로부터 출력되는 전압의 레벨이 제 2 전압 레벨 이하인지 여부에 따라, 상기 제 2 시간 구간에서 상기 단위 픽셀로부터 출력되는 전압의 레벨을 상기 제 2 전압 레벨로 클램핑하도록 구성되는 제 2 클램프 회로를 포함하는 이미지 센서.
  8. 제 7 항에 있어서,
    상기 단위 픽셀은 상기 제 1 기판의 제 1 바이어스 전압 라인을 통해 제 1 바이어스 전압을 수신하고, 상기 제 1 클램프 회로 및 상기 제 2 클램프 회로는 상기 제 1 기판의 제 2 바이어스 전압 라인을 통해 제 2 바이어스 전압을 수신하도록 구성되되,
    상기 제 1 바이어스 전압 라인 및 상기 제 2 바이어스 전압 라인은 상기 제 1 기판 상에 메쉬(Mesh) 형태로 배치되는 이미지 센서.
  9. 제 8 항에 있어서,
    상기 제 1 바이어스 전압의 레벨 및 상기 제 2 바이어스 전압의 레벨 중 적어도 하나가 변하는 경우, 상기 단위 픽셀로부터 출력되는 전압의 레벨이 유지되는 이미지 센서.
  10. 수신되는 빛의 세기에 기초하여 전압을 출력하도록 구성되는 픽셀부; 및
    제 1 시간 구간에서 상기 픽셀부로부터 출력되는 전압의 레벨이 제 1 전압 레벨 이하인지 여부에 따라, 제 1 선택 전압에 응답하여, 상기 픽셀부로부터 출력되는 전압을 상기 제 1 전압 레벨로 클램핑하기 위한 제 1 클램핑 전압을 출력하고, 상기 제 1 시간 구간과 상이한 제 2 시간 구간에서 상기 픽셀부로부터 출력되는 전압의 레벨이 제 2 전압 레벨 이하인지 여부에 따라, 제 2 선택 전압에 응답하여, 상기 픽셀부로부터 출력되는 전압을 상기 제 2 전압 레벨로 클램핑하기 위한 제 2 클램핑 전압을 출력하도록 구성되는 클램프부; 및
    상기 제 1 클램핑 전압과 관련되는 전압 및 상기 제 2 클램핑 전압과 관련되는 전압 중 하나를 선택적으로 상기 클램프부로 전달하도록 구성되는 다중화기를 포함하되,
    상기 픽셀부 및 상기 클램프부는 동일한 기판 상에서 수신되는 제 1 바이어스 전압 및 제 2 바이어스 전압에 기초하여 동작하는 이미지 센서.
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