KR20180134990A - 높은 신뢰성을 갖는 전자 패키지 구조체, 회로 보드 및 디바이스 - Google Patents

높은 신뢰성을 갖는 전자 패키지 구조체, 회로 보드 및 디바이스 Download PDF

Info

Publication number
KR20180134990A
KR20180134990A KR1020187032994A KR20187032994A KR20180134990A KR 20180134990 A KR20180134990 A KR 20180134990A KR 1020187032994 A KR1020187032994 A KR 1020187032994A KR 20187032994 A KR20187032994 A KR 20187032994A KR 20180134990 A KR20180134990 A KR 20180134990A
Authority
KR
South Korea
Prior art keywords
packaging
packaging layer
layer
region
layers
Prior art date
Application number
KR1020187032994A
Other languages
English (en)
Other versions
KR102152041B1 (ko
Inventor
홍빈 시
룬칭 예
하오후이 롱
Original Assignee
후아웨이 테크놀러지 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후아웨이 테크놀러지 컴퍼니 리미티드 filed Critical 후아웨이 테크놀러지 컴퍼니 리미티드
Publication of KR20180134990A publication Critical patent/KR20180134990A/ko
Application granted granted Critical
Publication of KR102152041B1 publication Critical patent/KR102152041B1/ko

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B27/00—Layered products comprising a layer of synthetic resin
    • B32B27/06—Layered products comprising a layer of synthetic resin as the main or only constituent of a layer, which is next to another layer of the same or of a different material
    • B32B27/08—Layered products comprising a layer of synthetic resin as the main or only constituent of a layer, which is next to another layer of the same or of a different material of synthetic resin
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B27/00—Layered products comprising a layer of synthetic resin
    • B32B27/32—Layered products comprising a layer of synthetic resin comprising polyolefins
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B7/00—Layered products characterised by the relation between layers; Layered products characterised by the relative orientation of features between layers, or by the relative values of a measurable parameter between layers, i.e. products comprising layers having different physical, chemical or physicochemical properties; Layered products characterised by the interconnection of layers
    • B32B7/04—Interconnection of layers
    • B32B7/08—Interconnection of layers by mechanical means
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B7/00—Layered products characterised by the relation between layers; Layered products characterised by the relative orientation of features between layers, or by the relative values of a measurable parameter between layers, i.e. products comprising layers having different physical, chemical or physicochemical properties; Layered products characterised by the interconnection of layers
    • B32B7/04—Interconnection of layers
    • B32B7/12—Interconnection of layers using interposed adhesives or interposed materials with bonding properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2250/00—Layers arrangement
    • B32B2250/05—5 or more layers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2250/00—Layers arrangement
    • B32B2250/42—Alternating layers, e.g. ABAB(C), AABBAABB(C)
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2250/00—Layers arrangement
    • B32B2250/44—Number of layers variable across the laminate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2307/00—Properties of the layers or laminate
    • B32B2307/30—Properties of the layers or laminate having particular thermal properties
    • B32B2307/302—Conductive
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2457/00—Electrical equipment
    • B32B2457/08—PCBs, i.e. printed circuit boards
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B27/00—Layered products comprising a layer of synthetic resin
    • B32B27/38—Layered products comprising a layer of synthetic resin comprising epoxy resins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Mechanical Engineering (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Combinations Of Printed Boards (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

본 발명의 실시예들은 고신뢰성 전자 패키징 구조체, 회로 보드, 및 디바이스에 관한 것이다. 고신뢰성 전자 패키징 구조체는 복수의 패키징 층 및 기계적 지지 층들을 포함한다. 전기적 기능 솔더 조인트는 복수의 패키징 층 각각의 제1 영역에 제공되고, 임의의 2개의 인접한 패키징 층은 전기적 기능 솔더 조인트들을 사용하여 접속된다. 기계적 지지 층은 복수의 패키징 층 각각의 제2 영역에 배치되고, 기계적 지지 층은 2개의 인접한 패키징 층을 지지하도록 구성된다. 제1 영역은 제2 영역의 주변부 상에 제공된다. 본 발명의 실시예들에 제공되는 기술적 해결책들에 따르면, 상부 패키징 층 또는 하부 패키징 층이 기계적 부하를 겪을 때 상부 패키징 층 또는 하부 패키징 층에서의 내부 실리콘 칩이 파열되고 고장나는 문제가 해결될 수 있다.

Description

높은 신뢰성을 갖는 전자 패키지 구조체, 회로 보드 및 디바이스
본 발명은 전자 보드들의 분야에 관한 것으로, 특히, 고신뢰성 전자 패키징 구조체, 회로 보드, 및 디바이스에 관한 것이다.
작고, 가볍고, 얇은 전자 패키징 컴포넌트에 대한 휴대용 및 웨어러블 디바이스의 요건을 충족시키기 위해, 애플리케이션 프로세서(Application Processor, AP) 및 메모리는 패키지 온 패키지(Package on Package, PoP)를 사용하여 함께 적층된다. 해결책이 더 널리 적용된다. 단말 제품들 내의 가장 큰 크기를 갖는 전자 요소로서의 POP는 (도 2에 도시된 바와 같이) 드롭핑 충격 동안 그리고 주기적 온도 부하를 갖고서 (POP와 메인 보드 사이의) 보드-레벨 솔더 조인트의 납 또는 금속 간 화합물(Intermetallic compound, IMC)의 고장 또는 파열과 같은 심각한 기계적 및 환경적 신뢰성 위험에 직면한다.
종래 기술에서, 드롭핑 부하, 굽힘 부하, 주기적 온도 부하 등을 갖는 POP의 신뢰성을 향상시키기 위해, 보드 레벨 솔더 조인트를 보호하기 위해 언더필(underfill) 재료가 널리 사용된다. 언더필은, 요소의 코너에서 솔더 조인트 상에 원래 집중되는 기계적 응력 및 열 응력을 모든 솔더 조인트들에 상대적으로 균일하게 분산시키기 위해 사용됨으로써, POP의 전체 신뢰성을 개선할 수 있다. 언더필의 충전 속도 및 재작업성을 개선하기 위해, 필러(filler)가 없는 저점도 언더필이 보통 현재의 보드-레벨 언더필로 선택된다. 결과적으로, POP 하부 패키징 층과 인쇄 회로 보드(Printed circuit board, PCB) 사이에 언더필이 사용될 때, 언더필은 분배된 접착제의 에지로부터 POP 하부 층과 상부 패키징 층 사이의 로컬 영역으로 오버플로우된다. 이 경우, POP가 기계적 부하를 겪을 때, 집중된 응력은 오버플로우 접착제의 에지 위치에서 생성된다. 결과적으로, 상부 패키징 층에서의 실리콘 칩의 파열이 최종적으로 야기된다.
본 발명의 실시예들은, POP 상부 패키징 구조체 및 POP 하부 패키징 구조체를 사용하는 것에 의해, POP 상부 패키징 층이 국부적으로 채워지기 때문에 POP 상부 패키징 층에서의 내부 실리콘 칩이 파열하고 고장나는 문제를 해결하기 위한, 고신뢰성 전자 패키징 구조체, 회로 보드, 및 디바이스에 관한 것이다.
제1 양태에 따르면, 본 발명의 실시예는 고신뢰성 전자 패키징 구조체를 제공한다. 고신뢰성 전자 패키징 구조체는 복수의 패키징 층 및 기계적 지지 층들을 포함한다. 전기적 기능 솔더 조인트는 복수의 패키징 층 각각의 제1 영역에 제공되고, 임의의 2개의 인접한 패키징 층은 전기적 기능 솔더 조인트들을 사용하여 접속된다. 기계적 지지 층은 복수의 패키징 층 각각의 제2 영역에 배치되고, 기계적 지지 층은 2개의 인접한 패키징 층을 지지하도록 구성된다. 제1 영역은 제2 영역의 주변부 상에 제공된다.
본 발명의 이 실시예에서, 기계적 지지 층들은 복수의 패키징 층의 임의의 인접한 패키징 층들의 제2 영역들에 배치된다. 따라서, 복수의 패키징 층이 기계적으로 변형될 때 생성된 변형은 감소되어, 패키징 층에서의 내부 실리콘 칩이 파열되고 고장나는 문제를 해결한다.
가능한 실시예에서, 기계적 지지 층은 각각의 패키징 층의 상부 표면 또는 하부 표면 상에 배치된다. 이는 패키징 층에서의 내부 실리콘 칩이 파열하고 고장하는 문제를 해결한다.
가능한 실시예에서, 기계적 지지 층은 더미 솔더 볼 또는 에폭시 몰드 컴파운드를 포함한다.
제2 양태에 따르면, 본 발명의 실시예는 회로 보드를 제공한다. 회로 보드는 PCB 보드, 전자 부품, 및 기계적 지지 층을 포함한다. PCB 보드는, PCB 보드의 제1 영역에 제공된 패드를 사용하는 것에 의해, 전자 부품의 제1 영역에 제공된 전기적 기능 솔더 조인트에 접속된다. 기계적 지지 층은 전자 부품의 제2 영역에 배치된다. 제1 영역은 제2 영역의 주변부 상에 제공된다.
본 발명의 이 실시예에서, 기계적 지지 층은 전자 부품의 제2 영역에 배치된다. 따라서, 복수의 패키징 층이 기계적으로 변형될 때 생성된 변형은 감소되어, 패키징 층에서의 내부 실리콘 칩이 파열되고 고장나는 문제를 해결한다.
제3 양태에 따르면, 본 발명의 실시예는 디바이스를 제공한다. 디바이스는 전술한 고신뢰성 전자 패키징 구조체를 포함한다.
종래 기술과 비교하여, 본 발명의 실시예들에서 제공되는 기술적 해결책들은 POP 상부 패키징 층 또는 POP 하부 패키징 층이 기계적 부하를 겪을 때 POP 상부 패키징 층 또는 POP 하부 패키징 층에서의 내부 실리콘 칩이 파열되고 고장나는 문제가 해결될 수 있다.
도 1의 (a-1) 및 도 1의 (a-2)는 종래 기술의 전자 패키징의 개략적인 구조도들이다;
도 2는 본 발명의 실시예에 따른 제1 고신뢰성 전자 패키징 구조체의 개략적인 구조도이다;
도 3a 및 도 3b는 본 발명의 실시예에 따른 제2 고신뢰성 전자 패키징 구조체의 개략적인 구조도들이다;
도 4a 및 도 4b는 본 발명의 실시예에 따른 제3 고신뢰성 전자 패키징 구조체의 개략적인 구조도들이다;
도 5a 내지 도 5d는 본 발명의 실시예에 따른 제4 고신뢰성 전자 패키징 구조체의 개략적인 구조도들이다;
도 6a 내지 도 6d는 본 발명의 실시예에 따른 제5 고신뢰성 전자 패키징 구조체의 개략적인 구조도들이다;
도 7a 내지 도 7c는 회로 보드의 개략적인 구조도들이다; 및
도 8은 본 발명의 실시예에 따른 디바이스의 개략적인 구조도이다.
본 발명의 실시예들에서 사용되는 용어들은 단지 특정 실시예들을 설명하기 위한 목적을 위한 것이며, 본 발명의 실시예들을 제한하도록 의도되지 않는다. 본 발명의 실시예들 및 청구항들에서 사용되는 단수 형태들의 용어들 "하나의(a)", "상기(said)" 및 "그(the)"는 문맥상 명확하게 다르게 지정되지 않는 한, 복수의 형태도 포함하도록 또한 의도된다. 본 명세서에서 사용된 "및/또는"이라는 용어는 하나 이상의 연관된 열거된 항목의 임의의 또는 모든 가능한 조합들을 나타내고 포함한다는 것을 또한 이해해야 한다. 본 명세서에서 문자 "/"는 연관되는 물체들 간의 "또는"의 관계를 일반적으로 나타낸다.
도 2는 본 발명의 실시예에 따른 고신뢰성 전자 패키징 구조체의 개략적인 구조도이다. 도 2에 도시된 바와 같이, 고신뢰성 전자 패키징 구조체는 복수의 패키징 층 및 지지 층을 포함한다. 복수의 패키징 층은 적어도 2개의 패키징 층을 포함한다. 전기적 기능 솔더 조인트는 복수의 패키징 층 각각의 제1 영역에 제공되고, 임의의 2개의 인접한 패키징 층은 전기적 기능 솔더 조인트들을 사용하여 접속된다. 기계적 지지 층은 복수의 패키징 층 각각의 제2 영역에 배치되고, 기계적 지지 층은 2개의 인접한 패키징 층을 지지하도록 구성된다. 제1 영역은 제2 영역의 주변부 상에 제공된다. 패키징 층(210), 패키징 층(220), 패키징 층(230), 패키징 층(240), 패키징 층(250), 및 4개의 기계적 지지 층들이 도 2의 예로서 사용된다.
구체적으로, 패키징 층(210), 패키징 층(220), 패키징 층(230), 패키징 층(240), 및 패키징 층(250)의 제1 영역들에 전기적 기능 솔더 조인트들이 제공된다. 전기적 기능 솔더 조인트들은 패키징 층(210)과 패키징 층(220)을 접속하고 패키징 층(220)과 패키징 층(230)을 접속하고, 패키징 층(230)과 패키징 층(240)을 접속하고, 패키징 층(240)과 패키징 층(250)을 접속하기 위해 개별적으로 사용된다. 기계적 지지 층들은 패키징 층(210), 패키징 층(220), 패키징 층(230), 패키징 층(240), 및 패키징 층(250)의 제2 영역들에 배치된다. 제1 영역은 제2 영역의 주변부 상에 제공된다. 전기적 기능 솔더 조인트는 복수의 패키징 층 사이의 전기적 접속을 구현하기 위해, 즉 물리적 접속을 구현하기 위해 사용된다. 신호는 복수의 패키징 층 사이에서 송신된다.
가능한 실시예에서, 제1 영역은 복수의 패키징 층 각각의 상부 표면 또는 하부 표면 상에 위치된다.
패키징 층(210) 및 패키징 층(220)은 설명을 위한 예로서 사용된다. 구체적으로, 패키징 층(210)의 제1 영역은 패키징 층(210)의 하부 표면 상에 제공되고, 패키징 층(220)의 제1 영역은 패키징 층(220)의 상부 표면 상에 제공되고, 패키징 층(210)의 제1 영역은 패키징 층(220)의 제2 영역에 대응한다.
가능한 실시예에서, 기계적 지지 층은 비-전기적 기능 솔더 조인트 또는 에폭시 몰드 컴파운드를 포함한다.
기계적 지지 층은 비-전기적 기능 솔더 조인트, 에폭시 몰드 컴파운드, 또는 동일한 원리를 갖는 다른 구조체 또는 재료를 사용하는 것에 의해 등가적으로 대체될 수 있다는 점에 유의해야 한다. 비-전기적 기능 솔더 조인트는 전기적 기능 솔더 조인트에 대응하고, 비-전기적 기능 솔더 조인트는 임의의 2개의 패키징 층을 지지하도록 구성된다. 비-전기적 기능 솔더 조인트는 더미 솔더 조인트(더미 볼) 또는 에폭시 몰드 컴파운드(Epoxy Mold Compound, EMC)일 수 있다.
가능한 실시예에서, 복수의 패키징 층 각각은 규칙적인 형상으로 되어 있다. 예를 들어, 복수의 패키징 층 각각은 사각형 형상으로 되어 있다. 제1 영역은 복수의 패키징 층 각각의 주위에 위치되고, 제2 영역은 복수의 패키징 층 각각의 중심 영역이다.
가능한 실시예에서, 고신뢰성 전자 패키징 구조체는 상부 패키징 층 및 하부 패키징 층과 같은 2개의 패키징 층을 포함한다.
가능한 실시예에서, 상부 패키징 층에 대해, 기계적 지지 층은 상부 패키징 층의 하부 표면 상에 배치된다.
가능한 실시예에서, 기계적 지지 층은 더미 볼이다.
구체적으로, 더미 볼은 상부 패키징 층의 하부 표면 상의 제1 영역에 제공된다. 따라서, 상부 패키징 층이 기계적 부하를 겪을 때 상부 패키징 층에 야기되는 변형은 감소되어, 상부 패키징 층에서의 내부 실리콘 칩이 파열되고 고장나는 문제를 해결한다. 상세 사항들은 도 3a 및 도 3b에 도시된다. 도 3a는 상부 패키징 층의 저면도이고, 도 3b는 상부 패키징 층의 측면도이다.
본 발명의 이 실시예에서, 상부 패키징 층의 하부 표면 상의 제1 영역에 더미 볼을 추가함으로써 기계적 지지가 증가된다. 따라서, 상부 패키징 층이 기계적 부하를 겪을 때 발생되는 변형은 감소되어, 상부 패키징 층에서의 내부 실리콘 칩이 파열되고 고장나는 문제를 해결한다.
본 발명의 이 실시예의 실현 가능성은 프로세스의 관점에서 설명된다. 상부 패키징 층의 제1 영역에 제공되는 더미 볼 및 전기적 기능 솔더 조인트는 상부 패키징 층의 기판(substrate) 상에 동시에 납땜될 수 있다. 종래 기술과 비교하여, 추가적인 프로세스 단계가 추가되지 않지만, 더미 패드(Dummy pad)만이 하부 패키징 층의 상부 표면 상의 대응하는 위치에 추가될 필요가 있다.
본 발명의 이러한 실시예의 개선 효과를 검증하기 위해, 상부 패키징 층이 본 발명의 이 실시예에서 그리고 종래 기술의 해결책에서 기계적 부하를 겪을 때 상부 패키징 층의 응력 레벨에 대해 유한 요소 분석법이 수행될 수 있다. 유한 요소 분석법의 부하 조건은 50N인 것으로 가정한다.
이하의 표는 본 발명의 이 실시예에서 그리고 종래 기술의 해결책에서 상부 패키징 층이 기계적 부하를 겪을 때 상부 패키징 층의 응력(MPa)을 도시한다.
Figure pct00001
전술한 표로부터, 상부 패키징 층의 상부 응력은 종래 기술에 비해 본 발명의 이 실시예에서 74.6%만큼 감소된다는 것을 알 수 있다.
본 발명의 이 실시예에서, 상부 패키징 층이 기계적 부하를 겪을 때, 상부 패키징 층의 임의의 영역에 대해 응력 분석이 수행될 수 있다. 예를 들어, 응력 분석은 상부 패키징 층의 좌측 상부 코너에 대해 수행될 수 있다. 상부 패키징 층이 언더필로 채워질 때, 상부 패키징 층의 좌측 상부 코너는 또한 언더필로 채워진다. 따라서, 응력 분석은 상부 패키징 층의 좌측 상부 코너에 대해 수행될 수 있다.
유한 요소 분석법의 프로세스는 종래 기술에 속한다는 점에 유의해야 한다. 더욱이, 유한 요소 분석법과 동일한 기능을 갖는 임의의 분석이 등가의 대체를 위해 사용될 수 있다.
본 발명의 이 실시예에서, 더미 볼이 상부 패키징 층의 하부 표면 상의 제2 영역에 추가된다. 따라서, 상부 패키징 층이 기계적 부하를 겪을 때 발생되는 변형은 감소될 수 있다. 상부 패키징 층에서 접착제가 오버플로우하면, 오버플로우한 접착제의 에지 근처의 응력이 또한 명백하게 감소되어, 상부 패키징 층에서의 내부 실리콘 칩이 파열되고 고장나는 문제를 해결한다.
가능한 실시예에서, 기계적 지지 층은 EMC이다. EMC를 상부 패키징 층의 상부 표면 상의 EMC와 구별하기 위해, 기계적 지지 층은 아래의 더미 EMC로서 지칭된다. 상세 사항들은 도 4a 및 도 4b에 도시된다. 도 4a는 상부 패키징 층의 저면도이고, 도 4b는 상부 패키징 층의 측면도이다.
구체적으로, 더미 EMC는 상부 패키징 층의 하부 표면 상의 제2 영역에 제공된다. 따라서, 상부 패키징 층이 기계적 부하를 겪을 때 상부 패키징 층에 야기되는 변형은 감소되어, 상부 패키징 층에서의 내부 실리콘 칩이 파열되고 고장나는 문제를 해결한다.
본 발명의 이 실시예의 실현 가능성은 프로세스의 관점에서 설명된다. 상부 패키징 층의 상부 표면 상에 있는 더미 EMC 및 EMC는 상부 패키징 층의 패키징 기판(substrate) 상에 동시에 또는 별도로 몰딩(molding)될 수 있다. 종래 기술과 비교하여, 본 발명의 이 실시예는 추가적인 프로세스 단계를 필요로 하지 않는다.
본 발명의 이러한 실시예의 개선 효과를 검증하기 위해, 상부 패키징 층이 본 발명의 이 실시예에서 그리고 종래 기술의 해결책에서 기계적 부하의 응력을 겪을 때 상부 패키징 층의 응력 레벨에 대해 유한 요소 분석법이 수행될 수 있다. 유한 요소 분석법의 부하 조건은 50N인 것으로 가정한다.
이하의 표는 본 발명의 이 실시예에서 그리고 종래 기술의 해결책에서 상부 패키징 층이 기계적 부하를 겪을 때 상부 패키징 층의 응력(MPa)을 도시한다.
Figure pct00002
전술한 표로부터, 상부 패키징 층의 상부 표면의 응력이 종래 기술의 것과 비교하여 본 발명의 이 실시예에서 96%만큼 감소된다는 것을 알 수 있다.
본 발명의 이 실시예에서, 더미 EMC는 상부 패키징 층의 하부 표면 상의 제2 영역에 추가된다. 따라서, 상부 패키징 층이 기계적 부하를 겪을 때 발생되는 변형은 감소될 수 있다. 상부 패키징 층에서 접착제가 오버플로우하면, 오버플로우한 접착제의 에지 근처의 응력이 또한 명백하게 감소되어, 상부 패키징 층에서의 내부 실리콘 칩이 파열되고 고장나는 문제를 해결한다. 또한, 더미 볼의 지점 지지부와 비교하여, 더미 EMC의 표면 지지부는 상부 패키징 층의 응력을 더 명백하게 감소시킬 수 있다. 또한, 더미 볼의 지점 지지부와 비교하여, 더미 EMC의 표면 지지부는, 상부 패키징 층 상에 솔더 조인트가 없는 영역으로 언더필이 흐르는 것을 방지하여, 접착제 오버플로우 영역을 감소시킬 수 있다. 이는 하부 패키징 층의 상부 표면의 주변부 상의 언더필 필렛의 높이를 보장하여, 하부 패키징 층의 갭 내의 접착제 분배 프로세스의 품질 안정성을 개선하고, 하부 표면 상의 보이드(void), 라미네이션, 및 다른 단점들의 문제들을 피하게 한다.
가능한 실시예에서, 하부 패키징 층에 대해, 기계적 지지 층은 하부 패키징 층의 상부 표면 상에 배치된다.
구체적으로, 기계적 지지 층은 하부 패키징 층의 상부 표면 상의 제2 영역에 배치된다.
가능한 실시예에서, 기계적 지지 층은 더미 볼이다. 상세 사항들은 도 5a 내지 도 5d에 도시된다. 도 5a는 하부 패키징 층의 측면도이고, 도 5b는 측면도이고, 도 5c는 하부 패키징 층의 상면도이고, 도 5d는 하부 패키징 층의 저면도이다.
구체적으로, 더미 볼은 하부 패키징 층의 상부 표면 상의 제2 영역에 제공된다. 따라서, 상부 패키징 층이 기계적 부하를 겪을 때 상부 패키징 층에 야기되는 변형은 감소되어, 상부 패키징 층에서의 내부 실리콘 칩이 파열되고 고장나는 문제를 해결한다.
본 발명의 이 실시예에서, 하부 패키징 층의 상부 표면 상의 제2 영역에 더미 볼을 추가함으로써 기계적 지지가 증가된다. 따라서, 상부 패키징 층이 기계적 부하를 겪을 때 발생되는 변형은 감소되어, 상부 패키징 층에서의 내부 실리콘 칩이 파열되고 고장나는 문제를 해결한다.
본 발명의 이 실시예의 실현 가능성은 프로세스의 관점에서 설명된다. 더미 볼은 리플로우(reflow) 솔더링 방식으로 하부 패키징 층의 트랜스퍼 보드의 상부 부분 내의 더미 패드 상에 납땜될 수 있다. 더미 볼에 대응하는 더미 패드가 상부 패키징 층의 하부 표면 상의 대응하는 위치에 추가되어, 상부 패키징 층 및 하부 패키징 층이 더미 솔더 조인트(dummy solder joint)를 형성하도록 패키징된다. 더미 솔더 조인트는 PCB 보드 상에 납땜된 솔더 조인트이지만, 특정 전자 디바이스에 접속되지 않는다.
본 발명의 이 실시예에서, 더미 볼은 하부 패키징 층 상의 제2 영역에 추가된다. 따라서, 상부 패키징 층이 기계적 부하를 겪을 때 발생되는 변형은 감소될 수 있다. 상부 패키징 층에서 접착제가 오버플로우하면, 오버플로우한 접착제의 에지 근처의 응력이 또한 명백하게 감소되어, 상부 패키징 층에서의 내부 실리콘 칩이 파열되고 고장나는 문제를 해결한다.
가능한 실시예에서, 기계적 지지 층은 더미 EMC이다. 상세 사항들은 도 6a 내지 도 6d에 도시된다. 도 6a는 하부 패키징 층의 측면도이고, 도 6b는 측면도이고, 도 6c는 하부 패키징 층의 상면도이고, 도 6d는 하부 패키징 층의 저면도이다.
구체적으로, 더미 EMC는 하부 패키징 층의 상부 표면 상의 제2 영역에 제공된다. 따라서, 상부 패키징 층이 기계적 부하를 겪을 때 상부 패키징 층에 야기되는 변형은 감소되어, 상부 패키징 층에서의 내부 실리콘 칩이 파열되고 고장나는 문제를 해결한다.
본 발명의 이 실시예의 실현 가능성은 프로세스의 관점에서 설명된다. 하부 패키징 층의 중간 패키징 부분에 있는 EMC 및 더미 EMC는 하부 패키징 층의 트랜스퍼 보드 상에 동시에 또는 별도로 몰딩(molding)될 수 있다.
본 발명의 이 실시예에서, 더미 EMC는 하부 패키징 층의 상부 표면 상의 제2 영역에 추가된다. 따라서, 상부 패키징 층이 기계적 부하를 겪을 때 발생되는 변형은 감소될 수 있다. 상부 패키징 층에서 접착제가 오버플로우하면, 오버플로우한 접착제의 에지 근처의 응력이 또한 명백하게 감소되어, 상부 패키징 층에서의 내부 실리콘 칩이 파열되고 고장나는 문제를 해결한다. 또한, 더미 볼의 지점 지지부와 비교하여, 더미 EMC의 표면 지지부는 상부 패키징 층의 응력을 더 명백하게 감소시킬 수 있다. 또한, 더미 볼의 지점 지지부와 비교하여, 더미 EMC의 표면 지지부는, 상부 패키징 층 상에 솔더 조인트가 없는 영역으로 언더필이 흐르는 것을 방지하여, 접착제 오버플로우 영역을 감소시킬 수 있다. 이는 하부 패키징 층의 상부 표면의 주변부 상의 언더필 필렛의 높이를 보장하여, 하부 패키징 층의 갭 내의 접착제 분배 프로세스의 품질 안정성을 개선하고, 하부 표면 상의 보이드, 라미네이션, 및 다른 단점들의 문제들을 피하게 한다.
기계적 지지 층은 더미 볼, 더미 EMC, 또는 동일한 원리를 갖는 다른 구조체 또는 재료를 사용하는 것에 의해 등가적으로 대체될 수 있다는 점에 유의해야 한다.
본 발명의 이 실시예에서, 더미 볼 및 더미 EMC는 종래의 POP에 비해 더 넓은 열 소산 채널을 갖는다. 종래의 POP 하부 패키징 층에 의해 발생된 열은 상부 패키징 층과 하부 패키징 층 사이의 제한된 주변 솔더 조인트들을 사용하는 것에 의해서만 상부 패키징 층으로 전도될 수 있다. 이에 기초하여, 본 출원의 이 실시예에서 제공되는 더미 볼 및 더미 EMC는 하부 패키징 층으로부터 상부 패키징 층으로 열을 전도하는 채널로서 또한 사용될 수 있다.
도 7a 내지 도 7c는 회로 보드의 개략적인 구조도들이다. 도 7a 내지 도 7c에 도시된 바와 같이, 회로 보드는 PCB 보드(710), 기계적 지지 층(720), 및 전자 부품(730)을 포함한다.
구체적으로, PCB 보드는 PCB 보드의 제1 영역에 제공된 패드를 사용하는 것에 의해, 전자 부품의 제1 영역에 제공된 전기적 기능 솔더 조인트에 접속된다. 기계적 지지 층은 전자 부품의 제2 영역에 배치된다. 제1 영역은 제2 영역의 주변부 상에 제공된다.
가능한 실시예에서, 전자 부품은 솔더 조인트들에 의해 둘러싸인 단일 층 볼 그리드 어레이(Ball Grid Array, BGA)일 수 있거나, 중심 영역 내에 기계적 지지 층을 구비할 수 있다. 상세 사항들에 대해서는, 도 7a 내지 7c를 참조한다. 도 7a에는 기계적 지지 층이 배치되지 않고, 도 7b에 더미 볼이 제공되고, 도 7c에는 더미 EMC가 제공된다. 따라서, BGA의 내부 실리콘 칩이 파열되고 고장나는 문제가 해결될 수 있다.
BGA의 제1 영역은 BGA의 주변부이고, 제2 영역은 BGA의 중심 영역이라는 점에 유의해야 한다.
본 발명의 이 실시예에서, 기계적 지지 층은 전자 부품의 제2 영역에 배치된다. 따라서, 복수의 패키징 층이 기계적으로 변형될 때 생성된 변형은 감소되어, 패키징 층에서의 내부 실리콘 칩이 파열되고 고장나는 문제를 해결한다.
도 8은 본 발명의 실시예에 따른 디바이스를 도시한다. 디바이스는 도 1 내지 도 6에 제공되는 고신뢰성 전자 패키징 구조체를 포함한다. 3개의 고신뢰성 전자 패키징 구조체는 설명을 위해 도 8에서의 예로서 단지 사용된다.
가능한 실시예에서, 고신뢰성 전자 패키징 구조체는 인쇄 회로 보드 상에 납땜되고, 포터블 디바이스, 예를 들어 모바일 폰에 적용될 수 있다.
본 발명의 기술적 해결책들은 다음의 효과들을 갖는다:
1. 상부 패키징 층에 대한 기계적 지지는, 더미 볼 또는 더미 EMC를 사용하는 것에 의해 강화되어, 상부 패키징 층이 외부 부하를 겪을 때 상부 패키징 층에서의 내부 실리콘 칩이 파열되고 고장나는 위험을 감소시킨다. 또한, 더미 EMC 해결책에서는, 접착제 분배 전에 상부 패키징 층과 하부 패키징 층 사이에 완전한 충전과 유사한 효과가 형성되어, 상부 패키징 층과 하부 패키징 층 사이의 갭에 언더필이 위쪽으로 오버플로우될 가능성을 감소시킨다.
2. 더미 볼 및 더미 EMC, 특히 높은 열 전도율을 갖는 EMC가 하부 패키징 층으로부터 상부 패키징 층으로 열 소산 채널을 확장하기 위해 사용될 수 있는 것에 의해, 열 소산, 전기적 특성, 및 열적/기계적 신뢰성을 개선할 수 있다.
3. 더미 볼은 하부 패키징 층과 상부 패키징 층 사이의 주변 기능 솔더 조인트에 가해지는 기계적/열적 응력을 추가로 공유할 수 있다. 따라서, 하부 패키징 층과 상부 패키징 층 사이의 주변 솔더 조인트의 신뢰성이 개선된다.
4. 더미 EMC는 상부 패키징 층의 트랜스퍼 보드 또는 하부 패키징 층의 기판의 2개의 측면, 즉 상부 측면 및 하부 측면 상에 대칭 구조를 형성한다. 이는 패키지 내의 다양한 재료들의 열 팽창 계수(Coefficient of Thermal Expansion, CTE)들 사이의 차이에 의해 야기되는 하부 패키징 층 및 상부 패키징 층의 휨(Warpage)을 개선하고, 휨에 밀접하게 관련된 어셈블리 수율을 증가시키는 데 도움이 된다.
본 기술 분야의 통상의 기술자는 임의의 전술한 실시예에서의 방법들의 단계들의 전부 또는 일부가 관련 하드웨어에게 명령하는 프로그램에 의해 구현될 수 있다는 것을 이해할 수 있다. 프로그램은 플래시 또는 EEPROM과 같은 디바이스의 판독 가능 저장 매체에 저장될 수 있다. 프로그램이 실행될 때, 프로그램은 전술한 단계들의 전부 또는 일부를 실행한다.
전술한 특정 구현예들에서, 본 발명의 목적, 기술적 해결책들, 및 이점들이 상세히 더 설명된다. 전술한 설명들은 본 발명의 단지 특정 구현예들일 뿐이며, 본 발명의 보호 범위를 제한하려는 의도는 아니라는 것을 이해해야 한다. 본 발명의 사상 및 원리를 벗어나지 않고서 이루어지는 임의의 수정, 등가의 대체, 또는 개선은 본 발명의 보호 범위 내에 속할 것이다.

Claims (5)

  1. 고신뢰성 전자 패키징 구조체로서,
    상기 고신뢰성 전자 패키징 구조체는 복수의 패키징 층 및 기계적 지지 층들을 포함하고;
    상기 복수의 패키징 층 각각의 제1 영역에 전기적 기능 솔더 조인트가 제공되고, 전기적 기능 솔더 조인트들을 사용하여 임의의 2개의 인접한 패키징 층이 접속되고;
    상기 복수의 패키징 층 각각의 제2 영역에 기계적 지지 층이 배치되고, 상기 기계적 지지 층은 상기 2개의 인접한 패키징 층을 지지하도록 구성되고, 상기 제1 영역은 상기 제2 영역의 주변부 상에 제공되는, 고신뢰성 전자 패키징 구조체.
  2. 제1항에 있어서,
    상기 제1 영역은 각각의 패키징 층의 상부 표면 또는 하부 표면 상에 위치되는, 고신뢰성 전자 패키징 구조체.
  3. 제1항 또는 제2항에 있어서,
    상기 기계적 지지 층은 비-전기적 기능 솔더 조인트 또는 에폭시 몰드 컴파운드를 포함하는, 고신뢰성 전자 패키징 구조체.
  4. 회로 보드로서,
    상기 회로 보드는 PCB 보드, 전자 부품(electronic part), 및 기계적 지지 층을 포함하고; 상기 PCB 보드는, 상기 PCB 보드의 제1 영역에 제공된 패드를 사용하는 것에 의해, 상기 전자 부품의 제1 영역에 제공된 전기적 기능 솔더 조인트에 접속되고; 상기 기계적 지지 층은 상기 전자 부품의 제2 영역에 배치되고, 상기 제1 영역은 상기 제2 영역의 주변부 상에 제공되는, 회로 보드.
  5. 디바이스로서,
    제1항 내지 제3항 중 어느 한 항에 따른 상기 고신뢰성 전자 패키징 구조체를 포함하는, 디바이스.
KR1020187032994A 2017-01-05 2017-03-30 높은 신뢰성을 갖는 전자 패키지 구조체, 회로 보드 및 디바이스 KR102152041B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201710007262 2017-01-05
CN201710007262.4 2017-01-05
PCT/CN2017/078888 WO2018126545A1 (zh) 2017-01-05 2017-03-30 一种高可靠性电子封装结构、电路板及设备

Publications (2)

Publication Number Publication Date
KR20180134990A true KR20180134990A (ko) 2018-12-19
KR102152041B1 KR102152041B1 (ko) 2020-09-04

Family

ID=62788852

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187032994A KR102152041B1 (ko) 2017-01-05 2017-03-30 높은 신뢰성을 갖는 전자 패키지 구조체, 회로 보드 및 디바이스

Country Status (5)

Country Link
US (1) US11011477B2 (ko)
JP (1) JP6726309B2 (ko)
KR (1) KR102152041B1 (ko)
CN (1) CN108541340A (ko)
WO (1) WO2018126545A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112770477B (zh) * 2019-10-21 2022-09-23 华为技术有限公司 一种电路板组件和电子设备
US20220199593A1 (en) * 2020-12-22 2022-06-23 Mediatek Inc. Semiconductor device with dummy thermal features on interposer
CN114340144B (zh) * 2021-12-28 2024-02-02 昆山工研院新型平板显示技术中心有限公司 电路板组件、移动终端和电路板组件的制备方法
CN115475797B (zh) * 2022-09-30 2024-04-05 肇庆绿宝石电子科技股份有限公司 一种叠层电容器及其制造方法、载条清洗液及制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762495B1 (en) * 2003-01-30 2004-07-13 Qualcomm Incorporated Area array package with non-electrically connected solder balls
US20080157327A1 (en) * 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Package on package structure for semiconductor devices and method of the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000133668A (ja) * 1998-10-22 2000-05-12 Sony Corp 半導体装置および実装構造
CN1190842C (zh) 2001-06-05 2005-02-23 矽品精密工业股份有限公司 具堆栈芯片的半导体封装件
CN100472770C (zh) * 2003-01-30 2009-03-25 高通股份有限公司 具有未电连接的焊锡球的区域阵列封装件
CN100464400C (zh) * 2006-05-08 2009-02-25 矽品精密工业股份有限公司 半导体封装件堆栈结构及其制法
TW200921889A (en) 2007-11-01 2009-05-16 Advanced Chip Eng Tech Inc Package on package structure for semiconductor devices and method of the same
KR20090050810A (ko) 2007-11-16 2009-05-20 삼성전자주식회사 접합 신뢰성이 향상된 적층형 반도체 패키지
KR101811301B1 (ko) * 2011-05-24 2017-12-26 삼성전자주식회사 반도체 패키지
US20120299173A1 (en) * 2011-05-26 2012-11-29 Futurewei Technologies, Inc. Thermally Enhanced Stacked Package and Method
US9691636B2 (en) 2012-02-02 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Interposer frame and method of manufacturing the same
JP6358431B2 (ja) 2014-08-25 2018-07-18 新光電気工業株式会社 電子部品装置及びその製造方法
KR20170008588A (ko) * 2015-07-14 2017-01-24 에스케이하이닉스 주식회사 에스오씨 및 메모리칩들이 적층된 반도체 패키지
US9881908B2 (en) * 2016-01-15 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package on package structure and methods of forming same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762495B1 (en) * 2003-01-30 2004-07-13 Qualcomm Incorporated Area array package with non-electrically connected solder balls
US20080157327A1 (en) * 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Package on package structure for semiconductor devices and method of the same

Also Published As

Publication number Publication date
WO2018126545A1 (zh) 2018-07-12
JP2019518335A (ja) 2019-06-27
JP6726309B2 (ja) 2020-07-22
CN108541340A (zh) 2018-09-14
US11011477B2 (en) 2021-05-18
KR102152041B1 (ko) 2020-09-04
US20190311996A1 (en) 2019-10-10

Similar Documents

Publication Publication Date Title
US11329006B2 (en) Semiconductor device package with warpage control structure
JP4391508B2 (ja) 半導体装置、及び半導体装置の製造方法
US9460938B2 (en) Semiconductor device including a plurality of semiconductor chips, and a cover member with first and second brims
KR102152041B1 (ko) 높은 신뢰성을 갖는 전자 패키지 구조체, 회로 보드 및 디바이스
KR20080014004A (ko) 인터포저 및 반도체 장치
CN111627871A (zh) 半导体封装件
JP2011077108A (ja) 半導体装置
KR102228461B1 (ko) 반도체 패키지 장치
JP2009049218A (ja) 半導体装置及び半導体装置の製造方法
KR102561718B1 (ko) 인터포저 지지 구조 메커니즘을 갖는 집적 회로 패키징 시스템 및 그 제조 방법
US10553558B2 (en) Semiconductor device
JP2009238855A (ja) 半導体デバイスの実装構造体及び実装構造体を用いた電子機器
JP2013004648A (ja) 半導体パッケージの製造方法
JP2014130961A (ja) 半導体装置の製造方法および半導体装置
JP2007188930A (ja) 半導体装置及び半導体装置の製造方法
JP2019140179A (ja) フリップチップ実装用の基板およびこれを用いた電子装置
JP2011108892A (ja) パッケージ構造
KR20130015685A (ko) 반도체 패키지 및 이의 제조 방법
US20230005830A1 (en) Semiconductor apparatus
WO2019127448A1 (zh) 电子封装件、终端及电子封装件的加工方法
JP2008022016A (ja) 回路モジュール
CN117766482A (zh) 一种芯片封装结构、封装模组和电子设备
KR101580355B1 (ko) 반도체 패키지 및 그 제조 방법
JP2011233610A (ja) 半導体装置
US20160293512A1 (en) Electronic device with dummy ic die and related methods

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant