KR20180115596A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20180115596A
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semiconductor die
emi shielding
emi
semiconductor device
shielding layer
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KR1020170085046A
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김수현
나재민
김대곤
황태경
크리스 임 광모
박성순
김계령
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앰코 테크놀로지 인코포레이티드
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    • H01L2224/0567—Zirconium [Zr] as principal constituent
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    • H01L2224/05671—Chromium [Cr] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05676—Ruthenium [Ru] as principal constituent
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    • H01L2224/0568—Molybdenum [Mo] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05683—Rhenium [Re] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
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    • H01L2224/05698—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/05798—Fillers
    • H01L2224/05799—Base material
    • H01L2224/058—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05838—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05839—Silver [Ag] as principal constituent
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    • H01L2224/05798—Fillers
    • H01L2224/05799—Base material
    • H01L2224/05886—Base material with a principal constituent of the material being a non metallic, non metalloid inorganic material
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    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H01L2224/49173—Radial fan-out arrangements
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
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    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
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    • H01L2224/81815—Reflow soldering
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Abstract

EMI 차폐층 및/또는 EMI 차폐 와이어를 갖는 반도체 장치 및 그 제조 방법이 제공된다. 예시적인 실시예에서, 반도체 장치는 반도체 다이, 반도체 다이를 차폐하는 EMI 차폐층 및 EMI 차폐층을 인캡슐레이팅하는 인캡슐레이팅 부분을 포함한다. 다른 예시적인 실시예에서, 반도체 장치는 EMI 차폐층으로부터 연장되어 반도체 다이를 차폐하는 EMI 차폐 와이어를 더 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명의 실시예는 반도체 장치 및 그의 제조 방법을 제공한다.
스마트폰, 랩톱 컴퓨터 및 태블릿 컴퓨터와 같은 최근의 전자 장치는 무선 통신 기능을 갖추도록 다중 무선 반도체 장치를 포함한다. 무선 반도체 장치는 내장된 집적 회로의 클록 주파수 및 높은 데이터 전송 속도로 인해 전자기 노이즈를 발생시킨다. 전자기 노이즈를 억제하기 위해, 기판 레벨 "금속 차폐(metal shield)" 방법이 일반적으로 이용되고 있다. 그러나 기판 레벨 "금속 차폐" 방법은 낮은 생산성과 열악한 수율을 야기할 수 있는 복잡한 제조 공정을 수반한다. 더욱이, 복잡한 제조 공정은 이를 사용하는 전자 장치의 소형화 및 박형화를 저해할 수 있다.
반도체 다이 및/또는 EMI 차폐로 처리된 인캡슐레이팅 부분을 포함하는 반도체 장치는 도면 중 적어도 하나와 관련하여 실질적으로 도시 및/또는 설명되며 청구 범위에서보다 완전하게 제시된다.
본 발명의 한 양태에 따른 반도체 장치는 제1 표면, 제1 표면에 대향하는 제2 표면, 제1 표면과 제2 표면 사이에 형성된 제3 표면 및 제2 표면 상에 형성된 다수의 상호 접속 구조를 갖는 반도체 다이; 반도체 다이의 제1 표면을 차폐하는 제1 전도층 및 반도체 다이의 제3 표면을 차폐하는 제2 전도층을 포함하는 EMI 차폐층; 반도체 다이의 다수의 상호 접속 구조에 전기적으로 연결된 기판; 및 EMI 차폐층과 기판을 인캡슐레이팅하는 인캡슐레이팅 부분을 포함할 수 있다.
본 발명의 다른 양태에 따른 반도체 장치는 제1 표면, 제1 표면에 대향하는 제2 표면, 제1 표면과 제2 표면 사이에 형성된 제3 표면 및 제2 표면 상에 형성된 다수의 상호 접속 구조를 포함하는 반도체 다이; 반도체 다이의 제1 표면을 차폐하는 비스퍼터링된 EMI 차폐층; 반도체 다이의 제3 표면 주위에 위치되고 비스퍼터링된 EMI 차폐층에 전기적으로 연결된 다수의 EMI 차폐 와이어; 반도체 다이의 다수의 상호 접속 구조에 전기적으로 연결 기판; 및 비스퍼터링된 EMI 차폐층, EMI 차폐 와이어 및 기판을 인캡슐레이팅하는 인캡슐레이팅 부분을 포함할 수 있다.
본 발명의 또 다른 양태에 따른 반도체 장치는 제1 표면, 제1 표면에 대향하는 제2 표면, 제1 표면과 제2 표면 사이에 형성된 제3 표면 및 제2 표면 상에 형성된 복수의 상호 접속 구조를 포함하는 반도체 다이; 반도체 다이의 복수의 상호 접속 구조에 전기적으로 연결된 기판; 반도체 다이의 제1 표면을 둘러싸는 제1 영역 및 반도체 다이의 제3 표면을 둘러싸는 제2 영역을 포함하는 제1 인캡슐레이팅 부분; 및 제1 인캡슐레이팅 부분의 제1 영역과 제2 영역 중 적어도 하나를 차폐하는 EMI 차폐층을 포함할 수 있다.
본 발명의 다양한 장점, 양태 및 새로운 특징뿐만 아니라 실시예를 지지하는 다양한 예시된 실시예의 세부 사항들은 다음의 설명 및 도면으로부터 더욱 완전히 이해될 것이다.
공통적인 참조 번호는 동일하거나 유사한 요소를 지시하기 위하여 도면 및 상세한 설명 전체에 걸쳐 사용된다.
도 1a 및 도 1b는 본 발명의 다양한 예시적인 실시예에 따른 반도체 장치 및 EMI 차폐층을 각각 갖는 반도체 다이의 횡단면도.
도 2a 및 도 2b는 본 발명의 다양한 예시적인 실시예에 따른 반도체 장치 및 EMI 차폐층을 각각 갖는 반도체 다이의 횡단면도.
도 3a 및 도 3b는 본 발명의 다양한 예시적인 실시예에 따른 반도체 장치 및 EMI 차폐층을 갖는 반도체 다이의 단면도이며, 도 3c는 EMI 차폐층 및 EMI 차폐 와이어의 평면도.
도 4a 및 도 4b는 본 발명의 다양한 예시적인 실시예에 따른 반도체 장치의 횡단도 및 측면도.
도 5는 본 발명의 다양한 예시적인 실시예에 따른 반도체 장치의 횡단면도.
도 6은 본 발명의 다양한 예시적인 실시예에 따른 반도체 장치 제조 방법의 플로우 차트.
도 7a 내지 도 7m은 본 발명의 다양한 예시적인 실시예에 따른 반도체 장치 제조 방법의 공정 단계를 순차적으로 도시한 횡단면도.
도 8a 내지 도 8j는 본 발명의 다양한 예시적인 실시예에 따른 반도체 장치 제조 방법의 공정 단계를 순차적으로 도시한 횡단면도.
도 9a 내지 도 9c는 본 발명의 다양한 예시적인 실시예에 따른 반도체 장치 제조 방법의 공정 단계를 순차적으로 도시한 횡단면도.
도 10a 내지 도 10d는 본 발명의 다양한 예시적인 실시예에 따른 반도체 장치 제조 방법의 공정 단계를 순차적으로 도시한 횡단면도이다.
도 11은 본 발명의 다양한 예시적인 실시예를 위하여 도 8c의 스핀-코팅 공정 단계에 대한 대안일 수 있는 구리 포일 적층 공정을 도시한 도면.
본 명세서에서 사용된 바와 같이, "및/또는"은 "및/또는"에 의해 연결된 목록 중 하나 이상의 항목들을 의미한다. 예를 들어, "x 및/또는 y"는 3개의 요소 세트{(x), (y), (x, y)} 중 임의의 요소를 의미한다. 즉, "x 및/또는 y"는 "x 및 y의 하나 또는 둘 다를 의미한다. 다른 예로서, "x, y, 및/또는 z"는 7개의 요소 세트{(x), (y), (z), (x, y), (x, z), (y, z), (x, y, z)}중 임의의 요소를 의미한다. 즉, "x, y 및/또는 z"는 "x, y 및 z 중 하나 이상"을 의미한다. 본 명세서 내에서 사용된 바와 같이, 용어 "예를 들어"는 하나 이상의 비제한적인 예, 경우, 실예의 목록을 설정한다.
본 명세서에서 사용된 용어는 단지 특정한 실시예를 설명하기 위한 것이며 본 발명을 제한하려는 의도가 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는, 문맥이 명백히 다르게 제시하지 않는 한, 복수의 형태를 포함하도록 의도된다. 본 명세서에서 사용할 때, 용어 "포함한다(comprises)", "이루어진다(includes)," "포함하는(comprising), "이루어진(including)", "갖는다(has)", "갖는다(have)", "갖는(having)" 등은 설명된 특징, 정수, 단계, 동작, 요소 및/또는 구성 요소를 특정하며, 다른 특징, 정수, 단계, 동작, 요소, 구성 요소 및/또는 이들의 그룹들 중 하나 이상의 존재 또는 추가를 배제하지 않는다는 것이 더 이해될 것이다.
비록 용어 "제1", "제2" 등이 다양한 요소를 설명하기 위하여 본 명세서에서 사용될 수 있으나, 이러한 요소는 이러한 용어로 한정되어서는 안된다는 점이 이해될 것이다. 이러한 용어는 한 요소를 다른 요소와 구별하기 위해서만 사용된다. 따라서, 예를 들어, 이하에서 설명될 제1요소, 제1구성 요소 또는 제1부분은 본 발명의 교시로부터 벗어나지 않고 제2 요소, 제2구성 요소 또는 제2부분으로 지칭될 수 있다. 유사하게, "상부(upper)", "위(above)", "하부(lower)", "아래(below)", "측부(side)", "측방향(lateral)", "수평적(horizontal)", "수직적(vertical)" 등과 같은 다양한 공간적 용어는 상대적인 방식으로 한 요소를 다른 요소와 구분하는데 사용될 수 있다. 그러나, 본 발명의 교시를 벗어나지 않고 구성 요소가 상이한 방식으로 배향될 수 있다는 점이 이해되어 한다. 예를 들어, 반도체 장치는 그 "최상부" 표면이 수평으로 향하고 그 "측" 표면이 수직으로 향하도록 옆으로 회전될 수 있다.
도 1a 및 도 1b를 참고하면, 본 발명의 다양한 실시예에 따른 반도체 장치(100)의 횡단면도가 제공된다. 도시된 바와 같이, 반도체 장치(100)는 반도체 다이(110A 및 110B), EMI 차폐층(120), 기판(130) 및 인캡슐레이팅 부분(150)을 포함한다. 또한, 반도체 장치(100)는 외부 상호 접속 구조(160)를 더 포함할 수 있다.
각각의 반도체 다이(110A 및 110B)는 실질적으로 편평한 제1 표면(111), 제1 표면(111)에 대향하는 실질적으로 편평한 제2 표면(112) 그리고 제1 표면(111)과 제2 표면(112) 사이에 형성된 제3 표면(113)을 가질 수 있다. 또한, 각각의 반도체 다이(110A 및 110B)는 제2 표면(112) 상에 형성된 적어도 하나 이상의 콘택트 패드(114)(예를 들어, 본딩 패드 또는 재분배 패드) 및 내부 콘택트 패드(114)에 연결된 적어도 하나 이상의 내부 상호 접속 구조(115)를 포함한다. 실질적으로, 제1 표면(111)은 각각의 반도체 다이(110A 및 110B)의 최상부 표면을 포함할 수 있고, 제2 표면(112)은 각각의 반도체 다이(110A 및 110B)의 최하부 표면을 포함할 수 있으며, 제3 표면은 각각의 반도체 다이(110A 및 110B)의 하나 이상의 4개의 측표면을 포함할 수 있다.
도 1a 및 도 1b에 2의 반도체 다이(110A 및 110B)를 갖는 반도체 장치(100)가 나타나 있다. 그러나, 반도체 장치(100)는 일부 실시예에서 단일 반도체 다이 또는 2개 이상의 반도체 다이를 포함할 수 있다.
내부 상호 접속 구조(115)의 예는, 제한되지는 않지만, 반도체 다이(110A 및 110B)를 기판(130)에 전기적으로 접합시키는 마이크로 범프, 금속 필라, 솔더 범프 또는 솔더 볼과 같은 다양한 유형의 구조를 포함할 수 있다. 일 예에서, 내부 상호 접속 구조(115)는 리플로우 또는 열 압착에 의하여 기판(130)에 접합되는 솔더 범프 또는 솔더 캡(115a)을 갖는 구리 필라를 포함할 수 있다. 내부 상호 접속 구조(115)는, 제한되지는 않지만, 약 20 내지 50 마이크로미터(㎛)의 피치 및/또는 약 90 내지 100㎛의 피치를 가질 수 있다.
한편, 반도체 다이(110A 및 110B)는 반도체 웨이퍼로부터 분리된 집적 회로 다이를 포함할 수 있으며, 그 예는 디지털 신호 프로세서(DSP), 마이크로프로세서, 네트워크 프로세서, 전력 관리 프로세서, RF 프로세서, 무선 베이스 밴드 시스템-온-칩(SoC; system-on-chip) 프로세서, 센서 및 응용 주문형 집적 회로(ASIC; application specific integrated circuit)와 같은 전기 회로를 포함할 수 있으나, 이에 제한되지 않는다.
EMI 차폐층(120)은 반도체 다이(110A 및 110B)의 제1 표면(111)을 차폐하는 실질적으로 편평한 제1 전도층(121) 및 반도체 다이(110A 및 110B)의 제3 표면(113)을 차폐하는 실질적으로 편평한 제2 전도층(122)을 포함할 수 있다. 이 방식으로, 제1 전도층(121)과 제2 전도층(122)은 반도체 다이(110A 및 110B)의 최상부 표면과 4개의 측표면을 차폐하는 캡 형상을 갖는 EMI 차폐층(120)을 제공할 수 있다. 또한, 반도체 장치(100)가 제2 반도체 다이(110B)로부터 수평 방향으로 이격된 제1 반도체 다이(110A)를 포함하는 경우, EMI 차폐층(120)은 제1 및 제2 반도체 다이(110A 및 110B) 사이의 갭을 채울 수 있다. 특히, 제2 전도층(122)이 제1 및 제2 반도체 다이(110A 및 110B)의 제3 표면(113)들 사이의 영역 내로 삽입되도록 EMI 차폐층(120)의 제2 전도층(122)이 구성될 수 있다.
EMI 차폐층(120)은 반도체 다이(110A 및 110B)에서 발생된 전자기파가 외부로 방사되는 것을 방지할 수 있다. 또한, EMI 차폐층(120)은 외부적으로 인가된 전자기파가 반도체 다이(110A 및 110B)로 들어가는 것을 방지할 수 있다. 상세한 설명을 통해, EMI 차폐층(120)의 이러한 기능은 EMI 차폐(shielding)라고 지칭될 수 있다.
전자기파의 차폐를 가능하게 하기 위하여 EMI 차폐층(120)은 다양한 전도성 재료를 이용하여 형성될 수 있다. EMI 차폐층(120)을 위한 적절한 전도성 재료의 예는 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 플래티늄(Pt), 코발트(Co), 티타늄(Ti), 크롬(Cr), 지르코늄(Zr), 몰리브덴(Mo), 루테늄(Ru), 하프늄(Hf), 텅스텐(W), 레늄(Re), 흑연(raphite) 또는 카본 블랙을 포함할 수 있으나, 이에 제한되지 않는다. 일부 실시예에서, EMI 차폐층(120)은 금속 입자 및 금속 입자를 EMI 차폐층 내부에 결합시키기 위한 바인더를 더 포함할 수 있다. 다른 실시예에서, EMI 차폐층(120)은 금속 입자 및 반도체 다이(110A 및 110B)의 표면에 금속 입자를 부착하기 시키기 위한 바인더를 더 포함할 수 있다.
또한, EMI 차폐층(120)은 금속 또는 금속 산화물로 도핑된 폴리아세틸렌, 폴리아닐린, 폴리피롤, 폴리티오펜 또는 폴리-설퍼-나이트라이드와 같은 전도성 폴리머를 포함할 수 있다. 더욱이, EMI 차폐층(120)은 카본 블랙, 흑연 및 은과 같은 전도성 재료를 갖는 전도성 잉크를 포함할 수 있다.
EMI 차폐층(120)의 두께는, 예를 들어 약 0.1㎛ 내지 약 1,000㎛, 바람직하게는 1㎛ 내지 100㎛, 더욱 바람직하게는 3㎛ 내지 30㎛ 범위일 수 있지만, 본 발명의 양태는 이에 제한되지 않는다. EMI 차폐층(120)의 두께가 0.1㎛보다 작으면 EMI 차폐층(120)의 EMI 차폐 효율이 원하는 임계값보다 작을 수 있으며, EMI 차폐층(120)의 두께가 1,000㎛보다 클 때, EMI 차폐층(120)을 형성하는데 필요한 시간이 경제적으로 실행 가능한 기간 이상으로 연장될 수 있다.
또한, EMI 차폐층(120)은, 예를 들어 스핀 코팅, 스프레이, 프린팅, 적층 및/또는 이들의 조합과 같은 다양한 비스퍼터링(non-sputtering) 공정에 의해 형성될 수 있지만, 이에 한정되는 것은 아니다. 본 명세에서 사용된 바와 같이, 용어 "비스퍼터링된" 및 관련된 단어 및 구(phrases)는 스퍼터링 공정을 통하여 형성된 층을, 예를 들어 스핀 코팅, 스프레이, 프린팅, 적층 및/또한 이러한 공정의 조합을 통하여 형성된 EMI 차폐층(120)과 구별하기 위해 사용된다. 이러한 비스퍼터링된 층은 스퍼터링된 층보다 유리한 점을 가질 수 있다. 예를 들어, 스퍼터링된 층과 비교하여, 비스퍼터링된 층은 보다 높은 UPH(시간당 단위), 보다 낮은 작동 비용, 더 낮은 툴 (tool) 비용 및 특히 측벽을 따라 형성된 층의 두께의 더 양호한 제어 결과를 낼 수 있다.
위에서 설명된 바와 같이, EMI 차폐층(120)은 인캡슐레이팅 부분(150)의 표면 상에 형성되지 않으며, 대신에 반도체 다이(110A 및 110B)(예를 들어, 실리콘 다이)의 표면 상에 직접적으로 형성된다. 이와 같이, 본 발명의 다양한 실시예에 따른 반도체 장치(100)는 개선된 EMI 차폐 효율을 나타낼 수 있다. 특히, EMI 차폐층(120)이 인캡슐레이팅 부분(150)의 외부 표면 상에 형성된다면, EMI 차폐층(120)은 반도체 다이(110A 및 110B)로부터 소정의 간격을 두고 이격될 것이다. 이러한 간격은 전자기파가 반도체 다이(110A, 110B)로부터 외부로 방사되거나 갭을 통하여 반도체 다이(110A, 110B) 내부로 들어갈 수 있게 한다. 그러나, 반도체 다이(110A 및 110B)의 표면 상에 직접 형성된 EMI 차폐층(120)이 있으면 EMI 차폐층(120)과 각각의 반도체 다이(110A 및 110B) 사이에는 갭이 존재하지 않는다. 이와 같이 EMI 차폐층(120)은 전자기파가 반도체 다이(110A, 110B)로부터 외부로 방사되는 것을 상당히 억제하거나 전자기파가 외부로부터 반도체 다이(110A, 110B)로 들어가는 것을 상당히 억제할 수 있다.
또한, 각각의 반도체 다이(110A 및 110B)는 콘택트 패드(114)에 연결된 접지 회로 패턴(116)을 더 포함할 수 있다. 접지 회로 패턴(116)은 EMI 차폐층(120)에 직접적으로 전기적으로 연결될 수 있다(도 1b 참조). 콘택트 패드(114)는 내부 상호 접속 구조(115)에 전기적으로 연결될 수 있다. 또한, 내부 상호 접속 구조(115)는 기판(130)의 상부 회로 패턴(132)에 전기적으로 연결될 수 있다. 기판(130)의 콘택트 패드(114), 내부 상호 접속 구조(115) 및 상부 회로 패턴(132)은 접지 회로 패턴(116)에 전기적으로 연결될 수 있으며, 접지를 위한 구조를 제공할 수 있다. 따라서, EMI 차폐층(120)은 접지될 수 있으며, 보다 효율적으로 전자기파가 방사되거나 유도되는 것을 방지할 수 있다. 일부 실시예에서, 일부 내부 상호 접속 구조(115)는 접지 범프로서 사용될 수 있고, 일부 내부 상호 접속 구조(115)는 신호 범프로서 사용될 수 있으며, 일부 내부 상호 접속 구조(115)는 전력 범프로서 사용될 수 있다. 이러한 실시예에서, 접지 회로 패턴(116)은 접지 범프로서 사용된 내부 상호 접속 구조(115)에 전기적으로 연결될 수 있다.
기판(130)은 반도체 다이(110A 및 110B) 및/또는 수동 소자를 위한 기계적 지지 구조를 포함할 수 있다. 이를 위하여, 기판(130)은 유전체 층(131) 그리고 유전체 층(131)의 최상부 표면 상에 형성된 상부 회로 패턴(예를 들어, 전도성 트레이스)(132)을 포함할 수 있다. 상부 회로 패턴(132)은 각각의 반도체 다이(110A 및 110B)의 내부 상호 접속 구조(115)에 전기적으로 연결될 수 있다. 기판(130)은 유전체층(131)의 최하부 표면에 형성된 외부 회로 보드와 전기적으로 연결된 하부 회로 패턴(133)을 더 포함할 수 있다. 특히, 기판(130)은 상부 회로 패턴(132)과 하부 회로 패턴(133) 사이에 다수의 회로 패턴(134)과 비아(135)를 더 포함할 수 있다. 또한, 복수의 회로 패턴(134)과 비아(135)는 상부 회로 패턴(132) 및/또는 하부 회로 패턴(133)과 전기적으로 연결될 수 있다. 기판(130)의 예는 경질 인쇄 회로 보드, 연성 인쇄 회로 보드, 코어를 갖는 회로 보드, 코어리스(coreless) 회로 보드 및 빌드-업(build-up)를 포함할 수 있지만, 이에 제한되지는 않는다.
또한, 언더필(140)은 각각의 반도체 다이(110A 및 110B)와 기판(130) 사이의 영역을 더 채울 수 있다. 언더필(140)은 내부 상호 접속 구조(115)를 보호할 수 있고, 반도체 다이(110A 및 110B)를 기판(130)에 기계적으로 연결할 수 있다. 반도체 다이(110A 및 110B)와 기판(130)이 전기적으로 연결되기 전에 언더필(140)이 반도체 다이(110A 및 110B) 및/또는 기판(130)에 도포될 수 있다. 일부 실시예에서, 반도체 다이(110A 및 110B)와 기판(130)이 전기적으로 연결된 후 언더필(140)이 모세관 작용을 통해 각각의 반도체 다이(110A 및 110B)와 기판(130) 사이의 갭을 채울 수 있다. 부가적으로, 언더필(140)은 유기 또는 무기 충진제를 갖거나 갖지 않는 비전도성 페이스트를 포함할 수 있다.
언더필(140)이 실질적으로 EMI 차폐층(120)에 접착되도록 언더필(140)은 구성된다. 특히, 언더필(140)은 반도체 다이(110A 및 110B)의 제3 표면 상에 형성된 제2 전도층(122)의 최하부 표면 및 측표면에 부착될 수 있다. EMI 차폐층(120)이 스핀-코팅, 스프레잉 및/또는 프린팅에 의하여 형성된 실시예에서, 반도체 다이(110A 및 110B)의 표면과 비교하여, EMI 차폐층(120)은 매우 거친 그리고 다공성 표면을 가질 수 있다. 구체적으로, EMI 차폐층(120)은 반도체 다이(110A 및 110B)보다 훨씬 더 큰 거칠기를 나타낼 수 있다. 따라서, 상대적으로 큰 거칠기를 갖는 언더필(140)이 EMI 차폐층(120)에 직접 접착되기 때문에, 언더필(140)과 EMI 차폐층(120) 사이의 접착력이 개선된다. 또한, EMI 차폐층(120)/반도체 다이(110A 및 110B)와 기판(130) 사이의 기계적 접착은 언더필(140)에 의해 개선될 수 있다.
일부 실시예에서, 언더필(140)은 제공되지 않을 수 있다. (이하에서 더욱 상세하게 설명된) 인캡슐레이팅 부분(150)의 충진제 치수가 반도체 다이(110A, 110B)와 기판(130) 사이의 갭의 치수보다 작은 경우, 인캡슐레이팅 재료가 갭 내로 충분하게 주입되고 갭을 채울 수 있다. 이러한 실시예에서, 언더필(140)은 제공되지 않을 수 있다.
인캡슐레이팅 부분(150)(예를 들어, 인캡슐레이팅 부재 또는 인캡슐런트)는 EMI 차폐층(120), 언더필(140) 및 기판(130)을 인캡슐레이팅할 수 있다. 인캡슐레이팅 부분(150)은 외부 환경으로부터 EMI 차폐층(120), 언더필(140) 및 기판(130)을 보호할 수 있다. 본 명세서에서 설명된 인캡슐레이팅 부분(150)과 다른 인캡슐레이팅 부분의 예는 에폭시 몰드 화합물, 에폭시 몰드 수지 등을 포함할 수 있지만, 이에 한정되지는 않는다. 인캡슐레이팅 부분(150)은 EMI 차폐층(120)을 기판(130) 상에 완전히 인캡슐레이트할 수 있다. 일부 실시예에서, 인캡슐레이팅 부분(150)은 EMI 차폐층(120)의 일 부분을 노출시킬 수 있다. 예를 들어, EMI 차폐층(120)의 제1 전도층(121) 상에 인캡슐레이팅 부분(150)이 형성되지 않을 수 있다. 이와 같이, EMI 차폐층(120)의 제1 전도층(121)은 외부로 직접 노출될 수 있다. 보다 구체적으로, EMI 차폐층(120)의 제1 전도층(121)의 최상부 표면은 인캡슐레이팅 부분(150)의 최상부 표면과 동일 평면 상에 있을 수 있다. 이러한 실시예에서, 반도체 다이(110A 및 110B)는 보다 증가된 방열 성능을 가질 수 있다.
인캡슐레이팅 부분(150)이 EMI 차폐층(120)을 전체적으로 인캡슐레이트하면, 인캡슐레이팅 부분(150)과 EMI 차폐층(120) 사이의 높은 접착력이 발생할 수 있다. 이와 같이, 인캡슐레이팅 부분(150)과 EMI 차폐층(120) 사이의 계면 박리가 제거될 수 있다. 특히, 상술한 바와 같이 EMI 차폐층(120)의 거칠기가 크기 때문에, 인캡슐레이팅 부분(150)과 EMI 차폐층(120) 사이에서 보여지는 접착성이 더 증가된다. 또한, 인캡슐레이팅 부분(150)이 EMI 차폐층(120)을 완전히 인캡슐레이트하는 경우, 인캡슐레이팅 부분(150)은 외부의 물리적 그리고 화학적 충격으로부터 EMI 차폐층(120)을 보호할 수 있다.
외부 상호 접속 구조(160)의 예는 금속 필라, 솔더 범프, 솔더 볼, 범프 또는 랜드를 포함할 수 있지만, 이에 한정되는 것은 아니다. 외부 상호 접속 구조(160)는 약 100 내지 200㎛의 크기를 갖는 범프 또는 약 20 내지 100㎛의 크기를 갖는 범프/필라를 포함할 수 있다. 솔더 범프가 외부 상호 접속 구조(160)에 사용될 때, 외부 상호 접속 구조(160)는 다른 금속보다 낮은 온도에서 용융되는 하나 이상의 솔더 금속을 포함할 수 있으며 용융 및 냉각 공정 동안에 외부 상호 접속 구조(160)와 외부 회로 보드 또는 다른 장치 사이에 물리적 그리고 전기적 접합을 제공할 수 있다. 외부 상호 접속 구조(160)의 예는 볼 그리드 어레이(BGA) 및/또는 랜드 그리드 어레이(LGA)를 포함할 수 있지만, 이에 제한되지는 않는다. 외부 상호 접속 구조(160)에 사용된 솔더 볼이 도시되어 있지만, 외부 상호 접속 구조(160)는 다양한 유형의 구조를 포함할 수 있다.
상술한 바와 같이, 본 발명의 다양한 실시예에 따르면, EMI 차폐층(120)은 반도체 다이(110A 및 110B)의 제1 표면(111)(예를 들어, 최상부 표면) 및/또는 제3 표면(110B)(예를 들어, 측표면) 상에 직접 형성된다. 이러한 EMI 차폐층(120)의 형성은 EMI 차폐층(120)의 생산성 및 수율을 향상시킬 수 있으며, 반도체 장치(100)에 개선된 EMI 차폐 효율을 제공할 수 있다. 또한, EMI 차폐층(120)이 인캡슐레이팅 부분(150) 내에 매립되어 있기 때문에 반도체 장치(100)는 외부 환경으로부터 안전하게 보호될 수 있다. 또한, 이러한 EMI 차폐층(120)의 형성은 반도체 소자(100)의 소형화 및 슬림화에 도움을 줄 수 있다.
도 2a 및 도 2b를 참고하면, 본 발명의 다양한 예시적인 실시예에 따른 반도체 장치(200)의 횡단면도가 도시된다. 도시된 바와 같이, 반도체 장치(200)는 반도체 장치(100)와 유사한 방식으로 형성될 수 있다. 그러나, 반도체 장치(200)는 반도체 다이(110A 및 110B)를 기판(130)에 연결하는 전도성 볼을 포함하는 내부 상호 접속 구조(215)를 포함할 수 있다. 비교해보면, 도 2a 및 도 2b에 도시된 반도체 장치(200)의 내부 상호 접속 구조(215)는 솔더를 갖는 전도성 필라(예를 들어, 구리 필라)를 포함한다.
솔더 볼과 같은 내부 상호 접속 구조(215)는 매스 리플로우에 의해 반도체 다이(110A 및 110B)를 기판(130)에 전기적으로 연결시킬 수 있으며, 이는 반도체 장치(200)의 생산성을 향상시킬 수 있다. 또한, 솔더 볼과 같은 내부 상호 접속 구조(215)는 전도성 필라(pillar)와 같은 다른 내부 상호 접속 구조보다 더 간략화된 방식으로 형성될 수 있다. 이와 같이, 내부 상호 접속 구조(215)는 내부 상호 접속 구조(115)보다 낮은 비용으로 형성될 수 있으며, 따라서 반도체 장치(100)와 비교하여 반도체 장치(200)의 제조 비용을 줄인다.
도 3a 및 도 3b는 본 발명의 다양한 예시적인 실시예에 따른 EMI 차폐층(320)을 갖는 반도체 장치(300) 및 반도체 다이(110)의 횡단면도를 도시한다. 도 3c는 EMI 차폐층(320) 및 와이어(370)의 평면도를 제공한다.
도 3a 내지 도 3c에 도시된 바와 같이, 본 발명의 다양한 예시적인 실시예에 따른 반도체 장치(300)는 반도체 다이(110), 반도체 다이(110)의 제1 표면(111)(예를 들어, 최상부 표면)에만 형성된 EMI 차폐층(320) 및 EMI 차폐층(320)을 기판(130)에 전기적으로 연결하는 다수의 EMI 차폐 와이어(370)를 포함할 수 있다. 특히, EMI 차폐층(320)은 반도체 다이(110)의 제1 표면(111) 상에만 형성되고 반도체 다이(110)의 제3 표면(113)에는 형성되지 않을 수 있다. 따라서, 인캡슐레이팅 부분(150)은 반도체 다이(110)의 제1 표면(111) 상에 형성된 EMI 차폐층(320)에 그리고 반도체 다이(110)의 제 3 표면(113)에 직접 접착될 수 있다.
또한, EMI 차폐 와이어(370)는 EMI 차폐층(320)을 기판(130)의 접지 회로 패턴(332)에 전기적으로 연결할 수 있다. 특히, EMI 차폐 와이어(370)는 반도체 다이(110)의 제3 표면(113)과 대체로 평행할 수 있다. 이를 위해, EMI 차폐 와이어(370)의 제1 말단은 EMI 차폐층(320)에 볼-접합(또는 스티치-접합)될 수 있으며, EMI 차폐 와이어(370)의 제2 말단은 접지 회로 패턴(332)에 스티치-접합(또는 볼-접합)될 수 있다.
EMI 차폐층(320)의 평면 형상은 4개의 측부를 갖는 일반적으로 직사각형 형상일 수 있지만, 이에 제한되는 것은 아니다. 기판(130)의 접지 회로 패턴(332)의 평면 형상은 또한 4개의 측부를 갖는 일반적으로 직사각형일 수 있다. EMI 차폐 와이어(370)들은 EMI 차폐층(320)의 4개의 측부를 따라 일정 피치로 배치될 수 있다. 각각의 EMI 차폐 와이어(370)는 EMI 차폐층(320)의 일 측부를 접지 회로 패턴(332)의 대응 측부에 전기적으로 연결할 수 있다.
EMI 차폐 와이어(370)는 반도체 다이(110)의 제3 표면(113)으로부터 소정 거리 이격될 수 있으며 반도체 다이(110)를 차폐할 수 있다. EMI 차폐 와이어(370)들 사이의 거리 또는 피치는 차폐될 전자기파의 파장 범위에 따라 변할 수 있다. 예를 들어, 차폐될 전자기파의 파장이 짧을수록 EMI 차폐 와이어(370)들 사이의 거리 또는 피치는 더 작아진다. EMI 차폐 와이어(370)를 구성하기 위한 재료의 예는 금(Au), 은(Ag), 구리(Cu) 또는 알루미늄(Al)과 같은 다양한 금속을 포함할 수 있지만, 이에 한정되는 것은 아니다.
인캡슐레이팅 부분(150)은 기판(130) 상의 반도체 다이(110), EMI 차폐층(320) 및 EMI 차폐 와이어(370)를 인캡슐레이트하고 외부의 물리적 그리고 화학적 환경으로부터 보호할 수 있다. 결과적으로, EMI 차폐층(320) 및 EMI 차폐 와이어(370)는 전자파로부터 반도체 다이(110)를 유도적으로 차폐할 수 있다.
위에서 설명된 바와 같이, 본 발명의 다양한 실시예에 따르면, EMI 차폐층(320) 및 EMI 차폐 와이어(370)는 반도체 다이(110) 주위에 패러데이 케이지(Faraday cage)를 형성한다. 이러한 패러데이 케이지는 반도체 다이(110)에서 발생된 전자기파가 외부로 방사되는 것을 방지할 수 있다. 더욱이, 패러데이 케이지는 외부 전자기파가 반도체 다이(110)로 들어가 반도체 다이를 간섭하는 것을 방지할 수 있다.
도 4a 및 도 4b를 참조하면, 본 발명의 다양한 예시적인 실시예에 따른 반도체 장치(400)의 횡단면도 및 측면도가 도시된다. 도 4a 및 도 4b에 도시된 바와 같이, 반도체 장치(400)는 반도체 다이(110), 기판(130), 인캡슐레이팅 부분(450) 및 EMI 차폐층(420)을 포함할 수 있다. 인캡슐레이팅 부분(450)은 반도체 다이(110)의 제1 표면(111)을 대략적으로 인캡슐레이팅 하는 제1 영역(451) 및 반도체 다이(110)의 제3 표면(113)을 대략적으로 인캡슐레이팅 하는 제2 영역(452)을 포함할 수 있다.
EMI 차폐층(420)은 인캡슐레이팅 부분(450)의 제2 영역(452)의 적어도 일 부분 그리고 제1 영역(451)을 차폐할 수 있다. 도시된 바와 같이, EMI 차폐층(420)은 인캡슐레이팅 부분(450)의 제2 영역(452)을 차폐할 수 있지만, 본 발명의 양태는 이에 한정되지 않는다. 오히려, EMI 차폐층(420)은 인캡슐레이팅 부분(450)의 제1 영역(451)을 차폐할 수 있다.
기판(130)은 그 최상부 표면에 형성된 안테나 패턴(434)을 더 포함할 수 있다. 안테나 패턴(434)이 EMI 차폐층(420)에 의해 인캡슐레이트되면, EMI 차폐층은 안테나 패턴(434)이 안테나 역할을 하는 것을 방지하거나 대체로 감소시킬 것이다. 따라서, 안테나 패턴(434)은, 도시된 바와 같이 EMI 차폐층(420) 및/또는 인캡슐레이팅 부분(450)으로부터 노출될 수 있다.
이를 위해, EMI 차폐층(420)은, 예를 들어 인캡슐레이팅 부분(450)의 제2 영역(452)에 형성될 수 있지만, 예를 들어 안테나 패턴(434) 상에는 형성되지 않는다. EMI 차폐층(420)과 안테나 패턴(434) 사이에 절연 층(435)이 개재될 수 있다. 대안적으로, EMI 차폐층(420)과 안테나 패턴(434)은 서로 설정된 거리 이격될 수 있다. 또한, EMI 차폐층(420)은 기판(130) 상에 형성된 접지 회로 패턴(432)과 전기적으로 연결될 수 있다. EMI 차폐층(420)이 안테나 패턴(434) (예를 들어, 인캡슐레이팅 부분(450)의 제2 영역(452))으로부터 이격된 영역 상에 형성되기 때문에, EMI 차폐층(420)은 기판(130) 상에 형성된 안테나 패턴(434)의 작동을 방해하지 않으면서 반도체 다이(110)로부터의 전자기파를 효율적으로 차폐할 수 있다.
도 5를 참조하면, 본 발명의 다양한 예시적인 실시예에 따른 반도체 장치(500)의 단면도가 도시된다. 도 5에 도시된 바와 같이, 반도체 장치(500)는 반도체 다이(110), 기판(130), 반도체 다이(110)를 인캡슐레이팅하는 제1 인캡슐레이팅 부분(551), 제1 인캡슐레이팅 부분(551) 상에 형성된 EMI 차폐층(520), EMI 차폐층(520)을 기판(130)에 연결하는 EMI 차폐 와이어(570) 및 제1 인캡슐레이팅 부분(551), EMI 차폐층(520) 그리고 EMI 차폐 와이어(570)를 인캡슐레이팅하는 제2 인캡슐레이팅 부분(552)를 포함할 수 있다.
제1 인캡슐레이팅 부분(551)은 반도체 다이(110)의 제1 표면(111)과 제3 표면(113)을 인캡슐레이트할 수 있다. 제1 인캡슐레이팅 부분(551)의 제1 영역(551a)은 반도체 다이(110)의 제1 표면(111)을 인캡슐레이트할 수 있다. 제1 인캡슐레이팅 부분(551)의 제2 영역(551b)은 반도체 다이(110)의 제3 표면(113)을 인캡슐레이트할 수 있다.
EMI 차폐층(520)은 인캡슐레이팅 부분(551)의 제1 영역(551a) 상에 형성될 수 있다. 특히, EMI 차폐층(520)은 반도체 다이(110)의 제1표면(111)에 대응하는 제1 인캡슐레이팅 부분(551)의 제1 영역(551a) 상에 형성될 수 있다. 제1 인캡슐레이팅 부분(551)의 제1 영역(551a)은 대체로 평면적으로 형성될 수 있다. EMI 차폐층(520) 또한 대체로 평면 플레이트를 갖도록 형성될 수 있다.
EMI 차폐 와이어(570)는 EMI 차폐층(520)을 기판(130) 상에 제공된 접지 회로 패턴(332)에 전기적으로 연결할 수 있다. 일 예에서, EMI 차폐 와이어(570)는 제1 인캡슐레이팅 부분(551)의 제2 영역(551b)과 대체로 평행하게 형성될 수 있다. 또한, EMI 차폐 와이어(570)는 제1 인캡슐레이팅 부분(551)의 제2 영역(551b)에서 설정된 거리 이격될 수 있다. 특히, EMI 차폐 와이어(570)는 제1 인캡슐레이팅 부분(551) (예를 들어, 반도체 다이(110)의 제3 표면)을 차폐하도록 형성될 수 있다.
제2 인캡슐레이팅 부분(552)은 제1 인캡슐레이팅 부분(551), EMI 차폐층(520) 및 EMI 차폐 와이어(570)를 인캡슐레이트할 수 있다. 제2 인캡슐레이팅 부분(552)의 예는 제1 인캡슐레이팅 부분(551)의 재료와 동일한 또는 다른 재료를 포함할 수 있으나, 이에 제한되는 것은 아니다. 일부 실시예에서, 제2 인캡슐레이팅 부분(552)은 제1 인캡슐레이팅 부분(551)보다 작은 탄성 계수(modulus)를 가질 수 있다. 따라서, 제1 인캡슐레이팅 부분(551)과 비교하여, 제2 인캡슐레이팅 부분(552)은 외부 충격을 효율적으로 흡수 또는 완화시킬 수 있다.
위에서 설명된 바와 같이, 반도체 다이(110)는 제1 인캡슐레이팅 부분(551)에 의하여 인캡슐레이트된다. EMI 차폐층(520)은 제1 인캡슐레이팅 부분(551)의 표면 상에 형성되며, 그에 의하여 외부 환경으로부터 반도체 다이(110)를 보호한다. EMI 차폐층(520)은 개선된 EMI 차폐 효율을 갖는 반도체 장치(500)를 더 제공할 수 있다. 반도체 다이(110)는 제1 인캡슐레이팅 부분(551) 및 복수의 EMI 차폐 와이어(570)에 의해 인캡슐레이트되어 있기 때문에, 반도체 장치(500)는 개선된 EMI 차폐 효율을 갖는다.
일부 실시예에서, 제2 인캡슐레이팅 부분(552)은 생략될 수 있다. 이러한 실시예에서, EMI 차폐층(520)과 EMI 차폐 와이어(570)는 외부로 노출될 수 있다. 또한, EMI 차폐층(520)으로 덮이지 않은 제1 인캡슐레이팅 부분(551)의 일 부분, 제2 인캡슐레이팅 부분(55)으로 덮이지 않은 기판(130)의 일 부분 및 수동 소자는 외부로 노출될 수 있다. 그러나 EMI 차폐층(520) 및 EMI 차폐 와이어(570)는 여전히 반도체 다이(110) 주위에 패러데이 케이지를 형성한다. 위에서 설명된 바와 같이, 패러데이 케이지는 반도체 다이(110)에서 발생된 전자기파가 외부로 방사되는 것을 방지할 수 있고, 외부 전자기파가 반도체 다이(110)로 들어가 간섭하는 것을 방지할 수 있다.
도 6을 참조하면, 본 발명의 다양한 예시적인 실시예에 따른 반도체 장치의 제조 방법의 플로우 차트가 도시되어있다. 도시된 바와 같이, 본 제조 방법은 웨이퍼의 전면측(예를 들어, 반도체 다이의 제2 표면) 상에 상호 접속 구조를 형성하는 웨이퍼 범핑 단계(S1) 및 웨이퍼의 후면측(예를 들어, 제1 표면) 상에 웨이퍼 장착 테이프를 적층하는 웨이퍼 장착 테이프 적층 단계(S2)를 포함할 수 있다. 본 방법은 웨이퍼를 경계선(street line)을 따라 개별 반도체 다이들로 분리하는 웨이퍼 다이싱(dicing) 단계(S3) 및 웨이퍼의 전면측에 범프 보호 테이프를 적층하는 범프 보호 테이프 적층 단계(S4)를 더 포함할 수 있다.
본 방법은 또한 웨이퍼로부터 웨이퍼 장착 테이프를 벗겨내는 웨이퍼 장착 테이프 박리 단계(S5) 및 범프 보호 테이프의 에지를 절단하고 제거하는 에지 절단 단계(S6)를 포함할 수 있다. 더욱이, 본 방법은 웨이퍼의 후면측 상에 EMI 차폐층을 스핀-코팅하는 EMI 차폐층 스핀-코팅 단계(S7) 및 코팅된 EMI 차폐층을 경화 또는 소결시키는 경화 또는 소결 단계(S8)를 포함할 수 있다.
본 방법은 경화 또는 소결된 웨이퍼 장착 테이프를 웨이퍼의 후면측 상에 적층시키는 웨이퍼 장착 테이프 적층 단계(S9) 및 웨이퍼의 전면측에서 범프 보호 테이프를 벗겨내는 범프 보호 테이프 박리 단계(S10)를 더 포함할 수 있다. 또한, 본 방법은 웨이퍼를 개별 반도체 다이 또는 복수의 반도체 다이로 분리하는 다이싱 단계(S11) 및 분리된 반도체 다이를 픽업 툴을 사용하여 픽업하는 다이 픽업 단계(S12)를 포함할 수 있다. 본 방법은 또한 반도체 다이를 기판에 부착시키는 다이 부착 단계(S13)를 포함할 수 있다.
도 7a 내지도 7m을 참조하면, 본 발명의 다양한 예시적인 실시예에 따른 반도체 장치의 제조 방법의 공정 단계를 순차적으로 도시하는 횡단면도가 도시된다. 특히, 본 제조 방법이 반도체 장치(100), 도 1a, 도 1b, 도 6 및 도 7a 내지 도 7m을 참고하여 설명된다.
도 7a에 도시된 바와 같이, 웨이퍼 범핑 단계(S1)에서, 웨이퍼(110W)의 전면측에 복수의 내부 상호 접속 구조(115)가 형성된다. 특히, 복수의 내부 상호 접속 구조(115)는 웨이퍼(110W) 상에 형성된 개별 반도체 다이(110)의 전면측(예를 들어, 제2 표면(112)) 상에 형성될 수 있다. 다양한 유형의 내부 상호 접속 구조(115)의 예는 마이크로 범프, 금속 필라(metal pillars), 솔더 범프(solder bump), 솔더 볼(solder ball) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 7b에 도시된 바와 같이, 웨이퍼 장착 테이프 적층 단계(S2)에서, 웨이퍼 장착 테이프(601)는 웨이퍼(110W)의 후면측 상에 장착될 수 있다. 특히, 웨이퍼 장착 테이프(601)는 웨이퍼(110W) 상에 형성된 반도체 다이(110)의 제1표면(111) 상에 장착될 수 있다. 도시되지는 않았지만, 웨이퍼 장착 테이프(601)는 대체로 원형의 장착 링에 의해 지지될 수 있다. 보다 구체적으로, 웨이퍼(110W)의 후면측은 원형 장착 링에 지지된 웨이퍼 장착 테이프(601)에 일시적으로 접착될 수 있다.
도 7c에 도시된 바와 같이, 웨이퍼 다이싱 단계(S3)에서, 개별 반도체 다이(110)는, 예를 들어 다이아몬드 블레이드, 다이아몬드 휠 또는 레이저 빔과 같은 다이싱 툴(602)을 이용하여 웨이퍼(110W) 상에 형성된 경계선을 따라 분리될 수 있다. 따라서, 이러한 웨이퍼 다이싱으로 인해 웨이퍼(110W) 상에 형성된 개별 반도체 다이(110)들은 서로 소정 거리 이격될 수 있다. 또한, 웨이퍼 다이싱은 반도체 다이(110)가 계속해서 웨이퍼 장착 테이프(601)에 접착된 상태에서 개별 반도체 다이(110)를 유지할 수 있다.
도 7d에 도시된 바와 같이, 범프 보호 테이프 적층 단계(S4)에서, 서로 이격된 복수의 반도체 다이(110)를 포함하는 웨이퍼(110W) 상에 범프 보호 테이프(603)가 적층될 수 있다. 특히, 범프 보호 테이프(603)는 웨이퍼(110W)의 전면측에 일시적으로 접착될 수 있다. 제조 공정 중에 웨이퍼(110W)의 전면측 상에 형성된 내부 접속 구조(115)는 범프 보호 테이프(603)에 의해 보호될 수 있다.
도 7e에 도시된 바와 같이, 웨이퍼 장착 테이프 박리 단계(S5)에서, 웨이퍼(110W)의 후면측에 접착된 웨이퍼 장착 테이프(601)는 박리될 수 있다. 따라서, 웨이퍼(110W)의 후면측이 외부로 노출될 수 있다. 특히, 웨이퍼 장착 테이프 박리 단계는 분리된 개별적인 복수의 반도체 다이(110) 각각의 제1 표면(111)과 제3 표면(113)을 외부로 노출시킬 수 있다. 그러나, 웨이퍼 장착 테이프 박리 단계는 반도체 다이(110)가 범프 보호 테이프(603)에 계속 접착되어 있는 상태에서 반도체 다이(110) 또는 웨이퍼(110W)의 전면측(예를 들어, 제2 표면(112))을 유지할 수 있다.
도 7f에 도시된 바와 같이, 에지 절단 단계(S6)에서, 에지 절단 툴(604)은 웨이퍼(110W)의 에지에 대응하는 범프 보호 테이프(603)의 원주 에지를 절단할 수 있다. 이러한 방식으로, 웨이퍼(110)의 원주 에지를 넘어 연장되는 과도한 범프 보호 테이프(603)는 따라서 에지 절삭 툴(604)에 의해 제거된다. 따라서, 웨이퍼(110W)와 범프 보호 테이프(603)는 에지 절단 단계(S6) 후에 동일한 평평한 형상을 가질 수 있다.
도 7g에 도시된 바와 같이, EMI 차폐층 스핀-코팅 단계(S7)에서, 웨이퍼(110W)는 범프 보호 테이프(603)를 통해 스핀 코팅 장치(605) 상에 장착될 수 있다. EMI 차폐층(120)은 그 후 코팅 툴(606)에 의해 웨이퍼(110W)의 후면측 상에 스핀-코팅될 수 있다. 따라서, 스핀 코팅 장치(602)는 반도체 다이(110)의 최상부 표면(예를 들어, 제1 표면(111))뿐만 아니라 반도체 다이(110)의 측부 표면(예를 들어, 제3 표면 ) 상에 EMI 차폐층(120)을 코팅할 수 있다. 이를 위해, 스핀 코팅 기구(605)는 금속 입자, 금속 입자를 결합시키는 바인더 및 용매를 포함하는 고점성 코팅 용액 또는 슬러리를 사용할 수 있다. EMI 차폐층(120)을 위한 고점성 슬러리가 웨이퍼(110W)의 후면측 상에 코팅된 후, 스핀 코팅 기구(605)는 웨이퍼(110W)를 고속으로 회전시키며 따라서 EMI 차폐층(120)은 반도체 다이(110)의 제1 및 제3표면(111 및 113) 상에서 균일하게 분산된다. 일부 실시예에서, EMI 차폐층(120)은, 예를 들어 전도성 폴리머, 전도성 잉크 또는 전도성 페이스트로 형성될 수 있다.
도 7h에 도시된 바와 같이, 경화 또는 소결 단계(S8)에서, 웨이퍼(110W)의 후면측 상에 형성된 EMI 차폐층(120)은 열 및/또는 광에 의해 경화 및/또는 소결될 수 있다. 예를 들어, EMI 차폐층(120)이 열경화성 재료로 이루어진 경우, EMI 차폐층(120)에 열이 가해질 수 있으며, 그리고/또는 EMI 차폐층(120)이 광경화성 재료로 이루어진 경우, 광이 EMI 차폐층(120)에 가해질 수 있다. 슬러리에 함유된 용액은 경화 및/또는 소결 공정에 의해 완전히 휘발되고 제거될 수 있다. 그 결과, 전도성 금속 또는 전도성 폴리머와 바인더 만이 EMI 차폐층(120) 내에 남을 수 있다.
도 7i에 도시된 바와 같이, 웨이퍼 장착 테이프 적층 단계(S9)에서, 경화된 및/또는 소결된 EMI 차폐층(120)의 표면 상에 웨이퍼 장착 테이프(607)가 다시 적층될 수 있다.
도 7j에 도시된 바와 같이, 범프 보호 테이프 박리 단계(S10)에서, 웨이퍼(110W)의 전면측(예를 들어, 제2 표면(112))에 접착된 범프 보호 테이프(603)가 박리될 수 있다. 따라서, 웨이퍼(110W)의 전면측과 내부 상호 접속 구조(115)는 외부로 노출될 수 있다.
도 7k에 도시된 바와 같이, 다이싱 단계(S11)에서, 개별 반도체 다이(110) 또는 복수의 반도체 다이(110)는 다이아몬드 휠 또는 레이저 빔과 같은 다이싱 툴(608)에 의해 웨이퍼(110W)로부터 분리된다. 다이싱 공구(608)는 각각의 반도체 다이(110)와 그 인접한 반도체 다이(110) 사이에 형성된 EMI 차폐층(120)을 자를(saw) 수 있다. 따라서, 단일 반도체 다이(들)(110)가 분리될 수 있거나 반도체 다이의 그룹은 웨이퍼(110W)로부터 분리될 수 있다. 다이싱 툴(608)의 폭은 각 반도체 다이(110)와 그 인접한 반도체 다이(110) 사이의 갭에 형성된 EMI 차폐층(120)의 두께 또는 폭보다 작을 수 있다. 이와 같이, 다이싱 후에도 EMI 차폐층(120)은 반도체 다이(110)의 측 표면(예를 들어, 제3 표면(113)) 상에 남아 있을 수 있다. 반도체 다이(110)의 제3 표면(113) 상에 잔류하는 EMI 차폐층(120)의 두께는, 예를 들어 약 0.1㎛ 내지 약 1,000㎛의 범위 내, 또는 1㎛ 내지 100㎛의 더 좁은 범위 내, 또는 10㎛ 내지 30㎛의 더욱 좁은 범위 내일 수 있지만, 본 발명의 양태는 이에 제한되지 않는다.
도 7l에 도시된 바와 같이, 다이 픽업 단계(S12)에서, 이젝트 핀(610)은 관련 반도체 다이(110)를 위로 밀 수 있다. 픽업 툴(609)은 웨이퍼 장착 테이프(607)로부터 관련 반도체 다이(110)를 픽업하여 제거할 수 있다. 픽업 툴(609)은 관련 반도체 다이(110)를 사전 설정 위치로 더 이동시킬 수 있다.
도 7m에 도시된 바와 같이, 다이 부착 단계(S13)에서, 픽업 툴(609)은 EMI 차폐층(120)을 갖는 양질의 반도체 다이(110)를 직사각형 기판(130) 또는 개별 웨이퍼 트레이로 이송할 수 있다. 기판(130) 상에 위치된 반도체 다이(110)는 매스 리플로우(mass reflow) 또는 열 압착에 의해 기판(130)에 전기적으로 연결될 수 있다. 그 후, 언더필 공정, 인캡슐레이팅 공정 그리고 외부 상호 접속 구조 형성 공정이 순차적으로 실시된다.
상술한 바와 같이, 본 발명의 실시예에 따른 반도체 장치(100)의 제조 방법은 EMI 차폐층(120)을 갖는 반도체 다이(110)를 저렴한 비용으로 대규모로 신속하게 대량 생산할 수 있게 한다. 따라서, 본 발명의 실시예에 따르면, EMI 차폐층(120)을 갖는 반도체 칩(110)이 저비용으로 고 수율/고 생산성으로 생산될 수 있다. 또한, EMI 차폐층(120)이 반도체 다이(110)의 표면에 직접 형성되기 때문에, 반도체 장치(100)는 개선된 소형화 및 슬림화와 함께 높은 EMI 차폐 효율을 가질 수 있다. 또한, EMI 차폐층(120)이 인캡슐레이팅 부분(150) 내에 매립되기 때문에 반도체 장치(100)는 외부 환경으로부터 보호될 수 있다.
도 8a 내지도 8j를 참고하면, 본 발명의 다양한 예시적인 실시예에 따른 반도체 장치의 제조 방법의 공정 단계를 순차적으로 도시하는 단면도들이 도시된다. 특히, 제조 방법이 반도체 장치(300), 도 3a 내지 도 3c 그리고 도 8a 내지 도 8j를 참고하여 설명된다.
도 8a에 도시된 바와 같이, 범프 보호 테이프(603)는 범핑된 웨이퍼(110W)의 전면측(예를 들어, 제2 표면(112)) 상에 적층될 수 있다. 웨이퍼(110W)의 후면측(예를 들어, 제1 표면(111))은 외부로 노출된 채 남아있을 수 있다.
도 8b에 도시된 바와 같이, 에지 절단 툴(604)은 웨이퍼(110W)의 원주 에지에 대응하는 범프 보호 테이프(603)의 영역을 절단할 수 있다. 이와 같이, 웨이퍼(110W)의 원주 에지를 넘어 연장되는 범프 보호 테이프(603)는 에지 절단 툴(604)에 의해 제거될 수 있다. 이러한 절단 및 제거 후에, 웨이퍼(110W) 및 범프 보호 테이프(603)는 실질적으로 대체로 동일한 평평한 형상을 가질 수 있다.
도 8c에 도시된 바와 같이, 웨이퍼(100W)는 스핀 코팅 기구(605)에 장착될 수 있다. 특히, 웨이퍼(100W)는 범프 보호 테이프(603)를 통하여 스핀 코팅 기구(605)에 부착될 수 있다. EMI 차폐층(320)을 형성하기 위한 슬러리가 그 후 웨이퍼(110W)의 후면측 상에 스핀-코팅될 수 있다. 스핀 코팅에 더하여, EMI 차폐층(320)은 또한 분무, 프린트 및/또는 적층에 의해 형성될 수 있다.
또 다른 실시예에서, EMI 차폐층(320)은 구리 포일과 같은 전도성 포일(321)을 사용하여 형성될 수 있다. 특히, 이러한 실시예에서, 구리 층(322) 및 접착제 층(323)을 갖는 전도성 포일(321)은 도 11 도시된 바와 같이 웨이퍼(110W)의 후면 상에 말려지거나 진공 적층될 수 있다. 일부 실시예에서, 구리 층(322)은 적어도 12㎛의 두께를 가질 수 있고, 접착층(323)은 적어도 10㎛의 두께를 가질 수 있으며, 따라서 구리 포일(321)은 적어도 22㎛의 두께를 갖는다.
EMI 차폐층(320)의 스핀 코팅 또는 적층 이전에 웨이퍼(110W)가 잘라지지 않았기 때문에, 도 7a 내지 도 7m의 방법에서와 같이 각각의 반도체 다이(110)와 그의 인접한 반도체 다이(110) 사이에 갭이 생성되지 않는다. 이와 같이, 도 8a 내지 도 8j의 방법에서 스핀-코팅 기구(605)는 인접한 반도체 다이(110) 사이에 EMI 차폐층(320)을 형성하지 않고 웨이퍼(110W)의 후면측 상에만 EMI 차폐층을 형성한다.
도 8d에 도시된 바와 같이, 스핀 코팅된 EMI 차폐층(320)은 열 및/또는 광에 의해 경화 및/또는 소결될 수 있다. 그 후, 도 8e에 도시된 바와 같이 웨이퍼 장착 테이프(607)가 경화된 및/또는 소결된 EMI 차폐층(320)의 표면 상에 적층될 수 있다. 도 8f에 도시된 바와 같이, 범프 보호 테이프(603)는 박리되고 제거될 수 있다. 따라서, 웨이퍼(110W)의 전면측이 외부로 노출될 수 있다.
도 8g에 도시된 바와 같이, 다이싱 단계는 웨이퍼(110W) 상에 제공된 경계선을 따라 다이아몬드 휠 또는 레이저 빔과 같은 다이싱 툴(608)에 의해 수행될 수 있다. 개별적으로 또는 그룹 단위로 다이싱을 수행함으로써 웨이퍼(110W) 상에 형성된 복수의 반도체 다이(110)는 분리될 수 있다. 그 결과, 복수의 반도체 다이(110)의 제3 표면(113)은 외부에 직접 노출될 수 있다. 특히, EMI 차폐층(320)이 복수의 반도체 다이(110)의 제1 표면(111)을 차폐하고 있는 반면에, 복수의 반도체 다이(110)의 제 3 표면(113)은 외부로 직접 노출될 수 있다.
도 8h에 도시된 바와 같이, 분리된 개별 또는 그룹의 반도체 다이(110)는 픽업 툴(609) 및 이젝트 핀(610)의 작동에 의해 웨이퍼(110W)로부터 픽업된다. 도 8i에 도시된 바와 같이, 반도체 다이(110)는 기판(130) 상에 위치될 수 있다. 이러한 방식으로, EMI 차폐층(320)은 반도체 다이(110)의 최상부 표면(예를 들어, 제1 표면(111)) 상에만 형성될 수 있다. 반도체 다이(110)가 픽업되고 기판(130) 상에 위치된 후, 반도체 다이(110)의 내부 상호 접속 구조(115)가 매스 리플로우 또는 열 압착에 의해 기판(130)에 전기적으로 연결될 수 있다.
도 8j에 도시된 바와 같이, 와이어 본더(611)는 반도체 다이(110) 상에 형성된 EMI 차폐층(320)을 EMI 차폐 와이어(370)를 통해 기판(130)의 접지 회로 패턴에 전기적으로 연결할 수 있다. 특히, 와이어 본더(611)는 반도체 다이(110)를 복수의 EMI 차폐 와이어(370)로 둘러싸게 할 수 있다. 따라서, 반도체 다이(110)의 최상부 표면(예를 들어, 제1 표면(111))은 EMI 차폐층(32)에 의해 전자기파로부터 차폐될 수 있다. 반도체 다이(110)의 측 표면(예를 들어, 제3 표면(113))은 EMI 차폐 와이어(370)에 의해 전자기파로부터 차폐될 수 있다.
또한, 도 9a 내지 도 9c는 본 발명의 다양한 예시적인 실시예에 따른 반도체 장치의 제조 방법의 공정 단계를 순차적으로 도시한 횡단면도를 도시한다. 특히, 반도체 장치(400), 도 4a 및 도 4b 그리고 도 9a 내지 도 9c를 참조하여 제조 방법이 설명된다.
도 9a에 도시된 바와 같이, 기판(130) 상에 위치된 반도체 다이(110)는 반도체 장치(400)의 인캡슐레이팅 부분(450)에 의해 인캡슐레이트될 수 있다. 또한, 기판(130)의 안테나 패턴(434)은 외부로 노출될 수 있다. 인캡슐레이팅 부분(450)은 반도체 다이(110)의 제1 표면(111)을 인캡슐레이트하는 제1 영역(451) 및 반도체 다이(110)의 제3 표면(113)을 인캡슐레이트하는 제2 영역(452)으로 나누어질 수 있다. 안테나 패턴(434)은 노출될 수 있으며 인캡슐레이팅 부분(450)의 제2 영역(452)을 통하여 외부로 돌출될 수 있다.
도 9b에 도시된 바와 같이, 프린터(612)는 전도성 잉크와 같은 EMI 차폐 재료를 사용하여 EMI 차폐층(420)을 프린팅할 수 있다. 특히, 프린터(612)는 인캡슐레이팅 부분(450)의 제2 영역(452) 상에만 EMI 차폐층(420)을 프린트하며, EMI 차폐층은 안테나 패턴(434)으로부터 전기적으로 분리될 수 있다. 또한, EMI 차폐층(420)은 접지 회로 패턴(432)에 전기적으로 연결될 수 있다.
도 9c에 도시된 바와 같이, 플래시 램프(613)는 프린트된 EMI 차폐층(420)을 소결 및/또는 경화시킬 수 있다. 특히, 플래시 램프(613)는 크세논(Xenon) 램프 및 EMI 차폐층(420)을 인텐스 펄스 광(IPL;intense pulsed light)에 의해 광-소결시키는 리플렉터를 포함할 수 있다. 예시적인 실시예에서, 플래시 램프(613)는 약 0.1㎲ 내지 약 100㎲ 동안 펄스 광으로 EMI 차폐층(420)을 조사할 수 있다. 펄스 광은 전도성 잉크에 함유된 금속 입자 또는 금속 산화물 입자를 소결시켜 EMI 차폐층(420)을 형성할 수 있다.
도 10a 내지 도 10d를 참고하면, 본 발명의 다양한 실시예에 따른 반도체 장치의 제조 방법의 공정 단계를 순차적으로 도시한 단면도가 도시된다. 본 제조 방법이 반도체 장치(500), 도 5 및 도 10a 내지 도 10d를 참조하여 설명된다.
도 10a를 참조하면, 제1 인캡슐레이팅 부분(551)이 반도체 다이(110)를 인캡슐레이팅할 수 있다. 또한, 프린터(612)는 제1 인캡슐레이팅 부분(551)의 표면 상에 EMI 차폐 재료를 프린트하여 EMI 차폐층(520)을 형성할 수 있다. 특히, 반도체 다이(110)의 제1표면(111) 상에는 제1 인캡슐레이팅 부분(551)의 제1 영역(551a)이 형성될 수 있고, 반도체 다이(110)의 제3 표면(113) 상에는 제1 인캡슐레이팅 부분 (551)의 제2 영역(551b)이 형성될 수 있으며, 그리고 1 인캡슐레이팅 부분(551)의 제2 영역(551b) 상에 EMI 차폐층(520)이 형성되지 않고 사전 설정된 두께를 갖는 EMI 차폐층(520)이 제1 인캡슐레이팅 부분(551)의 제1 영역(551a) 상에 형성될 수 있다. 도시된 바와 같이, 제1 인캡슐레이팅 부분(551)의 제2 영역(551b)은 제1 및 제2 반도체 다이(110) 사이에 끼어들 수 있다. 특히, 제1 인캡슐레이팅 부분(551)의 제2 영역(551b)은 제1 및 제2 반도체 다이(110)의 제3 표면(113)들 사이의 영역으로 삽입될 수 있다.
도 10b를 참조하면, 플래시 램프(613)는 제1 영역(551a)에 형성된 EMI 차폐층(520)을 방사된 광으로 광-소결시킬 수 있다. 특히, EMI 차폐층(520)은 액체 또는 겔 상으로 형성될 수 있다. 플래시 램프(613)로부터의 방사된 광은 액체 또는 겔상의 EMI 차폐층(520)을 제1 인캡슐레이팅 부분(551) 상에서 단단하게 경화된 고체 상으로 전환시킬 수 있다.
도 10c에 도시된 바와 같이, 다이싱(dicing) 공구(608)는 제1 반도체 다이(110)를 제2 반도체 다이(110)로부터 분리할 수 있다. 특히, 이러한 분리는 분리된 EMI 차폐층(520)과 제1 인캡슐레이팅 부분(551)의 제2 영역(551b)을 동일 평면 상에있게 할 수 있다.
이러한 분리 후에, 제1 인캡슐레이팅 부분(551) 및 EMI 차폐층(520)을 포함하는 제1 반도체 다이(110)는 도 10d에 도시된 바와 같이 매스 리플로우 또는 열 압착에 의해 기판(130)에 전기적으로 연결될 수 있다. 와이어 본더(611)는 제1 인캡슐레이팅 부분(551)의 근처에 다수의 EMI 차폐 와이어(570)를 형성할 수 있다. 특히, 와이어 본더(611)는 EMI 차폐 와이어(570)의 제1 종단을 EMI 차폐층(520)에 그리고 EMI 차폐 와이어(570)의 제2 종단을 기판(130)의 접지 회로 패턴(332)에 각각 접합시킬 수 있다.
이후, 제1 인캡슐레이팅 부분(551), EMI 차폐층(520) 및 EMI 차폐 와이어(570)는 제2 인캡슐레이팅 부분(552)에 의해 인캡슐레이트되며, 기판(130)의 최하부 표면 상에는 다수의 내부 상호 접속 구조(160)가 형성될 수 있다. 전술한 바와 같이, 일부 실시예는 제2 인캡슐레이팅 부분(552)을 생략할 수 있다. 이러한 실시예에서, 반도체 장치는 EMI 차폐층(520) 및 EMI 차폐 와이어(570)가 노출된 상태로 판매될 수 있다.
본 발명의 반도체 장치 및 그의 제조 방법이 그의 예시적인 실시예를 참조하여 구체적으로 도시되고 설명되었지만, 형태 및 세부 사항의 다양한 변화가 다음의 청구범위에 의하여 한정된 바와 같은 본 발명의 사상 및 범위를 벗어나지 않고 이루어질 수 있다는 점이 당업자에 의하여 이해할 것이다.

Claims (20)

  1. 제1 표면, 제1 표면에 대향하는 제2 표면, 제1 표면과 제2 표면 사이에 형성된 제3 표면 및 제2 표면 상에 형성된 다수의 상호 접속 구조를 포함하는 반도체 다이;
    반도체 다이의 제1 표면을 차폐하는 제1 전도층 및 반도체 다이의 제3 표면을 차폐하는 제2 전도층을 포함하는 전자기파("EMI") 차폐층;
    반도체 다이의 다수의 상호 접속 구조에 전기적으로 연결된 기판; 및
    EMI 차폐층과 기판을 인캡슐레이팅하는 인캡슐레이팅 부분을 포함하는 반도체 장치.
  2. 제1항에 있어서, 반도체 다이와 수평적으로 이격된 다른 반도체 다이를 더 포함하며, EMI 차폐층의 제2 전도층은 다른 반도체 다이와 반도체 다이 사이에 배치된 반도체 장치.
  3. 제1항에 있어서, 반도체 다이는
    다수의 상호 접속 구조 중 하나의 상호 접속 구조에 전기적으로 연결된 콘택트 패드; 및
    콘택트 패드를 EMI 차폐층에 전기적으로 연결하는 접지 회로 패턴을 포함하는 반도체 장치.
  4. 제1항에 있어서, EMI 차폐층은 전도성 폴리머, 전도성 잉크, 전도성 페이스 그리고 전도성 포일로부터 선택된 재료를 포함하는 반도체 장치.
  5. 제1항에 있어서, 반도체 다이와 기판 사이의 갭을 채우는 언더필을 더 포함하는 반도체 장치.
  6. 제1항에 있어서, EMI 차폐층은 비-스퍼터링된 EMI 차폐층을 포함하는 반도체 장치.
  7. 제1항에 있어서, EMI 차폐층은 구리 포일을 포함하는 반도체 장치.
  8. 제1항에 있어서, EMI 차폐층은 스핀-코팅된 EMI 차폐층을 포함하는 반도체 장치.
  9. 제1항에 있어서, EMI 차폐층은 제트-프린트된 EMI 차폐층을 포함하는 반도체 장치.
  10. 제1 표면, 제1 표면에 대향하는 제2 표면, 제1 표면과 제2 표면 사이에 형성된 제3 표면 및 제2 표면 상에 형성된 다수의 상호 접속 구조를 포함하는 반도체 다이;
    반도체 다이의 제1 표면을 차폐하는 비스퍼터링된 EMI 차폐층;
    반도체 다이의 제3 표면 주위에 위치되고 비스퍼터링된 EMI 차폐층에 전기적으로 연결된 다수의 EMI 차폐 와이어;
    반도체 다이의 다수의 상호 접속 구조에 전기적으로 연결 기판; 및
    비스퍼터링된 EMI 차폐층, EMI 차폐 와이어 및 기판을 인캡슐레이팅하는 인캡슐레이팅 부분을 포함하는 반도체 장치.
  11. 제10항에 있어서, 비-스퍼터링된 EMI 차폐층은 전도성 폴리머, 전도성 잉크, 전도성 페이스트 및 전도성 포일로부터 선택된 재료를 포함하는 반도체 장치.
  12. 제10항에 있어서, 다수의 EMI 차폐 와이어는 반도체 다이의 제3 표면을 둘러싸고 유도적으로 차폐하는 반도체 장치.
  13. 제12항에 있어서, 다수의 EMI 차폐 와이어는 반도체 다이의 제3 표면에서 이격된 반도체 장치.
  14. 제10항에 있어서,
    비스퍼터링된 EMI 차폐층은 4개의 측부를 갖는 사각 형상을 가지며; 그리고
    다수의 EMI 차폐 와이어는 4개의 측부를 따라서 배치된 반도체 장치.
  15. 제1 표면, 제1 표면에 대향하는 제2 표면, 제1 표면과 제2 표면 사이에 형성된 제3 표면 및 제2 표면 상에 형성된 복수의 상호 접속 구조를 포함하는 반도체 다이;
    반도체 다이의 복수의 상호 접속 구조에 전기적으로 연결된 기판;
    반도체 다이의 제1 표면을 둘러싸는 제1 영역 및 반도체 다이의 제3 표면을 둘러싸는 제2 영역을 포함하는 제1 인캡슐레이팅 부분; 및
    제1 인캡슐레이팅 부분의 제1 영역과 제2 영역 중 적어도 하나를 차폐하는 EMI 차폐층을 포함하는 반도체 장치.
  16. 제15항에 있어서,
    EMI 차폐층은 제1 인캡슐레이팅 부분의 제2 영역을 차폐하며; 그리고
    기판은 제2 영역을 통하여 노출된 안테나 패턴을 더 포함하는 반도체 장치.
  17. 제15항에 있어서, 제1 인캡슐레이팅 부분, EMI 차폐층 및 기판을 인캡슐레이팅하는 제2 인캡슐레이팅 부분을 더 포함하는 반도체 장치.
  18. 제17항에 있어서, EMI 차폐층은 제1 인캡슐레이팅 부분의 제1 영역을 차폐하는 반도체 장치.
  19. 제15항에 있어서, 반도체 다이의 제3 표면 주위에 위치되며 EMI 차폐층에 전기적으로 연결된 다수의 EMI 차폐 와이어를 더 포함하는 반도체 장치.
  20. 제15항에 있어서, EMI 차폐층은 비스퍼터링된(non-sputtered) EMI 차폐층인 반도체 장치.
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