CN115763438A - Csp电磁屏蔽芯片、封装结构、方法、电路结构及电子设备 - Google Patents

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葛恒东
余财祥
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Abstract

本发明公开了一种CSP电磁屏蔽芯片、封装结构、方法、电路结构及电子设备。该CSP电磁屏蔽芯片包括芯片本体，其下表面设有多个接地柱；布线层，包括多根引线，多根引线与多个接地柱一一对应，引线的第一端与接地柱连接，引线的第二端引出至芯片本体的外侧；电磁屏蔽层，罩设于芯片本体的上表面以及外侧面，并与布线层导电接触；其中，芯片本体的外侧面位于芯片本体的上表面与下表面之间，并同时与芯片本体的上表面与下表面相邻。由此，通过对CSP电磁屏蔽芯片进行独特设计，使得该CSP电磁屏蔽芯片与基板贴装后即可实现自屏蔽效果，从而极大地节省模组内部空间，设计自由度更高。

Description

CSP电磁屏蔽芯片、封装结构、方法、电路结构及电子设备
技术领域
本发明涉及一种CSP(Chip Scale Package，芯片尺寸封装)电磁屏蔽芯片，同时也涉及包括该CSP电磁屏蔽芯片的封装结构及相应的封装方法，还涉及包括该封装结构的电路结构及电子设备，属于电磁屏蔽技术领域。
背景技术
随着手机薄型化的发展，新的电磁干扰(简称为EMI)屏蔽技术应运而生，其中分区屏蔽(compartment shielding)技术除了可用于封装外部屏蔽，还可对封装内部各元件实现隔离，主要是通过在各电子系统四周形成屏蔽墙并与封装表面的共形屏蔽(conformalshielding)层相连从而达到分区屏蔽效果。
此外，此种分区屏蔽技术还可以减小屏蔽腔的尺寸，避免了电磁共振使得系统更稳定。目前，业内主流方案是通过内部金属罩、引线键合(Wire Bond)垂直打线或镭射开槽填导电银浆及溅射金属层等方式与外部的屏蔽(shielding)层相连形成分区屏蔽，但是存在空间利用率低，封装后续工序复杂等问题。
在申请号为202110887421.0的中国专利申请中，公开了一种芯片结构及其加工方法。该芯片结构包括封装基板，及设于封装基板上表面的若干个SMT(表面贴装)元器件和若干个晶圆件；封装基板的上表面还设有共形屏蔽接地垫和若干个分区屏蔽接地垫；封装基板的上表面还设有封胶层，封胶层对应于共形屏蔽接地垫的位置设有切割道孔，封胶层对应于分区屏蔽接地垫的位置设有分区屏蔽孔，切割道孔、分区屏蔽孔及封胶层的上表面均设有金属胶片层。
发明内容
本发明所要解决的首要技术问题在于提供一种CSP电磁屏蔽芯片。
本发明所要解决的另一技术问题在于提供一种CSP电磁屏蔽封装结构。
本发明所要解决的又一技术问题在于提供一种CSP电磁屏蔽封装方法。
本发明所要解决的再一技术问题在于提供一种包括上述CSP电磁屏蔽封装结构的电路结构及电子设备。
为实现上述技术目的，本发明采用以下技术方案：
根据本发明实施例的第一方面，提供一种CSP电磁屏蔽芯片，包括：
芯片本体，所述芯片本体的下表面设有多个接地柱；
布线层，包括多根引线，所述多根引线与所述多个接地柱一一对应，所述引线的第一端与所述接地柱连接，所述引线的第二端引出至所述芯片本体的外侧；
电磁屏蔽层，罩设于所述芯片本体的上表面以及外侧面，并与所述布线层导电接触；其中，所述芯片本体的外侧面位于所述芯片本体的上表面与下表面之间，并同时与所述芯片本体的上表面与下表面相邻。
其中较优地，所述电磁屏蔽层通过在所述芯片本体的上表面以及外侧面溅射金属材料形成，且所述电磁屏蔽层具有第一预设厚度。
其中较优地，所述引线由多根子引线层叠而成，以使所述引线具有第二预设厚度。
根据本发明实施例的第二方面，提供一种CSP电磁屏蔽封装结构，包括：
基板，所述基板的表面设有多个接地垫；
上述CSP电磁屏蔽芯片，贴装于所述基板的表面，以使所述接地柱与所述接地垫连接；
塑封层，塑封于所述基板的表面，以覆盖所述CSP电磁屏蔽芯片。
其中较优地，所述接地垫分为多组，每一组接地垫均围设成预设形状，以形成一个安装区域；
所述CSP电磁屏蔽芯片为多个，多个所述CSP电磁屏蔽芯片分别贴装在不同的安装区域内，以进行分区屏蔽。
根据本发明实施例的第三方面，提供一种上述CSP电磁屏蔽封装结构的封装方法，包括以下步骤：
预制CSP电磁屏蔽芯片；
将所述CSP电磁屏蔽芯片贴装在基板的表面，并使得所述CSP电磁屏蔽芯片的接地柱与所述基板上的接地垫连接；
将塑封材料塑封于所述基板的表面，以形成覆盖所述CSP电磁屏蔽芯片的塑封层。
其中较优地，所述预制CSP电磁屏蔽芯片包括：
在单片晶圆的表面预先设置一组接地基点；
在单片晶圆上设置布线层，使得所述布线层与所述单片晶圆上的接地基点连接；
在每一个所述接地基点处生长凸点，以形成接地柱；
对所述单片晶圆进行减薄处理，以减至预设厚度；
将所述单片晶圆翻转180°，使得具有接地柱的表面朝下；
通过溅射工艺对翻转后的单片晶圆进行金属溅射，以在翻转后的单片晶圆的上表面及外侧面形成电磁屏蔽层，并使所述电磁屏蔽层与所述布线层导电接触。
其中较优地，在大片晶圆的表面预先设置多组接地基点，以形成多个均匀分布的单片晶圆，且相邻两个所述单片晶圆之间形成切割道；
在每一个所述单片晶圆上设置布线层，使得所述布线层与所述单片晶圆上的接地基点连接；
在每一个所述接地基点处生长凸点，以形成接地柱；
对所述单片晶圆进行减薄处理，以减至预设厚度；
在所述切割道处进行切割处理，以形成多个独立的单片晶圆；
将所述独立的单片晶圆翻转180°，使得具有接地柱的表面朝下；
通过溅射工艺对翻转后的单片晶圆进行金属溅射，以在翻转后的单片晶圆的上表面及外侧面形成电磁屏蔽层，并使所述电磁屏蔽层与所述布线层导电接触。
根据本发明实施例的第四方面，提供一种电路结构，其中包括上述CSP电磁屏蔽封装结构。
根据本发明实施例的第五方面，提供一种电子设备，其中包括上述CSP电磁屏蔽封装结构。
与现有技术相比较，本发明具有以下的技术效果：
1.通过对CSP电磁屏蔽芯片进行独特设计，使得该CSP电磁屏蔽芯片与基板贴装后即可实现自屏蔽效果，从而极大地节省模组内部空间，设计自由度更高。
2.由于CSP电磁屏蔽芯片本身具有自屏蔽功能，因此，当多个CSP电磁屏蔽芯片贴装在同一块基板上后，各个CSP电磁屏蔽芯片之间能够自然形成分区屏蔽效果。
3.CSP电磁屏蔽芯片具有自屏蔽效果，因此，该封装结构能够省去了在塑封层外侧进行电磁屏蔽的工序，从而简化了生产流程，提高了生产效率。
附图说明
图1为本发明第一实施例提供的一种CSP电磁屏蔽芯片的结构示意图；
图2为本发明第一实施例中，芯片本体的结构示意图；
图3为图2中，另一个角度的结构示意图；
图4为本发明第二实施例提供的一种CSP电磁屏蔽封装结构的结构示意图；
图5为本发明第三实施例提供的一种封装方法流程图；
图6为本发明第三实施例中，预制CSP电磁屏蔽芯片的流程图；
图7为本发明第三实施例中，预设多组接地基点的结构示意图；
图8为本发明第三实施例中，重新布线的结构示意图；
图9为本发明第三实施例中，生长接地柱的结构示意图；
图10为本发明第三实施例中，对晶圆进行减薄后的结构示意图；
图11为本发明第三实施例中，对大片晶圆切单后的结构示意图；
图12为本发明第三实施例中，将晶圆翻转后的结构示意图；
图13为本发明第三实施例中，溅射电磁屏蔽层的结构示意图；
图14为本发明第三实施例中，贴装芯片的结构示意图；
图15为本发明第三实施例中，塑封的结构示意图；
图16为本发明第四实施例提供的一种电路结构的结构示意图。
具体实施方式
下面结合附图和具体实施例对本发明的技术内容进行详细具体的说明。
<第一实施例>
如图1所示，本发明第一实施例提供的CSP电磁屏蔽芯片包括芯片本体1、布线层2和电磁屏蔽层3。其中，布线层2用于将芯片本体1的电性引出至外侧，从而与电磁屏蔽层3连接，以实现芯片本体1的自屏蔽效果。
具体的，本实施例中，芯片本体1由晶圆材料制成，如图2所示，芯片本体1具有下表面110、上表面120和外侧面130，其中，外侧面130位于芯片本体的上表面120与下表面110之间，并同时与芯片本体的上表面120与下表面110相邻。在芯片本体1的下表面110上预先设置多个接地基点11，并围设成预设形状(例如：本实施例中的矩形，也可以为圆形)，该预设形状根据需求而定；在多个接地基点11所围设的区域内可设置功能元件(例如：叉指换能器)，以实现所需功能。并且，通过在接地基点11处生长凸点，从而形成接地柱12，以利用该接地柱12进行接地，从而实现电磁屏蔽(下文进行详细说明)。可以理解的是，本实施例中，芯片本体1的下表面110和上表面120仅针对图2所示的方向，如果将芯片本体1翻转180°，则下表面110就会变为上表面，上表面120会变为下表面。
如图3所示，布线层2包括多根引线21。多根引线21与多个接地柱12一一对应，引线21的第一端与接地柱12连接，引线21的第二端引出至芯片本体1的外侧，以用于与电磁屏蔽层3相接触，从而将电磁屏蔽层3通过引线21与接地柱12连接。本实施例中，引线21由多根多根子引线层叠而成，从而使得引线21具有一定的厚度，优选为3～10um，由此，使得引线21具有一定的结构强度，保证了连接的稳定性。
电磁屏蔽层3通过在芯片本体1的上表面120以及外侧面130溅射金属材料形成，并使得电磁屏蔽层3具有一定的厚度，优选为0.1～5um。并且，该电磁屏蔽层3需要与布线层2的多根引线21同时接触，从而通过各引线21与各接地柱12连接。可以理解的是，当接地柱12完成接地后，则电磁屏蔽层3也能够接地，从而实现CSP电磁屏蔽芯片的自屏蔽。
在本实施例中，通过对CSP电磁屏蔽芯片进行独特设计，使得该CSP电磁屏蔽芯片与基板贴装后即可实现自屏蔽效果，从而极大地节省模组内部空间，设计自由度更高。
<第二实施例>
如图4所示，在第一实施例的基础上，本发明第二实施例提供一种CSP电磁屏蔽封装结构，包括基板10、上述CSP电磁屏蔽芯片20以及塑封层30。
具体的，基板10的表面设有多个接地垫101。CSP电磁屏蔽芯片20贴装于基板10的表面，以使接地柱12与接地垫101连接，从而实现接地柱12的接地。塑封层30由EMC材料塑封于基板10的表面形成，从而覆盖CSP电磁屏蔽芯片20，以保护该CSP电磁屏蔽芯片20。由此，当CSP电磁屏蔽芯片20贴装于基板10的表面后，则电磁屏蔽层3依次通过布线层2的多根引线21、多根接地柱12以及接地垫101完成接地，从而实现对CSP电磁屏蔽芯片的自屏蔽效果。
在上述实施例中，优选地，基板10上的多个接地垫101分为多组，每一组接地垫101均围设成预设形状，以形成一个安装区域。相应地，CSP电磁屏蔽芯片20为多个，多个CSP电磁屏蔽芯片20分别贴装在不同的安装区域内，以进行分区屏蔽。可以理解的是，由于CSP电磁屏蔽芯片20本身具有自屏蔽功能，因此，当多个CSP电磁屏蔽芯片20贴装在同一块基板10上后，则各个CSP电磁屏蔽芯片20之间能够自然形成分区屏蔽效果。
此外，可以理解的是，由于本实施例中，CSP电磁屏蔽芯片具有自屏蔽效果，因此，该封装结构能够省去了在塑封层30外侧进行电磁屏蔽的工序，从而简化了生产流程，提高了生产效率。
<第三实施例>
如图5所示，在第二实施例的基础上，本发明第三实施例提供一种封装方法，以用于生产上述CSP电磁屏蔽封装结构。具体包括步骤S1～S3：
S1：预制CSP电磁屏蔽芯片20。
本实施例中，可一次性预制一个CSP电磁屏蔽芯片20，也可以一次性预制多个CSP电磁屏蔽芯片20。下面以一次性预制多个CSP电磁屏蔽芯片20为例进行详细说明，如图6所示，具体包括步骤S11～S 18：
S11：预设多组接地基点11。
具体的，如图7所示，在晶圆厂内，在大片晶圆的表面预先设置多组接地基点11，以形成多个均匀分布的单片晶圆。并且，相邻两个单片晶圆之间形成切割道102。
S12：重新布线。
如图8所示，在每一个单片晶圆的接地基点11处布设子引线，使得子引线的一端与接地基点11连接，另一端引出至该切割道102内。通过多次作业，形成层叠式结构的引线21，同一个单片晶圆的多根引线21共同形成该单片晶圆的布线层2。
重复上述操作，直至在各个单片晶圆上均形成布线层2为止。
S13：生长接地柱12。
具体的，如图9所示，在每一个接地基点11处生长凸点，以形成接地柱12。本实施例中，该接地柱12呈球形，在其他实施例中，该接地柱12也可以呈圆柱形，具体可根据实际生产需求而定。
S14：减薄处理。
如图10所示，当接地柱12形成后，需要对单片晶圆进行减薄处理，以减至预设厚度，从而满足后续的封装需求。其中，该预设厚度可根据封装需求而定，在此不作具体限定。
S15：切单。
如图11所示，通过切割刀在切割道102处进行切割处理，从而形成多个独立的单片晶圆。
S16：晶圆翻转。
如图12所示，将独立的单片晶圆翻转180°，使得具有接地柱的表面朝下。
S17：溅射电磁屏蔽层3。
如图13所示，通过溅射工艺对翻转后的单片晶圆进行金属溅射，以在翻转后的单片晶圆的上表面120及外侧面130形成电磁屏蔽层3，并使电磁屏蔽层3与布线层2导电接触。至此，完成一个CSP电磁屏蔽芯片的预制。
S18：重复上述步骤S16～S17，直至完成所有CSP电磁屏蔽芯片的预制。
此外，可以理解的是，在步骤S11中，可以直接采用小片晶圆(大小与单片晶圆相同)，并在小片晶圆的表面预制一组接地基点11，从而通过后续的步骤，仅完成一个CSP电磁屏蔽芯片的预制。
S2：芯片贴装。
具体的，如图14所示，当CSP电磁屏蔽芯片20预制完成后，将该CSP电磁屏蔽芯片20贴装在基板10的表面，并使得CSP电磁屏蔽芯片20的接地柱12与基板10上的接地垫101连接，以将接地柱12接地，进而使得电磁屏蔽层3也能够接地，从而实现CSP电磁屏蔽芯片20的自屏蔽效果。
可以理解的是，该步骤中，CSP电磁屏蔽芯片20的贴装数量可以是一个，也可以是多个，具体可根据需要而定。并且，当CSP电磁屏蔽芯片20的贴装数量为多个时，由于CSP电磁屏蔽芯片20本身具有自屏蔽效果，因此，多个CSP电磁屏蔽芯片20能够自然形成分区屏蔽效果。
S3：塑封。
如图15所示，将塑封材料(例如：EMC材料)塑封于基板10的表面，以形成覆盖CSP电磁屏蔽芯片20的塑封层30，从而对CSP电磁屏蔽芯片20进行安全保护。
<第四实施例>
如图16所示，在上述第二实施例的基础上，本发明第四实施例还提供一种电路结构。该电路结构包括电路板100，以及安装在电路板100上的多个上述CSP电磁屏蔽封装结构103，和/或其他分立元器件104、105。
<第五实施例>
在第二实施例的基础上，本发明第五实施例还提供一种电子设备。该电子设备包括上述CSP电磁屏蔽封装结构，可以是智能手机、平板电脑、可穿戴电子设备、智能网联汽车等。
与现有技术相比较，本发明具有以下的技术效果：
1.通过对CSP电磁屏蔽芯片进行独特设计，使得该CSP电磁屏蔽芯片与基板贴装后即可实现自屏蔽效果，从而极大地节省模组内部空间，设计自由度更高。
2.由于CSP电磁屏蔽芯片本身具有自屏蔽功能，因此，当多个CSP电磁屏蔽芯片贴装在同一块基板上后，各个CSP电磁屏蔽芯片之间能够自然形成分区屏蔽效果。
3.CSP电磁屏蔽芯片具有自屏蔽效果，因此，该封装结构能够省去了在塑封层外侧进行电磁屏蔽的工序，从而简化了生产流程，提高了生产效率。
上面对本发明所提供的CSP电磁屏蔽芯片、封装结构、封装方法、电路结构及电子设备进行了详细的说明。对本领域的一般技术人员而言，在不背离本发明实质内容的前提下对它所做的任何显而易见的改动，都将构成对本发明专利权的侵犯，将承担相应的法律责任。

Claims (10)

1.一种CSP电磁屏蔽芯片，其特征在于包括：
芯片本体，所述芯片本体的下表面设有多个接地柱；
布线层，包括多根引线，所述多根引线与所述多个接地柱一一对应，所述引线的第一端与所述接地柱连接，所述引线的第二端引出至所述芯片本体的外侧；
电磁屏蔽层，罩设于所述芯片本体的上表面以及外侧面，并与所述布线层导电接触；其中，所述芯片本体的外侧面位于所述芯片本体的上表面与下表面之间，并同时与所述芯片本体的上表面与下表面相邻。
2.如权利要求1所述的CSP电磁屏蔽芯片，其特征在于：
所述电磁屏蔽层通过在所述芯片本体的上表面以及外侧面溅射金属材料形成，且所述电磁屏蔽层具有第一预设厚度。
3.如权利要求1所述的CSP电磁屏蔽芯片，其特征在于：
所述引线由多根子引线层叠而成，以使所述引线具有第二预设厚度。
4.一种CSP电磁屏蔽封装结构，其特征在于包括：
基板，所述基板的表面设有多个接地垫；
如权利要求1所述的CSP电磁屏蔽芯片，贴装于所述基板的表面，以使所述接地柱与所述接地垫连接；
塑封层，塑封于所述基板的表面，以覆盖所述CSP电磁屏蔽芯片。
5.如权利要求4所述的CSP电磁屏蔽封装结构，其特征在于：
所述接地垫分为多组，每一组接地垫均围设成预设形状，以形成一个安装区域；
所述CSP电磁屏蔽芯片为多个，多个所述CSP电磁屏蔽芯片分别贴装在不同的安装区域内，以进行分区屏蔽。
6.一种权利要求4或5所述的CSP电磁屏蔽封装结构的封装方法，其特征在于包括以下步骤：
预制CSP电磁屏蔽芯片；
将所述CSP电磁屏蔽芯片贴装在基板的表面，并使得所述CSP电磁屏蔽芯片的接地柱与所述基板上的接地垫连接；
将塑封材料塑封于所述基板的表面，以形成覆盖所述CSP电磁屏蔽芯片的塑封层。
7.如权利要求6所述的封装方法，其特征在于所述预制CSP电磁屏蔽芯片包括：
在单片晶圆的表面预先设置一组接地基点；
在单片晶圆上设置布线层，使得所述布线层与所述单片晶圆上的接地基点连接；
在每一个所述接地基点处生长凸点，以形成接地柱；
对所述单片晶圆进行减薄处理，以减至预设厚度；
将所述单片晶圆翻转180°，使得具有接地柱的表面朝下；
通过溅射工艺对翻转后的单片晶圆进行金属溅射，以在翻转后的单片晶圆的上表面及外侧面形成电磁屏蔽层，并使所述电磁屏蔽层与所述布线层导电接触。
8.如权利要求6所述的封装方法，其特征在于所述预制CSP电磁屏蔽芯片包括：
在大片晶圆的表面预先设置多组接地基点，以形成多个均匀分布的单片晶圆，且相邻两个所述单片晶圆之间形成切割道；
在每一个所述单片晶圆上设置布线层，使得所述布线层与所述单片晶圆上的接地基点连接；
在每一个所述接地基点处生长凸点，以形成接地柱；
对所述单片晶圆进行减薄处理，以减至预设厚度；
在所述切割道处进行切割处理，以形成多个独立的单片晶圆；
将所述独立的单片晶圆翻转180°，使得具有接地柱的表面朝下；
通过溅射工艺对翻转后的单片晶圆进行金属溅射，以在翻转后的单片晶圆的上表面及外侧面形成电磁屏蔽层，并使所述电磁屏蔽层与所述布线层导电接触。
9.一种电路结构，其特征在于其中包括权利要求4或5所述的CSP电磁屏蔽封装结构。
10.一种电子设备，其特征在于其中包括权利要求4或5所述的CSP电磁屏蔽封装结构。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024099381A1 (zh) * 2022-11-08 2024-05-16 北京唯捷创芯精测科技有限责任公司 Csp电磁屏蔽芯片、封装结构、方法、电路结构及电子设备

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101046250B1 (ko) * 2008-12-18 2011-07-04 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 전자파 차폐장치
US10229887B2 (en) * 2016-03-31 2019-03-12 Intel Corporation Systems and methods for electromagnetic interference shielding
US9831197B1 (en) * 2017-02-02 2017-11-28 Sigurd Microelectronics Corp. Wafer-level package with metal shielding structure and the manufacturing method thereof
US10497650B2 (en) * 2017-04-13 2019-12-03 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
CN110098130B (zh) * 2019-03-13 2021-11-23 通富微电子股份有限公司 一种系统级封装方法及封装器件
CN115763438A (zh) * 2022-11-08 2023-03-07 北京唯捷创芯精测科技有限责任公司 Csp电磁屏蔽芯片、封装结构、方法、电路结构及电子设备

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024099381A1 (zh) * 2022-11-08 2024-05-16 北京唯捷创芯精测科技有限责任公司 Csp电磁屏蔽芯片、封装结构、方法、电路结构及电子设备

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