KR20180092678A - 커패시터 부품 - Google Patents

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KR20180092678A KR1020170018727A KR20170018727A KR20180092678A KR 20180092678 A KR20180092678 A KR 20180092678A KR 1020170018727 A KR1020170018727 A KR 1020170018727A KR 20170018727 A KR20170018727 A KR 20170018727A KR 20180092678 A KR20180092678 A KR 20180092678A
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Abstract

본 발명의 일 실시 형태는, 복수의 유전층을 포함하며, 상기 유전층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디, 상기 바디의 두께 방향으로 연장 형성되어 상기 제1 및 제2 내부 전극과 연결된 제1 및 제2 연결 전극 및 상기 바디의 하면에 배치되어 상기 제1 및 제2 연결 전극과 연결된 하부 전극을 포함하며, 상기 하부 전극은 상기 제1 및 제2 연결 전극과 연결된 전극층과 상기 전극층의 일부를 덮도록 배치된 도금층을 포함하며, 상기 전극층은 상부에 도금층이 배치된 제1 영역과 상기 제1 및 제2 연결 전극을 연결하되 상기 제1 영역에서 연장 배치된 제2 영역으로 구성되고, 상기 도금층의 사이에는 상기 전극층의 제2 영역과 제1 및 제2 연결 전극을 덮도록 절연층이 배치된 커패시터 부품을 제공한다.

Description

커패시터 부품 {Capacitor Component}
본 발명은 커패시터 부품에 관한 것이다.
커패시터 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다. 이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
이러한 MLCC는 소형이면서 용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있으며, 최근 고용량 및 고신뢰성의 방향으로 개발이 진행되고 있다. 고용량의 커패시터를 구현하기 위해서는 커패시터 바디를 구성하는 재료의 유전율을 높이거나 유전체층 및 내부 전극의 두께를 박막화하여 적층 수를 증가시키는 방법이 있다.
그러나, 고유전율 재료의 조성 개발이 쉽지 않고 현 공법상으로 유전체층의 두께를 낮추는 데 한계가 있기 때문에 이러한 방법으로 제품의 용량을 증가시키는데 한계가 있다. 이에, 커패시터의 초소형화 추세에 부합하면서도 제품의 용량은 높이기 위해 서로 다른 극성을 가지는 내부 전극의 겹침 면적을 증가시키는 방법에 대한 연구가 요구된다. 또한, 최근 기판의 실장 밀도가 높아짐에 따라 커패시터의 실장 면적 및 실장 높이를 감소시키려는 시도가 진행되고 있다.
이러한 연구의 일환으로 내부전극을 쓰루홀로 연결시킨 구조의 커패시터가 개발되고 있으며, 이러한 커패시터는 일반적인 커패시터와 달리 전류의 흐름이 내부전극을 연결하는 쓰루홀을 통해 이루어진다.
이러한 구조에서는 상기 쓰루홀의 구조에 따라 커패시터의 ESL 및 ESR의 특성 값이 변화될 수 있다.
즉, 낮은 ESL 특성을 얻기 위해서는 쓰루홀 간의 거리가 가까울수록 유리하나 홀 간 거리가 지나치게 가까울 경우 도금 후 홀 간 접촉에 의해 쇼트 불량이 발생할 우려가 있다.
최근 소형 및 박막 형태의 제품이 요구됨과 동시에 고주파 특성에 따른 낮은 ESL 특성 값을 갖는 커패시터가 요구되고 있어 이러한 요구에 부응하는 연구가 필요한 실정이다.
본 발명의 목적 중 하나는 등가직렬인덕턴스(Equivalent Series Inductance, ESL) 및 등가직렬저항(Equivalent Series Resistance, ESR) 값을 개선한 커패시터 부품을 제공하는 것이다.
상술한 과제를 해결하기 위한 방법으로, 본 발명의 일 실시형태에 따르면, 복수의 유전층을 포함하며, 상기 유전층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디, 상기 바디의 두께 방향으로 연장 형성되어 상기 제1 및 제2 내부 전극과 연결된 제1 및 제2 연결 전극 및 상기 바디의 하면에 배치되어 상기 제1 및 제2 연결 전극과 연결된 하부 전극을 포함하며, 상기 하부 전극은 상기 제1 및 제2 연결 전극과 연결된 전극층과 상기 전극층의 일부를 덮도록 배치된 도금층을 포함하며, 상기 전극층은 상부에 도금층이 배치된 제1 영역과 상기 제1 및 제2 연결 전극을 연결하되 상기 제1 영역에서 연장 배치된 제2 영역으로 구성되고, 상기 도금층의 사이에는 상기 전극층의 제2 영역과 제1 및 제2 연결 전극을 덮도록 절연층이 배치된 커패시터 부품을 제공한다.
본 발명의 다른 실시형태에 따르면, 복수의 유전층을 포함하며, 상기 유전층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디, 상기 바디의 두께 방향으로 연장 형성되어 상기 제1 및 제2 내부 전극과 연결된 제1 및 제2 연결 전극 및 상기 바디의 하면에 배치되어 상기 제1 및 제2 연결 전극과 연결된 하부 전극을 포함하며, 상기 제1 및 제2 연결 전극은 각각 하나 이상으로 구성되며, 상기 제1 연결 전극과 제2 연결 전극 전체는 상기 바디를 길이 방향으로 3 등분할 경우 중앙부에서 소정 간격 이격하여 배치된 커패시터 부품을 제공한다.
본 발명의 여러 효과 중 일 효과로서, 연결 전극의 위치 및 수량 변경을 통해 등가직렬인덕턴스(Equivalent Series Inductance, ESL) 및 등가직렬저항(Equivalent Series Resistance, ESR) 값의 개선이 가능하다.
도 1은 본 발명의 일 실시형태에 따른 커패시터 부품을 개략적으로 나타낸 사시도이다.
도 2는 도 1의 커패시터 부품의 단면도이다.
도 3은 도 1의 커패시터 부품에서 내부 전극과 연결 전극의 형태를 나타낸 상부 평면도이다.
도 4 내지 6은 도 1의 실시 형태에서 하부 전극의 형태가 변형된 예를 나타낸다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시형태에 따른 커패시터 부품을 개략적으로 나타낸 사시도이다. 도 2는 도 1의 커패시터 부품의 단면도이다. 도 3은 도 1의 커패시터 부품에서 내부 전극과 연결 전극의 형태를 나타낸 상부 평면도이다.
도 1 내지 3을 참조하면, 본 발명의 일 실시형태에 따른 커패시터 부품(100)은 복수의 유전층(110)을 포함하며, 상기 유전층(110)을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극(111, 112)을 포함하는 바디(101), 상기 바디(101)의 두께 방향으로 연장 형성되어 상기 제1 및 제2 내부 전극(111, 112)과 연결된 제1 및 제2 연결 전극(121, 122) 및 상기 바디(101)의 하면에 배치되어 상기 제1 및 제2 연결 전극(121, 122)과 연결된 하부 전극(130)을 포함한다.
본 실시 형태에서는 복수의 내부 전극(111, 112)을 각각 제1 내부 전극(111)과 제2 내부 전극(112)으로, 연결 전극(121, 122)은 제1 내부 전극(111)과 연결되는 것은 제1 연결 전극(121), 제2 내부 전극(112)과 연결되는 것은 제2 연결 전극(122)으로 칭한다.
바디(101)는 복수의 유전체층이 적층되어 형성될 수 있으며, 이러한 유전체층은 당 기술 분야에서 알려진 세라믹 등을 이용할 수 있다. 예를 들어, BaTiO3(티탄산바륨)계 세라믹 물질 등을 포함하는 그린 시트를 소성하여 바디(101)가 형성될 수 있다. 이 경우, 상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(111, 112)은 서로 다른 극성을 가지며 교대로 배치되어 있으며, 세라믹 그린 시트 상에 도전성 페이스트를 인쇄하는 등의 방법으로 형성될 수 있다. 제1 및 제2 내부 전극(111, 112)은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금 등의 물질로 이루어질 수 있다. 또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 연결 전극(121, 122)은 바디(101)의 두께 방향(도 2에서 Z축 방향)으로 연장 형성되어 제1 및 제2 내부 전극(111, 112)과 각각 연결되며, 도 2에 도시된 형태와 같이 바디(101)를 관통하여 형성될 수 있다. 이러한 스루홀(through-hole) 타입의 연결 전극(121, 122)의 경우, 제1 및 제2 내부 전극(111, 112) 중 연결되지 않는 것을 관통된 형태로 제공될 수 있다. 다시 말해, 도 3에서 볼 수 있듯이, 제2 연결 전극(122)은 제1 내부 전극(111)을 관통하면서 이와 연결되지 않는 형태, 즉, 사이에 절연 공간(S)이 존재하는 형태이다. 마찬가지로, 제1 연결 전극(121)은 제2 내부 전극(112)을 관통하면서 이와 연결되지 않을 수 있다.
한편, 제1 및 제2 연결 전극(121, 122)은 바디(101)와 제1 및 제2 내부 전극(111, 112)에 홀을 형성하고 이에 도전성 물질이 충진되어 형성될 수 있으며, 이러한 도전성 물질은 도전성 페이스트를 도포하거나 도금 등의 방법을 이용할 수 있다. 이 경우, 바디(101)의 홀은, 세라믹 그린시트에 레이저 공법 또는 펀칭 등으로 형성되거나, 소성 후의 적층체에 홀 가공하여 얻어질 수 있다.
본 발명의 일 실시예에 따른 커패시터 부품(100)은 제1 및 제2 내부 전극(111, 112)이 각각 제1 및 제2 연결 전극(121, 122)을 통해 하부 전극(130)과 연결되고, 단락은 절연 공간(S)을 통해 방지하기 때문에 제1 및 제2 내부 전극(111, 112)이 오버랩 되는 면적을 최대한 크게 할 수 있다.
이에, 기존의 유전층과 내부 전극의 두께를 얇게 하여 내부 전극의 적층 수를 증가시키는 등의 방법을 적용하지 않고도 커패시터의 용량을 증가시킬 수 있다. 또한, 제1 및 제2 연결 전극(121, 122)을 통해 같은 종류의 내부 전극이 서로 전기적으로 연결되기 때문에 바디의 두께가 80 ㎛ 이하의 초박막 제품의 경우에도 내부 전극의 연결성을 향상시킬 수 있다.
하부 전극(130)은 바디(101)의 하면에 배치되어 제1 및 제2 연결 전극(121, 122)과 연결된다. 이 경우, 하부 전극(130)은 커패시터 부품(100)을 기판 등에 실장하는 영역으로 제공될 수 있으며, 필요에 따라 다층 구조를 가질 수 있다.
상기 하부 전극(130)은 상기 제1 및 제2 연결 전극(121, 122)과 연결된 전극층(131, 132)과 상기 전극층(131, 132)의 일부를 덮도록 배치된 도금층(133)을 포함한다.
상기 전극층(131, 132)은 상부에 도금층(133)이 배치된 제1 영역(131a, 132a)과 상기 제1 및 제2 연결 전극(121, 122)을 연결하되 상기 제1 영역(131a, 132a)에서 연장 배치된 제2 영역(131b, 132b)으로 구성된다.
또한, 상기 도금층(133)의 사이에는 상기 전극층(131, 132)의 제2 영역(131b, 132b)과 제1 및 제2 연결 전극(121, 122)을 덮도록 절연층(151)이 배치된다.
일반적인 커패시터 구조에서는 제1 및 제2 연결 전극이 바디(101)의 길이 방향 양 단면에 가까운 위치에 배치되기 때문에, 바디(101)의 표면으로 노출된 제1 및 제2 연결 전극과 연결하기 위해 전극층을 바디의 표면에 배치하고, 그 상부를 전체로 덮도록 도금층을 형성한다.
이러한 종래의 구조에서는 제1 및 제2 연결 전극 사이의 간격이 너무 멀기 때문에 고주파 특성 하에서 요구되는 낮은 ESL 값을 얻을 수 없는 문제가 있다.
본 발명의 일 실시형태에 따르면, 후술하는 바와 같이 제1 및 제2 연결 전극(121, 122) 사이의 간격이 가깝도록 배치하기 때문에, 바디(101)의 중앙부 영역에 배치되며, 이로 인하여 상기 제1 및 제2 연결 전극(121, 122)과 전기적으로 연결하는 전극층(131, 132)의 상부에는 전체가 아닌 일부를 덮도록 도금층(133)이 배치된다.
즉, 상기 전극층(131, 132)은 상부에 도금층(133)이 배치된 제1 영역(131a, 132a)과 상기 제1 및 제2 연결 전극(121, 122)을 연결하되 상기 제1 영역(131a, 132a)에서 연장 배치된 제2 영역(131b, 132b)으로 구성된다.
상기 전극층(131, 132)의 제2 영역(131b, 132b)이 상기 제1 및 제2 연결 전극(121, 122)과 전기적으로 연결되며, 상기 제2 영역(131b, 132b) 상부에는 도금층(133)이 미배치된다.
상기 제2 영역(131b, 132b) 상부는 외부로 노출되기 때문에, 내습 불량 문제 및 전기적 쇼트 불량 문제 등이 발생할 수 있어 그 상부를 덮도록 절연층(151)이 배치된다.
즉, 본 발명의 일 실시형태에 따른 커패시터 부품(100)에 있어서, 하면 전극(130)은 종래의 커패시터의 하면 전극에 해당하는 전극층(131, 132)의 제1 영역(131a, 132a) 및 그 상부에 배치된 도금층(133) 구조에 더하여, 낮은 ESL 특성을 얻기 위하여 사이의 간격이 좁도록 배치된 제1 및 제2 연결 전극(121, 122)과 상기 하면 전극(130)을 전기적으로 연결하기 위하여, 상기 전극층(131, 132)은 제1 영역(131a, 132a)에서 연장 배치된 제2 영역(131b, 132b)을 추가로 갖는다.
상기와 같이 제1 및 제2 연결 전극(121, 122) 사이의 간격을 좁게 배치하도록 함으로써, 본 발명의 일 실시형태에 따른 커패시터 부품(100)의 ESL 값은 낮아질 수 있다.
한편, 낮은 ESL 특성을 얻기 위해서는 제1 및 제2 연결 전극(121, 122) 간의 거리가 가까울수록 유리하나 제1 및 제2 연결 전극(121, 122) 간 거리가 지나치게 가까울 경우 도금 후 제1 및 제2 연결 전극(121, 122) 간 접촉에 의해 쇼트 불량이 발생할 우려가 있다.
본 발명의 일 실시형태에 따르면, 상기 도금층(133)의 사이에 상기 전극층(131, 132)의 제2 영역(131b, 132b)과 제1 및 제2 연결 전극(121, 122)을 덮도록 절연층(151)을 배치함으로써, 제1 및 제2 연결 전극(121, 122) 간 접촉에 의해 쇼트 불량을 막을 수 있다.
구체적으로, 상기 절연층(151)은 상기 바디(101)의 하면 중 상기 도금층(133)이 배치되지 않은 영역 즉, 상기 도금층(133)의 사이에 해당하는 바디의 하면에 배치된다.
또한, 상기 절연층(151)은 상기 바디(101)의 하면으로 노출된 제1 및 제2 연결 전극(121, 122)과 외부에 노출된 상기 전극층(131, 132)의 제2 영역(131b, 132b)을 절연하는 역할을 수행한다.
이로 인하여, 제1 및 제2 연결 전극(121, 122) 간 접촉에 의해 쇼트 불량을 막을 수 있으며, 내습 불량 역시 방지할 수 있다.
상기 제1 및 제2 연결 전극(121, 122)과 연결되는 상기 전극층(131, 132)의 제2 영역(131b, 132b)은 상기 제1 및 제2 연결 전극(121, 122)의 일부를 덮도록 배치될 수 있다.
상기 제1 및 제2 연결 전극(121, 122)은 상기 하부 전극(130)과 전기적으로 연결되면 되므로, 상기 전극층(131, 132)의 제2 영역(131b, 132b)은 상기 제1 및 제2 연결 전극(121, 122)의 전부를 덮을 필요는 없으며, 일부를 덮도록 배치될 수 있다. 혹은, 인쇄 방법에 의해 상기 전극층(131, 132)의 제2 영역(131b, 132b)과 제1 및 제2 연결 전극(121, 122)은 접촉하도록 배치될 수도 있다.
본 발명의 다른 실시형태에 따르면, 상기 도금층(133)은 상기 전극층(131, 132)의 전부를 덮도록 배치될 수 있다.
상기 전극층(131, 132)은 제1 영역(131a, 132a)에서 연장 배치된 제2 영역(131b, 132b)을 추가로 가지며, 상기 도금층(133)은 상기 전극층(131, 132)의 전부 즉, 상기 제1 영역(131a, 132a) 및 제2 영역(131b, 132b)을 덮도록 배치될 수 있다.
도 1 및 도 2를 참조하면, 상기 바디(101)의 상면에는 절연층(151)이 배치될 수 있다.
본 발명의 일 실시형태에 따르면, 낮은 ESL 특성을 얻기 위해서 제1 및 제2 연결 전극(121, 122) 사이의 간격을 좁게 배치하기 때문에, 상기 바디(101)의 상면으로 노출된 제1 및 제2 연결 전극(121, 122) 간 접촉에 의해 쇼트 불량이 발생할 우려가 있다.
본 발명의 일 실시형태에 따르면, 상기 바디(101)의 상면에 상기 노출된 제1 및 제2 연결 전극(121, 122)을 덮도록 절연층(151)을 배치함으로써, 제1 및 제2 연결 전극(121, 122) 간 접촉에 의해 쇼트 불량을 막을 수 있다.
상기 절연층(151)은 상기 바디(101)의 상면으로 노출된 제1 및 제2 연결 전극(121, 122)을 절연하는 역할을 수행한다.
이로 인하여, 제1 및 제2 연결 전극(121, 122) 간 접촉에 의해 쇼트 불량을 막을 수 있으며, 내습 불량 역시 방지할 수 있다.
상기 바디(101)의 상면과 상면에 배치된 절연층(151) 사이에는 그린 시트 커버층(152)이 삽입될 수 있다.
본 발명의 일 실시형태에서는 낮은 ESL 값을 얻기 위하여 제1 및 제2 연결 전극(121, 122) 사이의 간격을 최소로 하는 반면, 연결 전극 사이의 접촉에 의한 쇼트 불량을 막기 위한 절연 상태 유지가 반드시 요구된다.
상기의 쇼트 불량 방지를 위해, 상기 바디(101)의 상면과 상면에 배치된 절연층(151) 사이에 그린 시트 커버층(152)을 삽입함으로써, 연결 전극 사이의 접촉에 의한 쇼트 불량을 막기 위한 절연 효과가 보다 우수할 수 있다.
도 3을 참조하면, 상기 제1 및 제2 연결 전극(121, 122)은 각각 하나 이상으로 구성되며, 상기 제1 연결 전극(121)과 제2 연결 전극(122) 전체는 상기 바디(101)를 길이 방향으로 3 등분할 경우 중앙부(c)에서 소정 간격 이격하여 배치될 수 있다.
즉, 본 발명의 일 실시형태에 따르면 제1 및 제2 연결 전극(121, 122) 사이의 간격을 최소로 하기 위하여, 상기 제1 연결 전극(121)과 제2 연결 전극(122) 전체는 서로 소정 간격 이격하여 배치되되, 상기 바디(101)를 길이 방향으로 3 등분할 경우 중앙부(c) 내에 배치될 수 있다.
상기와 같은 구조에 의하여, 제1 및 제2 연결 전극(121, 122) 사이의 간격이 최소화될 수 있어 등가직렬인덕턴스(Equivalent Series Inductance, ESL) 및 등가직렬저항(Equivalent Series Resistance, ESR) 값의 개선이 가능하다.
상기 제1 연결 전극(121)과 제2 연결 전극(122) 사이의 간격(d1)은 5 μm 이상일 수 있다.
상기 제1 연결 전극(121)과 제2 연결 전극(122) 사이의 간격(d1)이 5 μm 이상을 만족하도록 배치함으로써, 등가직렬인덕턴스(Equivalent Series Inductance, ESL) 및 등가직렬저항(Equivalent Series Resistance, ESR) 값의 개선이 가능하며 신뢰성 역시 확보할 수 있다.
상기 제1 연결 전극(121)과 제2 연결 전극(122) 사이의 간격(d1)이 5 μm 미만일 경우에는 제1 및 제2 연결 전극(121, 122) 사이의 간격이 너무 가까워, 접촉에 의한 쇼트 불량이 발생할 수 있어 신뢰성 저하의 문제가 있다.
상기 제1 연결 전극(121)과 제2 연결 전극(122) 사이의 간격(d1)이 너무 멀 경우에는, 등가직렬인덕턴스(Equivalent Series Inductance, ESL) 및 등가직렬저항(Equivalent Series Resistance, ESR) 값의 개선 효과가 적다.
도 4 내지 6은 도 1의 실시 형태에서 하부 전극의 형태가 변형된 예를 나타낸다.
도 4를 참조하면, 상기 전극층(131, 132)의 제2 영역(131b, 132b)은 상기 바디(101)의 폭 방향 양 단부까지 배치될 수 있다.
상기 전극층(131, 132)의 제2 영역(131b, 132b)은 제1 영역(131a, 132a)에서 연장 배치된 구조로서, 상기 바디(101)의 폭 방향 양 단부까지 배치된 제1 영역(131a, 132a)과 동일한 형상으로 상기 제1 및 제2 연결 전극(121, 122)과 전기적으로 연결되도록 연장 배치될 수 있다.
따라서, 도 4에 도시된 본 발명의 다른 실시형태에 따른 커패시터 부품(101)에 있어서, 상기 전극층(131, 132)의 제2 영역(131b, 132b)은 상기 바디(101)의 폭 방향 양 단부까지 배치될 수 있다.
본 발명의 실시형태에 따르면, 하면 전극(130)과 제1 및 제2 연결 전극(121, 122)과 전기적 연결이 용이한 장점이 있다.
도 5를 참조하면, 상기 전극층(131, 132)의 제2 영역(131b, 132b)은 상기 제1 및 제2 연결 전극(121, 122)과 동일한 개수로 각각 연결된 형상일 수 있다.
도 5에 도시된 본 발명의 다른 실시형태에 따르면, 상기 전극층(131, 132)의 제2 영역(131b, 132b)은 상기 제1 및 제2 연결 전극(121, 122)과 동일한 개수로 각각 연결될 수 있으며, 서로의 폭이 동일할 수 있다.
즉, 다른 실시형태들과는 달리 상기 전극층(131, 132)의 제2 영역(131b, 132b)은 상기 제1 및 제2 연결 전극(121, 122)과 최소한의 전기적 연결을 위한 면적만을 가지며, 그 외 바디의 하면에 추가로 인쇄되지 않는다.
따라서, 본 발명의 실시형태에 따르면, 하면 전극(130)의 면적을 크게 증가시키지 않는 장점이 있다.
도 6을 참조하면, 상기 전극층(131, 132)의 제2 영역(131b, 132b)은 상기 바디(101)의 폭 방향 양 단부에서 이격하여 배치되되, 제1 및 제2 연결 전극(121, 122)을 각각 모두 연결하는 하나의 형상일 수 있다.
도 6에 도시된 본 발명의 다른 실시형태에 따르면, 상기 전극층(131, 132)의 제2 영역(131b, 132b)은 상기 바디(101)의 폭 방향 양 단부에서 이격하되, 일 단부에 인접한 제1 및 제2 연결 전극(121, 122)에서 타 단부에 인접한 제1 및 제2 연결 전극(121, 122)까지만을 전기적으로 연결하도록 하나의 형상으로 연장 배치된 것을 특징으로 한다.
즉, 다른 실시형태들과는 달리 상기 전극층(131, 132)의 제2 영역(131b, 132b)은 상기 제1 및 제2 연결 전극(121, 122)과 최소한의 전기적 연결을 위한 면적만을 가지되, 제1 및 제2 연결 전극(121, 122) 각각의 바디의 폭 방향 간격 사이에도 추가로 인쇄된 형태를 갖는다.
따라서, 본 발명의 실시형태에 따르면, 다수의 제1 및 제2 연결 전극(121, 122)과의 전기적 연결이 용이하며, 제2 영역(131b, 132b) 형성이 용이하다는 장점이 있다.
본 발명의 다른 실시형태에 따른 커패시터 부품(100)은 복수의 유전층(110)을 포함하며, 상기 유전층(110)을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극(111, 112)을 포함하는 바디(101), 상기 바디(101)의 두께 방향으로 연장 형성되어 상기 제1 및 제2 내부 전극(111, 112)과 연결된 제1 및 제2 연결 전극(121, 122) 및 상기 바디(101)의 하면에 배치되어 상기 제1 및 제2 연결 전극(121, 122)과 연결된 하부 전극(130)을 포함하며, 상기 제1 및 제2 연결 전극(121, 122)은 각각 하나 이상으로 구성되며, 상기 제1 연결 전극(121)과 제2 연결 전극(122) 전체는 상기 바디(101)를 길이 방향으로 3 등분할 경우 중앙부(c)에서 소정 간격 이격하여 배치된다.
상기 제1 연결 전극(121)과 제2 연결 전극(122) 사이의 간격은 5 μm 이상일 수 있다.
상기 바디(101)의 상면에는 절연층(151)이 배치될 수 있으며, 상기 바디(101)의 상면과 상면에 배치된 절연층(151) 사이에는 그린 시트 커버층(152)이 삽입될 수 있다.
상기 하부 전극(130)은 상기 제1 및 제2 연결 전극(121, 122)과 연결된 전극층(131, 132)과 상기 전극층(131, 132)의 일부를 덮도록 배치된 도금층(133)을 포함하며, 상기 전극층(131, 132)은 상부에 도금층(133)이 배치된 제1 영역(131a, 132a)과 상기 제1 및 제2 연결 전극(121, 122)을 연결하되 상기 제1 영역(131a, 132a)에서 연장 배치된 제2 영역(131b, 132b)으로 구성되고, 상기 도금층(133)의 사이에는 상기 전극층(131, 132)의 제2 영역(131b, 132b)과 제1 및 제2 연결 전극(121, 122)을 덮도록 절연층(151)이 배치될 수 있다.
상기 전극층(131, 132)의 제2 영역(131b, 132b)은 상기 바디(101)의 폭 방향 양 단부까지 배치될 수 있다.
상기 전극층(131, 132)의 제2 영역(131b, 132b)은 상기 제1 및 제2 연결 전극(121, 122)과 동일한 개수로 각각 연결된 형상일 수 있다.
상기 전극층(131, 132)의 제2 영역(131b, 132b)은 상기 바디(101)의 폭 방향 양 단부에서 이격하여 배치되되, 제1 및 제2 연결 전극(121, 122)을 각각 모두 연결하는 하나의 형상일 수 있다.
그 외, 본 발명의 다른 실시형태에 따른 커패시터 부품의 특징 중 상술한 본 발명의 일 실시형태에 따른 커패시터 부품의 설명과 동일한 부분은 그 설명을 생략하도록 한다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 커패시터 부품
101: 바디 110: 유전층
111, 112: 내부 전극 121, 122: 연결 전극
130: 하부 전극 131, 132: 전극층
133: 도금층

Claims (17)

  1. 복수의 유전층을 포함하며, 상기 유전층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디;
    상기 바디의 두께 방향으로 연장 형성되어 상기 제1 및 제2 내부 전극과 연결된 제1 및 제2 연결 전극; 및
    상기 바디의 하면에 배치되어 상기 제1 및 제2 연결 전극과 연결된 하부 전극;을 포함하며,
    상기 하부 전극은 상기 제1 및 제2 연결 전극과 연결된 전극층과 상기 전극층의 일부를 덮도록 배치된 도금층을 포함하며,
    상기 전극층은 상부에 도금층이 배치된 제1 영역과 상기 제1 및 제2 연결 전극을 연결하되 상기 제1 영역에서 연장 배치된 제2 영역으로 구성되고,
    상기 도금층의 사이에는 상기 전극층의 제2 영역과 제1 및 제2 연결 전극을 덮도록 절연층이 배치된 커패시터 부품.
  2. 제1항에 있어서,
    상기 제1 및 제2 연결 전극은 각각 하나 이상으로 구성되며, 상기 제1 연결 전극과 제2 연결 전극 전체는 상기 바디를 길이 방향으로 3 등분할 경우 중앙부에서 소정 간격 이격하여 배치된 커패시터 부품.
  3. 제2항에 있어서,
    상기 제1 연결 전극과 제2 연결 전극 사이의 간격은 5 μm 이상인 커패시터 부품.
  4. 제1항에 있어서,
    상기 바디의 상면에는 절연층이 배치된 커패시터 부품.
  5. 제4항에 있어서,
    상기 바디의 상면과 상면에 배치된 절연층 사이에는 그린 시트 커버층이 삽입된 커패시터 부품.
  6. 제1항에 있어서,
    상기 전극층의 제2 영역은 상기 바디의 폭 방향 양 단부까지 배치된 커패시터 부품.
  7. 제1항에 있어서,
    상기 전극층의 제2 영역은 상기 제1 및 제2 연결 전극과 동일한 개수로 각각 연결된 형상인 커패시터 부품.
  8. 제1항에 있어서,
    상기 전극층의 제2 영역은 상기 바디의 폭 방향 양 단부에서 이격하여 배치되되, 제1 및 제2 연결 전극을 각각 모두 연결하는 하나의 형상인 커패시터 부품.
  9. 제1항에 있어서,
    상기 도금층은 상기 전극층의 전부를 덮도록 배치된 커패시터 부품.
  10. 복수의 유전층을 포함하며, 상기 유전층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디;
    상기 바디의 두께 방향으로 연장 형성되어 상기 제1 및 제2 내부 전극과 연결된 제1 및 제2 연결 전극; 및
    상기 바디의 하면에 배치되어 상기 제1 및 제2 연결 전극과 연결된 하부 전극;을 포함하며,
    상기 제1 및 제2 연결 전극은 각각 하나 이상으로 구성되며, 상기 제1 연결 전극과 제2 연결 전극 전체는 상기 바디를 길이 방향으로 3 등분할 경우 중앙부에서 소정 간격 이격하여 배치된 커패시터 부품.
  11. 제10항에 있어서,
    상기 제1 연결 전극과 제2 연결 전극 사이의 간격은 5 μm 이상인 커패시터 부품.
  12. 제10항에 있어서,
    상기 바디의 상면에는 절연층이 배치된 커패시터 부품.
  13. 제12항에 있어서,
    상기 바디의 상면과 상면에 배치된 절연층 사이에는 그린 시트 커버층이 삽입된 커패시터 부품.
  14. 제10항에 있어서,
    상기 하부 전극은 상기 제1 및 제2 연결 전극과 연결된 전극층과 상기 전극층의 일부를 덮도록 배치된 도금층을 포함하며,
    상기 전극층은 상부에 도금층이 배치된 제1 영역과 상기 제1 및 제2 연결 전극을 연결하되 상기 제1 영역에서 연장 배치된 제2 영역으로 구성되고,
    상기 도금층의 사이에는 상기 전극층의 제2 영역과 제1 및 제2 연결 전극을 덮도록 절연층이 배치된 커패시터 부품.
  15. 제14항에 있어서,
    상기 전극층의 제2 영역은 상기 바디의 폭 방향 양 단부까지 배치된 커패시터 부품.
  16. 제14항에 있어서,
    상기 전극층의 제2 영역은 상기 제1 및 제2 연결 전극과 동일한 개수로 각각 연결된 형상인 커패시터 부품.
  17. 제14항에 있어서,
    상기 전극층의 제2 영역은 상기 바디의 폭 방향 양 단부에서 이격하여 배치되되, 제1 및 제2 연결 전극을 각각 모두 연결하는 하나의 형상인 커패시터 부품.
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