KR20180087426A - 기판 내로의 도펀트 확산의 무손상 향상 - Google Patents

기판 내로의 도펀트 확산의 무손상 향상 Download PDF

Info

Publication number
KR20180087426A
KR20180087426A KR1020187020175A KR20187020175A KR20180087426A KR 20180087426 A KR20180087426 A KR 20180087426A KR 1020187020175 A KR1020187020175 A KR 1020187020175A KR 20187020175 A KR20187020175 A KR 20187020175A KR 20180087426 A KR20180087426 A KR 20180087426A
Authority
KR
South Korea
Prior art keywords
substrate
dopant
annealing
temperature
helium
Prior art date
Application number
KR1020187020175A
Other languages
English (en)
Inventor
크리스토퍼 알. 하템
크리스토퍼 에이. 로우랜드
Original Assignee
베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. filed Critical 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크.
Publication of KR20180087426A publication Critical patent/KR20180087426A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H01L21/67213—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process comprising at least one ion or electron beam chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

기판을 도핑하는 방법. 방법은, 300 ℃ 이상의 주입 온도에서 기판의 표면을 통해 기판 내로 헬륨 종의 도우즈를 주입하는 단계를 포함할 수 있다. 방법은, 기판의 표면 상에 도펀트를 포함하는 도핑 층을 증착하는 단계, 및 어닐링 온도에서 기판을 어닐링하는 단계로서, 어닐링 온도는 주입 온도보다 더 큰, 단계를 더 포함할 수 있다.

Description

기판 내로의 도펀트 확산의 무손상 향상
본 실시예들은 확산을 개선하는 방법들에 관한 것으로서, 더 구체적으로는 기판을 도핑하기 위한 방법들에 관한 것이다.
로직 디바이스 및 메모리 디바이스와 같은 반도체 디바이스들이 계속해서 더 작은 치수들로 스케일링(scale)됨에 따라, 반도체 디바이스들을 제조하기 위한 통상적인 프로세싱 및 재료들의 사용이 점점 더 문제점을 가지게 되고 있다. 일 예에 있어서, 이온 주입을 대체하기 위하여 반도체 구조체들을 도핑하기 위한 새로운 접근 방식들이 연구되고 있다. 예를 들어, 최소 디바이스 치수가 대략 20 nm 이하인 디바이스 구조체들을 도핑함에 있어, 이온 주입에 의해 초래되는 잔류 손상이 용인할 수 없을 수 있다. 따라서, 증착된 층으로부터 열적으로-드라이브되는(thermally-driven) 외부확산(outdiffusion)에 의해 기판의 목표 영역을 도핑하는 것과 같은 기술들이 탐구되었다. 현재 실시되는 바와 같이, 이러한 접근 방식은 목표 영역 내로 통합되는 도펀트의 양뿐만 아니라 도펀트의 활성화에 있어서의 열 예산 고려사항들에 기인하여 제한될 수 있다.
이러한 그리고 다른 고려사항들에 관하여, 본 개시가 제공된다.
본 요약은 아래의 상세한 설명에서 추가로 설명되는 바와 같은 개념들의 선택을 간략화된 형태로 소개하기 위해 제공된다. 본 요약은 청구되는 내용의 핵심 특징들 또는 본질적인 특징들을 식별하도록 의도되지 않으며, 본 요약이 청구되는 내용의 범위를 결정하는데 도움을 주는 것으로서 의도되지도 않는다.
일 실시예에 있어서, 기판을 도핑하기 위한 방법은, 300 ℃ 이상의 주입 온도에서 기판의 표면을 통해 기판 내로 헬륨 종의 도우즈(dose)를 주입하는 단계를 포함할 수 있다. 방법은, 기판의 표면 상에 도펀트를 포함하는 도핑 층을 증착하는 단계; 및 어닐링(anneal) 온도에서 기판을 어닐링하는 단계로서, 어닐링 온도는 주입 온도보다 더 큰, 단계를 더 포함할 수 있다.
다른 실시예에 있어서, 반도체 디바이스를 도핑하는 방법은 300 ℃ 이상의 주입 온도에서 기판의 표면을 통해 기판 내로 헬륨의 도우즈를 주입하는 단계로서, 헬륨의 도우즈는 5E15/cm2 또는 그 이상을 포함하는, 단계를 포함할 수 있다. 방법은, 기판의 표면 상에 도펀트를 포함하는 도핑 층을 증착하는 단계로서, 도핑 층은 1 nm 보다 더 작은 두께를 갖는, 단계; 및 600 ℃보다 더 큰 어닐링 온도로 기판을 어닐링하는 단계를 더 포함할 수 있다.
다른 실시예에 있어서, 기판을 도핑하기 위한 시스템은, 기판을 하우징(house)하고 이송하기 위한 이송 챔버; 헬륨 소스에 결합되며 이송 챔버에 결합되는 핫(hot) 주입 챔버를 포함할 수 이다. 핫 주입 챔버는 헬륨 이온들을 생성하는 플라즈마 생성기, 및 300 ℃ 이상의 기판 온도를 생성하는 기판 가열기를 포함할 수 있다. 시스템은 도펀트 소스 및 이송 챔버에 결합된 도펀트 증착 챔버로서, 도펀트 증착 챔버는 기판에 도펀트를 제공하는, 도펀트 증착 챔버를 더 포함할 수 있다. 시스템은 또한 이송 챔버에 결합되며 적어도 600 ℃의 기판 온도를 생성하는 가열기를 갖는 어닐링 챔버를 포함할 수 있다.
도 1a 내지 도 1h는 본 개시의 실시예들에 따른 기판을 프로세싱하는데 있어서 수반되는 예시적인 특징부들을 예시한다.
도 2는 도펀트 편입에 대한 헬륨 주입의 효과를 예시하는 실리콘 기판들의 2차 이온 질량 분광법(secondary ion mass spectrometry; SIMS) 측정들의 결과들을 도시한다.
도 3a 내지 도 3c는 헬륨 이온 주입의 효과를 예시하는 샘플들의 단면 전자 현미경 사진들을 나타낸다.
도 4a는 finFET 디바이스의 전반적을 특징부들을 단면으로 도시하며, 반면 도 4b는 본 개시의 실시예들에 따른 도 4a의 구조체의 일 부분의 확대도를 도시한다.
도 5는 본 개시의 실시예들에 따른 프로세싱 장치의 일 예를 도시한다.
도 6은 예시적인 프로세스 흐름을 도시한다.
이제 이하에서 본 실시예들이, 일부 실시예들이 도시된 첨부된 도면들을 참조하여 더 완전하게 설명될 것이다. 본 개시의 내용이 다수의 상이한 형태들로 구현될 수 있으며, 본원에서 기술되는 실시예들에 한정되는 것으로 해석되지 않아야 한다. 이러한 실시예들은 본 개시가 완전하고 철저해질 수 있도록 제공되며, 본원의 범위를 당업자들에게 완전하게 전달할 것이다. 도면들에서, 유사한 도면번호들이 전체에 걸쳐 유사한 엘리먼트들을 지칭한다.
본 실시예들에 있어서, 본 발명자들은 기판에 대한 손상 없이 기판 내로의 도펀트 확산을 촉진시키기 위한 신규한 접근 방식들을 식별하였다. 다양한 실시예들에 있어서, 헬륨의 도우즈는, 기판이 실온 이상의 온도 범위 내의 주입 온도에 있을 때 기판 내로 주입될 수 있다. 헬륨의 도우즈는, 기판 내로의 도펀트의 개선된 확산, 기판 내의 도펀트의 활성화를 야기하면서 동시에 기판 내에 잔류 결함들을 생성하지 않고 확산의 무-손상 향상을 야기하는 방식으로 기판 상의 도펀트 재료의 증착과 함께 제공될 수 있다.
도 1a 내지 도 1h는 본 개시의 실시예들에 따른 기판을 프로세싱하는데 있어서 수반되는 예시적인 특징부들을 예시한다. 일부 실시예들에 있어서, 도 1a 내지 도 1f에 예시된 동작들은 상이한 프로세싱 툴(tool)들에서 수행될 수 있으며, 반면 다른 실시예들에 있어서, 동작들은 클러스터 툴(cluster tool)과 같은 상이한 동작들을 수행하기 위하여 다수의 프로세스 챔버들을 갖는 주어진 통합된 툴 내에서 수행될 수도 있다. 구체적으로 도 1a를 참조하면, 기판(102)이 제공되는 제 1 인스턴스(instance)가 도시된다. 다양한 실시예들에 있어서, 기판(102)은 실리콘, 게르마늄, 탄화 실리콘(SiC), 또는 실리콘:게르마늄 합금과 같은 반도체 재료일 수 있다. 다른 실시예들에 있어서, 기판은 공지된 III-V 족 화합물 반도체(예를 들어, GaAs, InGaAs) 또는 II-VI 족 화합물 반도체(예를 들어, CdTe)를 포함할 수 있다. 구체적으로, 기판(102)은 일반적으로 당업계에서 공지된 바와 같은 결정질 격자에 의해 특징지어진 단결정질 구조체를 가질 수 있다. 실시예들이 이러한 맥락으로 제한되지 않는다. 기판(102)이 평면 구성을 갖는 것으로 도시되지만, 다양한 실시예들에 있어서, 기판(102)은 3 차원(3D) 트랜지스터 디바이스와 같은 서로에 대하여 상이한 각도들로 연장하는 표면들을 나타내는 특징부들을 포함할 수 있다. 3D 디바이스들의 예들은, 핀 전계 효과 트랜지스터(fin field effect transistor; finFET) 디바이스들, 게이트-올-어라운드(gate-all-around; GAA) 트랜지스터 디바이스들, 수평 GAA(horizontal GAA; HGAA) 디바이스들, 및 다른 디바이스들을 포함한다. 실시예들이 이러한 맥락으로 제한되지 않는다. 도 1a 내지 도 1f의 예에 있어서, 기판(102)의 특정 영역의 도핑이다. 상이한 실시예들에 있어서, 도핑 동작들은 몇 가지만 예를 들면 트랜지스터의 분리 영역, 소스/드레인 연장 영역, 또는 소스/드레인 접촉 영역을 나타낼 수 있다.
도 1a에 도시된 바와 같이, 기판(102)은 도핑 이후에 제거될 표면 층(104)을 포함할 수 있다. 표면 층(104)은 일부 인스턴스들에 있어서 자연 산화물(native oxide) 또는 화학적 산화물 층일 수 있다. 다양한 실시예들에 있어서, 표면 층(104)은 에칭제(106)에 노출된다. 일 예에 있어서, 에칭제(106)는 수소 플라즈마로부터 획득된 종을 나타내며, 여기에서 에칭제는 기판(102)이 낮은 압력으로 홀딩(hold)되는 동안 기판(102) 상에 충돌한다. 열(108)이 표면 층(104)의 에칭을 촉진시키기 위하여 기판 온도를 목표 범위까지 상승시키기 위해 기판(102)에 인가될 수 있다. 실리콘 기판 상의 산화물 층을 에칭하기 위한 일 예에 있어서, 기판(102)은 400 ℃ 내지 500 ℃ 사이의 기판 온도에서, 구체적으로, 450 ℃의 기판 온도에서 수소 플라즈마에 의한 에칭을 겪을 수 있다. 노출의 지속기간은 표면 층(104)을 제거하기에 적절할 수 있다. 다른 실시예들에 있어서, 산화물을 에칭하기 위한 다른 공지된 에칭제가 이용될 수 있다.
이제 도 1b를 참조하면, 주입 동작이 도시되며, 여기에서 주입 동작은 도 1a에 도시된 동작 이후에 수행될 수 있다. 일부 예들에 있어서, 주입 동작은 도 1a의 에칭 동작 이후에 수행될 수 있으며, 반면 기판(102)은 도 1a 및 도 1b의 동작들 사이에서 주변 대기에 노출되지 않는다. 다양한 실시예들에 있어서, 기판(102)은 헬륨 종(114)에 노출되며, 여기에서 헬륨 종(114)이 표면(110)으로 보내진다. 이러한 예에 있어서, 표면(110)은 표면 층(104)의 제거 이후에 노출될 수 있다. 헬륨 종(114)은 후속 도핑 프로세스를 촉진시키기 위한 목표 에너지 및 목표 도우즈로 기판(102)의 표면(110)으로 보내질 수 있다. 헬륨 종(114)은, 예를 들어, 500 eV 내지 5000 eV의 에너지를 갖는 헬륨 이온들을 포함할 수 있으며, 5E15/cm2 내지 1E17/cm2 He를 포함하는 도우즈로 기판(102)으로 보내질 수 있다. 실시예들이 이러한 맥락으로 제한되지 않는다.
도 1b에 추가로 도시된 바와 같이, 열(112)이 헬륨 이온(114)에 대한 노출 동안 기판(102)에 공급될 수 있다. 다양한 실시예들에 있어서, 헬륨 종(114)은 표면(110)을 통해 기판(102) 내로 주입되며, 그 동안 기판(102)은 실온(25 ℃) 이상의 주입 온도까지 가열된다. 예를 들어, 다양한 실시예들에 있어서, 주입 온도는 300 ℃ 이상의 범위일 수 있으며, 특히, 300 ℃ 내지 600 ℃ 사이의 범위일 수 있다. 특정 실시예들에 있어서, 주입 온도는 약 400 ℃ 내지 약 500 ℃ 사이의 범위 내로 설정될 수 있다. 실시예들이 이러한 맥락으로 제한되지 않는다.
이제 도 1c를 참조하면, 도 1b의 동작 이후의 기판(102)의 인스턴스가 도시된다. 변경된 층(120)이 표면(110)에 인접하여 기판(102)에 형성될 수 있다. 이하에서 상세화되는 바와 같이, 변경된 층(120)은 표면(110)에 걸쳐 도펀트 확산을 촉진시킴으로써 기판(102)의 도핑을 향상시킬 수 있다. 특히, 변경된 층(120)은 도핑 프로세스가 완료된 이후에 기판 내로 잔류 손상을 도입하지 않고 기판의 도핑을 향상시킬 수 있다.
이제 도 1d를 참조하면, 도핑 층(122)이 기판(102)의 표면(110) 상에 증착되는 동작이 도시된다. 이러한 예에 있어서, 도핑 층(122)은 변경된 층(120)이 형성된 이후에 증착되며, 반면, 일부 실시예들에 있어서, 도핑 층(122)은 변경된 층(120)을 생성하기 위한 헬륨의 주입이 수행되기 이전에 증착될 수도 있다. 다양한 실시예들에 있어서, 도핑 층(122)은 기판(102)을 주변 대기에 노출시키지 않고 헬륨의 주입 이후에 기판(102) 상에 형성될 수 있다. 도핑 층(122)은, 비소, 붕소, 인, 또는 실리콘과 같은 기판(102)을 도핑하기에 적절한 도펀트를 포함할 수 있다. 실시예들이 이러한 맥락으로 제한되지 않는다. 도핑 층(122)은 화학 기상 증착과 같은 공지된 기술들을 사용하여 증착될 수 있다. 도핑 층(122)은 기판(102) 내에 목표 도핑된 영역을 생성하기 위하여 적절한 두께로 증착될 수 있다. 일부 실시예들에 있어서, 도핑 층(122)은 0.1 nm 내지 3 nm 사이의 두께를 가질 수 있다. 실시예들이 이러한 맥락으로 제한되지 않는다. 일 예로서, As의 0.1 nm 두께의 층이 10 nm 두께의 영역과 같은 기판(102)의 목표 영역을 적절한 레벨까지 도핑하기 위하여 유용할 수 있다.
이제 도 1e를 참조하면, 도 1d의 동작에 후속하는 동작이 도시된다. 이러한 동작에서, 캐핑(capping) 층(124)이 도핑 층(122) 상에 증착된다. 캐핑 층(124)은 도핑 층(122)으로부터 도펀트를 드라이브 인(drive in)하고 도펀트를 활성화시키기 위해 수행되는 후속 프로세싱 동안 도펀트 유지를 돕는데 유용할 수 있다. 캐핑 층(124)은, 실리콘 질화물과 같은 당업계에서 공지된 고온 도펀트 어닐링 동안 사용하기에 적절한 재료로 형성될 수 있다. 캐핑 층(124)은, 예를 들어, 후속 프로세싱 이전에 도펀트 움직임을 최소화하기 위하여 실온에서 증착될 수 있다. 일부 예들에 있어서, 캐핑 층(124)은 그 동안 기판(102)을 주변 대기에 노출시키지 않고 도핑 층(122)의 형성 이후에 형성될 수 있다.
이제 도 1f를 참조하면, 도펀트 층(122)의 도펀트를 드라이브 인하고 도펀트를 활성화시키기 위해 기판(102)이 고온 어닐링을 겪는 후속 동작이 도시된다. 이는 기판(102)에 대한 열(126)의 공급에 의해 개략적으로 도시된다. 적절한 어닐링 온도의 예들은 도펀트 유형뿐만 아니라 반도체 재료의 유형에 따라 변화할 수 있다. 실리콘 기판들을 어닐링하기 위한 적절한 어닐링 온도들의 일부 예들은 900 ℃ 내지 1000 ℃와 같이 800 ℃보다 더 큰 온도들이다. III-V 족 화합물 반도체 기판들과 같은 실리콘이 아닌 반도체 기판들을 어닐링하기 위한 적절한 어닐링 온도들의 일부 예들은 600 ℃, 700℃, 또는 더 큰 온도들이다. 어닐링은 당업계에서 공지된 바와 같은 노(furnace) 어닐링을 통해 또는 급속 열 프로세싱 장비를 사용하여 일어날 수 있다. 활성화 어닐링의 지속기간은 어닐링 온도에 따라 변화할 수 있으며, 예를 들어, 지속기간은 어닐링 온도가 증가됨에 따라 감소할 수 있다. 급속 열 어닐링(rapid thermal anneal)의 수행은 특히 설정된 온도에서의 어닐링 시간이 10 초보다 더 작은 경우에 도펀트를 드라이브 인하고 활성화시키기에 유용할 수 있다. 실시예들이 이러한 맥락으로 제한되지 않는다. 예를 들어, 급속 열 어닐링은, 기판이 실온으로부터 온도 증가의 레이트가 50 ℃/s 이상인 목표 가열 레이트(rate)로 목표 온도까지 가열되는 경우에 수행될 수 있다. 실시예들이 이러한 맥락으로 제한되지 않는다. 실리콘 기판들의 경우에 있어서, 이러한 급속 열 어닐링에 대한 목표 온도는 900 ℃, 950 ℃, 또는 1000 ℃일 수 있다. 실시예들이 이러한 맥락으로 제한되지 않는다.
도 1f에 개략적으로 예시된 바와 같이, 상승된 온도에서의 어닐링은 아래쪽 화살표들에 의해 도시되는 확산 도펀트(128)를 생성할 수 있다. 확산 도펀트(128)는 변경된 층(120) 내로 확산할 수 있다. 이에 더하여, 확산 도펀트(128)는 기판(102)의 결정질 격자 내의 특정 지점들 내에 안착할 수 있다. 특히, 확산 도펀트(128)는 변경된 층(120) 내에 제공된 활성화 지점들 내로 확산할 수 있다. 도 1f에 추가로 도시된 바와 같이, 외부확산 도펀트(129)는 캐핑 층(124)을 향해 바깥쪽으로 확산할 수 있다. 외부확산 도펀트(129)의 상대적인 양은 확산 도펀트(128)의 양과 상이할 수 있다. 외부확산 도펀트의 상대적인 양은 또한 캐핑 층(124)의 조성에 따라 변화할 수 있다. 예를 들어, 비소가 산화물 캐핑 층 내로 더 빠르게 확산할 수 있으며, 반면 질화물 캐핑 층 내로는 용이하게 확산하지 않는다.
일부 실시예들에 있어서, 도 1e의 동작이 생략될 수 있으며, 여기에서 도 1f와 관련하여 전반적으로 논의된 바와 같은 어닐링은 캐핑 층 없이 일어난다. 이러한 경우들에 있어서, 도핑 층(122) 내의 도펀트의 일 부분이 기판(102)으로부터 증발한다.
이제 도 1g를 참조하면, 도 1f의 어닐링 동작 이후의 후속 인스턴스가 도시된다. 이러한 단계에서, 기판(102)은 표면(110)에 인접한 도핑된 층(132)을 포함한다. 캐핑 층(124)이 또한 일부 도펀트를 보유할 수 있다. 도 1h에 도시된 후속 동작에서, 캐핑 층(124)은, 예를 들어, 캐핑 층(124)의 주어진 재료에 대해 적절한 공지된 선택적 에칭 프로세스에 의해 제거될 수 있다. 도핑된 층(132)으로서 도시된 고농도로 도핑된 영역은 추가적인 프로세싱을 위한 조건일 수 있다. 예를 들어, 도핑된 층(132)이 소스/드레인 영역 내에 형성되는 실시예에 있어서, 도핑된 층(132)의 영역에서 기판(102)과 접촉하기 위하여 실리사이드와 같은 금속 접촉부가 그 후에 형성될 수 있다.
다양한 실시예들에 따르면, 도핑된 층(132)은 공지된 프로세싱 기술들에 의해 달성되는 레벨보다 더 높은 활성 도펀트들의 농도를 가질 수 있다. 도펀트들을 기판(102) 내로 드라이브하기 이전에 기판(102) 내로의 핫 헬륨 주입을 제공함으로써, 변경된 층(120)이 표면(110)에 형성된 계면에 걸쳐 도펀트의 확산을 촉진시킬 수 있다.
예시적인 실험들에 있어서, 본 발명자들은 도펀트들의 도입 이전에 기판을 마련하기 위한 주입 조건들을 발견하였으며, 여기에서 주입 조건들은 공지된 프로세싱 기술들에 비하여 기판 계면에 걸친 도펀트들의 확산뿐만 아니라 도펀트들의 활성화를 실질적으로 향상시킨다. 도 2는 도펀트 드라이브 인에 대한 헬륨 주입의 효과를 예시하는 실리콘 기판들의 2차 이온 질량 분광법(secondary ion mass spectrometry; SIMS) 측정들의 결과들을 도시한다. 다양하고 상이한 실험 조건들에 대하여 실리콘의 표면(0 nm 깊이)에 대한 As의 깊이 프로파일을 나타내는 일련의 커브들이 도시된다. 모든 예들 있어서, 급속 열 어닐링이 1000 C에서 5s 동안 수행되기 이전에 <1 nm의 As의 층이 단결정질 실리콘의 표면 상에 증착된다. 커브(204)는 어떠한 헬륨도 기판 내로 주입되지 않는 제어 조건을 나타낸다. 도시된 바와 같이, 커브(204)는 실리콘의 표면에 가깝게 위치된 비소의 분포를 도시한다. 예를 들어, 피크 농도는 약 5 E20/cm2이며, 농도가 1E18/cm2에 도달하는 깊이는 대략 13 nm이다. 이러한 예에서 비소의 총 유지되는 도우즈는 2.63E14/cm2이다. 커브(202)는, 비소의 증착 및 후속 어닐링 이전에 실온 헬륨 주입이 1 keV의 이온 에너지로 1E15/cm2의 도우즈까지 수행될 때의 비소의 분포를 나타낸다. 이러한 예에 있어서, 1E18/cm2 AS 농도에서의 깊이는 12 nm이며, 반면 총 유지되는 도우즈는 2.5E14/cm2이다. 이러한 결과는 1E15/cm2의 레벨에서의 실온 헬륨 주입은, 주입이 없는 것에 비하여 기판 내로의 비소 확산을 증가시키는데 유효하지 않다는 것을 나타낸다. 커브(206)는, 비소 증착 및 어닐링 이전에 헬륨이 실온에서 1E16/cm2의 도우즈까지 주입될 때의 비소의 분포를 나타낸다. 이러한 예에 있어서, 헬륨의 주입은 어닐링 이후에 7.25 E14/cm2의 비소의 총 유지되는 도우즈를 야기하며, 이는 0 도우즈 헬륨 주입 또는 1E15/cm2 헬륨 주입과는 대조적으로 유지량에 있어서 거의 3배 증가하는 것이다. 불리하게도, 커브(206)는 표면 아래로 12 nm보다 더 큰 깊이들에서 테일(tail)을 나타내며, 여기에서 테일은 다른 경우들에 있어서 보다 더 얕은 경사를 갖는다. 표면 아래로 대략 18 nm의 깊이까지 As의 농도는 1E18/cm2로 떨어지지 않는다.
커브(208)는 본 개시의 실시예들에 따라 헬륨 주입이 수행된 이후의 As 농도를 나타낸다. 이러한 예에 있어서, 헬륨은 비소 증착 및 어닐링 이전에 450 ℃에서 1E16/cm2의 도우즈까지 주입된다. 이러한 예에 있어서, 핫 헬륨의 주입은 어닐링 이후에 5.09 E14/cm2의 비소의 총 유지되는 도우즈를 야기하며, 이는 0 도우즈 헬륨 주입 또는 1E15/cm2 헬륨 주입과는 대조적으로 유지량에 있어서 2배 증가한다. 깊이 대 As의 농도의 경사는 커브(202) 및 커브(204)와 유사하며, 반면 농도는 표면 아래의 약 18 nm의 깊이에서 1E18/cm2에 도달한다.
시트 저항 측정들이 주입, 비소 증착, 및 어닐링 이후에 커브들(202-208)에 대응하는 샘플들에 대하여 추가적으로 수행되었다. 커브(204)에 대응하는 어떠한 헬륨 주입도 없는 경우에 있어서, 시트 저항은 표면 프로브(probe) 측정에 따라 너무 높은 기록(register)이었다. 커브(202)에 대응하는 1E15/cm2의 도우즈까지의 실온 헬륨 주입의 경우에 있어서, 측정된 Rs는 22,000 Ohm/Sq이다. 이러한 저항 값은 실리콘 기판 내에 통합된 비소의 불완전한 활성화를 나타낸다. 다시 말해서, 2.5E14/cm2의 유지되는 비소 도우즈에 대하여, 유지되는 비소 도우즈의 큰 분율, 예컨대 50%가 활성화될 때, 22,000 Ohm/Sq보다 실질적으로 더 낮은 시트 저항이 예상된다. 커브(206)에 대응하는 1E16/cm2의 도우즈까지의 실온 헬륨 주입의 경우에 있어서, 측정된 Rs는 3,500 Ohm/Sq이다. 이러한 저항 값이 또한 실리콘 기판 내에 통합된 비소의 불완전한 활성화를 나타낸다. 다시 말해서, 7.25E14/cm2의 유지되는 비소 도우즈에 대하여, 유지되는 비소 도우즈의 큰 분율, 예컨대 50%가 활성화될 때, 3,500 Ohm/Sq보다 실질적으로 더 낮은 시트 저항이 예상된다. 커브(208)에 대응하는 1E16/cm2의 도우즈까지의 450 ℃ 헬륨 주입의 경우에 있어서, 측정된 Rs는 300 Ohm/Sq이다. 이러한 저항 값은, 동일한 헬륨 도우즈가 실온에서 주입되는 커브(306)에 대응하는 샘플에 비하여 비소의 훨씬 더 높은 활성화를 나타낸다. 1E16/cm2 도우즈에서의 핫 헬륨 주입에 대한 대략적인 추정으로서, 비소의 활성화는 대략적으로 10배만큼 또는 대응하는 실온 헬륨 주입에 비하여 개선될 수 있다. 특히, 어닐링 이후에 유지되는 비소의 양이 1E16/cm2의 실온 헬륨 주입에 비하여 어느 정도 더 작지만(5E14/cm2), 저항이 12배만큼 감소된다. 다양한 실시예들에 있어서, 기판 내의 도펀트의 활성화 레벨은 주입 온도가 실온일 때의 기판 내의 도펀트의 제 2 활성화 레벨보다 적어도 5배 더 많을 수 있다.
도 3a, 도 3b, 및 도 3c는 각기 커브(202), 커브(206), 및 커브(208)에 대응하는 샘플들의 단면 전자 현미경 사진들을 나타낸다. 비소 드라이브-인 어닐링 이전에 실온에서 1E15/cm2 헬륨 도우즈로 기판(312)이 주입되는 도 3a에 도시된 바와 같이, 고 농도의 결함들(316)(어두운 영역들)이 표면(314) 근처에서 보일 수 있으며, 여기에서 결함들은 또한 표면(314) 아래로 추가로 연장한다. 비소 드라이브-인 이전에 실온에서 1E16/cm2 헬륨 도우즈로 기판(322)이 주입되는 도 3b에 도시된 바와 같이, 큰 크기의 결함들(326)이 표면(324) 근처에서 보일 수 있으며, 여기에서 결함들은 또한 표면(324) 아래로 추가로 연장한다. 비소 드라이브-인 이전에 기판(332)이 450 ℃에서 1E16/cm2 헬륨 도우즈로 주입되는 도 3c에서, 표면(334) 근처의 영역(336)에서 어떠한 결함들도 보이지 않는다. 추가적으로, 기판(332)은 표면(334) 아래의 추가적인 거리들에서 가시적인 결함들을 나타내지 않는다.
임의의 특정 메커니즘에 관하여 비제한적으로, 반도체 기판 내로의 도펀트의 증가된 확산 및 도펀트의 증가된 활성화는 핫 헬륨 주입에 의해 유도되는 특징들의 조합의 결과일 수 있다. 하나는, 핫 헬륨 주입이 실리콘과 같은 단결정질 반도체 재료의 반도체 격자 내에 빈격자점(vacancy)을 도입할 수 있다는 것이다. 200 eV 내지 20 keV의 범위 내의 이온 에너지에서의 적절한 온도 범위, 예컨대 300 ℃ 내지 500 ℃ 및 헬륨 주입 도우즈들, 예컨대 5　E15/cm2-1E17/cm2에서, 고 농도의 빈격자점들이 비정질 영역을 생성하지 않으면서 결정질 기판의 표면 바로 아래의 결정질 격자 내로 도입될 수 있다. 이러한 빈격자점들은 도펀트들을 열적으로 확산시키기 위한 결정질 격자 내로의 도펀트의 확산을 증가시키도록 역할할 수 있으며, 동시에 또한 도펀트들의 활성화를 위한 지점들을 제공한다.
주입 동안 기판의 온도를 충분히 높은 레벨로 유지함으로써, 심지어 기판이 더 큰 도우즈의 헬륨, 예컨대 1E16/cm2 이상에 노출될 때에도 비정질 층의 생성이 회피될 수 있다. 비-제한적인 일 예로서, 1E17/cm2 도우즈의 헬륨이 450 ℃를 초과하는 온도에서 기판으로 보내질 수 있다. 450 ℃의 기판온도에서 1E17/cm2 도우즈의 헬륨을 가지고 주입한 이후에, 500 ℃의 기판 온도에 있는 동안에, 최대 2E17/cm2에 이르는 추정된 헬륨 도우즈가 잔류 손상을 포함하지 않으면서 기판 내로 주입될 수 있다. as-주입된 비정질 층의 회피는 또한, 비정질 영역들의 재결정화 및 도펀트의 드라이브 인 및 활성화를 위한 고온 어닐링이 수행된 이후에 낮은 온도에서 주입된 기판들에서 발생하는 원치 않는 결함 형성을 회피할 수 있다. 도 2 및 도 3b를 상기하면, 여기에서 1E16/cm2 헬륨의 실온 주입이 드라이브-인 어닐링 이후에 상대적으로 많은 양의 유지되는 비소 도펀트(7.25 E14/cm2)를 야기하지만, 반면 샘플들은 잔류 결함들을 보이며 헬륨의 동일한 도우즈를 가지고 450 ℃에서 주입된 샘플들에 대한 것보다 훨씬 더 적은 활성화를 보인다.
추가적으로, 결함들이 실질적으로 소멸되는 온도 범위 아래로 기판 온도를 유지함으로써, 향상된 확산 및 활성화와 관련하여 빈격자점 생성의 이점들이 보존될 수 있다. 예를 들어, 기판 온도가 550 ℃ 내지 600 ℃ 이상으로 유지될 때, 빈격자점들 및 틈새 결함들이 고온 주입 동안 빠른 레이트로 결합할 수 있으며, 이는 주입 프로세스가 완료된 이후에 존재하는 훨씬 더 적은 수의 잔류 빈격자점들을 야기한다.
헬륨 주입 동안 주입 온도를 대략 300 ℃ 내지 500 ℃의 범위 내로 유지하는 것의 다른 특징은 주입 프로세스 동안 헬륨을 동적으로 드라이브 아웃(drive out)하기 위한 능력이다. 이러한 방식에서, 고온 주입 이후에 남아 있는 헬륨의 농도가 최소일 수 이다.
다양한 실시예들에 있어서, 도 1a 내지 도 1h에 전반적으로 개괄된 동작들은 finFET과 같은 3D 디바이스 내의 접촉 저항을 개선하기 위하여 적용될 수 있다. 도 4a는 finFET의 소스/드레인에 대한 접촉 영역들을 형성하기 위한 도핑 프로세스 이전의 finFET 디바이스(400)의 전반적인 특징부들을 단면으로 도시한다. 도 4b는 도 1e에 전반적으로 대응하는 인스턴스에서 도 4a의 구조체의 일 부분의 확대도를 도시한다. 특히, 도 4a에서, 핀들(402)로서 도시된 핀 구조체들은 공지된 기술들에 따라 기판 베이스 영역(406)으로부터 형성되었다. 분리부(408)가 또한 핀들(402) 사이에 형성되며, 여기에서 핀들(402)의 상단 부분들만이 노출된다. 핀들(402)의 상단 부분들은, 핀들(402) 내로의 적절한 레벨의 도핑의 도입에 의해 접촉 재료에 의해 접촉될 소스/드레인 영역들로서 사용될 수 있다. 인접한 핀 구조체들 사이의 간격이 15 nm 이하인 노드들과 같은 진보된 기술 노드들에 대하여, 도펀트를 포함하는 필름과 같은 증착된 도핑 층의 열 확산에 의한 도핑은 핀들을 도핑하기 위하여 이온 주입을 사용할 때 생성되는 과도한 결함 형성을 회피하는데 유용할 수 있다. 따라서, 본 개시의 실시예들에 따른 도 1a 내지 도 1e의 동작들이 도핑을 위하여 핀들을 마련하기 위하여 적용될 수 있다.
고온 헬륨 주입(도 1b 참조)에 의해 제공되는 개선된 활성화 및 확산의 결과는 핀들에 대한 도펀트의 소스로서 역할하기 위한 더 얇은 도펀트 층을 사용하기 위한 능력이다. 예를 들어, 0.1 nm 비소 층은, 폭 W가 20 nm 이하인 협소한 낮은 접촉 저항 접촉부를 형성하기 위한 목표 비소 통합 및 도펀트 활성화 레벨에 도달하기에 충분한 양의 비소를 제공할 수 있다. 본 실시예에서 사용되는 비소의 이러한 얇은 층은 핫 헬륨 동작을 사용하지 않고 수행되는 공지된 기술들과 대비되며, 여기에서 공지된 기술들은 이상에서 논의된 바와 같이 비소의 덜 효율적인 활성화를 보상하기 위하여 최대 2 nm에 이르는 범위 내의 비소 층 두께를 사용할 수 있다.
본 실시예들에 의해 제공되는 더 얇은 도펀트 층의 사용의 결과는 인접한 핀들 사이의 피치(pitch)가 감소됨에 따라 도펀트 층으로부터의 확산에 의한 도핑의 증가된 스케일러빌러티(scalability)이다. 예를 들어, 특히 도 4b를 참조하면, 핀의 도핑을 수행하기 위한 어닐링 프로세스는, 용인할 수 있는 레벨로 어닐링 동안 도펀트 손실을 유지하고 도펀트의 적절한 드라이브-인을 보장하기 위하여 2 nm와 같은 캐핑 층의 최소 두께를 지정할 수 있다. 하나의 예를 사용하기 위하여, 인접한 핀들, 즉, 핀들(402)의 측벽들(404) 사이의 간격 S는 7 nm일 수 있다. 도 4b에 추가로 도시된 바와 같이, 도핑 층(412)은 핀들(402)의 측벽들(404) 상에 형성된다. 도핑 층(412)은, 도핑 층(412)의 도펀트들을 측벽들(404)의 표면에 걸쳐 그리고 핀들(402)의 몸체 내로 드라이브 인함으로써 핀들(402)의 도핑 소스로서 사용될 것이다. 일 예에 있어서, 도핑 층(412)은 비소의 층일 수 있으며, 도핑 층(412)의 두께 T는 0.1 nm일 수 있다. 따라서, 수평 방향을 따른 인접한 도펀트 층들 사이의 간격 거리 D는 대략 6.8 nm일 수 있다. 이러한 시나리오에서, (수평 방향을 따라) 2 nm의 두께를 갖는 캐핑 층(410)이 2개의 인접한 측벽들, 즉, 측벽들(404)을 따라 용이하게 형성될 수 있다. 통상적인 프로세스에서와 같이 도핑 층(412)의 두께 T가 2 nm로 지정되는 경우, D는 3 nm(=7nm- 2nm -2nm)이다. 이러한 후자의 시나리오에 있어서, 2개의 인접한 핀 측벽들 사이에 2 nm 두께의 캐핑 층(410)을 형성하는 것이 문제가 될 수 있다. 또한, 5 nm와 같은 더 작은 핀 간격으로 추가로 스케일링하는 것은 2 nm 두께의 도핑 층들 및 2 nm 두께의 캐핑 층들을 수용하기 위한 공간의 부족에 의해 배제될 수 있다.
상이한 실시예들에 따르면, 핫 헬륨 주입을 사용하여 향상된 도펀트 확산 및 활성화를 달성하기 위한 프로세스 윈도우는 주입 이온 에너지뿐만 아니라 기판 온도에 따라 변화할 수 있다. 예를 들어, 헬륨을 주입하기 위한 최상의 주입 온도가 실리콘과 실리콘:게르마늄 기판들 사이에서 변화할 수 있다. 또한, 비소 도핑의 예들이 본원에서 상세화되지만, 본 실시예들은 붕소와 같은 p-형 도펀트들을 포함하는 다른 도펀트 재료들을 사용하는 도핑을 포괄한다.
도 5는 본 개시의 실시예들에 따른 시스템(500)으로서 도시된 프로세싱 장치의 일 예를 도시한다. 구체적으로 도 5는 시스템(500)의 상단 평면도(X-Y 평면)를 나타낸다. 시스템(500)은 특히, 이상에서 논의된 바와 같이 상승된 온도에서 헬륨 주입을 이용하는 기판 도핑 프로세스를 수행하는데 있어서 유용하거나 이를 위하여 전용될 수 있다. 시스템(500)은 로드 락(load lock)(502) 및 다양한 프로세싱 챔버들로 기판들(520)을 이송하기 위한 이송 챔버(504)를 포함하는 클러스터 툴로서 구성될 수 있다. 다수의 동작들을 수행하기 위하여 클러스터 툴을 사용하는 이점은 동작들 사이에서 진공을 깨는 것의 회피이며, 이는 기판들이 동작들 사이에서 (클러스터 툴 외부의) 주변 대기에 노출되지 않는다는 것을 의미하고, 여기에서 개별적인 동작들은 지정된 가스들의 제어되는 압력 하에서 또는 낮은 압력 하에서 또는 진공 하에서 수행될 수 있다. 시스템(500)은 자연 산화물 층을 제거하는 것과 같은 기판 세정을 수행하기 위한 에칭 챔버(506)를 포함할 수 있다. 에칭 챔버(506)는 가스상 에칭제 소스(532)에 결합될 수 있으며, 여기에서 에칭 챔버(506)는 기판으로부터 재료를 에칭하기 위한 고온 플라즈마 에칭 종을 생성하거나 또는 일부 실시예들에 있어서는 기판을 에칭하기 위한 다른 가스상 에칭제를 이용한다. 플라즈마 에칭 종의 예들은, 수소, NF3, Cl2, 및 특히 산화물들을 에칭하기에 유용한 다른 공지된 능동 에칭 화학 물질들을 포함한다.
시스템(500)은 헬륨 소스(518)에 결합된 핫 주입 챔버(508)를 더 포함할 수 있다. 다양한 실시예들에 있어서, 핫 주입 챔버(508)는 기판(520) 내로의 주입을 위하여 적절한 에너지의 헬륨 이온들을 생성하는 헬륨 플라즈마를 제공할 수 있다. 핫 주입 챔버(508)는 RF(라디오 주파수) 코일과 같은 공지된 플라즈마 생성기를 포함할 수 있으며, 일부 실시예들에 있어서는 플라즈마 침지 시스템으로서 구성될 수 있다. 다른 실시예들에 있어서, 핫 주입 챔버(508)는 이온 빔을 형성하는 추출 시스템을 가지며 플라즈마를 생성하는 별개의 플라즈마 챔버를 가지고 구성될 수 있고, 여기에서 이온 빔은 기판(520)으로 보내진다. 핫 주입 챔버(508)는, 방사성 가열기, 저항 가열기, 유도 가열기, 또는 다른 가열기와 같은 가열기(526)로서 도시된 임의의 적절한 가열기를 포함할 수 있다.
시스템(500)은 또한 도펀트 소스(522)에 결합된 도펀트 증착 챔버(510)를 포함할 수 있으며, 여기에서 도펀트 증착은 공지된 기술들에 따라 배열된 화학 기상 증착 프로세스들에 의해 수행된다. 시스템(500)은 또한 캐핑 재료 소스(524)에 결합된 캐핑 층 챔버(512)를 포함할 수 있으며, 여기에서 실리콘 질화물과 같은 캐핑 재료를 증착하기 위한 프로세스가 수행된다. 캐핑 층 챔버(512)에 대한 적절한 프로세스들은 CVD, 플라즈마 CVD, 물리 기상 증착, 또는 다른 증착 기술일 수 있다. 캐핑 층 소스의 예들은 적절한 재료를 제공하는 고체 목표 재료 또는 적절한 재료(예를 들어, Si, N)를 제공하는 액체 또는 가스 소스(들)을 포함한다. 시스템(500)은 또한 가열기(528)를 갖는 어닐링 챔버(514)를 포함할 수 있으며, 여기서 800 ℃ 이상에서의 어닐링과 같은 고온 어닐링이 수행된다. 일부 예들에 있어서, 어닐링 챔버(514)는 램프들 또는 다른 적절한 컴포넌트들을 사용함으로써 급속 열 어닐링을 위해 구성될 수 있다. 도핑 프로세스 동안, 기판(520)은 외부 환경에 노출되지 않고 이송 챔버(504)를 통해 시스템(500)의 다양한 프로세스 챔버들 사이에서 이송될 수 있다.
도 6은 본 개시의 실시예들에 따른 예시적인 프로세스 흐름(600)을 도시한다. 블록(602)에서, 300 ℃보다 더 큰 주입 온도에서 기판의 표면을 통해 기판 내로 헬륨 종의 도우즈를 주입하는 단계가 수행된다. 특정 실시예들에 있어서, 주입 온도는 400 ℃ 내지 500 ℃ 사이의 범위 일 수 있다.
블록(604)에서, 기판의 표면 상에 도펀트를 포함하는 도핑 층을 증착하는 동작이 수행된다. 일부 실시예들에 있어서, 도핑 층의 두께는 0.1 nm 내지 3 nm 사이의 범위일 수 있다. 블록(606)에서, 주입하는 동작 이후에 기판 상에 캐핑 층을 증착하는 동작이 수행된다. 블록(608)에서, 어닐링 온도에서 기판을 어닐링하는 동작이 수행되며, 여기에서 어닐링 온도는 주입 온도보다 더 큰다. 적절한 어닐링 온도의 예들은 800 ℃ 내지 1000 ℃의 범위를 포함한다. 일부 실시예들에 있어서, 어닐링 온도는 급속 열 어닐링 프로세스의 피크 온도를 나타낼 수 있으며, 여기에서 피크에서의 지속기간은 10 초보다 작고 일부 경우들에 있어서는 1 초 이하이다.
본 실시예들은, 주입되는 기판을 비정질화하지 않으면서 증착된 층으로부터 기판 내로의 도펀트 확산을 증가시키기 위한 기술의 이점을 제공한다. 이러한 기판을 비정질화하는 것의 회피는 어닐링이 수행된 이후 도펀트의 증가된 활성화의 추가적인 이점으로 이어질 수 있다. 본 실시예들은 또한 finFET들과 같은 비-평면 디바이스들에서 증착될 층들을 사용하여 도핑 프로세스들의 스케일러빌러티의 추가적인 이점을 제공한다.
본 개시는 본원에서 설명된 특정 실시예에 의해 범위가 제한되지 않는다. 오히려, 본원에서 설명된 실시예들에 더하여, 본 개시의 다른 다양한 실시예들 및 이에 대한 수정예들이 이상의 설명 및 첨부된 도면들로부터 당업자들에게 자명해질 것이다. 따라서, 이러한 다른 실시예들 및 수정예들이 본 개시의 범위 내에 속하도록 의도된다. 추가로, 본 개시가 본원에서 특정 목적을 위한 특정 환경에서의 특정 구현예의 맥락에서 설명되었지만, 당업자들은 본 실시예들의 유용함이 이에 한정되지 않으며, 본 실시예들이 임의의 수의 목적들을 위한 임의의 수의 환경들에서 유익하게 구현될 수 있다는 것을 인식할 것이다. 따라서, 이하에서 기술되는 청구항들은 본원에서 설명된 바와 같은 본 개시의 완전한 폭과 사상의 관점에서 해석되어야만 한다.

Claims (15)

  1. 기판을 도핑하는 방법으로서,
    300 ℃ 이상의 주입 온도에서 상기 기판의 표면을 통해 상기 기판 내로 헬륨 종의 도우즈(dose)를 주입하는 단계;
    상기 기판의 상기 표면 상에 도펀트를 포함하는 도핑 종을 증착하는 단계; 및
    어닐링(anneal) 온도에서 상기 기판을 어닐링하는 단계로서, 상기 어닐링 온도는 상기 주입 온도보다 더 큰, 단계를 포함하는, 방법.
  2. 청구항 1에 있어서,
    상기 주입 온도는 300 ℃ 내지 600 ℃ 사이인, 방법.
  3. 청구항 1에 있어서,
    상기 헬륨 종은 200 eV 내지 5000 eV의 에너지를 포함하는, 방법.
  4. 청구항 1에 있어서,
    상기 헬륨 종의 도우즈는 5E15/cm2 내지 1E17/cm2 He의 도우즈를 포함하는, 방법.
  5. 청구항 1에 있어서,
    상기 도핑 층은 0.1 nm 내지 3 nm 사이의 두께를 포함하는, 방법.
  6. 청구항 1에 있어서,
    상기 도펀트는 비소, 붕소, 인, 또는 실리콘을 함유하는 필름을 포함하는, 방법.
  7. 청구항 1에 있어서,
    상기 기판은: 실리콘, 게르마늄, 탄화 실리콘(SiC), 실리콘:게르마늄 합금, III-V 화합물 반도체 또는 II-VI 화합물 반도체 중 하나를 포함하는, 방법.
  8. 청구항 1에 있어서,
    상기 도핑 층을 증착하는 단계는 상기 주입하는 단계 이전이 일어나는, 방법.
  9. 청구항 1에 있어서,
    상기 기판을 어닐링하는 단계는 급속 열 어닐링을 수행하는 단계로서, 온도 증가의 레이트(rate)는 50 ℃/s보다 더 크며, 어닐링 온도는 900 ℃보다 더 크고, 어닐링 시간은 10 초 미만인, 단계를 포함하는, 방법.
  10. 청구항 1에 있어서,
    상기 증착하는 단계, 상기 주입하는 단계, 및 상기 어닐링하는 단계를 포함하는 동작들은 동작들 사이에서 진공을 깨지 않고 클러스터 툴(cluster tool) 내에서 일어나며,
    상기 방법은,
    상기 주입하는 단계 및 상기 증착하는 단계 이전에 산화물 층을 제거하는 단계; 및
    상기 주입하는 단계 및 상기 증착하는 단계 이후에 그리고 상기 어닐링하는 단계 이전에 상기 기판 상에 캐핑(capping) 층을 증착하는 단계로서, 상기 제거하는 단계 및 상기 증착하는 단계는 동작들 사이에서 진공을 깨지 않고 상기 클러스터 툴 내에서 추가로 수행되는, 단계를 더 포함하는, 방법.
  11. 반도체 디바이스를 도핑하는 방법으로서,
    300 ℃ 이상의 주입 온도에서 기판의 표면을 통해 상기 기판 내로 헬륨의 도우즈를 주입하는 단계로서, 상기 헬륨의 도우즈는 5E15/cm2 이상을 포함하는, 단계;
    상기 기판의 상기 표면 상에 도펀트를 포함하는 도핑 층을 증착하는 단계로서, 상기 도핑 층은 1 nm 보다 더 작은 두께를 갖는, 단계; 및 600 ℃보다 더 큰 어닐링 온도에서 상기 기판을 어닐링하는 단계를 포함하는, 방법.
  12. 청구항 11에 있어서,
    상기 기판 내의 상기 도펀트의 활성화 레벨은 상기 주입 온도가 실온일 때의 상기 기판 내의 상기 도펀트의 제 2 활성화 레벨보다 적어도 5배 더 많은, 방법.
  13. 청구항 11에 있어서,
    상기 방법은,
    상기 주입하는 단계 및 상기 증착하는 단계 이전에 산화물 층을 제거하는 단계; 및
    상기 어닐링하는 단계 이전에 상기 도핑 층 상에 캐핑 층을 증착하는 단계를 더 포함하는, 방법.
  14. 청구항 13에 있어서,
    상기 기판은 핀-형(fin-type) 트랜지스터 디바이스를 포함하며, 상기 핀-형 트랜지스터 디바이스의 인접한 핀 구조체들 사이의 간격은 10 nm 미만이고, 상기 도핑 층의 두께는 0.5 nm 이하인, 방법.
  15. 기판을 도핑하기 위한 시스템으로서,
    기판을 하우징하고 이송하기 위한 이송 챔버;
    헬륨 소스에 결합된 핫(hot) 주입 챔버로서, 상기 핫 주입 챔버는 상기 이송 챔버에 더 결합되며,
    헬륨 이온들을 생성하는 플라즈마 생성기; 및
    300 ℃ 이상의 기판 온도를 생성하는 기판 가열기를 포함하는, 상기 핫 주입 챔버;
    도펀트 소스 및 상기 이송 챔버에 결합된 도펀트 증착 챔버로서, 상기 도펀트 증착 챔버는 상기 기판에 도펀트를 제공하는, 상기 도펀트 증착 챔버; 및
    상기 이송 챔버에 결합되며 적어도 600 ℃의 기판 온도를 생성하는 가열기를 갖는 어닐링 챔버를 포함하는, 시스템.
KR1020187020175A 2015-12-22 2016-11-28 기판 내로의 도펀트 확산의 무손상 향상 KR20180087426A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/977,849 2015-12-22
US14/977,849 US9589802B1 (en) 2015-12-22 2015-12-22 Damage free enhancement of dopant diffusion into a substrate
PCT/US2016/063841 WO2017112353A1 (en) 2015-12-22 2016-11-28 Damage free enhancement of dopant diffusion into a substrate

Publications (1)

Publication Number Publication Date
KR20180087426A true KR20180087426A (ko) 2018-08-01

Family

ID=58163488

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187020175A KR20180087426A (ko) 2015-12-22 2016-11-28 기판 내로의 도펀트 확산의 무손상 향상

Country Status (6)

Country Link
US (3) US9589802B1 (ko)
JP (1) JP6867393B2 (ko)
KR (1) KR20180087426A (ko)
CN (1) CN108431925B (ko)
TW (1) TWI721033B (ko)
WO (1) WO2017112353A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210022877A (ko) 2019-08-21 2021-03-04 주식회사 시노펙스 스트로크 거리가 증가된 포스 센서 스위치

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11605770B2 (en) 2017-04-10 2023-03-14 Face International Corporation Autonomous electrical power sources
US11957922B2 (en) 2016-04-09 2024-04-16 Face International Corporation Structurally embedded and inhospitable environment systems having autonomous electrical power sources
US10079561B1 (en) 2016-04-09 2018-09-18 Face International Corporation Energy harvesting components and devices
US9786718B1 (en) 2016-04-09 2017-10-10 Face International Corporation Integrated circuit components incorporating energy harvesting components/devices, and methods for fabrication, manufacture and production of integrated circuit components incorporating energy harvesting components/devices
US10056538B1 (en) 2016-04-09 2018-08-21 Face International Corporation Methods for fabrication, manufacture and production of energy harvesting components and devices
US9893261B1 (en) 2017-04-10 2018-02-13 Face International Corporation Structurally embedded and inhospitable environment systems and devices having autonomous electrical power sources
US10985677B2 (en) 2017-04-10 2021-04-20 Face International Corporation Systems and devices powered by autonomous electrical power sources
US10109781B1 (en) * 2017-04-10 2018-10-23 Face International Corporation Methods for fabrication, manufacture and production of an autonomous electrical power source
US11980102B2 (en) 2016-04-09 2024-05-07 Face International Corporation Systems and devices powered by autonomous electrical power sources
US9793317B1 (en) 2016-04-09 2017-10-17 Face International Corporation Devices and systems incorporating energy harvesting components/devices as autonomous energy sources and as energy supplementation, and methods for producing devices and systems incorporating energy harvesting components/devices
US10032628B2 (en) * 2016-05-02 2018-07-24 Asm Ip Holding B.V. Source/drain performance through conformal solid state doping
DE102016112139B3 (de) * 2016-07-01 2018-01-04 Infineon Technologies Ag Verfahren zum Reduzieren einer Verunreinigungskonzentration in einem Halbleiterkörper
KR102550651B1 (ko) * 2018-06-22 2023-07-05 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR102577262B1 (ko) * 2018-08-14 2023-09-11 삼성전자주식회사 확산 방지 영역을 갖는 반도체 소자
US20220231144A1 (en) * 2021-01-15 2022-07-21 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor structure, method for manufacturing the same, and transistor
US20230187222A1 (en) * 2021-12-13 2023-06-15 Applied Materials, Inc. Adapting electrical, mechanical, and thermal properties of package substrates
US20240153774A1 (en) * 2022-11-04 2024-05-09 Applied Materials, Inc. Multiprocess substrate treatment for enhanced substrate doping

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3718502A (en) * 1969-10-15 1973-02-27 J Gibbons Enhancement of diffusion of atoms into a heated substrate by bombardment
JP3464247B2 (ja) * 1993-08-24 2003-11-05 株式会社東芝 半導体装置の製造方法
KR100527207B1 (ko) * 1996-05-08 2005-11-09 어드밴스드 마이크로 디바이시즈, 인코포레이티드 도펀트 확산을 가로막도록 생성된 격자간 변화도를 이용한접합 깊이 및 채널 길이의 제어
US6207005B1 (en) * 1997-07-29 2001-03-27 Silicon Genesis Corporation Cluster tool apparatus using plasma immersion ion implantation
JP2001189288A (ja) * 1999-12-20 2001-07-10 Ind Technol Res Inst イオン注入利用の基板ダイシング法
US6436614B1 (en) * 2000-10-20 2002-08-20 Feng Zhou Method for the formation of a thin optical crystal layer overlying a low dielectric constant substrate
US20080194086A1 (en) * 2004-06-04 2008-08-14 Yuichiro Sasaki Method of Introducing Impurity
WO2006113442A2 (en) * 2005-04-13 2006-10-26 The Regents Of The University Of California Wafer separation technique for the fabrication of free-standing (al, in, ga)n wafers
WO2006116030A2 (en) * 2005-04-21 2006-11-02 Aonex Technologies, Inc. Bonded intermediate substrate and method of making same
JP5155536B2 (ja) * 2006-07-28 2013-03-06 一般財団法人電力中央研究所 ＳｉＣ結晶の質を向上させる方法およびＳｉＣ半導体素子の製造方法
JP5528515B2 (ja) * 2006-07-28 2014-06-25 一般財団法人電力中央研究所 ＳｉＣバイポーラ型半導体素子
US8450193B2 (en) * 2006-08-15 2013-05-28 Varian Semiconductor Equipment Associates, Inc. Techniques for temperature-controlled ion implantation
FR2905801B1 (fr) * 2006-09-12 2008-12-05 Soitec Silicon On Insulator Procede de transfert d'une couche a haute temperature
WO2009034699A1 (ja) * 2007-09-10 2009-03-19 Panasonic Corporation 半導体装置の製造方法
US20090162966A1 (en) * 2007-12-21 2009-06-25 The Woodside Group Pte Ltd Structure and method of formation of a solar cell
US8372735B2 (en) 2008-08-14 2013-02-12 Varian Semiconductor Equipment Associates, Inc. USJ techniques with helium-treated substrates
JP2012507855A (ja) * 2008-10-29 2012-03-29 イノヴァライト インコーポレイテッド 多重ドープ接合を基板上に形成するための方法
US9685186B2 (en) * 2009-02-27 2017-06-20 Applied Materials, Inc. HDD pattern implant system
FR2949606B1 (fr) * 2009-08-26 2011-10-28 Commissariat Energie Atomique Procede de detachement par fracture d'un film mince de silicium mettant en oeuvre une triple implantation
US20110300696A1 (en) * 2010-06-02 2011-12-08 Varian Semiconductor Equipment Associates, Inc. Method for damage-free junction formation
US9076719B2 (en) * 2013-08-21 2015-07-07 The Regents Of The University Of California Doping of a substrate via a dopant containing polymer film
US20150214339A1 (en) * 2014-01-24 2015-07-30 Varian Semiconductor Equipment Associates, Inc. Techniques for ion implantation of narrow semiconductor structures
US10249498B2 (en) 2015-06-19 2019-04-02 Tokyo Electron Limited Method for using heated substrates for process chemistry control

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210022877A (ko) 2019-08-21 2021-03-04 주식회사 시노펙스 스트로크 거리가 증가된 포스 센서 스위치

Also Published As

Publication number Publication date
CN108431925A (zh) 2018-08-21
US9953835B2 (en) 2018-04-24
TW201732868A (zh) 2017-09-16
US20180240670A1 (en) 2018-08-23
US9589802B1 (en) 2017-03-07
WO2017112353A1 (en) 2017-06-29
JP2019504493A (ja) 2019-02-14
JP6867393B2 (ja) 2021-04-28
TWI721033B (zh) 2021-03-11
US20170178908A1 (en) 2017-06-22
CN108431925B (zh) 2022-08-02

Similar Documents

Publication Publication Date Title
KR20180087426A (ko) 기판 내로의 도펀트 확산의 무손상 향상
TWI533357B (zh) 藉由固相擴散形成超淺硼摻雜區域之方法
US8501605B2 (en) Methods and apparatus for conformal doping
TWI478215B (zh) 藉由固相擴散形成超淺摻雜區域之方法
US8598025B2 (en) Doping of planar or three-dimensional structures at elevated temperatures
CN107949918B (zh) 使用保形掺杂物沉积的3D Si结构中的保形掺杂
TWI609413B (zh) 在基板上形成分子摻雜物單層之方法
KR20160107123A (ko) 초박형 도핑 영역을 형성하기 위해서 붕소 도펀트의 고체 상 확산을 제어하는 방법
US20060205192A1 (en) Shallow-junction fabrication in semiconductor devices via plasma implantation and deposition
US20120178223A1 (en) Method of Manufacturing High Breakdown Voltage Semiconductor Device
US20140159120A1 (en) Conformal Doping
CN112385046A (zh) 利用先进控制的整合cmos源极漏极形成
EP3147951A1 (en) Semiconductor device and related manufacturing method
JP2005322893A (ja) 不純物添加方法及び半導体装置の製造方法
Biswas et al. Impact of punch-through stop implants on channel doping and junction leakage for Ge ${p} $-FinFET applications
CN112885716B (zh) 半导体结构的形成方法
CN108630535B (zh) 半导体结构及其形成方法
US11373871B2 (en) Methods and apparatus for integrated selective monolayer doping
Turnbaugh et al. Advances in Plasma Doping on FinFETS and other Applications Using PULSION®
Paeng et al. Sb co-Doping to Enhance Phosphorous Level on Ge Using Ion Decoupled Plasma Process
Paeng et al. Enhancing phosphorous doping level on Ge by Sb co-doping with non-beamline implantation methods
Zhou et al. Schottky barrier height tuning via nickel silicide as diffusion source dopant segregation scheme with microwave annealing
Nguyen et al. Vapor phase doping and sub-melt laser anneal for the fabrication of Si-based ultra-shallow junctions in sub-32 nm CMOS technology

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal