JP6867393B2 - 基板のドーピング方法、半導体デバイスのドーピング方法及び基板をドーピングするシステム - Google Patents

基板のドーピング方法、半導体デバイスのドーピング方法及び基板をドーピングするシステム Download PDF

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Description

本発明の実施形態は、拡散の向上方法に関し、特に、基板のドーピング方法に関する。
ロジック及びメモリデバイスなどの半導体デバイスは、より小さい寸法に縮小し続けるので、半導体デバイスを作るための従来の処理及び材料の使用は、ますます問題になっている。一例において、半導体構造をドーピングするための新しいアプローチが、イオン注入に取って代わるために、研究されている。例えば、最小のデバイスの寸法が２０ｎｍ以下のオーダーであるデバイス構造のドーピングにおいて、イオン注入により引起こされる残留損傷は、許容することができない。したがって、堆積層からの熱駆動外方拡散による基板のターゲット領域のドーピングなどの技術が、探求されてきた。現在、実行されているように、ドーパントの活性化だけでなく、ターゲット領域の中に取り込まれるドーパントの量も、における熱量の考慮により、本アプローチは限定することができる。
これらの及び他の考慮に対して、本発明が提供された。
本概要は、以下の詳細な説明に記載されるよりも更に簡略化した形式でコンセプトの選択を導入するために、提供される。本概要は、特許請求の範囲の主題の肝要な特徴又は本質的特徴を同定することを意図するものではなく、特許請求の範囲の主題の範囲を決定する助けを意図するものでもない。
一実施態様において、基板のドーピング方法は、３００℃以上の注入温度で、基板の表面を通って、ヘリウム種のドーズを基板の中へ注入するステップを含んでもよい。前記方法は、さらに、ドーパントを含むドーピング層を前記基板の前記表面に堆積するステップと、アニール温度で前記基板のアニーリングをするステップと、を含んでもよく、前記アニール温度は前記注入温度より高い。
別の実施態様において、半導体基板のドーピング方法は、３００℃を超える注入温度で、基板の表面を通って、ヘリウムのドーズを基板の中へ注入するステップであって、ヘリウムの前記ドーズは５×１０１５/cm2以上を含む、ステップを含んでもよい。前記方法は、さらに、ドーパントを含むドーピング層を前記基板の前記表面に堆積するステップであって、前記ドーピング層は１ｎｍより薄い厚さを有する、ステップと、６００℃より高いアニール温度で前記基板のアニーリングをするステップと、を含んでもよい。
別の実施態様において、基板をドーピングするシステムは、基板を保管し移す移動チャンバと、ヘリウム源に連結し、前記移動チャンバに連結された高温注入チャンバとを含んでもよい。前記高温注入チャンバは、ヘリウムイオンを発生するプラズマ発生器と、３００℃以上の基板の温度を生成する基板ヒーターと、を含んでもよい。前記システムは、さらに、ドーパント源及び前記移動チャンバに連結され、ドーパントを前記基板に供給するドーパント堆積チャンバを含んでもよい。前記システムは、前記移動チャンバに連結され、少なくとも６００℃の基板の温度を生成するヒーターを有するアニーリングチャンバも含んでもよい。
図１Ａ〜１Ｈは、本発明の実施形態による、基板の処理に伴う例示的特徴を例示する。 シリコン基板の二次イオン質量分析法（SIMS）の測定結果を示し、ドーパントの打ち込みでのヘリウム注入の効果を例示する。 図３Ａ〜３Ｃは、ヘリウムイオン注入の効果を例示するサンプルの断面電子顕微鏡写真を示す。 FinFETデバイスの断面の一般的特徴を示す。 本発明の実施形態による、図４Ａの構造の一部のクローズアップを示す。 本発明の実施形態による、処理装置の例を示す。 例示的プロセスフローを示す。
本実施形態は、いくつかの実施形態を示す添付図面を参照して、以後、もっと十分に説明する。本発明の主題は、多くの異なる形式で具現化することができ、本明細書で述べる実施形態に限定されるものと解釈すべきではない。これらの実施形態は、本発明が徹底的に完全であり、本主題の範囲を当業者に十分に伝えるように、提供される。図面において、初めから終わりまで、同様の番号は同様の要素を指す。
本実施形態において、本発明者は、基板を損傷しないで基板の中へのドーパントの拡散を促進するための、新規なアプローチを特定した。様々な実施形態において、基板が、室温を超える温度範囲で、注入温度にあるとき、ヘリウムのドーズを基板の中へ注入することができる。基板の中へのドーパントの拡散を向上し、基板内のドーパントの活性化をもたらす方法で、ドーパント材料の基板への堆積と共に、ヘリウムのドーズを供給することができ、一方、残留欠陥を生成しないで、損傷のない拡散の増強をもたらす。
図１Ａ〜１Ｈは、本発明の実施形態による、基板の処理に伴う例示的特徴を例示する。いくつかの実施形態において、図１Ａ〜１Ｆに例示する動作は、異なる処理ツールで実施することができ、一方、他の実施形態において、クラスターツールなどの異なる動作を実施するための、多数のプロセスチャンバを有する所定の統合ツール内で、動作を実施することができる。特に、図１Ａに戻るに、基板１０２を提供する第1のステップが示される。様々な実施形態において、基板１０２は、シリコン、ゲルマニウム、炭化ケイ素（SiC）、又は、シリコン：ゲルマニウム合金などの半導体材料とすることができる。他の実施形態において、基板は、既知の、III−V族化合物半導体（例えば、GaAs、InGaAs）、又は、II−VI族化合物半導体（例えば、CdTe）を含むことができる。特に、基板１０２は、通常、当技術分野で周知のように、結晶格子に特徴付けられる単結晶構造を有することができる。実施形態は、本文脈に限定されない。様々な実施形態において、基板１０２は、平面の構成を有するとして示されるが、基板１０２は、三次元（３Ｄ）トランジスタデバイスなどの、互いに対して異なる角度で伸びる表面を示す特徴を含むことができる。３Ｄデバイスの例は、フィン型電界効果トランジスタデバイス（FinFET）、全周ゲート（GAA）トランジスタデバイス、水平GAA（HGAA）デバイス、及び他のデバイスを含む。実施形態は、本文脈に限定されない。図１Ａ〜１Ｆの例において、基板１０２の特定の領域のドーピングをする。異なる実施形態において、ドーピング動作は、少し領域の名前を挙げると、トランジスタの分離領域、ソース／ドレイン拡張領域、又は、ソース／ドレイン接点領域を表わすことができる。
図１Ａに示すように、基板１０２は、ドーピングの前に除去すべき表面層１０４を含むことができる。表面層１０４は、いくつかの例において、自然酸化物又は化学酸化層とすることができる。様々な実施形態において、表面層１０４はエッチャント１０６にさらされる。一例において、エッチャント１０６は、水素プラズマから得られる種を表わし、基板１０２が低圧に維持される間に、エッチャント１０６は基板１０２にぶつかる。表面層１０４のエッチングを促進するために、基板の温度をターゲットの範囲に上げるように、熱１０８を基板１０２に加えることができる。酸化物層をシリコン基板にエッチングする一例において、基板１０２は、４００℃と５００℃との間の基板の温度、特に、４５０℃の基板の温度で、水素プラズマによるエッチングにさらすことができる。曝露時間は、表面層１０４を除去するのに十分にすることができる。他の実施形態において、酸化物をエッチングするための他の既知のエッチャントを用いることができる。
さて、図１Ｂに戻るに、注入動作が示され、注入動作は、図１Ａに示す動作に続いて実施することができる。いくつかの例において、図１Ａの動作と図１Ｂの動作との間で、基板１０２が周囲の大気にさらされない間に、注入動作は、図１Ａのエッチング動作の後に実施される。様々な実施形態において、ヘリウム種１１４が表面１１０に向けられる場合に、基板１０２はヘリウム種１１４にさらされる。本例において、表面層１０４の除去後に、表面１１０をさらすことができる。続くドーピングプロセスを促進するために、ヘリウム種１１４は、ターゲットのエネルギー及びターゲットのドーズで、基板１０２の表面１１０へ向けることができる。ヘリウム種１１４は、例えば、５００eVから５０００eVのエネルギーを有するヘリウムイオンを含むことができ、５×１０１５/cm2から１×１０１７/cm2のHeを含むドーズで基板１０２へ向けることができる。実施形態は、本文脈に限定されない。
図１Ｂに更に示すように、ヘリウム種１１４の曝露中に、熱１１２を基板１０２に供給することができる。様々な実施形態において、室温（２５℃）を超える注入温度を維持するように、基板１０２を加熱する間に、ヘリウム種１１４が表面１１０を通って基板１０２の中へ注入される。例えば、様々な実施形態において、注入温度は、３００℃を超える範囲、特に、３００℃と６００℃との間の範囲にすることができる。特定の実施形態において、注入温度は、約４００℃と約５００℃との間の範囲に設定することができる。実施形態は、本文脈に限定されない。
さて、図１Ｃに戻るに、図１Ｂの動作の後の基板１０２の例が示される。表面１１０に隣接して基板１０２に改変層１２０を形成することができる。以下に詳細に記載するように、改変層１２０は、表面１１０にわたってドーパントの拡散を促進することにより、基板１０２のドーピングを増強することができる。特に、改変層１２０は、ドーピングの完了後に、基板の中への残留損傷を導入することなく、基板のドーピングを増強することができる。
さて、図１Ｄに戻るに、基板１０２の表面１１０の上にドーピング層１２２を堆積する動作が示される。本例において、ドーピング層１２２は、改変層１２０が形成された後に堆積されるが、一方、いくつかの実施形態において、改変層１２０を創生するために、ヘリウムの注入が実施される前に、ドーピング層１２２を堆積することができる。様々な実施形態において、基板１０２を周囲の大気にさらすことなく、ヘリウムの注入後に、基板１０２の上にドーピング層１２２を形成することができる。ドーピング層１２２は、ヒ素、ホウ素、リン又はシリコンなどの基板１０２をドーピングするための適切なドーパントを含むことができる。実施形態は、本文脈に限定されない。ドーピング層１２２は、化学蒸着などの既知の技術を用いて堆積することができる。ドーピング層１２２は、基板１０２内にターゲットのドープ領域を創生するために、適切な厚さで堆積することができる。いくつかの実施形態において、ドーピング層１２２は、０．１ｎｍと３ｎｍとの間の厚さを有することができる。実施形態は、本文脈に限定されない。一例として、１０ｎｍの厚さの領域などの基板１０２のターゲット領域を適切なレベルにドープするために、０．１ｎｍの厚さのヒ素の層は有用であり得る。
さて、図１Ｅに戻るに、図１Ｄの動作に続く動作が示される。この動作において、ドーピング層１２２の上にキャッピング層１２４が堆積される。ドーピング層１２２からのドーパントを打ち込み、ドーパントを活性化するために、実施される後続の処理中、ドーパントの保持を助けるために、キャッピング層１２４は有用であり得る。キャッピング層１２４は、当技術分野で周知のように、シリコン窒化物などの、高温ドーパントアニーリング中の使用に適切な材料から形成することができる。後続の処理の前のドーパントの動きを最小にするために、キャッピング層１２４は、例えば、室温で堆積することができる。いくつかの例において、キャッピング層１２４は、その間に基板１０２を周囲の大気にさらすことなく、ドーピング層１２２の形成後に、形成することができる。
さて、図１Ｆに戻るに、ドーピング層１２２のドーパントを打ち込み、ドーパントを活性化するために、基板１０２が高温アニーリングにさらされる後続の動作が示される。これは、熱１２６の基板１０２への供給により、図式的に示される。適切なアニール温度の例は、半導体材料のタイプだけでなく、ドーパントのタイプと共に変わり得る。シリコン基板をアニールするための適切なアニール温度のいくつかの例は、９００℃から１０００℃などの８００℃より高い温度である。III-V族化合物半導体基板などのシリコン以外の半導体基板をアニールするための適切なアニール温度のいくつかの例は、６００℃、７００℃又はより高い温度である。アニーリングは、当技術分野で周知のように、炉アニーリング又は急速熱処理装置を用いることにより、行うことができる。活性化アニールの継続時間は、アニール温度により変わり得るが、例えば、継続時間はアニール温度の増大と共に低減し得る。設定温度でのアニール時間が１０秒より小さい急速熱アニールの実行は、ドーパントを打ち込み活性化するために、特に有用であり得る。実施形態は、本文脈に限定されない。例えば、温度の増大速度が５０℃/s以上のターゲットの加熱速度で、基板を室温からターゲットの温度へ加熱する急速熱アニールを実行することができる。実施形態は、本文脈に限定されない。シリコン基板の場合に、このような急速熱アニールのターゲットの温度は、９００℃、９５０℃又は１０００℃にすることができる。実施形態は、本文脈に限定されない。
図式的に図１Ｆに例示されるように、高められた温度でのアニーリングにより、下方の矢印により示す拡散ドーパント１２８を生成することができる。拡散ドーパント１２８は、改変層１２０の中へ拡散することができる。さらに、拡散ドーパント１２８は、基板１０２の結晶格子内の特定の場所の中に、積もることができる。特に、拡散ドーパント１２８は、改変層１２０の中で提供される活性場所の中へ拡散することができる。さらに図１Ｆで示されるように、外への拡散ドーパント１２９は、キャッピング層１２４の方へ外の方へ拡散することができる。外への拡散ドーパント１２９の相対的な量は、拡散ドーパント１２８の量と異なり得る。外への拡散ドーパント１２９の相対的な量は、キャッピング層１２４の組成と共に、また、変わり得る。例えば、ヒ素は、酸化物のキャッピング層の中へもっと急速に拡散することができるが、一方、窒化物のキャッピング層の中へは、迅速には拡散しない。
いくつかの実施形態において、図１Ｅの動作は省略することができ、その場合、図１Ｆに対して一般的に論じたようなアニーリングを、キャッピング層なしで行う。このような場合、ドーパント層１２２の中のドーパントの一部は、基板１０２から蒸発し得る。
さて、図１Ｇに戻るに、図１Ｆのアニーリング動作の後に続くステップが示される。この段階において、基板１０２は、表面１１０に隣接するドープ層を含む。キャッピング層１２４も、いくつかのドーパントを保持することができる。図１Ｈに示す後続の動作において、例えば、キャッピング層１２４の所定の材料に適切な既知の選択エッチングプロセスにより、キャッピング層１２４を除去することができる。ドープ層１３２として示される高ドープ領域は、更なる処理のための条件であり得る。例えば、ドープ層１３２が、ソース／ドレイン領域で生じる実施形態において、ドープ層１３２の領域で、基板１０２に接触するために、シリサイドなどの金属接点を続いて形成することができる。
様々な実施形態により、ドープ層１３２は、既知の処理技術により、達成されるレベルより高い活性ドーパントの濃度を有することができる。基板１０２の中にドーパントを打ち込む前に、熱いヘリウム注入を基板１０２の中に供給することにより、改変層１２０は、表面１１０で形成されるインターフェースにわたって、ドーパントの拡散を促進することができる。
例示的実験において、本発明者は、ドーパントの導入の前に基板を用意するための注入条件を見出したが、その注入条件は、既知の処理技術と比較して、ドーパントの活性化だけでなく、基板のインターフェースにわたるドーパントの拡散も大幅に増強する。図２は、シリコン基板の二次イオン質量分析法（SIMS）の測定結果を示し、ドーパントの打ち込みでのヘリウム注入の効果を例示する。様々な異なる実験条件で、シリコンの表面（０ｎｍの深さ）に対するヒ素の深さプロファイルを表わす一連の曲線が示される。全ての例において、１０００℃で５秒間、急速熱アニールを実施する前に、ヒ素の１ｎｍより小さい層を単結晶シリコンの表面に堆積する。曲線２０４は、ヘリウムが基板に注入されない制御条件を表わす。図示のように、曲線２０４は、シリコンの表面の近くに位置付けるヒ素の分布を示す。例えば、ピークの濃度は約５×１０２０/cm2であり、濃度が１×１０１８/cm2に達する場合の深さは約１３ｎｍである。本例でのヒ素の全保持ドーズは、２．６３×１０１４/cm2である。曲線２０２は、ヒ素の堆積及びそれに続くアニーリングの前に、室温でのヘリウム注入が、１keVのイオンエネルギーで、１×１０１５/cm2のドーズに実施されるときの、ヒ素の分布を表わす。本例において、ヒ素の濃度が１×１０１８/cm2における、深さは１２ｎｍであり、一方、全保持ドーズは、２．５×１０１４/cm2である。これにより、１×１０１５/cm2のレベルでの室温でのヘリウム注入が、注入なしと比較して、基板の中へのヒ素の拡散の増大において、効果的でないことが示される。曲線２０６は、ヒ素の堆積及びアニーリングの前に、ヘリウムが、室温で１×１０１６/cm2のドーズに注入されるときの、ヒ素の分布を表わす。本例において、ヘリウムの注入は、アニーリング後の７．２５×１０１４/cm2のヒ素の全保持ドーズをもたらし、ゼロドーズのヘリウムの注入、又は、１×１０１５/cm2のヘリウム注入とは対照的に、保持において、ほとんど３倍の増大をもたらす。好ましくないことに、曲線２０６は、表面より下の１２ｎｍより深い深さで尾部を示し、尾部は、他の場合より浅い傾斜を有する。ヒ素の濃度は、表面より下の約１８ｎｍの深さまで、１×１０１８/cm2に低下しない。
曲線２０８は、本発明の実施形態により、ヘリウムの注入が実施された後のヒ素の濃度を表わす。本例において、ヒ素の堆積及びアニーリングの前に、ヘリウムが、４５０℃で１×１０１６/cm2のドーズに注入される。本例において、熱いヘリウムの注入は、アニーリング後の５．０９×１０１４/cm2のヒ素の全保持ドーズをもたらし、ゼロドーズのヘリウムの注入、又は、１×１０１５/cm2のヘリウム注入とは対照的に、保持において、２倍の増大をもたらす。ヒ素の濃度対深さの傾斜は、曲線２０２及び曲線２０４に類似であり、一方、表面より下の約１８ｎｍの深さで、１×１０１８/cm2に達する。
シートの抵抗の測定は、注入、ヒ素の堆積及びアニーリングの後に、曲線２０２〜２０８に対応するサンプルに追加的に実施された。曲線２０４に対応するヘリウムを注入しない場合において、シートの抵抗は、表面のプローブ測定により、高すぎる抵抗であった。曲線２０２に対応する室温でヘリウムを１×１０１５/cm2のドーズに注入する場合において、測定したRsは２２，０００Ω/Sqである。この抵抗値は、シリコン基板に組み込まれたヒ素の不完全な活性化を示す。言い換えれば、５０％などの保持されるヒ素のドーズの高い割合が活性化されるときの２．５×１０１４/cm2の保持されるヒ素ドーズに対して、２２，０００Ω/Sqより、かなり低いシート抵抗が期待される。曲線２０６に対応する室温でヘリウムを１×１０１６/cm2のドーズに注入する場合において、測定したRsは３，５００Ω/Sqである。この抵抗値も、シリコン基板に組み込まれたヒ素の不完全な活性化を示す。言い換えれば、５０％などの保持されるヒ素のドーズの高い割合が活性化されるときの７．２５×１０１４/cm2の保持されるヒ素ドーズに対して、３，５００Ω/Sqより、かなり低いシート抵抗が期待される。曲線２０８に対応する４５０℃でヘリウムを１×１０１６/cm2のドーズに注入する場合において、測定したRsは３００Ω/Sqである。この抵抗値は、同じヘリウムのドーズを室温で注入する場合の曲線２０６に対応するサンプルと比べて、ヒ素のはるかに高い活性化を示す。１×１０１６/cm2のドーズでの高温ヘリウム注入に対する概算見積もりとして、対応する室温でのヘリウムの注入に対して、ヒ素の活性化は約１０倍くらい向上することができる。特に、１×１０１６/cm2のドーズでの室温ヘリウム注入に比べて、アニール後のヒ素の保持量は、いくらか、より少ないが（５×１０１４/cm2）、抵抗は１２分の１に低減する。様々な実施形態において、基板の中のドーパントの活性化レベルは、注入温度が室温のときの、基板の中のドーパントの２番目の活性化レベルより少なくとも５倍とすることができる。
図３Ａ、図３Ｂ及び図３Ｃは、それぞれ、曲線２０２、曲線２０６及び曲線２０８に対応するサンプルの断面電子顕微鏡写真を示す。図３Ａに示すように、基板３１２が、ヒ素のアニーリングの打ち込み前に、１×１０１５/cm2のヘリウムのドーズの室温で注入される場合に、高濃度の欠陥３１６（黒ずんだ領域）が表面３１４の近くに見ることができ、欠陥は、さらに、表面３１４の下にも延びる。図３Ｂにおいて、基板３２２が、ヒ素の打ち込み前に、１×１０１６/cm2のヘリウムのドーズの室温で注入される場合に、大きいサイズの欠陥３２６が表面３２４の近くに見ることができ、欠陥は、また、延びる。図３Ｃにおいて、基板３３２が、ヒ素の打ち込み前に、１×１０１６/cm2のヘリウムのドーズの４５０℃で注入される場合に、欠陥は表面３３４の近くの領域３３６に見ることができない。さらに、基板３３２は、さらに表面３２４の下の距離で、目に見える欠陥を示さない。
特定のメカニズムについては、限定なしで、ドーパントの半導体基板の中への増大した拡散及びドーパントの向上した活性化は、高温ヘリウム注入により誘導された特徴の組合せの結果とすることができる。一例として、高温ヘリウム注入は、シリコンなどの単結晶半導体材料の半導体格子の中に空洞を導入することができる。３００℃から５００℃などの適切な温度範囲で、及び、２００eVから２０keVの範囲のイオンエネルギーで、５×１０１５/cm2〜１×１０１７/cm2の範囲などのヘリウム注入ドーズで、アモルファス領域を生成することなく、結晶基板の表面のちょうど下に、高濃度の空洞を結晶格子の中へ導入することができる。これらの空洞は、ドーパントの熱拡散のための結晶格子の中へのドーパントの拡散を増大するために、作用することができ、一方、ドーパントの活性化のための場所も供給する。
注入中に、基板の温度を十分に高レベルに維持することにより、基板が１×１０１６/cm2以上などの大量ドーズのヘリウムにさらされるときでさえ、アモルファス層の形成を避けることができる。非限定例として、１×１０１７/cm2のヘリウムのドーズを、４５０℃を超える温度で、基板へ向けることができる。１×１０１７/cm2のヘリウムのドーズで注入後に、基板の温度は４５０℃であり、一方、５００℃の基板の温度において、残留損傷を誘導することなく、最大で２×１０１７/cm2のヘリウムの推定ドーズを基板に注入することができる。ドーパントを打ち込み、活性化し、アモルファス領域を再結晶化するために、高温アニーリングを実施した後に、注入時のアモルファス層の回避により、低温で注入された基板に生じる不必要な欠陥の形成もさけることができる。１×１０１６/cm2のヘリウムの室温での注入により、アニールの打ち込み後に、相対的に大きい量の保持されたヒ素のドーパント（７．２５×１０１４/cm2）をもたらした場合の図２及び図３Ａを思い起こすと、一方、サンプルは、残留欠陥を示し、かつ、同じヘリウムのドーズで４５０℃で注入されたサンプルに対してより、はるかにより少ないドーパントの活性化を示す。
さらに、欠陥を十分に消滅させる温度範囲より下に基板の温度を維持することにより、増強した拡散及び活性化という点での空洞の創生の利益は保持することができる。例えば、基板の温度を５５０℃を超えて６００℃へ維持するとき、高温注入中に、空洞及び格子間欠陥は、高速で結合することができ、注入プロセスの完了後に存在する、はるかに少ない数の残留空洞をもたらす。
ヘリウム注入中に、約３００℃から５００℃の範囲の注入温度を維持する別の特徴は、注入プロセス中に、ヘリウムをダイナミックに追い出す機能である。このように、高温注入後に残るヘリウムの濃度を最小にすることができる。
様々な実施形態において、FinFETなどの３Ｄデバイスの接点抵抗を向上するために、図１Ａ〜１Ｈで一般的に概要を述べた動作を加えることができる。図４Ａは、FinFETのソース／ドレインに接点領域を形成するためのドーピングプロセスの前の、FinFETデバイス４００の断面の一般的特徴を示す。図４Ｂは、図１Ｅに一般的に対応するステップでの、図４Ａの構造の一部のクローズアップを示す。特に、図４Ａにおいて、フィン４０２として示すフィン構造は、既知の技術により、基板のベース領域４０６から形成されている。隔離４０８はフィン４０２の間にも形成され、フィン４０２の頂部だけがさらされる。フィン４０２の頂部は、適切なレベルのドーピングをフィン４０２の中に導入することにより、接点材料により接触するために、ソース／ドレイン領域として、用いることができる。隣接するフィン構造間の間隔が１５ｎｍ以下であるノードなどの高度な技術のノードに対して、フィンをドープするためにイオン注入を用いるときに創生される過度な欠陥の形成を避けるために、ドーパントを含むフィルムなどの堆積したドーピング層の熱拡散によるドーピングが有用であり得る。したがって、本発明の実施形態により、ドーピング用のフィンを用意するために、図１Ａ〜１Ｅの動作を加えることができる。
高温ヘリウム注入（図１Ｂを参照）により提供される向上した活性化及び拡散の結果は、フィン用のドーパントのソースとして役立つために、より薄いドーパント層を用いる能力である。例えば、ターゲットのヒ素の組込みを達成し、幅Ｗが２０ｎｍ以下の狭いフィンで、低い接点抵抗の接点を形成するためのドーパントの活性化レベルを達成するために、０．１ｎｍのヒ素の層は、十分な量のヒ素を供給することができる。本実施形態で用いるこのヒ素のより薄い層は、高温のヘリウムの動作を用いずに実施される既知の技術と対照をなし、既知の技術は、上記で論じたように、ヒ素の活性化の効率が悪いことを償うために、最大２ｎｍの範囲のヒ素の層の厚さを用いることができる。
本実施形態により提供されるより薄いドーパント層の使用の結果は、隣接するフィン間の間隔幅が低減されるので、ドーパントからの拡散により、ドーピングの拡張性の増大である。例えば、特に、図４Ｂを参照するに、ドーパントの適切な打ち込みを確実にし、アニーリング中のドーパントの損失を容認可能なレベルに維持するために、フィンのドーピングを実施するためのアニーリングプロセスは、２ｎｍなどのキャッピング層の最小の厚さを画定することができる。一例を用いるために、隣接するフィン、すなわち、フィン４０２、の側壁４０４間の間隔Ｓは７ｎｍとすることができる。さらに図４Ｂに示すように、ドーピング層４１２がフィン４０２の側壁４０４の上にできる。ドーピング層４１２は、ドーピング層４１２のドーパントを側壁４０４の表面を横切ってフィン４０２の本体の中に打ち込むことにより、フィン４０２のドーピングソースとして使われる。一例において、ドーピング層４１２はヒ素の層とすることができ、ドーピング層４１２の厚さＴは０．１ｎｍとすることができる。したがって、水平方向に沿って、隣接するドーパントの層を分離する距離Ｄは、約６．８ｎｍとすることができる。このシナリオにおいて、（水平方向に沿って、）２ｎｍの厚さを有するキャッピング層４１０は、２つの隣接する側壁、側壁４０４に沿って、直ちに形成することができる。ドーピング層４１２の厚さＴが、従来のプロセスにおけるように、２ｎｍであると画定される場合、Ｄは、次いで、３ｎｍ（＝７ｎｍ−２ｎｍ−２ｎｍ）である。この後者のシナリオにおいて、２つの隣接するフィンの側壁間の２ｎｍの厚さのキャッピング層４１０を形成することは、問題があり得る。さらに、５ｎｍなどのより小さいフィンの分離への更なる縮小は、２ｎｍの厚さのドーパントの層及び２ｎｍの厚さのキャッピング層を収容できる空間の欠如により、不可能にされ得る。
異なる実施形態により、高温ヘリウム注入を用いて、向上したドーパントの拡散及び活性化を達成するためのプロセスウインドウは、基板の材料だけでなく、注入イオンエネルギーによっても、変わり得る。例えば、ヘリウムを注入するための最良の注入温度は、シリコン基板とシリコン：ゲルマニウム基板との間で変わり得る。さらに、ヒ素のドーピングの例は本明細書に詳細にされているが、本実施形態は、ホウ素などのｐ型ドーパントを含む他のドーパント材料を用いたドーピングをカバーする。
図５は、本発明の実施形態による、システム５００として示す、処理装置の例を示す。図５は、特に、システム５００の頂面図（Ｘ−Ｙ平面）を示す。システム５００は、本明細書の上記で開示したように、高温でのヘリウム注入を用いる基板のドーピングプロセスを実施するために、特に、有用であり得て、又は、専用にし得る。システム５００は、基板５２０を様々な処理チャンバへ移すために、ロードロック５０２及び移動チャンバ５０４を含むクラスターツールとして構成することができる。多数の動作を実施するために、クラスターツールを用いることの優位性は、動作の間に真空を破壊することを避けることであり、これは、動作の間に基板が周囲の大気に（クラスターツールの外で）さらされないことを意味し、個々の動作が、真空下、低圧下、又は、指定ガスの制御圧力下で、実施され得る。システム５００は、自然酸化物層を除去するなどの基板のクリーニングを実施するために、エッチングチャンバ５０６を含むことができる。エッチングチャンバ５０６は、ガスエッチャント源５３２に連結することができ、エッチングチャンバ５０６は、基板から材料をエッチングするために、高温プラズマエッチング種を生成し、又は、いくつかの実施形態において、基板をエッチングするために、他のガスエッチャントを用いる。プラズマエッチング種の例は、酸化物をエッチングするために特に有用な、水素、NF3、Cl2及び他の既知の活性エッチング化学的構造を含む。
システム５００は、さらに、ヘリウム源５１８に連結した高温注入チャンバ５０８を含むことができる。様々な実施形態において、高温注入チャンバ５０８は、基板５２０の中に注入するための、適切なエネルギーのヘリウムイオンを生成するヘリウムプラズマを供給することができる。高温注入チャンバ５０８は、ＲＦ（無線周波数）コイルなどの既知のプラズマ発生器を含むことができ、いくつかの実施形態において、プラズマ浸漬システムとして構成することができる。他の実施形態において、高温注入チャンバ５０８は、プラズマを発生し、イオンビームを形成する引き出しシステムを有する、別個のプラズマチャンバと共に構成することができ、イオンビームは基板５２０へ向けられる。高温注入チャンバ５０８は、放射ヒーター、抵抗ヒーター、誘導ヒーター又は他のヒーターなどのヒーター５２６として示す任意の適切なヒーターを含むことができる。
システム５００は、ドーパント源５２２に連結されたドーパント堆積チャンバ５１０も含むことができ、そこで、既知の技術により用意された化学蒸着プロセスにより、ドーパントの堆積が実行される。システム５００は、キャッピング材料源５２４に連結されたキャッピング層チャンバ５１２も含むことができ、そこで、窒化シリコンなどのキャッピング層を堆積するためのプロセスが実施される。キャッピング層チャンバ５１２用の適切なプロセスは、ＣＶＤプラズマＣＶＤ、物理蒸着、又は、他の堆積技術とすることができる。キャッピング層源の例は、適切な材料（例えば、Si、N）、又は、適切な材料を供給する固体ターゲット材料を供給する液体又は気体の源を含む。システム５００は、ヒーター５２８を有するアニーリングチャンバ５１４も含むことができ、そこで、８００℃を超えるアニーリングなどの高温アニーリングが実行される。いくつかの例において、アニーリングチャンバ５１４は、ランプ又は他の適切なコンポーネントを用いることにより、高速熱アニーリング用に構成することができる。ドーピングプロセス中に、基板５２０は、外部環境にさらされることなく、システム５００の様々なプロセスチャンバの間を移動チャンバ５０４により、移すことができる。
図６は、本発明の実施形態による、例示的プロセスフロー６００を示す。ブロック６０２において、動作が実施され、３００℃より高い注入温度で、基板の表面を通って、ヘリウム種のドーズを基板の中へ注入する。特定の実施形態において、注入温度は、４００℃と５００℃との間の範囲とすることができる。
ブロック６０４において、動作が実施され、ドーパントを含むドーピング層を基板の表面に堆積する。いくつかの実施形態において、ドーピング層の厚さは、０．１ｎｍと３ｎｍとの間の範囲とすることができる。ブロック６０６において、動作が実施され、注入後に、キャッピング層を基板に堆積する。ブロック６０８において、動作が実施され、アニール温度で基板のアニーリングが実施され、アニール温度は注入温度より高い。適切なアニール温度の例は、８００℃から１０００℃の範囲を含む。いくつかの実施形態において、アニール温度は、高速熱アニールプロセスのピーク温度を表わすことができ、ピークの継続時間は、１０秒より短く、いくつかの場合において、１秒以下である。
本実施形態は、注入される基板をアモルファスにすることなく、堆積層から基板の中へドーパンの拡散を増大する技術の優位性を提供する。この基板をアモルファスにすることを避けることにより、アニーリングの実施後に、ドーパンの活性化の増大の更なる優位性に導くことができる。本実施形態は、FinFETなどの非平面デバイスの堆積層を用いるドーピングプロセスの拡張性の更なる優位性も提供する。
本発明は、本明細書に記載された特定の実施形態によって範囲を限定されるものではない。実際に、本明細書に記載された実施形態に加えて、本発明の他の様々な実施形態および変更は、前述の記載および添付図面から当業者には明らかであろう。したがって、このような他の実施形態および変更は、本発明の範囲内に含まれるものと意図している。さらに、本発明は、特定の環境における特定の目的のための特定の実装の文脈にて本明細書中で説明したけれども、当業者は、本実施形態の有用性はそれらに限定されるものでなく、本実施形態は任意の数の環境における任意の数の目的のために有益に実装し得ることを認識するであろう。従って、以下に記載する特許請求の範囲は本明細書に記載された本発明の全範囲及び精神に鑑みて解釈しなければならない。

Claims (13)

  1. ３００℃以上の注入温度で、基板の表面を通って、ヘリウム種のドーズを基板の中へ注入するステップであって、ヘリウム種の前記ドーズは、５×１０ １５ /cm 2 から２×１０ １７ /cm 2 のヘリウムのドーズを含み、前記ヘリウム種は、２００eVから２０keVのエネルギーを含むステップと、
    ドーパントを含むドーピング層を前記基板の前記表面に堆積するステップと、
    アニール温度で前記基板のアニーリングをするステップであって、前記アニール温度は前記注入温度より高い、ステップと、
    前記注入するステップの前に、及び、前記堆積するステップの前に、酸化物層を除去するステップと、
    前記アニーリングをするステップの前に、前記ドーピング層にキャッピング層を堆積するステップと、を有する、基板のドーピング方法。
  2. 前記注入温度は、３００℃と６００℃との間である、請求項１記載の方法。
  3. 前記ヘリウム種は、２００eVから５０００eVのエネルギーを含む、請求項１記載の方法。
  4. ヘリウム種の前記ドーズは、５×１０１５/cm2から１×１０１７/cm2のヘリウムのドーズを含む、請求項１記載の方法。
  5. 前記ドーピング層は、０．１ｎｍと３ｎｍとの間の厚さを有する、請求項１記載の方法。
  6. 前記ドーパントは、ヒ素、ホウ素、リン又はシリコンを含むフィルムを含む、請求項１記載の方法。
  7. 前記基板は、シリコン、ゲルマニウム、炭化ケイ素（SiC）、シリコン：ゲルマニウム合金、III−V族化合物半導体、又は、II−VI族化合物半導体の内の１つを含む、請求項１記載の方法。
  8. 前記ドーピング層を前記堆積するステップは、ヘリウム種の前記ドーズを前記基板の中へ前記注入するステップの前に行われる、請求項１記載の方法。
  9. 前記基板の前記アニーリングをするステップは、高速熱アニーリングを実施するステップを有し、温度上昇の速度は５０℃/sより速く、アニール温度は９００℃より高く、アニール時間は１０秒より短い、請求項１記載の方法。
  10. 前記ドーパントを含む前記ドーピング層を前記基板の前記表面に前記堆積するステップ、ヘリウム種の前記ドーズを前記基板の中へ前記注入するステップ及び前記アニール温度で前記基板の前記アニーリングをするステップを有する動作は、動作の間に真空を破壊しないで、クラスターツールの中で行われ、前記方法は、さらに、
    ヘリウム種の前記ドーズを前記基板の中へ前記注入するステップ及び前記ドーパントを含む前記ドーピング層を前記基板の前記表面に前記堆積するステップの前に、酸化物層を除去するステップと、
    ヘリウム種の前記ドーズを前記基板の中へ前記注入するステップの後に、及び、前記ドーパントを含む前記ドーピング層を前記基板の前記表面に前記堆積するステップの後に、及び、前記アニール温度で前記基板の前記アニーリングをするステップの前に、前記基板にキャッピング層を堆積するステップと、を有し、前記酸化物層を前記除去するステップ及び前記キャッピング層を該堆積するステップは、さらに、動作の間に真空を破壊しないで、前記クラスターツールの中で実施される、請求項１記載の方法。
  11. ３００℃を超える注入温度で、基板の表面を通って、ヘリウムのドーズを基板の中へ注入するステップであって、ヘリウムの前記ドーズは５×１０１５/cm2以上を含み、前記ヘリウム種は、２００eVから２０keVのエネルギーを含む、ステップと、
    ドーパントを含むドーピング層を前記基板の前記表面に堆積するステップであって、前記ドーピング層は１ｎｍより薄い厚さを有する、ステップと、
    ６００℃より高いアニール温度で前記基板のアニーリングをするステップと、
    前記注入するステップの前に、及び、前記堆積するステップの前に、酸化物層を除去するステップと、
    前記アニーリングをするステップの前に、前記ドーピング層にキャッピング層を堆積するステップと、を有する、半導体デバイスのドーピング方法。
  12. 前記基板の中の前記ドーパントの１番目の活性化レベルは、前記注入温度が室温のときの、前記基板の中の前記ドーパントの２番目の活性化レベルより少なくとも５倍である、請求項１１記載の方法。
  13. 前記基板はフィン型トランジスタデバイスを備え、前記フィン型トランジスタデバイスの隣接するフィン構造間の間隔は１０ｎｍより小さく、前記ドーピング層の厚さは０．５ｎｍ以下である、請求項１１記載の方法。
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