CN108431925A - 对衬底的掺杂剂扩散的无损强化 - Google Patents

对衬底的掺杂剂扩散的无损强化 Download PDF

Info

Publication number
CN108431925A
CN108431925A CN201680074876.8A CN201680074876A CN108431925A CN 108431925 A CN108431925 A CN 108431925A CN 201680074876 A CN201680074876 A CN 201680074876A CN 108431925 A CN108431925 A CN 108431925A
Authority
CN
China
Prior art keywords
substrate
implantation
dopant
temperature
helium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680074876.8A
Other languages
English (en)
Other versions
CN108431925B (zh
Inventor
克里斯多夫·R·汉特曼
克里斯多福·A·罗兰德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Varian Semiconductor Equipment Associates Inc
Original Assignee
Varian Semiconductor Equipment Associates Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Varian Semiconductor Equipment Associates Inc filed Critical Varian Semiconductor Equipment Associates Inc
Publication of CN108431925A publication Critical patent/CN108431925A/zh
Application granted granted Critical
Publication of CN108431925B publication Critical patent/CN108431925B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H01L21/67213—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process comprising at least one ion or electron beam chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种对衬底进行掺杂的方法。所述方法可包括在300℃或高于300℃的植入温度下经由所述衬底的表面将一定剂量的氦物质植入至所述衬底中。所述方法可进一步包括在所述衬底的所述表面上沉积含有掺杂剂的掺杂层，以及在退火温度下对所述衬底进行退火，所述退火温度高于所述植入温度。

Description

对衬底的掺杂剂扩散的无损强化
技术领域
本发明的各实施例涉及改善扩散的方法，且更具体来说，涉及对衬底进行掺杂的方法。
背景技术
随着例如逻辑装置及存储器装置等半导体装置持续按比例缩减成较小的尺寸，使用传统处理方式及材料来制作半导体装置的问题日益突出。在一个实例中，已研究出对半导体结构进行掺杂的新方式以取代离子植入。举例来说，在其中最小装置尺寸大约为20nm或低于20nm的掺杂装置结构中，由离子植入造成的残留损伤可能是无法接受的。因此，已开发出例如通过从所沉积层进行热驱动外扩散来对衬底的目标区进行掺杂的技术。如当前所实践，这种方法可因注入至目标区中的一定量的掺杂剂中的热预算考虑以及掺杂剂的活性而受限制。
针对这些及其他考虑提供了本发明。
发明内容
提供此发明内容是为了以简化形式介绍以下在具体实施方式中进一步阐述的一系列所选概念。此发明内容并非旨在辨识所主张主题的关键特征或本质特征，本发明内容也不旨在帮助确定所主张主题的范围。
在一个实施例中，一种对衬底进行掺杂的方法可包括在300℃或高于300℃的植入温度下经由所述衬底的表面将一定剂量的氦物质植入至所述衬底中。所述方法可进一步包括在所述衬底的所述表面上沉积含有掺杂剂的掺杂层；以及在退火温度下对所述衬底进行退火，所述退火温度高于所述植入温度。
在另一实施例中，一种对半导体装置进行掺杂的方法可包括在高于300℃的植入温度下经由所述衬底的表面将一定剂量的氦植入至衬底中，所述一定剂量的氦包括5E15/cm2或高于5E15/cm2的剂量。所述方法可进一步包括在所述衬底的所述表面上沉积含有掺杂剂的掺杂层，所述掺杂层具有小于1nm的厚度；并在高于600℃的退火温度下对所述衬底进行退火。
在另一实施例中，一种对衬底进行掺杂的系统可包括：转移腔室，用以容纳及转移衬底；热植入腔室，耦合至氦源并耦合至所述转移腔室。所述热植入腔室可包括：等离子体产生器，产生氦离子；以及衬底加热器，产生300℃或高于300℃的衬底温度。所述系统可进一步包括掺杂剂沉积腔室，所述掺杂剂沉积腔室耦合至掺杂剂源及所述转移腔室，所述掺杂剂沉积腔室向所述衬底提供掺杂剂。所述系统也可包括退火腔室，所述退火腔室耦合至所述转移腔室并具有加热器，所述加热器产生至少600℃的衬底温度。
附图说明
图1A至图1H说明根据本发明各实施例的在处理衬底的过程中所涉及的示例性特征。
图2示出硅衬底的次级离子质谱测量的结果，所述结果说明在注入掺杂剂时的氦植入的效果。
图3A-3C呈现说明氦离子植入效果的样本的剖视电子显微图。
图4A以横截面的形式示出鳍式场效晶体管装置的大体特征，而图4B示出根据本发明各实施例的图4A所示结构的一部分的近视图。
图5示出根据本发明各实施例的处理装置的例子。
图6示出示例性工艺流程。
具体实施方式
现将在下文中参照其中示出某些实施例的附图来更充分地阐述本发明各实施例。本发明的主题可被实施为许多不同的形式且不应被视为仅限于本文中所提出的各实施例。提供这些实施例是为了使此公开内容将透彻及完整，并将向所属领域中的技术人员充分传达所述主题的范围。在所有附图中，相同的号码指代相同的元件。
在本发明各实施例中，本发明人已验证出用于在不损伤衬底的条件下促进衬底的掺杂剂扩散的新颖方式。在各种实施例中，当衬底的植入温度处于高于室温的温度范围中时，可将一定剂量的氦植入至衬底中。可与以能够实现以下效果的方式将掺杂剂材料沉积于衬底上相结合地提供所述一定剂量的氦：改善衬底的掺杂剂扩散；在衬底内活化掺杂剂；不在衬底内产生残留缺损，从而实现对扩散的无损强化。
图1A-1H说明根据本发明各实施例的在处理衬底的过程中所涉及的示例性特征。在某些实施例中，可在不同的处理工具中执行图1A至图1F中所说明的操作，而在其他实施例中，可在例如群集工具等具有多个用于执行不同操作的处理腔室的给定集成工具内执行各操作。具体转至图1A，图1A示出其中提供衬底102的第一实例。在各种实施例中，衬底102可为例如硅、锗、碳化硅(SiC)、或硅:锗合金等半导体材料。在其他实施例中，所述衬底可包括熟知的III-V族化合物半导体(例如，GaAs、InGaAs)或II-VI族化合物半导体(例如，CdTe)。具体来说，衬底102一般可具有由此项技术中熟知的晶体晶格的表征的单晶体(monocrystalline)结构。所述各实施例并非仅限于此上下文。尽管衬底102被示出为具有平面构造，然而在各种实施例中，衬底102可包括呈现出相对于彼此以不同角度延伸的表面的特征，例如三维(3D)晶体管装置。三维装置的例子包括鳍式场效晶体管装置(finFET)、环栅(GAA)晶体管装置、水平环栅装置(HGAA)及其他装置。所述实施例并非仅限于此上下文。在图1A至图1F所示的例子中，示出对衬底102的特定区进行的掺杂。在不同的实施例中，所述掺杂操作可为例如以下几个区的代表性操作：晶体管的隔离区、源极/漏极延伸区或源极/漏极接触区。
如图1A中所示，衬底102可包括欲在进行掺杂之前被移除的表面层104。表面层104可为天然氧化物层或在某些实例中为化学氧化物层。在各种实施例中，表面层104被暴露至蚀刻剂106。在一个例子中，蚀刻剂106代表从氢等离子体获得的物质，其中蚀刻剂在衬底102保持在低压下时冲击衬底102。可施加热108至衬底102以将衬底温度提升至目标范围，从而促进对表面层104的蚀刻。在用于在硅衬底上蚀刻氧化物层的一个例子中，衬底102可在介于400℃与500℃之间的衬底温度下，具体来说在450℃的衬底温度下，经受氢等离子体的蚀刻。所述暴露的持续时间可足以移除表面层104。在其他实施例中，可采用其他熟知的用于蚀刻氧化物的蚀刻剂。
现转至图1B，图1B示出植入操作，其中可在图1A中所示的操作之后执行所述植入操作。在某些例子中，在图1A所示的蚀刻操作之后执行所述植入操作，而在图1A所示的操作与图1B所示的操作之间，不使衬底102暴露至周围气氛。在各种实施例中，衬底102被暴露至氦物质114，其中氦物质114被引导至表面110。在这个例子中，可在移除表面层104之后暴露出表面110。可以目标能量及目标剂量将氦物质114引导至衬底102的表面110以促进后续掺杂工艺。氦物质114可例如包含具有500eV至5000eV能量的氦离子，且可以包括为5E15/cm2至1E17/cm2He的剂量被引导至衬底102。所述各实施例并非仅限于此上下文。
如图1B中进一步示出，可在暴露至氦物质114期间将热112供应至衬底102。在各种实施例中，在对衬底102进行加热以维持高于室温(25℃)的植入温度的同时，经由表面110而将氦物质114植入至衬底102中。举例来说，在各种实施例中，植入温度可介于高于300℃的范围内且具体来说可介于300℃与600℃之间的范围内。在特定实施例中，植入温度可在介于近似400℃与近似500℃之间的范围中进行设定。所述各实施例并非仅限于此上下文。
现转至图1C，示出在图1B所示操作之后的衬底102的实例。可邻近表面110而在衬底102中形成改变层120。如以下所详述，改变层120可通过促进掺杂剂在整个表面110内扩散来强化对衬底102进行的掺杂。具体来说，改变层120可强化对衬底进行的掺杂而不会在完成掺杂工艺之后对衬底造成残留损伤。
现转至图1D，示出将掺杂层122沉积于衬底102的表面110上的操作。在这个例子中，在形成改变层120之后沉积掺杂层122，而在某些实施例中，可在执行氦的植入以生成改变层120之前沉积掺杂层122。在各种实施例中，可在氦的植入之后在衬底102上形成掺杂层122，而不会使衬底102暴露至周围气氛。掺杂层122可包括例如砷、硼、磷、或硅等用于对衬底102进行掺杂的适合的掺杂剂。所述各实施例并非仅限于此上下文。可使用例如化学气相沉积等熟知的技术来沉积掺杂层122。可以适合的厚度来沉积掺杂层122以在衬底102内生成目标经掺杂区。在某些实施例中，掺杂层122可具有介于0.1nm与3nm之间的厚度。所述各实施例并非仅限于此上下文。作为例子，0.1nm厚的As层可有助于将衬底102的目标区，例如10nm厚的区掺杂至适合的水平。
现转至图1E，示出在图1D所示的操作之后的操作。在这个操作中，在掺杂层122上沉积顶覆层124。顶覆层124可有助于在被执行用于从掺杂层122推进掺杂剂并活化所述掺杂剂的后续处理期间帮助使掺杂剂余留。顶覆层124可由此项技术中熟知的适合在高温掺杂剂退火期间使用的例如氮化硅等材料形成。顶覆层124可例如在室温下沉积，以在后续处理之前使掺杂剂移动最小化。在某些例子中，可在形成掺杂层122之后形成顶覆层124而同时不会使衬底102暴露至周围气氛。
现转至图1F，示出使衬底102经受高温退火来推进掺杂剂并使掺杂层122的掺杂剂活化的后续操作。这一后续操作是以对衬底102提供热126而示意性地示出。合宜的退火温度的例子可随着掺杂剂类型及半导体材料的类型而变化。用于对硅衬底进行退火的适合的退火温度的某些例子为高于800℃的温度，例如900℃至1000℃。用于对除硅之外的例如III-V族化合物半导体衬底的半导体衬底进行退火的适合的退火温度的某些例子为600℃、700℃或高于700℃的温度。如此项技术中所熟知，可通过炉内退火或使用快速热处理设备来进行退火。活化退火的持续时间可根据退火温度而变化，举例来说，持续时间可随着退火温度升高而减少。执行快速热退火对推进并活化掺杂剂来说可尤其有用，其中在设定温度下的退火时间小于10秒。所述各实施例并非仅限于此上下文。举例来说，可执行其中将衬底以目标加热速率从室温加热至目标温度的快速热退火，其中温度升高速率为50℃/s或大于50℃/s。所述各实施例并非仅限于此上下文。在硅衬底的情形中，用于这种快速热退火的目标温度可为900℃、950℃或1000℃。所述各实施例并非仅限于此上下文。
如图1F中示意性地说明，以升高的温度进行退火可产生扩散掺杂剂128，其由向下的箭头示出。扩散掺杂剂128可扩散至改变层120中。此外，扩散掺杂剂128可在衬底102的晶体晶格内的某些部位内沉淀。具体来说，扩散掺杂剂128可扩散至设置于改变层120中的活性部位中。如图1F中进一步示出，外扩散掺杂剂129可朝顶覆层124向外扩散。外扩散掺杂剂129的相对量可不同于扩散掺杂剂128的量。外扩散掺杂剂的相对量亦可随着顶覆层124的成分而变化。举例来说，砷可更加快速地扩散至氧化物顶覆层中，而不会这般容易地扩散至氮化物顶覆层中。
在某些实施例中，可省略图1E所示的操作，在所述实施例中针对图1F所大体论述的退火是在无顶覆层的情况下进行。在这种情形中，掺杂层122中的掺杂剂的一部分可从衬底102蒸发。
现转至图1G，示出在图1F所示的退火操作之后的后续实例。在这一阶段，衬底102包括邻近表面110的经掺杂层132。顶覆层124也可余存某些掺杂剂。在图1H中所示的后续操作中，可例如通过适合于顶覆层124的给定材料的熟知的选择性蚀刻工艺来移除顶覆层124。被示出为经掺杂层132的经高度掺杂的区可处于进行进一步处理的状态。举例来说，在其中经掺杂层132形成于源极区/漏极区中的实施例中，可随后形成例如硅化物等金属触点来与经掺杂层132的区中的衬底102接触。
根据各种实施例，经掺杂层132可具有比由熟知的处理技术实现的水平高的活性掺杂剂的浓度。通过在将掺杂剂推进至衬底102中之前向衬底102中提供热氦植入，改变层120可促进掺杂剂在形成于表面110处的整个界面内的扩散。
在示例性实验中，本发明人已发现用于在引入掺杂剂之前制备衬底的植入条件，其中相比于熟知的处理技术，所述植入条件实质上会强化掺杂剂在整个衬底界面内的扩散以及掺杂剂的活化。图2示出硅衬底的次级离子质谱(SIMS)测量的结果，所述结果说明在推进掺杂剂时氦植入的效果。所示出的一系列曲线代表对各种不同的实验条件来说，相对于硅表面(0nm深度)的砷的深度轮廓。在所有例子中，在1000℃下执行快速热退火5s之前将a＜1nm的砷层沉积于单晶硅的表面上。曲线204代表其中没有氦被植入至衬底中的控制条件。如图中所示，曲线204示出位于靠近硅的表面处的砷的分布。举例来说，峰值浓度为约5E20/cm2且其中浓度达1E18/cm2的深度为近似13nm。这个例子中砷的总余存剂量为2.63E14/cm2。曲线202代表在砷的沉积及后续退火之前以1keV的离子能量执行室温氦植入至1E15/cm2的剂量时砷的分布。在这个例子中，1E18/cm2砷浓度处的深度为12nm，而总余存剂量为2.5E14/cm2。这个结果指明相比于不进行植入来说，在1E15/cm2的水平下进行室温氦植入对提高衬底的砷扩散并不有效。曲线206代表当在砷沉积及退火之前在室温下将氦植入至1E16/cm2的剂量时的砷的分布。在这个例子中，在退火之后氦的植入使得砷的总余存剂量为7.25E14/cm2，与零剂量氦植入或1E15/cm2氦植入相对照在余留方面增长了近3番。不利地，曲线206在比表面低大于12nm的深度处表现出尾部，其中所述尾部具有比其他情形中更浅缓的斜率。砷的浓度不会降至1E18/cm2，除非深度低于表面近似18nm。
曲线208代表在根据本发明实施例执行氦植入之后的砷的浓度。在这个例子中，在砷沉积及退火之前在450℃下将氦植入至1E16/cm2的剂量。在这个例子中，在退火之后，热氦植入使得砷的总余留剂量为5.09E14/cm2，与零剂量氦植入或1E15/cm2氦植入相对照在余留方面增长了2番。砷的浓度相对于深度的斜率与曲线202及曲线204相似，而在低于表面近似18nm的深度处浓度达1E18/cm2。
在植入、砷沉积及退火之后，对与曲线202至曲线208对应的样本额外地执行了薄层电阻测量。在与曲线204对应的不进行氦植入的情形中，根据表面探针测量记录的薄层电阻过高。在与曲线202对应的室温氦植入达1E15/cm2的剂量的情形中，所测量的Rs为22,000Ohm/Sq。这个电阻值表明注入于硅衬底中的砷未完全活化。换句话说，对于2.5E14/cm2的余留砷剂量来说，当余留砷剂量中例如50％的大部分(被活化时，预期薄层电阻实质上低于22,000Ohm/Sq。在与曲线206对应的室温氦植入达1E16/cm2的剂量的情形中，所测量的Rs为3,500Ohm/Sq。这个电阻值也表明注入于硅衬底中的砷未完全活化。换句话说，对于7.25E14/cm2的余留砷剂量来说，当余留砷剂量中例如50％的大部分被活化时，预期薄层电阻实质上低于3,500Ohm/Sq。在与曲线208对应的450℃氦植入达1E16/cm2的剂量的情形中，所测量的Rs为300Ohm/Sq。这个电阻值表明相比于与曲线306对应的其中在室温下植入相同氦剂量的样本，砷的活化程度高得多。据粗略估计，对于以1E16/cm2剂量进行的热氦植入来说，相对于对应的室温氦植入，砷的活化可提高近似约10的因数。具体来说，在进行退火之后砷的余存量相比于为1E16/cm2的室温氦植入剂量略低(5E14/cm2)时，所述电阻降低12的因数。在各种实施例中，衬底中的掺杂剂的活化水平可比当植入温度为室温时衬底中的掺杂剂的第二活化水平高至少5倍。
图3A、图3B及图3C分别呈现对应于曲线202、曲线206及曲线208的样本的剖视电子显微图。如图3A中所示，在砷推进退火之前衬底312在室温下被植入以1E15/cm2的氦剂量，在表面314附近可看见高集中度的缺损316(暗区)，其中缺损还进一步低于表面314延伸。在图3B中，在砷推进之前衬底322在室温下被植入以1E16/cm2的氦剂量，在表面324附近可看见大尺寸的缺损326，其中缺损还进一步低于表面324延伸。在图3C中，其中在砷推进之前衬底332在450℃下被植入以1E16/cm2的氦剂量，在表面334附近的区336中未看见缺损。此外，衬底332在进一步低于表面334的距离处未展现出可见的缺损。
在不对任何特定机制进行限制的条件下，半导体衬底的掺杂剂扩散的提高及掺杂剂的活化改善可为由热氦植入所引起的各特征相组合的结果。举一例来说，热氦植入可在例如硅等单晶体半导体材料的半导体晶格内引入空位。可在例如300℃至500℃等适合的温度范围下，且以例如为5E15/cm2至1E17/cm2的范围的氦植入剂量，以处于200eV至20keV范围中的离子能量将高集中度的空位引入至仅低于晶体衬底的表面的晶体晶格中，而不会产生非晶区。这些空位可发挥作用来提高晶体晶格的掺杂剂扩散以对掺杂剂进行热扩散，同时也为掺杂剂的活化提供部位。
即使在衬底被暴露至例如1E16/cm2或大于1E16/cm2的大剂量的氦时，通过在植入期间将衬底温度维持在足够高的水平便可避免形成非晶层。作为非限制性例子，可在超过450℃的温度下将1E17/cm2剂量的氦引导至衬底。在450℃的衬底温度下植入以1E17/cm2剂量的氦之后，同时在500℃的衬底温度下，可在不引起残留损伤的条件下将估计上达2E17/cm2剂量的氦植入至衬底中。在执行高温退火来推进并活化掺杂剂并且使非晶区重新结晶之后，避免产生未植入的非晶层也可使得避免在低温下植入的衬底中形成不需要的缺陷。回顾图2及图3B，推进退火之后，1E16/cm2的氦的室温植入生成相对大量的余存砷掺杂剂(7.25E14/cm2)，而样本示出残留缺陷及比在450℃下被植入以相同剂量的氦的样本低得多的掺杂活化。
此外，通过将衬底温度维持为低于其中缺陷实质上被消除的温度范围，空位生成在强化扩散及活化方面的益处可得以保存。举例来说，当衬底温度维持为高于550℃至600℃时，在高温植入期间，空位与间隙缺陷可以快速速率组合，从而使得在植入工艺完成之后存在的残留空位的数目少得多。
在氦植入期间将植入温度维持在近似300℃至500℃的范围中的另一特征是在植入工艺期间动态地推出氦的能力。这样一来，在高温植入之后所存留的氦的浓度可为最少的。
在各种实施例中，在图1A-1H中大体概括出的操作可应用于改善例如鳍式场效晶体管等3D装置中的触点电阻。图4A以横截面示出在用于向鳍式场效晶体管的源极/漏极形成接触区的掺杂工艺之前鳍式场效晶体管装置400的大体特征。图4B示出在与图1E大体对应的实例中图4A所示结构的一部分的近视图。具体来说，在图4A中，已根据熟知技术从衬底基底区406中形成被示出为鳍402的鳍结构。还在各鳍402之间形成隔离部408，其中仅暴露出鳍402的顶部部分。通过将适合的掺杂水平引入至鳍402中，鳍402的顶部部分可被用作欲被接触材料接触的源极区/漏极区。对于先进技术节点(例如，其中邻近的鳍结构之间的间距为15nm或小于15nm的节点)来说，通过经沉积例如含有掺杂剂的膜的掺杂层的热扩散进行的掺杂可有助于避免在使用离子植入来掺杂鳍时形成过量的缺陷。因此，根据本发明的各实施例，可应用图1A-1E所示的操作来制备用于进行掺杂的鳍。
由高温氦植入提供的活化及扩散改善的结果(参见图1B)是使用较薄的掺杂剂层来充当鳍的掺杂剂源的能力。举例来说，0.1nm的砷层可提供充分量的砷来达到目标砷注入及掺杂剂活化水平以在其中宽度W为20nm或小于20nm的窄的鳍中形成低接触电阻触点。本实施例中所使用的这个较薄的砷层与不使用热氦操作而执行的熟知技术形成对比，其中，如以上所论述，熟知技术可使用处于上达2nm范围中的砷层厚度来补偿较低效的砷活化。
使用由本发明各实施例所供给的较薄的掺杂剂层的结果是随着邻近的鳍之间的节距减小，通过从掺杂剂层扩散而进行的掺杂的可按比例缩放性提高。举例来说，具体参照图4B，用于执行鳍的掺杂的退火工艺可规定顶覆层例如2nm的最小厚度以确保恰当地推进掺杂剂并使掺杂剂损失在退火期间保持在可接受水平。举一个例子，邻近的鳍，即，鳍402的各侧壁404之间的间距S可为7nm。如在图4B中进一步示出时，掺杂层412已形成于鳍402的侧壁404上。欲通过在侧壁404的整个表面内推进掺杂层412的掺杂剂并将所述掺杂剂推进至鳍402的主体中来使用掺杂层412作为鳍402的掺杂源。在一个例子中，掺杂层412可为砷层且掺杂层412的厚度T可为0.1nm。因此，沿水平方向将邻近的掺杂剂层间隔开的距离D可为近似6.8nm。在这种情景中，(沿水平方向)具有2nm厚度的顶覆层410可易于沿两个邻近的侧壁，即，侧壁404形成。若掺杂层412的厚度T如在传统工艺中般被规定为2nm，则D为3nm(＝7nm-2nm-2nm)。在稍后的这个情景中，在两个邻近的鳍侧壁之间形成具有2nm厚度的顶覆层410可成问题。此外，可因缺乏容置2nm厚的掺杂剂层及2nm厚的顶覆层的空间而排除进一步按比例缩减至更小的鳍间隔，例如5nm。
根据不同的实施例，用于使用热氦植入实现强化的掺杂剂扩散及活化的工艺窗口可根据植入离子能量及衬底材料而变化。举例来说，用于植入氦的最佳植入温度可在硅衬底与硅:锗衬底之间有所变化。此外，尽管本文中详述了砷掺杂的例子，然而本发明各实施例涵盖使用包括p型掺杂剂(例如，硼)的其他掺杂剂材料进行的掺杂。
图5示出根据本发明各实施例的处理装置的例子，示出为系统500。图5具体呈现系统500的俯视平面图(X-Y平面)。系统500可尤其有助于或专用于执行如上文中所公开的在升高的温度下采用氦植入进行的衬底掺杂工艺。系统500可被配置成群集工具，所述群集工具包括装载锁502及用于将衬底520传送至各个处理腔室中的转移腔室504。使用群集工具来执行多个操作的优点是避免在各操作之间打破真空，亦即在各操作之间衬底不会被暴露至(群集工具外部的)周围气氛，其中可在真空条件下、在低压条件下或在指定气体的受控压力下执行独立的操作。系统500可包括蚀刻腔室506以执行衬底清洗，例如移除天然氧化物层。蚀刻腔室506可耦合至气态蚀刻剂源532，其中蚀刻腔室506产生高温等离子体蚀刻物质来蚀刻来自衬底的材料，或在某些实施例中采用其他气态蚀刻剂来蚀刻衬底。等离子体蚀刻物质的例子包括对蚀刻氧化物尤其有用的氢、NF3、CL2及其他熟知的活性蚀刻化学物质。
系统500可进一步包括热植入腔室508，热植入腔室508耦合至氦源518。在各种实施例中，热植入腔室508可提供氦等离子体，所述氦等离子体产生用于植入至衬底520中的具有适合的能量的氦离子。热植入腔室508可包括例如射频(radio frequency)线圈等熟知的等离子体产生器，且在某些实施例中可被配置成等离子体浸没系统。在其他实施例中，热植入腔室508可配置有单独的等离子体腔室，所述等离子体腔室产生等离子体且具有用于形成离子束的提取系统，其中所述离子束被引导至衬底520。热植入腔室508可包括任何适合的加热器(示出为加热器526)，例如辐射加热器、电阻加热器、感应加热器或另外一种加热器。
系统500还可包括掺杂剂沉积腔室510，掺杂剂沉积腔室510耦合至掺杂剂源522，其中通过根据熟知技术来安排的化学气相沉积工艺施行掺杂剂沉积。系统500还可包括顶覆层腔室512，顶覆层腔室512耦合至顶覆材料源524，其中执行用于沉积例如氮化硅等顶覆层的工艺。适合于顶覆层腔室512的工艺可为化学气相沉积、等离子体化学气相沉积、物理气相沉积或另外一种沉积技术。顶覆层源的例子包括提供适合的材料(例如，Si、N)的液体源或气体源或者提供适合的材料的固态目标材料。系统500还可包括退火腔室514，退火腔室514具有施行高温退火的加热器528，例如施行高于800℃的退火。在某些例子中，退火腔室514可被配置用于使用灯或其他适合的组件来进行快速热退火。在掺杂工艺期间，衬底520可通过转移腔室504在系统500的各个工艺腔室之间进行转移，而不会被暴露至外围。
图6示出根据本发明各实施例的示例性工艺流程600。在方块602中，执行在高于300℃的植入温度下经由衬底的表面将一定剂量的氦物质植入至所述衬底中的操作。在具体实施例中，植入温度可介于400℃与500℃之间的范围。
在方块604中，执行在所述衬底的所述表面上沉积含有掺杂剂的掺杂层的操作。在某些实施例中，掺杂层的厚度可介于0.1nm与3nm之间的范围。在方块606中，执行在所述植入之后在所述衬底上沉积顶覆层的操作。在方块608中，执行在退火温度下对衬底进行退火的操作，其中所述退火温度高于所述植入温度。适合的退火温度的例子包括800℃至1000℃的范围。在某些实施例中，所述退火温度可代表快速热退火工艺的峰值温度，其中在峰值处的持续时间小于10秒且在某些情形中为1秒或小于1秒。
本发明各实施例提供用于提高从沉积层进行的衬底的掺杂剂扩散、而不使正进行植入的衬底非晶化的技术的优点。这种避免使衬底非晶化可实现以下进一步的优点：在执行退火之后提高掺杂剂的活化。本发明各实施例也提供以下进一步的优点：在例如鳍式场效晶体管的非平面装置中使用沉积层进行的掺杂工艺的可按比例缩放性。
本发明在范围上不受本文中所阐述的具体实施例限制。实际上，通过阅读以上说明及附图，对所属领域中的普通技术人员来说，除本文中所阐述的实施例及润饰外，本发明的其他各种实施例及对本发明作出的各种润饰也将显而易见。因此，这些其他实施例及润饰都旨在落于本发明的范围内。此外，尽管本文中已在用于具体目的的具体环境中的具体实作方式的上下文中阐述了本发明，然而所属领域中技术人员将认识到本发明各实施例的有用性并不仅限于此且本发明各实施例可出于任意数目的目的而有益地实作于任意数目的环境中。因此，以下提出的权利要求应虑及如本文中所阐述的本发明的全部广度及精神来进行解释。

Claims (15)

1.一种对衬底进行掺杂的方法，其特征在于，包括：
在300℃或高于300℃的植入温度下经由所述衬底的表面将一定剂量的氦物质植入至所述衬底中；
在所述衬底的所述表面上沉积含有掺杂剂的掺杂层；以及
在退火温度下对所述衬底进行退火，所述退火温度高于所述植入温度。
2.根据权利要求1所述的方法，其特征在于，所述植入温度介于300℃与600℃之间。
3.根据权利要求1所述的方法，其特征在于，所述氦物质包含200eV至5000eV的能量。
4.根据权利要求1所述的方法，其特征在于，所述一定剂量的氦物质包括5E15/cm2至1E17/cm2He的剂量。
5.根据权利要求1所述的方法，其特征在于，所述掺杂层包括介于0.1nm与3nm之间的厚度。
6.根据权利要求1所述的方法，其特征在于，所述掺杂剂包括含有砷、硼、磷或硅的膜。
7.根据权利要求1所述的方法，其特征在于，所述衬底包含硅、锗、碳化硅(SiC)、硅:锗合金、III-V化合物半导体或II-VI化合物半导体中的一者。
8.根据权利要求1所述的方法，其特征在于，沉积所述掺杂层是在所述植入之前进行。
9.根据权利要求1所述的方法，其特征在于，对所述衬底进行退火包括执行快速热退火，其中温度升高的速率大于50℃/s，其中退火温度大于900℃，且其中退火时间少于10秒。
10.根据权利要求1所述的方法，其特征在于，包括所述沉积、所述植入及所述退火的各操作是在各操作之间不打破真空的情况下在群集工具中进行，所述方法进一步包括：
在所述植入之前且在所述沉积之前移除氧化物层；以及
在所述植入之后及在所述沉积之后且在所述退火之前，在所述衬底上沉积顶覆层，其中所述移除及所述沉积是在各操作之间不打破真空的情况下在所述群集工具中进一步执行。
11.一种对半导体装置进行掺杂的方法，其特征在于，包括：
在高于300℃的植入温度下经由衬底的表面将一定剂量的氦植入至所述衬底中，所述一定剂量的氦包括5E15/cm2或高于5E15/cm2的剂量；
在所述衬底的所述表面上沉积含有掺杂剂的掺杂层，所述掺杂层具有小于1nm的厚度；以及
在高于600℃的退火温度下对所述衬底进行退火。
12.根据权利要求11所述的方法，其特征在于，所述衬底中的所述掺杂剂的活化水平比当所述植入温度是室温时所述衬底中的所述掺杂剂的第二活化水平高至少五倍。
13.根据权利要求11所述的方法，其特征在于，进一步包括：
在所述植入之前且在所述沉积之前移除氧化物层；以及
在所述退火之前在所述掺杂层上沉积顶覆层。
14.根据权利要求13所述的方法，其特征在于，所述衬底包括鳍型晶体管装置，其中所述鳍型晶体管装置的相邻鳍结构之间的间距小于10nm，且其中所述掺杂层的厚度为0.5nm或小于0.5nm。
15.一种对衬底进行掺杂的系统，其特征在于，包括：
转移腔室，用以容纳及转移衬底；
热植入腔室，耦合至氦源，所述热植入腔室进一步耦合至所述转移腔室且包括：
等离子体产生器，产生氦离子；以及
衬底加热器，产生300℃或高于300℃的衬底温度；
掺杂剂沉积腔室，耦合至掺杂剂源及所述转移腔室，所述掺杂剂沉积腔室向所述衬底提供掺杂剂；以及
退火腔室，耦合至所述转移腔室并具有加热器，所述加热器产生至少600℃的衬底温度。
CN201680074876.8A 2015-12-22 2016-11-28 对衬底与半导体装置掺杂的方法及对衬底掺杂的系统 Active CN108431925B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/977,849 US9589802B1 (en) 2015-12-22 2015-12-22 Damage free enhancement of dopant diffusion into a substrate
US14/977,849 2015-12-22
PCT/US2016/063841 WO2017112353A1 (en) 2015-12-22 2016-11-28 Damage free enhancement of dopant diffusion into a substrate

Publications (2)

Publication Number Publication Date
CN108431925A true CN108431925A (zh) 2018-08-21
CN108431925B CN108431925B (zh) 2022-08-02

Family

ID=58163488

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680074876.8A Active CN108431925B (zh) 2015-12-22 2016-11-28 对衬底与半导体装置掺杂的方法及对衬底掺杂的系统

Country Status (6)

Country Link
US (3) US9589802B1 (zh)
JP (1) JP6867393B2 (zh)
KR (1) KR20180087426A (zh)
CN (1) CN108431925B (zh)
TW (1) TWI721033B (zh)
WO (1) WO2017112353A1 (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10985677B2 (en) 2017-04-10 2021-04-20 Face International Corporation Systems and devices powered by autonomous electrical power sources
US11605770B2 (en) 2017-04-10 2023-03-14 Face International Corporation Autonomous electrical power sources
US10079561B1 (en) 2016-04-09 2018-09-18 Face International Corporation Energy harvesting components and devices
US9793317B1 (en) 2016-04-09 2017-10-17 Face International Corporation Devices and systems incorporating energy harvesting components/devices as autonomous energy sources and as energy supplementation, and methods for producing devices and systems incorporating energy harvesting components/devices
US10109781B1 (en) 2017-04-10 2018-10-23 Face International Corporation Methods for fabrication, manufacture and production of an autonomous electrical power source
US10056538B1 (en) 2016-04-09 2018-08-21 Face International Corporation Methods for fabrication, manufacture and production of energy harvesting components and devices
US11957922B2 (en) 2016-04-09 2024-04-16 Face International Corporation Structurally embedded and inhospitable environment systems having autonomous electrical power sources
US9786718B1 (en) 2016-04-09 2017-10-10 Face International Corporation Integrated circuit components incorporating energy harvesting components/devices, and methods for fabrication, manufacture and production of integrated circuit components incorporating energy harvesting components/devices
US9893261B1 (en) 2017-04-10 2018-02-13 Face International Corporation Structurally embedded and inhospitable environment systems and devices having autonomous electrical power sources
US11980102B2 (en) 2016-04-09 2024-05-07 Face International Corporation Systems and devices powered by autonomous electrical power sources
US10032628B2 (en) * 2016-05-02 2018-07-24 Asm Ip Holding B.V. Source/drain performance through conformal solid state doping
DE102016112139B3 (de) * 2016-07-01 2018-01-04 Infineon Technologies Ag Verfahren zum Reduzieren einer Verunreinigungskonzentration in einem Halbleiterkörper
KR102550651B1 (ko) * 2018-06-22 2023-07-05 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR102577262B1 (ko) * 2018-08-14 2023-09-11 삼성전자주식회사 확산 방지 영역을 갖는 반도체 소자
KR102251234B1 (ko) 2019-08-21 2021-05-13 주식회사 시노펙스 스트로크 거리가 증가된 포스 센서 스위치
US20220231144A1 (en) * 2021-01-15 2022-07-21 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor structure, method for manufacturing the same, and transistor
US20230187222A1 (en) * 2021-12-13 2023-06-15 Applied Materials, Inc. Adapting electrical, mechanical, and thermal properties of package substrates

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997042652A1 (en) * 1996-05-08 1997-11-13 Advanced Micro Devices, Inc. Control of junction depth and channel length using generated interstitial gradients to oppose dopant diffusion
US6372610B1 (en) * 1999-12-20 2002-04-16 Industrial Technology Research Institute Method for die separation of a wafer by ion implantation
US20020048728A1 (en) * 2000-10-20 2002-04-25 Feng Zhou Method for the formation of a thin optical crystal layer overlying a low dielectric constant substrate
US20060234486A1 (en) * 2005-04-13 2006-10-19 Speck James S Wafer separation technique for the fabrication of free-standing (Al,In,Ga)N wafers
CN1993806A (zh) * 2004-06-04 2007-07-04 松下电器产业株式会社 引入杂质的方法
EP1883102A2 (en) * 2006-07-28 2008-01-30 Central Research Institute of Electric Power Industry Method for improving the quality of an SiC crystal and SiC semiconductor device
US20100015788A1 (en) * 2007-09-10 2010-01-21 Yuichiro Sasaki Method for manufacturing semiconductor device
WO2011023905A1 (fr) * 2009-08-26 2011-03-03 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de détachement par fracture d'un film mince de silicium mettant en oeuvre une triple implantation
CN102246275A (zh) * 2008-10-29 2011-11-16 英诺瓦莱特公司 在基片上形成多掺杂结的方法
CN102918631A (zh) * 2010-06-02 2013-02-06 瓦里安半导体设备公司 无损结形成方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3718502A (en) * 1969-10-15 1973-02-27 J Gibbons Enhancement of diffusion of atoms into a heated substrate by bombardment
JP3464247B2 (ja) * 1993-08-24 2003-11-05 株式会社東芝 半導体装置の製造方法
US6153524A (en) * 1997-07-29 2000-11-28 Silicon Genesis Corporation Cluster tool method using plasma immersion ion implantation
TW200707799A (en) * 2005-04-21 2007-02-16 Aonex Technologies Inc Bonded intermediate substrate and method of making same
JP5528515B2 (ja) * 2006-07-28 2014-06-25 一般財団法人電力中央研究所 ＳｉＣバイポーラ型半導体素子
US8450193B2 (en) * 2006-08-15 2013-05-28 Varian Semiconductor Equipment Associates, Inc. Techniques for temperature-controlled ion implantation
FR2905801B1 (fr) * 2006-09-12 2008-12-05 Soitec Silicon On Insulator Procede de transfert d'une couche a haute temperature
US20090162966A1 (en) * 2007-12-21 2009-06-25 The Woodside Group Pte Ltd Structure and method of formation of a solar cell
US8372735B2 (en) 2008-08-14 2013-02-12 Varian Semiconductor Equipment Associates, Inc. USJ techniques with helium-treated substrates
US9685186B2 (en) * 2009-02-27 2017-06-20 Applied Materials, Inc. HDD pattern implant system
US9076719B2 (en) * 2013-08-21 2015-07-07 The Regents Of The University Of California Doping of a substrate via a dopant containing polymer film
US20150214339A1 (en) * 2014-01-24 2015-07-30 Varian Semiconductor Equipment Associates, Inc. Techniques for ion implantation of narrow semiconductor structures
US10249498B2 (en) 2015-06-19 2019-04-02 Tokyo Electron Limited Method for using heated substrates for process chemistry control

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997042652A1 (en) * 1996-05-08 1997-11-13 Advanced Micro Devices, Inc. Control of junction depth and channel length using generated interstitial gradients to oppose dopant diffusion
US6372610B1 (en) * 1999-12-20 2002-04-16 Industrial Technology Research Institute Method for die separation of a wafer by ion implantation
US20020048728A1 (en) * 2000-10-20 2002-04-25 Feng Zhou Method for the formation of a thin optical crystal layer overlying a low dielectric constant substrate
CN1993806A (zh) * 2004-06-04 2007-07-04 松下电器产业株式会社 引入杂质的方法
US20060234486A1 (en) * 2005-04-13 2006-10-19 Speck James S Wafer separation technique for the fabrication of free-standing (Al,In,Ga)N wafers
EP1883102A2 (en) * 2006-07-28 2008-01-30 Central Research Institute of Electric Power Industry Method for improving the quality of an SiC crystal and SiC semiconductor device
US20100015788A1 (en) * 2007-09-10 2010-01-21 Yuichiro Sasaki Method for manufacturing semiconductor device
CN102246275A (zh) * 2008-10-29 2011-11-16 英诺瓦莱特公司 在基片上形成多掺杂结的方法
WO2011023905A1 (fr) * 2009-08-26 2011-03-03 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de détachement par fracture d'un film mince de silicium mettant en oeuvre une triple implantation
CN102918631A (zh) * 2010-06-02 2013-02-06 瓦里安半导体设备公司 无损结形成方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
周静涛等: "低能氦离子注入引入的量子阱混杂带隙波长蓝移", 《半导体学报》 *

Also Published As

Publication number Publication date
WO2017112353A1 (en) 2017-06-29
CN108431925B (zh) 2022-08-02
TWI721033B (zh) 2021-03-11
JP2019504493A (ja) 2019-02-14
US9953835B2 (en) 2018-04-24
US20180240670A1 (en) 2018-08-23
US20170178908A1 (en) 2017-06-22
JP6867393B2 (ja) 2021-04-28
US9589802B1 (en) 2017-03-07
TW201732868A (zh) 2017-09-16
KR20180087426A (ko) 2018-08-01

Similar Documents

Publication Publication Date Title
CN108431925A (zh) 对衬底的掺杂剂扩散的无损强化
KR102611265B1 (ko) 공정 화학 제어에 가열된 기판을 이용하는 방법
CN102687254B (zh) 用于形成nmos外延层的方法
TWI621157B (zh) 共形摻雜的方法與設備
JP5175189B2 (ja) シリコンゲルマニウムバッファ層における転位位置を制御するための方法
US9773675B2 (en) 3D material modification for advanced processing
TW200945425A (en) Removal of surface dopants from a substrate
TW201528334A (zh) 利用離子佈植於非晶碳膜中開發高蝕刻選擇性的硬光罩材料
JPWO2004075274A1 (ja) 不純物導入方法
TW201218255A (en) Integrated platform for in-situ doping and activation of substrates
JP2014041917A (ja) Ｉｉｉ族窒化物半導体を作製する方法、半導体素子を作製する方法、ｉｉｉ族窒化物半導体装置、熱処理を行う方法
TW201207918A (en) Method of removing contaminants and native oxides from a substrate surface
JP2006024946A (ja) 多結晶シリコンの製造方法及びそれを利用する半導体素子の製造方法
Agnello Process requirements for continued scaling of CMOS—the need and prospects for atomic-level manipulation
KR20170074766A (ko) 수소 플라즈마 처리된 표면에 대한 도펀트 가스를 사용한 컨포멀한 도핑
KR101655929B1 (ko) 불순물 확산 방법, 기판 처리 장치 및 반도체 장치의 제조 방법
TW200805492A (en) Low-temperature dielectric formation for devices with strained germanium-containing channels
JP2005268792A (ja) 半導体デバイス製造方法、半導体デバイス、および装置
JPWO2011078240A1 (ja) ドープエピタキシャル膜の選択成長方法及びドープエピタキシャル膜の選択成長装置
WO2021060366A1 (ja) ＳｉＣ半導体装置の製造方法及びＳｉＣ半導体装置
CN112885716B (zh) 半导体结构的形成方法
WO2016166930A1 (ja) 半導体装置の製造方法及び半導体装置の評価方法
JP2005268460A (ja) 単結晶ＳｉＣ基板の製造方法および単結晶ＳｉＣ基板
TW201203375A (en) Method for damage-free junction formation
TW201246305A (en) Surface dose retention of dopants by pre-amorphization and post-implant passivation treatments

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant