TWI609413B - 在基板上形成分子摻雜物單層之方法 - Google Patents

在基板上形成分子摻雜物單層之方法 Download PDF

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Description

在基板上形成分子摻雜物單層之方法
本發明的實施例大體係關於形成半導體裝置的方法。更特別地，本發明的實施例大體係關於在半導體基板上形成分子摻雜物層的方法。
可靠製造次微米和更小特徵結構係半導體裝置的下一代超大型積體電路(VLSI)與極大型積體電路(ULSI)的關鍵技術之一。然隨著電路技術小型化受到緊縮，VLSI與ULSI技術中的內連線微縮尺寸(shrinking dimension)已另行要求處理能力。位於此技術核心的多層內連線需要精確處理高深寬比特徵結構，例如通孔和其他內連線。可靠地形成該等內連線在VLSI與ULSI的成功及持續努力提高個別基板的電路密度與質量方面十分重要。
隨著下一代裝置的電路密度增加，諸如通孔、溝槽、觸點、閘極結構與其他特徵結構等內連線和該等內連線間介電材料的寬度將減至45奈米(nm)和32nm的尺寸，而介電層的厚度仍實質不變，以致特徵結構的深寬比提高。近來， 互補式金氧半導體(CMOS)FinFET裝置已廣泛用於許多邏輯和其他應用，並可整合到各種不同的半導體裝置類型中。FinFET裝置通常包括具高深寬比的半導體鰭片，其中電晶體的通道和源極/汲極區形成於上。閘極電極接著沿著部分鰭片裝置側邊形成於上，從而利用通道和源極/汲極區的表面積增加的優點，以製造更快速、更可靠又更好控制的半導體電晶體裝置。FinFET的其他優點包括減少短通道作用及提供高電流。
目前，離子植入製程常用於提供摻雜物至基板的預定區域內，此稱作束線製程。在束線製程中，常使基板作各種傾斜，以確保適當植入形成於基板上的特徵結構側壁表面。然基板處於高傾斜角度時，緊密排列結構的側壁可能未完全接觸離子束，導致摻雜材料不均勻/不共形分布。不均勻/不共形摻雜輪廓會造成包括不均勻裝置開啟電壓的問題。
因此，需要用於FinFET裝置製造的改良式共形摻雜製程。
茲提供在基板上形成共形摻雜物單層的方法。在一實施例中，在基板上形成半導體裝置的方法包括形成帶電層至置於基板上的含矽表面上，其中帶電層具有第一電荷，及形成摻雜物單層至帶電層上，其中形成於摻雜物單層中的摻雜物包括III族或V族原子的至少一者。
在另一實施例中，在基板上形成半導體裝置的方法包括把基板浸入含有胺基矽烷的第一處理溶液，基板具有半 導體鰭片形成於上、把基板浸入含有III族或V族陰離子的第二處理溶液，以形成摻雜物單層至基板上、形成覆蓋層至摻雜物單層上，及在基板上進行熱退火製程。
在又一實施例中，在基板上形成摻雜物單層的方法包括形成具陽離子的正電荷層至置於基板上的半導體鰭片上、在正電荷層上處置處理溶液，其中處理溶液包含陰離子，及形成覆蓋層至摻雜物單層上，摻雜物單層包含陽離子和陰離子。
100‧‧‧FinFET裝置
102‧‧‧基板
104‧‧‧區
106‧‧‧半導體鰭片
108‧‧‧頂表面
110‧‧‧側壁
111‧‧‧表面
112‧‧‧閘極介電層
114‧‧‧閘極電極層
116‧‧‧底部
118、120‧‧‧寬度
122‧‧‧閘極結構
200‧‧‧處理程序
202、204、206、208、210‧‧‧步驟
300‧‧‧基板
301‧‧‧半導體裝置/閘極結構
302‧‧‧隔離區
304‧‧‧半導體鰭片
306‧‧‧頂表面
308‧‧‧側壁
310‧‧‧正電荷表面
312‧‧‧摻雜物單層
314‧‧‧覆蓋層
316‧‧‧摻雜區
340‧‧‧底部
342‧‧‧表面
402、404‧‧‧陽離子
406‧‧‧溶液環境
408、410‧‧‧陰離子
為讓本發明的上述概要特徵更明顯易懂，可配合參考實施例說明，部分實施例乃圖示在附圖。然應注意所附圖式僅說明本發明典型實施例，故不宜視為限定本發明範圍，因為本發明可接納其他等效實施例。
第1圖係採用本發明，形成於基板上的鰭式場效電晶體(FinFET)裝置剖面圖；第2圖圖示根據本發明一實施例，在半導體基板上形成摻雜物單層的流程圖；第3A圖至第3F圖圖示根據本發明一實施例，在第2圖所示摻雜物單層形成期間的半導體裝置剖面圖；及第4圖圖示在第3C圖所示摻雜物單層形成製程期間的界面放大圖。
為助於瞭解，盡可能以相同的元件符號代表各圖中共同的相似元件。應理解某一實施例所述的元件和特徵結構當可有益地併入其他實施例，在此不另外詳述。
然應注意所附圖式僅為說明本發明的示例性實施例而已，故不宜視為限定本發明範圍，因為本發明可接納其他等效實施例。
如同以下所詳述，在基板上進行共形分子單層摻雜製程，以將摻雜物摻入基板表面。在此所用「基板」一詞係指具材料層以做為後續處理操作基底的主體，並且包括待清洗表面供金屬矽化物層形成於上。例如，基板亦可包括一或更多半導體及/或介電材料，例如矽、氧化矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石、二氧化矽、有機矽酸鹽和碳摻雜的氧化矽等。視情況而定，基板可包括一或更多導電金屬，例如鋁、銅、鎢或上述物質組合物。另外，基板可視應用包括任何其他材料，例如金屬氮化物、金屬矽化物和金屬合金。在一或更多實施例中，基板可依需求具有半導體鰭片形成於上和共形摻雜物單層形成於上，以接收待摻入摻雜物，進而助於後續形成FinFET閘極結構。再者，基板不限於任何特定尺寸或形狀。基板可為具直徑200毫米(mm)、直徑300mm、直徑450mm或其他直徑的圓形晶圓。基板亦可為任何多邊形、方形、矩形、彎曲或其他非圓形工件，例如用於製造平面顯示器的多邊形玻璃基板。
第1圖圖示形成於基板102上的FinFET裝置100的剖面圖。FinFET裝置100包括隔離區，例如形成於內的淺溝槽隔離(STI)區104。半導體鰭片106在基板102上面從基板102的表面111延伸。半導體鰭片106包括頂表面108 和底部116，頂表面108和底部116由側壁110連接。半導體鰭片106的側壁110可為斜面，使得半導體鰭片106的底部116的寬度118比頂表面108界定的寬度120寬。源極與汲極區(未圖示)可形成於半導體鰭片106的二相對端。
閘極介電層112和閘極電極層114(虛線所示)接著沉積在半導體鰭片106上，以大概沿著鰭片106的長度形成閘極結構122。在一實施例中，閘極介電層112可由介電材料製成，例如SiO2、氧化物層、氮化物層、氮化鈦層、氧化物與氮化物複合層、夾住氮化物層的至少一或更多氧化物層和上述物質組合物等。或者，閘極介電層112可為介電常數大於4的高介電常數(k)材料。適合的高k材料層實例包括二氧化鉿(HfO2)、二氧化鋯(ZrO2)、氧化鉿矽(HfSiO2)、氧化鉿鋁(HfAlO)、氧化鋯矽(ZrSiO2)、二氧化鉭(TaO2)、氧化鋁、鋁摻雜的二氧化鉿、鍶鉍鈦(BST)和鉑鋯鈦(PZT)等。閘極電極層114可為多晶矽層、摻雜矽層(例如n型或p型摻雜矽)或其他適合含矽材料。在又一實施例中，閘極電極層114可為包括多晶矽層置於金屬材料上的複合膜。
隨後，閘極介電層112和閘極電極層114的一些部分經圖案化而露出半導體鰭片106及/或閘極介電層112的某些區域。接著摻雜露出的半導體鰭片106，以併入摻雜物而形成具預定摻雜物濃度與導電度的摻雜半導體鰭片106。可利用第2圖至第3F圖所述共形單層摻雜製程，摻雜半導體鰭片106。或者，可依需求在沉積閘極介電層112和閘極電極層114前，利用所述製程，將摻雜物摻入或併入半導體鰭片106。注 意共形單層摻雜製程可依需求按任何順序或在閘極製造製程進行之前、之間或之後的任何階段進行。
第2圖圖示處理程序200，用以在基板上形成摻雜物單層及將摻雜物併入基板。第2圖所述順序對應第3A圖至第3F圖所述製造階段，此將說明於後。第3A圖至第3F圖圖示在利用處理程序200來形成摻雜物單層至基板上，以形成至少一部分的改良式FinFET結構的不同階段期間，具半導體鰭片304形成於上的基板300的剖面，半導體鰭片304類似上述第1圖的半導體鰭片106。
處理程序200始於步驟202：提供具半導體裝置301形成於內的基板，例如第3A圖所示基板300。半導體裝置301包括半導體鰭片304，半導體鰭片304置於形成於內的隔離區302之間，例如淺溝槽隔離(STI)區。半導體鰭片304包括頂表面306和底部340，頂表面306和底部340由側壁308連接，側壁308從基板300的表面342延伸。在一實施例中，基板300可為諸如結晶矽(例如Si<100>或Si<111>)、氧化矽、應變矽、矽鍺、摻雜或未摻雜的多晶矽、摻雜或未摻雜的矽晶圓、圖案化或未圖案化的絕緣層上矽晶(SOI)、碳摻雜的氧化矽、氮化矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石的材料。基板300可具各種尺寸，例如200mm、300mm、450mm或其他直徑的晶圓，且可為矩形或方形面板。除非另行指明，否則所述實施例和實例係施行於直徑為200mm、300mm、450mm的基板。在SOI結構用於基板300的實施例中，基板300可包括置於矽晶基板上的埋置介電層。在所述實施 例中，基板300可為結晶矽基板。
在一實施例中，隔離區302可由介電材料製成，例如氧化矽材料等。半導體鰭片304可為多晶矽層、摻雜矽層或其他適合含矽材料。在一所述特定實施例中，半導體鰭片304可為結晶矽層、無定形矽、摻雜矽層、矽鍺層、包含III族元素與V族元素的III-V族化合物半導體，例如GaAs、GaN、GaP、InGaAs、InP、InAlAs、GaSb、AlAs、AlP、上述物質組合物等。在一所述特定實施例中，半導體鰭片304係結晶、單晶或奈米晶矽層，該層具有摻雜物摻雜於內而形成n型半導體鰭片或p型半導體鰭片。可利用所述摻雜物單層形成製程來摻雜摻雜物。
如第3A圖至第3F圖所示，半導體鰭片304完全露出，如此在半導體鰭片304形成於基板300上後及閘極結構形成於上前，摻雜物單層將可置於半導體鰭片304上。或者，如上所述，閘極介電層及/或閘極電極層(第3A圖至第3F圖未圖示)可形成在半導體鰭片304上，然後經蝕刻/圖案化而露出部分半導體鰭片304，半導體鰭片304上可設置摻雜物單層。注意摻雜物單層形成製程可依需求在半導體裝置製造製程期間的任何階段於基板300的任何表面上進行。
基板傳送時，基板300可能遭受氧化條件，導致不當增加基板上生成原生氧化物的可能性。故可在摻雜物單層形成製程前，進行預清洗製程，以於摻雜物單層形成製程前，自基板300移除原生氧化物。在一實施例中，基板300浸泡在包含HF溶液的溶液中，DI水與HF按350：1的比例稀釋。 在另一實施例中，可以任何適合的清洗技術清洗基板300，包括乾式清洗或溼式清洗製程。咸信預清洗製程不僅可清除污染，還可控制稍後露出供摻雜物單層形成的表面品質/組成。
在步驟204中，進行第一處理製程，以改變基板300(包括形成於基板上的半導體鰭片304的頂表面306和側壁308)的表面電荷狀態。如第3B圖所示，第一處理製程改變基板表面的電荷狀態，及在半導體鰭片304的頂表面306和側壁308上形成正電荷表面/層310。在一實施例中，第一處理製程係藉由把基板300浸沒、接觸、浸泡、塗佈或浸漬到包括胺基矽烷的第一處理溶液中而進行。胺基矽烷可備於酸性或鹼性溶液，基板300可浸沒、接觸、浸泡、塗佈或浸漬該溶液中。不同種類的胺基矽烷可用於提供矽烷塗覆單層至基板表面，以於半導體鰭片304的頂表面306和側壁308上產生正電荷表面/層310。
咸信在預清洗製程或從大氣提供水與氧後，基板表面可形成羥化表面(Si-OH)。羥化的基板表面具同質性，故可在基板表面進行均勻表面塗佈。基板表面形成的羥化表面(Si-OH)可與第一處理溶液所含矽烷NH2 -或NH-反應而形成帶正電荷的表面。咸信矽烷單層提供的正表面電荷接著以可再現方式與後續製程隨後提供的陰離子交聯反應。亦咸信利用pH值為4或更低的第一處理溶液來產生正電荷表面，正電荷表面會與稍後提供的陰離子交聯反應，第一處理溶液中的胺基矽烷可充分使表面仄他電位提高至60毫伏(mV)至70mV。
適合的胺基矽烷實例包括N-(2-胺基-乙基)-3-胺基丙基三甲氧基矽烷(EDA)、3-胺基丙基三乙氧基矽烷(APS)、(3-三甲氧基矽基丙基)二伸乙三胺(DETA)等。胺基矽烷可在酸性溶液或鹼性溶液中稀釋成預定濃度，例如HCl或NaOH溶液。在一實施例中，胺基矽烷係在酸性溶液中稀釋。也可使用其他適合溶液。在一所述特定實施例中，用於第一處理溶液的胺基矽烷係在水(H2O)中稀釋的N-(2-胺基-乙基)-3-胺基丙基三甲氧基矽烷(EDA)。在一實施例中，在維持溫度下，使基板300接觸第一處理溶液以進行第一表面處理製程，計約60秒至約600秒。
在步驟206中，在第一表面處理製程後，接著以第二表面處理製程處理基板300。如第3C圖所示，第二表面處理製程係藉由使基板300浸沒、接觸、噴灑、浸泡、塗佈或浸漬到包括摻雜物的第二處理溶液中，以於基板表面形成摻雜物單層312而進行。在期將p型摻雜物摻入半導體鰭片304以形成p型FinFET的實施例中，第二處理溶液可為含III族元素的處理溶液，例如含硼(B)、銦(In)或鎵(Ga)的溶液。反之，在期將n型摻雜物摻入半導體鰭片304以形成n型FinFET的實施例中，含V族元素的處理溶液可用作第二處理溶液，例如含磷(P)、氮(N)或砷(As)的溶液。在一實施例中，第二表面處理製程的進行係在溫度維持為約0℃至約100℃的情況下，例如約20℃至約50℃，使基板300接觸第二處理溶液，計約60秒至約600秒。
在一些實施例中，可在進行步驟202至步驟206前， 形成遮罩圖案，以只露出期形成摻雜物原子的摻雜物單層312的區域。在一實施例中，藉由沉積氧化物至基板上，及進行光微影與蝕刻製程而形成遮罩圖案，以露出供摻雜物單層擴散進入的區域。遮罩圖案的氧化物可由光微影與蝕刻步驟移除，以露出待摻雜形成預定閘極結構301的預定區域。或者，基板表面可僅局部接收一部分的第一處理溶液，由於不同於基板表面的組成材料，故可局部帶正電荷。藉此，摻雜物單層312可選擇性只形成在基板表面吸收第一處理溶液的表面上。利用不同於基板表面的材料特性，可獲得選擇性摻雜物單層形成製程，以選擇性形成摻雜物單層312至基板的某些區域，並使摻雜物僅在某些區域驅入/擴散，以形成預定接面深度。
在一實施例中，第二處理溶液可包括溶於DI水溶液中的H3PO4或H3AsO4酸且濃度約1體積%至10體積%。溶於溶液的H3PO4或H3AsO4酸將於溶液中形成[PO4]-或[AsO4]-陰離子和[H+]陽離子。如第3C圖所示，當基板表面帶正電荷時，浮出溶液後，[PO4]-或[AsO4]-陰離子單層即因基板表面建立的雙層電位而與表面形成的正電荷交聯反應，進而在基板300上形成單層312。又如第4圖所示，正電荷表面310含有一層陽離子(+)404形成於半導體鰭片304上。正電荷陽離子(+)404將推斥過多的陽離子(+)412返回溶液環境406，及吸引一層待吸收的陰離子(-)408、410。一旦形成陰離子408的單層312並吸附陽離子(+)404，過多的陽離子(+)412和陰離子(-)410便排斥遠離保留在溶液環境406中的基板表面，此稱作雙層電 位推斥原理。故利用此單層形成技術形成正電荷單層、接著使正電荷層吸收負單層的自限天性，可以共形又均勻的奈米級沉積技術施以高劑量控制，且可以控制方式反覆進行。利用選擇性和第一與第二處理溶液中的特定物種間的後續反應，可控制地將摻雜物放置到基板表面。如此，單層312可以預定形式和負電荷摻雜物量(例如[PO4]-或[AsO4]-)形成在基板上。
在一實施例中，用於第二處理溶液的預定物種可包括適於摻入半導體鰭片304的摻雜物。適合的摻雜物包括硼、銦(In)、鎵(Ga)、鍺(Ge)、磷(P)、氮(N)、砷(As)等。在一實施例中，分子量比硼重的摻雜物可做為第二處理溶液中的物種，例如磷(P)、砷(As)、鎵(Ga)或鍺(Ge)。咸信相較於分子量較輕的摻雜物，分子量較重的摻雜物在後續熱處理步驟中更易併入到某一基板深度。控制摻雜深度可改善基板內的摻雜效率，使鰭片106中達到預定摻雜輪廓和濃度。在一特定實施例中，用於第二處理溶液的物種係[PO4]-或[AsO4]-陰離子。
摻雜物單層312形成於基板300上後，把基板300移出第二處理溶液。隨後，把基板300放入含甲醇、乙醇或其他適當有機或無機溶液的清洗液。清洗液可移除水和與基板表面產生弱分子鍵結的材料。洗掉及移除弱分子鍵結材料、水和表面雜質，同時於基板表面留下摻雜物單層312供後續處理。然後，以氮氣乾燥製程乾燥基板。
在步驟208中，如第3D圖所示，覆蓋層314沉積 至摻雜物單層312上。覆蓋層314係為了抑制摻雜物單層312中的摻雜物在後續步驟期間逸氣。此外，覆蓋層314能抑制摻雜物(例如磷(P)或砷(As))在後續熱退火製程期間自基板表面脫附。在一實施例中，覆蓋層314係選自由二氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、氧化鋁(Al2O3)、氮化鋁(AlN)或任何其他適合介電材料所組成群組的介電材料。覆蓋層314可以任一或更多沉積技術形成，例如原子層沉積(ALD)、循環層沉積(CLD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、電漿加強化學氣相沉積(PECVD)、蒸鍍。在一實施例中，所述覆蓋層314係厚度約1nm至約10nm的氧化矽層。
在步驟210中，在熱處理腔室中，進行熱退火製程處理基板，使摻雜物單層312中的摻雜物驅入及/或擴散到半導體鰭片304內而形成摻雜區316，此如第3E圖所示。適於受益本發明的熱處理腔室實例為XEplus和RadiancePlusTM CENTURA®熱處理系統，二者均取自位於美國加州聖克拉拉的應用材料公司。熱退火製程可為毫秒/奈秒退火(MSA/NSA)或快速熱退火(RTA)。可依裝置性能要求調整熱退火製程的溫度、處理時間和供應氣體，使摻雜物驅入半導體鰭片304內達預定接面深度。
在一實施例中，步驟210進行的熱退火製程的溫度可為約900℃至約1300℃，例如約1150℃至約1200℃。在熱退火製程期間，至少包括含氮氣體的氣體混合物供應到退火腔室。含氮氣體供應到退火腔室的流率為約50sccm至約150 sccm，腔室壓力控制為約700毫托耳至約1000毫托耳。適合的含氮氣體實例包括氮氣、氨氣或一氧化氮。在一所述特定實施例中，含氮氣體係氮氣(N2)。經熱退火製程後，摻雜區316的摻雜濃度為約1×1019個原子/立方公分至約2×1020個原子/立方公分，深度為約1nm至約50nm。
如第3F圖所示，摻雜區316形成於半導體鰭片304內後，接著可視情況自基板300移除覆蓋層314。適於移除覆蓋層314的技術可依需求包括蝕刻製程(包括乾式製程或溼式製程)、拋光製程或任何適合製程。
故提供形成共形摻雜物單層至基板上以在基板上形成摻雜半導體區的方法。方法有利於以共形又均勻的方式形成摻雜物單層至基板上，以將已知及/或可再現的摻雜物量共形、均勻地摻入具緊密排列結構或具高深寬比特徵結構形成於上的基板中。摻入基板的共形摻雜物可形成預定淺接面用於下一代FinFET接面尺度化，從而改善整體電裝置性能。
雖然以上係針對本發明實施例說明，但在不脫離本發明基本範圍的情況下，當可策劃本發明的其他和進一步實施例，因此本發明範圍視後附申請專利範圍所界定者為準。
200‧‧‧處理程序
202、204、206、208、210‧‧‧步驟

Claims (19)

  1. 一種在一基板上形成一半導體裝置的方法，包含以下步驟：藉由將一基板浸入包括胺基矽烷的一第一處理溶液，以於設置在該基板上之一含矽表面上形成一帶電層，其中該帶電層具有一第一電荷；及於該帶電層上形成一摻雜物單層，其中形成於該摻雜物單層中的摻雜物包括一III族或V族原子中之至少一者。
  2. 如請求項1所述之方法，進一步包含以下步驟：於該摻雜物單層上形成一覆蓋層。
  3. 如請求項2所述之方法，進一步包含以下步驟：使摻雜物從該摻雜物單層擴散到該基板內，以在該基板上形成一摻雜區。
  4. 如請求項3所述之方法，其中使摻雜物擴散之步驟包含以下步驟：加熱該基板達介於約900℃與約1300℃之間的一溫度。
  5. 如請求項3所述之方法，其中該摻雜區具有介於約1×1019個原子/立方公分與約2×1020個原子/立方公分之間的一摻雜物濃度。
  6. 如請求項2所述之方法，其中該覆蓋層係一介電層。
  7. 如請求項1所述之方法，進一步包含以下步驟：在形成該摻雜物單層後，以一清洗液沖洗該基板，其中該清洗液包括甲醇。
  8. 如請求項1所述之方法，其中該含矽表面包括一半導體鰭片，該半導體鰭片用以形成一鰭式場效電晶體(FinFET)裝置。
  9. 如請求項1所述之方法，其中於該帶電層上形成該摻雜物單層之步驟進一步包含以下步驟：將該基板浸入一第二處理溶液，其中該第二處理溶液包括該III族或V族原子，以於該基板表面上形成該摻雜物單層。
  10. 如請求項1所述之方法，其中在該基板的該含矽表面上形成該帶電層之前，該基板經預清洗而形成一羥化表面，以吸收來自該第一處理製程的分子。
  11. 一種在一基板上形成一半導體裝置的方法，該方法包含以下步驟：將一基板浸入含有胺基矽烷的一第一處理溶液，該基板具有一半導體鰭片形成於該基板上；將該基板浸入含有III族或V族陰離子的一第二處理溶 液，以於該基板上形成一摻雜物單層；於該摻雜物單層上形成一覆蓋層；及在該基板上進行一熱退火製程。
  12. 如請求項11所述之方法，其中將該基板浸入該第一處理溶液之步驟進一步包含以下步驟：於該基板上的該半導體鰭片上形成一正電荷層，其中該正電荷層提供陽離子，該陽離子能被該第二處理溶液中的該III族或V族陰離子吸附。
  13. 如請求項11所述之方法，其中進行該熱退火製程之步驟進一步包含以下步驟：使該摻雜物單層中的摻雜物擴散到該半導體鰭片內，以於該半導體鰭片內形成一摻雜區。
  14. 如請求項3或13所述之方法，其中該摻雜區的一深度從該基板表面算起介於約1nm與50nm之間。
  15. 一種在一基板上形成一摻雜物單層的方法，該方法包含以下步驟：於一半導體鰭片上形成具陽離子的一正電荷層，該半導體鰭片設置於一基板上；在該正電荷層上設置一處理溶液，其中該處理溶液包含陰離子；及 於該摻雜物單層上形成一覆蓋層，該摻雜物單層包含該等陽離子和該等陰離子。
  16. 如請求項15所述之方法，進一步包含以下步驟：熱退火處理該基板，使摻雜物從該摻雜物單層擴散到該基板內。
  17. 如請求項16所述之方法，進一步包含以下步驟：形成一摻雜區，該摻雜區包括來自該摻雜物單層的該等摻雜物。
  18. 如請求項15所述之方法，其中在該基板上形成該正電荷層之前，預清洗該基板。
  19. 如請求項15所述之方法，其中在該基板上形成該摻雜物單層之後，以一溶液沖洗該基板，該溶液含有甲醇或乙醇。
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